KR19980015255A - 반도체 장치의 커패시터 제조 방법 - Google Patents
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Abstract
유효면적을 확대하는 한편 고유전체를 이용하여 커패시턴스를 증가시키기 위한 메모리 장치의 커패시터 제조 방법이 개시되어 있다. 반도체 기판상에 산화막 및 질화막을 순차적으로 형성한 후, 상기 질화막상에 화학 기계적 폴리슁용 산화물로 이루어진 스토퍼층을 형성한다. 스토퍼층, 질화막 및 산화막을 순차적으로 부분적으로 에칭하여 콘택홀을 형성한 후, 상기 스토퍼층상에 콘택홀을 매립하는 제1 폴리실리콘층을 형성한다. 상기 스토퍼층을 식각 종점으로하여 상기 스토퍼층이 노출될 때까지 상기 제1 폴리실리콘층을 화학 기계적 폴리슁을 수행하여 전극 기둥을 형성한 후, 상기 스토퍼층을 제거한다. 다음에, 폴리실리콘으로 구성된 하부 전극 및 유전막 및 상부전극을 순차적으로 형성한다.
Description
본 발명은 반도체 메모리 장치의 커패시터 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 유효면적을 확대하는 한편 고유전체를 이용하여 커패시턴스를 증가시키기 위한 메모리 장치의 커패시터 제조 방법에 관한 것이다.
DRAM이 고집적화 됨에 따라 칩의 한 셀에 할당되는 면적은 감소한다. 즉, DRAM이 한세대에서 다른세대로 넘어 감에 따라 칩면적의 증가 계수가 1.5인데 비해 칩의 셀면적은 40% 감소시킬 필요가 있다. 예컨데, 4M DRAM의 셀면적은 9μm²보다 작아야 했으며 16M DRAM의 경우에는 4μm²을 넘어서는 않되었다. 또한, DRAM의 고집적화됨에 따른 할당된 셀면적감소에 대해 단순히 제조시 셀면적을 줄이는 것만으로는 않되며, 신호대 잡음비, 소프트 에러비의 요건을 충족시켜야 한다. 따라서, 이러한 요건들을 충족시키기 위해서는 최소 ∼200 fC 전하(∼전하)를 축적할 수 있어야 만 한다.
커패시터의 용량을 증가시키기 위한 방법으로는 유전상수가 큰 유전체를 보다 얇게 형성시키거나 커패시터의 면적을 크게 하는 방법을 들 수 있다. 현재, 커패시터의 면적을 증가시키는 방법으로써 실리콘 질화막을 유전체막으로 사용하고 다결정실리콘막을 전극으로 사용하는 스택형(stacked) 커패시터 셀이 1Mb DRAM에서 현재에 이르기까지 DRAM셀로서 널리 사용되고 있다.
그러나, DRAM의 고집적화에 따라 단순히 면적을 증가시키는 방법만으로는 충분한 셀커패시턴스를 확보하기가 어려운 문제가 있으며, 유전체막을 얇게하는데 있어서는 그 누설전류로 인해 한계가 있다. 따라서, 셀의 커패시턴스를 증가시키기 위해서는 유전체막으로 사용되던 실리콘질화막대신에 고유전율을 갖는 예컨데, 산화 탄탈륨막을 사용하거나, 스택형 커패시터의 구조를 변경하여 커패시터의 유효면적을 확대하는 방법이 동시에 시도되고 있다.
도 1a 내지 1i는 상기한 바와 같이 유효면적을 확대함과 동시에 고유전체를 이용하여 DRAM용 셀커패시터의 종래의 제조방법을 나타낸 도면이다.
도 1a를 참조하면, 실리콘기판(100)상에 차례로 제1 산화막(102)과 질화막(103)을 형성시킨다. 도 1b를 참조하면, 상기 제1 산화막(102)과 질화막(103)이 형성된 기판(100)상에, 커패시터의 콘택 접속을 위해 포토레지스트를 스핀 코팅 방법에 의해 도포하여 포토레지스트막을 형성하고, 상기 포토 레지스트막에 마스크를 사용하여 통상적인 사진 공정에 따라서 패턴닝하여 콘택 형성부위의 질화막(103)을 노출시키는 개구부를 갖는 포토레지스트 패턴(104)을 형성한다. 다음에, 상기 포토레지스트패턴(104)을 에칭 마스크로 사용하여 상기 질화막(103) 및 상기 산화막(102)을 에칭하여 상기 반도체 기판(100)을 노출시키는 콘택홀을 형성한다.
도 1c를 참조하면, 잔류하는 포토 레지스트 패턴(104)을 스트립핑하여 제거한 후, 결과물의 전면에 폴리실리콘을 증착하여 상기 콘택홀을 매립하는 폴리실리콘층(105)을 형성한다. 도 1d를 참조하면, 상기 콘택홀을 매립하는 폴리 실리콘층(105)이 형성되어 있는 결과물을 폴리 실리콘층(105)아래의 질화막(103)을 스토퍼(stopper)로 CMP(Chemical Mechanical Polishing) 방법으로 에치 백(etch back)하여 도시한 바와 같이, 콘택 홀에만 폴리실리콘을 남겨서 반도체 기판(100)과 커패시터와의 접속을 위한 폴리실리콘 기둥(105')을 형성한다.
도 1e를 참조하면, 상기 폴리실리콘 기동(105')이 형성되어 있는 결과물상에 도시한 바와 같이, 제2 산화막(106)을 형성시킨다.
도 1f를 참조하면, 상기 제2 산화막(106)상에 포토 레지스트를 다시 스핀 도포하여 포토 레지스트막을 형성하고 다음에 커패시터의 실린더를 형성하기 위한 포토 레지스트 패턴(120)을 형성한다. 다음에, 상기 포토 레지스트 패턴(120)을 에칭 마스크로 사용하여 상기 제2 산화막(106)을 에칭하여 도시한 바와 같이, 폴리실리콘 기둥(105')을 노출시키는 산화막 실린더(106')을 형성한다.
도 1g를 참조하면, 잔류하는 포토 레지스트 패턴(120)을 스트립핑하여 제거하고, 결과물의 전면에 폴리실리콘을 소정 두께로 증착시켜 상기 산화막 실린더(106')의 상면 및 측면상, 그리고 노출된 질화막(103) 및 폴리실리콘 기둥(105')상에 연속되어 있는 하부 전극용 폴리실리콘층(107)을 형성한다. 다음에, 상기 산화막 실린더(106')간의 폴리실리콘(107)에 의해 형성되어 있는 전극사이의 갭(gap)에 갭충진 특성이 뛰어난 물질 예컨데, SOG나 또는 FOX를 사용하여 충전층(108)을 형성한다.
도 1h를 참조하면, 갭이 채워지면 상기 산화막 실린더(106')을 스토퍼로 CMP 공정을 수행하여, 산화막 실린더(106')상의 폴리실리콘을 제거하여 산화막 실린더(106')을 노출시킨 후, BOE(Buffeerd Oxide Etchant)로 에칭하여 잔류하는 충진층(108)과 산화막 실린더(106')을 제거하여, 도시한 바와 같이, 하부전극(107')을 형성한다.
도 1i를 참조하면, 하부전극(107')이 형성되어 있는 결과물의 전면에 Ta2O5 나 또는 NO를 플라즈마 CVD 방법으로 증착시켜서 유전막(109)을 형성한다. 다음에, 상기 유전막(109)상에 폴리실리콘을 증착시켜 상부전극(110)을 형성하여 도시한 바와 같은 커패시터를 완성시킨다.
그런데, 상기와 같은 커패시터의 형성방법에 있어서는, 도 1d에 도시한 바와 같이 CMP를 이용해 에칭 및 평탄화작업을 하게 되는 경우, 스토퍼로 사용되는 질화실리콘막(103)은 스트래치(scratch)나 스트레스(stress)와 같은 손상으로 그 절연막으로써의 특성을 제대로 발휘하지 못하게 되며, 또한 스크래치에 의해 샤프한 코너를 형성하여 유전막과의 접합시 유전막 불량을 유발시키는 문제점이 있었다.
본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 반도체 장치의 커패시터를 CMP를 이용하여 형성할 때, 질화막의 손상을 방지할 수 있는 반도체 장치의 커패시터 제조방법을 제공하는 것을 목적으로 한다.
도 1a-1i은 종래의 반도체 장치의 커패시터의 제조방법을 나타낸 도면이다.
도 2a 내지 2i 는 본 발명의 일례에 따른 반도체 장치의 커패시터 제조방법을 나타낸 도면이다.
상기 목적을 실현하기 위한 본 발명에 따른 반도체 장치의 커패시터 제조방법은 반도체 기판상에 산화막 및 질화막을 순차적으로 형성하는 단계; 상기 질화막상에 화학 기계적 폴리슁용 스토퍼층을 형성하는 단계; 상기 스토퍼층, 질화막 및 산화막을 순차적으로 부분적으로 에칭하여 상기 반도체 기판의 일부를 노출시기는 콘택홀을 형성하는 단계; 상기 스토퍼층상에 콘택홀을 매립하는 제1 폴리실리콘층을 형성하는 단계; 상기 스토퍼층을 식각 종점으로하여 상기 스토퍼층이 노출될 때까지 상기 제1 폴리실리콘층을 화학 기계적 폴리슁을 수행하여 상기 콘택홀에 폴리실리콘을 남겨서 전극 기둥을 형성하는 단계; 상기 화학 기계적 폴리슁공정에 의해 노출된 상기 스토퍼층을 제거하는 단계; 상기 전극 기둥과 접하는 폴리실리콘으로 구성된 하부 전극을 형성하는 단계; 및 상기 하부 전극상에 유전막 및 상부전극을 순차적으로 형성하는 단계로 구성된 것을 특징으로 한다.
상기 하부전극은 상기 질화막상에 상기 전극 기둥이 형성된 부위를 둘러싸고 셀을 한정하는 실린더를 형성하는 단계; 상기 실린더의 측벽 및 상면 그리고 상기 실린더내의 노출된 질화막 및 전극기둥상에 폴리실리콘층을 형성하는 단계; 상기 실린더내의 폴리실리콘층에 형성된 갭을 충전물질로 매립하는 단계; 및 상기 실린더의 상면이 노출될 때 까지 상기 충전 물질 및 상기 폴리실리콘층을 화학적 기계적 폴리슁을 수행하는 단계로 구성된 방법을 수행하여 형성한다. 상기 충전물질은 바람직하게는 SOG 또는 FOX이다.
상기 스토퍼층은 고온 산화물(HTO), P-TEOS 또는 플라즈마 실란을 이용하여 형성된다. 이때, 상기 스토퍼층은 폴리실리콘의 CMP공정시 폴리 실리콘에 대한 산화막의 CMP선택비가 30:1 이상인점을 감안하여 절연막 상부의 산화막 두께를 결정하며, 바람직하게는 200-500Å의 두께로 형성한다. 상기 스토퍼층은 바람직하게는 BOE 또는 LAL과 같은 습식 산화물 식각액을 사용하여 제거한다.
이하, 도면을 참조한 본 발명의 실시예를 통해 본 발명을 보다 상세히 설명한다.
도 2a 내지 2i는 본 발명의 일 실시예에 따른 DRAM용 커패시터 제조방법을 나타낸 도면이다.
도 2a를 참조하면, 실리콘 기판(200)에 차례로 제1 산화막(202)과 질화막(203)을 형성한 후, 상기 질화막(203)상에 CMP 공정용 스토퍼층으로서 제2 산화막(204)을 형성한다. 상기 제2 산화막(204)은 고온 산화물(HTO), P-TEOS 또는 플라즈마 실란을 이용하여 형성한다. 상기 제2 산화막(204)의 두께는 CMP시의 슬러리(slurry)이나 입자에 의해 발생되는 스크래치가 200-300Å정도인 것을 감안하여 200Å이상으로 하고, 폴리 실리콘에 대한 산화물의 CMP 공정에서의 선택비가 30:1이상인 것을 고려하여 500Å 정도이하로 형성하는 것이 바람직하다.
도 2b를 참조하면, 상기 제1 산화막(202), 질화막(203) 및 제2 산화막(204)이 형성된 기판(100)상에, 커패시터의 콘택 접속을 위해 포토레지스트를 스핀 코팅 방법에 의해 도포하여 포토레지스트막을 형성하고, 상기 포토 레지스트막에 마스크를 사용하여 통상적인 사진 공정에 따라서 패턴닝하여 콘택 형성부위의 제2 산화막(204)을 노출시키는 개구부를 갖는 포토레지스트 패턴(205)을 형성한다. 다음에, 상기 포토레지스트패턴(205)을 에칭 마스크로 사용하여 상기 제2 산화막(204), 질화막(203) 및 상기 제1 산화막(202)을 에칭하여 상기 반도체 기판(200)을 노출시키는 콘택홀을 형성한다.
도 2c를 참조하면, 잔류하는 포토 레지스트 패턴(205)을 스트립핑하여 제거한 후, 결과물의 전면에 폴리실리콘을 증착하여 상기 콘택홀을 매립하는 폴리실리콘층(206)을 형성한다.
도 2d를 참조하면, 상기 콘택홀을 매립하는 폴리 실리콘층(206)이 형성되어 있는 결과물을 폴리 실리콘층(206)아래의 제2 산화막(204)을 스토퍼(stopper)로 CMP(Chemical Mechanical Polishing) 방법으로 에치 백(etch back)하여 도시한 바와 같이, 콘택홀에만 폴리실리콘을 남겨서 반도체 기판(200)과 커패시터와의 접속을 위한 폴리실리콘 기둥(206')을 형성한다. CMP 공정시 발생되는 스크래치(도시하지 않음)는 상기 제2 산화막(204)에만 존재하게 되어 상기 제2 산화막(204) 하부의 질화막(203)은 전혀 손상입지 않게 된다.
도 2e를 참조하면, 스토퍼로 사용된 상기 제2 산화막(204)를 제거한다. 상기 제2 산화막(204)는 BOE나 LAL등과 같은 습식 산화물 식각액을 사용하여 제거한다. 이 때, 질화실리콘은 산화물 식각액에 대하여 선택비가 우수하기 때문에, 에칭 스토퍼로 작용할 수 있다. 이렇게 하는 경우에는, CMP공정시 발생된 스크래치는 제2 산화막 제거시에 동시에 제거되기 때문에 질화막(203)은 증착된 상태의 막질을 유지할 수 있게 된다. 다음에, 상기 폴리실리콘 기동(206')이 형성되어 있는 결과물상에 도시한 바와 같이, 커패시터의 하부 전극 형성을 위해 소정 두께로 제 3 산화막(208)을 형성시킨다.
도 2f를 참조하면, 상기 제3 산화막(208)상에 포토 레지스트를 다시 스핀 도포하여 포토 레지스트막을 형성하고 다음에 커패시터의 실린더를 형성하기 위한 포토 레지스트 패턴(220)을 형성한다. 다음에, 상기 포토 레지스트 패턴(220)을 에칭 마스크로 사용하여 상기 제3 산화막(208)을 에칭하여 도시한 바와 같이, 폴리실리콘 기둥(206')을 노출시키고 셀단위로 한정하는 산화막 실린더(208')을 형성한다. 폴리 실리콘 기둥(206')과 질화막(203)에 대한 상기 제3 산화막(208)의 에칭은 산화물에 대한 폴리실리콘과 질화실리콘의 에칭선택비가 30:1이상으로, 에칭시 근래 개발된 SAC(Self Align Contect)용 장비를 사용하면 폴리 실리콘 기둥(206')과 질화막(203)에 대한 손상없이 산화막 실린더(208')를 용이하게 형성할 수 있다.
도 2g를 참조하면, 잔류하는 포토 레지스트 패턴(220)을 스트립핑하여 제거하고, 결과물의 전면에 폴리실리콘를 소정 두께로 바람직하게는 500-1000Å의 두께로 증착시켜 상기 산화막 실린더(208')의 상면 및 측면상, 그리고 노출된 질화막(203) 및 폴리실리콘 기둥(206')상에 연속되어 있는 하부 전극용 폴리실리콘층(209)을 형성한다. 다음에, 상기 산화막 실린더(208')간의 폴리실리콘(209)에 의해 형성되어 있는 전극사이의 갭(gap)에 갭충진 특성이 뛰어난 물질 예컨데, SOG(spin-on-glass)나 또는 FOX(flowable oxide)를 사용하여 충전층(210)을 형성한다.
도 2h를 참조하면, 갭이 채워지면 상기 산화막 실린더(208')를 스토퍼로 CMP 공정을 수행하여, 산화막 실린더(208')상의 폴리실리콘을 제거하여 산화막 실린더(208')를 노출시킨 후, BOE(Buffeerd Oxide Etchant)로 에칭하여 잔류하는 충진층(210)과 산화막 실린더(208')를 제거하여, 도시한 바와 같이, 하부전극(209')을 형성한다.
도 2i를 참조하면, 하부전극(209')이 형성되어 있는 결과물의 전면에 Ta2O5 나 또는 NO를 플라즈마 CVD 방법으로 증착시켜서 유전막(211)을 형성한다. 다음에, 상기 유전막(211)상에 폴리실리콘을 증착시켜 상부전극(212)을 형성하여 도시한 바와 같은 커패시터를 완성시킨다.
이상, 설명한 바와 같이 본 발명에 의하면, DRAM용 커패시터를 CMP를 이용하여 형성할 때, 질화막상에 산화막을 형성한 후, 산화막을 에칭 스토퍼층으로 사용하여 CMP 공정을 수행한다. 다음에, 상기 산화막을 제거한다. 따라서, 질화막은 손상을 입지 않고 증착된 상태를 유지할 수 있어서 커패시터의 실패를 방지하여 신뢰성을 향상시킬 수 있게 된다.
본 발명을 상기 실시예에 의해 구체적으로 설명하였지만, 본 발명은 이에 의해 제한되는 것은 아니고, 당업자의 통상적인 지식의 범위내에서 그 변형이나 개량이 가능하다.
Claims (7)
- 반도체 기판상에 산화막 및 질화막을 순차적으로 형성하는 단계;상기 질화막상에 화학 기계적 폴리슁용 스토퍼층을 형성하는 단계;상기 스토퍼층, 질화막 및 산화막을 순차적으로 부분적으로 에칭하여 상기 반도체 기판의 일부를 노출시기는 콘택홀을 형성하는 단계;상기 스토퍼층상에 콘택홀을 매립하는 제1 폴리실리콘층을 형성하는 단계;상기 스토퍼층을 식각 종점으로하여 상기 스토퍼층이 노출될 때까지 상기 제1 폴리실리콘층을 화학 기계적 폴리슁을 수행하여 상기 콘택홀에 폴리실리콘을 남겨서 전극 기둥을 형성하는 단계;상기 화학 기계적 폴리슁공정에 의해 노출된 상기 스토퍼층을 제거하는 단계;상기 전극 기둥과 접하는 폴리실리콘으로 구성된 하부 전극을 형성하는 단계; 및상기 하부 전극상에 유전막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서, 상기 하부전극은 상기 질화막상에 상기 전극 기둥이 형성된 부위를 둘러싸고 셀을 한정하는 실린더를 형성하는 단계;상기 실린더의 측벽 및 상면 그리고 상기 실린더내의 노출된 질화막 및 전극기둥상에 폴리실리콘층을 형성하는 단계;상기 실린더내의 폴리실리콘층에 형성된 갭을 충전물질로 매립하는 단계; 및상기 실린더의 상면이 노출될 때 까지 상기 충전 물질 및 상기 폴리실리콘층을 화학적 기계적 폴리슁을 수행하는 단계로 구성된 방법을 수행하여 형성하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 상기 충전물질은 SOG 또는 FOX인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서, 상기 유전막이 Ta2O5 또는 NO로 구성된 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서, 상기 스토퍼층이 고온 산화물(HTO), P-TEOS 또는 플라즈마 실란을 이용하여 형성된 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제 5 항에 있어서, 상기 스토퍼층을 습식 산화물 식각액을 사용하여 제거하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법
- 제 1 항에 있어서, 상기 스토퍼층의 두께는 200-500Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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1996
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