KR19980014888A - Digital magnetic recording and reproducing apparatus - Google Patents

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KR19980014888A
KR19980014888A KR1019960034043A KR19960034043A KR19980014888A KR 19980014888 A KR19980014888 A KR 19980014888A KR 1019960034043 A KR1019960034043 A KR 1019960034043A KR 19960034043 A KR19960034043 A KR 19960034043A KR 19980014888 A KR19980014888 A KR 19980014888A
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Abstract

디지탈 자기기록 재생장치가 제공된 바, 종래에는 계수값조정, 슬라이스 비교레벨 및 지연량조정을 외부입력단에 의한 사용자의 조정에 의해 이루어짐으로서, 상기 조정값의 복잡한 조정과 사용상의 불편함 및 BER(Bit Error Rate) 값이 증가되어 고화질의 화면으로 디스플레이 할 수 없는 문제점이 발생되어 이를 해결하기 위하여 디지탈 데이타 기록시 ECC를 부가하여 기록하고 재생시 ECC결과에 따라 에러량을 판단하여 그 결과에 따라 제어수단에 의해 에러를 정정한 후 재생데이타를 출력하도록 하고, 상기 제어수단에 의해 등화수단의 출력파형의 펄스폭이나 위상을 변화 시켜주는 계수를 조정하고, 출력파형의 슬라이스 비교타이밍을 조정하는 지연량 조정 및 슬라이스수단의 슬라이스레벨을 조정하므로서, 기존의 계수조정단, 비교레벨단, 지연량조정단 만으로 BER를 낮출수 없는 미세한 경우까지 자동적으로 조정해주므로서 시스템의 안정도를 높일 수 있도록 하고, 테이프, 헤드, 데크등의 종류가 다르더라도 자동적으로 계수, 비교레벨 및 지연량을 조정해 주므로서 더 낮은 BER 값을 얻을 수 있도록 한 것이다.A digital magnetic recording and reproducing apparatus has been conventionally provided in which a coefficient adjustment, a slice comparison level and a delay amount adjustment are made by user's adjustment by an external input terminal, thereby complicated adjustment of the adjustment value, inconvenience in use, and BER In order to solve this problem, an error correction code (ECC) is added to the digital data for recording, and an error amount is determined according to the ECC result at the time of reproduction, To adjust the coefficient for changing the pulse width or phase of the output waveform of the equalizing means by the control means and to adjust the delay amount adjustment for adjusting the slice comparison timing of the output waveform And adjusting the slice level of the slice means so that the existing coefficient adjustment stage, the comparison level stage, the delay amount adjustment It is possible to increase the stability of the system by automatically adjusting to the minute where the BER can not be lowered only by the user, and the coefficient, the comparison level and the delay amount are automatically adjusted even if the types of the tape, So that a low BER value can be obtained.

Description

디지탈 자기기록 재생장치Digital magnetic recording and reproducing apparatus

본 발명은 자기기록 재생장치에 관한 것으로서, 특히 에러양을 판단하여 에러를 정정한 후 데이타를 재생하도록 한 디지탈 자기기록 재생장치에 관한 것이다.The present invention relates to a magnetic recording and reproducing apparatus and, more particularly, to a digital magnetic recording and reproducing apparatus for correcting an error by judging an error amount and reproducing data.

이하, 종래 기술에 따른 디지탈 자기기록 재생장치에 대하여 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a digital magnetic recording and reproducing apparatus according to the related art will be described with reference to the accompanying drawings.

도 1은 종래 기술에 따른 디지탈 자기기록 재생장치를 나타낸 블록 구성도이고, 도 2는 도 1에서의 슬라이스부에 대한 상세 블록 구성도이며, 도 3은 도 1에서의 PLL에 대한 상세 블록 구성도이다.FIG. 1 is a block diagram showing a conventional digital magnetic recording and reproducing apparatus, FIG. 2 is a detailed block diagram of a slice unit in FIG. 1, FIG. 3 is a detailed block diagram of a PLL in FIG. to be.

도 1을 참조하여 그 구성을 살펴보면, 등화부(10), 슬라이스부(20), 래치부(30), 지연부(40) 및 PLL(50)로 구성된다.Referring to FIG. 1, the PLL 50 includes an equalizer 10, a slice 20, a latch 30, a delay unit 40, and a PLL 50.

우선, 디지탈로 테이프나 디스크에 기록된 신호는 재생헤드(미도시)를 이용해 신호를 읽는다.First, a signal recorded on a tape or a disc by digital signals is read using a reproducing head (not shown).

상기 재생헤드에 의해 읽혀진 신호는 재생앰프(미도시)에 의해 원하는 신호의 크기로 증폭되어 출력된다.The signal read by the reproducing head is amplified to a desired signal size by a reproducing amplifier (not shown) and output.

증폭된 재생신호는 아날로그 신호이므로 원래의 데이타로 복원하기 위해서는 등화부(10)를 통해 최적등화가 이루어져야만 하는 것이다.Since the amplified reproduced signal is an analog signal, optimal equalization must be performed through the equalizer 10 in order to restore the original data.

상기 등화부(10)는 헤드나 테이프의 변화에 따라 파형의 변화를 보상하기 위해 이들의 변화에 따라 외부에서 사용자에 의해 조정이 이루어진다.In order to compensate for the change in the waveform according to the change of the head or the tape, the equalizer 10 performs adjustment by the user from the outside in accordance with these changes.

상기 조정된 신호는 인접신호간의 부호간 간섭을 제거하기 위해 펄스폭이 Tb가 되도록 에러를 검출해서 계수값을 조정해 준다.The adjusted signal detects an error so that the pulse width becomes Tb in order to eliminate intersymbol interference between adjacent signals, and adjusts the count value.

여기서, 상기 Tb는 기록되는 최단 펄스폭을 의미한다.Here, Tb means the shortest pulse width to be recorded.

이렇게 최적등화된 신호는 슬라이스부(20)로 인가되어 슬라이싱이 이루어진다.The optimum equalized signal is applied to the slice portion 20 to perform slicing.

그러면, 여기서 상기 슬라이스부(20)의 상세 구성과 그 동작을 살펴보기로 한다.Hereinafter, the detailed configuration and operation of the slice unit 20 will be described.

도 2에 도시된 바와 같이, 슬라이스부(20)는 상기 등화부(10)에서 출력되는 신호를 원래의 디지탈 데이타로 변환하기 위하여 외부의 비교레벨 입력에 따라 디지탈 데이타로 변환하는 3레벨 비교부(21)와; 상기 3레벨 비교부(21)에서 출력되는 신호를 논리합하는 오어게이트(22)로 구성된다.2, the slice unit 20 includes a 3-level comparator (not shown) for converting a signal output from the equalizer 10 into digital data according to an external comparison level input to convert the signal output from the equalizer 10 into original digital data 21); And an orgate 22 for performing a logical OR of the signals output from the three-level comparator 21.

여기서, 상기 3 레벨 비교부(21)는 상기 등화부(10)에서 출력되는 신호를 반전 및 비반전 증폭하여 출력하는 제 1, 2 증폭부(21a, 21b)와; 상기 제 1 증폭부(21a)에서 출력되는 신호와 상기 외부에서 입력되는 비교레벨신호를 비교하여 상기 오어게이트(22)로 출력하는 제 1 비교부(21c)와; 상기 제 2 증폭부(21b)에서 출력되는 신호와 상기 외부에서 입력되는 비교레벨신호를 비교하여 상기 오어게이트(22)로 출력하는 제 2 비교부(21d)로 구성된다.The 3-level comparator 21 includes first and second amplifiers 21a and 21b for inverting and non-inverting the signal output from the equalizer 10 and outputting the amplified signal. A first comparator 21c for comparing the signal output from the first amplifier 21a with the comparison signal input from the outside and outputting the compared signal to the orgate 22; And a second comparing unit 21d comparing the signal output from the second amplifying unit 21b with the externally inputted comparison level signal and outputting the compared signal to the orgate 22.

상기와 같이 구성된 슬라이스부(20)의 동작을 살펴보기로 한다.Hereinafter, the operation of the slice unit 20 constructed as described above will be described.

동화부(10)에서 출력되는 신호는 각각 제 1, 2 증폭부(21a, 21b)를 통해 반전 및 비반전 증폭되어 각각 제 1, 2 비교부(21c, 21d)로 입력된다.The signals output from the moving picture unit 10 are respectively inversed and non-inverted amplified by the first and second amplification units 21a and 21b and input to the first and second comparison units 21c and 21d, respectively.

제 1 비교부(21c)는 상기 제 1 증폭부(21a)에서 입력되는 비반전 증폭신호와 외부에서 입력되는 비교레벨을 비교하여 오어게이트(22)로 출력한다.The first comparing unit 21c compares the non-inverted amplified signal inputted from the first amplifying unit 21a with the externally inputted comparison level and outputs the comparison result to the orgate 22. [

이때, 상기 제 1 비교부(21c)에서는 제 1 증폭부(21a)의 출력이 입력되는 비교레벨보다 크면 하이를 출력하고, 상기 입력되는 비교레벨이 상기 증폭 출력신호보다 크면은 로우를 출력한다.At this time, the first comparator 21c outputs a high if the output of the first amplifier 21a is higher than the input comparative level, and outputs a low if the input comparator is higher than the amplified output signal.

마찬가지로, 제 2 비교부(21d)에서도 제 2 증폭부(21b)에서 출력되는 신호가 비교레벨보다 크면은 하이를 출력하고, 그렇지 않으면 로우를 출력하는 것이다.Similarly, the second comparator 21d outputs a high signal if the signal output from the second amplifier 21b is higher than the comparison level, and outputs a low signal if the signal is higher than the comparison level.

제 1, 2 비교부(21c, 21d)에서 출력되는 신호는 오어게이트(22)에서 논리합(OR)되어 원래의 클럭을 복원하기 위해 PLL(50)에 입력되고, 또한 원래의 데이타로 복원하기 위하여 래치부(30)로 입력된다.Signals output from the first and second comparing units 21c and 21d are ORed in the OR gate 22 and input to the PLL 50 to restore the original clock and are also used to recover the original data And is input to the latch unit 30.

여기서, 상기 PLL(50)의 구성 및 동작을 도 3을 참조하여 설명하기로 한다.Here, the configuration and operation of the PLL 50 will be described with reference to FIG.

먼저, 그 구성을 살펴보면 상기 슬라이스부(20)에서 출력되는 슬라이스된 신호를 일정 Tb폭 만큼 지연시키는 지연부(51)와; 상기 지연된 신호와 슬라이스부(20)에서 출력되는 슬라이스된 신호를 배타적 논리합하는 익스클러시브 오어게이트(52)와; 입력주파수에 의해 발진주파수를 가변으로 하는 VCO(Voltage Controlled Oscilator) (55)와; VCO(55)에서 출력되는 클럭과 상기 익스클러시브 오어게이트(52)에서 출력되는 신호의 위상을 비교하여 위상오차를 검출하는 위상 검출부(53)와; 검출된 위상오차에 대해 저역필터링(Low Pass Filtering)하는 필터부(54)로 구성된다.First, a delay unit 51 for delaying the sliced signal output from the slice unit 20 by a predetermined Tb width will be described. An exclusive OR gate 52 for exclusive ORing the delayed signal and the sliced signal output from the slice unit 20; A VCO (Voltage Controlled Oscilator) 55 for varying the oscillation frequency according to the input frequency; A phase detector 53 for detecting a phase error by comparing a phase of a clock output from the VCO 55 with a phase of a signal output from the external clock 52; And a filter unit 54 for performing low pass filtering on the detected phase error.

상기 구성의 동작을 살펴보면, 우선 PLL(50)은 슬라이스부(20)에서 슬라이스된 신호와 VCO(55)에서 출력되는 신호의 위상을 비교하여 위상오차를 최소하 하도록 하여 원래의 클럭을 복원하는 회로이다.The PLL 50 includes a circuit for restoring an original clock by minimizing a phase error by comparing phases of a signal sliced by the slice unit 20 and a signal output from the VCO 55, to be.

상기 슬라이스부(20)에서 슬라이스된 입력신호는 클럭성분을 많이 가지도록 지연부(51)에서 일정 Tb만큼 지연된다.The input signal sliced by the slice unit 20 is delayed by a predetermined Tb in the delay unit 51 so as to have a large amount of clock components.

상기 지연부(51)에서 지연된 신호와 슬라이스부(20)에서 슬라이스된 신호는 논리회로 익스클러시브 오어게이트(52)에서 배타적 논리합되어 클럭성분을 가지도록 한다.The signal delayed by the delay unit 51 and the signal sliced by the slice unit 20 are exclusive-ORed by the logic circuit exclusive OR gate 52 to have a clock component.

이때, 위상검출부(53)에서는 상기 익스클러시브 오어게이트(52)에서 출력되는 신호와 VCO(55)에서 출력되는 클럭성분의 신호의 위상을 비교하여 위상오차를 검출한다.At this time, the phase detector 53 detects the phase error by comparing the phase of the signal outputted from the exclusive OR gate 52 and the signal of the clock component outputted from the VCO 55.

검출된 위상오차는 필터부(54)에서 저역필터링되어 VCO(55)의 발진 주파수를 가변시키는 것이다.The detected phase error is low-pass filtered by the filter unit 54 to vary the oscillation frequency of the VCO 55. [

이때, 슬라이스부(20)에서 출력되는 데이타중 데이타가 없는 경우 즉, 0 이나 1이 계속되는 경우에는 상기 익스클러시브 오어게이트(52)에서 기연된 신호와 익스클러시브 오어링을 하여도 상기 구성에서는 클럭성분이 없게 되는 것이다.At this time, when there is no data among the data output from the slice unit 20, that is, when 0 or 1 is continued, even if the exclusive ORing is performed with the signal delayed by the exclusive OR gate 52, There is no clock component.

따라서, 위상오차가 감소하지 않고 계속적으로 파형이 흔들리게되는 것이다.Therefore, the phase error is not reduced, and the waveform is continuously shaken.

여기서, 상기 위상검출부(53)는 익스클러시브 오어게이트(52)의 출력이 하이일때만 위상비교를 하여 위상오차를 검출하는 것이다.Here, the phase detector 53 detects the phase error by performing phase comparison only when the output of the alternating-current gate 52 is high.

상기한 바와 같이, PLL(50)에서 원래의 클럭을 추출하고 추출한 클럭을 지연부(40)에서 외부조정단자에 의해 지연량을 조정하여 래치부(30)로 입력된다.As described above, the original clock is extracted from the PLL 50, and the extracted clock is input to the latch unit 30 by adjusting the delay amount by the external control terminal in the delay unit 40.

상기 래치부(30)는 상기 슬라이스부(20)의 오어게이트(22)의 출력을 지연부(40)출력클럭에 따라서 래치한다.The latch unit 30 latches the output of the OR gate 22 of the slice unit 20 according to the output clock of the delay unit 40.

이러한 과정을 모두 수행하여 재생데이타와 재생클럭을 얻는 것이다.All of these processes are performed to obtain reproduction data and reproduction clock.

이 두 신호는 디지탈 신호 처리블록으로 입력되어 원하는 화면을 얻을 수 있는 것이다.These two signals are input to a digital signal processing block to obtain a desired image.

종래 기술에 따른 디지탈 자기기록 재생장치는 디지탈 신호처리 블록의 ECC(Error Correction Code)회로에서 발생하는 에러정보 즉, 미리 부가한 에러정정 코드를 보고 얼마나 에러정정이 일어나고 있는가 하는 정보를 이용하지 못했다.The digital magnetic recording and reproducing apparatus according to the prior art can not use information on how much error correction is taking place in view of error information generated in an ECC (Error Correction Code) circuit of a digital signal processing block, that is, an error correction code added in advance.

따라서, 등화부의 계수값조정, 슬라이스부의 비교레벨 및 지연부의 지연량조정을 외부입력단에 의한 사용자의 조정에 의해 이루어짐으로서, 상기 조정값의 복잡한 조정과 BER(Bit Error Rate) 값이 증가되어 고화질의 화면으로 디스플레이 할 수 없는 문제점이 있다.Therefore, the adjustment of the coefficient value of the equalizing section, the comparison level of the slice section, and the adjustment of the delay amount of the delay section are performed by the user's adjustment by the external input terminal, so that the adjustment of the adjustment value and the bit error rate (BER) There is a problem that it can not be displayed on the screen.

따라서, 상기한 종래 기술에 따른 제반 문제점을 해결하기 위한 본 발명의 목적은 ECC에서 출력하는 에러정정 갯수와 출력되는 데이타의 1, 0의 갯수를 이용하여 계수, 비교레벨, 지연량조정을 자동 조정하므로서, 보다낮은 BER을 얻도록 한 디지탈 자기기록 재생장치를 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made to solve the above problems occurring in the prior art, and it is an object of the present invention to automatically adjust the coefficient, the comparison level, and the delay amount adjustment using the number of error corrections outputted from the ECC and the number of 1, And to provide a digital magnetic recording and / or reproducing apparatus capable of obtaining a lower BER.

도 1은 종래 기술에 따른 디지탈 자기기록 재생장치를 나타낸 블록 구성도1 is a block diagram showing a digital magnetic recording and reproducing apparatus according to the prior art;

도 2는 도 1 에서의 슬라이스부에 대한 상세 블록 구성도Fig. 2 is a detailed block diagram of the slice portion in Fig. 1

도 3은 도 1에서의 PLL에 대한 상세 블록 구성도3 is a detailed block diagram of the PLL in FIG.

도 4는 본 발명에 따른 디지탈 자기기록 재생장치를 나타낸 블록 구성도4 is a block diagram showing a digital magnetic recording and reproducing apparatus according to the present invention.

도 5a는 본 발명에 따른 도 4 등화부의 계수조정 방법을 나타낸 동작 플로우챠트FIG. 5A is a flowchart showing a method of adjusting a coefficient of the equalization unit of FIG. 4 according to the present invention.

도 5b는 본 발명에 따른 도 4 슬라이스부의 슬라이스레벨을 조정하는 방법을 나타낸 동작 플로우챠트FIG. 5B is a flowchart illustrating a method of adjusting a slice level of the FIG. 4 slice according to the present invention.

도 5c는 본 발명에 따른 도 4 지연부의 지연량을 조정하는 방법을 나타낸 동작 플로우챠트FIG. 5C is a flow chart showing a method of adjusting the delay amount of the delay unit of FIG. 4 according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Description of the Related Art [0002]

10 : 등화부20 : 슬라이스부10: equalizer 20: slice

30 : 래치부40 : 지연부30: latch unit 40: delay unit

50 : PLL60 : 인터페이스부50: PLL60:

70 : ECC80 : 제어부70: ECC80:

90 : A/V 신호 처리부90: A / V signal processor

본 발명에 따른 디지탈 자기기록 재생장치의 특징은 디지탈 데이타 기록시 ECC를 부가하여 기록하고 재생시 ECC결과에 따라 에러량을 판단하여 그 결과에 따라 일정 방법에 의해 에러를 정정한 후 재생데이타를 출력하는데 그 특징이 있다.A digital magnetic recording and reproducing apparatus according to the present invention is characterized in that an ECC is added for recording digital data and an error amount is determined according to an ECC result upon reproduction, and an error is corrected by a predetermined method according to the result, .

본 발명의 다른 특징은 상기 일 방법으로서 등화수단의 출력파형의 펄스폭이나 위상을 변화시켜주는 계수를 조정하는 방법과, 출력파형의 슬라이스 비교타이밍을 조정하는 지연량 조정방법과, 슬라이스 수단의 슬라이스 레벨을 조정하는 방법에 의해 에러양을 보정하는데 그 특징이 있다.According to another aspect of the present invention, there is provided a method of adjusting a coefficient for changing a pulse width or phase of an output waveform of an equalizing means, a delay amount adjusting method for adjusting a slice comparing timing of an output waveform, There is a characteristic in that the amount of error is corrected by the method of adjusting the level.

이하, 본 발명에 따른 디지탈 자기기록 재생장치에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a digital magnetic recording and reproducing apparatus according to the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명에 따른 디지탈 자기기록 재생장치를 나타낸 블록 구성도이다.4 is a block diagram showing a digital magnetic recording and reproducing apparatus according to the present invention.

도 4를 참조하여 그 구성을 살펴보면, 등화부(10), 슬라이스부(20), 래치부(30), PLL(50) 및 지연부(40)의 구성은 도1의 종래 기술에 따른 구성과 동일하므로 설명을 생략하기로 한다.The configuration of the equalizer 10, the slice 20, the latch 30, the PLL 50, and the delay unit 40 will be described with reference to FIG. The description will be omitted.

상기 래치부(30)에서 출력되는 재생데이타 및 지연부(40)에서 출력되는 재생클럭의 시리얼신호를 패럴렐신호로 변환하여 출력하고, 입력되는 데이타의 1, 0의 갯수를 판단하여 출력하는 인터페이싱부(60)와 ; 상기 인터페이싱부(60)에서 출력되는 데이타의 에러를 정정하고 발생한 에러갯수 정보를 출력하는 ECC부(70)와; 상기 에러갯수정보 및 인터페이스부(60)에서 출력되는 데이타의 1, 0 갯수를 이용하여 등화부(10)에 계수조정 정보를, 슬라이스부(20)에 슬라이스 비교레벨 조정정보를 그리고 지연부(40)에 지연량정보를 각각 제공하는 제어부(80)로 구성된다.An interface unit for converting the reproduction data output from the latch unit 30 and the serial signal of the reproduction clock output from the delay unit 40 into a parallel signal and outputting the serial data to determine the number of 1's and 0's of input data, (60); An ECC unit 70 for correcting an error of data output from the interfacing unit 60 and outputting the number of generated errors; Count adjustment information is supplied to the equalizer 10 using the number of error information and the number of 1's and 0's of data output from the interface unit 60 and slice comparison level adjustment information is supplied to the slice unit 20, And a control unit 80 for providing the delay amount information to the control unit 80, respectively.

이때, 상기 ECC(70)에서 에러정정된 재생데이타는 A/V 신호처리부(9)를 통해 디스플레이되는 것이다.At this time, the error-corrected reproduction data in the ECC 70 is displayed through the A / V signal processor 9.

상기의 구성에 따른 동작원리를 살펴보면, 먼저 도 1과 중복되는 동일한 구성요소들의 동작은 설명을 생략하기로 한다.Referring to the operation principle according to the above configuration, the description of the operation of the same components as those of FIG. 1 will be omitted.

도 2에 도시된 바와 같이, 래치부(30)에서 출력되는 재생데이타와 지연부(40)에서 출력되는 재생클럭은 원래의 화면을 위한 정보를 얻기 위해 먼저 디지탈 인터페이스부(60)로 입력된다.2, the reproduction data output from the latch unit 30 and the reproduction clock output from the delay unit 40 are first input to the digital interface unit 60 in order to obtain information for the original screen.

상기 인터페이스부(60)는 입력되는 시리얼신호를 페럴렐신호로 변환하여 에러를 정정하기 위해 ECC(70)에 인가되고, 데이타 1, 0의 갯수를 검출하여 비교레벨을 조정하기 위한 정보를 제어부로(80)로 인가한다.The interface unit 60 is applied to the ECC 70 in order to convert an input serial signal into a parallel signal and correct the error. The interface unit 60 detects the number of the data 1, 0 and supplies information for adjusting the comparison level to the control unit (80).

상기 ECC(70)는 미리 부가한 에러정정 코드(Error Correction Code)에 따라서 에러를 정정하는 것이다.The ECC 70 corrects an error according to an error correction code added in advance.

그리고, 발생한 에러의 갯수를 제어부(80)로 인가한다.Then, the number of generated errors is applied to the control unit 80.

한편, 에러가 정정된 신호는 A/V신호처리부(90)로 인가되어 디스플레이되는 것이다.On the other hand, the error corrected signal is applied to the A / V signal processing unit 90 and displayed.

상기 데이타의 1, 0의 갯수정보과 ECC(70)에서 제공되는 에러정보에 의해 제어부(80)는 등화부(10)의 계수를 조정하기위한 제어신호 및 슬라이스부(20)의 슬라이스 비교레벨을 조정하기위한 제어신호를 제공하는 것이다.The control unit 80 adjusts the control signal for adjusting the coefficient of the equalizer 10 and the slice comparison level of the slice unit 20 based on the information on the number of 1's and 0's of the data and the error information provided in the ECC 70 To provide a control signal for performing the above operation.

또한, 지연부(40)의 지연량을 조정하기 위한 지연량 제어신호 또한 제공하는 것이다.It also provides a delay amount control signal for adjusting the delay amount of the delay unit 40. [

이때, 상기 비교레벨 조정신호 및 지연량 조정신호는 제어부(80)의 출력과 외부조정 입력값과 에딩(Adding)되어 상기 각각을 조정하는 것이다.At this time, the comparison level adjustment signal and the delay amount adjustment signal are added to the output of the controller 80 and the external adjustment input value, respectively, to adjust the comparison level adjustment signal and the delay amount adjustment signal.

다시말해, 제어부(80)가 입력받는 에러정보는 재생데이타외 재생클럭을 인터페이스부(60)에서 시리얼 신호를 페럴렐 신호의 변환을 통해 ECC(70)로 입력된다.In other words, the error information received by the control unit 80 is input to the ECC 70 through the interface unit 60 through the conversion of the serial signal to the parallel signal.

이 ECC(70)에서 추출한 에러정정 갯수를 이용하는 것이다.The error correction number extracted from the ECC 70 is used.

또한, 인터페이스부(60)에서 얻은 1, 0의 갯수정보를 이용하는 것이다.In addition, the information of the number of 1's and 0's obtained from the interface section 60 is used.

이 두정보를 이용하여 상기의 계수, 비교레벨 및 지연량을 조정하는 것이다.By using these two pieces of information, the coefficient, the comparison level and the delay amount are adjusted.

여기서, 도 5a, 도 5b, 도 5c의 플로우챠트를 참조하여 상기 계수조정, 비교레벨 조정 및 지연량 조정방법을 살펴보기로 한다.Here, the coefficient adjustment, the comparison level adjustment, and the delay amount adjustment method will be described with reference to the flow charts of FIGS. 5A, 5B, and 5C.

도 5a는 본 발명에 따른 도 4 등화부의 계수조정 방법을 나타낸 동작 플로우챠트이고, 도 5b는 본 발명에 따른 도 4 슬라이스부의 슬라이스레벨을 조정하는 방법을 나타낸 동작 플로우챠트이며, 도 5c는 본 발명에 따른 도 4 지연부의 지연량을 조정하는 방법을 ㄴ나타낸 동작 플로우챠트이다.FIG. 5A is an operation flow chart showing a method of adjusting a coefficient of the FIG. 4 equalization unit according to the present invention, FIG. 5B is an operation flow chart showing a method of adjusting a slice level of the FIG. 4 slice unit according to the present invention, Fig. 4 is a flowchart showing a method of adjusting the delay amount of the delay unit according to the embodiment of the present invention.

먼저, 도 5a를 참조하여 등화부(10)의 계수조정방법을 살펴보면, 인터페이스부(60)에서 1, 0의 갯수와 ECC(70)에서의 에러정정갯수를 제어부(80)에서 입력받아(S101) 슬라이스부(20)의 비교레벨을 조정한다(S102).First, referring to FIG. 5A, a method of adjusting a coefficient of the equalizer 10 will be described. The controller 80 receives the number of 1's and 0's and the number of error corrections in the ECC 70 in the interface unit 60 (S101 ) The comparison level of the slice section 20 is adjusted (S102).

상기 비교레벨을 조정하여 출력되는 재생데이타 및 재생클럭이 인터페이스부(60)를 통해 제어부(80)로 인가되면, 제어부(80)는 상기 1, 0의 갯수가 거의 일치하는 가를 판단하여(S103) 1, 0의 갯수가 일치하지 않게 되면, 최초의 계수조정 과정을 재차 수행하고 거의 일치하게 되면, 일치값에 따라 다시 계수를 조정하는 것이다(S104).When the reproduction data and the reproduction clock outputted by adjusting the comparison level are applied to the control unit 80 through the interface unit 60, the control unit 80 determines whether the number of 1's and 0's are almost identical to each other (S103) If the number of 1's and 0's do not coincide with each other, the first coefficient adjustment process is performed again, and if the numbers coincide with each other, the coefficient is adjusted again according to the matching value (S104).

상기와 같이 등화부(10)의 계수조정을 하고(S104) 다시 제어부(80)에서는 ECC(70)에서 제공되는 에러정정갯수의 증감여부를 판단하여(S105) 에러정정 갯수가 감소되지 않는다고 판단되면, 이정보를 이용하여 다시 등화부(10)의 계수조정을 하는 것이다.The control unit 80 determines whether the number of error correction provided by the ECC 70 is increased or decreased (S105). If it is determined that the number of error correction is not decreased , And the coefficient of the equalizer 10 is adjusted again using this information.

그러나, 제어부(80)에서 상기 ECC(70)에서 인가되는 에러정정 갯수가 감소한다고 판단되면, 다시 에러정정 갯수가 더 이상의 변화여부를 판단하여 더 이상의 에러정정 갯수의 변화가 없다고 판단되면(S106) 등화부(10)의 계수조정을 완료하는 것이다.However, if it is determined that the number of error correction numbers applied by the ECC 70 is decreasing, the control unit 80 determines whether the number of error correction is further changed (S106) And the coefficient adjustment of the equalizer 10 is completed.

이어, 도 5b를 참조하여 슬라이스부(20)의 비교레벨 조정방법을 살펴보면, 인터페이스부(60)에서 1, 0의 갯수와 ECC(70)에서의 에러정정갯수를 제어부(80)에서 입력받아(S201) 슬라이스부(20)의 비교레벨을 조정한다(S202).Next, referring to FIG. 5B, a method of adjusting the comparison level of the slice unit 20 will be described. The control unit 80 receives the number of 1's and 0's and the number of error corrections in the ECC 70 in the interface unit 60 S201) The comparison level of the slice section 20 is adjusted (S202).

상기 슬라이스부(20)의 비교레벨조정을 하여 출력되는 재생데이타 및 재생클럭가 인터페이스부(60)를 통해 제어부(80)로 인가되면, 제어부(80)는 상기 1, 0의 갯수가 거의 일치하는가를 판단하여(S203) 1, 0의 갯수가 일치하지 않게 되면, 최초의 비교레벨조정 과정을 재차 수행하고 거의 일치하게 되면, 일치값에 따라 다시 비교레벨을 조정하는 것이다(S204).When the reproduction data and the reproduction clock output from the comparison level adjustment of the slice unit 20 are applied to the control unit 80 through the interface unit 60, the control unit 80 determines whether the number of 1's and 0's are almost the same If it is determined that the number of 1's and 0's do not coincide with each other, the first comparison level adjustment process is performed again, and if the number of 1's and 0's match each other, the comparison level is adjusted again according to the matching value (S204).

상기와 같이 슬라이스부(20)의 비교레벨조정을 하고(S104) 다시 제어부(80)에서는 ECC(70)에서 제공되는 에러정정갯수의 증감여부를 판단하여(S205) 에러정정 갯수가 감소되지 않는다고 판단되면, 이정보를 이용하여 다시 슬라이스부(20)의 비교레벨 조정을 하는 것이다.The control section 80 determines whether the number of error corrections provided by the ECC 70 is increased or decreased (S205), and determines that the number of error corrections is not decreased The comparative level of the slice section 20 is adjusted again using this information.

그러나, 제어부(80)에서 상기 ECC(70)에서 인가되는 에러정정갯수가 감소한다고 판단되면, 다시 에러정정갯수가 더 이상의 변화여부를 판단하여 더 이상의 에러정정 갯수의 변화가 없다고 판단되면(S206) 슬라이스부(20)의 비교레벨조정을 완료하는 것이다.However, when it is determined that the number of error corrections applied by the ECC 70 is decreasing, the control unit 80 determines whether the number of error corrections further changes (S206) The comparison level adjustment of the slice section 20 is completed.

이어, 도 5c를 참조하여 지연부(40)의 지연량 조정방법을 살펴보면, 인터페이스부(60)에서 1, 0의 갯수와 ECC(70)에서의 에러정정갯수를 제어부(80)에서 입력받아(S301) 슬라이스부(20)의 비교레벨을 조정한다(S302).Next, referring to FIG. 5C, a method of adjusting the delay amount of the delay unit 40 will be described. The control unit 80 receives the number of 1's and 0's in the interface unit 60 and the number of error corrections in the ECC 70 S301) The comparison level of the slice section 20 is adjusted (S302).

상기 슬라이스부(20)의 비교레벨을 조정하여 출력되는 재생클럭가 인터페이스부(60)를 통해 제어부(80)로 인가되면, 제어부(80)는 상기 1, 0의 갯수가 거의 일치하는가를 판단하여(S303) 1, 0의 갯수가 일치하지 않게 되면, 최초의 지연량조정 과정을 재차 수행하고 거의 일치하게 되면, 일치값에 따라 다시 지연부(40)의 지연량을 조정하는 것이다(S304).When the control unit 80 receives the reproduction clock output from the slice unit 20 through the interface unit 60, the control unit 80 determines whether the number of the 1's and 0's are substantially the same S303) If the number of 1's and 0's do not coincide with each other, the first delay amount adjustment process is performed again, and if it is substantially coincident, the delay amount of the delay unit 40 is adjusted again according to the matching value (S304).

상기와 같이 지연부(40)의 지연량조정을 하고(S104) 다시 제어부(80)에서는 ECC(70)에서 제공되는 에러정정갯수의 증감여부를 판단하여(S305) 에러정정 갯수가 감소되지 않는다고 판단되면, 이정보를 이용하여 다시 지연부(40)의 지연량조정을 하는 것이다.The control unit 80 determines whether the number of error correction provided by the ECC 70 is increased or decreased (S305), and determines that the number of error correction is not decreased The delay amount of the delay unit 40 is adjusted again by using this information.

그러나, 제어부(80)에서 상기 ECC(70)에서 인가되는 에러정정 갯수가 감소한다고 판단되면, 다시 에러정정 갯수가 더 이상의 변화여부를 판단하여 더 이상의 에러정정 갯수의 변화가 없다고 판단되면(S306) 지연부(40)의 지연량조정을 완료하는 것이다.If it is determined in step S306 that there is no further change in the number of error corrections, the control unit 80 determines whether the number of error corrections applied to the ECC 70 has decreased. The delay amount adjustment of the delay unit 40 is completed.

본 발명에 따른 디지탈 자기기록 재생장치는 재생데이타 및 재생클럭에 대한 1, 0의 갯수정보와 ECC의 에러정정 갯수정보를 이용하여 등화부의 계수조정, 슬라이스부의 비교레벨, 지연부의 지연량을 기존의 계수조정단, 비교레벨단, 지연량조정단 만으로 BER를 낮출수 없는 미세한 경우까지 자동적으로 조정해 주므로서 시스템의 안정도를 높일 수 있는 이점이 있다.The digital magnetic recording and reproducing apparatus according to the present invention can adjust the coefficient of the equalizing unit, the comparison level of the slicing unit, and the delay amount of the delay unit using the information of the number of 1's and 0's of the reproduced data and the reproduced clocks and the error correction number information of the ECC, It is advantageous that the stability of the system can be improved by automatically adjusting to the fine case where the BER can not be lowered only by the coefficient adjustment stage, the comparison level stage, and the delay amount adjustment stage alone.

또한, 테이프, 헤드, 데크등의 종류가 다르더라도 자동적으로 계수, 비교레벨 및 지연량을 조정해 주므로서 더 낮은 BER값을 얻을 수 있는 이점이 있다.Further, even when the types of the tape, the head, and the deck are different, there is an advantage that a lower BER value can be obtained because the coefficient, the comparison level and the delay amount are automatically adjusted.

Claims (4)

디지탈 자기기록 재생장치에 있어서,In a digital magnetic recording and reproducing apparatus, 기록된 A/V 데이타를 재생하는 재생수단;Reproduction means for reproducing the recorded A / V data; 상기 재생된 데이타의 에러정정 및 에러양을 계산하여 에러정정갯수의 정보를 출력하는 ECC;An ECC for calculating an error correction amount and an error amount of the reproduced data and outputting information of the number of error correction; 상기 ECC에서 출력되는 정보에 따라 출력되는 출력파형의 펄스폭이나 위상을 변화시키는 계수와, 출력파형의 슬라이스 비교타이밍을 조정하는 지연량과, 슬라이스레벨을 조정하는 제어수단;Control means for adjusting a coefficient for changing the pulse width or phase of the output waveform to be output in accordance with the information output from the ECC, a delay amount for adjusting the slice comparison timing of the output waveform, and a slice level; 상기 제어수단의 제어에 따라 상기 발생한 에러를 정정하고 재생데이타를 출력하는 수단을 포함하여 이루어짐을 특징으로 하는 디지탈 자기기록 재생장치.And means for correcting the generated error under control of the control means and outputting reproduction data. 디지탈 자기기록 재생장치에 있어서,In a digital magnetic recording and reproducing apparatus, 기록된 A/V데이타를 재생하는 재생수단;Reproduction means for reproducing the recorded A / V data; 상기 재생된 재생신호를 원래의 데이타로 복원하기 위해 최적등화를 하는 수단;Means for performing an optimum equalization to restore the reproduced reproduction signal to original data; 상기 최적등화된 신호를 일 슬라이스레벨 조정신호에 따라 슬라이싱하는 수단;Means for slicing the optimal equalized signal according to a one-slice level adjustment signal; 상기 슬라이싱되어 출력하는 재생데이타의 에러를 정정하고 에러양을 계산하여 출력하는 수단;Means for correcting an error of the sliced and outputted reproduction data and calculating and outputting an error amount; 상기 계산된 에러양에 따라 출력되는 출력파형의 펄스폭이나 위상을 변화시키는 계수와, 출력파형의 슬라이스 비교타이밍을 조정하는 지연량과, 슬라이스레벨을 조정하는 제어수단을 포함하여 이루어짐을 특징으로 하는 디지탈 자기기록 재생장치.A coefficient for changing the pulse width or phase of the output waveform to be output in accordance with the calculated error amount, a delay amount for adjusting the slice comparison timing of the output waveform, and a slice level. Digital magnetic recording and reproducing apparatus. 디지탈 자기기록 재생장치에 있어서,In a digital magnetic recording and reproducing apparatus, 기록된 A/V데이타를 재생하는 재생수단;Reproduction means for reproducing the recorded A / V data; 상기 재생되는 재생데이타 및 재생클럭의 시리얼신호를 패럴렐신호로 변환하여 출력하고, 입력되는 데이타의 1, 0의 갯수를 판단하여 출력하는 인터페이싱수단과;An interfacing means for converting the reproduced reproduction data and the reproduced clock serial signal into a parallel signal, outputting the result, determining the number of 1's and 0's of input data, and outputting the result; 상기 인터페이싱수단에서 출력되는 데이타의 에러를 정정하고 발생한 에러갯수 정보를 출력하는 수단;Means for correcting an error of data output from the interfacing means and outputting information on the number of errors generated; 상기 에러갯수정보 및 인터페이싱 수단에서 출력되는 데이타의 1, 0갯수를 이용하여 계수조정 정보, 슬라이스 비교레벨 조정정보 및 지연량정보를 각각 제공하는 제어수단을 포함하여 구성됨을 특징으로 하는 디지탈 자기기록 재생장치.And control means for providing count adjustment information, slice comparison level adjustment information, and delay amount information, respectively, by using the error number information and the number of 1's and 0's of data output from the interfacing means. Device. 디지탈 자기기록 재생장치에 있어서,In a digital magnetic recording and reproducing apparatus, 기록된 데이타를 재생하는 재생부;A reproducing unit for reproducing the recorded data; 상기 재생된 재생신호를 원래의 데이타로 복원하기 위해 일 제어신호에 따라 최적 등화를 하는 등화부;An equalizer for performing optimal equalization according to one control signal to restore the reproduced reproduction signal to original data; 상기 최적등화된 신호를 일 슬라이스레벨 조정신호에 따라 슬라이싱하는 슬라이스부;A slice unit for slicing the optimal equalized signal according to a one-slice level adjustment signal; 상기 슬라이스부에서 출력되는 슬라이싱신호를 제공되는 일 신호에 따라 래치하여 재생데이타를 출력하는 래치부;A latch unit for latching the slicing signal output from the slicing unit according to a provided signal and outputting reproduction data; 상기 슬라이스부에서 출력되는 슬라이스된 신호중 원래의 클럭을 추출하여 출력하는 PLL;A PLL for extracting and outputting an original clock among the sliced signals output from the slice unit; 상기 추출된 클럭을 일 제어신호에 따라 지연량을 조정하여 상기 래치부에 일 신호를 제공하고 재생클럭을 출력하는 지연부;A delay unit for adjusting a delay amount of the extracted clock according to a control signal to provide a signal to the latch unit and outputting a reproduction clock; 상기 래치부에서 출력되는 재생데이타 및 지연부에서 출력되는 재생클럭의 시리얼 신호를 패럴렐신호로 변환하여 출력하고, 입력되는 데이타의 1, 0의 갯수를 판단하여 출력하는 인터페이스부;An interface unit for converting the reproduction data output from the latch unit and the serial data of the reproduction clock output from the delay unit into a parallel signal and outputting the data, determining the number of 1's and 0's of input data, and outputting the parallel data; 상기 인터페이스에서 출력되는 데이타의 에러를 정정하고 발생한 에러갯수 정보를 출력하는 ECC;An ECC for correcting an error of data outputted from the interface and outputting information on the number of generated errors; 상기 에러갯수정보 및 인터페이스부에서 출력되는 데이타의 1, 0갯수를 이용하여 등화부에 계수조정 정보를, 슬라이스부에 슬라이스 비교레벨 조정정보를 그리고 지연부에 지연량정보를 각각 제공하는 제어부(80)로 구성됨을 특징으로 하는 디지탈 자기기록 재생장치.A controller 80 for providing coefficient adjustment information to the equalizer, slice comparison level adjustment information to the slice section, and delay amount information to the delay section using the number of error information and the number of data 0 and 0 outputted from the interface section, respectively And a magnetic recording and / or reproducing apparatus.
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