KR102906552B1 - 패키지기판 및 이의 제조 방법 - Google Patents

패키지기판 및 이의 제조 방법

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KR102906552B1
KR102906552B1 KR1020200063010A KR20200063010A KR102906552B1 KR 102906552 B1 KR102906552 B1 KR 102906552B1 KR 1020200063010 A KR1020200063010 A KR 1020200063010A KR 20200063010 A KR20200063010 A KR 20200063010A KR 102906552 B1 KR102906552 B1 KR 102906552B1
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Abstract

실시 예에 따른 패키지 기판은 절연층; 상기 절연층의 상부 영역에 매립되어 배치되는 복수의 제1 회로 패턴; 상기 절연층의 하면 아래에 돌출되어 배치되는 복수의 제2 회로 패턴; 상기 복수의 제1 회로 패턴 중 제1-1 회로 패턴의 상면 위에 배치되는 배치되는 복수의 제1 연결부; 상기 제1 연결부의 상면 위에 배치되는 제1 접착부; 상기 제1 접착부를 통해 상기 제1 연결부 상에 부착되는 제1 소자; 상기 복수의 제2 회로 패턴 중 제2-1 회로 패턴의 하면 아래에 배치되는 제2 접착부; 상기 제2 접착부를 통해 상기 제2-1 회로 패턴에 부착되는 제2 소자; 및 상기 복수의 제2 회로 패턴 중 제2-2 회로 패턴의 하면 아래에 배치되는 복수의 제2 연결부;를 포함하고, 상기 제1 연결부는 제1 폭을 가지면서, 상호 제1 간격을 가지고 이격되며, 상기 제2 연결부는 상기 제1 폭보다 큰 제2 폭을 가지면서, 상호 상기 제1 간격보다 큰 제2 간격을 가지고 이격된다.

Description

패키지기판 및 이의 제조 방법{PACKAGE BOARD AND PACKAGE BOARD AND MANUFACTURING METHOD THEREOF}
실시 예는 패키지기판 및 이의 제조 방법에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 인쇄회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
인쇄회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집적화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
실시 예에서는 새로운 구조의 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 미세 피치 대응에 용이한 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 인쇄회로기판의 양측의 밸런스를 유지하도록 하여 휨 발생을 최소화할 수 있는 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예는 연결부의 신뢰성을 향상시킬 수 있는 패키지 기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 상면 및 하면을 포함하고, 상기 상면에서 상기 하면을 향하여 오목한 리세스가 구비된 절연층; 상기 절연층의 상기 리세스 내에 배치되고, 수평 방향을 따라 서로 적어도 일부가 이격된 제1 배선부 및 제2 배선부를 포함하는 상부 회로 패턴; 상기 절연층의 상면에 배치되고, 상기 수평 방향에 수직한 수직 방향을 따라 상기 제1 배선부와 중첩된 관통 홀을 구비한 상부 보호층; 및 상기 상부 보호층의 상기 관통 홀 내에 배치되고, 상기 제1 배선부 상에 배치된 상부 연결부를 포함하고, 상기 상부 연결부의 상면은 상기 상부 보호층의 상면보다 높게 위치한다.
또한, 상기 상부 연결부는 상기 수평 방향을 따라 상기 상부 보호층의 관통 홀의 내벽과 이격된다.
또한, 상기 제1 배선부와 상기 상부 연결부 사이에 배치된 제1부 및 상기 제2 배선부와 상기 상부 보호층 사이에 배치된 제2부를 포함하는 금속층을 더 포함한다.
또한, 상기 수평 방향으로의 상기 금속층의 상기 제1부의 폭은 상기 수평 방향으로의 상기 제1 배선부의 폭과 동일하다.
또한, 상기 수평 방향으로의 상기 금속층의 상기 제2부의 폭은 상기 수평 방향으로의 상기 제2 배선부의 폭과 상이하다.
또한, 상기 금속층의 상기 제2부는, 상기 제2 배선부와 상기 상부 보호층 사이에 배치된 제2-1부, 및 상기 제2-1부와 연결되고 상기 절연층과 상기 상부 보호층 사이에 배치된 제2-2부를 포함한다.
또한, 상기 금속층의 상기 제1부 및 상기 제2부는 상기 수평 방향을 따라 서로 이격된다.
또한, 상기 회로 기판은 상기 상부 연결부 상에 배치된 상부 접착부, 및 상기 상부 접착부 상에 배치된 상부 소자를 포함한다.
또한, 상기 제1 소자는 상기 제1 소자의 하면에 배치되는 UBM(Under Bump Metal)을 포함하고, 상기 상부 접착부는 상기 UBM(Under Bump Metal)과 상기 상부 연결부 사이에 배치된다.
또한, 상기 회로 기판은 상기 절연층의 하면에 배치도니 하부 회로 패턴; 및 상기 하부 회로 패턴의 하면에 배치된 하부 보호층을 더 포함하고, 상기 하부 보호층은 상기 수직 방향을 따라 상기 하부 회로 패턴과 중첩된 오픈부를 포함하고, 상기 하부 보호층의 상기 오픈부는 상기 수직 방향을 따라 상기 상부 보호층의 상기 관통 홀과 중첩되지 않는다.
또한, 상기 회로 기판은 상기 하부 보호층의 상기 오픈부 내에 배치되고 하부 연결부를 더 포함하고, 상기 하부 연결부의 하면은 상기 하부 보호층의 하면보다 더 낮게 위치한다.
한편, 다른 실시 예에 따른 회로 기판은 상면 및 하면을 포함하고, 상기 상면에서 상기 하면을 향하여 오목한 리세스가 구비된 절연층; 상기 절연층의 상기 리세스 내에 배치되고, 수평 방향을 따라 이격된 제1 배선부 및 제2 배선부를 포함하는 상부 회로 패턴; 상기 상부 회로 패턴 상에 배치된 금속층; 및 상기 금속층 상에 배치되고 상기 수평 방향에 수직한 수직 방향을 따라 상기 제1 배선부와 중첩된 관통 홀을 구비한 상부 보호층;을 포함하고, 상기 금속층은 상기 제1 배선부 상에 배치된 제1부, 및 상기 제1부와 상기 수평 방향을 따라 이격되고 상기 제2 배선부 상에 배치된 제2부를 포함하고, 상기 수평 방향으로의 상기 금속층의 상기 제2부의 폭은 상기 수평 방향으로의 상기 제2 배선부의 폭과 상이하다.
또한, 상기 회로 기판은 상기 상부 보호층의 상기 관통 홀 내에 배치되고, 상기 금속층의 상기 제1부 상에 배치된 상부 연결부를 더 포함한다.
또한, 상기 상부 연결부의 상면은 상기 상부 보호층의 상면보다 높게 위치한다.
또한, 상기 금속층의 상기 제2부는, 상기 제2 배선부와 상기 상부 보호층 사이에 배치된 제2-1부, 및 상기 제2-1부와 연결되고 상기 절연층과 상기 상부 보호층 사이에 배치된 제2-2부를 포함한다.
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상기와 같이 실시 예에 의하면, 제1 연결부를 제1 소자의 UBM(Under Bump Metal)에 아닌, 인쇄회로기판의 제1 회로 패턴 상에 형성한다. 이때, 상기 제1 연결부는 상기 제1 회로 패턴의 전기 도금을 위해 형성되었던 시드 금속층을 시드층으로 전기 도금을 진행하여 형성될 수 있다. 이에 따르면 실시 예에서는 상기 시드 금속층, 상기 제1 회로 패턴 및 상기 제1 연결부 사이의 접합 강도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 제1 연결부를 상기 제1 회로 패턴 상에 형성함에 따라, 매립 구조를 가지는 제1 회로 패턴의 매립 정도를 관리하지 않아도 되는 효과가 있다. 또한, 실시 예에서는 제1 소자와 인쇄회로기판의 어셈블리 조립 시, 비교 예가 가지는 제1 회로 패턴의 매립 정도에 의한 넌 컨택(non-contact) 또는 넌-웨트 이슈(non-wet issue) 문제를 해결할 수 있다.
또한, 실시 예에서는 제1 회로 패턴의 매립 정도에 따른 리스크를 줄일 수 있으며, 이에 따른 디자인 설계 시의 제1 연결부의 간격 또는 제1 회로 패턴의 간격을 줄일 수 있으며, 이에 따른 미세피치에 대응이 가능하다. 또한, 실시 예에서는 제1 연결부의 사이즈 폭 또는 간격의 감소에 따른 파인 범프 제품에 활용 가능하며, 이에 따른 공간 확보를 디자인 자유도를 확보할 수 있다.
또한, 실시 예에서는 절연층의 상측에 제1 연결부가 배치되고, 절연층의 하측에 제2 연결부가 배치되며, 이에 따른 패키지 기판의 상하부의 밸런스를 동일하게 맞출 수 있으며, 이에 따른 패키지 기판의 휨 특성을 향상시킬 수 있다.
또한, 실시 예에서는 제1 연결부 및 제2 연결부에 의한 소자나 메인 보드의 부착이 이루어지며, 이에 따른 솔더 볼 접착 방식 대비 붕괴 높이를 확보하지 않아도 됨에 따른 제품 부피를 줄일 수 있다. 또한, 실시 예에서는 솔더 볼에 비해 열전도도가 높은 제1 연결부 및 제2 연결부를 이용하여 소자나 메인 보드의 부착을 진행함에 따라, 방열 특성을 높일 수 있다.
도 1은 비교 예의 패키지 기판을 나타낸 도면이다.
도 2는 실시 예에 따른 제1 형태의 패키지 기판을 나타낸 도면이다.
도 3은 실시 예에 따른 제2 형태의 패키지 기판을 나타낸 도면이다.
도 4는 실시 예에 따른 제3 형태의 패키지 기판을 나타낸 도면이다.
도 5 내지 도 15는 도 4에 도시된 제조 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. 러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 비교 예의 패키지 기판을 나타낸 도면이다.
도 1을 참조하면, 비교 예의 패키지 기판은 절연층(10), 제1 회로 패턴(20), 제2 회로 패턴(25), 비아(30), 제1 솔더 레지스트(40), 제2 솔더 레지스트(45), 제1 접착부(50), 제2 접착부(55), 소자(60), UBM(Under Bump Metal, 65) 및 연결부(70)를 포함한다.
비교 예의 패키지 기판은 ETS 공법으로 제조된 인쇄회로기판을 포함한다.
이에 따라, 패지기판은 절연층(10)과, 상기 절연층(10)의 양면에 각각 배치된 회로 패턴을 포함한다.
이때, 상기 회로 패턴은 절연층(10)의 일면에 배치된 제1 회로 패턴(20)과, 절연층(10)의 타면에 배치된 제2 회로 패턴(25)을 포함한다. 여기에서, 상기 제1 회로 패턴(20)과 제2 회로 패턴(25) 중 하나는 절연층(10) 내에 매립된 구조를 가진다.
절연층(10) 내에는 상기 제1 회로 패턴(20)과 상기 제2 회로 패턴(25)을 전기적으로 연결하는 비아(30)가 형성된다.
절연층(10)의 상면 및 하면에는 절연층(10)의 표면 및 제1 회로 패턴(20) 또는 제2 회로 패턴(25)의 표면을 보호하는 제1 솔더 레지스트(40) 및 제2 솔더 레지스트(45)가 배치된다.
그리고, 제1 솔더 레지스트(40)는 상기 제1 회로 패턴(20)의 상면을 노출하는 개구부(미도시)를 포함하고, 제2 솔더 레지스트(45)는 제2 회로 패턴(25)의 하면을 노출하는 개구부(미도시)를 포함한다.
한편, 비교 예의 패키지 기판은 제1 회로 패턴(20) 위에 실장되는 소자(60)를 포함한다. 이때, 상기 소자(60)는 하면에 UBM(Under Bump Metal, 65)이 형성된다. 또한, 상기 UBM(Under Bump Metal, 65) 아래에는 연결부(70)가 형성된다. 상기 연결부(70)는 일반적으로 구리 필러(Cu pillar)라고 한다.
상기 비교 예의 패키지 기판에서, 소자(60)이 실장은 상기 연결부(70)를 상기 소자(60)에 형성한 상태에서, 상기 제1 회로 패턴(20)과 상기 연결부(70) 사이에 제1 접착부(50)를 형성하는 것에 의해 이루어진다.
즉, 비교 예의 패키지 기판에서의 소자 실장은 인쇄회로기판이 아닌 소자(60)의 UBM(Under Bump Metal, 65)에 연결부(70)를 형성하고, 소자 부착 공정을 통해 상기 소자(60)의 상기 연결부(70)와 인쇄회로기판의 제1 회로 패턴(20)을 솔더링하여 상호 연결시킴에 의해 이루어진다.
그러나, 이와 같은 비교 예의 패키지 기판에 포함된 연결부의 구조는, 패키지의 두께를 낮출 수는 있으나, 디자인 설계 시 소자 실장 공간에 많은 제약이 발생하며, 휨 특성이 취약한 문제를
구체적으로, 비교 예의 패키지 기판은, 소자(60)에 연결부(70)가 형성되어 있다. 이때, 패키지 기판의 일측에만 상기와 같은 연결부(70)가 형성되어 있고, 타측에는 이에 대응하는 연결부가 형성되어 있지 않는다. 즉, 상기와 같은 비교 예의 패키지 기판은 절연층(10)을 중심으로 한쪽에만 연결부가 배치되는 비대칭구조를 가지고 있으며, 이는 패키지 기판의 상하부의 밸런스 문제로 인한 휨 특성이 취약한 문제를 가진다.
또한, 비교 예의 패키지 기판은 소자와의 솔더링 시에, 상기 제1 회로 패턴(20)의 매립 정도에 따라 상호 간의 접촉 면적이 작아지며, 이에 따른 상기 제1 접착부(50)와의 연결 신뢰성에 문제가 발생할 수 있다.
또한, 비교 예의 패키지 기판은 제1 회로 패턴(20)과 제1 접착부(50) 사이의 접촉 면적이 작은 경우, 열 스트레스나 물리적 데미지에 의한 크랙 발생 가능성이 증가하고, 이에 따른 신뢰성에 문제가 발생할 수 있다.
이에 따라, 실시 예에서는 비교 예의 패키지 기판이 가지는 신뢰성 문제를 해결할 수 있는 새로운 구조의 패키지 기판을 제공할 수 있도록 한다.
도 2는 실시 예에 따른 제1 형태의 패키지 기판을 나타낸 도면이다.
도 2를 참조하면, 제1 형태의 패키지 기판(100)은 절연층(110), 제1 회로 패턴(120), 제2 회로 패턴(125), 비아(130), 시드 금속층(140), 제1 솔더 레지스트(160), 제2 솔더 레지스트(165), 제1 연결부(170), 제2 연결부(175), 제1 접착부(180), 제2 접착부(185)를 포함한다.
또한, 제1 형태의 패키지 기판(100)은 하면에 UBM(Under Bump Metal, 210)이 형성된 제1 소자(200)와, 제2 소자(300)를 포함한다.
도 2의 설명에 앞서, 실시 예에 따른 패키지 기판은, 인쇄회로기판의 절연층을 기준으로 다층 구조를 가질 수 있다. 즉, 도 2에서의 인쇄회로기판은 단일 절연층을 포함하는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 실시 예에서의 패키지 기판은 다수의 절연층의 적층 구조를 가진 인쇄회로기판을 포함할 수 있다. 예를 들어, 패키지 기판(100)에서의 절연층(110)은 다층 구조를 가질 수 있다. 그리고, 절연층(110)이 다층 구조를 가지는 경우, 제1 회로 패턴(120)은 다층 구조의 절연층 중 최상층의 절연층의 상면에 배치될 수 있고, 제2 회로 패턴(125)은 다층 구조의 절연층 중 최하층의 절연층의 하면에 배치될 수 있다.
이하에서는, 설명의 편의를 위해 절연층(110)이 1층으로 형성되는 것으로 하여 설명하기로 한다.
절연층(110)은 복수의 적층구조에서, 어느 하나의 특정 층을 나타낸 것일 수 있다. 절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로 패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판, 및 절연 기판을 모두 포함할 수 있다.
예를 들어, 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(140)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(110)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(110)은 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
절연층(110)의 표면에는 회로 패턴이 배치될 수 있다.
예를 들어, 절연층(110)의 상면에는 제1 회로 패턴(120)이 형성될 수 있다. 또한, 절연층(110)의 하면에는 제2 회로 패턴(125)이 형성될 수 있다.
상기 제1 회로 패턴(120)은 상기 절연층(110)의 상면에 매립되어 형성될 수 있다. 예를 들어, 제1 회로 패턴(120)의 측면은 상기 절연층(110)으로 둘러싸일 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 측면은 상기 절연층(110)과 직접 접촉할 수 있다.
상기 제1 회로 패턴(120)의 하면은 상기 절연층(110) 내에 위치할 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 하면은 상기 절연층(110)의 상면보다 낮게 위치할 수 있다.
상기 제1 회로 패턴(120)의 상면은 상기 절연층(110)의 상면과 동일 평면 상에 위치할 수 있다.
제2 회로 패턴(125)은 절연층(110)의 하면 아래에 돌출되어 배치될 수 있다. 즉, 상기 제2 회로 패턴(125)의 상면은 상기 절연층(110)의 하면과 직접 접촉할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 회로 패턴(125)의 상면과 상기 절연층(110)의 하면 사이에는 상기 제2 회로 패턴(125)의 시드 금속층(미도시)이 배치될 수 있을 것이다.
즉, 실시 예에서의 패키지 기판은 ETS 공법에 의해 제조되며, 이에 따라 제1 회로 패턴(120)은 절연층(110) 내에 매립된 구조를 가질 수 있고, 제2 회로 패턴(125)은 절연층(110)의 표면 위로 돌출된 구조를 가질 수 있다.
상기 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(120) 및 상기 제2 회로 패턴(125)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
한편, 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 각각 복수 개로 구성된다. 예를 들어, 제1 회로 패턴(120)은 제1 연결부(170)와 연결되는 제1-1 회로 패턴이라고 할 수 있다. 또한, 제1 회로 패턴(120)은 제1 솔더 레지스트(160)에 의해 덮이는 제1-2 회로 패턴을 포함할 수 있다. 예를 들어, 제2 회로 패턴(125)은 제2 접착부(185)가 배치되어 제2 소자(300)가 실장되는 제2-1 회로 패턴을 포함할 수 있다. 예를 들어, 제2 회로 패턴(125)은 제2 연결부(175)가 배치되는 제2-2 회로 패턴을 포함할 수 있다.
상기 절연층(110) 내에는 비아(130)가 배치될 수 있다. 상기 비아(130)는 상기 절연층(110) 내에 배치되고, 그에 따라 서로 다른 층에 배치된 회로 패턴을 서로 전기적으로 연결할 수 있다.
즉, 비아(130)는 절연층(110) 내에 배치되어, 상면이 상기 제1 회로 패턴(120)의 하면과 연결될 수 있고, 하면이 상기 제2 회로 패턴(125)의 상면과 연결될 수 있다.
상기 비아(130)는 절연층(110) 내에 형성된 비아 홀(미도시)의 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(110)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 비아(130)를 형성할 수 있다. 상기 비아(130)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
상기 절연층(110)의 상면에는 시드 금속층(140)이 배치된다.
상기 시드 금속층(140)은 상기 제1 회로 패턴(120)을 전기 도금으로 형성하기 위한 시드층일 수 있다. 또한, 상기 시드 금속층(140)은 추후 설명할 제1 연결부(170)를 전기 도금으로 형성하기 위한 시드층일 수 있다.
즉, 시드 금속층(140)은 제1 회로 패턴(120)과 상기 제1 연결부(170) 사이에 배치될 수 있다. 그리고, 상기 제1 회로 패턴(120)은 상기 시드 금속층(140)을 이용하여 전기 도금을 진행하여 형성될 수 있다. 또한, 상기 제1 연결부(170)는 상기 제1 회로 패턴(120)과 동일한 시드층인 상기 시드 금속층(140)을 이용하여 전기 도금을 진행하여 형성될 수 있다. 이에 대해서는 하기의 제조 방법에 대한 설명에서 상세히 하기로 한다.
시드 금속층(140)은 화학동 도금 공정에 의해 형성될 수 있다. 시드 금속층(140)는 박막 형태를 가지고 절연층(110)의 상면에 형성될 수 있다.
이때, 시드 금속층(140)은 제1 회로 패턴(120)과 상기 제1 연결부(170) 사이에 배치되는 제1 부분을 포함한다. 상기 시드 금속층(140)의 상기 제1 부분은 하면 및 상면이 동일한 폭을 가질 수 있다. 예를 들어, 시드 금속층(140)의 상기 제1 부분의 하면은 상기 제1 회로 패턴(120)의 상면과 동일한 폭을 가질 수 있다. 예를 들어, 상기 시드 금속층(140)의 상기 제1 부분의 상면은 상기 제1 연결부(170)의 하면과 동일한 폭을 가질 수 있다. 이에 따라, 상기 제1 회로 패턴(120), 상기 시드 금속층(140)의 제1 부분 및 상기 제1 회로 패턴(120)는 기둥 형상을 가지며, 절연층(110)의 내측에서 외측으로 돌출되어 형성될 수 있다.
한편, 시드 금속층(140)은 제1 회로 패턴(120)과 제1 솔더 레지스트(160) 사이에 배치되는 제2 부분을 포함할 수 있다. 이때, 일반적인 시드 금속층의 폭은 회로 패턴의 폭과 동일한 폭을 가진다. 이는, 시드 금속층은 회로 패턴을 전기 도금하여 형성하기 위한 것으로, 상기 회로 패턴의 전기 도금 공정이 완료되면, 제거되기 때문이다. 즉, 회로 패턴은 시드 금속층 위에 배치되며, 상기 회로 패턴의 형성이 완료되면, 상기 회로 패턴이 배치되지 않은 영역의 시드 금속층을 제거하며, 이에 따라 회로 패턴과 시드 금속층은 동일한 폭을 가지게 된다.
이와 다르게, 실시 예에서는 제1 솔더 레지스트(160)를 형성한 후에, 상기 시드 금속층(140)을 이용하여 상기 제1 연결부(170)를 형성한다. 그리고, 상기 제1 연결부(170)가 형성된 후에, 상기 제1 솔더 레지스트(160) 및 상기 제1 연결부(170)가 형성되지 않은 영역에서의 시드 금속층은 제거된다. 이에 따라, 실시 예에서의 상기 시드 금속층(140)의 제2 부분은 제2 회로 패턴(125)와 다른 폭을 가질 수 있다. 즉, 상기 시드 금속층(140)의 제2 부분의 하면은 제1 회로 패턴(120)과 직접 접촉한다. 그리고, 상기 시드 금속층(140)의 제2 부분의 상면은 제1 솔더 레지스트(160)와 직접 접촉한다. 이때, 상기 시드 금속층(140)의 제2 부분은 상기 접촉하고 있는 제1 회로 패턴(120)의 폭보다 큰 폭을 가질 수 있다. 또한, 상기 시드 금속층(140)의 제2 부분은 상기 접촉하고 있는 제1 솔더 레지스트(160)와 동일 폭을 가지거나, 이보다 작은 폭을 가질 수 있다. 예를 들어, 시드 금속층(140)의 제2 부분은 상기 접촉하고 있는 제1 회로 패턴(120)의 폭보다 크면서, 상기 접촉하고 있는 제1 솔더 레지스트(160)의 폭보다 작게 형성될 수 있다.
상기와 같이, 실시 예에서는 시드 금속층(140)을 이용하여 제1 회로 패턴(120) 및 제1 연결부(170)를 형성한다. 이에 따라, 실시 예에서는 상기 제1 연결부(170)를 형성하기 위한 별도의 시드층의 형성 및 이의 제거 공정이 불필요하며, 이에 따른 제조 공정을 간소화할 수 있다.
또한, 실시 예에서는 시드 금속층(140)을 이용하여 제1 연결부(170)를 형성함에 의해, 상기 제1 회로 패턴(120)의 접합 강도를 향상시킬 수 있다. 즉, 실시 예에서는 시드 금속층(140)이 형성된 이후에, 전기 도금 공정이 진행되어 상기 제1 회로 패턴(120)이 형성된다. 이에 따라, 제1 연결부(170)는 상기 시드 금속층(140)을 시드층으로 그대로 이용하여 형성된다. 이때, 비교 예에서는 제1 회로 패턴 위에 화학동도금 공정을 진행하여 추가적인 시드 금속층을 형성한다. 이때, 상기 추가적인 공정에 의해 형성된 시드 금속층의 접합강도는 실시 예에서의 제1 회로 패턴(120)과 시드 금속층(140) 사이의 접합 강도보다 낮다. 이는, 실시 예에서는 시드 금속층(140)이 형성된 이후에 이보다 두꺼운 두께를 가지는 제1 회로 패턴(120)이 형성되는 반면에, 비교 예에서는 회로 패턴이 형성된 이후에, 이보다 얇은 두께를 가지는 시드 금속층이 형성되기 때문이다.
상기 시드 금속층(140)의 제1 부분의 상면 위에는 제1 연결부(170)가 형성된다. 상기 제1 연결부(170)는 상기 시드 금속층(140) 상에 일정 간격으로 이격되어 복수 개 형성될 수 있다. 상기 제1 연결부(170)는 구리 필러(Cu pillar)일 수 있다. 상기 제1 연결부(170)는 제1 소자(200)의 UBM(Under Bump Metal, 210)과 연결될 수 있다. 이에 따라, 상기 제1 연결부(170)는 상기 시드 금속층(140) 상에 제1 폭 및 제1 간격을 가지고 형성될 수 있다. 상기 제1 폭은 상기 제1 회로 패턴(120)의 폭 및 간격과 동일할 수 있다. 예를 들어, 상기 제1 연결부(170)는 10㎛ 이하의 제1 폭과, 10㎛이하의 제1 간격을 가지고 시드 금속층(140)의 상면 위에 배치될 수 있다.
제2 연결부(175)는 상기 제2 회로 패턴(125)의 하면 아래에 형성될 수 있다. 상기 제2 연결부(175)는 상기 절연층(110)의 하면에 형성되는 제2 솔더 레지스트(165)의 개구부(미도시) 내에 배치될 수 있다. 또한, 제2 연결부(175)는 상기 제2 솔더 레지스트(165)의 하면 아래로 돌출된 구조를 가지고 형성될 수 있다.
상기 제2 연결부(175)는 상호 일정 간격 이격되며 복수 개 형성될 수 있다.
상기 제2 연결부(175)는 제2 폭 및 제2 간격을 가지며 배치될 수 있다. 예를 들어, 상기 제2 폭은 상기 제1 연결부(170)가 가지는 제1 폭보다 클 수 있다. 또한, 상기 제2 간격은 상기 제1 연결부(170)가 가지는 제1 간격보다 클 수 있다.
상기 제1 연결부(170)의 상면 위에는 제1 접착부(180)가 배치될 수 있다. 제2 회로 패턴(125)의 하면 아래에는 제2 접착부(185)가 배치될 수 있다.
상기 제1 접착부(180) 및 상기 제2 접착부(185)는 원형 또는 타원 형상을 가질 수 있으나, 이에 한정되지는 않는다.
상기 제1 접착부(180) 및 상기 제2 접착부(185)는 는 구리(Cu), 주석(Sn), 알루미늄(Al), 아연(Zn), 인듐(In), 납(Pb), 안티몬(Sb), 비스무트(bi), 은(Ag), 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 접착부(180) 및 상기 제2 접착부(185)는 솔더 범프일 수 있다. 예를 들어, 상기 제1 접착부(180) 및 상기 제2 접착부(185)는 솔더 볼일 수 있고, 이에 따라 리플로우 공정의 온도에서 용융될 수 있다.
상기 제1 접착부(180) 위에는 제1 소자(200)가 부착될 수 있다. 또한, 상기 제2 접착부(185) 아래에는 제2 소자(300)가 부착될 수 있다.
이때, 상기 제1 접착부(180)와 상기 제1 소자(200)의 접촉면 사이에는 UBM(Under Bump Metal, 210)이 형성될 수 있다. 즉, 상기 제1 소자(200)의 하면에는 UBM(Under Bump Metal, 210)이 형성된다. 그리고, 상기 제1 소자(200)는 상기 UBM(Under Bump Metal, 210)의 위치를 상기 제1 접착부(180) 상에 정렬시킨 상태에서 솔더링 공정을 진행하여, 상기 제1 연결부(170) 상에 부착될 수 있다.
상기와 같이 실시 예에 의하면, 제1 연결부(170)를 제1 소자(200)의 UBM(Under Bump Metal, 210)에 아닌, 인쇄회로기판의 제1 회로 패턴(120) 상에 형성한다. 이때, 상기 제1 연결부(170)는 상기 제1 회로 패턴(120)의 전기 도금을 위해 형성되었던 시드 금속층(140)을 시드층으로 전기 도금을 진행하여 형성될 수 있다. 이에 따르면 실시 예에서는 상기 시드 금속층(140), 상기 제1 회로 패턴(120) 및 상기 제1 연결부(170) 사이의 접합 강도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 제1 연결부(170)를 상기 제1 회로 패턴(120) 상에 형성함에 따라, 매립 구조를 가지는 제1 회로 패턴(120)의 매립 정도를 관리하지 않아도 되는 효과가 있다. 또한, 실시 예에서는 제1 소자(200)와 인쇄회로기판의 어셈블리 조립 시, 비교 예가 가지는 제1 회로 패턴의 매립 정도에 의한 넌 컨택(non-contact) 또는 넌-웨트 이슈(non-wet issue) 문제를 해결할 수 있다.
또한, 실시 예에서는 제1 회로 패턴의 매립 정도에 따른 리스크를 줄일 수 있으며, 이에 따른 디자인 설계 시의 제1 연결부(170)의 간격 또는 제1 회로 패턴(120)의 간격을 줄일 수 있으며, 이에 따른 미세피치에 대응이 가능하다. 또한, 실시 예에서는 제1 연결부의 사이즈 폭 또는 간격의 감소에 따른 파인 범프 제품에 활용 가능하며, 이에 따른 공간 확보를 디자인 자유도를 확보할 수 있다.
또한, 실시 예에서는 절연층(110)의 상측에 제1 연결부(170)가 배치되고, 절연층(110)의 하측에 제2 연결부(175)가 배치되며, 이에 따른 패키지 기판의 상하부의 밸런스를 동일하게 맞출 수 있으며, 이에 따른 패키지 기판의 휨 특성을 향상시킬 수 있다.
또한, 실시 예에서는 제1 연결부(170) 및 제2 연결부(175)에 의한 소자나 메인 보드의 부착이 이루어지며, 이에 따른 솔더 볼 접착 방식 대비 붕괴 높이를 확보하지 않아도 됨에 따른 제품 부피를 줄일 수 있다. 또한, 실시 예에서는 솔더 볼에 비해 열전도도가 높은 제1 연결부(170) 및 제2 연결부(175)를 이용하여 소자나 메인 보드의 부착을 진행함에 따라, 방열 특성을 높일 수 있다.
도 3은 실시 예에 따른 제2 형태의 패키지 기판을 나타낸 도면이다.
도 3을 참조하면, 패키지 기판은 도 2와 비교하여, 몰딩층을 더 포함할 수 있다.
즉, 제2 형태의 패키지 기판(100B)은 제1 몰딩층(190) 및 제2 몰딩층(195)을 포함한다.
제1 몰딩층(190)은 절연층(110)의 상면 및 제1 솔더 레지스트(160)의 상면 위에 형성될 수 있다.
제1 몰딩층(190)은 상기 절연층(110)의 상측에 배치된 구성들을 덮으며 배치될 수 있다. 즉, 제1 몰딩층(190)은 절연층(110)의 상면 위에 배치된 시드 금속층(140), 제1 솔더 레지스트(160), 제1 연결부(170), 제1 접착부(180), 제1 소자(200) 및 UBM(Under Bump Metal, 210)을 매립하여 형성될 수 있다.
상기와 같이, 제1 몰딩층(190)은 제1 솔더 레지스트(160)를 매립하여 형성될 수 있다.
제2 몰딩층(195)은 상기 절연층(110)의 하측에 배치된 구성들을 덮으며 배치될 수 있다. 즉, 제2 몰딩층(195)은 절연층(110)의 하면 아래에 배치된 제2 연결부(175), 제2 접착부(185) 및 제2 소자(300)를 매립하며 형성될 수 있다. 다만, 상기 제2 몰딩층(195)은 상기 제2 연결부(175)의 하면을 노출하는 개구부(미도시)를 포함할 수 있다.
도 4는 실시 예에 따른 제3 형태의 패키지 기판을 나타낸 도면이다.
도 4를 참조하면, 패키지 기판은 도 3과 비교하여, 하부 기판을 더 포함할 수 있다.
즉, 제3 형태의 패키지 기판(100C)은 제3 접착부(410) 및 하부 기판(400)을 포함할 수 있다.
제3 접착부(410)는 솔더 볼일 수 있다. 제3 접착부(410)는 제2 몰딩층(195)의 개구부를 통해 노출된 제2 연결부(175)의 하면 아래에 형성될 수 있다.
상기 제3 접착부(410) 아래에는 하부 기판(400)이 부착될 수 있다. 상기 하부 기판(400)은 메인 보드일 수 있으나, 이에 한정되지는 않는다.
예를 들어, 하부 기판(400)은 5G 패키지 기판에서, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판 중 어느 하나일 수 있다.
이하에서는, 실시 예에 따른 패키지 기판의 제조 방법을 공정순으로 설명한다.
도 5 내지 도 15는 도 4에 도시된 제조 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
도 5를 참조하면, 실시 예는 우선적으로 인쇄회로기판의 제조를 위해, 기초 자재인 캐리어 보드(CB)를 준비한다. 캐리어 보드(CB)는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 일면에 배치되는 캐리어 금속층(CB2)을 포함할 수 있다. 이때, 도면 상에는 캐리어 금속층(CB2)이 캐리어 절연층(CB1)의 일면에만 배치되는 것으로 도시하였으나, 이에 한정되지는 않는다. 즉, 캐리어 금속층은 캐리어 절연층(CB1)의 상면 및 하면에 각각 형성될 수 있으며, 이에 따라 실시 예에서는 캐리어 절연층(CB1)의 양측에서 복수의 인쇄회로기판을 동시에 제조할 수 있을 것이다.
다음으로, 도 6을 참조하면, 실시 예에서는 캐리어 금속층(CB2) 아래에 시드 금속층(140)을 형성한다. 상기 시드 금속층(140)은 화학동도금공정에 의해 형성될 수 있으나, 이에 한정되지는 않는다.
상기 시드 금속층(140)이 형성되면, 실시 예에서는 상기 시드 금속층(140) 상에 제1 마스크(M1)를 형성한다. 그리고, 실시 예에서는 상기 제1 마스크(M1)를 노광 및 현상을 진행하여, 상기 제1 마스크(M1)에 오픈부(미도시)를 형성한다. 상기 오픈부는 상기 시드 금속층(140)의 하면 중 제1 회로 패턴(120)이 형성될 위치의 하면을 노출하며 형성될 수 있다.
상기 제1 마스크(M1)가 형성되면, 실시 예에서는 상기 시드 금속층(140)을 시드층으로 전기도금을 진행하여, 상기 제1 마스크(M1)의 오픈부를 채우는 제1 회로 패턴(120)을 형성한다.
다음으로, 도 7을 참조하면, 실시 예에서는 상기 제1 마스크(M1)를 제거하고, 그에 따라 상기 시드 금속층(140) 아래에 상기 제1 회로 패턴(120)을 덮는 절연층(110)을 형성한다.
절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(140)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(110)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(110)은 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
상기 절연층(110)이 형성되면, 실시 예에서는 절연층(110) 내에 비아(130)를 형성한다. 또한, 실시 예에서는 상기 절연층(110)의 하면에 상기 비아(130)와 연결되는 제2 회로 패턴(125)을 형성한다.
제2 회로 패턴(125)은 절연층(110)의 하면 아래에 돌출되어 배치될 수 있다. 즉, 상기 제2 회로 패턴(125)의 상면은 상기 절연층(110)의 하면과 직접 접촉할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 회로 패턴(125)의 상면과 상기 절연층(110)의 하면 사이에는 상기 제2 회로 패턴(125)의 시드 금속층(미도시)이 배치될 수 있을 것이다.
즉, 실시 예에서의 패키지 기판은 ETS 공법에 의해 제조되며, 이에 따라 제1 회로 패턴(120)은 절연층(110) 내에 매립된 구조를 가질 수 있고, 제2 회로 패턴(125)은 절연층(110)의 표면 위로 돌출된 구조를 가질 수 있다.
상기 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로 패턴(120) 및 제2 회로 패턴(125)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(120) 및 상기 제2 회로 패턴(125)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
즉, 비아(130)는 절연층(110) 내에 배치되어, 상면이 상기 제1 회로 패턴(120)의 하면과 연결될 수 있고, 하면이 상기 제2 회로 패턴(125)의 상면과 연결될 수 있다. 상기 비아(130)는 절연층(110) 내에 형성된 비아 홀(미도시)의 내부를 금속 물질로 충진하는 것에 의해 형성될 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(110)을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 상기 비아(130)를 형성할 수 있다. 상기 비아(130)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
다음으로, 도 8을 참조하면, 실시 예에서는 상기 절연층(110)의 하면 아래에 제2 솔더 레지스트(165)를 형성한다. 상기 제2 솔더 레지스트(165)는 제2 회로 패턴(125)의 하면 중 노출되어야 하는 부분을 오픈하는 개구부를 가질 수 있다.
다음으로, 도 9를 참조하면, 상기 제2 솔더 레지스트(165)의 하면 아래에 제2 마스크(M2)를 형성한다. 상기 제2 마스크(M2)는 노광 및 현상 공정을 통해, 제2 연결부(175)가 형성될 위치에서의 제2 회로 패턴(125)의 하면을 노출하는 오픈부(미도시)를 포함할 수 있다.
그리고, 상기 제2 마스크(M2)의 오픈부가 형성되면, 상기 오픈부를 통해 노출된 상기 제2 회로 패턴(125)의 하면 아래에 제2 연결부(175)를 형성한다.
다음으로, 도 10을 참조하면, 실시 예에서는 상기 제2 마스크(M2)를 제거하는 공정과, 상기 캐리어 보드(CB)를 제거하는 공정을 진행할 수 있다. 상기 캐릴어 보드(CB)의 제거 공정이 진행된 이후에는, 상기 제1 회로 패턴(120)의 시드층으로 사용되었던, 상기 시드 금속층(140)의 상면이 노출될 수 있다.
다음으로, 도 11을 참조하면, 실시 예에서는 상기 시드 금속층(140) 상에 제1 솔더 레지스트(160)를 형성하는 공정을 진행할 수 있다. 상기 제1 솔더 레지스트(160)는 상기 시드 금속층(140)의 상면 중 노출되어야 하는 영역을 오픈하는 오픈부(미도시)를 포함할 수 있다.
다음으로, 도 12를 참조하면, 실시 예에서는 상기 제1 솔더 레지스트(160) 및 상기 시드 금속층(140) 상에 제3 마스크(M3)를 형성하는 공정을 진행할 수 있다. 그리고, 상기 제3 마스크(M3)는 노광 및 현상 공정을 통해, 제1 연결부(170)가 형성될 위치에서의 시드 금속층(140)의 상면을 노출하는 오픈부(미도시)를 포함할 수 있다.
그리고, 상기 제3 마스크(M3)의 오픈부가 형성되면, 상기 오픈부를 통해 노출된 시드 금속층(140)의 상면에 전기 도금을 진행하여 제1 연결부(170)를 형성할 수 있다. 이때, 상기 제1 연결부(170)는 상기 시드 금속층(140)을 시드층으로 전기 도금을 진행하여 형성할 수 있다. 상기 시드 금속층(140)은 상기 설명한 바와 같이 제1 회로 패턴(120)의 시드층으로도 사용되었으며, 실시 예에서는 시드 금속층(140)을 시드층으로, 이의 양측에 제1 회로 패턴(120) 및 제1 연결부(170)를 형성할 수 있도록 한다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 제3 마스크(M3)를 제거하고, 그에 따라 제1 솔더 레지스트(160) 및 제1 연결부(170)가 형성되지 않은 영역에서의 시드 금속층(140)을 제거하는 공정을 진행할 수 있다.
다음으로, 도 14를 참조하면, 실시 예에서는 상기 제1 연결부(170) 상에 제1 접착부(180)를 배치하여 제1 소자(200)를 부착하는 공정을 진행할 수 있다. 또한, 실시 예에서는 제2 솔더 레지스트(165)의 개구부를 통해 노출된 제2 회로 패턴(125)의 하면 아래에 제2 접착부(185)를 배치하여 제2 소자(300)를 부착하는 공정을 진행할 수 있다.
다음으로, 도 15를 참조하면, 실시 예에서는 제1 몰딩층(190) 및 제2 몰딩층(195)을 형성하는 공정을 진행할 수 있다.
제1 몰딩층(190)은 절연층(110)의 상면 및 제1 솔더 레지스트(160)의 상면 위에 형성될 수 있다. 제1 몰딩층(190)은 상기 절연층(110)의 상측에 배치된 구성들을 덮으며 배치될 수 있다. 즉, 제1 몰딩층(190)은 절연층(110)의 상면 위에 배치된 시드 금속층(140), 제1 솔더 레지스트(160), 제1 연결부(170), 제1 접착부(180), 제1 소자(200) 및 UBM(Under Bump Metal, 210)을 매립하여 형성될 수 있다. 상기와 같이, 제1 몰딩층(190)은 제1 솔더 레지스트(160)를 매립하여 형성될 수 있다.
제2 몰딩층(195)은 상기 절연층(110)의 하측에 배치된 구성들을 덮으며 배치될 수 있다. 즉, 제2 몰딩층(195)은 절연층(110)의 하면 아래에 배치된 제2 연결부(175), 제2 접착부(185) 및 제2 소자(300)를 매립하며 형성될 수 있다. 다만, 상기 제2 몰딩층(195)은 상기 제2 연결부(175)의 하면을 노출하는 개구부(미도시)를 포함할 수 있다.
또한, 실시 예에서는 상기 제2 연결부(175)의 하면 아래에 제3 접착부(410)를 형성하고, 이를 이용하여 하부 기판(400)을 부착하는 공정을 진행할 수 있다.
상기와 같이, 실시 예에서의 상기 절연층(110)의 상면에는 시드 금속층(140)이 배치된다. 상기 시드 금속층(140)은 상기 제1 회로 패턴(120)을 전기 도금으로 형성하기 위한 시드층일 수 있다. 또한, 상기 시드 금속층(140)은 추후 설명할 제1 연결부(170)를 전기 도금으로 형성하기 위한 시드층일 수 있다. 즉, 시드 금속층(140)은 제1 회로 패턴(120)과 상기 제1 연결부(170) 사이에 배치될 수 있다. 그리고, 상기 제1 회로 패턴(120)은 상기 시드 금속층(140)을 이용하여 전기 도금을 진행하여 형성될 수 있다. 또한, 상기 제1 연결부(170)는 상기 제1 회로 패턴(120)과 동일한 시드층인 상기 시드 금속층(140)을 이용하여 전기 도금을 진행하여 형성될 수 있다.
이때, 시드 금속층(140)은 제1 회로 패턴(120)과 상기 제1 연결부(170) 사이에 배치되는 제1 부분을 포함한다. 상기 시드 금속층(140)의 상기 제1 부분은 하면 및 상면이 동일한 폭을 가질 수 있다. 예를 들어, 시드 금속층(140)의 상기 제1 부분의 하면은 상기 제1 회로 패턴(120)의 상면과 동일한 폭을 가질 수 있다. 예를 들어, 상기 시드 금속층(140)의 상기 제1 부분의 상면은 상기 제1 연결부(170)의 하면과 동일한 폭을 가질 수 있다. 이에 따라, 상기 제1 회로 패턴(120), 상기 시드 금속층(140)의 제1 부분 및 상기 제1 회로 패턴(120)는 기둥 형상을 가지며, 절연층(110)의 내측에서 외측으로 돌출되어 형성될 수 있다.
한편, 시드 금속층(140)은 제1 회로 패턴(120)과 제1 솔더 레지스트(160) 사이에 배치되는 제2 부분을 포함할 수 있다. 이때, 일반적인 시드 금속층의 폭은 회로 패턴의 폭과 동일한 폭을 가진다. 상기 시드 금속층(140)의 제2 부분은 상기 접촉하고 있는 제1 회로 패턴(120)의 폭보다 큰 폭을 가질 수 있다. 또한, 상기 시드 금속층(140)의 제2 부분은 상기 접촉하고 있는 제1 솔더 레지스트(160)와 동일 폭을 가지거나, 이보다 작은 폭을 가질 수 있다. 예를 들어, 시드 금속층(140)의 제2 부분은 상기 접촉하고 있는 제1 회로 패턴(120)의 폭보다 크면서, 상기 접촉하고 있는 제1 솔더 레지스트(160)의 폭보다 작게 형성될 수 있다.
상기와 같이, 실시 예에서는 시드 금속층(140)을 이용하여 제1 회로 패턴(120) 및 제1 연결부(170)를 형성한다. 이에 따라, 실시 예에서는 상기 제1 연결부(170)를 형성하기 위한 별도의 시드층의 형성 및 이의 제거 공정이 불필요하며, 이에 따른 제조 공정을 간소화할 수 있다.
상기와 같이 실시 예에 의하면, 제1 연결부(170)를 제1 소자(200)의 UBM(Under Bump Metal, 210)에 아닌, 인쇄회로기판의 제1 회로 패턴(120) 상에 형성한다. 이때, 상기 제1 연결부(170)는 상기 제1 회로 패턴(120)의 전기 도금을 위해 형성되었던 시드 금속층(140)을 시드층으로 전기 도금을 진행하여 형성될 수 있다. 이에 따르면 실시 예에서는 상기 시드 금속층(140), 상기 제1 회로 패턴(120) 및 상기 제1 연결부(170) 사이의 접합 강도를 향상시킬 수 있다. 또한, 실시 예에서는 상기 제1 연결부(170)를 상기 제1 회로 패턴(120) 상에 형성함에 따라, 매립 구조를 가지는 제1 회로 패턴(120)의 매립 정도를 관리하지 않아도 되는 효과가 있다. 또한, 실시 예에서는 제1 소자(200)와 인쇄회로기판의 어셈블리 조립 시, 비교 예가 가지는 제1 회로 패턴의 매립 정도에 의한 넌 컨택(non-contact) 또는 넌-웨트 이슈(non-wet issue) 문제를 해결할 수 있다.
또한, 실시 예에서는 제1 회로 패턴의 매립 정도에 따른 리스크를 줄일 수 있으며, 이에 따른 디자인 설계 시의 제1 연결부(170)의 간격 또는 제1 회로 패턴(120)의 간격을 줄일 수 있으며, 이에 따른 미세피치에 대응이 가능하다. 또한, 실시 예에서는 제1 연결부의 사이즈 폭 또는 간격의 감소에 따른 파인 범프 제품에 활용 가능하며, 이에 따른 공간 확보를 디자인 자유도를 확보할 수 있다.
또한, 실시 예에서는 절연층(110)의 상측에 제1 연결부(170)가 배치되고, 절연층(110)의 하측에 제2 연결부(175)가 배치되며, 이에 따른 패키지 기판의 상하부의 밸런스를 동일하게 맞출 수 있으며, 이에 따른 패키지 기판의 휨 특성을 향상시킬 수 있다.
또한, 실시 예에서는 제1 연결부(170) 및 제2 연결부(175)에 의한 소자나 메인 보드의 부착이 이루어지며, 이에 따른 솔더 볼 접착 방식 대비 붕괴 높이를 확보하지 않아도 됨에 따른 제품 부피를 줄일 수 있다. 또한, 실시 예에서는 솔더 볼에 비해 열전도도가 높은 제1 연결부(170) 및 제2 연결부(175)를 이용하여 소자나 메인 보드의 부착을 진행함에 따라, 방열 특성을 높일 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 상면 및 하면을 포함하고, 상기 상면에서 상기 하면을 향하여 오목한 리세스가 구비된 절연층;
    상기 절연층의 상기 리세스 내에 배치되고, 수평 방향을 따라 서로 적어도 일부가 이격된 제1 배선부 및 제2 배선부를 포함하는 상부 회로 패턴;
    상기 절연층의 상면에 배치되고, 상기 수평 방향에 수직한 수직 방향을 따라 상기 제1 배선부와 중첩된 관통 홀을 구비한 상부 보호층; 및
    상기 상부 보호층의 상기 관통 홀 내에 배치되고, 상기 제1 배선부 상에 배치된 상부 연결부를 포함하고,
    상기 상부 연결부의 상면은 상기 상부 보호층의 상면보다 높게 위치한, 회로 기판.
  2. 제1항에 있어서,
    상기 상부 연결부는 상기 수평 방향을 따라 상기 상부 보호층의 관통 홀의 내벽과 이격된, 회로 기판.
  3. 제1항에 있어서,
    상기 제1 배선부와 상기 상부 연결부 사이에 배치된 제1부 및 상기 제2 배선부와 상기 상부 보호층 사이에 배치된 제2부를 포함하는 금속층을 더 포함하는, 회로 기판.
  4. 제3항에 있어서,
    상기 수평 방향으로의 상기 금속층의 상기 제1부의 폭은 상기 수평 방향으로의 상기 제1 배선부의 폭과 동일한, 회로 기판.
  5. 제3항에 있어서,
    상기 수평 방향으로의 상기 금속층의 상기 제2부의 폭은 상기 수평 방향으로의 상기 제2 배선부의 폭과 상이한, 회로 기판.
  6. 제5항에 있어서,
    상기 금속층의 상기 제2부는, 상기 제2 배선부와 상기 상부 보호층 사이에 배치된 제2-1부, 및 상기 제2-1부와 연결되고 상기 절연층과 상기 상부 보호층 사이에 배치된 제2-2부를 포함한, 회로 기판.
  7. 제3항에 있어서,
    상기 금속층의 상기 제1부 및 상기 제2부는 상기 수평 방향을 따라 서로 이격된, 회로 기판.
  8. 제1항에 있어서,
    상기 상부 연결부 상에 배치된 상부 접착부, 및
    상기 상부 접착부 상에 배치된 상부 소자를 포함하는, 회로 기판.
  9. 제8항에 있어서,
    상기 상부 소자는 상기 상부 소자의 하면에 배치되는 UBM(Under Bump Metal)을 포함하고,
    상기 상부 접착부는 상기 UBM(Under Bump Metal)과 상기 상부 연결부 사이에 배치되는 회로 기판.
  10. 제1항에 있어서,
    상기 절연층의 하면에 배치된 하부 회로 패턴; 및
    상기 하부 회로 패턴의 하면에 배치된 하부 보호층을 더 포함하고,
    상기 하부 보호층은 상기 수직 방향을 따라 상기 하부 회로 패턴과 중첩된 오픈부를 포함하고,
    상기 하부 보호층의 상기 오픈부는 상기 수직 방향을 따라 상기 상부 보호층의 상기 관통 홀과 중첩되지 않는, 회로 기판.
  11. 제10항에 있어서,
    상기 하부 보호층의 상기 오픈부 내에 배치되고 하부 연결부를 더 포함하고,
    상기 하부 연결부의 하면은 상기 하부 보호층의 하면보다 더 낮게 위치한, 회로 기판.
  12. 상면 및 하면을 포함하고, 상기 상면에서 상기 하면을 향하여 오목한 리세스가 구비된 절연층;
    상기 절연층의 상기 리세스 내에 배치되고, 수평 방향을 따라 이격된 제1 배선부 및 제2 배선부를 포함하는 상부 회로 패턴;
    상기 상부 회로 패턴 상에 배치된 금속층; 및
    상기 금속층 상에 배치되고 상기 수평 방향에 수직한 수직 방향을 따라 상기 제1 배선부와 중첩된 관통 홀을 구비한 상부 보호층;을 포함하고,
    상기 금속층은 상기 제1 배선부 상에 배치된 제1부, 및 상기 제1부와 상기 수평 방향을 따라 이격되고 상기 제2 배선부 상에 배치된 제2부를 포함하고,
    상기 수평 방향으로의 상기 금속층의 상기 제2부의 폭은 상기 수평 방향으로의 상기 제2 배선부의 폭과 상이한, 회로 기판.
  13. 제12항에 있어서,
    상기 상부 보호층의 상기 관통 홀 내에 배치되고, 상기 금속층의 상기 제1부 상에 배치된 상부 연결부를 더 포함하는, 회로 기판.
  14. 제13항에 있어서,
    상기 상부 연결부의 상면은 상기 상부 보호층의 상면보다 높게 위치한, 회로 기판.
  15. 제14항에 있어서,
    상기 금속층의 상기 제2부는, 상기 제2 배선부와 상기 상부 보호층 사이에 배치된 제2-1부, 및 상기 제2-1부와 연결되고 상기 절연층과 상기 상부 보호층 사이에 배치된 제2-2부를 포함한, 회로 기판.
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110110058A1 (en) 2009-11-11 2011-05-12 Samsung Electro-Mechanics Co., Ltd. Board on chip package substrate and manufacturing method thereof
US20150235915A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate Design for Semiconductor Packages and Method of Forming Same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102380834B1 (ko) * 2015-01-06 2022-03-31 삼성전기주식회사 인쇄회로기판, 반도체 패키지 및 이들의 제조방법
KR102647325B1 (ko) * 2018-08-06 2024-03-14 엘지이노텍 주식회사 회로기판 및 이를 포함하는 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110110058A1 (en) 2009-11-11 2011-05-12 Samsung Electro-Mechanics Co., Ltd. Board on chip package substrate and manufacturing method thereof
US20150235915A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate Design for Semiconductor Packages and Method of Forming Same

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