KR102678948B1 - 메모리 셀의 신뢰할 수 있는 감지를 위한 시스템 및 방법 - Google Patents
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Abstract
본 명세서에서 메모리 셀 및 메모리 셀을 동작시키기 위한 회로를 포함하는 메모리 시스템에 관해 개시된다. 일 양태에서, 회로는 i) 메모리 셀에 기준 전압을 공급하기 위한 전압원 및 ii) 메모리 셀을 통하는 전류를 감지하기 위한 센서 중 선택된 하나를 비트 라인에 전기적으로 결합하기 위한 트랜지스터 쌍을 포함한다. 일 양태에서, 회로는 제1 트랜지스터를 포함한다. 제1 트랜지스터 및 비트 라인은 트랜지스터 쌍과 메모리 셀 사이에 직렬로 전기적으로 연결될 수 있다.
Description
관련 출원 상호 참조
본 출원은 "SYSTEMS AND METHODS FOR SWITCHING WL OF FLASH MEMORY(플래시 메모리의 WL을 스위칭하기 위한 시스템 및 방법)"라는 명칭으로 2020년 5월 28일자로 출원된 미국 가출원 제63/031,145호의 우선권 및 이익을 주장하며, 이는 모든 목적을 위해 그 전체가 본 명세서에 참조로 포함된다.
컴퓨터, 휴대용 디바이스, 스마트 폰, 사물 인터넷(internet of thing; IoT) 디바이스 등과 같은 전자 디바이스의 개발로 인해 메모리 디바이스에 대한 수요가 증가했다. 일반적으로, 메모리 디바이스는 휘발성 메모리 디바이스 및 비휘발성 메모리 디바이스일 수 있다. 휘발성 메모리 디바이스는 전력이 제공되는 동안 데이터를 저장할 수 있지만 전력이 차단되면 저장된 데이터를 잃을 수 있다. 휘발성 메모리 디바이스들과 달리, 비휘발성 메모리 디바이스들은 전력이 차단된 후에도 데이터를 유지할 수 있지만 휘발성 메모리 디바이스보다 느릴 수 있다.
[선행기술문헌] 일본공개특허 제2005-063633호
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 발명을 실시하기 위한 구체적인 내용으로부터 가장 잘 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일 실시 예에 따른, 메모리 시스템의 도해이다.
도 2는 일 실시 예에 따른, 비트 라인 제어기이다.
도 3은 일 실시 예에 따른, 스위칭 회로 및 스위칭 회로에 연결된 메모리 셀들의 세트의 도해이다.
도 4는 일 실시 예에 따른, 도 1의 메모리 시스템의 동작을 도시한 타이밍도이다.
도 5는 일 실시 예에 따른, 스위칭 회로 및 스위칭 회로에 연결된 피드백 회로의 도해이다.
도 6은 일 실시 예에 따른, 도 5의 피드백 회로를 제어하기 위한 바이어스 회로의 도해이다.
도 7은 일 실시 예에 따른, 스위칭 회로 및 스위칭 회로에 연결된 피드백 회로의 도해이다.
도 8은 일 실시 예에 따른, 스위칭 회로 및 스위칭 회로에 연결된 저항성 메모리 셀들의 세트의 도해이다.
도 9는 일부 실시 예들에 따른, 메모리 셀을 구성하는 방법을 도시한 흐름도이다.
도 10은 일부 실시 예들에 따른, 컴퓨팅 시스템의 예시적인 블록도이다.
도 1은 일 실시 예에 따른, 메모리 시스템의 도해이다.
도 2는 일 실시 예에 따른, 비트 라인 제어기이다.
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도 5는 일 실시 예에 따른, 스위칭 회로 및 스위칭 회로에 연결된 피드백 회로의 도해이다.
도 6은 일 실시 예에 따른, 도 5의 피드백 회로를 제어하기 위한 바이어스 회로의 도해이다.
도 7은 일 실시 예에 따른, 스위칭 회로 및 스위칭 회로에 연결된 피드백 회로의 도해이다.
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도 9는 일부 실시 예들에 따른, 메모리 셀을 구성하는 방법을 도시한 흐름도이다.
도 10은 일부 실시 예들에 따른, 컴퓨팅 시스템의 예시적인 블록도이다.
다음의 개시는 제공되는 대상의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예들, 또는 예들을 제공한다. 아래에서 구성요소들 및 배열들의 구체적인 예들은 본 개시를 단순화하기 위해 설명된다. 물론, 이것들은 단지 예일 뿐이고 제한적인 것으로 의도되지 않는다. 예를 들어, 다음의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시 예들을 포함할 수 있고, 또한 제1 피처와 제2 피처 사이에 추가 피처들이 형성될 수 있음에 따라, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있게 되는 실시 예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고 이 자체가 논의된 다양한 실시 예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
나아가, "~ 밑", "~ 아래", "하측", "~ 위", "상측" 등과 같은 공간적으로 상대적인 용어들은 도면들에 도시될 때 하나의 요소 또는 피처의 또 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하기 위해 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에 사용 또는 동작 중인 디바이스의 상이한 배향들을 아우르도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향들로) 이에 따라 본 명세서에서 사용되는 공간적으로 상대적인 기술자들도 마찬가지로 해석될 수 있다.
일부 실시 예들에 따르면, 메모리 시스템은 메모리 셀 및 메모리 셀을 동작시키기 위한 메모리 제어기를 포함한다. 일 양태에서, 메모리 제어기는 i) 메모리 셀을 바이어스하기 위한 전압원 및 ii) 메모리 셀을 통하는 전류를 감지하기 위한 센서 중 선택된 하나를 비트 라인에 전기적으로 결합시키기 위한 트랜지스터 쌍을 포함한다. 일 양태에서, 메모리 제어기는 제1 트랜지스터를 포함하며, 제1 트랜지스터 및 비트 라인은 트랜지스터 쌍과 메모리 셀 사이에 직렬로 연결된다. 일 양태에서, 트랜지스터 쌍은 전압원과 메모리 셀 사이에 연결되는 제2 트랜지스터, 및 센서와 메모리 셀 사이에 연결되는 제3 트랜지스터를 포함한다.
일 양태에서, 메모리 제어기는 메모리 셀을 구성하기 위한 다양한 펄스들을 생성한다. 예를 들어, 메모리 제어기는 제1 펄스를 생성하고 메모리 셀의 워드 라인에 제1 펄스를 인가한다. 메모리 제어기는 또한 제2 펄스들의 세트를 생성하고 트랜지스터 쌍의 제2 트랜지스터에 제2 펄스들의 세트를 인가할 수 있다. 메모리 제어기는 제3 펄스들의 세트를 생성하고 트랜지스터 쌍의 제3 트랜지스터에 제3 펄스들의 세트를 인가할 수 있다. 일 양태에서, 제2 펄스들의 세트 중 하나는 전압원을 비트 라인에 전기적으로 결합시키기 위해 제1 펄스의 에지(예를 들어, 상승 에지)가 발생하는 제1 시간 후의 제1 지속 기간(또는 설정된 시간 기간) 동안 제1 상태를 가진다. 제1 지속 기간(또는 설정된 시간 기간) 동안, 제3 펄스들의 세트 중 하나는 센서를 비트 라인으로부터 전기적으로 분리시키기 위해 제2 상태를 가진다. 제1 지속 기간 후에, 제2 펄스들의 세트 및 제3 펄스들의 세트는 트랜지스터 쌍이 차동적으로 스위칭 또는 토글링될 수 있도록, 제2 지속 기간 동안 반대 위상들을 가질 수 있다.
바람직하게는, 개시된 메모리 시스템은 개선된 정확도로 하나 이상의 메모리 셀에 대해 고속 동작들을 수행할 수 있다. 일 양태에서, 메모리 셀들에 데이터를 기록하거나 메모리 셀들로부터 데이터를 판독하는 것은 메모리 셀들에 (예를 들어, 1 GHz를 초과하는) 다양한 고속 펄스들을 인가하는 것을 포함한다. 예를 들어, 메모리 셀에 연결된 워드 라인(또는 게이트 라인)에 펄스가 인가될 수 있다. 그러나, 워드 라인과 다른 게이트 라인들 사이의 기생 커패시턴스들로 인해, 워드 라인에 인가되는 제1 펄스는 다른 게이트 라인들에서의 전압 또는 전류에 영향을 미칠 수 있다. 기생 커패시턴스들로 인한 다른 게이트 라인들에서의 전압 또는 전류의 변화는 메모리 셀에 의해 저장된 데이터를 판독하는 데 있어서 부정확성을 야기할 수 있다. 일 접근법에서, 제1 펄스의 에지(예를 들어, 상승 에지)가 워드 라인에 인가되는 것에 응답하여, 개시된 메모리 시스템은 다른 게이트 라인들에서의 전압들 또는 전류들이 안정화될 수 있게 하기 위해 제1 지속 기간(또는 설정된 시간 기간) 동안 비트 라인을 센서로부터 전기적으로 분리시키면서 비트 라인을 전압원에 전기적으로 결합시킬 수 있다. 제1 지속 기간(또는 설정된 시간 기간) 후에, 개시된 메모리 시스템은 메모리 셀에 의해 저장된 데이터를 감지 또는 판독하기 위해 비트 라인을 센서에 전기적으로 결합시키면서 비트 라인을 전압원으로부터 전기적으로 분리시킬 수 있다. 다른 게이트 라인들에서의 전압들 또는 전류들이 안정화된 후에 메모리 셀에 의해 저장된 데이터를 판독함으로써, 메모리 셀에 의해 저장된 데이터는 기생 커패시턴스들로 인한 효과들이 감소된 신뢰할 수 있는 방식으로 판독될 수 있다.
일 양태에서, 워드 라인에 인가되는 제1 펄스의 에지(예를 들어, 하강 에지)는 제2 펄스들의 세트 중 다른 하나의 에지(예를 들어, 상승 에지) 및 제3 펄스들의 세트 중 다른 하나의 에지(예를 들어, 하강 에지)와 정렬된다. 일 양태에서, 제1 펄스의 에지(예를 들어, 하강 에지)에 응답하여, 메모리 셀은 디스에이블될 수 있다. 제1 펄스의 에지(예를 들어, 하강 에지)를 제2 펄스들의 세트 중 다른 하나의 에지(예를 들어, 상승 에지) 및 제3 펄스들의 세트 중 다른 하나의 에지(예를 들어, 하강 에지)와 정렬시킴으로써, 트랜지스터 쌍은 메모리 셀이 디스에이블될 때 전압원을 비트 라인에 전기적으로 결합시키고 메모리 셀을 비트 라인으로부터 전기적으로 분리시킬 수 있으며, 이에 따라 비트 라인에서의 전압의 변동 또는 변화가 감소될 수 있게 된다.
도 1은 일 실시 예에 따른, 메모리 시스템(100)의 도해이다. 일부 실시 예들에서, 메모리 시스템(100)은 집적 회로로서 구현된다. 일부 실시 예들에서, 메모리 시스템(100)은 메모리 제어기(105) 및 메모리 어레이(120)를 포함한다. 메모리 어레이(120)는 2차원 또는 3차원 어레이들로 배열된 복수의 저장 회로들 또는 메모리 셀들(125)을 포함할 수 있다. 각 메모리 셀(125)은 대응하는 게이트 라인(gate line; GL) 및 대응하는 비트 라인(bit line; BL)에 연결될 수 있다. 각 게이트 라인은 임의의 전도성 재료를 포함할 수 있다. 메모리 제어기(105)는 게이트 라인들(GL) 및 비트 라인들(BL)을 통하는 전기 신호들에 따라 메모리 어레이(120)에 데이터를 기입하거나 이로부터 데이터를 판독할 수 있다. 다른 실시 예들에서, 메모리 시스템(100)은 도 1에 도시된 것보다 더 많거나, 더 적거나, 또는 상이한 구성요소들을 포함한다.
메모리 어레이(120)는 데이터를 저장하는 하드웨어 구성요소이다. 일 양태에서, 메모리 어레이(120)는 반도체 메모리 디바이스로서 구현된다. 메모리 어레이(120)는 복수의 저장 회로들 또는 메모리 셀들(125)을 포함한다. 일부 실시 예들에서, 메모리 어레이(120)는 제1 방향(예를 들어, X 방향)으로 각각 연장되는 게이트 라인들(GL1, GL2...GLJ) 및 제2 방향(예를 들어, Y 방향)으로 각각 연장되는 비트 라인들(BL1, BL2...BLN)을 포함한다. 게이트 라인들(GL) 및 비트 라인들(BL)은 전도성 금속들 또는 전도성 레일들일 수 있다. 일 양태에서, 각 메모리 셀(125)은 대응하는 게이트 라인(GL) 및 대응하는 비트 라인(BL)에 연결되고, 대응하는 게이트 라인(GL) 및 대응하는 비트 라인(BL)을 통하는 전압들 또는 전류들에 따라 동작될 수 있다. 일 양태에서, 각 메모리 셀(125)은 적어도 두 개의 게이트 전극들을 갖는 플래시 메모리 셀을 포함한다. 일부 실시 예들에서, 메모리 어레이(120)는 추가 라인들(예를 들어, 선택 라인들, 기준 라인들, 기준 제어 라인들, 전력 레일들 등)을 포함한다.
메모리 제어기(105)는 메모리 어레이(120)의 동작들을 제어하는 하드웨어 구성요소이다. 일부 실시 예들에서, 메모리 제어기(105)는 비트 라인 제어기(112), 게이트 라인 제어기(114), 및 타이밍 제어기(110)를 포함한다. 일 구성에서, 게이트 라인 제어기(114)는 메모리 어레이(120)의 하나 이상의 게이트 라인(GL)을 통해 전압 또는 전류를 제공하는 회로이고, 비트 라인 제어기(112)는 메모리 어레이(120)의 하나 이상의 비트 라인(BL)을 통해 전압 또는 전류를 제공하거나 감지하는 회로이다. 일 구성에서, 타이밍 제어기(110)는 비트 라인 제어기(112) 및 게이트 라인 제어기(114)의 동작들을 동기화하기 위해 게이트 라인 제어기(114) 및 비트 라인 제어기(112)에 제어 신호들 또는 클록 신호들을 제공하는 회로이다. 비트 라인 제어기(112)는 메모리 어레이(120)의 비트 라인들(BL)에 연결될 수 있고, 게이트 라인 제어기(114)는 메모리 어레이(120)의 게이트 라인들(GL)에 연결될 수 있다. 일 예에서, 메모리 셀(125)에 데이터를 기입하기 위해, 게이트 라인 제어기(114)는 메모리 셀(125)에 연결된 게이트 라인(GL)을 통해 메모리 셀(125)에 전압 또는 전류를 인가하고, 비트 라인 제어기(112)는 메모리 셀(125)에 연결된 비트 라인(BL)을 통해 메모리 셀(125)에 저장될 데이터에 대응하는 전압 또는 전류를 인가한다. 일 예에서, 메모리 셀(125)로부터 데이터를 판독하기 위해, 게이트 라인 제어기(114)는 메모리 셀(125)에 연결된 게이트 라인(GL)을 통해 메모리 셀(125)에 전압 또는 전류를 제공하고, 비트 라인 제어기(112)는 메모리 셀(125)에 연결된 비트 라인(BL)을 통해 메모리 셀(125)에 의해 저장된 데이터에 대응하는 전압 또는 전류를 감지한다. 일부 실시 예들에서, 메모리 제어기(105)는 도 1에 도시된 것보다 더 많거나, 더 적거나, 또는 상이한 구성요소들을 포함한다.
도 2는 일 실시 예에 따른, 도 1의 비트 라인 제어기(112)의 도해이다. 일부 실시 예들에서, 비트 라인 제어기(112)는 전압원(210), 전류 센서들(220A, 220B...220N), 바이어스 제어기(230), 및 스위칭 회로들(240A, 240B...240N)을 포함한다. 이러한 구성요소들은 메모리 셀(125)에 전압 또는 전류를 인가하고, 하나 이상의 메모리 셀(125)을 통하는 전류(Iout)를 감지하여 메모리 셀(125)에 의해 저장된 데이터를 판독하도록 함께 동작할 수 있다. 일부 실시 예들에서, 비트 라인 제어기(112)는 도 2에 도시된 것보다 더 많거나, 더 적거나, 또는 상이한 구성요소들을 포함한다.
일 양태에서, 전압원(210)은 스위칭 회로들(240A, 240B...240N)에 기준 전압(Vref)을 제공하는 구성요소이다. 일부 실시 예들에서, 전압원(210)은 본 명세서에 설명되는 전압원(210)의 유사한 기능들을 수행하는 다른 구성요소들에 의해 대체된다. 일 구성에서, 전압원(210)은 전도성 트레이스들 또는 금속 레일들을 통해 스위칭 회로들(240A, 240B...240N)에 연결된다. 이러한 구성에서, 전압원(210)은 기준 전압(Vref)을 생성하고 스위칭 회로들(240A, 240B...240N)에 기준 전압(Vref)을 제공할 수 있다. 기준 전압(Vref)은 공급 전압(VDD) 또는 비트 라인(BL)에 공급하기 위한 임의의 전압일 수 있다. 일부 실시 예들에서, 전압원(210)은 비트 라인 제어기(112)와 별개의 구성요소로서 구현된다.
일 양태에서, 각 전류 센서(220)는 대응하는 스위칭 회로(240)로부터의 또는 이를 통하는 전류[Iout(전류 Iout A, Iout B.....Iout N)]를 감지하는 구성요소이다. 일부 실시 예들에서, 전류 센서(220)는 본 명세서에 설명되는 전류 센서(220)의 유사한 기능들을 수행하는 다른 구성요소들에 의해 대체된다. 일 구성에서, 전류 센서들(220A...220N) 각각은 전도성 트레이스들 또는 금속 레일들을 통해 스위칭 회로들(240A, 240B...240N) 중 대응하는 것에 연결된다. 이러한 구성에서, 각 전류 센서(220)는 대응하는 스위칭 회로(240A)를 통하는 전류(Iout)를 감지할 수 있다. 일부 실시 예들에서, 전류 센서(220)는 스위칭 회로(240)에 연결되는 커패시터 및 커패시터에 연결되는 감지 증폭기를 포함한다. 일 접근법에서, 전류 센서(220)는 커패시터를 충전할 수 있으며, 이에 따라 커패시터가 초기 전압을 갖게 된다. 스위칭 회로(240)를 통하는 전류(Iout)에 따라, 커패시터는 방전될 수 있으며, 이에 따라 커패시터에서의 전압이 초기 전압으로부터 감소할 수 있게 된다. 감지 증폭기는 메모리 셀들에 의해 저장된 데이터를 결정하기 위해 스위칭 회로를 통하는 전류(Iout)에 대응하는 커패시터에서의 전압을 검출 또는 감지할 수 있다. 일부 실시 예들에서, 전류 센서들(220A...220N)은 비트 라인 제어기(112)와 별개의 구성요소들로서 구현된다.
일 양태에서, 스위칭 회로(240)는 비트 라인(BL)에 전압원(210) 또는 전류 센서(220)를 선택적으로 결합시키는 구성요소이다. 스위칭 회로(240)는 트랜지스터 쌍으로서 구현될 수 있다. 각 트랜지스터는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET), FinFET, 게이트 어라운드 FET(gate all around FET; GAAFET), 또는 임의의 트랜지스터일 수 있다. 일 구성에서, 스위칭 회로(240)는 전압원(210)에 연결되는 제1 포트, 전류 센서(220)에 연결되는 제2 포트, 및 대응하는 비트 라인(BL)에 연결되는 제3 포트를 포함한다. 스위칭 회로(240)는 또한 타이밍 제어기(110)로부터 제어 신호들 또는 펄스들을 수신하기 위해 타이밍 제어기(110)에 연결되는 제어 포트를 포함할 수 있다. 이러한 구성에서, 스위칭 회로(240)는 타이밍 제어기(110)로부터 제어 신호들 또는 펄스들을 수신하고, 제어 신호들 및 펄스들에 따라, 전압원(210) 및 전류 센서(220) 중 선택된 하나를 비트 라인(BL)에 전기적으로 결합시킬 수 있다.
일 양태에서, 바이어스 제어기(230)는 비트 라인들에서의 전압들을 제어 또는 바이어싱하는 구성요소이다. 바이어스 제어기(230)는 비트 라인(BL)에서의 전압을 감지하고 비트 라인에서 감지된 전압에 따라 바이어스 전압(VBias)을 생성하는 피드백 회로로서 구현될 수 있다. 바이어스 제어기(230)는 바이어스 전압(VBias)을 스위칭 회로(240)에 인가할 수 있다. 일 양태에서, 바이어스 제어기(230)는 메모리 셀(125)의 안정한 동작들을 가능하게 하기 위해 비트 라인(BL)에서의 전압을 미리 결정된 범위(예를 들어, ± 50 mV) 내에 있도록 조절할 수 있다.
도 3은 일 실시 예에 따른, 스위칭 회로(240) 및 메모리 셀들의 세트(M1, M2...Mn)의 도해이다. 일부 실시 예들에서, 스위칭 회로(240)는 제1 트랜지스터(I1), 및 트랜지스터 쌍(I2, I3)을 포함한다. 일 양태에서, 스위칭 회로(240)는 기준 전압(Vref)을 비트 라인(BL)을 통해 메모리 셀들의 세트(M1, M2...Mn) 중 하나 이상에 제공하도록 또는 전류(Iout)가 메모리 셀들의 세트(M1, M2...Mn) 중 하나 이상을 통할 수 있게 하도록 구성된다.
각 메모리 셀(M)은 메모리 셀(125)일 수 있다. 메모리 셀(M)은 적어도 두 개의 게이트 전극들, 비트 라인(BL)에 연결되는 드레인 전극, 및 선택 라인 또는 공급 전압(예를 들어, GND 또는 VSS)을 제공하기 위한 전력 레일에 연결되는 소스 전극을 갖는 플래시 메모리 셀일 수 있다. 일 예에서, 메모리 셀(M)은 게이트 라인 제어기(114)에 연결되는 분할 게이트 전극(split gate electrode; SG), 제어 게이트 전극(control gate electrode; CG), 및 소거 게이트 전극(erase gate electrode; EG)을 포함한다. 상이한 메모리 셀들의 분할 게이트 전극들(SG)은 대응하는 워드 라인들을 통해 게이트 라인 제어기(114)에 연결될 수 있다. 메모리 셀(M)에 대한 동작들을 수행하기 위해, 다양한 전압들이 게이트 전극들에 인가될 수 있다. 일 양태에서, 메모리 셀(M)에 대한 동작들은 분할 게이트 전극(SG)에 인가되는 전압 및 메모리 셀(M)의 임계 전압에 따라 수행될 수 있으며, 여기서 메모리 셀(M)의 임계 전압은 메모리 셀(M)의 제어 게이트 전극에서의 전압(CG)에서의 전압과 소거 게이트 전극(EG)에서의 전압 사이의 차이에 따라 결정될 수 있다. 예를 들어, 데이터를 저장하기 위해, 1V, 8V 및 4V가 각각 게이트 전극들(SG, CG, EG)에 인가될 수 있다. 예를 들어, 데이터를 판독하기 위해서는, 1.1V, 0.8V 및 0V가 각각 게이트 전극들(SG, CG, EG)에 인가될 수 있다. 다른 예를 들어, 데이터를 소거하기 위해서는, 0V, 0V 및 8V가 각각 게이트 전극들(SG, CG, EG)에 인가될 수 있다.
일부 실시 예들에서, 스위칭 회로(240)는 차동 아키텍처를 갖는 트랜지스터들(I1, I2, I3)을 포함한다. 트랜지스터들(I1, I2, I3)은 MOSFET, FinFET, GAAFET, 또는 임의의 트랜지스터들로서 구현될 수 있다. 트랜지스터들(I1, I2, I3)은 N형 트랜지스터들일 수 있다. 일 구성에서, 제1 트랜지스터(I1)는 비트 라인(BL)에 연결되는 소스 전극, 바이어스 제어기(230)에 연결되는 게이트 전극, 및 트랜지스터들(I2, I3)의 소스 전극들에 연결되는 드레인 전극을 포함한다. 일 구성에서, 제2 트랜지스터(I2)는 제1 트랜지스터(I1)의 드레인 전극 및 제3 트랜지스터(I3)의 소스 전극에 연결되는 소스 전극을 포함한다. 제2 트랜지스터(I2)는 또한 타이밍 제어기(110)에 연결되는 게이트 전극, 및 전력 레일을 통해 전압원(210)에 연결되는 드레인 전극을 포함한다. 제3 트랜지스터(I3)는 또한 타이밍 제어기(110)에 연결되는 게이트 전극, 및 금속 레일을 통해 전류 센서(220)에 연결되는 드레인 전극을 포함한다.
이러한 구성에서, 스위칭 회로(240)는 기준 전압(Vref)을 비트 라인(BL)에 제공하거나 전류(Iout)가 비트 라인(BL)을 통할 수 있게 한다. 일부 실시 예들에서, 스위칭 회로(240)는 도 3에 도시된 것과 상이한 구성요소들을 포함하거나, 본 명세서에 설명되는 스위칭 회로(240)의 기능을 수행하는 다른 구성요소들에 의해 대체된다. 일 양태에서, 제1 트랜지스터(I1)는 게이트 전극에서 바이어스 제어기(230)로부터 바이어스 전압(VBias)을 수신할 수 있다. 제1 트랜지스터(I1)는 바이어스 전압(VBias)에 따라 비트 라인(BL)에서의 전압 또는 전류의 안정성을 개선하고, 비트 라인(BL)에서의 저항 또는 임피던스를 개선하기 위해 캐스코드 트랜지스터로서 동작할 수 있다. 제2 트랜지스터(I2)는 게이트 전극에서 타이밍 제어기(110)로부터 하나 이상의 펄스를 포함하는 신호(SW1)를 수신하고 드레인 전극에서 전압원(210)으로부터 기준 전압(Vref)을 수신할 수 있다. 제3 트랜지스터(I3)는 게이트 전극에서 타이밍 제어기(110)로부터 하나 이상의 펄스를 포함하는 신호(SW2)를 수신할 수 있다. 신호(SW1)의 고전압(예를 들어, VDD)에 따라, 트랜지스터(I2)는 전압원(210)을 트랜지스터(I1)의 드레인 전극에 전기적으로 결합시켜 기준 전압(Vref)을 트랜지스터(I1)의 드레인 전극에 제공할 수 있다. 신호(SW1)의 저전압(예를 들어, GND)에 따라, 트랜지스터(I2)는 전압원(210)을 트랜지스터(I1)의 드레인 전극으로부터 전기적으로 분리시킬 수 있다. 신호(SW2)의 고전압(예를 들어, VDD)에 따라, 트랜지스터(I3)는 전류 센서(220)의 커패시터(C)를 트랜지스터(I1)의 드레인 전극에 전기적으로 결합시킬 수 있다. 신호(SW2)의 저전압(예를 들어, GND)에 따라, 트랜지스터(I3)는 전류 센서(220)를 트랜지스터(I1)의 드레인 전극으로부터 전기적으로 분리시킬 수 있다. 이로 인해, 스위칭 회로(240)는 신호들(SW1, SW2)에 따라, 기준 전압(Vref)을 비트 라인(BL)에 제공하거나 메모리 셀들의 세트(M1, M2...Mn)에 의해 저장된 데이터를 판독하기 위해 전류(Iout)가 메모리 셀들의 세트(M1, M2...Mn)를 통할 수 있게 할 수 있다.
일 양태에서, 타이밍 제어기(110)는 신호들(SW1, SW2)을 스위칭 회로(240)에 인가할 수 있고, 게이트 라인 제어기(114)는 메모리 셀들(M1...Mn)에 의해 저장된 데이터를 판독하기 위해 조정된 방식으로 워드 라인 제어 신호들(WL)을 메모리 셀들(M1...Mn)의 각 분할 게이트 전극들에 인가한다. 일 접근법에서, 스위칭 회로(240)에 인가되는 저전압(예를 들어, GND)을 갖는 신호(SW2) 및 메모리 셀(M)의 분할 게이트 전극(split gate electrode; SG)에 인가되는 저전압(예를 들면, GND)을 갖는 워드 라인 제어 신호(WL) 중 어느 하나는 전류(Iout)가 커패시터(C)로부터 비트 라인(BL)을 통해 흐르는 것을 방지할 수 있다. 일 접근법에서, 고전압(예를 들어, VDD)을 갖는 신호(SW2) 및 고전압(예를 들어 VDD)을 갖는 워드 라인 제어 신호(WL)는 전류(Iout)가 커패시터(C)로부터 비트 라인(BL)을 통해 흐르는 것을 허용할 수 있다. 전류 센서(220)는 메모리 셀들(M1...Mn)에 의해 저장된 데이터를 결정하기 위해 비트 라인(BL)을 통하는 전류(Iout)에 응답하여 커패시터(C)에서의 전압을 감지할 수 있다. 일 양태에서, 신호들(SW1, SW2) 및 워드 라인 제어 신호들(또는 다양한 펄스들)은 조정된 방식으로 스위칭 회로(240) 및 메모리 셀들의 세트(M1...Mn)에 인가될 수 있으며, 이에 따라 도 4에 대해 아래에서 설명될 바와 같이, (예를 들어, 1 Gbps를 초과하는) 고속 판독 동작들이 신뢰할 수 있는 방식으로 수행될 수 있게 된다.
도 4는 일 실시 예에 따른, 도 1의 메모리 시스템(100)의 동작을 도시하는 타이밍도(400)이다. 일 양태에서, 타이밍 제어기(110)는 펄스들을 포함하는 신호들(SW1, SW2)을 생성하고, 트랜지스터들(I2, I3)의 게이트 전극들에 신호들(SW1, SW2)을 인가한다. 타이밍 제어기(110)는 워드 라인 제어 신호들(WL[1]...WL[n])을 생성하고, 메모리 셀들(M1...Mn)의 분할 게이트 전극들에 워드 라인 제어 신호들(WL[1]...WL[n])을 인가하도록 워드 라인 제어기(114)를 구성 또는 야기할 수 있다. 일 예에서, 고전압(예를 들어, VDD)을 갖는 워드 라인 제어 신호(WL[1])는 메모리 셀(M1)이 메모리 셀(M1)에 의해 저장된 데이터에 따라 전류를 전도하는 것을 인에이블할 수 있다. 일 양태에서, 저전압(예를 들어, GND)을 갖는 워드 라인 제어 신호(WL[1])는 메모리 셀(M1)이 전류를 전도하는 것을 디스에이블할 수 있다.
일부 실시 예들에서, 타이밍 제어기(110)는 워드 라인 제어 신호들(WL[1]...WL[n])의 상승 에지들이 발생하는 시간으로부터, 설정된 시간 기간(T1) 동안 저전압(예를 들어, GND)을 갖는 신호(SW2) 및 고전압(예를 들어, VDD)을 갖는 신호(SW1)를 생성한다. 일 양태에서, 워드 라인 제어 신호들(WL[1]...WL[n])은 고주파수(예를 들어, 1 GHz 이상)의 펄스들을 가진다. 이러한 고주파수 펄스들은 기생 커패시턴스들을 통해 메모리 셀들의 다른 게이트 라인들에 결합되거나 전파될 수 있다. 설정된 시간 기간(T1)은 기생 결합 후에 게이트 라인들에서의 전압들 또는 전류가 안정화되는 시간 기간(예를 들어, 2 ns~3 ns)보다 클 수 있다. 설정된 시간 기간(T1) 동안 스위칭 회로(240)에 고전압(예를 들어, VDD)을 갖는 신호(SW1) 및 저전압(예를 들면, GND)을 갖는 신호(SW2)를 인가함으로써, 스위칭 회로(240)는 기준 전압(Vref)을 비트 라인(BL)에 제공할 수 있고 기생 결합들 후에 게이트 라인들에서의 전압들 또는 전류가 안정화될 때까지 전류(Iout)가 비트 라인(BL)을 통해 흐르는 것을 디스에이블할 수 있다.
설정된 시간 기간(T1) 후에, 타이밍 제어기(110)는 메모리 셀들(M1...Mn)에 의해 저장된 데이터를 판독하기 위한 펄스들을 갖는 신호들(SW1, SW2)을 생성할 수 있다. SW1, SW2의 펄스들은 반대 위상들을 갖는 샘플링 기간(Ts)을 가질 수 있다. 일 양태에서, 스위칭 회로(240)에 저전압(예를 들어, GND)을 갖는 신호(SW1) 및 고전압(예를 들면, VDD)을 갖는 신호(SW2)를 인가함으로써, 스위칭 회로(240)는 비트 라인(BL)에 기준 전압(Vref)을 제공하지 않고 메모리 셀들(M1...Mn)에 의해 저장된 데이터에 대응하는 전류(Iout)가 비트 라인(BL)을 통해 흐르는 것을 인에이블할 수 있다. 예를 들어, 전류 센서(220)의 커패시터(C)에서의 전압(Vout)은 비트 라인(BL) 및 스위칭 회로(240)를 통하는 전류(Iout)에 따라 설정된 시간 기간(T1) 후에 감소할 수 있다. 전류 센서(220)의 감지 증폭기는 커패시터(C)에서 감소된 전압을 감지할 수 있고, 커패시터(C)에서의 전압의 감소량에 따라, 메모리 셀들(M1...Mn)에 의해 저장된 데이터를 결정할 수 있다. 설정된 시간 기간(T1) 후에 전류를 감지함으로써, 메모리 셀들(M1...Mn)에 의해 저장된 데이터가 기생 결합에도 불구하고 정확한 방식으로 감지되거나 판독될 수 있다.
일 양태에서, 워드 라인을 통해 메모리 셀(M)의 분할 게이트 전극(SG)에 인가되는 신호(WL)의 하강 에지는 스위칭 회로(240)에 인가되는 신호(SW1)의 상승 에지 및 신호(SW2)의 하강 에지와 정렬된다. 일 양태에서, 신호(WL)의 하강 에지에 응답하여, 메모리 셀(M)은 전류를 전도하는 것이 디스에이블될 수 있다. 신호(WL)의 하강 에지를 스위칭 회로(240)에 인가되는 신호(SW1)의 상승 에지 및 신호(SW2)의 하강 에지와 정렬시킴으로써, 스위칭 회로(240)는 메모리 셀(M)이 디스에이블될 때 전압원(210)을 비트 라인(BL)에 전기적으로 결합시키고 전류 센서(220)를 비트 라인(BL)으로부터 전기적으로 분리시킬 수 있으며, 이에 따라 예를 들어, 기생 커패시턴스들을 통한 신호(WL)의 하강 에지로 인한 비트 라인(BL)의 전압의 변동 또는 변화가 감소될 수 있게 된다.
도 5는 일 실시 예에 따른, 스위칭 회로(240) 및 스위칭 회로(240)에 연결된 피드백 회로(510)의 도해이다. 일 양태에서, 피드백 회로(510)는 바이어스 제어기(230)의 일부이다. 일부 실시 예들에서, 피드백 회로(510)는 비트 라인(BL)(또는 스위칭 회로(240)의 트랜지스터(I1)의 소스 전극)에 연결되는 입력 포트 및 트랜지스터(I1)의 게이트 전극에 결합되는 출력 포트를 포함한다. 이러한 구성에서, 피드백 회로(510)는 비트 라인(BL)에서의 전압을 감지할 수 있고, 감지된 전압에 따라 바이어스 전압(VBias)을 생성하여 비트 라인(BL)에서의 전압을 조절 또는 제어할 수 있다.
일부 실시 예들에서, 피드백 회로(510)는 트랜지스터(I4) 및 트랜지스터(I5)를 포함한다. 트랜지스터들(I4, I5)은 MOSFET, FinFET, GAAFET 또는 임의의 트랜지스터일 수 있다. 트랜지스터(I4)는 N형 트랜지스터일 수 있고, 트랜지스터(l5)는 P형 트랜지스터일 수 있다. 일 구성에서, 트랜지스터(I4)의 소스 전극은 접지 전압(예를 들어, GND)이 제공되는 전력 레일에 연결된다. 일 구성에서, 트랜지스터(I4)의 게이트 전극은 비트 라인(BL)에 연결된다. 일 구성에서, 트랜지스터(I4)의 드레인 전극은 트랜지스터(I5)의 드레인 전극과 트랜지스터(I1)의 게이트 전극에 연결된다. 일 구성에서, 트랜지스터(I5)의 게이트 전극은 전압 제어 신호(Vctrl)를 수신한다. 일 구성에서, 트랜지스터(I5)의 소스 전극은 공급 전압(예를 들어, VDD)이 제공되는 전력 레일에 연결된다. 이러한 구성에서, 트랜지스터(I4)는 비트 라인(BL)에서의 전압을 감지할 수 있고, 감지된 전압에 따라 트랜지스터(I4)의 드레인 전극에서 바이어스 전압(VBias)을 생성할 수 있다. 예를 들어, 비트 라인(BL)에서의 전압의 감소에 응답하여, 트랜지스터(I4)는 바이어스 전압(VBias)을 증가시킬 수 있으며, 이에 의해 비트 라인(BL)에서의 전압이 증가되게 한다. 예를 들어, 비트 라인(BL)에서의 전압의 증가에 응답하여, 트랜지스터(I4)는 바이어스 전압(VBias)을 감소시킬 수 있으며, 이에 의해 비트 라인(BL)에서의 전압이 감소되게 한다.
일 양태에서, 제어 전압(Vctrl)은 트랜지스터들(I4, I5)을 통하는 전류(예를 들어, DC 전류)를 설정할 수 있다. 제어 전압(Vctrl)에 따른 트랜지스터들(I4 및 I5)을 통하는 전류에 따라, 바이어스 전압(VBias)이 설정될 수 있다. 일 양태에서, 트랜지스터들(I4, I5)을 통하는 전류는 비트 라인(BL)에서의 전압에 대한 트랜지스터(I4)의 상호 컨덕턴스(gm) 또는 반응량을 설정할 수 있다. 이로 인해, 피드백 회로(510)는 제어 전압(Vctrl)에 따라 적응적으로 조정되거나 구성될 수 있다.
도 6은 일 실시 예에 따른, 도 5의 피드백 회로(510)를 제어하기 위한 바이어스 회로(600)의 도해이다. 일부 실시 예들에서, 바이어스 회로(600)는 트랜지스터들(Ib1, Ib2, Ib3, Ib4), 메모리 셀들(Mb0, Mb1), 증폭기(620), 및 온도 제어(temperature control; TC) 조절 전류원(610)을 포함한다. 트랜지스터들(Ib1, Ib2, Ib3, Ib4)은 MOSFET, FinFET, GAAFET 또는 임의의 트랜지스터일 수 있다. 트랜지스터들(Ib1, Ib2, Ib3)은 N형 트랜지스터들일 수 있고, 트랜지스터(Ib4)는 P형 트랜지스터일 수 있다. 온도 계수 조절 전류원(610)은 밴드갭 회로 또는 온도 범위(예를 들어, -40℃ 내지 150℃)에 걸쳐 제어되거나 조절되는 전류를 제공하는 임의의 회로일 수 있다. 메모리 셀들(Mb0, Mb1)은 메모리 셀(M1...Mn)과 동일한 유형의 메모리 셀들(예를 들어, 플래시 메모리 셀들)일 수 있다. 이러한 구성요소들은 제어 전압(Vctrl)을 생성하고 피드백 회로(510)에 제어 전압(Vctrl)을 제공하기 위해 함께 동작할 수 있다.
일 구성에서, TC 조절 전류원(610)은 증폭기(620)의 제1 입력 포트(예를 들어, "+" 입력 포트), 및 메모리 셀(Mb0)에 연결된다. 일 구성에서, 증폭기(620)의 제2 입력 포트(예를 들어, "+" 입력 포트)는 출력 포트에서 제어 신호(Vctrl)를 생성하기 위해 음의 피드백 구성을 형성하기 위해 트랜지스터(Ib4)의 게이트 전극에 연결된다. 일 구성에서, 증폭기(620)의 출력 포트는 트랜지스터(Ib4)의 게이트 전극에 연결된다. 증폭기(620)는 제1 입력 포트에서의 전압과 제2 입력 포트에서의 전압을 비교하고, 제1 출력 포트에서의 전압과 제2 출력 포트에서의 전압 사이의 차이를 감소시키도록 출력 포트에서 제어 전압(Vctrl)을 생성 또는 조정할 수 있다. 일 양태에서, 트랜지스터들(Ib4, Ib3, Ib1, Ib2) 및 메모리 셀(Mb1)은 트랜지스터들(I4, I3, I1, I2 (또는 I3)) 및 메모리 셀(M)을 에뮬레이트하거나 모방할 수 있다. 트랜지스터들(Ib4, Ib3, Ib1, Ib2) 및 메모리 셀(Mb1)을 트랜지스터들(I4, I3, I1, I2 (또는 I3)) 및 메모리 셀(M)과 유사한 구성을 갖게 구현함으로써, 증폭기(620)는 온도 변화에도 불구하고 피드백 회로(510)의 트랜지스터들(I4, I5)을 통하는 전류를 제어하기 위한 제어 전압(Vctrl)을 생성할 수 있다.
도 7은 일 실시 예에 따른, 스위칭 회로(240) 및 스위칭 회로(240)에 연결된 피드백 회로(710)의 도해이다. 일 양태에서, 피드백 회로(710)는 바이어스 제어기(230)의 일부이다. 일부 실시 예들에서, 피드백 회로(710)는 피드백 회로(510) 대신에 구현될 수 있다. 피드백 회로(710)는 증폭기(예를 들어, 연산 증폭기)로서 구현될 수 있다. 일 구성에서, 피드백 회로(710)는 제어 전압(Vctrl)을 수신하기 위한 제1 입력 포트, 비트 라인(BL)에 연결되는 제2 입력 포트, 및 트랜지스터(I1)의 게이트 전극에 연결되는 출력 포트를 포함한다. 이러한 구성에서, 피드백 회로(710)는 제1 입력 포트에서의 제어 전압(Vctrl)과 비트 라인(BL)에서의 전압을 비교하고, 제어 전압(Vctrl)과 비트 라인(BL)에서의 전압 사이의 차이를 감소시키도록 출력 포트에서의 바이어스 전압(VBias)을 생성 또는 조정할 수 있다. 일 양태에서, 도 7에 도시된 바와 같이 구현된 피드백 회로(710) 또는 연산 증폭기는 비트 라인(BL)에서의 변화 또는 변동을 감소시키기 위해 피드백 회로(710) 및 트랜지스터(I1)에 의해 형성된 피드백의 루프 이득을 증가시킬 수 있다.
도 8은 일 실시 예에 따른, 스위칭 회로(240) 및 스위칭 회로(240)에 연결된 저항성 메모리 셀들의 세트(MR1, MR2…MRn)의 도해이다. 일부 실시 예들에서, 메모리 셀들의 세트(MR1, MR2…MRn)는 도 1의 메모리 셀들(125)로서 구현될 수 있다. 각 메모리 셀(MR)은 저항성 메모리 디바이스(저항성 메모리 디바이스 R1, R2...꾸)(예를 들어, RRAM, PCRAM, MRAM 디바이스) 및 트랜지스터(IM)(트랜지스터 IM1, IM2...IMn)를 포함할 수 있다. 일 양태에서, 트랜지스터(IM)는 대응하는 저항성 메모리 디바이스에 직렬로 연결될 수 있고, 워드 라인을 통해 제공되는 워드 라인 제어 신호(워드 라인 제어 신호 WL[1], WL[2]...WL[n])에 따라 전류가 저항성 메모리 디바이스를 통해 흐르는 것을 인에이블할 수 있다. 저항성 메모리 디바이스를 통하는 전류를 인에이블 또는 디스에이블함으로써, 저항성 메모리 디바이스는 데이터를 저장할 수 있다. 일 양태에서, 스위칭 회로(240)는 도 2 내지 도 7에 대해 상술된 바와 같이, 선택적으로 기준 전압(Vref)을 비트 라인(BL)에 인가하거나 또는 전류(Iout)가 메모리 셀들(MR1...MRn)을 통해 흐르는 것을 인에이블할 수 있다.
도 9는 일부 실시 예들에 따라, 스위칭 회로(240)를 구성함으로써 메모리 셀(125)에 의해 저장된 데이터를 판독하는 방법(900)을 도시한 흐름도이다. 방법(900)은 도 1 의 메모리 제어기(105)에 의해 수행될 수 있다. 일부 실시 예들에서, 방법(900)은 다른 엔티티들에 의해 수행된다. 일부 실시 예들에서, 방법(900)은 도 9에 도시된 것보다 더 많거나, 더 적거나, 또는 상이한 동작들을 포함한다.
동작(910)에서, 메모리 제어기(105)는 메모리 셀(M)에 결합된 워드 라인에 제1 펄스를 인가한다. 제1 펄스는 워드 라인 제어 신호의 펄스일 수 있다. 메모리 셀(M)은 플래시 메모리 셀, 저항성 메모리 셀, 또는 데이터를 저장하기 위한 임의의 메모리 셀일 수 있다. 일 접근법에서, 타이밍 제어기(110)는 게이트 라인 제어기(114)가 제1 펄스를 워드 라인에 인가하도록 구성하거나 야기한다. 일 접근법에서, 타이밍 제어기(110)는 워드 라인 제어 신호의 상승 에지가 발생하는 시간으로부터, 설정된 시간 기간(T1) 동안 저전압(예를 들어, GND)을 갖는 신호(SW1) 및 고전압(예를 들면, VDD)을 갖는 신호(SW2)를 생성한다.
동작(920)에서, 메모리 제어기(105)는 설정된 시간 기간(T1) 동안 기준 전압(Vref)을 비트 라인(BL)에 인가한다. 일 양태에서, 타이밍 제어기(110)는 고전압(예를 들어, VDD)을 갖는 신호(SW1)를 스위칭 회로(240)의 트랜지스터(I2)에 인가하고, 저전압(예를들면, GND)을 갖는 신호(SW2)를 스위칭 회로(240)의 트랜지스터(I3)에 인가한다. 고전압을 갖는 신호(SW1) 및 저전압을 갖는 신호(SW2)에 응답하여, 트랜지스터(I2)가 인에이블되고 트랜지스터(I3)는 디스에이블되어 전압원(210)을 비트 라인(BL)에 전기적으로 결합시키고 전류 센서(220)를 비트 라인(BL)으로부터 전기적으로 분리시킬 수 있다. 일 양태에서, 워드 라인에 인가되는 제1 펄스는 기생 결합을 통해 메모리 셀의 다른 게이트 라인들에서의 전압들 또는 전류에 영향을 미칠 수 있다. 설정된 시간 기간(T1)은 게이트 라인들에서의 전압들과 워드 라인 사이의 기생 결합 후에 게이트 라인들에서의 전압들 또는 전류가 안정화되는 시간 기간(예를 들어, 2 ns~3 ns)보다 클 수 있다. 설정된 시간 기간 동안 기준 전압(Vref)을 비트 라인(BL)에 인가함으로써, 비트 라인에서의 전압은 기생 결합에도 불구하고 신뢰성 있게 유지되거나 제어될 수 있다.
동작(930)에서, 메모리 제어기(105)는 설정된 시간 기간(T1) 후에 메모리 셀들을 통하는 전류(Iout)를 감지한다. 일 접근법에서, 타이밍 제어기(110)는 설정된 시간 기간(T1) 후에 스위칭 회로(240)에 저전압(예를 들어, GND)을 갖는 신호(SW1) 및 고전압(예를 들면, VDD)을 갖는 신호(SW2)를 인가한다. 저전압을 갖는 신호(SW1) 및 고전압을 갖는 신호(SW2)에 응답하여, 트랜지스터(I2)가 디스에이블되고 트랜지스터(I3)는 인에이블되어 전압원(210)을 비트 라인(BL)으로부터 전기적으로 분리시키고 전류 센서(220)를 비트 라인(BL)에 전기적으로 결합시킬 수 있다. 전류 센서(220)가 비트 라인(BL)에 전기적으로 결합될 때, 전류 센서(220)는 비트 라인(BL) 및 메모리 셀(M)을 통하는 전류(Iout)를 감지할 수 있다. 설정된 시간(T1) 후에 전류(Iout)를 감지함으로써, 첫 번째 펄스로부터의 기생 결합으로 인한 데이터 판독의 부정확성이 감소되거나 제거될 수 있다.
일 접근법에서, 타이밍 제어기(110)는 제2 펄스들의 세트를 갖는 신호(SW1)를 스위칭 회로(240)의 트랜지스터(I2)에 인가하고 제3 펄스들의 세트를 갖는 신호(SW2)를 스위칭 회로(240)의 트랜지스터(I3)에 인가한다. 제2 펄스들의 세트 및 제3 펄스들의 세트는 반대 위상들을 갖는 샘플링 시간(Ts)을 가질 수 있다. 일 예에서, 전류 센서(220)의 커패시터(C)는 비트 라인(BL)을 통하는 전류(Iout) 및 샘플링 시간(Ts)에 따라 방전할 수 있다. 전류 센서(220)의 감지 증폭기는 커패시터(C)에서 감소된 전압을 감지할 수 있고, 커패시터(C)에서의 전압의 감소량에 따라, 메모리 셀들에 의해 저장된 데이터를 결정할 수 있다.
일 양태에서, 워드 라인을 통해 메모리 셀(M)의 분할 게이트 전극(SG)에 인가되는 신호(WL)의 하강 에지는 스위칭 회로(240)에 인가되는 신호(SW1)의 상승 에지 및 신호(SW2)의 하강 에지와 정렬된다. 일 양태에서, 신호(WL)의 하강 에지에 응답하여, 메모리 셀(M)은 전류를 전도하는 것이 디스에이블될 수 있다. 신호(WL)의 하강 에지를 스위칭 회로(240)에 인가되는 신호(SW1)의 상승 에지 및 신호(SW2)의 하강 에지와 정렬시킴으로써, 스위칭 회로(240)는 메모리 셀(M)이 디스에이블될 때 전압원(210)을 비트 라인(BL)에 전기적으로 결합시키고 전류 센서(220)를 비트 라인(BL)으로부터 전기적으로 분리시킬 수 있으며, 이에 따라 예를 들어, 기생 커패시턴스들을 통한 신호(WL)의 하강 에지로 인한 비트 라인(BL)의 전압의 변동 또는 변화가 감소될 수 있게 된다.
이제 도 10을 참조하면, 본 개시의 일부 실시 예들에 따른, 컴퓨팅 시스템(1000)의 예시적인 블록도가 도시된다. 컴퓨팅 시스템(1000)은 집적 회로 설계를 위한 회로 또는 레이아웃 설계자에 의해 사용될 수 있다. "회로"는 본 명세서에서 사용될 때 저항기, 트랜지스터, 스위치, 배터리, 인덕터, 또는 원하는 기능을 구현하도록 구성된 다른 유형의 반도체 디바이스와 같은 전기 구성요소들의 상호 연결이다. 컴퓨팅 시스템(1000)은 메모리 디바이스(1010)와 연관된 호스트 디바이스(1005)를 포함한다. 호스트 디바이스(1005)는 하나 이상의 입력 디바이스(1015)로부터 입력을 수신하고 하나 이상의 출력 디바이스(1020)에 출력을 제공하도록 구성될 수 있다. 호스트 디바이스(1005)는 각각 적절한 인터페이스들(1025A, 1025B 및 1025C)을 통해 메모리 디바이스(1010), 입력 디바이스들(1015), 및 출력 디바이스들(1020)과 통신하도록 구성될 수 있다. 컴퓨팅 시스템(1000)은 컴퓨터(예를 들어, 데스크탑, 랩탑, 서버, 데이터 센터 등), 태블릿, 개인용 정보 단말기(personal digital assistant), 모바일 디바이스, 다른 핸드헬드 또는 휴대용 디바이스, 또는 호스트 디바이스(1005)를 사용하여 개략적인 설계 및/또는 레이아웃 설계를 수행하기에 적합한 임의의 다른 컴퓨팅 유닛과 같은 다양한 컴퓨팅 디바이스들에서 구현될 수 있다.
입력 디바이스들(1015)은 키보드, 스타일러스, 터치 스크린, 마우스, 트랙 볼, 키패드, 마이크로폰, 음성 인식, 모션 인식, 원격 제어기, 입력 포트, 하나 이상의 버튼, 다이얼, 조이스틱, 및 호스트 디바이스(1005)와 연관되고 사용자(예를 들어, 회로 또는 레이아웃 설계자)와 같은 외부원이 호스트 디바이스로 정보(예를 들면, 데이터)를 입력하고 호스트 디바이스에 명령어들을 전송할 수 있게 하는 임의의 다른 입력 주변 기기와 같은 다양한 입력 기술들 중 어느 하나를 포함할 수 있다. 유사하게, 출력 디바이스들(1020)은 외부 메모리, 프린터, 스피커, 디스플레이, 마이크로폰, 발광 다이오드, 헤드폰, 비디오 디바이스, 및 호스트 디바이스(1005)로부터 정보(예를 들어, 데이터)를 수신하도록 구성되는 임의의 다른 출력 주변 기기와 같은 다양한 출력 기술들을 포함할 수 있다. 호스트 디바이스(1005)로 입력되고/되거나 호스트 디바이스로부터 출력되는 "데이터"는 다양한 텍스트 데이터, 회로 데이터, 신호 데이터, 반도체 디바이스 데이터, 그래픽 데이터, 이들의 조합, 또는 컴퓨팅 시스템(1000)을 사용하여 처리하기에 적합한 다른 유형의 아날로그 및/또는 디지털 데이터 중 어느 하나를 포함할 수 있다.
호스트 디바이스(1005)는 중앙 처리 장치(Central Processing Unit; "CPU") 코어들(1030A-1030N)과 같은 하나 이상의 처리 장치/프로세서를 포함하거나 이와 연관된다. CPU 코어들(1030A-1030N)은 주문형 집적 회로(Application Specific Integrated Circuit; "ASIC"), 현장 프로그래밍 가능 게이트 어레이(Field Programmable Gate Arra; "FPGA"), 또는 임의의 다른 유형의 처리 장치로서 구현될 수 있다. CPU 코어들(1030A-1030N) 각각은 호스트 디바이스(1005)의 하나 이상의 애플리케이션을 실행하기 위한 명령어들을 실행하도록 구성될 수 있다. 일부 실시 예들에서, 하나 이상의 애플리케이션을 실행하기 위한 명령어들 및 데이터는 메모리 디바이스(1010) 내에 저장될 수 있다. 호스트 디바이스(1005)는 또한 메모리 디바이스(1010) 내에 하나 이상의 애플리케이션을 실행한 결과들을 저장하도록 구성될 수 있다. 이에 따라, 호스트 디바이스(1005)는 메모리 디바이스(1010)에 다양한 동작들을 수행할 것을 요청하도록 구성될 수 있다. 예를 들어, 호스트 디바이스(1005)는 메모리 디바이스(1010)에 데이터를 판독, 데이터를 기입, 데이터를 업데이트 또는 삭제, 및/또는 관리 또는 다른 동작들을 수행할 것을 요청할 수 있다. 호스트 디바이스(1005)가 실행되도록 구성될 수 있는 이러한 하나의 애플리케이션은 표준 셀 애플리케이션(1035)일 수 있다. 표준 셀 애플리케이션(1035)은 회로의 표준 셀을 사용, 생성, 또는 수정하기 위해 호스트 디바이스(1005)의 사용자에 의해 사용될 수 있는 컴퓨터 보조 설계 또는 전자 설계 자동화 소프트웨어 제품군의 일부일 수 있다. 일부 실시 예들에서, 표준 셀 애플리케이션(1035)을 실행하기 위한 명령어들은 메모리 디바이스(1010)내에 저장될 수 있다. 표준 셀 애플리케이션(1035)은 메모리 디바이스(1010)로부터의 표준 셀 애플리케이션과 연관된 명령어들을 사용하여 CPU 코어들(1030A-1030N) 중 하나 이상에 의해 실행될 수 있다. 일 예에서, 표준 셀 애플리케이션(1035)은 사용자가 집적 회로 설계를 돕기 위해 메모리 시스템(100)의 미리 생성된 개략적 및/또는 레이아웃 설계들 또는 메모리 시스템(100)의 일부를 이용할 수 있게 한다. 집적 회로의 레이아웃 설계가 완료된 후에, 예를 들어, 메모리 시스템(100) 또는 메모리 시스템(100)의 일부를 포함하는 다수의 집적 회로들이 제조 설비에 의해 레이아웃 설계에 따라 제조될 수 있다.
계속해서 도 10을 참조하면, 메모리 디바이스(1010)는 메모리 어레이(1045)로부터 데이터를 판독하거나 메모리 어레이(1045)에 데이터를 기입하도록 구성되는 메모리 제어기(1040)를 포함한다. 메모리 어레이(1045)는 다양한 휘발성 및/또는 비휘발성 메모리들을 포함할 수 있다. 예를 들어, 일부 실시 예들에서, 메모리 어레이(1045)는 NAND 플래시 메모리 코어들을 포함할 수 있다. 다른 실시 예에서, 메모리 어레이(1045)는 NOR 플래시 메모리 코어, 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 코어, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 코어, 자기 저항성 랜덤 액세스 메모리(Magnetoresistive Random Access Memory; MRAM) 코어, 상 변화 메모리(Phase Change Memory; PCM) 코어, 저항성 랜덤 액세스 메모리(Resistive Random Access Memory; ReRAM) 코어, 3D XPoint 메모리 코어, 강유전성 랜덤 액세스 메모리(ferroelectric random-access memory; FeRAM) 코어 및 메모리 어레이 내에서 사용하기에 적합한 다른 유형의 메모리 코어를 포함할 수 있다. 메모리 어레이(1045) 내의 메모리들은 메모리 제어기(1040)에 의해 개별적으로 그리고 독립적으로 제어될 수 있다. 즉, 메모리 제어기(1040)는 메모리 어레이(1045) 내의 각 메모리와 개별적으로 그리고 독립적으로 통신하도록 구성될 수 있다. 메모리 어레이(1045)와 통신함으로써, 메모리 제어기(1040)는 호스트 디바이스(1005)로부터 수신된 명령어들에 응답하여 메모리 어레이로부터 데이터를 판독하거나 메모리 어레이에 데이터를 기입하도록 구성될 수 있다. 메모리 디바이스(1010)의 일부로서 도시되지만, 일부 실시 예들에서, 메모리 제어기(1040)는 호스트 디바이스(1005)의 일부 또는 컴퓨팅 시스템(1000)의 다른 구성요소의 일부일 수 있고, 메모리 디바이스와 연관될 수 있다. 메모리 제어기(1040)는 본 명세서에서 설명된 기능들을 수행하기 위한 소프트웨어, 하드웨어, 펌웨어, 또는 이들의 조합 중 어느 하나에서 로직 회로로서 구현될 수 있다. 예를 들어, 일부 실시 예들에서, 메모리 제어기(1040)는 호스트 디바이스(1005)로부터 요청을 수신 시 메모리 디바이스(1010)의 메모리 어레이(1045)에 저장된 표준 셀 애플리케이션(1035)과 연관된 명령어들을 검색하도록 구성될 수 있다.
컴퓨팅 시스템(1000)의 일부 구성요소들만이 도 10에 도시되고 설명된다는 것이 이해될 것이다. 그러나, 컴퓨팅 시스템(1000)은 다양한 배터리들 및 전원들, 네트워킹 인터페이스들, 라우터들, 스위치들, 외부 메모리 시스템들, 제어기들 등과 같은 다른 구성요소들을 포함할 수 있다. 일반적으로 말하면, 컴퓨팅 시스템(1000)은 본 명세서에서 설명된 기능들을 수행하는 데 필요하거나 바람직한 것으로 고려되는 다양한 하드웨어, 소프트웨어 및/또는 펌웨어 구성요소들 중 어느 하나를 포함할 수 있다. 유사하게, 호스트 디바이스(1005), 입력 디바이스들(1015), 출력 디바이스들(1020), 및 메모리 제어기(1040) 및 메모리 어레이(1045)를 포함하는 메모리 디바이스(1010)도 본 명세서에서 설명된 기능들을 수행하는 데 필요하거나 바람직한 것으로 고려되는 다른 하드웨어, 소프트웨어, 및/또는 펌웨어 구성요소들을 포함할 수 있다.
본 설명의 일 양태는 메모리 시스템에 관한 것이다. 일부 실시 예들에서, 메모리 시스템은 메모리 셀 및 메모리 셀에 연결되는 비트 라인을 포함한다. 일부 실시 예들에서, 메모리 시스템은 i) 메모리 셀을 바이어스하기 위한 전압원 및 ii) 메모리 셀을 통하는 전류를 감지하기 위한 센서 중 선택된 하나를 비트 라인에 전기적으로 결합시키기 위한 트랜지스터 쌍을 포함한다. 일부 실시 예들에서, 메모리 시스템은 제1 트랜지스터를 포함하며, 제1 트랜지스터 및 비트 라인은 트랜지스터 쌍과 메모리 셀 사이에 직렬로 연결된다.
본 설명의 일 양태는 메모리 시스템을 동작시키는 방법에 관한 것이다. 일 양태에서, 방법은 메모리 제어기에 의해, 메모리 셀에 제1 펄스를 인가하는 단계를 포함한다. 제1 펄스는 제1 시간에 제1 에지를 갖고, 제1 에지에 후속하여 제2 시간에 제2 에지를 가진다. 일 양태에서, 방법은 제1 펄스의 제1 에지에 응답하여 메모리 제어기에 의해, 전압원을 비트 라인에 전기적으로 결합시키기 위해 제1 지속 기간 동안 제1 트랜지스터에 제1 전압을 인가하는 단계를 포함한다. 제1 트랜지스터는 메모리 셀의 비트 라인을 통해 메모리 셀에 연결될 수 있다. 일 양태에서, 제1 지속 기간은 제1 시간과 제2 시간 사이에 있다. 일 양태에서, 방법은 제1 펄스의 제1 에지에 응답하여 메모리 제어기에 의해, 센서를 비트 라인으로부터 전기적으로 분리시키기 위해 제1 지속 기간 동안 제2 트랜지스터에 제2 전압을 인가하는 단계를 포함한다. 제1 트랜지스터의 소스 전극 및 제2 트랜지스터의 소스 전극은 메모리 셀의 비트 라인을 통해 메모리 셀에 연결될 수 있다. 일 양태에서, 방법은 전압원을 비트 라인으로부터 전기적으로 분리시키기 위해 제1 지속 기간 후의 제2 지속 기간 동안 제1 트랜지스터에 제2 전압을 인가하는 단계를 포함한다. 제2 지속 기간은 제1 시간과 제2 시간 사이에 있을 수 있다. 일 양태에서, 방법은 센서를 비트 라인에 전기적으로 결합시키기 위해 제2 지속 기간 동안 제2 트랜지스터에 제1 전압을 인가하는 단계를 포함한다.
본 설명의 일 양태는 메모리 시스템에 관한 것이다. 일부 실시 예들에서, 메모리 시스템은 메모리 셀들의 세트 및 메모리 셀들의 세트에 연결되는 비트 라인을 포함한다. 일부 실시 예들에서, 메모리 시스템은 전압원과 비트 라인 사이에 연결되는 제1 트랜지스터 및 센서와 비트 라인 사이에 연결되는 제2 트랜지스터를 포함한다.
일 양태에서, 메모리 시스템은 메모리 셀들의 세트, 제1 트랜지스터, 및 제2 트랜지스터에 연결되는 메모리 제어기를 포함한다. 일 양태에서, 메모리 제어기는 전압원에 따라 메모리 셀들의 세트를 바이어스하기 위해 제2 트랜지스터를 디스에이블하면서 제1 트랜지스터를 인에이블하고, 센서에 의해 메모리 셀들의 세트를 통하는 전류를 감지하기 위해 제2 트랜지스터를 인에이블하면서 제1 트랜지스터를 디스에이블하는 것이다. 일 양태에서, 메모리 제어기는 메모리 셀들의 세트에 제1 펄스를 인가하는 것이다. 제1 펄스는 제1 시간에 제1 에지를 갖고, 제1 에지에 후속하여 제2 시간에 제2 에지를 가진다. 일 양태에서, 메모리 제어기는 제1 펄스의 제1 에지에 응답하여, 전압원을 비트 라인에 전기적으로 결합시키기 위해 제1 지속 기간 동안 제1 트랜지스터에 제1 전압을 인가하는 것이다. 제1 지속 기간은 제1 시간과 제2 시간 사이에 있다. 일 양태에서, 메모리 제어기는 제1 펄스의 제1 에지에 응답하여, 센서를 비트 라인으로부터 전기적으로 분리시키기 위해 제1 지속 기간 동안 제2 트랜지스터에 제2 전압을 인가하는 것이다.
앞서 말한 내용은 당업자들이 본 개시의 양태들을 더 양호하게 이해할 수 있도록 여러 실시 예들의 피처들의 개요를 서술한다. 당업자들은 본 명세서에 도입된 실시 예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해해야 한다. 당업자들은 또한 이러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어나지 않으면서 본 명세서에서 다양한 변화, 대체 및 변경을 행할 수 있다는 것을 인식해야 한다.
실시 예들
실시 예 1. 메모리 시스템으로서,
메모리 셀;
메모리 셀에 연결되는 비트 라인;
i) 메모리 셀을 바이어스(bias)하기 위한 전압원 및 ii) 메모리 셀을 통하는 전류를 감지하기 위한 센서 중 선택된 하나를 비트 라인에 전기적으로 결합시키기 위한 트랜지스터 쌍; 및
제1 트랜지스터를 포함하며,
제1 트랜지스터 및 비트 라인은 트랜지스터 쌍과 메모리 셀 사이에 직렬로 연결되는 것인, 메모리 시스템.
실시 예 2. 실시 예 1에 있어서,
트랜지스터 쌍은 제2 트랜지스터 및 제3 트랜지스터를 포함하고,
제2 트랜지스터의 드레인 전극은 전압원에 연결되고, 제2 트랜지스터의 소스 전극은 제1 트랜지스터의 드레인 전극에 연결되고,
제3 트랜지스터의 드레인 전극은 센서에 연결되고, 제3 트랜지스터의 소스 전극은 제1 트랜지스터의 드레인 전극에 연결되며,
제1 트랜지스터의 소스 전극은 비트 라인에 연결되는 것인, 메모리 시스템.
실시 예 3. 실시 예 2에 있어서,
메모리 셀 및 트랜지스터 쌍에 연결되는 메모리 제어기를 더 포함하며,
메모리 제어기는,
전압원에 따라 비트 라인을 통해 메모리 셀을 바이어스하기 위해 제3 트랜지스터를 디스에이블하면서 제2 트랜지스터를 인에이블하도록, 그리고
센서에 의해 메모리 셀을 통하는 전류를 감지하기 위해 제3 트랜지스터를 인에이블하면서 제2 트랜지스터를 디스에이블하기 위한 것인, 메모리 시스템.
실시 예 4. 실시 예 2에 있어서,
제1 트랜지스터의 소스 전극에 연결되는 입력, 및 제1 트랜지스터의 게이트 전극에 연결되는 출력을 포함하는 피드백 회로를 더 포함하는, 메모리 시스템.
실시 예 5. 실시 예 4에 있어서,
피드백 회로는 연산 증폭기를 포함하는 것인, 메모리 시스템.
실시 예 6. 실시 예 4에 있어서,
피드백 회로는 비트 라인에 연결되는 게이트 전극 및 제1 트랜지스터의 게이트 전극에 연결되는 드레인 전극을 포함하는 제4 트랜지스터를 포함하는 것인, 메모리 시스템.
실시 예 7. 실시 예 1에 있어서,
메모리 셀 및 트랜지스터 쌍에 연결되는 메모리 제어기를 더 포함하며,
메모리 제어기는,
메모리 셀에 제1 펄스를 인가하도록 - 제1 펄스는 제1 시간에 제1 에지를 갖고, 제1 에지에 후속하여 제2 시간에 제2 에지를 가짐 -,
제1 펄스의 제1 에지에 응답하여, 전압원을 비트 라인에 전기적으로 결합시키기 위해 제1 지속 기간 동안 트랜지스터 쌍의 제2 트랜지스터에 제1 전압을 인가하도록 - 제1 지속 기간은 제1 시간과 제2 시간 사이에 있음 -, 그리고
제1 펄스의 제1 에지에 응답하여, 센서를 비트 라인으로부터 전기적으로 분리시키기 위해 제1 지속 기간 동안 트랜지스터 쌍의 제3 트랜지스터에 제2 전압을 인가하기 위한 것인, 메모리 시스템.
실시 예 8. 실시 예 7에 있어서,
메모리 제어기는,
전압원을 비트 라인으로부터 전기적으로 분리시키기 위해 제1 지속 기간 후의 제2 지속 기간 동안 트랜지스터 쌍의 제2 트랜지스터에 제2 전압을 인가하도록 - 제2 지속 기간은 제1 시간과 제2 시간 사이에 있음 -, 그리고
센서를 비트 라인에 전기적으로 결합시키기 위해 제2 지속 기간 동안 트랜지스터 쌍의 제3 트랜지스터에 제1 전압을 인가하기 위한 것인, 메모리 시스템.
실시 예 9. 실시 예 7에 있어서,
제1 펄스의 제1 에지는 트랜지스터 쌍의 제2 트랜지스터에 인가되는 제2 펄스의 상승 에지와 정렬되는 것인, 메모리 시스템.
실시 예 10. 실시 예 1에 있어서,
비트 라인을 통해 제1 트랜지스터에 연결되는 메모리 셀들의 세트를 더 포함하는, 메모리 시스템.
실시 예 11. 실시 예 1에 있어서,
메모리 셀은 플래시 메모리 셀인 것인, 메모리 시스템.
실시 예 12. 실시 예 1에 있어서,
비트 라인에서의 전압을 조정하기 위한 바이어스 회로를 더 포함하며,
바이어스 회로는,
다른 메모리 셀, 및
다른 메모리 셀에서의 전압을 감지하고 비트 라인에서의 전압을 제어하기 위해 제1 트랜지스터의 게이트 전극에서의 전압을 조정하기 위한 피드백 회로를 포함하는 것인, 메모리 시스템.
실시 예 13. 방법으로서,
메모리 제어기에 의해, 메모리 셀에 제1 펄스를 인가하는 단계 - 제1 펄스는 제1 시간에 제1 에지를 갖고, 제1 에지에 후속하여 제1 시간 후의 제2 시간에 제2 에지를 가짐 -;
제1 펄스의 제1 에지에 응답하여 메모리 제어기에 의해, 전압원을 비트 라인에 전기적으로 결합시키기 위해 제1 지속 기간 동안 제1 트랜지스터에 제1 전압을 인가하는 단계 - 제1 트랜지스터는 메모리 셀의 비트 라인을 통해 메모리 셀에 전기적으로 결합되고, 제1 지속 기간은 제1 시간과 제2 시간 사이에 있음 -; 및
제1 펄스의 제1 에지에 응답하여 메모리 제어기에 의해, 센서를 비트 라인으로부터 전기적으로 분리시키기 위해 제1 지속 기간 동안 제2 트랜지스터에 제2 전압을 인가하는 단계 - 제1 트랜지스터의 소스 전극 및 제2 트랜지스터의 소스 전극이 메모리 셀의 비트 라인을 통해 메모리 셀에 전기적으로 결합됨 -; 를 포함하는, 방법.
실시 예 14. 실시 예 13에 있어서,
전압원을 비트 라인으로부터 전기적으로 분리시키기 위해 제1 지속 기간 후의 제2 지속 기간 동안 제1 트랜지스터에 제2 전압을 인가하는 단계 - 제2 지속 기간은 제1 시간과 제2 시간 사이에 있음 -, 및
센서를 비트 라인에 전기적으로 결합시키기 위해 제2 지속 기간 동안 제2 트랜지스터에 제1 전압을 인가하는 단계를 더 포함하는, 방법.
실시 예 15. 실시 예 14에 있어서,
제1 펄스의 제1 에지는 제1 트랜지스터에 인가되는 제2 펄스의 상승 에지와 정렬되는 것인, 방법.
실시 예 16. 실시 예 13에 있어서,
메모리 셀은 플래시 메모리 셀인 것인, 방법.
실시 예 17. 메모리 시스템으로서,
메모리 셀들의 세트;
메모리 셀들의 세트에 연결되는 비트 라인;
전압원과 비트 라인 사이에 연결되는 제1 트랜지스터; 및
센서와 비트 라인 사이에 연결되는 제2 트랜지스터를 포함하는, 메모리 시스템.
실시 예 18. 실시 예 17에 있어서,
메모리 셀들의 세트, 제1 트랜지스터 및 제2 트랜지스터에 연결되는 메모리 제어기를 더 포함하며,
메모리 제어기는,
전압원에 따라 메모리 셀들의 세트를 바이어스하기 위해 제2 트랜지스터를 디스에이블하면서 제1 트랜지스터를 인에이블하고,
센서에 의해 메모리 셀들의 세트를 통하는 전류를 감지하기 위해 제2 트랜지스터를 인에이블하면서 제1 트랜지스터를 디스에이블하기 위한 것인, 메모리 시스템.
실시 예 19. 실시 예 18에 있어서,
메모리 제어기는,
메모리 셀들의 세트에 제1 펄스를 인가하고 - 제1 펄스는 제1 시간에 제1 에지를 갖고, 제1 에지에 후속하여 제1 시간 후의 제2 시간에 제2 에지를 가짐 -,
제1 펄스의 제1 에지에 응답하여, 전압원을 비트 라인에 전기적으로 결합시키기 위해 제1 지속 기간 동안 제1 트랜지스터에 제1 전압을 인가하며 - 제1 지속 기간은 제1 시간과 제2 시간 사이에 있음 -,
제1 펄스의 제1 에지에 응답하여, 센서를 비트 라인으로부터 전기적으로 분리시키기 위해 제1 지속 기간 동안 제2 트랜지스터에 제2 전압을 인가하기 위한 것인, 메모리 시스템.
실시 예 20. 실시 예 19에 있어서,
메모리 셀들의 세트는 플래시 메모리 셀들의 세트이고,
메모리 제어기는 메모리 제어기와 플래시 메모리 셀의 세트 사이에 연결되는 워드 라인을 통해 플래시 메모리 셀들의 세트에 제1 펄스를 인가하기 위한 것인, 메모리 시스템.
Claims (9)
- 메모리 시스템으로서,
메모리 셀;
상기 메모리 셀에 연결되는 비트 라인;
i) 상기 메모리 셀을 바이어스(bias)하기 위한 전압원 및 ii) 상기 메모리 셀을 통하는 전류를 감지하기 위한 센서 중 선택된 하나를 상기 비트 라인에 전기적으로 결합시키기 위한 트랜지스터 쌍;
상기 트랜지스터 쌍 각각과 상기 비트 라인 사이에 결합되는 제1 트랜지스터 - 상기 제1 트랜지스터의 소스 전극은 상기 비트 라인에 연결됨 -; 및
상기 제1 트랜지스터의 상기 소스 전극에 연결되는 입력과, 상기 제1 트랜지스터의 게이트 전극에 연결되는 출력을 포함하는 피드백 회로
를 포함하는, 메모리 시스템. - 제1항에 있어서,
상기 트랜지스터 쌍은 제2 트랜지스터 및 제3 트랜지스터를 포함하고,
상기 제2 트랜지스터의 드레인 전극은 상기 전압원에 연결되고, 상기 제2 트랜지스터의 소스 전극은 상기 제1 트랜지스터의 드레인 전극에 연결되고,
상기 제3 트랜지스터의 드레인 전극은 상기 센서에 연결되고, 상기 제3 트랜지스터의 소스 전극은 상기 제1 트랜지스터의 상기 드레인 전극에 연결되는 것인, 메모리 시스템. - 제2항에 있어서,
상기 메모리 셀 및 상기 트랜지스터 쌍에 연결되는 메모리 제어기를 더 포함하며,
상기 메모리 제어기는,
상기 전압원에 따라 상기 비트 라인을 통해 상기 메모리 셀을 바이어스하기 위해 상기 제3 트랜지스터를 디스에이블하면서 상기 제2 트랜지스터를 인에이블하도록, 그리고
상기 센서에 의해 상기 메모리 셀을 통하는 상기 전류를 감지하기 위해 상기 제3 트랜지스터를 인에이블하면서 상기 제2 트랜지스터를 디스에이블하기 위한 것인, 메모리 시스템. - 제1항에 있어서,
상기 피드백 회로는 상기 비트 라인에 연결되는 게이트 전극 및 상기 제1 트랜지스터의 상기 게이트 전극에 연결되는 드레인 전극을 포함하는 제4 트랜지스터를 포함하는 것인, 메모리 시스템. - 제1항에 있어서,
상기 메모리 셀 및 상기 트랜지스터 쌍에 연결되는 메모리 제어기를 더 포함하며,
상기 메모리 제어기는,
상기 메모리 셀에 제1 펄스를 인가하도록 - 상기 제1 펄스는 제1 시간에 제1 에지를 갖고, 상기 제1 에지에 후속하여 제2 시간에 제2 에지를 가짐 -,
상기 제1 펄스의 상기 제1 에지에 응답하여, 상기 전압원을 상기 비트 라인에 전기적으로 결합시키기 위해 제1 지속 기간 동안 상기 트랜지스터 쌍의 제2 트랜지스터에 제1 전압을 인가하도록 - 상기 제1 지속 기간은 상기 제1 시간과 상기 제2 시간 사이에 있음 -, 그리고
상기 제1 펄스의 상기 제1 에지에 응답하여, 상기 센서를 상기 비트 라인으로부터 전기적으로 분리시키기 위해 상기 제1 지속 기간 동안 상기 트랜지스터 쌍의 제3 트랜지스터에 제2 전압을 인가하기 위한 것인, 메모리 시스템. - 제5항에 있어서,
상기 메모리 제어기는,
상기 전압원을 상기 비트 라인으로부터 전기적으로 분리시키기 위해 상기 제1 지속 기간 후의 제2 지속 기간 동안 상기 트랜지스터 쌍의 상기 제2 트랜지스터에 상기 제2 전압을 인가하도록 - 상기 제2 지속 기간은 상기 제1 시간과 상기 제2 시간 사이에 있음 -, 그리고
상기 센서를 상기 비트 라인에 전기적으로 결합시키기 위해 상기 제2 지속 기간 동안 상기 트랜지스터 쌍의 상기 제3 트랜지스터에 상기 제1 전압을 인가하기 위한 것인, 메모리 시스템. - 제5항에 있어서,
상기 제1 펄스의 상기 제1 에지는 상기 트랜지스터 쌍의 상기 제2 트랜지스터에 인가되는 제2 펄스의 상승 에지와 정렬되는 것인, 메모리 시스템. - 방법으로서,
메모리 제어기에 의해, 메모리 셀에 제1 펄스를 인가하는 단계 - 상기 제1 펄스는 제1 시간에 제1 에지를 갖고, 상기 제1 에지에 후속하여 상기 제1 시간 후의 제2 시간에 제2 에지를 가짐 -;
상기 제1 펄스의 상기 제1 에지에 응답하여 상기 메모리 제어기에 의해, 전압원을 비트 라인에 전기적으로 결합시키기 위해 제1 지속 기간 동안 제1 트랜지스터에 제1 전압을 인가하는 단계 - 상기 제1 트랜지스터는 상기 메모리 셀의 상기 비트 라인을 통해 상기 메모리 셀에 전기적으로 결합되고, 상기 제1 지속 기간은 상기 제1 시간과 상기 제2 시간 사이에 있음 -;
상기 제1 펄스의 상기 제1 에지에 응답하여 상기 메모리 제어기에 의해, 센서를 상기 비트 라인으로부터 전기적으로 분리시키기 위해 상기 제1 지속 기간 동안 제2 트랜지스터에 제2 전압을 인가하는 단계 - 상기 제1 트랜지스터의 소스 전극 및 상기 제2 트랜지스터의 소스 전극이 상기 메모리 셀의 상기 비트 라인을 통해 상기 메모리 셀에 전기적으로 결합되고, 제3 트랜지스터가, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각과, 상기 비트 라인 사이에 결합되고, 상기 제3 트랜지스터의 소스 전극은 상기 비트 라인에 연결됨 -; 및
피드백 회로에 의해, 상기 비트 라인에서의 전압을 감지하고, 감지된 전압에 따라 바이어스 전압을 생성하여 상기 비트 라인에서의 전압을 조절하는 단계 - 상기 피드백 회로는 상기 제3 트랜지스터의 소스 전극에 연결되는 입력, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 출력을 포함함 -
를 포함하는, 방법. - 메모리 시스템으로서,
메모리 셀들의 세트;
상기 메모리 셀들의 세트에 연결되는 비트 라인;
전압원과 상기 비트 라인 사이에 연결되는 제1 트랜지스터;
센서와 상기 비트 라인 사이에 연결되는 제2 트랜지스터
상기 제1 및 제2 트랜지스터의 각각과, 상기 비트 라인 사이에 결합되는 제3 트랜지스터 - 상기 제3 트랜지스터는 상기 제1 및 제2 트랜지스터의 각각에 결합되는 제1 전극과, 상기 비트 라인에 결합되는 제2 전극을 포함함 -; 및
상기 제3 트랜지스터의 제2 전극에 연결되는 입력, 및 상기 제3 트랜지스터의 제3 전극에 연결되는 출력을 포함하는 피드백 회로
를 포함하는, 메모리 시스템.
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