KR102670408B1 - 표시장치 - Google Patents
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Abstract
본 발명에 의한 표시장치는 하나 이상의 트랜지스터를 포함하는 픽셀 및 트랜지스터의 게이트전극과 연결되는 게이트라인을 포함한다. 게이트라인은 적어도 일부 영역에서 동일한 게이트신호를 공급받는 두 개의 게이트라인로 분리된다.
본 발명의 실시 예에 의한 표시장치는 제1 게이트신호에 의해서 제어되는 제1 트랜지스터, 제2 게이트신호에 의해서 제어되는 제2 및 제3 트랜지스터를 포함한다. 제1 게이트신호는 제1 게이트라인를 통해서 공급된다. 메인 제2 게이트라인은 제2 게이트신호를 공급하며, 제2 트랜지스터와 연결된다. 서브 제2 게이트라인은 제2 게이트신호를 공급하며, 제3 트랜지스터와 연결된다.
본 발명의 실시 예에 의한 표시장치는 제1 게이트신호에 의해서 제어되는 제1 트랜지스터, 제2 게이트신호에 의해서 제어되는 제2 및 제3 트랜지스터를 포함한다. 제1 게이트신호는 제1 게이트라인를 통해서 공급된다. 메인 제2 게이트라인은 제2 게이트신호를 공급하며, 제2 트랜지스터와 연결된다. 서브 제2 게이트라인은 제2 게이트신호를 공급하며, 제3 트랜지스터와 연결된다.
Description
본 발명은 표시장치에 관한 것이다.
평판 표시장치(FPD; Flat Panel Display)는 소형화 및 경량화에 유리한 장점으로 인해서 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북컴퓨터, 태블릿 등의 휴대용 컴퓨터나 휴대 전화 단말기 등에 폭넓게 이용되고 있다. 이러한 평판 표시장치는 액정표시장치{Liquid Crystal Display; LCD), 플라즈마 표시장치(Plasma Display Panel; PDP), 전계 방출표시장치{Field Emission Display; FED) 및 유기발광다이오드 표시장치(Organic Light Emitting diode Display; 이하, OLED) 등이 있다.
일반적으로 표시장치는 게이트신호에 의해서 턴-온 되는 트랜지스터를 이용하여 데이터전압을 픽셀에 공급한다. 표시패널의 사이즈가 커지고 해상도가 높아지면서 게이트라인의 길이가 길어지고 게이트라인에 연결되는 트랜지스터들이 많아지면서, 게이트신호의 지연 현상으로 인하여 휘도 불균일에 의한 문제점이 나타타고 있다.
본 발명은 게이트신호의 지연 현상을 개선할 수 있는 표시장치를 제공하기 위한 것이다.
본 발명에 의한 표시장치는 하나 이상의 트랜지스터를 포함하는 픽셀 및 트랜지스터의 게이트전극과 연결되는 게이트라인을 포함한다. 게이트라인은 적어도 일부 영역에서 동일한 게이트신호를 공급받는 두 개의 게이트라인로 분리된다.
본 발명의 실시 예에 의한 표시장치는 제1 게이트신호에 의해서 제어되는 제1 트랜지스터, 제2 게이트신호에 의해서 제어되는 제2 및 제3 트랜지스터를 포함한다. 제1 게이트신호는 제1 게이트라인를 통해서 공급된다. 메인 제2 게이트라인은 제2 게이트신호를 공급하며, 제2 트랜지스터와 연결된다. 서브 제2 게이트라인은 제2 게이트신호를 공급하며, 제3 트랜지스터와 연결된다.
본 발명에 의한 표시장치는 동일한 게이트신호를 인가하는 게이트라인을 적어도 일부 구간에서는 이중 라인으로 형성하기 때문에, 게이트신호의 지연 현상을 개선할 수 있다.
본 발명은 이중 라인 중에서 어느 하나의 게이트라인에 오픈 불량이 발생하여도 동작 불능 상태가 안되기 때문에, 오픈 불량으로 인해서 생산 수율이 낮아지는 것을 개선할 수 있다.
본 발명은 게이트라인을 이중 라인으로 형성하기 때문에, 게이트라인의 폭을 넓히지 않으면서도 게이트신호의 지연 현상을 개선할 수 있다. 본 발명은 게이트라인의 폭을 기존의 설계에서와 동일하게 설정할 수 있기 때문에, 트랜지스터의 소자 특성이 변할 가능성을 배제할 수 있다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면이다.
도 2는 제1 실시 예에 의한 게이트라인을 나타내는 도면이다.
도 3은 제2 실시 예에 의한 게이트라인을 나타내는 도면이다.
도 4는 시프트레지스터의 구성을 나타내는 도면이다.
도 5는 본 발명에 의한 픽셀 구조를 나타내는 도면이다.
도 6은 제1 실시 예에 의한 픽셀 어레이를 나타내는 도면이다.
도 7은 제1 실시 예에 의한 픽셀 어레이의 단면을 나타내는 도면이다.
도 8은 제2 실시 예에 의한 픽셀 어레이를 나타내는 도면이다.
도 9는 제2 실시 예에 의한 픽셀 어레이의 단면을 나타내는 도면이다.
도 10은 본 발명에 의한 쇼트 불량을 리페어하는 방법을 나타내는 도면이다.
도 2는 제1 실시 예에 의한 게이트라인을 나타내는 도면이다.
도 3은 제2 실시 예에 의한 게이트라인을 나타내는 도면이다.
도 4는 시프트레지스터의 구성을 나타내는 도면이다.
도 5는 본 발명에 의한 픽셀 구조를 나타내는 도면이다.
도 6은 제1 실시 예에 의한 픽셀 어레이를 나타내는 도면이다.
도 7은 제1 실시 예에 의한 픽셀 어레이의 단면을 나타내는 도면이다.
도 8은 제2 실시 예에 의한 픽셀 어레이를 나타내는 도면이다.
도 9는 제2 실시 예에 의한 픽셀 어레이의 단면을 나타내는 도면이다.
도 10은 본 발명에 의한 쇼트 불량을 리페어하는 방법을 나타내는 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명에 도시된 회로도에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 p 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면이다.
도 1을 참조하면, 본 발명에 의한 유기발광다이오드 표시장치는 픽셀들(P)이 매트릭스 형태로 배열되는 표시패널(100), 데이터 구동부(120), 게이트 구동부(130,140) 및 타이밍 콘트롤러(110)를 구비한다.
표시패널(100)은 픽셀(P)들이 배치되어 영상을 표시하는 픽셀 어레이(100A) 및 시프트레지스터(140)가 배치되고 영상을 표시하지 않는 비표시부(100B)를 포함한다.
픽셀 어레이(100A)는 복수 개의 픽셀(P)들을 포함하고, 각각의 픽셀(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 픽셀(P)들은 제1 내지 제n 픽셀라인(HL1 내지 HL(n))들을 따라 배열된다. 각각의 픽셀(P)은 컬럼라인(Column Line)을 따라 배열되는 데이터라인들(DL1~DL(m)) 중에서 어느 하나와 연결되고, 픽셀라인(HL)을 따라 배열되는 게이트라인들(GL1~GL(n))들 중에서 어느 하나와 연결된다. 제1 픽셀라인(HL1)에 배치된 픽셀(P)들은 제1 게이트라인(GL1)과 연결되고, 제n 픽셀라인(HL(n))에 배치된 픽셀(P)들은 제n 게이트라인(GL(n))과 연결된다.
타이밍 콘트롤러(110)는 데이터 구동부(120) 및 게이트 구동부(130,140)의 구동 타이밍을 제어하기 위한 것이다. 이를 위해서 타이밍 콘트롤러(110)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 재정렬하여 데이터 구동부(120)에 공급한다. 또한, 타이밍 콘트롤러(110)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다.
데이터 구동부(120)는 데이터라인부(DL)를 구동하기 위한 것이다. 이를 위해서 데이터 구동부(120)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(110)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환하여 데이터라인(DL)들에 공급한다.
게이트 구동부(130,140)는 레벨 시프터(130) 및 시프트레지스터(140)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성되고, 시프트레지스터(140)는 표시패널(100)의 비표시영역(100B)에 형성되는 게이트-인-패널(Gate In Panel; 이하 GIP) 방식으로 형성된다.
레벨 시프터(130)는 타이밍 콘트롤러(110)의 제어하에 클럭신호들 및 스타트신호(VST) 등의 게이트 제어신호(GDC)를 레벨 쉬프팅한 후 시프트레지스터(140)에 공급한다. 시프트레지스터(140)는 레벨 시프터(130)로부터 제공받는 게이트 제어신호(GDC)를 바탕으로 게이트신호를 샌성한다.
도 2 및 도 3은 게이트신호를 인가받는 게이트라인의 실시 예를 나타내는 도면들이다. 특히, 도 2 및 도 3은 제n 픽셀라인(HL(n))에 배치된 픽셀(P)에 인가되는 게이트신호(GS(n))를 인가받는 게이트라인(GL(n))을 도시하고 있다.
도 2를 참조하면, 제1 실시 예에 의한 픽셀들(P1,P2,P3)은 게이트신호(GS(n))에 응답하여 동작하는 제1 스위칭 트랜지스터(ST1)를 포함한다. 본 명세서에서 픽셀들(P1,P2,P3) 각각은 게이트라인과 연결되는 트랜지스터들, 예컨대 도 1에서와 같이 제1 스위칭 트랜지스터(ST1)들이 배치되는 영역으로 정의될 수 있다. 제1 실시 예에 의한 게이트라인(GL(n))은 픽셀들(P1,P2,P3)을 가로지르며, 픽셀(P)을 벗어난 위치에서 메인 게이트라인(GL(n)a) 및 서브 게이트라인(GL(n)b)으로 분리된다. 본 명세서에서 메인 게이트라인(GL(n)a) 및 서브 게이트라인(GL(n)b)은 기능적으로 구분되는 것이 아니라, 동일한 게이트신호(GS(n))를 인가받되 물리적으로 분리된 게이트라인을 구분하기 위한 것이다.
제1 실시 예의 게이트라인(GL(n))은 일부 구간에서 이중 라인으로 형성되기 때문에, 게이트신호(GS(n))의 지연 현상을 개선할 수 있다. 제1 실시 예에서 게이트라인(GL(n))은 픽셀(P)의 내부 영역을 벗어난 위치에서 이중 라인으로 형성되기 때문에, 픽셀(P) 내부 어레이 설계는 기존과 동일하게 할 수 있다. 따라서, 어레이 설계를 크게 변경하지 않으면서 게이트신호(GS(n))의 지연 현상을 개선할 수 있다.
도 3을 참조하면, 제2 실시 예에 의한 픽셀들(P1,P2,P3)은 게이트신호(GS(n))에 응답하는 제2 스위칭 트랜지스터(ST2) 및 제3 스위칭 트랜지스터(ST3)를 포함한다. 제2 실시 예에 의한 게이트라인(GL(n))은 메인 게이트라인(GL(n)a) 및 서브 게이트라인(GL(n)b)을 포함한다. 메인 게이트라인(GL(n)a)은 제2 스위칭 트랜지스터(ST2)에 게이트신호(GS(n))를 인가하고, 서브 게이트라인(GL(n)b)은 제3 스위칭 트랜지스터(ST3)에 게이트신호(GS(n))를 인가한다.
메인 게이트라인(GL(n)a) 및 서브 게이트라인(GL(n)b)은 픽셀(P) 영역을 벗어난 위치에서 보조패턴(RP)을 통해서 서로 연결될 수 있다. 도 3에서는 각각의 픽셀들(P1,P2,P3) 사이마다 보조패턴(RP)이 위치하는 실시 예를 도시하고 있지만, 보조패턴(RP)의 개수는 이에 한정되지 않는다. 특히, 보조패턴(RP)은 시프트레지스터(140)가 배치된 비표시부(100B)에 위치하여, 하나의 게이트라인(GL(n))이 시프트레지스터(140)의 출력단에 연결되는 구조로 이루어질 수 있다.
제2 실시 예에서, 동일한 게이트신호를 인가받는 제2 스위칭 트랜지스터(ST2)와 제3 스위칭 트랜지스터(ST3)는 각각 메인 게이트라인(GL(n)a)과 서브 게이트라인(GL(n)b)을 통해서 게이트신호(GS(n))를 인가받기 때문에, 게이트신호(GS(n))의 지연 현상을 개선하기에 더욱 유리하다. 게이트라인에 연결되는 트랜지스터들이 많을수록 게이트신호에 영향을 주는 부하(load)가 증가하고, 게이트신호의 지연 현상이 증가한다. 특히, 유기발광 다이오드의 픽셀들은 동일한 게이트신호를 인가받는 트랜지스터들이 2개 이상인 경우가 많기 때문에, 게이트신호들의 지연 문제가 더욱 심해진다. 본 발명은 동일한 게이트신호를 인가받는 트랜지스터들에 연결되는 게이트라인을 분리함으로써 게이트신호의 지연 현상을 완화할 수 있다.
이와 같이, 본 발명은 동일한 게이트신호(GS(n))를 공급하는 게이트라인(GL(n))이 적어도 일부 구간에서 메인 게이트라인(GL(n)a)과 서브 게이트라인(GL(n)b)으로 분리되기 때문에, 게이트신호(GS(n))가 지연되는 현상을 개선할 수 있다.
본 발명은 메인 게이트라인(GL(n)a) 또는 서브 게이트라인(GL(n)b)에서 오픈(open) 불량이 발생한다고 할지라도, 메인 게이트라인(GL(n)a)과 서브 게이트라인(GL(n)b)은 보조패턴(RP)을 통해서 연결된 상태이기 때문에 구동 불량이 방지될 수 있다.
또한, 메인 게이트라인(GL(n)a) 또는 서브 게이트라인(GL(n)b)이 다른 금속층과 쇼트(short) 현상이 발생할지라도 리페어 공정을 통해서 게이트신호를 원활히 인가할 수 있다. 쇼트 현상을 리페어하는 방법은 구체적인 실시 예를 통해서 후술하기로 한다.
이하, 본 발명을 적용한 유기발광 표시장치의 구체적인 실시 예를 살펴보기로 한다.
도 4는 본 발명에 의한 시프트레지스터의 구성을 나타내는 도면이다. 도 4는 제n 픽셀라인(HL(n))에 배치된 픽셀(P)들을 구동하기 위한 게이트신호가 에미션신호(EM(n)), 제1 스캔신호(SCAN1(n)) 및 제2 스캔신호(SCAN2(n))를 포함하는 실시 예를 도시하고 있다.
도 4를 참조하면, 본 발명에 의한 시프트레지스터는 에미션신호 생성부(141) 및 스캔신호 생성부(143)를 포함한다.
에미션신호 생성부(141)는 제1 내지 제n 에미션 드라이버(EMD1~EMD(n))를 포함한다. 제1 에미션 드라이버(EMD1)는 제1 에미션신호(EM1)를 생성하여, 제1 픽셀라인(HL1)의 에미션 라인(EML(1))에 인가한다. 제2 에미션 드라이버(EMD2)는 에미션신호(EM2)를 생성하고, 제2 픽셀라인(HL2)의 에미션 라인(EML(2))에 인가한다. 제n 에미션 드라이버(EMD(n))는 에미션신호(EM(n))를 생성하고, 제n 픽셀라인(HL(n))의 에미션 라인(EML(n))에 인가한다.
스캔신호 생성부(143)는 제1 내지 제n 스캔 드라이버(SD1~SD(n))를 포함한다. 제1 스캔 드라이버(SD1)는 제1 스캔신호(SCAN1(1))를 생성하여 제1 픽셀라인(HL1)의 제1 스캔라인(SL1(1))에 인가하고, 제2 스캔신호(SCAN2(1))를 생성하여 제1 픽셀라인(HL1)의 제2 스캔라인(SL2(1))에 인가한다. 제2 스캔 드라이버(SD2)는 제1 스캔신호(SCAN1(2))를 생성하여 제2 픽셀라인(HL2)의 제1 스캔라인(SL1(2))에 인가하고, 제2 스캔신호(SCAN2(2))를 생성하여 제2 픽셀라인(HL2)의 제2 스캔라인(SL2(2))에 인가한다. 제n 스캔 드라이버(SD(n))는 제1 스캔신호(SCAN1(n))를 생성하여 제n 픽셀라인(HL(n))의 제1 스캔라인(SL1(n))에 인가하고, 제2 스캔신호(SCAN2(n))를 생성하여 제n 픽셀라인(HL(n))의 제2 스캔라인(SL2(n))에 인가한다.
도 4에서 스캔 드라이버들(SD1~SD(n)) 각각이 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)를 생성하는 실시 예를 도시하고 있지만, 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)는 별도의 스캔 드라이버에서 각각 출력될 수 있다.
도 4에 도시된 에미션라인들(EML1~EML(n)), 제1 스캔라인들(SL1(1)~SL1(n)) 및 제2 스캔라인들(SL2(1)~SL2(n)) 중 적어도 어느 하나는 픽셀 어레이(100A) 영역 내에서 일부 구간이 분리된다. 도 5를 참조하여, 에미션라인들(EML(1)~EML(n)), 제1 스캔라인들(SL1(1)~SL1(n)) 및 제2 스캔라인들(SL2(1)~SL2(n))이 분리되는 실시 예를 살펴보면 다음과 같다.
도 5는 본 발명에 의한 픽셀 구조를 나타내는 도면이다. 도 5에 도시된 픽셀은 제n 픽셀라인(HL(n))에 배치된 픽셀들을 도시하고 있다.
도 5를 참조하면, 실시 예에 의한 픽셀은 유기발광다이오드(OLED), 구동 트랜지스터(DT), 제1 내지 제5 트랜지스터들(T1~T5) 및 스토리지 커패시터(Cst)를 포함한다.
유기발광다이오드(OLED)는 구동 트랜지스터(DT)로부터 공급되는 구동 전류에 의해 발광한다. 유기발광다이오드(OLED)의 애노드전극은 제5 노드(N5)에 접속되고, 캐소드전극은 저전위전압(VSS)의 입력단에 접속된다.
구동 트랜지스터(DT)는 자신의 소스-게이트 간 전압(Vsg)에 따라 유기발광다이오드(OLED)에 인가되는 구동전류를 제어한다. 구동 트랜지스터(DT)는 제1 노드(N1)에 접속되는 게이트전극, 제3 노드(N3)에 접속되는 소스전극, 및 제2 노드(N2)에 접속되는 드레인전극을 포함한다.
제1 트랜지스터(T1)는 제1 스캔라인(SL1(n))에 접속되는 게이트전극, 제1 데이터라인(DL1)에 접속되는 소스전극, 및 제4 노드(N4)에 접속되는 드레인전극을 포함한다. 제1 트랜지스터(T1)는 제1 스캔신호(SCAN1(n))에 응답하여, 데이터전압(Vdata)을 제4 노드(N4)에 인가한다.
제2 트랜지스터(T2)는 메인 제2 스캔라인(SL2(n)a)에 접속되는 게이트전극, 제1 노드(N1)에 접속된 드레인전극, 제2 노드(N2) 접속된 소스전극을 포함한다. 제2 트랜지스터(T2)는 제2 스캔신호(SCAN2(n))에 응답하여, 제1 노드(N1) 및 제1 노드(N1)를 다이오드 커넥팅(Diode Connecting) 시킨다.
제3 트랜지스터(T3)는 메인 에미션라인(EML(n)a)에 접속된 게이트전극, 제4 노드(N4)에 접속된 소스전극, 및 초기화전압라인(VL)에 접속된 드레인전극을 포함한다. 제3 트랜지스터(T3)는 에미션신호(EM(n))에 응답하여, 초기화 전압(Vini)을 제4 노드(N4)에 인가한다.
제4 트랜지스터(T4)는 서브 에미션라인(EML(n)b)에 접속된 게이트전극, 제2 노드(N2)에 접속된 소스전극, 및 제5 노드(N5)에 접속된 드레인전극을 포함한다. 제4 트랜지스터(T4)는 에미션신호(EM(n))에 응답하여, 제2 노드(N2)와 제5 노드(N5)를 연결시킨다.
제5 트랜지스터(T5)는 서브 제2 스캔라인(SL2(n)b)에 연결되는 게이트전극, 초기화전압라인(VL)에 연결되는 드레인전극, 및 제5 노드(N5)에 연결되는 소스전극을 포함한다. 제5 트랜지스터(T5)는 제2 스캔신호(SCAN2(n))에 응답하여, 제5 노드(N5)에 초기전압(Vinit)을 인가한다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제4 노드(N4) 사이에 접속된다. 보조 커패시터(Cgv)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속된다. 보조 커패시터(Cgv)의 제3 노드(N3)는 정전압원인 고전위전압라인(VDDL)과 연결되어서, 구동 트랜지스터(DT)의 게이트전극의 전압이 원치않는 커플링 현상에 의해서 변화되는 것을 방지한다.
도 5를 통해서 살펴본 바와 같이, 본 발명에 의한 픽셀 회로는 에미션신호(EM(n))를 공급하는 에미션라인(EML(n))이 메인 에미션라인(EML(n)a) 및 서브 에미션라인(EML(n)b)으로 분리된다. 그리고 제3 트랜지스터(T3)는 메인 에미션라인(EML(n)a)을 통해서 에미션신호(EM(n))를 공급받고, 제4 트랜지스터(T4)는 서브 에미션라인(EML(n)b)을 통해서 에미션신호(EM(n))를 공급받는다.
제2 스캔신호(SCAN2(n))를 공급하는 제2 스캔라인(SL(n))은 메인 제2 스캔라인(SL2(n)a) 및 서브 제2 스캔라인(SL2(n)b)으로 분리된다. 그리고 제2 트랜지스터(T2)는 메인 제2 스캔라인(SL2(n)a)을 통해서 제2 스캔신호(SCAN2(n))를 공급받고, 제5 트랜지스터(T5)는 서브 제2 스캔라인(SL2(n)b)을 통해서 제2 스캔신호(SCAN2(n))를 공급받는다.
도 6은 제1 실시 예에 의한 픽셀 어레이를 나타내는 도면이다. 특히, 도 6은 도 5에 도시된 픽셀로 이루어지는 제n 픽셀라인의 픽셀 어레이를 도시하고 있다.
도 6을 참조하면, 제n 픽셀라인(HL(n))에 배치된 픽셀들(P1,P2,P3) 측면에는 데이터라인들(DL1~DL3), 고전위전압라인(VDDL)들 및 초기화전압라인(VL)들이 배치된다. 픽셀들(P1,P2,P3)의 내부 영역에는 반도체층(미도시)이 형성되고, 반도체층과 게이트라인들(SL1(n),EML(n)a,EML(n)b,SL2(n)a,SL2(n)b)이 중첩되는 영역에서 트랜지스터의 게이트전극이 형성된다.
제1 픽셀(P1)의 일측에는 제1 데이터라인(DL1)이 배치되고, 타측에는 초기화전압라인(VL)이 배치된다. 제2 픽셀(P2)의 일측에는 제2 데이터라인(DL2)이 배치되고, 타측에는 초기화전압라인(VL)이 배치된다. 제1 내지 제3 데이터라인들(DL1~DL3) 각각은 제1 내지 제3 픽셀들(P1,P2,P3)과 인접하여 배치되어, 제1 내지 제3 픽셀들(P1,P2,P3)과 일대일로 연결될 수 있다. 도면에서와 같이 각각의 초기화전압라인(VL)은 제1 내지 제3 픽셀들(P1,P2,P3)과 일대일로 연결될 수 있다. 또는 하나의 초기화전압라인(VL)은 게이트라인들(SL1(n),EML(n),SL2(n))과 동일한 방향으로 배치된 수평 초기화전압라인(미도시)을 통해서 다수의 픽셀들(P1,P2,P3)과 연결될 수 있다. 고전위전압라인(VDDL)은 초기화전압라인(VL)의 측면에 배치될 수 있다. 고전위전압라인(VDDL)은 제n 픽셀라인(HL(n))에 배치된 픽셀(P)들 중에서 둘 이상의 픽셀(P)들에 고전위전압을 공급할 수 있다.
제1 스캔라인(SL1(n))은 픽셀들(P1,P2,P3)의 내부 영역을 가로지르며, 픽셀들(P1,P2,P3)의 영역 밖에서 메인 제1 스캔라인(SL1(n)a) 및 서브 제1 스캔라인(SL1(n)b)으로 분리된다. 제1 스캔라인(SL1(n))과 반도체층이 중첩되는 영역은 제1 트랜지스터의 게이트전극(T1_G)이 된다. 즉, 제1 스캔라인(SL1(n))은 도 2에 도시된 제1 실시 예를 바탕으로 구현될 수 있다.
에미션라인(EML(n))은 메인 에미션라인(EML(n)a) 및 서브 에미션라인(EML(n)b)을 포함한다. 메인 에미션라인(EML(n)a) 및 서브 에미션라인(EML(n)b)은 나란하게 배치되어 픽셀들(P1,P2,P3)의 내부 영역을 가로지른다. 메인 에미션라인(EML(n)a)과 서브 에미션라인(EML(n)b)은 에미션 보조패턴(RP_E)을 통해서 서로 연결된다. 메인 에미션라인(EML(n)a)과 서브 에미션라인(EML(n)b)은 동일한 에미션신호(EM(n))를 공급받는다. 메인 에미션라인(EML(n)a)과 반도체층이 중첩되는 영역은 제3 트랜지스터의 게이트전극(T3_G)이 된다. 서브 에미션라인(EML(n)b)과 반도체층이 중첩되는 영역은 제4 트랜지스터의 게이트전극(T4_G)이 된다.
제2 스캔라인(SL2(n))은 메인 제2 스캔라인(SL2(n)a) 및 서브 제2 스캔라인(SL2(n)b)을 포함한다. 메인 제2 스캔라인(SL2(n)a) 및 서브 제2 스캔라인(SL2(n)b)은 나란하게 배치되어 픽셀들(P1,P2,P3)의 내부 영역을 가로지른다. 메인 제2 스캔라인(SL2(n)a)과 서브 제2 스캔라인(SL2(n)b)은 스캔 보조패턴(RP_S)을 통해서 서로 연결된다. 메인 제2 스캔라인(SL2(n)a)과 서브 제2 스캔라인(SL2(n)b)은 동일한 제2 스캔신호(SCAN2(n))를 공급받는다. 메인 제2 스캔라인(SL2(n)a)과 반도체층이 중첩되는 영역은 제2 트랜지스터의 게이트전극(T2_G)이 된다. 서브 제2 스캔라인(SL2(n)b)과 반도체층이 중첩되는 영역은 제5 트랜지스터의 게이트전극(T5_G)이 된다.
즉, 에미션라인(EML(n)) 및 제2 스캔라인(SL2(n))은 도 3에 도시된 실시 예를 바탕으로 구현될 수 있다.
도 7은 I-I'를 따라 절취한 단면을 나타내는 도면이다.
도 7을 참조하여, 에미션 보조패턴 및 스캔 보조패턴이 배치되는 영역의 단면 구조를 살펴보면 다음과 같다.
기판(PI) 상에는 제1 버퍼층(BUF1)이 위치한다. 기판(PI)은 유연한 특성을 위해서 폴리이미드(Polyimide)로 이루어질 수 있다. 제1 버퍼층(BUF1) 상에 쉴드층(BSM)이 위치한다. 쉴드층(BSM)은 폴리이미드(PI)층의 전하 흐름으로 인해서 반도체층(ACT)의 전류량이 감소되는 것을 방지하는 역할을 한다. 쉴드층(BSM)은 컨택홀을 통해서 소스/드레인 전극(S/D)과 연결될 수 있다. 쉴드층(BSM) 상에는 제2 버퍼층(BUF2)이 위치한다. 제2 버퍼층(BUF2)은 쉴드층(BSM)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 트랜지스터들을 보호하는 역할을 한다. 제2 버퍼층(BUF2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 제2 버퍼층(BUF2) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 반도체층(ACT)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다. 반도체층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
게이트 절연막(GI) 상에 게이트전극(GATE) 및 에미션 보조패턴(RP_E)이 위치한다. 게이트전극(GATE)은 반도체층(ACT)과 평면상에서 중첩되는 영역에 위치한다. 에미션 보조패턴(RP_E)은 고전위전압라인(VDDL)과 평면상에서 중첩되는 영역에 위치할 수 있지만, 에미션 보조패턴(RP_E)의 위치는 이에 한정되지 않는다. 게이트전극(GATE) 및 에미션 보조패턴(RP_E)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다.
게이트전극(GATE) 상에 게이트전극(GATE)을 절연시키는 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)이 순차적으로 위치한다. 도면에는 도시하지 않았지만, 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2) 사이에는 도 5에 도시된 스토리지 커패시터(Cst)를 형성하기 위한 커패시터 금속층이 형성될 수 있다. 제2 층간 절연막(ILD) 상에는 고전위전압라인(VDDL), 제2 데이터라인(DL2) 및 소스/드레인 전극(S/D)들이 형성될 수 있다. 소스/드레인 전극(S/D)들은 컨택홀을 통해서 반도체층(ACT)에 접속된다. 고전위전압라인(VDDL), 제2 데이터라인(DL2) 및 소스/드레인 전극(S/D)들 상에는 패시베이션층(PAS)이 위치한다.
도 8은 제2 실시 예에 의한 픽셀 어레이를 나타내는 도면이다. 도 9는 도 8에 도시된 I-I'를 따라 절취한 단면을 나타내는 도면이다. 특히, 도 8은 도 5에 도시된 픽셀로 이루어지는 제n 픽셀라인의 픽셀 어레이를 도시하고 있다.
도 8 및 도 9를 참조하여, 제2 실시 예에 의한 픽셀 어레이를 살펴보면 다음과 같다. 제2 실시 예에서, 전술한 실시 예와 동일한 구성에 대해서는 자세한 설명을 생략하기로 한다.
제1 픽셀(P1)의 일측에는 제1 데이터라인(DL1)이 배치되고, 타측에는 초기화전압라인(VL)이 배치된다. 제2 픽셀(P2)의 일측에는 제2 데이터라인(DL2)이 배치되고, 타측에는 초기화전압라인(VL)이 배치된다. 제1 내지 제3 데이터라인들(DL1~DL3) 각각은 제1 내지 제3 픽셀들(P1,P2,P3)과 인접하여 배치되어, 제1 내지 제3 픽셀들(P1,P2,P3)과 일대일로 연결될 수 있다. 도면에서와 같이 각각의 초기화전압라인(VL)은 제1 내지 제3 픽셀들(P1,P2,P3)과 일대일로 연결될 수 있다.
에미션라인(EML(n)), 제1 스캔라인(SL1(n)) 및 제2 스캔라인(SL2(n))은 게이트절연막(GL) 상에 위치하고, 보조패턴들(RP_E,RP_S)은 제2 데이터라인(DL2), 초기화전압라인(VL) 및 고전위전압라인(VDDL)과 동일한 소스금속층으로 이루어진다. 보조패턴들(RP_E,RP_S) 각각은 컨택홀(CNT)을 통해서 메인 에미션라인(EML(n)a) 또는 서브 에미션라인(EML(n)b) 또는 메인 제2 스캔라인(SL2(n)a) 또는 서브 제2 스캔라인(SL2(n)b) 중에서 어느 하나와 연결된다.
보조패턴들(RP_E,RP_S)과 데이터라인(DL2) 사이에는 정전압라인이 배치될 수 있다. 도 8 및 도 9에서는 보조패턴들(RP_E,RP_S)과 제2 데이터라인(DL2) 사이에 고전위전압라인(VDDL)이 배치된 실시 예를 도시하고 있지만, 초기화전압라인(VL)과 고전위전압라인(VDDL)의 위치는 바뀔 수 있다. 또는 보조패턴들(RP_E,RP_S)과 제2 데이터라인(DL2) 사이에서 초기화전압라인(VL)과 고전위전압라인(VDDL)이 모두 위치할 수도 있으며, 초기화전압라인(VL)과 고전위전압라인(VDDL)들 중에서 어느 하나는 생략될 수도 있다.
제2 실시 예에 의한 보조패턴들(RP_E,RP_S)은 제2 데이터라인(DL2)과 동일한 금속층에 위치하기 때문에, 보조패턴들(RP_E,RP_S)과 데이터라인(DL2)과의 기생 커패시터의 영향을 줄일 수 있다. 특히, 제2 실시 예에서 보조패턴들(RP_E,RP_S)과 제2 데이터라인(DL2) 사이에는 초기화전압라인(VL) 및 고전위전압라인(VDDL) 등의 정전압공급라인이 적어도 하나 배치되기 때문에, 보조패턴들(RP_E,RP_S)과 제2 데이터라인(DL2) 사이에서 발생할 수 있는 기생 커패시터의 영향을 배제할 수 있다.
보조패턴들(RP_E,RP_S)과 인접하는 제2 데이터라인(DL2) 간에는 기생 커패시터가 형성될 수 있고, 기생 커패시터에 의해서 주위 픽셀(P)들의 동작의 신뢰성이 저하될 수 있다. 하지만, 제2 실시 예는 보조패턴들(RP_E,RP_S)을 제2 데이터라인(DL2) 간에 발생할 수 있는 기생 커패시터를 억제할 수 있기 때문에 구동의 신뢰성을 높일 수 있다.
도 10은 본 발명에 의한 게이트라인들의 쇼트 불량을 리페어하는 방법을 설명하는 도면이다. 도 8은 서브 에미션라인(EML(n)b)과 제3 데이터라인(DL3) 간 쇼트 불량이 난 상태를 도시하고 있다.
도 10에서와 같이, 서브 에미션라인(EML(n)b)과 제3 데이터라인(DL3) 간 쇼트 현상이 발생하였을 때에, 쇼트 불량을 개선하기 위해서 서브 에미션라인(EML(n)b)에서 쇼트 지점의 양측을 오픈시킨다. 서브 에미션라인(EML(n)b)을 오픈시키는 방법은 레이저 공정 등과 같이 공지된 기술을 이용할 수 있다. 서브 에미션라인(EML(n)b)의 일부 구간을 오픈시킨다고 할지라도, 서브 에미션라인(EML(n)b)은 에미션 보조패턴(RP_E)을 통해서 메인 에미션라인(EML(n)a)과 연결된다. 그 결과 서브 에미션라인(EML(n)b)과 연결된 제4 트랜지스터의 게이트전극(T4_G)은 에미션신호(EM(n))를 공급받을 수 있다.
이처럼 서브 에미션라인(EML(n)b) 또는 메인 에미션라인(EML(n)a)의 오픈 공정을 수월하게 하기 위해서, 서브 에미션라인(EML(n)b) 또는 메인 에미션라인(EML(n)a)이 데이터라인(DL) 등과 같은 전압공급라인과 평면상에서 중첩되는 영역의 양 측면에는 오픈 영역이 제공될 수 있다. 오픈 영역은 서브 에미션라인(EML(n)b) 또는 메인 에미션라인(EML(n)a)의 상부에 다른 금속패턴이 배치되지 않는 영역으로 정의될 수 있고, 이에 따라 오픈 영역에서는 레이저를 이용한 절단 공정이 수월하게 진행될 수 있다.
이와 같이, 본 발명은 게이트라인들 중에서 다른 레이어에 위치한 금속배선들과 쇼트 현상이 발생할지라도, 표시패널(100) 전체를 불량으로 처리하지 않고 정상화시킬 수 있기 때문에 생산 수율을 높일 수도 있다.
살펴본 바와 같이, 본 발명에 의한 표시장치는 동일한 게이트신호를 인가하는 게이트라인을 적어도 일부 구간에서는 이중 라인으로 형성하기 때문에, 게이트신호의 지연 현상을 개선할 수 있다.
이중 라인 중에서 어느 하나의 게이트라인에 오픈 불량이 발생하여도 동작 불능 상태가 안되기 때문에, 오픈 불량으로 인해서 생산 수율이 낮아지는 것을 개선할 수 있다.
특히, 본 발명은 게이트라인을 이중 라인으로 형성하기 때문에, 게이트라인의 폭을 넓히지 않으면서도 게이트신호의 지연 현상을 개선할 수 있다. 게이트라인은 픽셀(P)에 배치되는 트랜지스터들의 게이트전극을 형성하기 때문에, 게이트라인의 폭이 달라지면 트랜지스터의 소자 특성이 달라진다. 따라서, 게이트라인의 폭을 넓히면 트랜지스터의 소자특성을 맞추기 픽셀 회로 또는 기존의 어레이 설계를 다시 하여야 한다. 하지만, 본 발명은 게이트라인의 폭을 기존의 설계에서와 동일하게 설정할 수 있기 때문에, 트랜지스터의 소자 특성이 변할 가능성을 배제할 수 있다.
본 발명에 도시된 회로도에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 p 타입 트랜지스터를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
도 1은 본 발명에 의한 표시장치의 구성을 나타내는 도면이다.
도 1을 참조하면, 본 발명에 의한 유기발광다이오드 표시장치는 픽셀들(P)이 매트릭스 형태로 배열되는 표시패널(100), 데이터 구동부(120), 게이트 구동부(130,140) 및 타이밍 콘트롤러(110)를 구비한다.
표시패널(100)은 픽셀(P)들이 배치되어 영상을 표시하는 픽셀 어레이(100A) 및 시프트레지스터(140)가 배치되고 영상을 표시하지 않는 비표시부(100B)를 포함한다.
픽셀 어레이(100A)는 복수 개의 픽셀(P)들을 포함하고, 각각의 픽셀(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 픽셀(P)들은 제1 내지 제n 픽셀라인(HL1 내지 HL(n))들을 따라 배열된다. 각각의 픽셀(P)은 컬럼라인(Column Line)을 따라 배열되는 데이터라인들(DL1~DL(m)) 중에서 어느 하나와 연결되고, 픽셀라인(HL)을 따라 배열되는 게이트라인들(GL1~GL(n))들 중에서 어느 하나와 연결된다. 제1 픽셀라인(HL1)에 배치된 픽셀(P)들은 제1 게이트라인(GL1)과 연결되고, 제n 픽셀라인(HL(n))에 배치된 픽셀(P)들은 제n 게이트라인(GL(n))과 연결된다.
타이밍 콘트롤러(110)는 데이터 구동부(120) 및 게이트 구동부(130,140)의 구동 타이밍을 제어하기 위한 것이다. 이를 위해서 타이밍 콘트롤러(110)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(100)의 해상도에 맞게 재정렬하여 데이터 구동부(120)에 공급한다. 또한, 타이밍 콘트롤러(110)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(120)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(130,140)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다.
데이터 구동부(120)는 데이터라인부(DL)를 구동하기 위한 것이다. 이를 위해서 데이터 구동부(120)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(110)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환하여 데이터라인(DL)들에 공급한다.
게이트 구동부(130,140)는 레벨 시프터(130) 및 시프트레지스터(140)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 인쇄회로기판(미도시)에 형성되고, 시프트레지스터(140)는 표시패널(100)의 비표시영역(100B)에 형성되는 게이트-인-패널(Gate In Panel; 이하 GIP) 방식으로 형성된다.
레벨 시프터(130)는 타이밍 콘트롤러(110)의 제어하에 클럭신호들 및 스타트신호(VST) 등의 게이트 제어신호(GDC)를 레벨 쉬프팅한 후 시프트레지스터(140)에 공급한다. 시프트레지스터(140)는 레벨 시프터(130)로부터 제공받는 게이트 제어신호(GDC)를 바탕으로 게이트신호를 샌성한다.
도 2 및 도 3은 게이트신호를 인가받는 게이트라인의 실시 예를 나타내는 도면들이다. 특히, 도 2 및 도 3은 제n 픽셀라인(HL(n))에 배치된 픽셀(P)에 인가되는 게이트신호(GS(n))를 인가받는 게이트라인(GL(n))을 도시하고 있다.
도 2를 참조하면, 제1 실시 예에 의한 픽셀들(P1,P2,P3)은 게이트신호(GS(n))에 응답하여 동작하는 제1 스위칭 트랜지스터(ST1)를 포함한다. 본 명세서에서 픽셀들(P1,P2,P3) 각각은 게이트라인과 연결되는 트랜지스터들, 예컨대 도 1에서와 같이 제1 스위칭 트랜지스터(ST1)들이 배치되는 영역으로 정의될 수 있다. 제1 실시 예에 의한 게이트라인(GL(n))은 픽셀들(P1,P2,P3)을 가로지르며, 픽셀(P)을 벗어난 위치에서 메인 게이트라인(GL(n)a) 및 서브 게이트라인(GL(n)b)으로 분리된다. 본 명세서에서 메인 게이트라인(GL(n)a) 및 서브 게이트라인(GL(n)b)은 기능적으로 구분되는 것이 아니라, 동일한 게이트신호(GS(n))를 인가받되 물리적으로 분리된 게이트라인을 구분하기 위한 것이다.
제1 실시 예의 게이트라인(GL(n))은 일부 구간에서 이중 라인으로 형성되기 때문에, 게이트신호(GS(n))의 지연 현상을 개선할 수 있다. 제1 실시 예에서 게이트라인(GL(n))은 픽셀(P)의 내부 영역을 벗어난 위치에서 이중 라인으로 형성되기 때문에, 픽셀(P) 내부 어레이 설계는 기존과 동일하게 할 수 있다. 따라서, 어레이 설계를 크게 변경하지 않으면서 게이트신호(GS(n))의 지연 현상을 개선할 수 있다.
도 3을 참조하면, 제2 실시 예에 의한 픽셀들(P1,P2,P3)은 게이트신호(GS(n))에 응답하는 제2 스위칭 트랜지스터(ST2) 및 제3 스위칭 트랜지스터(ST3)를 포함한다. 제2 실시 예에 의한 게이트라인(GL(n))은 메인 게이트라인(GL(n)a) 및 서브 게이트라인(GL(n)b)을 포함한다. 메인 게이트라인(GL(n)a)은 제2 스위칭 트랜지스터(ST2)에 게이트신호(GS(n))를 인가하고, 서브 게이트라인(GL(n)b)은 제3 스위칭 트랜지스터(ST3)에 게이트신호(GS(n))를 인가한다.
메인 게이트라인(GL(n)a) 및 서브 게이트라인(GL(n)b)은 픽셀(P) 영역을 벗어난 위치에서 보조패턴(RP)을 통해서 서로 연결될 수 있다. 도 3에서는 각각의 픽셀들(P1,P2,P3) 사이마다 보조패턴(RP)이 위치하는 실시 예를 도시하고 있지만, 보조패턴(RP)의 개수는 이에 한정되지 않는다. 특히, 보조패턴(RP)은 시프트레지스터(140)가 배치된 비표시부(100B)에 위치하여, 하나의 게이트라인(GL(n))이 시프트레지스터(140)의 출력단에 연결되는 구조로 이루어질 수 있다.
제2 실시 예에서, 동일한 게이트신호를 인가받는 제2 스위칭 트랜지스터(ST2)와 제3 스위칭 트랜지스터(ST3)는 각각 메인 게이트라인(GL(n)a)과 서브 게이트라인(GL(n)b)을 통해서 게이트신호(GS(n))를 인가받기 때문에, 게이트신호(GS(n))의 지연 현상을 개선하기에 더욱 유리하다. 게이트라인에 연결되는 트랜지스터들이 많을수록 게이트신호에 영향을 주는 부하(load)가 증가하고, 게이트신호의 지연 현상이 증가한다. 특히, 유기발광 다이오드의 픽셀들은 동일한 게이트신호를 인가받는 트랜지스터들이 2개 이상인 경우가 많기 때문에, 게이트신호들의 지연 문제가 더욱 심해진다. 본 발명은 동일한 게이트신호를 인가받는 트랜지스터들에 연결되는 게이트라인을 분리함으로써 게이트신호의 지연 현상을 완화할 수 있다.
이와 같이, 본 발명은 동일한 게이트신호(GS(n))를 공급하는 게이트라인(GL(n))이 적어도 일부 구간에서 메인 게이트라인(GL(n)a)과 서브 게이트라인(GL(n)b)으로 분리되기 때문에, 게이트신호(GS(n))가 지연되는 현상을 개선할 수 있다.
본 발명은 메인 게이트라인(GL(n)a) 또는 서브 게이트라인(GL(n)b)에서 오픈(open) 불량이 발생한다고 할지라도, 메인 게이트라인(GL(n)a)과 서브 게이트라인(GL(n)b)은 보조패턴(RP)을 통해서 연결된 상태이기 때문에 구동 불량이 방지될 수 있다.
또한, 메인 게이트라인(GL(n)a) 또는 서브 게이트라인(GL(n)b)이 다른 금속층과 쇼트(short) 현상이 발생할지라도 리페어 공정을 통해서 게이트신호를 원활히 인가할 수 있다. 쇼트 현상을 리페어하는 방법은 구체적인 실시 예를 통해서 후술하기로 한다.
이하, 본 발명을 적용한 유기발광 표시장치의 구체적인 실시 예를 살펴보기로 한다.
도 4는 본 발명에 의한 시프트레지스터의 구성을 나타내는 도면이다. 도 4는 제n 픽셀라인(HL(n))에 배치된 픽셀(P)들을 구동하기 위한 게이트신호가 에미션신호(EM(n)), 제1 스캔신호(SCAN1(n)) 및 제2 스캔신호(SCAN2(n))를 포함하는 실시 예를 도시하고 있다.
도 4를 참조하면, 본 발명에 의한 시프트레지스터는 에미션신호 생성부(141) 및 스캔신호 생성부(143)를 포함한다.
에미션신호 생성부(141)는 제1 내지 제n 에미션 드라이버(EMD1~EMD(n))를 포함한다. 제1 에미션 드라이버(EMD1)는 제1 에미션신호(EM1)를 생성하여, 제1 픽셀라인(HL1)의 에미션 라인(EML(1))에 인가한다. 제2 에미션 드라이버(EMD2)는 에미션신호(EM2)를 생성하고, 제2 픽셀라인(HL2)의 에미션 라인(EML(2))에 인가한다. 제n 에미션 드라이버(EMD(n))는 에미션신호(EM(n))를 생성하고, 제n 픽셀라인(HL(n))의 에미션 라인(EML(n))에 인가한다.
스캔신호 생성부(143)는 제1 내지 제n 스캔 드라이버(SD1~SD(n))를 포함한다. 제1 스캔 드라이버(SD1)는 제1 스캔신호(SCAN1(1))를 생성하여 제1 픽셀라인(HL1)의 제1 스캔라인(SL1(1))에 인가하고, 제2 스캔신호(SCAN2(1))를 생성하여 제1 픽셀라인(HL1)의 제2 스캔라인(SL2(1))에 인가한다. 제2 스캔 드라이버(SD2)는 제1 스캔신호(SCAN1(2))를 생성하여 제2 픽셀라인(HL2)의 제1 스캔라인(SL1(2))에 인가하고, 제2 스캔신호(SCAN2(2))를 생성하여 제2 픽셀라인(HL2)의 제2 스캔라인(SL2(2))에 인가한다. 제n 스캔 드라이버(SD(n))는 제1 스캔신호(SCAN1(n))를 생성하여 제n 픽셀라인(HL(n))의 제1 스캔라인(SL1(n))에 인가하고, 제2 스캔신호(SCAN2(n))를 생성하여 제n 픽셀라인(HL(n))의 제2 스캔라인(SL2(n))에 인가한다.
도 4에서 스캔 드라이버들(SD1~SD(n)) 각각이 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)를 생성하는 실시 예를 도시하고 있지만, 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)는 별도의 스캔 드라이버에서 각각 출력될 수 있다.
도 4에 도시된 에미션라인들(EML1~EML(n)), 제1 스캔라인들(SL1(1)~SL1(n)) 및 제2 스캔라인들(SL2(1)~SL2(n)) 중 적어도 어느 하나는 픽셀 어레이(100A) 영역 내에서 일부 구간이 분리된다. 도 5를 참조하여, 에미션라인들(EML(1)~EML(n)), 제1 스캔라인들(SL1(1)~SL1(n)) 및 제2 스캔라인들(SL2(1)~SL2(n))이 분리되는 실시 예를 살펴보면 다음과 같다.
도 5는 본 발명에 의한 픽셀 구조를 나타내는 도면이다. 도 5에 도시된 픽셀은 제n 픽셀라인(HL(n))에 배치된 픽셀들을 도시하고 있다.
도 5를 참조하면, 실시 예에 의한 픽셀은 유기발광다이오드(OLED), 구동 트랜지스터(DT), 제1 내지 제5 트랜지스터들(T1~T5) 및 스토리지 커패시터(Cst)를 포함한다.
유기발광다이오드(OLED)는 구동 트랜지스터(DT)로부터 공급되는 구동 전류에 의해 발광한다. 유기발광다이오드(OLED)의 애노드전극은 제5 노드(N5)에 접속되고, 캐소드전극은 저전위전압(VSS)의 입력단에 접속된다.
구동 트랜지스터(DT)는 자신의 소스-게이트 간 전압(Vsg)에 따라 유기발광다이오드(OLED)에 인가되는 구동전류를 제어한다. 구동 트랜지스터(DT)는 제1 노드(N1)에 접속되는 게이트전극, 제3 노드(N3)에 접속되는 소스전극, 및 제2 노드(N2)에 접속되는 드레인전극을 포함한다.
제1 트랜지스터(T1)는 제1 스캔라인(SL1(n))에 접속되는 게이트전극, 제1 데이터라인(DL1)에 접속되는 소스전극, 및 제4 노드(N4)에 접속되는 드레인전극을 포함한다. 제1 트랜지스터(T1)는 제1 스캔신호(SCAN1(n))에 응답하여, 데이터전압(Vdata)을 제4 노드(N4)에 인가한다.
제2 트랜지스터(T2)는 메인 제2 스캔라인(SL2(n)a)에 접속되는 게이트전극, 제1 노드(N1)에 접속된 드레인전극, 제2 노드(N2) 접속된 소스전극을 포함한다. 제2 트랜지스터(T2)는 제2 스캔신호(SCAN2(n))에 응답하여, 제1 노드(N1) 및 제1 노드(N1)를 다이오드 커넥팅(Diode Connecting) 시킨다.
제3 트랜지스터(T3)는 메인 에미션라인(EML(n)a)에 접속된 게이트전극, 제4 노드(N4)에 접속된 소스전극, 및 초기화전압라인(VL)에 접속된 드레인전극을 포함한다. 제3 트랜지스터(T3)는 에미션신호(EM(n))에 응답하여, 초기화 전압(Vini)을 제4 노드(N4)에 인가한다.
제4 트랜지스터(T4)는 서브 에미션라인(EML(n)b)에 접속된 게이트전극, 제2 노드(N2)에 접속된 소스전극, 및 제5 노드(N5)에 접속된 드레인전극을 포함한다. 제4 트랜지스터(T4)는 에미션신호(EM(n))에 응답하여, 제2 노드(N2)와 제5 노드(N5)를 연결시킨다.
제5 트랜지스터(T5)는 서브 제2 스캔라인(SL2(n)b)에 연결되는 게이트전극, 초기화전압라인(VL)에 연결되는 드레인전극, 및 제5 노드(N5)에 연결되는 소스전극을 포함한다. 제5 트랜지스터(T5)는 제2 스캔신호(SCAN2(n))에 응답하여, 제5 노드(N5)에 초기전압(Vinit)을 인가한다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제4 노드(N4) 사이에 접속된다. 보조 커패시터(Cgv)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속된다. 보조 커패시터(Cgv)의 제3 노드(N3)는 정전압원인 고전위전압라인(VDDL)과 연결되어서, 구동 트랜지스터(DT)의 게이트전극의 전압이 원치않는 커플링 현상에 의해서 변화되는 것을 방지한다.
도 5를 통해서 살펴본 바와 같이, 본 발명에 의한 픽셀 회로는 에미션신호(EM(n))를 공급하는 에미션라인(EML(n))이 메인 에미션라인(EML(n)a) 및 서브 에미션라인(EML(n)b)으로 분리된다. 그리고 제3 트랜지스터(T3)는 메인 에미션라인(EML(n)a)을 통해서 에미션신호(EM(n))를 공급받고, 제4 트랜지스터(T4)는 서브 에미션라인(EML(n)b)을 통해서 에미션신호(EM(n))를 공급받는다.
제2 스캔신호(SCAN2(n))를 공급하는 제2 스캔라인(SL(n))은 메인 제2 스캔라인(SL2(n)a) 및 서브 제2 스캔라인(SL2(n)b)으로 분리된다. 그리고 제2 트랜지스터(T2)는 메인 제2 스캔라인(SL2(n)a)을 통해서 제2 스캔신호(SCAN2(n))를 공급받고, 제5 트랜지스터(T5)는 서브 제2 스캔라인(SL2(n)b)을 통해서 제2 스캔신호(SCAN2(n))를 공급받는다.
도 6은 제1 실시 예에 의한 픽셀 어레이를 나타내는 도면이다. 특히, 도 6은 도 5에 도시된 픽셀로 이루어지는 제n 픽셀라인의 픽셀 어레이를 도시하고 있다.
도 6을 참조하면, 제n 픽셀라인(HL(n))에 배치된 픽셀들(P1,P2,P3) 측면에는 데이터라인들(DL1~DL3), 고전위전압라인(VDDL)들 및 초기화전압라인(VL)들이 배치된다. 픽셀들(P1,P2,P3)의 내부 영역에는 반도체층(미도시)이 형성되고, 반도체층과 게이트라인들(SL1(n),EML(n)a,EML(n)b,SL2(n)a,SL2(n)b)이 중첩되는 영역에서 트랜지스터의 게이트전극이 형성된다.
제1 픽셀(P1)의 일측에는 제1 데이터라인(DL1)이 배치되고, 타측에는 초기화전압라인(VL)이 배치된다. 제2 픽셀(P2)의 일측에는 제2 데이터라인(DL2)이 배치되고, 타측에는 초기화전압라인(VL)이 배치된다. 제1 내지 제3 데이터라인들(DL1~DL3) 각각은 제1 내지 제3 픽셀들(P1,P2,P3)과 인접하여 배치되어, 제1 내지 제3 픽셀들(P1,P2,P3)과 일대일로 연결될 수 있다. 도면에서와 같이 각각의 초기화전압라인(VL)은 제1 내지 제3 픽셀들(P1,P2,P3)과 일대일로 연결될 수 있다. 또는 하나의 초기화전압라인(VL)은 게이트라인들(SL1(n),EML(n),SL2(n))과 동일한 방향으로 배치된 수평 초기화전압라인(미도시)을 통해서 다수의 픽셀들(P1,P2,P3)과 연결될 수 있다. 고전위전압라인(VDDL)은 초기화전압라인(VL)의 측면에 배치될 수 있다. 고전위전압라인(VDDL)은 제n 픽셀라인(HL(n))에 배치된 픽셀(P)들 중에서 둘 이상의 픽셀(P)들에 고전위전압을 공급할 수 있다.
제1 스캔라인(SL1(n))은 픽셀들(P1,P2,P3)의 내부 영역을 가로지르며, 픽셀들(P1,P2,P3)의 영역 밖에서 메인 제1 스캔라인(SL1(n)a) 및 서브 제1 스캔라인(SL1(n)b)으로 분리된다. 제1 스캔라인(SL1(n))과 반도체층이 중첩되는 영역은 제1 트랜지스터의 게이트전극(T1_G)이 된다. 즉, 제1 스캔라인(SL1(n))은 도 2에 도시된 제1 실시 예를 바탕으로 구현될 수 있다.
에미션라인(EML(n))은 메인 에미션라인(EML(n)a) 및 서브 에미션라인(EML(n)b)을 포함한다. 메인 에미션라인(EML(n)a) 및 서브 에미션라인(EML(n)b)은 나란하게 배치되어 픽셀들(P1,P2,P3)의 내부 영역을 가로지른다. 메인 에미션라인(EML(n)a)과 서브 에미션라인(EML(n)b)은 에미션 보조패턴(RP_E)을 통해서 서로 연결된다. 메인 에미션라인(EML(n)a)과 서브 에미션라인(EML(n)b)은 동일한 에미션신호(EM(n))를 공급받는다. 메인 에미션라인(EML(n)a)과 반도체층이 중첩되는 영역은 제3 트랜지스터의 게이트전극(T3_G)이 된다. 서브 에미션라인(EML(n)b)과 반도체층이 중첩되는 영역은 제4 트랜지스터의 게이트전극(T4_G)이 된다.
제2 스캔라인(SL2(n))은 메인 제2 스캔라인(SL2(n)a) 및 서브 제2 스캔라인(SL2(n)b)을 포함한다. 메인 제2 스캔라인(SL2(n)a) 및 서브 제2 스캔라인(SL2(n)b)은 나란하게 배치되어 픽셀들(P1,P2,P3)의 내부 영역을 가로지른다. 메인 제2 스캔라인(SL2(n)a)과 서브 제2 스캔라인(SL2(n)b)은 스캔 보조패턴(RP_S)을 통해서 서로 연결된다. 메인 제2 스캔라인(SL2(n)a)과 서브 제2 스캔라인(SL2(n)b)은 동일한 제2 스캔신호(SCAN2(n))를 공급받는다. 메인 제2 스캔라인(SL2(n)a)과 반도체층이 중첩되는 영역은 제2 트랜지스터의 게이트전극(T2_G)이 된다. 서브 제2 스캔라인(SL2(n)b)과 반도체층이 중첩되는 영역은 제5 트랜지스터의 게이트전극(T5_G)이 된다.
즉, 에미션라인(EML(n)) 및 제2 스캔라인(SL2(n))은 도 3에 도시된 실시 예를 바탕으로 구현될 수 있다.
도 7은 I-I'를 따라 절취한 단면을 나타내는 도면이다.
도 7을 참조하여, 에미션 보조패턴 및 스캔 보조패턴이 배치되는 영역의 단면 구조를 살펴보면 다음과 같다.
기판(PI) 상에는 제1 버퍼층(BUF1)이 위치한다. 기판(PI)은 유연한 특성을 위해서 폴리이미드(Polyimide)로 이루어질 수 있다. 제1 버퍼층(BUF1) 상에 쉴드층(BSM)이 위치한다. 쉴드층(BSM)은 폴리이미드(PI)층의 전하 흐름으로 인해서 반도체층(ACT)의 전류량이 감소되는 것을 방지하는 역할을 한다. 쉴드층(BSM)은 컨택홀을 통해서 소스/드레인 전극(S/D)과 연결될 수 있다. 쉴드층(BSM) 상에는 제2 버퍼층(BUF2)이 위치한다. 제2 버퍼층(BUF2)은 쉴드층(BSM)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 트랜지스터들을 보호하는 역할을 한다. 제2 버퍼층(BUF2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 제2 버퍼층(BUF2) 상에 반도체층(ACT)이 위치한다. 반도체층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 반도체층(ACT)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다. 반도체층(ACT) 상에 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
게이트 절연막(GI) 상에 게이트전극(GATE) 및 에미션 보조패턴(RP_E)이 위치한다. 게이트전극(GATE)은 반도체층(ACT)과 평면상에서 중첩되는 영역에 위치한다. 에미션 보조패턴(RP_E)은 고전위전압라인(VDDL)과 평면상에서 중첩되는 영역에 위치할 수 있지만, 에미션 보조패턴(RP_E)의 위치는 이에 한정되지 않는다. 게이트전극(GATE) 및 에미션 보조패턴(RP_E)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다.
게이트전극(GATE) 상에 게이트전극(GATE)을 절연시키는 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)이 순차적으로 위치한다. 도면에는 도시하지 않았지만, 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2) 사이에는 도 5에 도시된 스토리지 커패시터(Cst)를 형성하기 위한 커패시터 금속층이 형성될 수 있다. 제2 층간 절연막(ILD) 상에는 고전위전압라인(VDDL), 제2 데이터라인(DL2) 및 소스/드레인 전극(S/D)들이 형성될 수 있다. 소스/드레인 전극(S/D)들은 컨택홀을 통해서 반도체층(ACT)에 접속된다. 고전위전압라인(VDDL), 제2 데이터라인(DL2) 및 소스/드레인 전극(S/D)들 상에는 패시베이션층(PAS)이 위치한다.
도 8은 제2 실시 예에 의한 픽셀 어레이를 나타내는 도면이다. 도 9는 도 8에 도시된 I-I'를 따라 절취한 단면을 나타내는 도면이다. 특히, 도 8은 도 5에 도시된 픽셀로 이루어지는 제n 픽셀라인의 픽셀 어레이를 도시하고 있다.
도 8 및 도 9를 참조하여, 제2 실시 예에 의한 픽셀 어레이를 살펴보면 다음과 같다. 제2 실시 예에서, 전술한 실시 예와 동일한 구성에 대해서는 자세한 설명을 생략하기로 한다.
제1 픽셀(P1)의 일측에는 제1 데이터라인(DL1)이 배치되고, 타측에는 초기화전압라인(VL)이 배치된다. 제2 픽셀(P2)의 일측에는 제2 데이터라인(DL2)이 배치되고, 타측에는 초기화전압라인(VL)이 배치된다. 제1 내지 제3 데이터라인들(DL1~DL3) 각각은 제1 내지 제3 픽셀들(P1,P2,P3)과 인접하여 배치되어, 제1 내지 제3 픽셀들(P1,P2,P3)과 일대일로 연결될 수 있다. 도면에서와 같이 각각의 초기화전압라인(VL)은 제1 내지 제3 픽셀들(P1,P2,P3)과 일대일로 연결될 수 있다.
에미션라인(EML(n)), 제1 스캔라인(SL1(n)) 및 제2 스캔라인(SL2(n))은 게이트절연막(GL) 상에 위치하고, 보조패턴들(RP_E,RP_S)은 제2 데이터라인(DL2), 초기화전압라인(VL) 및 고전위전압라인(VDDL)과 동일한 소스금속층으로 이루어진다. 보조패턴들(RP_E,RP_S) 각각은 컨택홀(CNT)을 통해서 메인 에미션라인(EML(n)a) 또는 서브 에미션라인(EML(n)b) 또는 메인 제2 스캔라인(SL2(n)a) 또는 서브 제2 스캔라인(SL2(n)b) 중에서 어느 하나와 연결된다.
보조패턴들(RP_E,RP_S)과 데이터라인(DL2) 사이에는 정전압라인이 배치될 수 있다. 도 8 및 도 9에서는 보조패턴들(RP_E,RP_S)과 제2 데이터라인(DL2) 사이에 고전위전압라인(VDDL)이 배치된 실시 예를 도시하고 있지만, 초기화전압라인(VL)과 고전위전압라인(VDDL)의 위치는 바뀔 수 있다. 또는 보조패턴들(RP_E,RP_S)과 제2 데이터라인(DL2) 사이에서 초기화전압라인(VL)과 고전위전압라인(VDDL)이 모두 위치할 수도 있으며, 초기화전압라인(VL)과 고전위전압라인(VDDL)들 중에서 어느 하나는 생략될 수도 있다.
제2 실시 예에 의한 보조패턴들(RP_E,RP_S)은 제2 데이터라인(DL2)과 동일한 금속층에 위치하기 때문에, 보조패턴들(RP_E,RP_S)과 데이터라인(DL2)과의 기생 커패시터의 영향을 줄일 수 있다. 특히, 제2 실시 예에서 보조패턴들(RP_E,RP_S)과 제2 데이터라인(DL2) 사이에는 초기화전압라인(VL) 및 고전위전압라인(VDDL) 등의 정전압공급라인이 적어도 하나 배치되기 때문에, 보조패턴들(RP_E,RP_S)과 제2 데이터라인(DL2) 사이에서 발생할 수 있는 기생 커패시터의 영향을 배제할 수 있다.
보조패턴들(RP_E,RP_S)과 인접하는 제2 데이터라인(DL2) 간에는 기생 커패시터가 형성될 수 있고, 기생 커패시터에 의해서 주위 픽셀(P)들의 동작의 신뢰성이 저하될 수 있다. 하지만, 제2 실시 예는 보조패턴들(RP_E,RP_S)을 제2 데이터라인(DL2) 간에 발생할 수 있는 기생 커패시터를 억제할 수 있기 때문에 구동의 신뢰성을 높일 수 있다.
도 10은 본 발명에 의한 게이트라인들의 쇼트 불량을 리페어하는 방법을 설명하는 도면이다. 도 8은 서브 에미션라인(EML(n)b)과 제3 데이터라인(DL3) 간 쇼트 불량이 난 상태를 도시하고 있다.
도 10에서와 같이, 서브 에미션라인(EML(n)b)과 제3 데이터라인(DL3) 간 쇼트 현상이 발생하였을 때에, 쇼트 불량을 개선하기 위해서 서브 에미션라인(EML(n)b)에서 쇼트 지점의 양측을 오픈시킨다. 서브 에미션라인(EML(n)b)을 오픈시키는 방법은 레이저 공정 등과 같이 공지된 기술을 이용할 수 있다. 서브 에미션라인(EML(n)b)의 일부 구간을 오픈시킨다고 할지라도, 서브 에미션라인(EML(n)b)은 에미션 보조패턴(RP_E)을 통해서 메인 에미션라인(EML(n)a)과 연결된다. 그 결과 서브 에미션라인(EML(n)b)과 연결된 제4 트랜지스터의 게이트전극(T4_G)은 에미션신호(EM(n))를 공급받을 수 있다.
이처럼 서브 에미션라인(EML(n)b) 또는 메인 에미션라인(EML(n)a)의 오픈 공정을 수월하게 하기 위해서, 서브 에미션라인(EML(n)b) 또는 메인 에미션라인(EML(n)a)이 데이터라인(DL) 등과 같은 전압공급라인과 평면상에서 중첩되는 영역의 양 측면에는 오픈 영역이 제공될 수 있다. 오픈 영역은 서브 에미션라인(EML(n)b) 또는 메인 에미션라인(EML(n)a)의 상부에 다른 금속패턴이 배치되지 않는 영역으로 정의될 수 있고, 이에 따라 오픈 영역에서는 레이저를 이용한 절단 공정이 수월하게 진행될 수 있다.
이와 같이, 본 발명은 게이트라인들 중에서 다른 레이어에 위치한 금속배선들과 쇼트 현상이 발생할지라도, 표시패널(100) 전체를 불량으로 처리하지 않고 정상화시킬 수 있기 때문에 생산 수율을 높일 수도 있다.
살펴본 바와 같이, 본 발명에 의한 표시장치는 동일한 게이트신호를 인가하는 게이트라인을 적어도 일부 구간에서는 이중 라인으로 형성하기 때문에, 게이트신호의 지연 현상을 개선할 수 있다.
이중 라인 중에서 어느 하나의 게이트라인에 오픈 불량이 발생하여도 동작 불능 상태가 안되기 때문에, 오픈 불량으로 인해서 생산 수율이 낮아지는 것을 개선할 수 있다.
특히, 본 발명은 게이트라인을 이중 라인으로 형성하기 때문에, 게이트라인의 폭을 넓히지 않으면서도 게이트신호의 지연 현상을 개선할 수 있다. 게이트라인은 픽셀(P)에 배치되는 트랜지스터들의 게이트전극을 형성하기 때문에, 게이트라인의 폭이 달라지면 트랜지스터의 소자 특성이 달라진다. 따라서, 게이트라인의 폭을 넓히면 트랜지스터의 소자특성을 맞추기 픽셀 회로 또는 기존의 어레이 설계를 다시 하여야 한다. 하지만, 본 발명은 게이트라인의 폭을 기존의 설계에서와 동일하게 설정할 수 있기 때문에, 트랜지스터의 소자 특성이 변할 가능성을 배제할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100: 표시패널 110: 타이밍 콘트롤러
120: 데이터 구동회로 130,140: 게이트 구동회로
EMD1~EMD(n): 에미션 드라이버
SD1~SD(n): 스캔 드라이버
RP: 보조패턴
120: 데이터 구동회로 130,140: 게이트 구동회로
EMD1~EMD(n): 에미션 드라이버
SD1~SD(n): 스캔 드라이버
RP: 보조패턴
Claims (11)
- 적어도 하나의 트랜지스터를 포함하는 픽셀; 및
적어도 하나의 트랜지스터와 연결되고, 상기 픽셀의 외곽에서 복수의 라인으로 분리되고, 상기 픽셀의 내부에서 하나의 라인으로 상기 픽셀을 가로지르는 게이트라인; 및
상기 픽셀의 외곽에서 상기 게이트라인과 수직으로 배치되는 고전위전압라인 및 데이터라인을 포함하되,
상기 고전위전압라인 및 상기 데이터라인은 상기 게이트라인의 분리된 상기 복수의 라인에 중첩하고,
상기 트랜지스터는,
기판;
상기 기판 상에 배치되는 쉴드층;
상기 쉴드층 상에 형성되는 반도체층;
상기 반도체층 상에 형성되는 게이트전극; 및
상기 게이트전극 상에 형성되는 소스/드레인 전극을 포함하고,
상기 쉴드층은 컨택홀을 통해 상기 소스/드레인 전극에 연결되는 표시장치. - 제1항에 있어서, 상기 게이트라인은,
상기 픽셀의 내부에서 하나의 라인으로 상기 픽셀의 내부를 가로지르고, 상기 픽셀의 외곽에서 2개의 라인으로 분리되고, 상기 픽셀에 인접한 다른 픽셀의 내부에서 다시 하나의 라인으로 상기 다른 픽셀의 내부를 가로지르는 표시 장치. - 제1항에 있어서,
상기 고전위전압라인은 상기 픽셀의 제1측에 배치되고 상기 데이터라인은 상기 픽셀의 제2측에 배치되며,
상기 제1측과 상기 제2측은 대향하는 표시장치. - 제3항에 있어서,
상기 제1측 및 상기 제2측 각각에서 상기 게이트라인은 상기 복수의 라인으로 분리되고,
상기 고전위전압라인은 상기 제1측에서 상기 게이트라인과 중첩되고,
상기 데이터라인은 상기 제2측에서 상기 게이트라인과 중첩되는 표시장치. - 제1항에 있어서,
상기 게이트라인을 통해 상기 픽셀에게 게이트 신호를 제공하며, 시프트레지스터를 포함하는 게이트 구동부를 더 포함하고,
상기 게이트라인은 상기 시프트레지스터와 연결되는 표시장치. - 제1항에 있어서,
상기 게이트라인은 에미션 라인 및 스캔라인 중 적어도 하나를 포함하는 표시장치. - 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 게이트전극은 상기 게이트라인에 연결되는 표시장치. - 제1항에 있어서,
상기 게이트라인은 상기 픽셀의 외곽 전체에서 상기 복수의 라인으로 분리되는 표시장치.
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