KR102659832B1 - 데이터 저장 장치 및 시스템 - Google Patents

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Abstract

데이터 저장 장치가 제공된다. 상기 데이터 저장 장치는 서로 독립된 기능을 수행하는 제1 및 제2 기능 블록을 포함하는 장치 컨트롤러, 제1 기능 블록과 연결되는 제1 버퍼 메모리, 제2 기능 블록과 연결되고, 데이터 저장 장치 외부의 액세스를 허용하는 제2 버퍼 메모리, 및 제1 기능 블록과 연결되는 비휘발성 메모리를 포함하고, 제1 기능 블록과 제2 기능 블록은 서로 연결되어 데이터가 직접 교환되고, 제1 기능 블록은 데이터 라이트 명령에 따라, 제2 기능 블록으로부터 제1 프로세스 데이터를 수신하여 비휘발성 메모리에 라이트한다.

Description

데이터 저장 장치 및 시스템{Data storage device and system}
본 발명은 데이터 저장 장치 및 시스템에 관한 것이다. 더욱 구체적으로, 본 발명은 데이터 프로세싱의 효과가 증가되고, 프로세서의 오버 헤드를 감소시키는 데이터 저장 장치 및 시스템에 관한 것이다.
기술이 발전함에 따라, 관리 및 저장해야할 데이터의 양이 극단적으로 증가되었다. 따라서, 이러한 데이터들을 이용할 때, 방대한 양의 데이터를 로우 데이터(raw data) 그대로 모두 저장하는 것은 매우 어려운 실정이다.
따라서, 사용자는 로우 데이터에 대한 프로세싱을 수행하여, 효과적이고 경제적인 데이터 저장 방법을 모색하고 있다. 그러나, 데이터 프로세싱도 기술이 발전함에 따라 복잡하고 다양하게 발전되고 있다. 복잡한 데이터 프로세싱을 수행하기 위해서는 많은 연산이 필요하며, 단일 프로세서가 수많은 연산을 수행하는 경우, 프로세서는 오버 헤드가 걸려 레이턴시(latency)가 증가되게 된다.
그러므로, 프로세서의 오버헤드를 적정 수준으로 유지하면서, 복잡한 데이터 프로세싱을 수행하여 효과적으로 데이터를 관리하는 방법 또는 시스템이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 효과적인 데이터 프로세싱을 수행하는 데이터 처리 장치 및 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 레이턴시가 감소된 데이터 프로세싱을 수행하는 데이터 처리 장치 및 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 데이터 저장 장치는 서로 독립된 기능을 수행하는 제1 및 제2 기능 블록을 포함하는 장치 컨트롤러, 제1 기능 블록과 연결되는 제1 버퍼 메모리, 제2 기능 블록과 연결되고, 데이터 저장 장치 외부의 액세스를 허용하는 제2 버퍼 메모리, 및 제1 기능 블록과 연결되는 비휘발성 메모리를 포함하고, 제1 기능 블록과 제2 기능 블록은 서로 연결되어 데이터가 직접 교환되고, 제1 기능 블록은 데이터 라이트 명령에 따라, 제2 기능 블록으로부터 제1 프로세스 데이터를 수신하여 비휘발성 메모리에 라이트한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 데이터 저장 장치는 유저 데이터를 수신하여 제1 데이터 프로세싱을 수행하는 제1 기능 블록, 제1 기능 블록과 연결되고, 제1 데이터 프로세싱이 수행된 유저 데이터를 제1 프로세스 데이터로 저장하는 제1 버퍼 메모리, 제1 프로세스 데이터에 기초하여 결정된 데이터 라이트 명령을 수신하는 제2 기능 블록, 및 제2 기능 블록과 연결되고, 제1 버퍼 메모리에 저장된 데이터를 제공받아 저장하는 비휘발성 메모리를 포함하고, 데이터 라이트 명령이 제2 기능 블록에 제공되기 전, 유저 데이터가 제1 기능 블록에 제공된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 데이터 저장 시스템은 데이터 라이트 명령 및 데이터 리드 명령을 생성하는 호스트 프로세서, 및 호스트 프로세서와 통신하는 장치 컨트롤러를 포함하는 데이터 저장 장치를 포함하고, 장치 컨트롤러는 호스트 프로세서로부터 데이터 라이트 명령을 수신하기 전, 유저 데이터를 수신하고, 장치 컨트롤러는 데이터 리드 명령에 응답하여, 호스트 프로세서에 제1 프로세스 데이터를 제공하고, 제1 프로세스 데이터는 유저 데이터가 장치 컨트롤러와 호스트 프로세서에 의해 프로세싱된 데이터이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 데이터 저장 시스템을 설명하기 위한 예시적인 도면이다.
도 2는 몇몇 실시예에 따른 제1 데이터 경로를 설명하기 위한 예시적인 도면이다.
도 3 및 도 4는 몇몇 실시예에 따른 제2 데이터 경로를 설명하기 위한 예시적인 도면이다.
도 5는 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 라이트 동작을 설명하기 위한 예시적인 순서도이다.
도 6 내지 도 8은 각각 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 라이트 동작을 설명하기 위한 예시적인 도면이다.
도 9는 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 리드 동작을 설명하기 위한 예시적인 순서도이다.
도 10 및 도 11은 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 리드 동작을 설명하기 위한 예시적인 도면이다.
도 12는 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 리드 동작을 설명하기 위한 예시적인 순서도이다.
도 13 및 도 14는 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 리드 동작을 설명하기 위한 예시적인 도면이다.
도 15는 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 리드 동작을 설명하기 위한 예시적인 도면이다.
도 1은 몇몇 실시예에 따른 데이터 저장 시스템을 설명하기 위한 예시적인 도면이다.
도 1을 참조하면, 몇몇 실시예에 따른 데이터 저장 시스템은 데이터 저장 장치(100), 호스트(200) 및 시스템 버스(300)를 포함할 수 있다. 몇몇 실시예에 따른 데이터 저장 시스템은 PC(personal computer), 워크스테이션(workstation), 데이터 센터, 인터넷 데이터 센터(internet data center(IDC)), SAN(storage area network), NAS(network attached storage) 또는 모바일 컴퓨팅 장치로 구현될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
상기 모바일 컴퓨팅 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA (personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP (portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(MID: mobile internet device), 웨어러블 컴퓨터, 사물 인터넷(IoT: internet of things) 장치, 만물 인터넷(IoE: internet of everything) 장치, 드론(drone), RFID 장치 또는 e-북 (e-book) 등으로 구현될 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
호스트(200)는 데이터 저장 장치(100)와 시스템 버스(300)를 통해 연결될 수 있다. 시스템 버스(300)는 예를 들어, UFS(Universal Flash Storage), SCSI((Small Computer System Interface), SAS(Serial Attached SCSI), SATA(Serial Advanced Technology Attachment), PCIe(Peripheral Component Interconnect Express), eMMC(embedded MultiMediaCard), FC(Fibre Channel), ATA(Advanced Technology Attachment), IDE(Intergrated Drive Electronics), USB(Universal Serial Bus), IEEE 1394(Firewire)등일 수 있다. 그러나, 실시예들이 이에 제한되지 않고, 시스템 버스(300)는 호스트(200)와 데이터 저장 장치(100) 사이에 데이터를 주고받을 수 있게 하는 인터페이스일 수 있다.
이하에서는 설명의 편의를 위해, 시스템 버스(300)가 PCIe인 것을 가정하여 설명한다. 그러나, 실시예들이 이에 한정되지 않으며, 앞서 예시한 전기적 인터페이스를 비롯한 임의의 인터페이스를 사용하는 임의의 데이터 저장 시스템에 적용 가능하다.
몇몇 실시예에 따르면, 데이터 저장 장치(100)는 장치 컨트롤러(110), 컨트롤러 메모리(120), 및 비휘발성 메모리(130)를 포함할 수 있다. 장치 컨트롤러(110)는 데이터 저장 장치(100)를 제어하기 위한 프로그램 코드를 실행할 수 있다. 예를 들어, 장치 컨트롤러(110)는 호스트(200)로부터의 요청에 따라 데이터 라이트(write) 동작 및 데이터 리드(read) 동작을 수행하기 위한 프로그램 코드를 실행할 수 있다. 다른 예를 들어, 장치 컨트롤러(110)는 비휘발성 메모리(130)에 대한 가비지 콜렉션(garbage collection) 동작 등 백그라운드(background) 동작을 수행하기 위한 프로그램 코드를 실행할 수 있다. 다른 예를 들어, 장치 컨트롤러(110)는 비휘발성 메모리(130)에 라이트될 데이터나, 비휘발성 메모리(130)로부터 리드될 데이터에 대한 데이터 프로세싱을 수행할 수 있다.
장치 컨트롤러(110)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 및 MPU(Micro Processor Unit) 등을 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
장치 컨트롤러(110)는 제1 기능 블록(112)과 제2 기능 블록(114)을 포함할 수 있다. 제1 기능 블록(112) 및 제2 기능 블록(114)은 각각 서로 독립된 기능을 수행하는 기능 블록을 의미할 수 있다. 제1 기능 블록(112)과 제2 기능 블록(114)은 각각 하드웨어(hardware), 펌웨어(firmware), 소프트웨어(software) 또는 이들의 조합으로 구현할 수 있다. 제1 기능 블록(112)과 제2 기능 블록(114)은 서로 연결되어, 버스(예컨대, 시스템 버스(300))를 이용하지 않고 직접 데이터가 교환될 수 있다. 예를 들어, 장치 컨트롤러(110)는 PCIe의 앤드 포인트(EP: End Point)에 연결되고, 제1 기능 블록(112)과 제2 기능 블록(114)은 PCIe 브릿지(bridge)를 통해 상호 연결될 수 있다. 그러나, 이는 단순히 예시일 뿐이며, 실시예들이 이에 제한되는 것은 아니다.
컨트롤러 메모리(120)는 데이터를 임시로 저장하는 메모리일 수 있다. 컨트롤러 메모리(120)는 제1 버퍼 메모리(122)와 제2 버퍼 메모리(124)를 포함할 수 있다. 비록 도 1은 제1 버퍼 메모리(122)와 제2 버퍼 메모리(124)가 컨트롤러 메모리(120) 내에 모두 포함되는 것으로 도시하였으나, 이는 설명의 편의를 위한 것이며, 실시예들이 이에 제한되지는 않는다. 예를 들어, 제1 버퍼 메모리(122)와 제2 버퍼 메모리(124)는 서로 동일한 메모리 장치의 서로 다른 영역으로 구현될 수도 있고, 각각 물리적으로 서로 다른 메모리 장치로 구현될 수도 있다. 또한, 도 1은 컨트롤러 메모리(120)가 장치 컨트롤러(110)와 구분되는 별개의 구성요소인 것으로 도시하였으나, 실시예들이 이에 제한되지는 않는다. 예를 들어, 컨트롤러 메모리(120)는 장치 컨트롤러(110)내에 포함될 수 있다.
제1 버퍼 메모리(122)는 데이터 저장 장치(100)의 외부, 즉 호스트(200)로부터의 액세스가 허용되지 않는다. 반면, 제2 버퍼 메모리(124)는 호스트(200)로부터의 액세스가 허용된다. 다시 말해서, 제2 버퍼 메모리(124)는 데이터 저장 장치(100)의 외부에 노출되지만, 제1 버퍼 메모리(122)는 데이터 저장 장치(100)의 외부에 노출되지 않는다. 비록 도 1은 제2 버퍼 메모리(124)가 시스템 버스(300)를 통해 호스트(200)에 노출되는 것으로 도시하였으나, 이는 설명의 편의를 위한 것일 뿐 실시예들이 이에 제한되지는 않는다. 예를 들어, 호스트(200)와 제2 버퍼 메모리(124)는 직접 연결되어, 제2 버퍼 메모리(124)는 호스트(200)의 직접 메모리 액세스(DMA: Direct Memory Access)를 허용할 수 있다. 관련된 설명은 도 3 및 도 4를 참조하여 후술한다.
컨트롤러 메모리(120), 즉, 제1 버퍼 메모리(122)와 제2 버퍼 메모리(124)는 각각 정적 램(SRAM: Static Random Access Memory), 빠른 정적 램(Fast-SRAM), 및/또는 동적 램(DRAM: Dynamic RAM) 등으로 구현될 수 있으나, 실시예들이 이에 제한되지는 않는다.
비휘발성 메모리(130)는 데이터가 반영구적으로 저장되는 메모리이다. 비휘발성 메모리(130)는 플래시 메모리(Flash Memory), 저항성 램(RRAM), 상변화 메모리(PRAM), 자기저항 메모리(MRAM), 강유전체 메모리(FRAM), 스핀주입 자화반전 메모리(Spin STT-RAM) 중 적어도 하나를 포함할 수 있으나, 실시예들이 이러한 예시들에 제한되는 것은 아니다.
몇몇 실시예에 따르면, 제1 기능 블록(112), 제1 버퍼 메모리(122) 및 비휘발성 메모리(130)는 제1 데이터 경로(도 2의 P1)를 형성할 수 있다. 예시적 설명을 위해 도 2를 참조한다.
도 2는 몇몇 실시예에 따른 제1 데이터 경로를 설명하기 위한 예시적인 도면이다.
도 2를 참조하면, 제1 기능 블록(112)은 제1 버퍼 메모리(122)와 연결될 수 있다. 또한, 제1 기능 블록(112)은 비휘발성 메모리(130)와 연결될 수 있다. 다시 말해서, 제1 기능 블록(112), 제1 버퍼 메모리(122) 및 비휘발성 메모리(130)는 데이터가 전송되는 제1 데이터 경로(P1)를 형성할 수 있다. 예를 들어, 제1 데이터 경로(P1)는 NVMe 인터페이스로 구현될 수 있다.
몇몇 실시예에 따르면, 제1 기능 블록(112)은 비휘발성 메모리(130)를 제어하기 위한 펌웨어 또는 소프트웨어를 구동하도록 구성될 수 있다. 예를 들어, 제1 기능 블록(112)은 비휘발성 메모리(130)에 칩 인에이블 신호, 라이트 인에이블 신호 및 리드 인에이블 신호 등을 제공할 수 있다. 제1 기능 블록(112)은 제1 버퍼 메모리(122) 및 비휘발성 메모리(130)에 대한 데이터의 입출력을 제어할 수 있다. 예를 들어, 비휘발성 메모리(130)에 대한 가비지 콜렉션 동작이 수행될 때, 제1 기능 블록(112)은 비휘발성 메모리(130)로부터 데이터를 리드하여, 제1 버퍼 메모리(122)에 저장할 수 있다. 제1 기능 블록(112)은 비휘발성 메모리(130)의 특정 메모리 블록에 대해 이레이즈(erase) 전압을 인가하거나, 제1 버퍼 메모리(122)에 저장된 데이터를 다시 비휘발성 메모리(130)에 라이트할 수 있다. 다른 예를 들어, 호스트(200)로부터의 데이터 리드 요청에 따라, 제1 기능 블록(112)은 비휘발성 메모리(130)에서 리드된 데이터를 임시로 제1 버퍼 메모리(122)에 저장할 수 있고, 이를 호스트(200)에 제공할 수 있다.
몇몇 실시예에 따르면, 제1 버퍼 메모리(122)는 보안이 요구되는 데이터(예를 들어, 암호화 코드 또는 매핑 데이터 등)가 저장될 수 있다. 따라서, 제1 버퍼 메모리(122)는 데이터 저장 장치(100) 외부에 노출되지 않도록 구성한다. 전술한 바와 같이, 호스트(200)는 제1 버퍼 메모리(122)에 액세스할 수 없으며, 제1 버퍼 메모리(122)에 저장된 데이터를 직접 리드하거나 변경할 수 없다.
다시 도 1을 참조하면, 제2 기능 블록(114)과 제2 버퍼 메모리(124)는 제2 데이터 경로(도 3 및 도 4의 P2)를 형성할 수 있다. 예시적 설명을 위해, 도 3 및 도 4를 참조한다.
도 3 및 도 4는 몇몇 실시예에 따른 제2 데이터 경로를 설명하기 위한 예시적인 도면이다.
도 3을 참조하면, 제2 기능 블록(114)은 제2 버퍼 메모리(124)와 연결될 수 있다. 다시 말해서, 제2 기능 블록(114)과 제2 버퍼 메모리(124)는 서로 연결되어, 제2 데이터 경로(P2)를 형성할 수 있다.
몇몇 실시예에 따르면, 제2 기능 블록(114)은 수신한 데이터에 대해, 제1 데이터 프로세싱을 수행할 수 있다. 제2 기능 블록(114)은 데이터 압축 엔진(301), 데이터 암호화 엔진(302), 데이터 스캐닝 엔진(303), 데이터 필터링 엔진(304), 데이터 해싱 엔진(305) 및 뉴럴 네트워크 엔진(306) 중 적어도 하나를 포함할 수 있다. 다시 말해서, 제2 기능 블록(114)은 데이터 압축 엔진(301), 데이터 암호화 엔진(302), 데이터 스캐닝 엔진(303), 데이터 필터링 엔진(304), 데이터 해싱 엔진(305) 및 뉴럴 네트워크 엔진(306) 중 적어도 하나를 이용하여, 제1 데이터 프로세싱을 수행할 수 있다. 예를 들어, 제1 데이터 프로세싱은 데이터 압축 또는 압축해제, 데이터 암호화 또는 해독, 데이터 스캐닝, 데이터 필터링 및 데이터 해싱 중 적어도 하나의 기능을 수행하거나, 수신한 데이터에 대한 딥 러닝 트레이닝(deep learning training) 중 적어도 하나일 수 있다.
몇몇 실시예에 따르면, 제2 기능 블록(114)에 의해 제1 데이터 프로세싱이 수행된 데이터는, 제2 버퍼 메모리(124)에 제공될 수 있다. 다시 말해서, 제2 버퍼 메모리(124)는 제1 데이터 프로세싱의 결과 데이터를 저장할 수 있다. 뿐만 아니라, 제2 버퍼 메모리(124)는 제1 데이터 프로세싱의 중간 데이터도 역시 저장할 수 있다. 예를 들어, 제2 기능 블록(114)은 데이터 압축 엔진(301)을 이용하여, 수신된 데이터를 압축할 수 있다. 이때, 압축된 데이터 또는 중간 데이터는 제2 버퍼 메모리(124)에 저장될 수 있다.
전술한 바와 같이, 제2 버퍼 메모리(124)는 데이터 저장 장치(100)의 외부, 즉 호스트(200)에서의 액세스를 허용할 수 있다. 몇몇 실시예에 따르면, 도 3에서 도시된 바와 같이, 호스트(200)는 직접 메모리 액세스(DMA: Direct Memory Access)를 통해 제2 버퍼 메모리(124)에 액세스할 수 있다. 다른 몇몇 실시예에 따르면, 도 4에서 도시된 바와 같이, 호스트(200)는 시스템 버스(300)를 통해 제2 버퍼 메모리(124)에 액세스할 수 있다. 몇몇 실시예에 따르면, 호스트(200)는 제2 버퍼 메모리(124)에 액세스하여, 제2 버퍼 메모리(124)에 저장된 데이터에 대해 제2 데이터 프로세싱을 수행할 수 있다. 구체적인 실시예는 후술한다.
다시 도 1을 참조하면, 호스트(200)는 호스트 프로세서(210)와 호스트 메모리(220)를 포함할 수 있다. 호스트 프로세서(210)는 호스트 메모리(220)와 연결될 수 있다. 호스트 프로세서(210)는 CPU, GPU, AP 및 MPU 등을 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 또한, 호스트 메모리(220)는 정적 램(SRAM), 빠른 정적 램(Fast-SRAM), 및/또는 동적 램(DRAM) 등으로 구현될 수 있으나, 실시예들이 이에 제한되지는 않는다.
호스트 프로세서(210)는 데이터 저장 장치(100)를 제어할 수 있다. 예를 들어, 호스트 프로세서(210)는 데이터 라이트 명령을 생성하고, 이를 제1 기능 블록(112)에 제공할 수 있다. 다른 예를 들어, 호스트 프로세서(210)는 호스트 메모리(220)에 저장된 데이터를 제2 기능 블록(114)에 제공할 수 있다. 또한, 호스트 프로세서(210)는 데이터 저장 장치(100)의 제2 버퍼 메모리(124)에 액세스하여, 제2 버퍼 메모리(124)에 저장된 데이터에 대한 데이터 프로세싱(예컨대, 제2 데이터 프로세싱)을 수행할 수 있다. 호스트 프로세서(210)가 수행하는 기능들은 각각 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합을 통해 구현될 수 있다.
도 1 내지 도 4를 참조하면, 호스트(200)의 관점에서, 제1 데이터 경로(P1)와 제2 데이터 경로(P2)는 서로 독립적인 데이터 경로를 형성한다. 그러나, 제1 기능 블록(112)과 제2 기능 블록(114)은 서로 연결되어 있기 때문에, 제1 데이터 경로(P1)와 제2 데이터 경로(P2) 사이의 직접적인 데이터 교환이 가능하다. 다시 말해서, 제1 데이터 경로(P1)와 제2 데이터 경로(P2)는 시스템 버스(300)를 이용하지 않고, 서로 데이터가 교환될 수 있다. 즉, 시스템 버스(300)를 이용하지 않으면서, 제1 데이터 경로(P1)와 제2 데이터 경로(P2) 사이의 데이터 교환이 가능하여, 데이터 송/수신의 레이턴시(latency)가 감소될 수 있다. 제1 데이터 경로(P1)와 제2 데이터 경로(P2)를 이용한 데이터 라이트 동작을 설명하기 위해, 도 5 내지 도 8을 참조하여 설명한다.
도 5는 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 라이트 동작을 설명하기 위한 예시적인 순서도이다. 도 6 내지 도 8은 각각 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 라이트 동작을 설명하기 위한 예시적인 도면이다.
도 1, 도 5 및 도 6을 참조하면, 호스트 프로세서(210)가 데이터 라이트 명령(또는 요청)을 생성하기 전, 호스트 프로세서(210)는 데이터 저장 장치(100)에 제1 유저 데이터(UD_1)를 제공할 수 있다. 다시 말해서, 데이터 저장 장치(100), 예를 들어, 제2 기능 블록(114)은 호스트(200)로부터 제1 유저 데이터(UD_1)를 수신할 수 있다(S510). 제2 기능 블록(114)은 수신된 제1 유저 데이터(UD_1)에 대해, 제1 데이터 프로세싱을 수행할 수 있다. 전술한 바와 같이, 제2 기능 블록(114)은 제1 데이터 프로세싱을 수행하기 위해, 제2 기능 블록(114)에 포함된 데이터 압축 엔진(301), 데이터 암호화 엔진(302), 데이터 스캐닝 엔진(303), 데이터 필터링 엔진(304), 데이터 해싱 엔진(305) 및 뉴럴 네트워크 엔진(306) 중 적어도 하나를 이용할 수 있다. 예를 들어, 제2 기능 블록(114)은, 데이터 압축 엔진(301)을 이용하여, 수신된 제1 유저 데이터(UD_1)에 대해 데이터 압축 프로세싱을 수행할 수 있다.
설명의 편의를 위해, 제2 기능 블록(114)에 의해 제1 데이터 프로세싱이 수행된 제1 유저 데이터(UD_1)를 제1 프로세스 데이터(PD_1)로 정의한다. 예를 들어, 제1 프로세스 데이터(PD_1)는 데이터 압축 프로세싱이 수행된 제1 유저 데이터(UD_1)를 의미할 수 있다. 다시 말해서, 제2 기능 블록(114)은 제1 유저 데이터(UD_1)를 이용하여, 제1 프로세스 데이터(PD_1)를 생성할 수 있다. 생성된 제1 프로세스 데이터(PD_1)는 제2 버퍼 메모리(124)에 저장될 수 있다(S520).
비록, 도 6은 호스트(200)로부터 수신된 제1 유저 데이터(UD_1)가 바로 제2 기능 블록(114)에 제공되어, 제1 프로세스 데이터(PD_1)가 생성되는 것으로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 호스트(200)로부터 수신된 제1 유저 데이터(UD_1)는 일단 제2 버퍼 메모리(124)에 저장되고, 제2 기능 블록(114)은 제2 버퍼 메모리(124)로부터 제1 유저 데이터(UD_1)를 리드하여, 제1 프로세스 데이터(PD_1)를 생성할 수도 있다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 본 발명의 범위를 벗어나지 않으면서, 본 발명의 실시예들을 변경 또는 채용하여 다양한 데이터 저장 시스템을 구현할 수 있을 것이다.
도 1, 도 5 및 도 7을 참조하면, 호스트 프로세서(210)는 제2 버퍼 메모리(124)에 액세스할 수 있다. 호스트 프로세서(210)는 제2 버퍼 메모리(124)에 저장된 제1 프로세스 데이터(PD_1)에 대해, 제2 데이터 프로세싱을 수행할 수 있다. 제2 데이터 프로세싱은 제1 데이터 프로세싱 이후 단계의 데이터 프로세싱일 수 있다. 예를 들어, 제1 데이터 프로세싱이 데이터 압축 프로세싱인 경우, 제2 데이터 프로세싱은 압축된 데이터에 대한 패킹(packing) 프로세싱일 수 있다. 예를 들어, 제1 데이터 프로세싱에 의해, 압축되어 파편화된 데이터들(즉, 제1 프로세스 데이터(PD_1))은 제2 데이터 프로세싱에 의해 패킹되어 연속적으로 유효한 값을 갖는 데이터 페이지들로 변경될 수 있다. 설명의 편의를 위해, 호스트 프로세서(210)에 의해 제2 데이터 프로세싱이 수행된 제1 프로세스 데이터(PD_1)를 제2 프로세스 데이터(PD_2)로 정의한다. 다시 말해서, 호스트 프로세서(210)는 제2 버퍼 메모리(124)에 저장된 제1 프로세스 데이터(PD_1)를 이용하여, 제2 프로세스 데이터(PD_2)를 생성할 수 있다(S530).
몇몇 실시예에 따르면, 호스트 프로세서(210)가 제2 프로세스 데이터(PD_2)를 생성할 때, 제1 메타 데이터(MD_1)는 호스트 메모리(220)에 저장될 수 있다. 제1 메타 데이터(MD_1)는 예를 들어 제1 프로세스 데이터(PD_1)에 대한 크기 정보 및 오프셋 정보 등일 수 있다. 제1 메타 데이터(MD_1)는 제3 데이터 프로세싱을 수행할 때 이용될 수 있다. 구체적 내용은 후술한다.
비록 도 7은 제1 메타 데이터(MD_1)가 제2 프로세스 데이터(PD_2)와 분리되어, 호스트 메모리(220)에 저장되는 것으로 설명하였으나, 실시예들이 이에 제한되지는 않는다. 다른 몇몇 실시예에 따르면, 제1 메타 데이터(MD_1)는 호스트 메모리(220)가 아닌 제2 버퍼 메모리(124)에 저장될 수도 있다. 또 다른 몇몇 실시예에 따르면, 제2 프로세스 데이터(PD_2)는 제1 메타 데이터(MD_1)를 포함할 수 있다. 예를 들어, 호스트 프로세서(210)가 제1 프로세스 데이터(PD_1)를 이용하여, 제2 프로세스 데이터(PD_2)를 생성할 때, 제1 프로세스 데이터(PD_1)에 대한 크기 정보 등을 제2 프로세스 데이터(PD_2) 내에 포함시킬 수 있다(도 11 참조). 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방식으로, 제1 메타 데이터(MD_1)를 관리할 수 있을 것이다.
몇몇 실시예에 따르면, 호스트 프로세서(210)에 의해 제2 프로세스 데이터(PD_2)가 생성되면, 호스트 프로세서(210)는 제2 프로세스 데이터(PD_2)를 이용하여 데이터 라이트 명령을 생성할 수 있다. 호스트 프로세서(210)는 생성한 데이터 라이트 명령을 장치 컨트롤러(110)에 제공할 수 있다. 다시 말해서, 데이터 저장 장치(100)는 호스트(200)로부터 데이터 라이트 명령을 수신하기 전, 제1 유저 데이터(UD_1)를 수신할 수 있다.
도 1 내지 도 5 및 도 8을 참조하면, 장치 컨트롤러(110)는 제2 프로세스 데이터(PD_2)에 대한 데이터 라이트 명령을 수신할 수 있다(S540). 장치 컨트롤러(110)는 제2 프로세스 데이터(PD_2)에 대한 데이터 라이트 명령을 수신하면, 제2 데이터 경로(P2)를 통해 제2 프로세스 데이터(PD_2)를 리드하고, 제1 데이터 경로(P1)를 통해 제2 프로세스 데이터(PD_2)를 비휘발성 메모리(130)에 저장할 수 있다(S550). 다시 말해서, 장치 컨트롤러(110)는 제2 프로세스 데이터에 대한 데이터 라이트 명령을 수신하면, 제2 기능 블록(114)을 이용하여, 제2 버퍼 메모리(124)에 저장된 제2 프로세스 데이터(PD_2)를 리드할 수 있다. 이어서, 제2 프로세스 데이터(PD_2)는 시스템 버스(300)를 통하지 않고, 제2 기능 블록(114)에서 제1 기능 블록(112)으로 직접 제공될 수 있다. 제1 기능 블록(112)은 제2 기능 블록(114)으로부터 제2 프로세스 데이터(PD_2)를 수신할 수 있다. 제1 기능 블록(112)은 수신된 제2 프로세스 데이터(PD_2)를 비휘발성 메모리(130)에 제공하여 저장할 수 있다. 이때, 제2 프로세스 데이터(PD_2)가 저장되는 비휘발성 메모리(130)의 위치 등에 관한 어드레스 정보(또는 매핑 정보)는, 제2 메타 데이터(MD_2)로 제1 버퍼 메모리(122)에 저장될 수 있다.
몇몇 실시예에 따르면, 제1 데이터 프로세싱은 장치 컨트롤러(110)에 의해 수행되고, 제2 데이터 프로세싱은 호스트 프로세서(210)에 의해 수행될 수 있다. 즉, 데이터 저장 장치(100)에 라이트될 데이터에 대한 데이터 프로세싱은 장치 컨트롤러(110)와 호스트 프로세서(210)에 분배되어, 장치 컨트롤러(110)와 호스트 프로세서(210)의 연산 오버헤드(overhead)를 감소시킬 수 있다.
또한, 장치 컨트롤러(110)는 호스트 프로세서(210)와 비교하여 상대적으로 낮은 성능을 가질 수 있다. 따라서, 장치 컨트롤러(110)만 이용하는 경우 상대적으로 복잡한 데이터 프로세싱이 불가능할 수 있다. 그러나 몇몇 실시예에 따르면, 단순한 연산 등의 프로세싱은 장치 컨트롤러(110)에서 구현되도록 하고, 복잡한 연산이나 메타 데이터 관리 등의 프로세싱은 호스트 프로세서(210)에서 구현되도록 함으로써, 더욱 복잡하고 효과적인 데이터 프로세싱이 가능할 수 있다. 또한, 전술한 바와 같이 제1 기능 블록(112)과 제2 기능 블록(114)이 서로 연결되어, 직접 데이터 교환이 가능하므로 데이터 교환에 따른 레이턴시(latency)도 효과적으로 감소될 수 있다.
도 9는 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 리드 동작을 설명하기 위한 예시적인 순서도이다. 도 10 및 도 11은 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 리드 동작을 설명하기 위한 예시적인 도면이다.
도 1, 도 9 및 도 10을 참조하면, 호스트 프로세서(210)는 장치 컨트롤러(110)에 제2 프로세스 데이터(PD_2)와 관련된 데이터 리드 명령을 제공할 수 있다. 장치 컨트롤러(110)는 제2 프로세스 데이터(PD_2)와 관련된 데이터 리드 명령을 수신할 수 있다(S910).
비휘발성 메모리(130)에 저장된 제2 프로세스 데이터(PD_2)는 제1 데이터 경로(P1)를 통해 리드되어, 제2 데이터 경로(P2)를 통해 제2 버퍼 메모리(124)에 저장될 수 있다. 다시 말해서, 데이터 리드 명령을 수신한 제1 기능 블록(112)은 제1 버퍼 메모리(122)의 제2 메타 데이터(MD_2)를 참조하여, 비휘발성 메모리(130)에서 제2 프로세스 데이터(PD_2)를 리드할 수 있다. 이때, 제2 프로세스 데이터(PD_2)는 제1 메타 데이터(MD_1)를 포함할 수 있다. 제1 기능 블록(112)은 리드된 제2 프로세스 데이터(PD_2)를 제2 기능 블록(114)에 직접 제공할 수 있다. 제2 기능 블록(114)은 제공된 제2 프로세스 데이터(PD_2)에 대해, 제3 데이터 프로세싱을 수행할 수 있다. 설명의 편의를 위해, 제2 기능 블록(114)에 의해 제3 데이터 프로세싱이 수행된 제2 프로세스 데이터(PD_2)를 제3 프로세스 데이터(PD_3)로 정의한다. 다시 말해서, 제2 기능 블록(114)은 제2 프로세스 데이터(PD_2)를 이용하여, 제3 프로세스 데이터(PD_3)를 생성할 수 있다(S920). 몇몇 실시예에 따르면, 제2 기능 블록(114)은 제3 프로세스 데이터(PD_3)를 생성하기 위해, 제2 프로세스 데이터(PD_2)에 포함된 제1 메타 데이터(MD_1)를 참조할 수 있다. 제2 기능 블록(114)의 제3 데이터 프로세싱은 제2 버퍼 메모리(124)에서 수행될 수 있다. 제2 프로세스 데이터(PD_2)가 압축된 데이터라고 가정하면, 제3 프로세스 데이터(PD_3)는 예를 들어, 압축 해제된 데이터일 수 있다.
도 1, 도 9 및 도 11을 참조하면, 제1 기능 블록(112)은 제2 기능 블록(114)으로부터 제3 프로세스 데이터(PD_3)를 제공받을 수 있다. 호스트(200)로부터의 데이터 리드 명령에 응답하여, 제1 기능 블록(112)은 제공받은 제3 프로세스 데이터(PD_3)를 호스트(200)에 제공할 수 있다(S930).
도 12는 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 리드 동작을 설명하기 위한 예시적인 순서도이다. 도 13 및 도 14는 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 리드 동작을 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 1, 도 12 내지 도 14를 참조하면, 제1 기능 블록(112)은 호스트 프로세서(210)로부터 제2 프로세스 데이터(PD_2)와 관련된 데이터 리드 명령을 수신할 수 있다(S1210). 제1 기능 블록(112)은 제1 데이터 경로(P1)를 통해, 비휘발성 메모리(130)에 저장된 제2 프로세스 데이터(PD_2)를 리드하여, 호스트(200)에 제공할 수 있다(S1220). 다시 말해서, 제1 기능 블록(112)은 제1 버퍼 메모리(122)에 저장된 제2 메타 데이터(MD_2)를 참조하여, 제2 프로세스 데이터(PD_2)를 리드하고, 리드된 제2 프로세스 데이터(PD_2)를 호스트 프로세서(210)에 제공할 수 있다. 호스트 프로세서(210)는 제공받은 제2 프로세스 데이터(PD_2)를 호스트 메모리(220)에 저장할 수 있다. 호스트 프로세서(210)는 호스트 메모리(220)에 저장된 제1 메타 데이터(MD_1)를 참조하여, 제2 프로세스 데이터(PD_2)에 대해 제3 데이터 프로세싱을 수행할 수 있다. 다시 말해서, 호스트 프로세서(210)는 제2 프로세스 데이터(PD_2)를 이용하여, 제3 프로세스 데이터(PD_3)를 생성할 수 있다(S1230).
예를 들어, 제2 프로세스 데이터(PD_2)가 압축비가 x:1로 압축된 데이터임을 가정하고, 시스템 버스(300)의 최대 데이터 리드 속도를 y (byte/s)라고 가정한다. 몇몇 실시예에 따르면, 제3 데이터 프로세싱, 예를 들어, 압축 해제 프로세싱은 호스트 프로세서(210)에 의해 수행될 수 있다. 이때, 호스트(200)에 제공된 제2 프로세스 데이터(PD_2)는 x:1로 압축된 데이터가 y (byte/s)의 속도로 리드되므로, 호스트 프로세서(210)에서 압축 해제 프로세싱이 수행되는 경우, 호스트(200)가 데이터를 리드하는 최대 속도는 x*y (byte/s)일 수 있다. 다시 말해서, 몇몇 실시예에 따른 데이터 저장 시스템은 시스템 버스(300)가 물리적으로 제공하는 최대 데이터 리드 속도보다 더 향상된 속도로 데이터를 리드할 수 있다.
도 15는 몇몇 실시예에 따른 데이터 저장 시스템의 데이터 리드 동작을 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해, 중복되거나 유사한 내용은 생략하거나 간단히 설명한다.
도 1, 도 12, 도 13 및 도 15를 참조하면, 호스트(200)는 프로세스 모듈(1510)을 더 포함할 수 있다. 프로세스 모듈(1510)은 호스트 프로세서(1510)와 구별되는 모듈일 수 있다. 프로세스 모듈(1510)은 호스트 메모리(220)에 액세스할 수 있다. 몇몇 실시예에 따르면, 프로세스 모듈(1510)은 호스트 메모리(220)에 저장된 데이터에 대해, 제3 데이터 프로세싱을 수행할 수 있다. 다시 말해서, 호스트 프로세서(210)와 구별되는 프로세스 모듈(1510)은 제2 프로세스 데이터(PD_2)를 이용하여, 제3 프로세스 데이터(PD_3)를 생성할 수 있다. 즉, 호스트 프로세서(210)는 데이터 저장 장치(100)로부터 제2 프로세스 데이터(PD_2)를 수신하고, 이를 호스트 메모리(220)에 저장할 수 있다. 이어서, 프로세스 모듈(1510)은 호스트 메모리(220)에 저장된 제1 메타 데이터(MD_1)를 참조하여, 제3 프로세스 데이터(PD_3)를 생성할 수 있다.
몇몇 실시예에 따르면, 제3 데이터 프로세싱은 호스트 프로세서(210)와 별개의 모듈, 즉 프로세스 모듈(1510)에 의해 수행될 수 있다. 따라서, 호스트 프로세서(210)의 오버 헤드(overhead)는 감소될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 데이터 저장 장치 200: 호스트
300: 시스템 버스 110: 장치 컨트롤러
120: 컨트롤러 메모리 130: 비휘발성 메모리
210: 호스트 프로세서 220: 호스트 메모리
1510: 프로세스 모듈

Claims (10)

  1. 서로 독립된 기능을 수행하는 제1 및 제2 기능 블록을 포함하는 장치 컨트롤러;
    상기 제1 기능 블록과 연결되는 제1 버퍼 메모리;
    상기 제2 기능 블록과 연결되고, 데이터 저장 장치 외부의 액세스를 허용하는 제2 버퍼 메모리; 및
    상기 제1 기능 블록과 연결되는 비휘발성 메모리를 포함하고,
    상기 제1 기능 블록과 상기 제2 기능 블록은 서로 연결되어 데이터가 직접 교환되고,
    상기 제1 기능 블록은 데이터 라이트 명령에 따라, 상기 제2 기능 블록으로부터 제1 프로세스 데이터를 수신하여 상기 비휘발성 메모리에 라이트하는 데이터 저장 장치.
  2. 제 1항에 있어서,
    상기 제1 버퍼 메모리는 상기 데이터 저장 장치 외부의 액세스를 비허용하는 데이터 저장 장치.
  3. 제 1항에 있어서,
    상기 제2 기능 블록은,
    유저 데이터를 수신하여, 제1 데이터 프로세싱을 통해 제2 프로세스 데이터를 생성하고,
    상기 제2 프로세스 데이터를 상기 제2 버퍼 메모리에 저장하는 데이터 저장 장치.
  4. 제 1항에 있어서,
    상기 제1 기능 블록은 데이터 리드 명령에 따라, 상기 비휘발성 메모리에서 상기 제1 프로세스 데이터를 리드하여, 상기 데이터 저장 장치 외부에 제공하는 데이터 저장 장치.
  5. 제 1항에 있어서,
    상기 제2 기능 블록은 데이터 압축 엔진, 데이터 암호화 엔진, 데이터 스캐닝 엔진, 데이터 필터링 엔진, 데이터 해싱 엔진 및 뉴럴 네트워크 엔진 중 적어도 하나를 포함하는 데이터 저장 장치.
  6. 유저 데이터를 수신하여 제1 데이터 프로세싱을 수행하는 제1 기능 블록;
    상기 제1 기능 블록과 연결되고, 상기 제1 데이터 프로세싱이 수행된 유저 데이터를 제1 프로세스 데이터로 저장하는 제1 버퍼 메모리;
    상기 제1 프로세스 데이터에 기초하여 결정된 데이터 라이트 명령을 수신하는 제2 기능 블록; 및
    상기 제2 기능 블록과 연결되고, 상기 제1 버퍼 메모리에 저장된 데이터를 제공받아 저장하는 비휘발성 메모리를 포함하고,
    상기 데이터 라이트 명령이 상기 제2 기능 블록에 제공되기 전, 상기 유저 데이터가 상기 제1 기능 블록에 제공되는 데이터 저장 장치.
  7. 제 6항에 있어서,
    상기 제1 기능 블록과 상기 제2 기능 블록은 서로 연결되어 직접 데이터 교환이 수행되는 데이터 저장 장치.
  8. 제 6항에 있어서,
    상기 제1 버퍼 메모리는 상기 데이터 저장 장치 외부의 액세스를 비허용하는 데이터 저장 장치.
  9. 데이터 라이트 명령 및 데이터 리드 명령을 생성하는 호스트 프로세서; 및
    상기 호스트 프로세서와 통신하는 장치 컨트롤러를 포함하는 데이터 저장 장치를 포함하고,
    상기 장치 컨트롤러는 상기 호스트 프로세서로부터 상기 데이터 라이트 명령을 수신하기 전, 유저 데이터를 수신하고,
    상기 장치 컨트롤러는 상기 데이터 리드 명령에 응답하여, 상기 호스트 프로세서에 제1 프로세스 데이터를 제공하고,
    상기 제1 프로세스 데이터는 상기 유저 데이터가 상기 장치 컨트롤러와 상기 호스트 프로세서에 의해 프로세싱된 데이터인 데이터 저장 시스템.
  10. 제 9항에 있어서,
    상기 장치 컨트롤러는 상기 호스트 프로세서로부터 수신한 유저 데이터를 이용하여, 제2 프로세스 데이터를 생성하고,
    상기 호스트 프로세서는 상기 제2 프로세스 데이터를 이용하여 상기 제1 프로세스 데이터를 생성하고, 상기 제1 프로세스 데이터를 이용하여 상기 데이터 라이트 명령을 생성하는 데이터 저장 시스템.
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