JP2005065172A - データ処理装置 - Google Patents

Abstract

【課題】不要輻射を発生させずに、ＤＶＤデコード用ＬＳＩをチューナーから得られたデータに併用し、システムコストを減少する。
【解決手段】アンテナ４から得られたデータは、チューナー２を介して、ＤＶＤデコード用ＬＳＩ内にあるオーディオ処理用のブロック１１へ伝達される。ブロック１１はデータを処理するときバッファメモリを必要とするが、不要輻射の発生を防ぐために、ＳＤＲＡＭ３を用いずにＤＶＤデコード用ＬＳＩ１内の非使用であるＳＤＲＡＭ用バッファメモリ３１、３３及び内部メモリ３２を利用する。この際、ＳＤＲＡＭ用バッファメモリ３１と、バス５１を介してブロック１１に接続されたＳＤＲＡＭ用バッファメモリ３３の各々の送受信用ポートは、データがブロック１１側へ送信されるように設定変更され、内部メモリ３２はバス５２を介して接続されておりデータの送受信が可能となっている。
【選択図】図４

Description

この発明は、デコード処理方法に関し、例えばＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）レシーバシステムに適用できる。

従来、チューナー及びＤＶＤデコーダを有するＤＶＤレシーバシステムは、ＤＶＤデコード用ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）及びチューナー用ＬＳＩを備えていた。そして、ＤＶＤデコード用ＬＳＩ及びチューナー用ＬＳＩの何れにも、オーディオエンハンスメント処理機能が備えられていた。ＤＶＤデコード用ＬＳＩの外部には、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がバッファメモリとして備えられている。

そのＳＤＲＡＭ内の非使用のバッファメモリを、ＧＯＰ（Ｇｒｏｕｐ ｏｆ Ｐｉｃｔｕｒｅ）の格納用、オーディオ用及びＯＳＤ（Ｏｐｅｎ Ｓｏｆｔｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ）表示用のバッファメモリとして使用する技術が、特許文献１に開示されている。

また、メモリ選択回路の切り換えにより、ロジックチップ用のバッファメモリ及びワークメモリとして内蔵メモリを使用する技術が、特許文献２に、エンコーダ及びデコーダがアクセスするメモリとして二つのＳＤＲＡＭを時間的に使い分ける技術が、特許文献３に、符号化復号化処理用のメモリを動的に符号器又は復号器に割り当てる技術が、特許文献４に、それぞれ開示されている。

特表２００２−５１３９８３号公報 特開２００２−１５６４２６号公報 特開２００２−２４０８４号公報 特開２００１−２１１０７９号公報

システムコストを削減するために、ＤＶＤデコード用ＬＳＩが機能の一部として備えているオーディオエンハンスメント機能を、チューナーから受信したオーディオデータにも利用することが考えられる。これにより、チューナー用ＬＳＩからオーディオエンハンスメント機能を省略することができる。

しかし、チューナーがＦＭ放送（周波数領域７０ＭＨｚ〜９０ＭＨｚ）を受信する際に、ＤＶＤデコード用ＬＳＩを動作させると、ＳＤＲＡＭも１００ＭＨｚ前後で動作する。そして外部メモリであるＳＤＲＡＭとＤＶＤデコード用ＬＳＩを接続する部分から不要輻射が発生し、その不要輻射はノイズとしてチューナーのデータ受信に影響を及ぼす。

また、ＤＶＤデコード用ＬＳＩのオーディオエンハンスメント機能以外の機能、例えばＤＶＤから得られた画像データをモニター表示するためのモニター表示機能を用いた場合にも、ＳＤＲＡＭが動作する可能性があり、チューナーと並行して使用することも望ましくなかった。

本発明は、これらの事情に鑑みてなされたものであり、不要輻射を発生させずにＤＶＤデコード用ＬＳＩが備える機能の一部、例えばオーディオエンハンスメント機能やモニター表示機能を利用し、チューナーとの併用を可能にしてシステムコストを削減することを目的とする。

この発明に係るデータ処理装置は、チューナー、信号受信装置、外部メモリ及び集積回路を備え、前記集積回路は、第1バッファメモリと、前記チューナー又は前記信号受信装置からの信号に対して、所定の処理を行う第１機能ブロックとを有する。そして、前記第１機能ブロックが、前記信号受信装置からの信号に対して、前記所定の処理を行う場合においては、前記第１バッファメモリは前記外部メモリへと出力を行い、前記第１機能ブロックが、前記チューナーからの信号に対して、前記所定の処理を行う場合においては、前記第１機能ブロックへと出力を行う。

この発明に係るデータ処理装置によれば、外部メモリを用いずに、ＤＶＤデコード用ＬＳＩの処理機能をチューナーによって受信されたデータの処理にも用いることができる。よって、不要輻射の影響を受けずにチューナーを使用でき、システムコストも削減できる。

本発明では、ＤＶＤデコード用ＬＳＩが機能の一部として備えるオーディオ処理機能を、チューナーから得られたデータに利用することを可能にしたシステムを用いる。実施の形態の説明に入る前に、まずこのシステムの構成について説明する。図１は、ＤＶＤレシーバシステムの構成を示したブロック図である。図１で示されるように、ＤＶＤデコード用ＬＳＩ１は複数のブロック１１、１２、１３、１４を有する。例えばブロック１１はオーディオ処理の機能、ブロック１２はモニター表示処理の機能、ブロック１３は後述するマイコン処理の機能を持ち、ブロック１４はＤＶＤデコード用ＬＳＩ１が備える他の機能を持つ。ここでは、ＤＶＤデコード用ＬＳＩが四つのブロックを有する場合を例示したが、さらに多くのブロックと処理機能を有する場合も考えられる。

このシステムにおいてチューナー２を動作させた場合、アンテナ４から得られたデータは、チューナー２を介してブロック１１へ伝達され、オーディオエンハンス処理などのオーディオ処理がなされる。並行して、マイコン処理機能を持つブロック１３も動作し、システム（ここではチューナー２とＡｕｄｉｏ ＤＡＣｓ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒｓ）９及びブロック１１）の動作を制御する。そして、オーディオ処理されたデータは、Ａｕｄｉｏ ＤＡＣｓ９によってアナログ電圧に変換され、コネクタ１０ａを介してスピーカー８に与えられ、ここから音が流される。

また、ＤＶＤ５に記憶された画像をモニター７で表示する場合、ＤＶＤ５から得られた画像データは、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号処理ＬＳＩ６を介してブロック１２へ伝達され、モニター表示処理がなされる。そして、処理されたデータはコネクタ１０ｂを介してモニター７で表示される。また、ＤＶＤ５にはオーディオデータも記憶されており、画像と並行して音も流される。このとき、ＤＶＤ５から得られたオーディオデータは、ＲＦ信号処理ＬＳＩ６を介してブロック１１へ伝達され、オーディオ処理がなされる。そして、処理されたデータはＡｕｄｉｏ ＤＡＣｓ９によってアナログ電圧に変換され、コネクタ１０ａを介してスピーカー８に与えられ音が流される。これに並行して、マイコン処理機能を持つブロック１３も動作し、システム（ここではＤＶＤ５、ＲＦ信号処理ＬＳＩ６、Ａｕｄｉｏ ＤＡＣｓ９及びブロック１１、１２）を制御する。

本発明で構成されたＤＶＤレシーバシステムでは、後述のように非使用のメモリが有効に利用される。そこで、まず非使用のメモリとは何かについて説明する。図２の（ａ）から（ｃ）は、ブロック１４に対応付けて設けられるメモリを示したブロック図である。すなわち、ブロック１４にはＳＤＲＡＭ用バッファメモリ３１が接続されているか、内部メモリ３２が設置されているかのどちらかの場合と（図２（ａ）、（ｂ））、両方の場合とがある（図２（ｃ））。なお、これらのことはブロック１４に限らず、図１に示されるＬＳＩ１内の各ブロック１１、１２、１３にも同様に言える。ここで、ＳＤＲＡＭ用バッファメモリ３１は、ＤＶＤデコード用ＬＳＩ１内の各ブロックとＳＤＲＡＭ３がデータを送受信する際に、一時的にデータを蓄積する。

そして、ブロック１４の動作・非動作にかかわらず、ブロック１４によって使用されていないＳＤＲＡＭ用バッファメモリ３１や内部メモリ３２が非使用メモリである。例えば、ブロック１４が非動作の場合、そのブロック１４に対応付けられたＳＤＲＡＭ用バッファメモリ３１及び内部メモリ３２は、ブロック１４によって使用されない。また、ブロック１４が動作しているがＳＤＲＡＭ３とデータの送受信を行わない場合、ブロック１４に接続されたＳＤＲＡＭ用バッファメモリ３１はブロック１４によって使用されない。さらに、内部メモリ３２を有するブロック１４が動作している際であっても、内部メモリ３２が使用されない可能性もある。

非使用メモリを利用する際のメモリの使用・非使用の状態は、予め確認されているものである。すなわち、ある機能を持つブロックＡを動作させた場合に、そのブロックＡのみが動作する限りにおいて、動作する可能性のないメモリ（非動作メモリ）を確認しておき、システム構成時にブロックＡがその非動作メモリを利用できるように構築しておく。また、ある機能を持つブロックＡと他の機能を持つブロックＢが並行して動作している場合に、ブロックＡかつブロックＢのみが動作する限りにおいて、動作する可能性のないメモリを確認しておき、システム構成時にブロックＡ又はブロックＢがその非使用メモリを利用できるように構築しておく。

実施の形態１．
本実施の形態では、ＤＶＤデコード用ＬＳＩ内のオーディオ処理機能を、チューナーから受信されたデータのオーディオ処理にも用いる。図３は、その際のオーディオ処理技術を示すブロック図である。

アンテナ４から得られたデータは、チューナー２を介してＤＶＤデコード用ＬＳＩ１内のブロック１１へ伝達され、オーディオ処理が施される。このオーディオ処理の際、ブロック１１はバッファメモリとして外部メモリであるＳＤＲＡＭ３を使用せず、ブロック１１と接続されているＳＤＲＡＭ用バッファメモリ３１を利用する。

この利用のために、ＳＤＲＡＭ用バッファメモリ３１の送信用ポートの設定について、データがＳＤＲＡＭ３側へ送信される設定を解除し（図３中×印）、データがブロック１１側へ送信されるように設定する。もし、この送信用ポートの設定を変更せずにＳＤＲＡＭ用バッファメモリ３１を利用すると、データがＳＤＲＡＭ３側へ送信され、ＳＤＲＡＭ３が動作してしまうため望ましくない。

上述のような接続関係を採用することにより、ＳＤＲＡＭ３を動作させずに、ＤＶＤデコード用ＬＳＩ１内のオーディオ処理機能を、チューナーから受信したデータに対しても用いることができる。よって、不要輻射の問題がなくなる。また、チューナー用ＬＳＩにオーディオ処理機能を準備する必要がないため、システムコストも削減できる。

実施の形態２．
実施の形態１において、ブロック１１はＳＤＲＡＭ用バッファメモリ３１を利用しているが、それだけではバッファメモリの容量が不足する場合も考えられる。その際には、ブロック１１はＳＤＲＡＭ用バッファメモリ３１に加え、ＤＶＤデコード用ＬＳＩ１内の他の非使用メモリを利用することができる。図４の（ａ）から（ｃ）は、その際のオーディオ処理技術を示すブロック図である。

図４（ａ）では、ＳＤＲＡＭ用バッファメモリ３１を補足するバッファメモリとして、ブロック１４に対応付けられて接続されているものの非使用であったＳＤＲＡＭ用バッファメモリ３３を利用している。この際、当該ＳＤＲＡＭ用バッファメモリ３３の送受信用ポートの設定について、ブロック１４側からの受信及びＳＤＲＡＭ３への送信という設定が解除され（図４（ａ）中×印）、バス５１を介して接続されているブロック１１との送受信が可能となるように設定しなおす。

図４（ｂ）では、ＳＤＲＡＭ用バッファメモリ３１を補足するバッファメモリとして、ブロック１４に対応付けられて設置されているものの、非使用であった内部メモリ３２を利用している。この際、ブロック１１と内部メモリ３２はバス５２により接続されており、データの送受信が可能となっている。

図４（ｃ）では、ＳＤＲＡＭ用バッファメモリ３１を補足するバッファメモリとして、ブロック１４に対応して設けられているものの非使用であったＳＤＲＡＭ用バッファメモリ３３と内部メモリ３２を、並行して利用する。この際、当該ＳＤＲＡＭ用バッファメモリ３３の送受信用ポートの設定について、ブロック１４側からの受信及びＳＤＲＡＭ３への送信という設定が解除され（図４（ｃ）中×印）、バス５１を介して接続されているブロック１１との送受信が可能となるように設定しなおす。また、ブロック１１と内部メモリ３２はバス５２により接続されており、データの送受信が可能となっている。

上記三つの技術のいずれの場合も、ＳＤＲＡＭ用バッファメモリ３１を利用する際に、ＳＤＲＡＭ用バッファメモリ３１の送信用ポートの設定について、データがＳＤＲＡＭ３側へ送信される設定を解除し、データがブロック１１側へ送信されるように設定する。

上記の技術を採用してもバッファメモリの容量が不足する場合は、ブロック１４に対応して設けられるメモリで非使用のメモリに加えて、ＤＶＤデコード用ＬＳＩ内の他の非使用メモリを利用する。非使用メモリとブロック１１はバスにより接続されており、その非使用メモリがブロック１１以外のブロック及びＳＤＲＡＭ３と接続されている場合には、それらとの送受信の設定を解除し、ブロック１１との送受信を可能にするように設定しなおす。

なお、ブロック１１を第１機能ブロック、それに対応して設けられるＳＤＲＡＭ用バッファメモリ３１を第１バッファメモリとした場合、ブロック１４を第２機能ブロック、それに対応して設けられたＳＤＲＡＭ用バッファメモリ３３を第２バッファメモリと把握することができる。そして、第２機能ブロックがＳＤＲＡＭ３を用いない場合、第２バッファメモリは第１機能ブロックとデータの送受信が可能となるように設定される。また、第２機能ブロックが、それに対応して設けられる内部メモリ３２を用いない場合、その内部メモリ３２は第１機能ブロックとデータの送受信が可能となる。

上述の接続関係を採用することにより、ＳＤＲＡＭ３を動作させずに、ＤＶＤデコード用ＬＳＩ１内のオーディオ処理機能を、チューナーから得られたデータにも用いることができる。よって、不要輻射の問題なく、システムコストも削減できる。また、バッファメモリの不足も解消される。

実施の形態３．
本実施の形態では、チューナーの使用と並行してＤＶＤから得られた画像データをモニターで表示する。図５は、その際のデコード処理技術を示すブロック図である。

図５において、チューナー２の動作により、アンテナ４から得られたデータは、ブロック１１によりオーディオ処理される。この際、ブロック１１はバッファメモリとして、非使用メモリを少なくとも一つは利用する。ここでは、ブロック１１がバッファメモリとして非使用のＳＤＲＡＭ用バッファメモリ３１、３３、及び非使用の内部メモリ３２を利用した場合が例示されている。

これらの非使用メモリの利用のために、ＳＤＲＡＭ用バッファメモリ３１の送信用ポートの設定について、データがＳＤＲＡＭ３側へ送信される設定を解除し、データがブロック１１側へ送信されるように設定する。また、ＳＤＲＡＭ用バッファメモリ３３はバス５１を介してブロック１１と接続されており、ＳＤＲＡＭ用バッファメモリ３３の送受信用ポートの設定について、ブロック１４側からの受信及びＳＤＲＡＭ３への送信という設定が解除され、ブロック１１との送受信が可能となるように設定しなおす。そして、内部メモリ３２はバス５２を介してブロック１１と接続されており、データの送受信が可能となっている。

これと並行して、ＤＶＤ５からＲＦ信号処理ＬＳＩ６を介して得られた画像データは、ブロック１２によりモニター表示処理される。その際に、ブロック１２はバッファメモリとして、非使用メモリを少なくとも一つは利用する。ここでは、ブロック１２が、バッファメモリとして非使用のＳＤＲＡＭ用バッファメモリ３４と、非使用のＳＤＲＡＭ用バッファメモリ３６、及び非使用の内部メモリ３５を利用した場合が例示されている。ＳＤＲＡＭ用バッファメモリ３４はブロック１２に対応して設けられ、ＳＤＲＡＭ用バッファメモリ３６及び内部メモリ３５はブロック１５に対応して設けられたメモリである。

これらの非使用メモリの利用のために、ＳＤＲＡＭ用バッファメモリ３４の送信用ポートの設定について、データがＳＤＲＡＭ３側へ送信される設定を解除し、データがブロック１２側へ送信されるように設定する。また、ＳＤＲＡＭ用バッファメモリ３６はバス５３を介してブロック１２と接続されており、ＳＤＲＡＭ用バッファメモリ３６の送受信用ポートの設定について、ブロック１５側からの受信及びＳＤＲＡＭ３への送信という設定が解除され、ブロック１２との送受信が可能となるように設定しなおす。そして、内部メモリ３５はバス５４を介してブロック１２と接続されており、データの送受信が可能となっている。

なお、ブロック１１を第１機能ブロック、それに対応して設けられるＳＤＲＡＭ用バッファメモリ３１を第１バッファメモリとした場合、ブロック１２を第２機能ブロック、それに対応して設けられたＳＤＲＡＭ用バッファメモリ３６を第２バッファメモリと把握することができる。そして、第１機能ブロックがチューナー２から得られたデータのオーディオ処理を行い、それと並行して第２機能ブロックがＲＦ信号処理ＬＳＩ６から得られた画像データの処理を行う場合、第２機能ブロックは第２バッファメモリと送受信が可能となる。

さらに、上記第１機能ブロック、第１バッファメモリに対して、ブロック１５を第３機能ブロック、それに対応して設けられるＳＤＲＡＭ用バッファメモリ３６を第３バッファメモリと把握することができる。第３機能ブロックがＳＤＲＡＭ３を用いない場合、第３バッファメモリは第２機能ブロックとデータの送受信が可能となるように設定される。また、第３機能ブロックが、それに対応して設けられる内部メモリ３５を用いない場合、その内部メモリ３５は第２機能ブロックとデータの送受信が可能となる。

上述のような接続関係を採用することにより、ＳＤＲＡＭ３を用いずに、ＤＶＤデコード用ＬＳＩのオーディオ処理機能及びモニター表示処理機能の各々を、チューナーから得られたデータ及びＤＶＤから得られた画像データに並行して用いることができる。よって、不要輻射の問題なく、システムコストも削減できる。

実施の形態４．
本実施の形態では、チューナーの使用と並行して、システムを制御するためのマイコン処理を行う。ここでは特に、チューナーを制御するためのマイコン処理を扱う。図６は、その際のマイコン処理技術を示すブロック図である。また、チューナーから得られたデータのオーディオ処理技術は、実施の形態３のオーディオ処理技術の部分と同様である。

図６において、マイコン処理用のブロック１３は、チューナー２を制御するため、オーディオ処理用のブロック１１と並行して動作する。そして、マイコン処理用のブロック１３はシステムを制御するためのワークメモリを必要とする。このため、本実施の形態では、そのワークメモリとして非使用のＳＤＲＡＭ用バッファメモリ３７、３９及び非使用の内部メモリ３８を利用した場合が例示されている。ＳＤＲＡＭ用バッファメモリ３７はブロック１３に、ＳＤＲＡＭ用バッファメモリ３９及び内部メモリ３８はブロック１６に、それぞれ対応して設けられている。

これらの非使用メモリを利用するために、ＳＤＲＡＭ用バッファメモリ３７の送信用ポートの設定について、データがＳＤＲＡＭ３側へ送信される設定を解除し、データがブロック１３側へ送信されるように設定する。また、ＳＤＲＡＭ用バッファメモリ３９はバス５５を介してブロック１３と接続されており、ＳＤＲＡＭ用バッファメモリ３９の送受信用ポートの設定について、ブロック１６側からの受信及びＳＤＲＡＭ３への送信という設定が解除され、ブロック１３との送受信が可能となるように設定しなおす。そして、内部メモリ３８はバス５６を介してブロック１３と接続されており、データの送受信が可能となっている。

上述のような接続関係を採用することにより、ＳＤＲＡＭ３を用いずに、ＤＶＤデコード用ＬＳＩ内のオーディオ処理機能及びマイコン処理機能の各々を、チューナーから得られたデータ及びチューナーの制御に、並行して用いることができる。よって、不要輻射の問題はなく、システムコストが削減できる。

実施の形態５．
本実施の形態では、システムを制御するマイコン処理用のブロックに設置されているホストバスを用いることによって、マイコン処理用のブロックがバッファメモリとして非使用メモリを利用することを可能にする。

図７は、ホストバスを用いたマイコン処理技術を示したブロック図である。ホストバス６１は、マイコン処理用のブロック１３がＤＶＤデコード用ＬＳＩ１内の各ブロックの動作状況を把握するために、マイコン処理用のブロック１３から各ブロックのメモリに接続される。

本実施の形態では、マイコン処理用のブロック１３が、システムを制御するためのワークメモリとして、非使用のＳＤＲＡＭ用バッファメモリ３９、４１及び非使用の内部メモリ３８、４０を利用した場合が例示されている。ＳＤＲＡＭ用バッファメモリ３９及び内部メモリ３８はブロック１６に、ＳＤＲＡＭ用バッファメモリ４１はブロック１８に、内部メモリ４０はブロック１７に、それぞれ対応して設けられている。ブロック１６、１７、１８は、ＤＶＤデコード用ＬＳＩ内で処理機能を有し、例えばモニター表示処理用ブロックなどである。

これら非使用メモリを利用するために、ＳＤＲＡＭ用バッファメモリ３９の送受信用ポートの設定について、ブロック１６側からの受信及びＳＤＲＡＭ３への送信という設定が解除され、ＳＤＲＡＭ用バッファメモリ４１の送受信用ポートの設定について、ブロック１８側からの受信及びＳＤＲＡＭ３への送信という設定が解除される。そして、マイコン処理用のブロック１３はホストバス６１を介して、内部メモリ３８、４０を含むこれらの非使用メモリを利用する。

上述のような接続関係を採用することにより、ＳＤＲＡＭ３を用いずに、システムを制御するためのマイコン処理を行うことができる。よって、不要輻射の問題なく、システムコストを削減できる。また、システム構成時に実施の形態１から４で構築した非使用メモリを利用するためのバスが不要となる。

本実施の形態は、例えばオーディオ処理用のブロックなどに適用できる。すなわち、システム構築の際に、オーディオ処理用のブロックにホストバスを設置しておくことにより、システム構成時に非使用メモリを利用するためのバスを構築することなく、オーディオ処理用のブロックが非使用メモリを利用できるようになる。

実施の形態６．
本実施の形態では、オーディオ処理用のブロックがＤＶＤデコード用ＬＳＩ内に設置されているデバイステスト用のバスを用いることにより、オーディオ処理用のブロックが非使用メモリを利用することができる。図８は、デバイステスト用バスを用いたオーディオ処理技術を示したブロック図である。

オーディオ処理用のブロック１１は、チューナー２を介してアンテナから得られたデータにオーディオ処理を施す。ここでは、ブロック１１が、バッファメモリとして非使用のＳＤＲＡＭ用バッファメモリ３１、３３、４１及び非使用の内部メモリ３２、４０を利用した場合を例示する。ＳＤＲＡＭ用バッファメモリ３１はオーディオ処理用のブロック１１に対応して設けられ、ＳＤＲＡＭ用バッファメモリ３３及び内部メモリ３２はブロック１４に、ＳＤＲＡＭ用バッファメモリ４１はブロック１８に、内部メモリ４０はブロック１７に、それぞれ対応して設けられている。

これらの非使用メモリを利用するために、ＳＤＲＡＭ用バッファメモリ３１の送受信用ポートの設定について、データのブロック１１からの受信及びＳＤＲＡＭ３への送信といった設定を解除し、ＳＤＲＡＭ用バッファメモリ３３、４１の送受信用ポートの設定についても、それらが対応して設けられているブロック１４、１８からの受信及びＳＤＲＡＭ３への送信といった設定を解除する。そして、オーディオ処理用のブロック１１はデバイステスト用バス６２を用いることによって、各非使用メモリを利用できるようになる。デバイステスト用バス６２は、デバイステストコントローラー７１がデバイステストを行うために、各ブロックのメモリへ接続されている。

上述の接続関係を採用することにより、ＳＤＲＡＭ３を用いずにＤＶＤデコード用ＬＳＩ１内のオーディオ処理機能を、チューナーから受信したデータに用いることができる。よって、不要輻射の問題なく、システムコストを削減できる。また、システム構成時に構築する非使用メモリを利用するためのバスが不要となる。

実施の形態７．
本実施の形態では、チューナーを介して得られたデータをオーディオ処理するためにＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｃｅｓｓｏｒ）を用いる。

図９はＤＳＰを用いたオーディオ処理方法を示したブロック図である。ＤＳＰ７３は、ＤＶＤデコード用ＬＳＩ１内の各ブロックと協調動作を行うため、ＤＳＰバス６３を介して各ブロック内に設置されたレジスタへと接続されている。

本実施の形態では、オーディオ処理するためにＤＳＰ７３を用い、その際にオーディオ処理用のバッファメモリとして非使用のＳＤＲＡＭ用バッファメモリ３３、４１及び非使用の内部メモリ３２、４０を利用する場合が例示されている。ＳＤＲＡＭ用バッファメモリ３３及び内部メモリ３２はブロック１４に、内部メモリ４０はブロック１７に、ＳＤＲＡＭ用バッファメモリ４１はブロック１８に、それぞれ対応して設けられている。

これらの非使用メモリを利用するに際して、ＳＤＲＡＭ用バッファメモリ３３、４１の送受信用ポートの設定について、それらが対応して設けられているブロック１４、１８からの受信及びＳＤＲＡＭ３への送信といった設定を解除する。そして、ＤＳＰ７３はＤＳＰバス６３を介して、非使用メモリが設けられているブロック内のレジスタと接続される。そして、このレジスタが各ブロックの非使用のメモリとの接続用に拡張され、ＤＳＰ７３は非使用メモリを利用できるようになる。

上述の接続関係を採用することにより、ＳＤＲＡＭ３を用いずに、ＤＶＤデコード用ＬＳＩ内のオーディオ処理機能を、チューナーから得られたデータに用いることができる。よって、不要輻射の問題なく、システムコストを削減できる。また、システム構成時に構築する非使用メモリを利用するためのバスが不要となる。

ＤＶＤレシーバシステムの構成を示したブロック図である。 ＬＳＩ内ブロックが有するメモリを示したブロック図である。 実施の形態１で用いたブロック図である。 実施の形態２で用いたブロック図である。 実施の形態３で用いたブロック図である。 実施の形態４で用いたブロック図である。 実施の形態５で用いたブロック図である。 実施の形態６で用いたブロック図である。 実施の形態７で用いたブロック図である。

符号の説明

１ ＤＶＤデコード用ＬＳＩ、２ チューナー、３ ＳＤＲＡＭ、１１〜１４ ブロック、３１ ＳＤＲＡＭ用バッファメモリ、３２ 内部メモリ、５１，５２ バス、６１ ホストバス、６２ デバイステスト用バス、６３ ＤＳＰ用バス。

Claims (8)

1. チューナーと、
   信号受信装置と、
   外部メモリと、
   集積回路と
   を備え、
   前記集積回路は、
   第１バッファメモリと、
   前記チューナー又は前記信号受信装置からの信号に対して、所定の処理を行う第１機能ブロックと
   を有し、
   前記第１機能ブロックが、前記信号受信装置からの信号に対して、前記所定の処理を行う場合においては、前記第１バッファメモリは前記外部メモリへと出力を行い、
   前記第１機能ブロックが、前記チューナーからの信号に対して、前記所定の処理を行う場合においては、前記第１バッファメモリは前記第１機能ブロックへと出力を行う、データ処理装置。
2. 前記集積回路は、
   第２機能ブロックと、
   前記第２機能ブロックに対応して設けられ、前記外部メモリと前記第２機能ブロックとの間に接続可能な、第２バッファメモリと
   を更に有し、
   前記第２機能ブロックが前記第２バッファメモリを用いない場合に、前記第２バッファメモリが前記第１機能ブロックと接続される、請求項１記載のデータ処理装置。
3. 前記集積回路は、内部メモリを持つ第２機能ブロックを更に有し、
   前記第２機能ブロックが前記内部メモリを用いない場合に、前記内部メモリが前記第１機能ブロックと接続される、請求項１記載のデータ処理装置。
4. 前記集積回路は、
   第２機能ブロックと、
   前記第２機能ブロックに対応して設けられ、前記外部メモリと前記第２機能ブロックとの間に接続可能な、第２バッファメモリと
   を更に有し、
   前記第１機能ブロックが、前記チューナーからの信号に対して、前記所定の処理を行う場合においては、前記第２バッファメモリは前記第１機能ブロックへと出力を行い、
   並行して、前記第２機能ブロックが、前記信号受信装置又は前記チューナーからの信号に対して、前記所定の処理と異なる処理を行う場合においては、前記第２バッファメモリは前記第２機能ブロックへと出力を行う、請求項１記載のデータ処理装置。
5. 前記集積回路は、
   第３機能ブロックと、
   前記第３機能ブロックに対応して設けられ、前記外部メモリと前記第３機能ブロックとの間に接続可能な、第３バッファメモリと
   を更に有し、
   前記第３機能ブロックが前記第３バッファメモリを用いない場合に、前記第３バッファメモリが前記第２機能ブロックと接続される、請求項４記載のデータ処理装置。
6. 前記集積回路は、内部メモリを持つ第３機能ブロックを更に有し、
   前記第３機能ブロックが前記内部メモリを用いない場合に、前記内部メモリが前記第２機能ブロックと接続される、請求項４記載のデータ処理装置。
7. 前記集積回路は、前記第１機能ブロック、前記第２機能ブロック、前記第１バッファメモリ、前記第２バッファメモリを相互に接続するデータバスを更に有する、請求項２記載のデータ処理装置。
8. 前記集積回路は、前記第１機能ブロック、前記第２機能ブロック、前記第１バッファメモリを相互に接続するデータバスを更に有する、請求項３記載のデータ処理装置。
   

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