KR102659766B1 - High electron mobility transistor and fabricating method thereof - Google Patents
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Abstract
고전자이동도 트랜지스터 및 그 제조방법이 개시된다. 개시되는 일 실시예에 따른 고전자이동도 트랜지스터의 제조방법은, 버퍼층, 제1 식각 저지층, 채널층, 배리어층, 제2 식각 저지층, 캡층, 마스크층, 및 패턴화된 포토레지스트층이 순차적으로 적층된 적층 구조물을 형성하는 단계, 적층 구조물에서 상기 패턴화된 포토레지스트층 이외의 영역을 상기 제1 식각 저지층의 표면까지 에칭하는 단계, 적층 구조물의 에칭된 영역에 선택적 재성장 기법을 통해 재성장층을 형성하는 단계, 및 재성장층의 상면에 소스 전극 및 드레인 전극을 각각 형성하고, 소스 전극 및 드레인 전극과 각각 이격된 게이트 전극을 형성하는 단계를 포함한다.A high electron mobility transistor and its manufacturing method are disclosed. A method of manufacturing a high electron mobility transistor according to an embodiment disclosed includes a buffer layer, a first etch stop layer, a channel layer, a barrier layer, a second etch stop layer, a cap layer, a mask layer, and a patterned photoresist layer. Forming a sequentially stacked layered structure, etching an area other than the patterned photoresist layer in the layered structure up to the surface of the first etch stop layer, using a selective regrowth technique on the etched area of the layered structure. It includes forming a re-growth layer, forming a source electrode and a drain electrode on the upper surface of the re-growth layer, and forming a gate electrode spaced apart from the source electrode and the drain electrode.
Description
본 발명의 실시예는 고전자이동도 트랜지스터 및 그 제조방법과 관련된다.Embodiments of the present invention relate to high electron mobility transistors and methods of manufacturing the same.
고전자이동도 트랜지스터(HEMT: High Electron Mobility Transistor)는 우수한 전자 이동도 특성 및 주파수 특성으로 인하여, 국방 및 통신 분야 등 국가의 주요 기반 사업에서 핵심적인 역할을 하는 전자 부품이다. 고 주파수 성능을 가지는 HEMT 소자는 게이트 식각 영역 형성 시 최적화가 요구되며, 전기적 특성 및 주파수 특성을 향상시키기 위해서는 기생 저항 성분 및 커패시턴스 성분의 최적화가 필수적이다.High Electron Mobility Transistor (HEMT) is an electronic component that plays a key role in major national infrastructure projects such as national defense and communications fields due to its excellent electron mobility and frequency characteristics. HEMT devices with high frequency performance require optimization when forming the gate etch region, and optimization of parasitic resistance and capacitance components is essential to improve electrical and frequency characteristics.
그러나, 일반적인 구조의 고전자이동도 트랜지스터는 도핑된 캡층과 채널 사이에 에너지 밴드갭이 큰 배리어(barrier)층이 존재하여 소스 전극 및 드레인 전극에서 전류가 채널에 도달하기 위해서는 배리어층을 지나야 하기 때문에 그에 따른 저항 성분이 추가되어 소자의 성능을 저하시킨다. 그리고, 채널의 활성 영역이 게이트 전극뿐 아니라 소스 전극 및 드레인 전극 영역으로도 확장될 수 있어 이를 정확히 제어하기가 어렵고 소자의 동작 특성에 큰 영향을 주는 기생 성분들을 최적화하기 어렵게 된다.However, in a high electron mobility transistor with a general structure, there is a barrier layer with a large energy band gap between the doped cap layer and the channel, so the current from the source and drain electrodes must pass through the barrier layer to reach the channel. Resistance components are added accordingly, deteriorating the performance of the device. Additionally, the active area of the channel can extend not only to the gate electrode but also to the source and drain electrode areas, making it difficult to accurately control it and optimizing parasitic components that greatly affect the operating characteristics of the device.
본 발명은 전체 저항을 줄이고 성능을 향상시킬 수 있는 고전자이동도 트랜지스터 및 그 제조방법을 제공하기 위한 것이다. The present invention is intended to provide a high electron mobility transistor and a method of manufacturing the same that can reduce overall resistance and improve performance.
한편, 본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Meanwhile, the technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly apparent to those skilled in the art from the description below. It will be understandable.
본 발명의 일 실시예에 따른 고전자이동도 트랜지스터의 제조방법은, 버퍼층, 제1 식각 저지층, 채널층, 배리어층, 제2 식각 저지층, 캡층, 마스크층, 및 패턴화된 포토레지스트층이 순차적으로 적층된 적층 구조물을 형성하는 단계; 상기 적층 구조물에서 상기 패턴화된 포토레지스트층 이외의 영역을 상기 제1 식각 저지층의 표면까지 에칭하는 단계; 상기 적층 구조물의 에칭된 영역에 선택적 재성장 기법을 통해 재성장층을 형성하는 단계; 및 상기 재성장층의 상면에 소스 전극 및 드레인 전극을 각각 형성하고, 상기 소스 전극 및 상기 드레인 전극과 각각 이격된 게이트 전극을 형성하는 단계를 포함한다.A method of manufacturing a high electron mobility transistor according to an embodiment of the present invention includes a buffer layer, a first etch stop layer, a channel layer, a barrier layer, a second etch stop layer, a cap layer, a mask layer, and a patterned photoresist layer. forming this sequentially stacked laminated structure; etching areas of the stacked structure other than the patterned photoresist layer to the surface of the first etch stop layer; forming a re-growth layer on the etched area of the layered structure through a selective re-growth technique; and forming a source electrode and a drain electrode on the upper surface of the regrowth layer, and forming a gate electrode spaced apart from the source electrode and the drain electrode.
상기 패턴화된 포토레지스트층은, 고전자이동도 트랜지스터의 소자 단위를 구성하는 상기 적층 구조물의 중심부에 형성될 수 있다.The patterned photoresist layer may be formed at the center of the stacked structure constituting the device unit of the high electron mobility transistor.
상기 제1 식각 저지층의 표면까지 에칭하는 단계는, 상기 패턴화된 포토레지스트층 이외의 영역에서 상기 캡층까지를 제거하기 위한 에칭을 수행하는 단계; 상기 패턴화된 포토레지스트층 이외의 영역에서 상기 제2 식각 저지층을 제거하기 위한 에칭을 수행하는 단계; 및 상기 패턴화된 포토레지스트층 이외의 영역에서 상기 배리어층부터 상기 제1 식각 저지층의 표면까지 에칭을 수행하는 단계를 포함할 수 있다.The step of etching the surface of the first etch stop layer includes performing etching to remove the cap layer from areas other than the patterned photoresist layer; performing etching to remove the second etch stop layer in areas other than the patterned photoresist layer; And it may include performing etching from the barrier layer to the surface of the first etch stop layer in areas other than the patterned photoresist layer.
상기 재성장층은, 상기 적층 구조물의 에칭된 영역의 상기 제1 식각 저지층의 상부에서 상기 채널층의 측면과 접촉하고 상기 채널층의 측면을 감싸는 높이로 형성될 수 있다.The re-growth layer may be formed at a height that contacts the side surface of the channel layer and surrounds the side surface of the channel layer on top of the first etch stop layer in the etched area of the stacked structure.
상기 재성장층은, 상기 제1 식각 저지층의 상부에서 상기 캡층과 대응되는 높이로 형성될 수 있다.The regrowth layer may be formed at a height corresponding to the cap layer on top of the first etch stop layer.
상기 재성장층은, 상기 캡층과 동일한 물질로 이루어질 수 있다.The regrowth layer may be made of the same material as the cap layer.
본 발명의 다른 실시예에 따른 고전자이동도 트랜지스터의 제조방법은, 버퍼층의 상부에 채널층, 배리어층, 및 캡층을 포함하는 적층 구조물을 형성하는 단계; 상기 적층 구조물의 상단 중심부에 패턴화된 포토레지스트층을 형성하고, 상기 적층 구조물에서 상기 패턴화된 포토레지스트층 이외의 영역을 상기 버퍼층의 표면까지 에칭하는 단계; 상기 적층 구조물의 에칭된 영역에 선택적 재성장 기법을 통해 재성장층을 형성하되, 상기 재성장층이 상기 채널층의 측면과 접촉하여 상기 채널층을 감싸도록 하는 단계; 및 상기 재성장층의 상면에 소스 전극 및 드레인 전극을 각각 형성하고, 상기 소스 전극 및 상기 드레인 전극과 각각 이격된 게이트 전극을 형성하는 단계를 포함한다.A method of manufacturing a high electron mobility transistor according to another embodiment of the present invention includes forming a stacked structure including a channel layer, a barrier layer, and a cap layer on top of a buffer layer; forming a patterned photoresist layer at the top center of the stacked structure, and etching areas of the stacked structure other than the patterned photoresist layer to the surface of the buffer layer; Forming a re-growth layer through a selective re-growth technique in the etched area of the laminated structure, wherein the re-growth layer contacts a side surface of the channel layer and surrounds the channel layer; and forming a source electrode and a drain electrode on the upper surface of the regrowth layer, and forming a gate electrode spaced apart from the source electrode and the drain electrode.
개시되는 실시예에 의하면, 적층 구조물에서 패턴화된 포토레지스트층을 이용하여 일부를 식각하고 식각된 영역에 재성장층을 형성함으로써, 재성장층이 채널층의 측면과 접촉하여 낮은 접촉 저항을 이루게 되고, 소스 전극 및 드레인 전극과 채널층 사이에 배리어층이 제거되기 때문에, 기생 저항 성분을 줄일 수 있어 소자의 성능을 향상시킬 수 있게 된다. According to the disclosed embodiment, by etching a portion of the stacked structure using a patterned photoresist layer and forming a regrowth layer in the etched area, the regrowth layer contacts the side of the channel layer to achieve low contact resistance, Since the barrier layer between the source and drain electrodes and the channel layer is removed, the parasitic resistance component can be reduced and the performance of the device can be improved.
한편, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Meanwhile, the effects that can be obtained from the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description below. You will be able to.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타낸 도면이고,
도 5는 본 발명의 일 실시예에 따른 재성장층(RG n+ InGaAs) 및 게이트 전극을 나타낸 주사전자현미경 사진이다.1 to 4 are diagrams showing a method of manufacturing a high electron mobility transistor according to an embodiment of the present invention;
Figure 5 is a scanning electron microscope photograph showing a re-growth layer (RG n+ InGaAs) and a gate electrode according to an embodiment of the present invention.
이하, 본 발명의 실시 예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시 예는 여러 가지 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것으로 해석되어서는 안 된다. 본 실시 예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이다. 따라서 도면에서의 요소의 형상은 보다 명확한 설명을 강조하기 위해 과장되었다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the attached drawings. Embodiments of the present invention may be modified in various forms, and the scope of the present invention should not be construed as being limited to the following embodiments. This example is provided to more completely explain the present invention to those skilled in the art. Therefore, the shapes of elements in the drawings are exaggerated to emphasize clearer explanation.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시 예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명 시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다.The configuration of the invention to clarify the solution to the problem to be solved by the present invention will be described in detail with reference to the accompanying drawings based on preferred embodiments of the present invention, and the reference numbers to the components in the drawings will be the same. Components are given the same reference numbers even if they are in different drawings, and it is stated in advance that components of other drawings can be cited when necessary when explaining the relevant drawings.
한편, 상측, 하측, 일측, 타측 등과 같은 방향성 용어는 개시된 도면들의 배향과 관련하여 사용된다. 본 발명의 실시예의 구성 요소는 다양한 배향으로 위치 설정될 수 있으므로, 방향성 용어는 예시를 목적으로 사용되는 것이지 이를 제한하는 것은 아니다.Meanwhile, directional terms such as upper side, lower side, one side, other side, etc. are used in relation to the orientation of the disclosed drawings. Since the components of embodiments of the present invention can be positioned in various orientations, the term directional is used for illustrative purposes and is not limiting.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타낸 도면이다. 1 to 4 are diagrams showing a method of manufacturing a high electron mobility transistor according to an embodiment of the present invention.
도 1을 참조하면, 기판(미도시) 상에 적층 구조물(110)을 형성한다. 적층 구조물(110)은 고전자이동도 트랜지스터의 소자 단위를 구성할 수 있다. 여기서, 기판(미도시)은 적층 구조물(110)을 지지할 수 있다. 기판(102)은 실리콘 카바이드(SiC), 사파이어(Al2O3), 실리콘(Si), 질화 갈륨(GaN) 등의 재질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 기판(미도시)은 경우에 따라 생략될 수 있다.Referring to FIG. 1, a stacked structure 110 is formed on a substrate (not shown). The stacked structure 110 may constitute a device unit of a high electron mobility transistor. Here, a substrate (not shown) may support the stacked structure 110. The substrate 102 may be made of a material such as silicon carbide (SiC), sapphire (Al 2 O 3 ), silicon (Si), or gallium nitride (GaN), but is not limited thereto. Additionally, the substrate (not shown) may be omitted in some cases.
적층 구조물(110)은 기판(미도시)의 상부에 마련될 수 있다. 적층 구조물(110)은 버퍼층(111), 제1 식각 저지층(113), 채널층(115), 배리어층(117), 제2 식각 저지층(119), 캡층(121), 마스크층(123), 및 포토레지스트층(125)을 포함할 수 있다. 그러나, 이에 한정되는 것은 아니며 필요에 따라 일부 층은 생략될 수 있다.The laminated structure 110 may be provided on top of a substrate (not shown). The stacked structure 110 includes a buffer layer 111, a first etch stop layer 113, a channel layer 115, a barrier layer 117, a second etch stop layer 119, a cap layer 121, and a mask layer 123. ), and a photoresist layer 125. However, it is not limited to this and some layers may be omitted if necessary.
적층 구조물(110)의 각 층들은 기판(미도시)의 상부에 증착 또는 성장 등을 통해 순차적으로 형성될 수 있다. 이하에서 사용하는 "증착", "성장" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chemical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다.Each layer of the stacked structure 110 may be sequentially formed through deposition or growth on the top of a substrate (not shown). Terms such as “deposition” and “growth” used below are used interchangeably with the meaning of forming a semiconductor material layer, and the layer or thin film formed through various embodiments of the present invention is metal-organic vapor deposition (metal-organic vapor deposition). It can be grown in a growth chamber using the organic chemical vapor deposition (MOCVD) method or the molecular beam epitaxy (MBE) method. In addition, PECVD, APCVD, LPCVD, UHCVD, PVD, electron beam method, It can be deposited and formed by various methods such as resistance heating method.
유기금속기상증착(MOCVD) 방식을 이용할 경우, MOCVD 반응 챔버의 용적에 따라, 그 안에 주입되는 기체의 유속을 결정할 수 있으며, 기체의 종류, 유속 반응 챔버 내부의 압력, 온도 조건 등에 따라 성장되는 박막의 두께, 표면 거칠기, 도펀트의 도핑된 농도 등의 특성이 달라질 수 있다. 특히 고온일수록 박막의 우수한 결정성을 얻을 수 있는데, 이는 반응 기체의 물성, 반응이 일어나는 온도 등을 고려하여 제한적으로 결정되어야 할 사항이다. 특히, 정밀한 성장을 위해선 ALD(Atomic layer deposition) 방식을 이용할 수 있다. ALD 방식에 의하면 박막 성장이 원자 단위로 제어될 수 있다.When using the metal organic vapor deposition (MOCVD) method, the flow rate of the gas injected into the MOCVD reaction chamber can be determined depending on the volume of the MOCVD reaction chamber, and a thin film is grown depending on the type of gas, flow rate, pressure inside the reaction chamber, and temperature conditions. Properties such as thickness, surface roughness, and doped concentration of dopant may vary. In particular, the higher the temperature, the better the crystallinity of the thin film can be obtained, but this is a matter that must be limitedly determined considering the physical properties of the reaction gas and the temperature at which the reaction occurs. In particular, for precise growth, the ALD (Atomic layer deposition) method can be used. According to the ALD method, thin film growth can be controlled at the atomic level.
버퍼층(buffer layer)(111)은 기판(미도시) 상에 마련될 수 있다. 버퍼층(111)은 기판(미도시)과 기판(미도시)의 상부에 성장되는 물질의 결정 격자가 일치하지 않음으로 인해 발생하는 결정 결함을 줄이기 위한 완충 층의 역할을 하고, 고 전압 인가 시 전류 누설 방지를 위한 저항 층의 역할을 할 수 있다. 예를 들어, 버퍼층(111)은 InAlAs, AlGaAs, GaN, InN, AlN, InGaN, AlGaN, AlInN 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니며 결정 결함을 단계적으로 감소시키기 위한 여러 종류의 핵 형성층으로 이루어질 수도 있다.A buffer layer 111 may be provided on a substrate (not shown). The buffer layer 111 serves as a buffer layer to reduce crystal defects caused by a mismatch between the crystal lattices of the substrate (not shown) and the material grown on top of the substrate (not shown), and serves as a buffer layer to reduce crystal defects when a high voltage is applied. It can act as a resistance layer to prevent leakage. For example, the buffer layer 111 may be made of at least one of InAlAs, AlGaAs, GaN, InN, AlN, InGaN, AlGaN, and AlInN, but is not limited thereto and may include various types of nucleation layers to gradually reduce crystal defects. It may come true.
제1 식각 저지층(etch stop layer)(113)은 버퍼층(111)의 상부에 마련될 수 있다. 제1 식각 저지층(113)은 후술하는 에칭 공정에서 제1 식각 저지층(113)의 하부로 에칭이 이루어지지 않도록 에칭을 저지시키는 역할을 할 수 있다. 예를 들어, 제1 식각 저지층(113)은 InP 등으로 이루어질 수 있으나 이에 한정되는 것은 아니다.A first etch stop layer 113 may be provided on top of the buffer layer 111. The first etch stop layer 113 may serve to prevent etching so that the lower portion of the first etch stop layer 113 is not etched in an etching process to be described later. For example, the first etch stop layer 113 may be made of InP, but is not limited thereto.
채널층(channel layer)(115)은 버퍼층(111)의 상부에 마련될 수 있다. 채널층(115)은 고전자이동도(High Electron Mobility)를 갖는 물질로 이루어질 수 있다. 예를 들어, 채널층(115)은 GaAs, InAs, 및 InxGa1-xAs 등에서 선택된 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.A channel layer 115 may be provided on top of the buffer layer 111. The channel layer 115 may be made of a material with high electron mobility. For example, the channel layer 115 may be made of a material selected from GaAs, InAs, and In x Ga 1-x As, but is not limited thereto.
배리어층(barrier layer)(117)은 버퍼층(111)의 상부에서 채널층(115)을 감싸며 마련될 수 있다. 예를 들어, 배리어층(117)은 채널층(115)의 하부 및 상부에 각각 형성되어 채널층(115)을 위 아래로 감싸 양자 우물(quantum-well) 구조를 만들 수 있으나, 이에 한정되는 것은 아니다. 즉, 배리어층(117)이 채널층(115)의 상부에 형성되고, 채널층(115)의 하부에 버퍼층(111)이 형성됨으로써, 배리어층(117)과 버퍼층(111)이 채널층(115)을 감싸 양자 우물 구조로 만들 수도 있다.A barrier layer 117 may be provided on top of the buffer layer 111 to surround the channel layer 115. For example, the barrier layer 117 may be formed on the lower and upper sides of the channel layer 115, respectively, to cover the channel layer 115 up and down to create a quantum-well structure, but the barrier layer 117 is not limited to this. no. That is, the barrier layer 117 is formed on the upper part of the channel layer 115, and the buffer layer 111 is formed on the lower part of the channel layer 115, so that the barrier layer 117 and the buffer layer 111 are formed on the channel layer 115. ) can also be wrapped to create a quantum well structure.
배리어층(117)은 채널층(115)보다 에너지 밴드갭이 크고 고저항(high resistivity) 물질로 이루어질 수 있다. 예를 들어, 배리어층(117)은 InAlAs 또는 AlGaAs 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.The barrier layer 117 has a larger energy band gap than the channel layer 115 and may be made of a high resistivity material. For example, the barrier layer 117 may be made of InAlAs or AlGaAs, but is not limited thereto.
제2 식각 저지층(119)은 배리어층(117)의 상부에 마련될 수 있다. 제2 식각 저지층(119)은 후술하는 에칭 공정에서 제2 식각 저지층(119)의 하부로 에칭이 이루어지지 않도록 에칭을 저지시키는 역할을 할 수 있다. 예를 들어, 제2 식각 저지층(119)은 InP 등으로 이루어질 수 있다.The second etch stop layer 119 may be provided on top of the barrier layer 117. The second etch stop layer 119 may serve to prevent etching so that the lower portion of the second etch stop layer 119 is not etched in an etching process to be described later. For example, the second etch stop layer 119 may be made of InP or the like.
캡층(capping layer)(121)은 제2 식각 저지층(119)의 상부에 마련될 수 있다. 캡층(121)은 이후에 형성할 전극과의 접촉 저항을 낮추면서 낮은 면저항을 갖도록 고농도로 도핑된 물질로 이루어질 수 있다. 캡층(121)은 n-type으로 도핑된 반도체 물질(예를 들어, GaAs, InAs, 및 InxGa1-xAs 등에서 선택된 물질)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.A capping layer 121 may be provided on the second etch stop layer 119 . The cap layer 121 may be made of a highly doped material to have low sheet resistance while lowering the contact resistance with the electrode to be formed later. The cap layer 121 may be made of an n-type doped semiconductor material (for example, a material selected from GaAs, InAs, and In x Ga 1-x As), but is not limited thereto.
마스크층(masking layer)(123)은 캡층(121)의 상부에 마련될 수 있다. 마스크층(123)은 하드마스크(hard mask)로서 후술하는 에칭 공정에서 마스크층(123)의 하부 구조물을 보호할 수 있다. 예를 들어, 마스크층(123)은 SiN, SiO2, armorphous carbon 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.A masking layer 123 may be provided on top of the cap layer 121. The mask layer 123 is a hard mask and can protect the lower structure of the mask layer 123 in an etching process to be described later. For example, the mask layer 123 may be made of SiN, SiO 2 , armorphous carbon, etc., but is not limited thereto.
포토레지스트층(125)은 마스크층(123)의 상부에 마련될 수 있다. 포토레지스트층(125)은 리소그래피 공정을 통해 마스크층(123)의 상부에 기 설정된 패턴으로 형성될 수 있다. 포토레지스트층(125)은 고전자이동도 트랜지스터의 소자 단위의 영역에서 중심부에 형성되도록 패턴화 될 수 있다.The photoresist layer 125 may be provided on top of the mask layer 123. The photoresist layer 125 may be formed in a preset pattern on top of the mask layer 123 through a lithography process. The photoresist layer 125 may be patterned to be formed at the center of the device unit area of the high electron mobility transistor.
도 2를 참조하면, 적층 구조물(110)에서 패턴화 된 포토레지스트층(125) 이외의 영역을 에칭할 수 있다. 이때, 제1 식각 저지층(113)까지 수직 방향의 에칭이 이루어질 수 있다. 즉, 에칭은 제1 식각 저지층(113)에 의해 저지되어 제1 식각 저지층(113)의 표면까지만 이루어질 수 있다. 여기서, 에칭은 습식 식각 또는 건식 식각 등으로 이루어질 수 있다.Referring to FIG. 2 , areas of the stacked structure 110 other than the patterned photoresist layer 125 may be etched. At this time, vertical etching may be performed up to the first etch stop layer 113. That is, etching is blocked by the first etch stop layer 113 and can be performed only up to the surface of the first etch stop layer 113. Here, etching may be performed by wet etching or dry etching.
구체적으로, 에칭은 3단계에 걸쳐 이루어질 수 있다. 먼저, 패턴화 된 포토레지스트층(125) 이외의 영역에서 캡층(121)까지를 제거하기 위한 에칭을 수행할 수 있다. 다음으로, 제2 식각 저지층(119)을 제거하기 위한 에칭이 이루어질 수 있다. 다음으로, 배리어층(117)부터 제1 식각 저지층(113)의 표면까지 에칭이 이루어질 수 있다.Specifically, etching can be done in three steps. First, etching may be performed to remove the cap layer 121 from areas other than the patterned photoresist layer 125. Next, etching may be performed to remove the second etch stop layer 119. Next, etching may be performed from the barrier layer 117 to the surface of the first etch stop layer 113.
도 3을 참조하면, 에칭된 적층 구조물(110')에서 에칭된 영역에 선택적 재성장 기술을 통해 재성장층(131)을 형성할 수 있다. 여기서, 재성장층(131)은 제1 식각 저지층(113)의 상부에서 캡층(121)과 대응되는 높이까지 성장될 수 있다. 이 경우, 재성장층(131)은 채널층(115)의 측면과 접촉하여 채널층(115)의 측면을 감싸면서 마련되게 된다. 이때, 재성장층(131)은 채널층(115)의 측면과 전기적 접촉을 형성하게 된다.Referring to FIG. 3, the re-growth layer 131 may be formed in the etched area of the etched layered structure 110' through selective re-growth technology. Here, the regrowth layer 131 may be grown from the top of the first etch stop layer 113 to a height corresponding to the cap layer 121. In this case, the regrowth layer 131 is provided by contacting the side surface of the channel layer 115 and surrounding the side surface of the channel layer 115. At this time, the re-growth layer 131 forms electrical contact with the side surface of the channel layer 115.
재성장층(131)은 전극과의 접촉 저항을 낮추면서 낮은 면저항을 갖도록 고농도로 도핑된 반도체 물질로 이루어질 수 있다. 예를 들어, 재성장층(131)은 n-type으로 도핑된 반도체 물질(예를 들어, GaAs, InAs, 및 InxGa1-xAs 등에서 선택된 물질)로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 즉, 재성장층(131)은 캡층(121)과 동일한 물질로 이루어질 수 있다. 이 경우, 재성장층(131)과 채널층(115) 간의 낮은 접촉 저항을 확보할 수 있게 된다.The re-growth layer 131 may be made of a highly doped semiconductor material to have low sheet resistance while lowering contact resistance with the electrode. For example, the re-growth layer 131 may be made of an n-type doped semiconductor material (eg, a material selected from GaAs, InAs, and In x Ga 1-x As), but is not limited thereto. That is, the re-growth layer 131 may be made of the same material as the cap layer 121. In this case, it is possible to secure low contact resistance between the regrowth layer 131 and the channel layer 115.
예시적인 실시예에서, 재성장층(131)은 유기금속기상증착(metal-organic chemical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법 등을 통해 성장될 수 있다.In an exemplary embodiment, the re-growth layer 131 may be grown through a metal-organic chemical vapor deposition (MOCVD) method or a molecular beam epitaxy (MBE) method.
도 4를 참조하면, 고전자이동도 트랜지스터(100)의 각 전극을 형성할 수 있다. 즉, 재성장층(131)의 상부에 소스 전극(133) 및 드레인 전극(135)을 각각 형성하고, 배리어층(117)의 상부에 게이트 전극(137)을 형성할 수 있다. 도 5는 본 발명의 일 실시예에 따른 재성장층(131)(RG n+ InGaAs) 및 게이트 전극(137) 등을 나타낸 주사전자현미경 사진이다.Referring to FIG. 4, each electrode of the high electron mobility transistor 100 can be formed. That is, the source electrode 133 and the drain electrode 135 can be formed on top of the regrowth layer 131, respectively, and the gate electrode 137 can be formed on top of the barrier layer 117. Figure 5 is a scanning electron microscope photograph showing the re-growth layer 131 (RG n+ InGaAs) and the gate electrode 137 according to an embodiment of the present invention.
한편, 고전자이동도 트랜지스터(100)의 각 전극은 기 공지된 방법에 의하여 형성할 수 있다. 예를 들어, 마스크층(123)을 제거하고, 재성장층(131)의 상부에 도전성 물질을 증착하여 소스 전극(133) 및 드레인 전극(135)을 각각 형성할 수 있다. 다음으로, 소스 전극(133)과 드레인 전극(135) 사이에서 캡층(121)의 상부에 절연층(139)을 형성할 수 있다.Meanwhile, each electrode of the high electron mobility transistor 100 can be formed by a known method. For example, the mask layer 123 may be removed and a conductive material may be deposited on top of the regrowth layer 131 to form the source electrode 133 and the drain electrode 135, respectively. Next, an insulating layer 139 may be formed on the cap layer 121 between the source electrode 133 and the drain electrode 135.
다음으로, 게이트 전극(137)을 형성할 공간을 확보하기 위해 절연층(139) 및 캡층(121)을 식각한 후 게이트 전극(137)을 형성할 수 있다. 상기 식각 공정에서 제2 식각 저지층(119)에 의해 배리어층(117)이 보호될 수 있게 된다. 예시적인 실시예에서, 게이트 전극(137)은 T 형태로 이루어질 수 있다. 이때, 캡층(121)의 측면이 게이트 전극(137)과 이격되도록 할 수 있다.Next, the insulating layer 139 and the cap layer 121 may be etched to secure a space for forming the gate electrode 137, and then the gate electrode 137 may be formed. In the etching process, the barrier layer 117 can be protected by the second etch stop layer 119. In an exemplary embodiment, the gate electrode 137 may be formed in a T shape. At this time, the side surface of the cap layer 121 may be spaced apart from the gate electrode 137.
개시되는 실시예에서는, 적층 구조물(110)에서 패턴화된 포토레지스트층(125)을 이용하여 일부를 식각하고 식각된 영역에 재성장층(131)을 형성함으로써, 재성장층(131)이 채널층(115)의 측면과 접촉하여 낮은 접촉 저항을 이루게 되고, 소스 전극(133) 및 드레인 전극(135)과 채널층(115) 사이에 배리어층(117)이 제거되기 때문에, 기생 저항 성분을 줄일 수 있어 소자의 성능을 향상시킬 수 있게 된다.In the disclosed embodiment, a portion of the stacked structure 110 is etched using the patterned photoresist layer 125 and a regrowth layer 131 is formed in the etched area, so that the regrowth layer 131 is a channel layer ( 115), low contact resistance is achieved, and since the barrier layer 117 is removed between the source electrode 133 and the drain electrode 135 and the channel layer 115, the parasitic resistance component can be reduced. The performance of the device can be improved.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위내에서 변경 또는 수정이 가능하다. 저술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.The above detailed description is illustrative of the present invention. Additionally, the foregoing is intended to illustrate preferred embodiments of the present invention, and the present invention can be used in various other combinations, modifications, and environments. That is, changes or modifications are possible within the scope of the inventive concept disclosed in this specification, the scope equivalent to the written disclosure, and/or the technology or knowledge in the art. The written examples illustrate the best state for implementing the technical idea of the present invention, and various changes required for specific application fields and uses of the present invention are also possible. Accordingly, the detailed description of the invention above is not intended to limit the invention to the disclosed embodiments. Additionally, the appended claims should be construed to include other embodiments as well.
100 : 고전자이동도 트랜지스터
110 : 적층 구조물
111 : 버퍼층
113 : 제1 식각 저지층
115 : 채널층
117 : 배리어층
119 : 제2 식각 저지층
121 : 캡층
123 : 마스크층
125 : 포토레지스트층
131 : 재성장층
133 : 소스 전극
135 : 드레인 전극
137 : 게이트 전극
139: 절연층100: High electron mobility transistor
110: Laminated structure
111: buffer layer
113: first etch stop layer
115: channel layer
117: barrier layer
119: second etch stop layer
121: cap layer
123: mask layer
125: photoresist layer
131: Regrowth layer
133: source electrode
135: drain electrode
137: gate electrode
139: insulating layer
Claims (8)
상기 적층 구조물에서 상기 패턴화된 포토레지스트층 이외의 영역을 상기 제1 식각 저지층의 표면까지 에칭하는 단계;
상기 적층 구조물의 에칭된 영역에 선택적 재성장 기법을 통해 재성장층을 형성하는 단계; 및
상기 재성장층의 상면에 소스 전극 및 드레인 전극을 각각 형성하고, 상기 소스 전극 및 상기 드레인 전극과 각각 이격된 게이트 전극을 형성하는 단계를 포함하되,
상기 채널층은 GaAs로 이루어지고,
상기 캡층과 상기 재성장층은 n-type으로 도핑된 GaAs로 이루어지고,
상기 배리어층은 AlGaAs로 이루어지는 고전자이동도 트랜지스터의 제조 방법.
Forming a stacked structure in which a buffer layer, a first etch stop layer, a channel layer, a barrier layer, a second etch stop layer, a cap layer, a mask layer, and a patterned photoresist layer are sequentially stacked;
etching areas of the stacked structure other than the patterned photoresist layer to the surface of the first etch stop layer;
forming a regrowth layer on the etched area of the layered structure through a selective regrowth technique; and
Forming a source electrode and a drain electrode on the upper surface of the regrowth layer, and forming a gate electrode spaced apart from the source electrode and the drain electrode,
The channel layer is made of GaAs,
The cap layer and the re-growth layer are made of n-type doped GaAs,
A method of manufacturing a high electron mobility transistor wherein the barrier layer is made of AlGaAs.
상기 패턴화된 포토레지스트층은,
고전자이동도 트랜지스터의 소자 단위를 구성하는 상기 적층 구조물의 중심부에 형성되는, 고전자이동도 트랜지스터의 제조 방법.
In claim 1,
The patterned photoresist layer is,
A method of manufacturing a high electron mobility transistor, which is formed in the center of the layered structure that constitutes the device unit of the high electron mobility transistor.
상기 제1 식각 저지층의 표면까지 에칭하는 단계는,
상기 패턴화된 포토레지스트층 이외의 영역에서 상기 캡층까지를 제거하기 위한 에칭을 수행하는 단계;
상기 패턴화된 포토레지스트층 이외의 영역에서 상기 제2 식각 저지층을 제거하기 위한 에칭을 수행하는 단계; 및
상기 패턴화된 포토레지스트층 이외의 영역에서 상기 배리어층부터 상기 제1 식각 저지층의 표면까지 에칭을 수행하는 단계를 포함하는, 고전자이동도 트랜지스터의 제조방법.
In claim 2,
The step of etching the surface of the first etch stop layer,
performing etching to remove the cap layer from areas other than the patterned photoresist layer;
performing etching to remove the second etch stop layer in areas other than the patterned photoresist layer; and
A method of manufacturing a high electron mobility transistor, comprising performing etching from the barrier layer to the surface of the first etch stop layer in areas other than the patterned photoresist layer.
상기 재성장층은,
상기 적층 구조물의 에칭된 영역의 상기 제1 식각 저지층의 상부에서 상기 채널층의 측면과 접촉하고 상기 채널층의 측면을 감싸는 높이로 형성되는, 고전자이동도 트랜지스터의 제조방법.
In claim 2,
The regrowth layer is,
A method of manufacturing a high electron mobility transistor, wherein the high electron mobility transistor is formed at a height that contacts a side surface of the channel layer and surrounds a side surface of the channel layer at the top of the first etch stop layer in the etched area of the stacked structure.
상기 재성장층은,
상기 제1 식각 저지층의 상부에서 상기 캡층과 대응되는 높이로 형성되는, 고전자이동도 트랜지스터의 제조방법.
In claim 4,
The regrowth layer is,
A method of manufacturing a high electron mobility transistor, wherein the high electron mobility transistor is formed at a height corresponding to the cap layer on top of the first etch stop layer.
상기 재성장층은,
상기 캡층과 동일한 물질로 이루어지는, 고전자이동도 트랜지스터의 제조방법.
In claim 4,
The regrowth layer is,
A method of manufacturing a high electron mobility transistor made of the same material as the cap layer.
상기 적층 구조물의 상단 중심부에 패턴화된 포토레지스트층을 형성하고, 상기 적층 구조물에서 상기 패턴화된 포토레지스트층 이외의 영역을 상기 버퍼층의 표면까지 에칭하는 단계;
상기 적층 구조물의 에칭된 영역에 선택적 재성장 기법을 통해 재성장층을 형성하되, 상기 재성장층이 상기 채널층의 측면과 접촉하여 상기 채널층을 감싸도록 하는 단계; 및
상기 재성장층의 상면에 소스 전극 및 드레인 전극을 각각 형성하고, 상기 소스 전극 및 상기 드레인 전극과 각각 이격된 게이트 전극을 형성하는 단계를 포함하되,
상기 채널층은 GaAs로 이루어지고,
상기 캡층과 상기 재성장층은 n-type으로 도핑된 GaAs로 이루어지고,
상기 배리어층은 AlGaAs로 이루어지는 고전자이동도 트랜지스터의 제조 방법.
Forming a laminated structure including a channel layer, a barrier layer, and a cap layer on top of the buffer layer; Forming a laminated structure including a channel layer, a barrier layer, and a cap layer on top of the buffer layer;
forming a patterned photoresist layer at the top center of the stacked structure, and etching areas of the stacked structure other than the patterned photoresist layer to the surface of the buffer layer;
Forming a re-growth layer through a selective re-growth technique in the etched area of the laminated structure, wherein the re-growth layer contacts a side surface of the channel layer and surrounds the channel layer; and
Forming a source electrode and a drain electrode on the upper surface of the regrowth layer, and forming a gate electrode spaced apart from the source electrode and the drain electrode,
The channel layer is made of GaAs,
The cap layer and the re-growth layer are made of n-type doped GaAs,
A method of manufacturing a high electron mobility transistor wherein the barrier layer is made of AlGaAs.
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