KR102655517B1 - 10spe에서 동기식 및 자가-동기식 스크램블링에 의한 페이로드 및 프리앰블의 스크램블링 - Google Patents

10spe에서 동기식 및 자가-동기식 스크램블링에 의한 페이로드 및 프리앰블의 스크램블링 Download PDF

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Abstract

장치는 인코더 회로, 및 프레임을 수신하도록 구성된 스크램블러 회로를 포함하고, 프레임은 프리앰블 및 페이로드를 포함한다. 스크램블러 회로는 페이로드 및 프리앰블의 적어도 일부분을 포함하는 프레임의 콘텐츠들을 스크램블링하도록, 콘텐츠들을 스크램블링한 결과들과 함께 동기화 정보를 제공하도록, 그리고 콘텐츠들을 스크램블링한 결과들을 인코더 회로에 전송하도록 추가로 구성된다.

Description

10SPE에서 동기식 및 자가-동기식 스크램블링에 의한 페이로드 및 프리앰블의 스크램블링
우선권
본 출원은 2018년 2월 27일자로 출원된 미국 가출원 제62/635,859호 및 2018년 3월 2일자로 출원된 미국 가출원 제62/637,656호를 우선권으로 주장하며, 상기 출원들의 내용은 그 전체가 본 명세서에 포함된다.
기술분야
본 발명은 이더넷 통신에 관한 것이며, 더 상세하게는, 시리얼 통신에 관한 것이며, 더 상세하게는, 싱글 트위스티드 페어 이더넷(Single Twisted Pair Ethernet), 10SPE, 또는 10BASE-T1S로도 알려진, IEEE 802.3cg 통신에서 동기식 및 자가-동기식 스크램블링에 의한 페이로드 및 프리앰블의 스크램블링에 관한 것이다.
10SPE는 현재 개정 및 개발 중에 있는 제안된 표준이다. 10SPE는 이더넷 근거리 통신망, 접속망 및 도시 지역 통신망을 정의한다. 이더넷은 선택된 동작 속도로 특정되고; 공통 MAC(media access control) 사양 및 MIB(management information base)를 사용한다. CSMA/CD(Carrier Sense Multiple Access with Collision Detection) MAC 프로토콜은 공유 매체(하프 듀플렉스) 동작뿐만 아니라 풀 듀플렉스 동작을 명시한다. 속도 특정 MII(Media Independent Interface)들은 아키텍처식 및 옵션식 구현 인터페이스를 선택된 물리 계층 엔티티(PHY)들에 제공한다. 물리 계층은 송신용 프레임들을 인코딩하고, 수신된 프레임들을 디코딩하며, 이때 변조가 동작 속도, 송신 매체 및 지원되는 링크 길이에 대해 특정된다. 다른 명시된 능력들은 제어 및 관리 프로토콜들, 및 선택된 트위스티드 페어 PHY 타입들에 대한 전력의 공급을 포함한다.
10SPE는, 단일 밸런스드 트위스트 페어 구리 케이블링에 대하여, 10Mb/s 물리 계층(PHY) 사양들 및 동작에 대한 관리 파라미터들, 및 연관된 선택적 전력 공급을 추가하도록 IEEE Std.802.3의 추가사항들 및 적절한 수정사항들을 명시한다.
본 발명의 실시예들은 장치를 포함할 수 있다. 장치는 인코더 회로 및 스크램블러 회로를 포함할 수 있다. 스크램블러 회로는 프레임을 수신하도록 구성될 수 있다. 프레임은 프리앰블 및 페이로드를 포함할 수 있다. 스크램블러 회로는 페이로드, 및 프리앰블의 적어도 일부분을 포함하는 프레임의 콘텐츠들을 스크램블링하도록, 콘텐츠들을 스크램블링한 결과들과 함께 동기화 정보를 제공하도록, 그리고 콘텐츠들을 스크램블링한 결과들을 인코더 회로에 전송하도록 구성될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 동기화 정보는 스크램블러 회로에서의 스크램블링의 시작 또는 완료로부터의 데이터를 포함할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 동기화 정보는 스크램블러 회로의 시프트 레지스터들로부터의 데이터를 포함할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 스크램블러 회로는 프레임의 데이터 필드들을 동기화 정보로 교체하도록 추가로 구성될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 스크램블러 회로는 프레임의 프리앰블의 데이터 필드들을 동기화 정보로 교체하도록 추가로 구성될 수 있다.
본 발명의 실시예들은 제조 물품을 포함할 수 있다. 물품은 비일시적 기계 판독가능 매체 상에 기계 판독가능 명령어들을 포함할 수 있다. 명령어들은, 프로세서에 의해 로딩되고 실행될 때, 프로세서로 하여금, 프레임을 수신하게 할 수 있다. 프레임은 프리앰블 및 페이로드를 포함할 수 있다. 명령어들은, 프로세서로 하여금, 페이로드, 및 프리앰블의 적어도 일부분을 포함하는 프레임의 콘텐츠들을 스크램블링하게 하고, 콘텐츠들을 스크램블링한 결과들과 함께 동기화 정보를 제공하게 하고, 콘텐츠들을 스크램블링한 결과들을 인코더 회로에 전송하게 할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 동기화 정보는 스크램블러 회로에서의 스크램블링의 시작 또는 완료로부터의 데이터를 포함할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 동기화 정보는 스크램블러 회로의 시프트 레지스터들로부터의 데이터를 포함할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 명령어들은, 프로세서로 하여금, 프레임의 데이터 필드들을 동기화 정보로 교체하게 할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 명령어들은, 프로세서로 하여금, 프레임의 프리앰블의 데이터 필드들을 동기화 정보로 교체하게 할 수 있다.
본 발명의 실시예들은 다른 장치를 포함할 수 있다. 장치는 디코더 회로 및 디스크램블러 회로를 포함할 수 있다. 디스크램블러 회로는 디코더 회로로부터 프레임을 수신하도록 구성될 수 있고, 프레임은 프리앰블 및 페이로드를 포함한다. 디스크램블러 회로는 프레임 내의 동기화 정보를 식별하도록, 그리고 이 동기화 정보를 이용하여, 페이로드, 및 프리앰블의 적어도 일부분을 포함하는 프레임의 콘텐츠들을 디스크램블링하도록 추가로 구성될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 동기화 정보는 프레임을 생성하기 위해 스크램블링의 시작 또는 완료로부터의 데이터를 포함할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 동기화 정보는 프레임을 생성했던 스크램블러 회로의 시프트 레지스터들로부터의 데이터를 포함할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 디스크램블러 회로는 동기화 정보로 교체되었던 프레임의 데이터 필드들을 식별하도록 추가로 구성될 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 디스크램블러 회로는 동기화 정보를 이용하여 디스크램블러 회로의 시프트 레지스터들을 채우도록 추가로 구성될 수 있다.
본 발명의 실시예들은 다른 제조 물품을 포함할 수 있다. 물품은 비일시적 기계 판독가능 매체 상에 기계 판독가능 명령어들을 포함할 수 있다. 명령어들은, 프로세서에 의해 로딩되고 실행될 때, 프로세서로 하여금, 디코더 회로로부터 프레임을 수신하게 할 수 있고, 프레임은 프리앰블 및 페이로드를 포함한다. 물품은, 프로세서로 하여금, 프레임 내의 동기화 정보를 식별하게 하도록, 그리고 동기화 정보를 이용하여, 페이로드, 및 프리앰블의 적어도 일부분을 포함하는 프레임의 콘텐츠들을 디스크램블링하게 하도록 구성된 명령어들을 추가로 포함할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 동기화 정보는 프레임을 생성하기 위해 스크램블링의 시작 또는 완료로부터의 데이터를 포함할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 동기화 정보는 프레임을 생성했던 스크램블러 회로의 시프트 레지스터들로부터의 데이터를 포함할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 물품은, 프로세서로 하여금, 동기화 정보로 교체되었던 프레임의 데이터 필드들을 식별하게 하도록 구성된 명령어들을 추가로 포함할 수 있다. 상기 실시예들 중 임의의 실시예와 조합하여, 물품은 동기화 정보를 이용하여 디스크램블러 회로의 시프트 레지스터들을 채우도록 구성된 명령어들을 추가로 포함할 수 있다.
본 발명의 실시예들은 디바이스를 포함할 수 있다. 디바이스는 프로세서 및 상기에 개시된 제조 물품들 중 임의의 것을 포함할 수 있다.
본 발명의 실시예들은 시스템을 포함할 수 있다. 시스템은 상기에 개시된 디바이스들 또는 장치들 중 임의의 것을 포함할 수 있다.
본 발명의 실시예들은 방법을 포함할 수 있다. 방법은 상기에 개시된 장치들, 프로세서들, 시스템들, 또는 디바이스들 중 임의의 것에 의해 수행되는 동작들을 포함할 수 있다.
도 1은 본 발명의 실시예들에 따른, 패킷식 데이터 통신 시스템에서 페이로드 및 프리앰블을 스크램블링하기 위한 시스템의 예시이다.
도 2는 본 발명의 실시예들에 따른, 패킷식 데이터 통신 시스템에서 페이로드 및 프리앰블을 스크램블링하기 위한 시스템의 더 상세한 예시이다.
도 3은 본 발명의 실시예들에 따른, 데이터 프레임, 이를 테면, MAC 프레임의 예시이다.
도 4는 본 발명의 실시예들에 따른 PHY 프레임의 예시이다.
도 5는 본 발명의 실시예들에 따른, 스크램블링될 수 있는 10SPE 통신 스트림, 데이터 패킷, 또는 프레임의 부분들의 더 상세한 예시이다.
도 6은 본 발명의 실시예들에 따른, 스크램블링될 수 있는 10SPE 통신 스트림, 데이터 패킷, 또는 프레임의 부분들의 다른, 더 상세한 예시이다.
도 7은 본 발명의 실시예들에 따른, 패킷식 데이터 통신 시스템에서 페이로드 및 프리앰블을 스크램블링하기 위한 시스템의 다른, 더 상세한 예시이다.
도 1은 본 발명의 실시예들에 따른, 통신 동안 페이로드 및 프리앰블을 스크램블링하기 위한 시스템의 예시이다. 시스템(100)은 아날로그 회로부, 디지털 회로부, 프로세서에 의한 실행을 위한 명령어들, 또는 이들의 임의의 적절한 조합을 이용하여 구현될 수 있다.
시스템(100)은 서로 디지털 통신 중에 있는 2개 이상의 적절한 전자 디바이스들(120, 122)을 포함할 수 있다. 전자 디바이스들(120, 122)은 서로 유사하게 구현될 수 있거나 또는 상이하게 구현될 수 있다. 전자 디바이스들(120, 122)은, 예를 들어, 컴퓨터들, 랩톱들, 서버들, 블레이드들, 스마트폰들, 라우터들, 다른 네트워크 장비, 태블릿들, 모바일 디바이스, 또는 임의의 다른 적절한 디바이스를 포함할 수 있다.
전자 디바이스들(120, 122)은 네트워크(106)를 통해 통신할 수 있다. 네트워크(106)는 임의의 적절한 방식으로 구현될 수 있다. 일 실시예에서, 네트워크(106)는 패킷식 네트워크일 수 있다. 추가 실시예에서, 네트워크(106)는 10SPE 네트워크일 수 있다. 전자 디바이스들(120, 122)은 데이터의 패킷들을 교환함으로써 네트워크(106)를 통해 통신할 수 있다. 전자 디바이스들(120, 122) 사이에서 교환될 데이터의 스트림은 이러한 데이터 패킷들로 분할될 수 있다. 데이터의 개별 패킷은 다른 필드들 중에서도 프리앰블 및 페이로드를 포함할 수 있다. 프리앰블은 패킷에 관한 다양한 특성들, 이를 테면, 전송자, 목적지, 동기화, 시드(seed)들, 프레임 스테이터스, 및 기타 정보를 정의할 수 있다. 일 실시예에서, 네트워크(106)는 10SPE 시스템일 수 있으며, 여기서 패킷들은 10SPE 프로토콜을 통해 교환된다.
전자 디바이스들(120, 122) 각각은, 하나 이상의 프로세서들(128, 130), 이러한 프로세서들에 통신가능하게 결합된 하나 이상의 메모리들(132, 134), 및 네트워크 스택들(124, 126)을 각각 포함할 수 있다. 전자 디바이스들(120, 122) 사이에서 전송될 데이터는 프로세서들(128, 130) 상에서 실행되는, 메모리들(132, 134)에 저장된 명령어들을 지닌 애플리케이션들에 기인할 수 있다. 전자 디바이스들(120, 122) 사이에서 전송될 데이터는 또 다른 네트워크식 디바이스들로부터 비롯될 수 있는데, 즉 전자 디바이스들(120, 122) 중 하나를 통해 전자 디바이스들(120, 122) 중 다른 디바이스로 전파될 수 있다. 전자 디바이스들(120, 122) 사이에서 전송 또는 수신될 데이터는 네트워크 스택들(124, 126) 내의 소프트웨어 또는 하드웨어에 의해 식별될 수 있다. 계층식 네트워크 모델에서, 네트워크 스택들(124, 126)은 하나 이상의 이러한 계층들을 구현할 수 있다.
전자 디바이스(120)는 송수신기(102)를 포함할 수 있다. 전자 디바이스(122)는 송수신기(104)를 포함할 수 있다. 각각의 송수신기들(102, 104)로 설명한 바와 같이, 이들 엘리먼트들은 네트워크(106)를 통해 데이터를 전송 및 수신하도록 구성될 수 있다. 따라서, 송수신기(102)는 또한 송수신기(104)의 동작들을 수행하도록 구성될 수 있고, 그 반대도 성립할 수 있다.
일 실시예에서, 송수신기(102) 및 송수신기(104)는 전자 디바이스들(120, 122) 사이에서의 네트워크 통신의 PHY 계층을 구현할 수 있다. 송수신기(102) 및 송수신기(104)는 하드웨어, 프로세서에 의한 실행을 위한 명령어들, 또는 이들의 임의의 적절한 조합에 의해 구현될 수 있다. 송수신기(102) 및 송수신기(104)는 네트워크 인터페이스 카드들, 집적 회로들, 시스템 온 칩(SoC), 또는 다른 적절한 폼팩터들로 구현될 수 있다. 송수신기(102)는, 송수신기(104)로 전송될 데이터를 패킷들로 변환(translate)하고 이러한 패킷들을 송수신기(104)에 전송하도록 구성될 수 있다. 송수신기(104)는 송수신기(102)로부터 수신된 데이터를 변환하도록 그리고 이러한 데이터가 전자 디바이스(122)의 나머지 부분에 대해 이용가능하게 하도록 구성될 수 있다. 송신될 데이터는, 예를 들어 MAC 프레임의 형태로 송수신기(102)로서 수신될 수 있다. 송수신기(102)의 처리 결과는 이러한 입력에 기반한 10SPE 프레임일 수 있다.
일 실시예에서, 송수신기(102)는 전자 디바이스(122)로 전송되는 패킷들의 경우 페이로드, 및 프리앰블의 하나 이상의 부분들을 스크램블링하도록 구성될 수 있다. 송수신기(104)는 수신된 페이로드, 및 프리앰블의 그 부분들을 디스크램블링하도록 구성될 수 있다.
시스템(100)은 데이터를 랜덤화하기 위해 스크램블링을 수행하도록 구성될 수 있다. 데이터의 랜덤화는 데이터 의존성 패턴들을 제거할 수 있다. 데이터 의존성 패턴들은, 예를 들어, 0들의 긴 스트링, 1들의 긴 스트링, 또는 다른 반복 비트 스트링들을 포함할 수 있다. 이러한 데이터 패턴들은 네트워크(106) 내에서 또는 강한 간섭 톤들의 전자 디바이스(122)에서 방사를 야기할 수 있다. 시스템(100)은, 데이터를 랜덤화하고 그에 따라 톤들을 감소시키기 위해 스크램블링을 수행할 수 있다.
시스템(100)은 임의의 적절한 네트워크 프로토콜의 스크램블링을 수행하도록 구성될 수 있다. 시스템(100)은 패킷식 네트워크 통신의 스크램블링을 수행하도록 구성될 수 있다. 시스템(100)은 패킷식 네트워크 통신 프로토콜 프레임의 페이로드, 및 프리앰블의 일부분의 스크램블링을 수행하도록 구성될 수 있다. 스크램블링은 페이로드와 프리앰블의 그 부분의 조합 세트에 대해 수행될 수 있다. 스크램블링될 프리앰블의 부분은 서브세트일 수 있으며, 여기서 프리앰블의 일부는 스크램블링되지 않는다. 시스템(100)은 10SPE 프레임들의 스크램블링을 수행하도록 구성될 수 있다. 시스템(100)은 프레임들의 연관된 디스크램블링을 수행하도록 구성될 수 있다.
도 2는 본 발명의 실시예들에 따른, 패킷식 데이터 통신 시스템에서 페이로드 및 프리앰블을 스크램블링하기 위한 시스템(100)의 더 상세한 예시이다.
송수신기(102)는 전자 디바이스(120)의 다른 부분들로부터 송수신기(104)로 전송될 데이터 또는 프레임을 수신할 수 있다. 송수신기(102)는 4B/5B 인코딩 또는 블록 코딩을 수행하도록 구성된 4B5B 인코더(208)를 포함할 수 있다. 임의의 다른 적절한 인코딩이 이용될 수 있다. 10SPE 통신에서, 4B/5B 인코딩 또는 블록 코딩이 명시될 수 있다. 4B5B 인코더(208)는 프로세서에 의한 실행을 위한 회로 또는 명령어들의 임의의 적절한 조합에 의해 구현될 수 있다. 4B/5B 인코딩은 10SPE 표준에 명시된 표들 또는 정의들에 따라 수행될 수 있다. 송수신기(104)에 송신될 데이터는 먼저 4B5B 인코더(208)를 이용하여 인코딩될 수 있다.
송수신기(102)는 스크램블러(210)를 포함할 수 있다. 스크램블러(210)는 4B5B 인코더(208)로부터 수신된 프레임의 부분을 스크램블링하도록 구성될 수 있다. 스크램블러(210)는 프로세서에 의한 실행을 위한 회로부 또는 명령어들의 임의의 적절한 조합에 의해 구현될 수 있다. 스크램블러(210)는 4B5B 인코더(208)로부터 수신된 데이터를 스크램블링할 수 있다.
송수신기(102)는 차동 맨체스터 인코딩식(differential Manchester encoded, DME) 인코더(212)를 포함할 수 있다. DME 인코더(212)는 스크램블러(210)로부터 수신된 데이터를 추가로 인코딩하도록 구성될 수 있다. DME 인코더(212)는 프로세서에 의한 실행을 위한 회로부 또는 명령어들의 임의의 적절한 조합에 의해 구현될 수 있다. DME 인코더(212)는 스크램블러(210)로부터 스크램블링된 데이터를 수신할 수 있다. DME 인코더(212)로부터의 결과들이 송수신기(104)로 전송될 수 있다.
송수신기(104)는 DME 디코더(214)를 포함할 수 있다. DME 디코더는 DME 인코더(212)의 동작들을 디코딩하도록 구성될 수 있고, 프로세서에 의한 실행을 위한 회로부 또는 명령어들의 임의의 적절한 조합에 의해 구현될 수 있다.
송수신기(104)는 디스크램블러(216)를 포함할 수 있다. 디스크램블러(216)는 데이터를 그것이 스크램블러(210)에 의해 스크램블링되었던 방식에 대한 상보적 절차로 디스크램블링하도록 구성될 수 있고, 프로세서에 의한 실행을 위한 회로부 또는 명령어들의 임의의 적절한 조합에 의해 구현될 수 있다. 디스크램블러(216)는 디코딩되었된, DME 인코더(212)로부터 디스크램블링될 데이터를 수신할 수 있다.
송수신기(104)는 4B5B 디코더(218)를 포함할 수 있다. 4B5B 디코더(218)는 4B5B 인코더(208)에 의해 수행되는 인코딩에 대응하는 디코딩을 수행하도록 구성될 수 있고, 프로세서에 의한 실행을 위한 회로부 또는 명령어들의 임의의 적절한 조합에 의해 구현될 수 있다. 4B5B 디코더는 디스크램블러(216)로부터 디스크램블링되었던 데이터를 수신할 수 있다.
본 발명의 실시예들은, 데이터 스트림 또는 프레임의 페이로드 이외에도 프리앰블의 부분의 조합에 스크램블링을 적용할 수 있다.
도 3은 본 발명의 실시예들에 따른, 데이터 프레임(300), 이를테면 MAC 프레임의 예시이다. 데이터 프레임(300)은 전자 디바이스들(120, 122)의 다른 부분들 대신에 네트워크 스택들(124, 126)의 부분들에 의해 생성된 형태, 이를 테면 그들 상에서 실행되는 애플리케이션들일 수 있다. 데이터 프레임(300)은, 인코더(208)에 도달하고 디코더(218)에 의해 생성되는 형태의 프레임을 예시할 수 있다. 인코더(208)에 의한 변환 후, 그리고 디코더(218)에 의한 변환 전에, 데이터 프레임(300)이 도 4 내지 도 6에 도시된 것들과 같은 PHY 프레임으로 변환될 수 있다.
데이터 프레임(300)은 시작 프레임 디리미터(start frame delimiter, SFD) 필드(316)를 포함할 수 있다. 데이터 프레임(300)은 각각의 송수신기들(102, 104)을 통해 전자 디바이스들(120, 122) 중 다른 것으로 전송될 데이터를 포함하는 페이로드 필드(318)를 포함할 수 있다. 데이터 프레임(300)은 페이로드 필드(318)의 콘텐츠들에 기반한 순환 중복 검사(cyclical redundancy check, CRC) 필드(320)를 포함할 수 있다. SFD 필드(316) 전에, 데이터 프레임(300)은 다른 필드들(302, 304, 306, 308, 310, 312, 314)을 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 PHY 프레임(400)의 예시이다. PHY 프레임(400)은 인코더(208)에 의해 생성되고 디코더(218)에 의해 디코딩될 수 있다. PHY 프레임(400)은 데이터 프레임(300)을 인코딩한 결과를 나타낼 수 있다. PHY 프레임(400)은 MAC 데이터 프레임을 인코딩한 결과일 수 있다.
PHY 프레임(400)은 PHY 프레임 페이로드(406)를 포함할 수 있다. PHY 프레임 페이로드(406)는 데이터 프레임(300)의 페이로드(318)로부터의 콘텐츠들 또는 그들로부터 도출된 콘텐츠들을 포함할 수 있다. 또한, PHY 프레임 페이로드(406)는 데이터 프레임(300)의 필드들(306, 308, 310, 312, 314, 316, 320)로부터의 콘텐츠들 또는 그들로부터 도출된 콘텐츠들을 포함할 수 있다.
PHY 프레임(400)은 필드들(402, 404)을 포함할 수 있다. 필드(402)(JJ로 표기) 및 필드(404)(JK로 표기)는 10SPE 표준에서 4B/5B 인코딩 방식에 의해 정의된 옥텟들 또는 워드들일 수 있다. 이들 필드들은 인코더(208)에 의해 생성되고 디코더(218)에 의해 해석될 수 있다.
PHY 프레임(400)은 CRC/H/T/R 필드(408)를 포함할 수 있다. CRC/H/T/R 필드(408)는 순환 중복 검사(CRC), 체크섬, 또는 PHY 프레임 페이로드(406) 또는 그의 부분들 상에서 수행되는 수학적 연산의 다른 계산 결과를 포함할 수 있다. CRC/H/T/R 필드(408)는 또한 다음 3 가지 경우들 중 하나를 나타내는 H/T/R 지정을 포함하거나 또는 그 뒤에 이어질 수 있다: ESD(end of stream delimiter); ESDOK(end of stream delimiter ok); 또는 ESDERR(end of stream delimiter error).
일 실시예에서, PHY 프레임 페이로드 필드(406)의 일부 또는 전부는 10SPE 통신을 위해 스크램블링될 수 있다. 이러한 스크램블링은 스크램블러 회로(210)에 의해 수행될 수 있다. 일단 스크램블링되고 송신되면, PHY 프레임 페이로드 필드(406)의 스크램블링된 부분들은 디스크램블러(218)에 의해 디스크램블링될 수 있다. 수신된 PHY 프레임(400)을 성공적으로 디스크램블링하기 위해서, 수신기 내의 디스크램블러(216)가 스크램블러(210)와 동기화될 필요가 있을 수 있다. 디스크램블러(216)는 스크램블러(210)로부터의 또는 또한 그에 의해 이용된 시드로 시작할 수 있다. 디스크램블러(216) 및 스크램블러(210)는, 스크램블링 및 디스크램블링이 동기화되도록 이러한 시드 또는 다른 시작 포인트를 공유하는 하나 이상의 기법들을 이용할 수 있다.
일 실시예에서, 스크램블러(210)와 디스크램블러(216) 간의 데이터 스크램블링은 자가-동기화 방식으로 수행될 수 있다. 자가-동기화의 경우, 스크램블러(210) 및 디스크램블러(216)는 미리결정된 기지의 초기 데이터 세트를 각각 이용할 수 있다. 미리결정된 기지의 초기 데이터 세트는 동작 전에 스크램블러 또는 디스크램블러 회로에 로딩될 수 있다. 이러한 경우에, 스크램블러(210) 및 디스크램블러(216)는 각각의 동작 시 초기 데이터 세트로 리셋될 수 있다. 그 결과, 스크램블러(210) 및 디스크램블러(216)는 프레임이 송신되거나 또는 수신될 때마다 기지의 고정 상태(이를 테면, 초기 데이터 세트)로 초기화될 수 있다.
일부 다른 경우들에서, PHY 프레임(400)은 기지의 초기 데이터 세트로 리셋할지 여부 또는 스크램블러 및 디스크램블러 회로의 시프트 레지스터들(또는 다른 메커니즘)의 최종 스테이터스를 계속 이용할지 여부를 나타낼 수 있다. PHY 프레임(400)의 전송자는 PHY 프레임(400)에 이러한 지정을 마킹할 수 있다. 스크램블러(210)가 그의 레지스터들의 기존 또는 최신 상태를 활용하여 후속 정보의 스크램블링을 시작하는 경우, 이는 프레임들 내에서의 계속 순환으로 간주될 수 있다. 스크램블러(210) 및 디스크램블러(216)는 초기 데이터 세트 로딩 후에 프레임들 내에서의 계속 순환을 수행하도록 구성될 수 있다. 프레임들 내에서의 계속 순환은, 미리결정된 또는 선택된 수의 프레임들에 대해, 시간 동안, 타임-아웃(time-out) 때까지, 또는 스크램블러(210) 또는 디스크램블러(216)에 의한 요청 시에 수행될 수 있다.
다른 실시예에서, 스크램블러(210)와 디스크램블러(216) 간의 데이터 스크램블링이 동기식 스크램블링 방식으로 수행될 수 있다. 동기식 스크램블링의 경우, PHY 프레임(400)은 페이로드를 동기식으로 디스크램블링하기 위해서 디스크램블러(216)에 의해 로딩될 초기 데이터 세트, 시드, 또는 계속 데이터 세트를 포함할 수 있다. 초기 데이터 세트, 시드, 또는 계속 데이터 세트는 스크램블러(210)에 의해 제공될 수 있다. 시드가 전송될 때의 동기식 스크램블링의 경우, 후속 송신들 및 수신 동작들에서, 스크램블러(210) 및 디스크램블러(216)는 프레임들 내에서의 순환을 계속하도록 구성될 수 있으며, 여기서 스크램블러(210) 및 디스크램블러(210)는 그들의 각각의 레지스터들의 기존 또는 최신 상태를 활용하여 후속 프레임들을 스크램블링하거나 디스크램블링하기 시작한다. 프레임들 내에서의 계속 순환은, 미리결정된 또는 선택된 수의 프레임들에 대해, 시간 동안, 타임-아웃 때까지, 또는 스크램블러(210) 또는 디스크램블러(216)에 의한 요청 시에 수행될 수 있다. 또한, 디스크램블러(216)는 스크램블러(210)가 (스크램블링의 완료 시) 그의 레지스터 세트 정보를 디스크램블러(216)에 공급하는 것에 의해 스크램블러(210)와 동기화될 수 있다. 스크램블러(210)는 PHY 프레임(400)에 이러한 레지스터 세트 정보를 제공함으로써 이를 달성할 수 있다. 일단 디스크램블러(216)가 레지스터 세트 정보의 전체 세트를 수신하면, 2개의 엔티티들이 동기인 것으로 간주될 수 있다. 이러한 프로세스는 디스크램블러(216)의 트레이닝으로 알려질 수 있다. 디스크램블러(216)를 충분히 트레이닝시키기 위해서는 하나 초과의 PHY 프레임(400)이 전송될 필요가 있을 수 있다. PHY 프레임(400)은, 디스크램블러(216)를 트레이닝시키도록 시드 전달(seed transfer)을 하는 데이터 또는 필드들을 포함할 수 있다.
일 실시예에서, PHY 프레임 페이로드(406)의 부분들이 스크램블링될 수 있다. 추가의 실시예에서, CRC/H/T/R 필드(408)의 부분들이 스크램블링될 수 있다. 스크램블링될 수 있는 PHY 프레임 페이로드(406)의 부분들의 예들이 도 5 및 도 6에 예시되어 있다.
도 5는 본 발명의 실시예들에 따른, 스크램블링될 수 있는 10SPE 통신 스트림, 데이터 패킷, 또는 프레임(500)의 부분들의 더 상세한 예시이다. 프레임(500)은 PHY 프레임(400)의 더 상세한 예 또는 예시적인 구성 엘리먼트들을 예시할 수 있다. 프레임(500)은 송수신기로부터 송수신기로, 또는 전송자로부터 수신자로 전송되는 정보를 예시할 수 있다. 정보는 이러한 송수신기 또는 수신자에서 추가로 재구성되거나 또는 분석될 수 있다. 이러한 경우, 프레임(500)은 이러한 정보가 수신되고 분석됨에 따라 그 정보를 예시할 수 있다. 스크램블링은 스크램블러(210)에 의해 수행될 수 있고, 디스크램블링은 디스크램블러(216)에 의해 수행될 수 있다.
10SPE 통신 스트림, 데이터 패킷, 또는 프레임의 부분들은 프리앰블의 부분들을 포함할 수 있다. 10SPE에 대한 프리앰블의 전부 또는 일부가 도 5에 도시될 수 있다. 프리앰블은 필드들(502, 504, 506, 508, 510, 512, 514)을 포함할 수 있다. 다양한 실시예들에서, 더 많거나 더 적은 필드들이 포함될 수 있다.
SPE10 통신 스트림, 데이터 패킷, 또는 프레임의 부분들은 시작 프레임 디리미터(SFD) 필드(516)를 포함할 수 있다. 프리앰블은 SFD 필드(516)를 포함할 수 있거나 포함하지 않을 수도 있다. SPE10 통신 스트림, 데이터 패킷, 또는 프레임의 부분들은 페이로드 필드(518)를 포함할 수 있다. 페이로드 필드(518)는 적절한 크기일 수 있고, 가변적일 수 있으며, 도 3의 다른 필드들과 반드시 동일한 크기는 아니다. SFD 필드(516)가 스크램블링될 수 있다. SFD 필드(516)는 페이로드 또는 데이터의 시작을 나타낼 수 있다.
SPE10 통신 스트림, 데이터 패킷, 또는 프레임의 부분들은 프레임 검사 시퀀스 또는 CRC/H/T/R 필드(516)를 포함할 수 있다. CRC/H/T/R 필드(520)는 순환 중복 검사(CRC), 체크섬, 또는 페이로드 필드(518) 상에서 수행되는 수학적 연산의 다른 계산 결과를 포함할 수 있다. CRC/H/T/R 필드(516)는 또한 다음 3 가지 경우들 중 하나를 나타내는 H/T/R 지정을 포함하거나 또는 그 뒤에 이어질 수 있다: ESD; ESDOK; 또는 ESDERR. 일 실시예에서, CRC/H/T/R 필드(516)가 또한 스크램블링될 수 있다. 다른 실시예에서, H/T/R 지정들이 또한 스크램블링될 수 있다.
프리앰블은 이더넷 데이터의 전송자와 수신자 간에 동기화를 수행하도록 구성될 수 있다. 프리앰블은 엔드 투 헤더(end to header) 정보를 나타낼 수 있다.
10SPE에서, 페이로드(518)의 콘텐츠들이 스크램블링될 수 있다. 일 실시예에서, 도 5에 도시된 프리앰블의 일부분이 또한 스크램블링될 수 있다. 프리앰블의 일부분의 스크램블링은 페이로드(518)의 스크램블링에 의해 수행될 수 있다. 그러나, 프리앰블 모두가 스크램블링되는 것은 아닐 수도 있다. 다른 실시예에서, 필드들(506, 508, 510, 512, 514) 중 하나 이상의 필드가 스크램블링될 수 있다. 또 다른 실시예에서, 필드들 JJ(502) 및 JJ(504)는 스크램블링되지 않을 수도 있다. 다양한 실시예들에서, SFD 필드(516)의 스크램블링이 수행될 수 있거나 또는 생략될 수 있다. 도 5의 예에서, 필드들(506, 508, 510, 512, 514, 516, 518, 및 520)이 스크램블링될 수 있다. 프리앰블은, 필드(502) 앞에, 도시되지 않고 스크램블링되지 않은 추가 필드들을 포함할 수 있다.
필드(502)(JJ로 표기) 및 필드(504)(JK로 표기)는 10SPE 표준에서 4B/5B 인코딩 방식에 의해 정의된 옥텟들 또는 워드들일 수 있다.
필드들(506, 508, 510, 512, 514)은 4B/5B 인코딩 방식에 의해 정의된 워드들에 후속하는 필드들일 수 있다. 일 실시예에서, 필드들(506, 508, 510, 512, 514) 각각은 16 진수값 55, 또는 "01010101" 데이터 바이트를 포함할 수 있다. 일 실시예에서, 4B/5B 인코딩 방식 필드들에 후속하는 필드들 모두가 스크램블링될 수 있다. 다른 실시예에서, 4B/5B 인코딩 방식 필드들에 후속하는 필드들 중 일부분이 스크램블링될 수 있다. 또 다른 실시예에서, 고정 값을 가진 프리앰블의 필드들 모두가 스크램블링될 수 있다. 다른 실시예에서, 고정 값을 가진 프리앰블의 필드들 중 일부분이 스크램블링될 수 있다. 또 다른 실시예에서, 16 진수값 55를 가진 프리앰블의 필드들 모두가 스크램블링될 수 있다. 다른 실시예에서, 16 진수값 55를 가진 프리앰블의 필드들 중 일부분이 스크램블링될 수 있다.
스크램블링은 임의의 적절한 방식으로 수행될 수 있다. 스크램블링은, 다항식들에 기반하여 프로세서에 의한 실행을 위한 명령어들을 포함하는 알고리즘들을 인코딩함으로써 수행될 수 있다. 스크램블링은 다음과 같은 다항식으로 나타내어질 수 있다.
스크램블링 다항식은 스크램블링의 결과를 나타내는 전달 함수를 나타낼 수 있다. 스크램블링은 일련의 선형 피드백 시프트 레지스터(linear-feedback shift register, LFSR)들에 의해 구현될 수 있다. 스크램블러 초기 상태 또는 세트는 세트[0 0 1 0 1 0 0 1 1 0 0 0 0 0 1]로 주어질 수 있다. 이들은 LFSR에 대한 초기 값들을 나타낼 수 있다. 스크램블러(210) 및 디스크램블러(216)는 회로부, LFSR들, 또는 다른 엘리먼트들을 대응하는 배열들로 포함하여, 동일한 초기 상태, 세트, 또는 데이터의 이용이 대응하는 결과들을 산출하게 할 수 있다. 따라서, 스크램블러(210) 및 디스크램블러(216)는, 각각이 동일한 스크램블링 다항식에 대해 동일한 데이터 세트를 가질 경우, 동일한 콘텐츠를 스크램블링하고 디스크램블링할 수 있다.
상기에 논의된 바와 같이, 스크램블링은 페이로드의 그리고 프리앰블의 정의된 부분의 조합에 대해 수행될 수 있고, 더욱이 페이로드는 가변 길이의 것일 수 있다. 페이로드 필드(518)가 가변 길이의 것일 수 있지만, 페이로드 필드(518)는, 예를 들어, 60, 160, 170, 342, 또는 1460 비트 중 하나일 수 있다. 스펙트럼 해상도 대역폭(spectrum resolution bandwidth, RBW)은 10 ㎑ 내지 100 ㎑일 수 있다.
필드 JK(504) 다음 필드(520)까지의 모든 데이터가 스크램블링될 수 있다. 이러한 데이터는 ESD 필드뿐만 아니라 ESDOK/ESDERR 엘리먼트를 포함할 수 있다. 디스크램블링은 필드 JK(504)의 K의 수신 후에 초기화될 수 있다.
일 실시예에서, JJ 필드(502) 및 JK 필드(504)는 스크램블링되지 않을 수도 있다. 이들 옥텟들은 그들이 클록 및 데이터 복원(clock and data recovery, CDR)에 이용되기 때문에 스크램블링되지 않을 수도 있다. 이들 옥텟들은 CDR에 있어서 신속한 잠금을 위해 이용될 수 있다. 다양한 실시예들에서, 스크램블링은, CDR에 이용되는 프리앰블의 부분들에 대해 생략될 수 있다. 이러한 실시예들에서, 스크램블링은 CDR을 위해 이용된 필드들에 후속하는 필드들에 대해 개시될 수 있다. 다른 실시예에서, 하나의 스크램블러에서 5개의 옥텟들 또는 필드들(506, 508, 510, 512, 514)이 프리앰블과 스크램블링될 수 있다. 10SPE 프레임 포맷에 대한, 또는 PHY 레벨 충돌 방지(PHY-Level Collision Avoidance) 방식들에 대한 어떠한 변경들도 요구되지 않는다.
초기 데이터 세트[0 0 1 0 1 0 0 1 1 0 0 0 0 0 1]는 스크램블링/디스크램블링을 위한 시드로 간주될 수 있다. 도 5에서, 이 초기 데이터 세트는 미리결정되고 스크램블러(210) 및 디스크램블러(216) 각각에 알려질 수 있다. 따라서, 도 5에 도시된 패킷을 스크램블링할 경우, 동기식 스크램블링이 수행될 수 있다. 스크램블러(210) 및 디스크램블러(216)는, 각각의 프레임이 송신 및 수신된 후에는 기지의 초기 데이터 세트로 리셋될 수 있다.
도 6은 본 발명의 실시예들에 따른, 스크램블링될 수 있는 10SPE 통신 스트림, 데이터 패킷, 또는 프레임의 부분들의 다른, 더 상세한 예시이다. 프레임(600)은 PHY 프레임(400)의 다른, 더 특정한 예 또는 예시적인 구성 엘리먼트들을 예시할 수 있다. 프레임(600)은 적절한 경우 프레임(500)의 명명법을 이용하여 도시된다. 프레임(600)은 전술한 바와 같이 프레임(500)이 스크램블링될 수 있는 것과 동일한 방식으로 스크램블링될 수 있다.
일 실시예에서, 프레임(600)은 자가-동기화 방식으로 스크램블링되도록 구성될 수 있다. 다른 실시예에서, 프레임(600)은 자가-동기화 방식 또는 동기화 방식 중 어느 하나로 선택적으로 스크램블링되도록 구성될 수 있다.
이를 달성하기 위해, 프레임(600)은 동기화 정보를 포함할 수 있다. 동기화 정보는 스크램블러(210)의 정보를 포함할 수 있다. 스크램블러(216)는 자체를 동기화하기 위해서 이러한 정보를 활용할 수 있다. 그 정보는, 프레임(600) 또는 컴패니언 프레임들을 스크램블링하는 데 이용되었던 스크램블러(216)의 다른 회로부 또는 LFSR들의 시작 또는 완료로부터의 시드, 계속 데이터, 또는 다른 데이터를 포함할 수 있다.
프레임(600)은 동기화 심볼(synchronization symbol, SS)들 또는 다른 정보를 포함하기 위해서 프리앰블의 하나 이상의 필드들을 교체할 수 있다. 예를 들어, 프레임(600)은 SS 필드(602) 및 SS 필드(604)를 포함할 수 있다. 이들은 데이터 "55"를 다른 방식으로 포함하는 필드들을 대신할 수 있다. 프리앰블 내의 특정 포지션에 도시되어 있지만, 필드들(602, 604)은 프리앰블 내의 임의의 적절한 위치에 위치될 수 있다. 이용될 수 있는 필드들의 수는 스크램블러(210)의 회로부 및 LFSR들의 크기에 대응할 수 있다. 예를 들어, 스크램블러(210)가 16 비트 LFSR을 포함하는 경우, 16 비트 동기화 심볼이 프레임(600)에 포함될 수 있다. 16 비트 동기화 심볼은 2개의 옥텟들로 분할되어 SS 필드들(602, 604) 내에 있게 될 수 있다. 필드들(602, 604)은 최하위 바이트에서 최상위 바이트로, 또는 최상위 바이트에서 최하위 바이트로 정렬될 수 있다.
스크램블러(210)는, 자체적으로 이용되었던 랜덤 시드 또는 스크램블러(210)가 처리한 이전 프레임의 최종 스크램블러 상태로 필드들(602, 604)을 세팅하도록 구성될 수 있다. 랜덤 시드가 이용되는 경우, 스크램블러(210)는 프레임을 스크램블링하기 위해 동일한 랜덤 시드를 리셋하고, 초기화하고, 이용하도록 구성될 수 있다. 최종 스크램블러 상태가 이용되는 경우, 스크램블러(210)는 프레임들을 순환시키도록 구성될 수 있다.
일 실시예에서, SS 필드, 이를 테면, 필드들(602, 604)은 페이로드 및 프리앰블의 나머지 부분과는 스크램블링되지 않을 수도 있다.
스크램블러(210) 및 디스크램블러(216)가 자가-동기화 모드로 동작하더라도, 프레임(600)이 여전히 이용될 수 있다. 이러한 경우, 필드들(602, 604)은 디스크램블러(216)를 위한 트레이닝 데이터를 포함할 수 있다.
다른 접근법들은, 이러한 필드들이 1들의 반복 스트링 또는 0들의 반복된 스트링이 아니기 때문에, 16진수 값 55를 포함하는 프리앰블의 부분들을 스크램블링하지 않을 수도 있다.
도 7은 본 발명의 실시예들에 따른, 패킷식 데이터 통신 시스템에서 페이로드 및 프리앰블을 스크램블링하기 위한 시스템(100)의 다른, 더 상세한 예시이다. 도 7은 도 2와 동일한 엘리먼트들을 예시한다. 그러나, 도 7은 본 발명의 실시예들에 따라 도 2의 엘리먼트들을 상이한 배열 또는 구성으로 나타낸다. 특히, 4B5B 인코더(208)의 포지션이, 도 2와 비교하여, 송수신기(102) 내의 스크램블러(210)와 교환될 수 있다. 또한, 4B5B 디코더(218)의 포지션도, 도 2와 비교하여, 송수신기(104) 내의 디스크램블러(216)와 교환될 수 있다.
따라서, 스크램블러(210)는 송수신기(104)에 전송될 데이터를, 이를 인코딩하기 전에 4B5B 인코더(208)를 이용하여 스크램블링할 수 있다. 스크램블링된 데이터는 4B5B 인코더(208)로 전달될 수 있다. 일단 인코딩되면, 4B5B 인코더(208)는 결과들을 DME 인코더(212)로 전달할 수 있다. 송수신기(104)에서, DME 디코더(214)로부터 디코딩된 데이터가 4B5B 디코더(218)로 전달될 수 있다. 일단 디코딩되면, 4B5B 디코더(218)는 결과들을 디스크램블러(216)로 전달할 수 있고, 그것은 결과들을 디스크램블링할 수 있다.
스크램블링 전에 4B5B 인코딩을 수행함으로써, 결과적으로 발생된 프레임은 도 3 내지 도 6에 도시된 구조에 비해 그의 구조에 있어 변화가 있을 수 있다. 예를 들어, 필드들(402, 404 또는 502, 504)의 상대적 포지션들은 변할 수 있다. 그럼에도 불구하고, 이러한 프레임 내의 4B/5B 인코딩 방식 필드들이 후속되는 필드들 중 전부 또는 일부분이 스크램블링될 수 있다. 또한, 본 발명의 실시예들은 필드들(402, 404, 502, 504)의 포지션에 상관없이, 데이터 스트림 또는 프레임의 페이로드 이외에도 프리앰블 부분의 조합에 스크램블링을 적용할 수 있다.
본 발명은 하나 이상의 실시예들의 면에서 기술되었으며, 명확히 언급된 것들과는 별개로, 많은 등가물들, 대안들, 변형들, 및 변경들이 가능하고 본 발명의 범주 내에 있다는 것을 인식한다. 본 발명이 다양한 변경들 및 대안적인 형태들을 허용하지만, 그들의 특정한 예시적인 실시예들이 도면들에 도시되었고 본 명세서에 상세히 설명되어 있다. 그러나, 특정 예시적인 실시예들의 본 명세서에서의 설명은 본 발명을 본 명세서에 개시된 특정한 형태들로 한정하는 것으로 의도되지 않는다는 것이 이해되어야 한다.

Claims (30)

  1. 삭제
  2. 장치로서,
    인코더 회로; 및
    스크램블러 회로를 포함하고, 상기 스크램블러 회로는:
    프리앰블 및 페이로드를 포함하는 프레임을 수신하도록;
    상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 스크램블링하도록;
    상기 콘텐츠를 스크램블링한 결과와 함께 동기화 정보를 제공하도록; 그리고
    상기 콘텐츠들을 스크램블링한 결과들을 상기 인코더 회로에 전송하도록 구성되며,
    상기 동기화 정보가 상기 스크램블러 회로에서의 스크램블링의 시작 또는 완료로부터의 데이터를 포함하는, 장치.
  3. 장치로서,
    인코더 회로; 및
    스크램블러 회로를 포함하고, 상기 스크램블러 회로는:
    프리앰블 및 페이로드를 포함하는 프레임을 수신하도록;
    상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 스크램블링하도록;
    상기 콘텐츠를 스크램블링한 결과와 함께 동기화 정보를 제공하도록; 그리고
    상기 콘텐츠들을 스크램블링한 결과들을 상기 인코더 회로에 전송하도록 구성되며,
    상기 동기화 정보가 상기 스크램블러 회로의 시프트 레지스터들로부터의 데이터를 포함하는, 장치.
  4. 장치로서,
    인코더 회로; 및
    스크램블러 회로를 포함하고, 상기 스크램블러 회로는:
    프리앰블 및 페이로드를 포함하는 프레임을 수신하도록;
    상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 스크램블링하도록;
    상기 콘텐츠를 스크램블링한 결과와 함께 동기화 정보를 제공하도록; 그리고
    상기 콘텐츠들을 스크램블링한 결과들을 상기 인코더 회로에 전송하도록 구성되며,
    상기 스크램블러 회로는 상기 프레임의 데이터 필드들을 상기 동기화 정보로 교체하도록 추가로 구성되는, 장치.
  5. 장치로서,
    인코더 회로; 및
    스크램블러 회로를 포함하고, 상기 스크램블러 회로는:
    프리앰블 및 페이로드를 포함하는 프레임을 수신하도록;
    상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 스크램블링하도록;
    상기 콘텐츠를 스크램블링한 결과와 함께 동기화 정보를 제공하도록; 그리고
    상기 콘텐츠들을 스크램블링한 결과들을 상기 인코더 회로에 전송하도록 구성되며,
    상기 스크램블러 회로는 상기 프레임의 프리앰블의 데이터 필드들을 상기 동기화 정보로 교체하도록 추가로 구성되는, 장치.
  6. 삭제
  7. 장치로서,
    디코더 회로; 및
    디스크램블러 회로를 포함하고, 상기 디스크램블러 회로는:
    프리앰블 및 페이로드를 포함하는 프레임을 상기 디코더 회로로부터 수신하도록;
    상기 프레임의 동기화 정보를 식별하도록; 그리고
    상기 동기화 정보를 이용하여, 상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 디스크램블링하도록 구성되며,
    상기 동기화 정보는 상기 프레임을 생성하기 위해 스크램블링의 시작 또는 완료로부터의 데이터를 포함하는, 장치.
  8. 장치로서,
    디코더 회로; 및
    디스크램블러 회로를 포함하고, 상기 디스크램블러 회로는:
    프리앰블 및 페이로드를 포함하는 프레임을 상기 디코더 회로로부터 수신하도록;
    상기 프레임의 동기화 정보를 식별하도록; 그리고
    상기 동기화 정보를 이용하여, 상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 디스크램블링하도록 구성되며,
    상기 동기화 정보는 상기 프레임을 생성했던 스크램블러 회로의 시프트 레지스터들로부터의 데이터를 포함하는, 장치.
  9. 장치로서,
    디코더 회로; 및
    디스크램블러 회로를 포함하고, 상기 디스크램블러 회로는:
    프리앰블 및 페이로드를 포함하는 프레임을 상기 디코더 회로로부터 수신하도록;
    상기 프레임의 동기화 정보를 식별하도록; 그리고
    상기 동기화 정보를 이용하여, 상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 디스크램블링하도록 구성되며,
    상기 디스크램블러 회로는 상기 동기화 정보로 교체되었된 상기 프레임의 데이터 필드들을 식별하도록 추가로 구성되는, 장치.
  10. 장치로서,
    디코더 회로; 및
    디스크램블러 회로를 포함하고, 상기 디스크램블러 회로는:
    프리앰블 및 페이로드를 포함하는 프레임을 상기 디코더 회로로부터 수신하도록;
    상기 프레임의 동기화 정보를 식별하도록; 그리고
    상기 동기화 정보를 이용하여, 상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 디스크램블링하도록 구성되며,
    상기 디스크램블러 회로는 상기 동기화 정보를 이용하여 상기 디스크램블러 회로의 시프트 레지스터들을 채우도록 추가로 구성되는, 장치.
  11. 삭제
  12. 프리앰블 및 페이로드를 포함하는 프레임을 수신하는 단계;
    상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠를 스크램블링하는 단계;
    상기 콘텐츠를 스크램블링한 결과와 함께 동기화 정보를 제공하는 단계;
    상기 콘텐츠를 스크램블링한 결과를 인코더 회로에 전송하는 단계를 포함하며,
    상기 동기화 정보는 스크램블러 회로의 스크램블링의 시작 또는 완료로부터의 데이터를 포함하는, 방법.
  13. 프리앰블 및 페이로드를 포함하는 프레임을 수신하는 단계;
    상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠를 스크램블링하는 단계;
    상기 콘텐츠를 스크램블링한 결과와 함께 동기화 정보를 제공하는 단계;
    상기 콘텐츠를 스크램블링한 결과를 인코더 회로에 전송하는 단계를 포함하며,
    상기 동기화 정보는 스크램블러 회로의 시프트 레지스터로부터의 데이터를 포함하는, 방법.
  14. 프리앰블 및 페이로드를 포함하는 프레임을 수신하는 단계;
    상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠를 스크램블링하는 단계;
    상기 콘텐츠를 스크램블링한 결과와 함께 동기화 정보를 제공하는 단계;
    상기 콘텐츠를 스크램블링한 결과를 인코더 회로에 전송하는 단계를 포함하며,
    상기 프레임의 데이터 필드를 상기 동기화 정보로 교체하는 단계를 더 포함하는, 방법.
  15. 프리앰블 및 페이로드를 포함하는 프레임을 수신하는 단계;
    상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠를 스크램블링하는 단계;
    상기 콘텐츠를 스크램블링한 결과와 함께 동기화 정보를 제공하는 단계;
    상기 콘텐츠를 스크램블링한 결과를 인코더 회로에 전송하는 단계를 포함하며,
    상기 프레임의 프리앰블의 데이터 필드를 상기 동기화 정보로 교체하는 단계를 더 포함하는, 방법.
  16. 삭제
  17. 프리앰블 및 페이로드를 포함하는 프레임을 디코더 회로로부터 수신하는 단계;
    상기 프레임의 동기화 정보를 식별하는 단계;
    상기 동기화 정보를 이용하여, 상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 디스크램블링하는 단계를 포함하며,
    상기 동기화 정보는 상기 프레임을 생성하기 위해 스크램블링의 시작 또는 완료로부터의 데이터를 포함하는, 방법.
  18. 프리앰블 및 페이로드를 포함하는 프레임을 디코더 회로로부터 수신하는 단계;
    상기 프레임의 동기화 정보를 식별하는 단계;
    상기 동기화 정보를 이용하여, 상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 디스크램블링하는 단계를 포함하며,
    상기 동기화 정보는 상기 프레임을 생성했던 스크램블러 회로의 시프트 레지스터들로부터의 데이터를 포함하는, 방법.
  19. 프리앰블 및 페이로드를 포함하는 프레임을 디코더 회로로부터 수신하는 단계;
    상기 프레임의 동기화 정보를 식별하는 단계;
    상기 동기화 정보를 이용하여, 상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 디스크램블링하는 단계를 포함하며,
    상기 동기화 정보로 교체되었된 상기 프레임의 데이터 필드들을 식별하는 단계를 더 포함하는, 방법.
  20. 프리앰블 및 페이로드를 포함하는 프레임을 디코더 회로로부터 수신하는 단계;
    상기 프레임의 동기화 정보를 식별하는 단계;
    상기 동기화 정보를 이용하여, 상기 페이로드 및 상기 프리앰블의 적어도 일부분을 포함하는 상기 프레임의 콘텐츠들을 디스크램블링하는 단계를 포함하며,
    상기 동기화 정보를 이용하여, 상기 디스크램블링하는 단계를 수행하는 디스크램블러 회로의 시프트 레지스터들을 채우는 단계를 더 포함하는, 방법.
  21. 삭제
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