CN114844599B - 一种同步扰码器的方法及装置 - Google Patents

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Abstract

本发明提供一种同步扰码器的方法及装置，其中，该方法包括：接收至少一个第一伪随机序列；对于每个第一伪随机序列，根据第一伪随机序列确定目标比特值，判断目标比特值与第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果；若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对本地扰码器中的比特值进行错误检测和纠错。本发明能够在信道质量比较差的情况下也允许进行扰码器锁定，加速了链路建立过程。

Description

一种同步扰码器的方法及装置
技术领域
本发明涉及数据通信领域，尤其涉及一种同步扰码器的方法及装置。
背景技术
100Base-T1 PHY芯片是用于民用车载领域的PHY芯片，芯片的发送部分符合IEEEStd 802.3bw标准。100Base-T1 PHY芯片是一种新型的车载网络技术，与普通标准以太网使用的4对双绞线不同，采用单对非屏蔽双绞线可实现100Mbps的数据速率传输，满足汽车行业的高可靠、低电磁辐射、低功耗、高带宽等方面的要求。PHY芯片从建立链路到数据传输的工程过程分为以下三个阶段：
1.完成本地扰码器锁定，标识为PHY内部的src_status = OK；
2.完成链路建立，后续可以发以太网数据帧，标识为rem_rcvr_status = OK；
3.数据传输/发送阶段：如果PHY芯片从mac接口中收到数据，则进行数据发送，否则处于发送空闲状态。
上述第一阶段为PHY芯片建立通信的关键阶段，PHY芯片发端产生随机序列，接收端需要解析该序列并进行本地同步及锁定。PHY芯片接收端在本地扰码器同步过程中，一般要求的锁定阈值为：本地扰码器连续输出的N个Scrn[12]^Scrn[32]的比特值与收到从发端发送的的N个Sdn[0]的比特值完全一致，认为达到了锁定条件。通常N大于100，这样才能保证输入到本地扰码器中的数据都是正确的。
但该方案需要100Base-T1 PHY芯片接收到的信号的信噪比非常高，且通信信道衰减及干扰非常小。但实际通信中，在100BASE-T1 PHY要求支持长达15米通信距离，且一对双绞线上存在双向通信信号情况下，容易受到较大的干扰，传输线路上的串扰也很高，会导致信道的误码率急剧降低，从而导致锁定条件很难达到。
发明内容
本发明提供一种同步扰码器的方法及装置。在信道质量较差，有干扰和串扰造成接收bit有一定错误的情况下也允许进行快速扰码器锁定，加速了链路建立过程。
第一方面，本发明提供了一种同步扰码器的方法，包括：接收至少一个第一伪随机序列，所述第一伪随机序列由对端芯片的发送端产生；对于每个第一伪随机序列，根据所述第一伪随机序列确定目标比特值，判断所述目标比特值与所述第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果；若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对所述本地扰码器中的比特值进行错误检测和纠错。
进一步地，所述对于每个第一伪随机序列，根据所述第一伪随机序列确定目标比特值，包括：对于每个第一伪随机序列，根据所述第一伪随机序列中第一个比特值确定目标比特值。
进一步地，所述判定本地扰码器锁定并对所述本地扰码器中的比特值纠错，包括：判定本地扰码器锁定后，继续接收第一伪随机序列，获取所述第一伪随机序列中的第一个比特值；所述本地扰码器生成第二伪随机序列，获取所述第二伪随机序列中的第一个比特值；将所述第一伪随机序列中的第一个比特值与所述第二伪随机序列中的第一个比特值对比，根据对比结果对所述本地扰码器中的比特值进行错误检测和纠错。
进一步地，所述根据对比结果对所述本地扰码器中的比特值进行错误检测和纠错，包括：若对比结果符合第一预设规则，则将被标记的比特值进行纠错；若对比结果符合第二预设规则，则清除被标记的比特值，所述第一预设规则包括连续预设个数的对比结果为相等，所述第二预设规则包括连续预设个数的对比结果存在不相等。
进一步地，所述根据对比结果对所述本地扰码器中的比特值进行错误检测和纠错之前，还包括：通过所述第一伪随机序列中的第一个比特值与所述第二伪随机序列中的第一个比特值对比的方式确定标记的比特值。
进一步地，所述通过所述第一伪随机序列中的第一个比特值与所述第二伪随机序列中的第一个比特值对比的方式确定标记的比特值，包括：将所述第一伪随机序列中的第一个比特值与所述第二伪随机序列中的第一个比特值对比，若对比结果不一致，则标记所述第二伪随机序列中的第一个比特值。
第二方面，本发明还提供了一种同步扰码器的装置，包括：第一处理模块，用于接收至少一个第一伪随机序列，所述第一伪随机序列由对端芯片的发送端产生；第二处理模块，用于对于每个第一伪随机序列，根据所述第一伪随机序列确定目标比特值，判断所述目标比特值与所述第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果；第三处理模块，用于若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对所述本地扰码器中的比特值进行错误检测和纠错。
第三方面，本发明还提供一种芯片，芯片执行如上述第一方面的同步扰码器的方法的步骤。
本发明提供的一种同步扰码器的方法及装置，实现了本地扰码器的快速锁定和错误bit纠正，不需要连续N个目标比特值（比如Scrn[13]^Scrn[33]的比特值）与收到的N个Sdn[0]相同即可判断本地扰码器的锁定情况，判断锁定后产生src_status = OK。当本地扰码器锁定后，PHY PMA部分的自适应滤波器开始工作，会将信道干扰造成的误码率快速降低，同时进入错误bit纠正阶段，将本地扰码器中可能存在的错误bit快速纠正。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明提供的同步扰码器的方法的一些实施例的流程示意图；
图2是快速链路建立和错误bit纠正时间的示意图；
图3是100Base-T1 PHY芯片的主端多项式实现结构的示意图；
图4是链路建立过程中的扰码同步的示意图；
图5是根据本发明提供的同步扰码器的装置的一些实施例的结构示意图；
图6是根据本发明提供的电子设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
需要注意，本发明中提及的“第一”、“第二”等概念仅用于对不同的装置、模块或单元进行区分，并非用于限定这些装置、模块或单元所执行的功能的顺序或者相互依存关系。
需要注意，本发明中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。
本发明实施方式中的多个装置之间所交互的消息或者信息的名称仅用于说明性的目的，而并不是用于对这些消息或信息的范围进行限制。
下面将参考附图并结合实施例来详细说明本发明。
请参阅图1，图1是本发明提供的同步扰码器的方法的一些实施例的流程示意图。如图1所示，该方法包括以下步骤：
步骤101，接收至少一个第一伪随机序列，第一伪随机序列由对端芯片的发送端产生。
以太网通信底层为物理层，物理层接收数据链路层（mac层）的数据，通过双绞线发给对端物理层，对端PHY芯片接收后传给对端的mac层。物理层的实现为PHY芯片，两个PHY芯片进行通信时，首先需要进行链路建立的过程，PHY芯片接收端判定接收数据结果符合链路建立的条件后，内部状态机进行链路锁定状态。
100Base-T1 PHY芯片中具有数据发送过程和数据接收过程，其中数据发送过程需要进行加扰，数据接收过程需要本地产生扰码器，在该扰码器同步后，解扰接收的数据。
参考图2，PHY在数据发送之前有建立链接的过程，对端PHY芯片的发送端发送扰码数据（第一伪随机序列），本地PHY芯片的接收端依据接收到的扰码进行本地扰码器的同步和锁定。即，在扰码器同步时，本地PHY芯片的扰码器需要先依次接收对端PHY芯片的扰码器发送的至少一个第一伪随机序列，第一伪随机序列是对端PHY芯片的扰码器生成的，生成第一伪随机序列的方式可以参考：
对端PHY芯片以100base-T1 PHY芯片为例，100base-T1 PHY芯片分为主端和从端，主端的多项式和从端的多项式可由公式（1）表示。
Gmaster(x)=1+x13+x33
Gsalve(x)=1+x20+x33 公式（1）
两种多项式结构类似，以主端多项式为例，PHY主端的发送多项式和PHY从端的接收多项式一致，具体结构为如图3：
根据上述主端多项式生成的伪随机数Syn[2:0]的方式为：
Syn[0] = Scrn[0]
Syn[1] = Scrn[3]^ Scrn[8]
Syn[2] = Scrn[6]^ Scrn[16] 公式（2）
对端PHY芯片发送的扰码器产生的扰码就为伪随机序列Syn[2:0]，其中，在本阶段，发送端有Sdn[2:0]=Scn[2:0] = Syn[2:0]，Sdn[2:0]即为第一伪随机序列。
在两个PHY芯片进行链路建立的过程中，发送端发送的数据Sdn[2:0]（即为第一伪随机序列）为对端PHY芯片的扰码器生成的扰码数据。对端PHY芯片循环产生Sdn[2:0]并发送，本地PHY芯片接收到将其接收后，将Sdn[0]送入本地的扰码器，即接收至少一个第一伪随机序列。
步骤102，对于每个第一伪随机序列，根据第一伪随机序列确定目标比特值，判断目标比特值与第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果。
在一些可选的实现方式中，对于每个第一伪随机序列，根据第一伪随机序列确定目标比特值，包括：对于每个第一伪随机序列，根据第一伪随机序列中第一个比特值确定目标比特值。
参考图4，在建立链路的过程中，本地扰码器初始比特值的输入依赖接收到的Sdn[0]。将收到的Sdn[0]依次送入本地扰码器中，本地扰码器输出的Scrn[12]^Scrn[32]的比特值即为根据第一伪随机序列确定的目标比特值。若Sdn[0]的比特值与Scrn[12]^Scrn[32]的比特值均为1（或者0）则判断目标比特值与第一伪随机序列中第一个比特值相等，若Sdn[0]的比特值为1与Scrn[12]^Scrn[32]的比特值均为0则判断目标比特值与第一伪随机序列中第一个比特值不相等。
步骤103，若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对本地扰码器中的比特值进行错误检测和纠错。
作为示例，阈值可以是连续接收N（如N≥200）个数据，错误的不超过M（如M ≤ 15）个。
参考图4，本地扰码器的锁定的阈值可以为：本地扰码器连续输出的200个Scrn[12]^Scrn[32]的比特值与收到的200个Sdn[0]的比特值中，一致的个数达到185个，也即错误个数不超过15个，即可判定本地接收扰码器锁定，并开始对本地扰码器中的比特值进行错误检测和纠错。由于该种方式允许在本地扰码器同步过程中存在少量错误比特值，不需要进行长时间连续正确的判定方式，故锁定概率将大大提高。
在一些可选的实现方式中，判定本地扰码器锁定并对本地扰码器中的比特值进行错误检测和纠错，包括：判定本地扰码器锁定后，继续接收第一伪随机序列，获取第一伪随机序列中的第一个比特值；本地扰码器生成第二伪随机序列，获取第二伪随机序列中的第一个比特值；将第一伪随机序列中的第一个比特值与第二伪随机序列中的第一个比特值对比，根据对比结果对本地扰码器中的比特值进行错误检测和纠错。
在一些可选的实现方式中，根据对比结果对本地扰码器中的比特值进行错误检测和纠错，包括：若对比结果符合第一预设规则，则将被标记的比特值进行纠错；若对比结果符合第二预设规则，则清除被标记的比特值，所述第一预设规则包括连续预设个数的对比结果为相等，所述第二预设规则包括连续预设个数的对比结果存在不相等。
在一些可选的实现方式中，根据对比结果对本地扰码器中的比特值进行错误检测和纠错之前，还包括：通过第一伪随机序列中的第一个比特值与第二伪随机序列中的第一个比特值对比的方式确定标记的比特值。
在一些可选的实现方式中，通过第一伪随机序列中的第一个比特值与第二伪随机序列中的第一个比特值对比的方式确定标记的比特值，包括：将第一伪随机序列中的第一个比特值与第二伪随机序列中的第一个比特值对比，若对比结果不一致，则标记第二伪随机序列中的第一个比特值。
可以参考下述的方案清除扰码器中的错误比特值：
锁定后的本地扰码器不再将Sdn[0]（第一伪随机序列中的第一个比特值）的依次送入本地扰码器，本地扰码器结构变为图3所示方式，但同时也继续接收对端扰码器发送的第一伪随机序列。
由于扰码器中仍有可能存在错误比特值，而接收到的对端扰码器发送的Sdn[0]（第一伪随机序列中的第一个比特值）和本地扰码器生成的Scrn[0]（第二伪随机序列中的第一个比特值）的比特值不一致时，对该位进行标记flag（即通过第一伪随机序列中的第一个比特值与第二伪随机序列中的第一个比特值对比的方式确定标记的比特值），如后续连续N个比特值（N∈[8,10]）均有Sdn[0] = Scrn[0] （对比结果符合第一预设规则），则认为接收到的Sdn[0]为正确，将此时含标记Flag且已移位到Scrn[N]位的比特值进行纠错。如后续连续N个比特值（N∈[8,10]）仍有存在有Sdn[0] ≠ Scrn[0]（对比结果符合第二预设规则），则认为Scrn[0]正确，清除flag且不再对移位到Scrn[N]位的比特值进行纠错。
本发明一些实施例公开的同步扰码器的方法，实现了本地扰码器的快速锁定和错误比特值纠正，不需要连续N个目标比特值（比如Scrn[13]^Scrn[33]的比特值）与收到的N个Sdn[0]相同即可判断本地扰码器的锁定情况，判断锁定后产生src_status = OK。当本地扰码器锁定后，PHY PMA部分的自适应滤波器开始工作，会将信道干扰造成的误码率快速降低，同时进入错误bit纠正阶段，将本地扰码器中可能存在的错误bit快速纠正。
请参阅图5，图5是根据本发明提供的同步扰码器的装置的一些实施例的结构示意图，作为对上述各图所示方法的实现，本发明还提供了一种同步扰码器的装置的一些实施例，这些装置实施例与图1所示的一些方法的实施例相对应，且该装置可以应用于各种电子设备中。
如图5所示，一些实施例的同步扰码器的装置500包括第一处理模块501、第二处理模块502、第三处理模块503：第一处理模块501，用于接收至少一个第一伪随机序列，所述第一伪随机序列由对端芯片的发送端产生；第二处理模块502，用于对于每个第一伪随机序列，根据第一伪随机序列确定目标比特值，判断目标比特值与第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果；第三处理模块503，用于若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对本地扰码器中的比特值进行错误检测和纠错。
在一些实施例的可选实现方式中， 第二处理模块502还用于：
对于每个第一伪随机序列，根据第一伪随机序列中第一个比特值确定目标比特值。
在一些实施例的可选实现方式中，第三处理模块503还用于：
判定本地扰码器锁定后，继续接收第一伪随机序列，获取第一伪随机序列中的第一个比特值；
本地扰码器生成第二伪随机序列，获取第二伪随机序列中的第一个比特值；
将第一伪随机序列中的第一个比特值与第二伪随机序列中的第一个比特值对比，根据对比结果对本地扰码器中的比特值进行错误检测和纠错。
在一些实施例的可选实现方式中，第三处理模块503还用于：
若对比结果符合第一预设规则，则将被标记的比特值进行纠错；若对比结果符合第二预设规则，则清除被标记的比特值，所述第一预设规则包括连续预设个数的对比结果为相等，所述第二预设规则包括连续预设个数的对比结果存在不相等。
在一些实施例的可选实现方式中，装置还包括第四处理模块，用于：
通过第一伪随机序列中的第一个比特值与第二伪随机序列中的第一个比特值对比的方式确定标记的比特值。
在一些实施例的可选实现方式中，第三处理模块503还用于：
将第一伪随机序列中的第一个比特值与第二伪随机序列中的第一个比特值对比，若对比结果不一致，则标记第二伪随机序列中的第一个比特值。
可以理解的是，该装置500中记载的各模块与参考图1描述的方法中的各个步骤相对应。由此，上文针对方法描述的操作、特征以及产生的有益效果同样适用于装置500及其中包含的模块、单元，在此不再赘述。
一种芯片，芯片执行如上述同步扰码器的方法的步骤，该方法包括：接收至少一个第一伪随机序列，第一伪随机序列由对端芯片的发送端产生；对于每个第一伪随机序列，根据第一伪随机序列确定目标比特值，判断目标比特值与第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果；若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对本地扰码器中的比特值进行错误检测和纠错。
图6示例了一种电子设备的实体结构示意图，如图6所示，该电子设备可以包括：处理器(processor)610、通信接口(CommunicationsInterface)620、存储器(memory)630和通信总线640，其中，处理器610，通信接口620，存储器630通过通信总线640完成相互间的通信。处理器610可以调用存储器630中的逻辑指令，以执行同步扰码器的方法，该方法包括：接收至少一个第一伪随机序列，第一伪随机序列由对端芯片的发送端产生；对于每个第一伪随机序列，根据第一伪随机序列确定目标比特值，判断目标比特值与第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果；若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对本地扰码器中的比特值进行错误检测和纠错。
此外，上述的存储器630中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例上述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-OnlyMemory）、随机存取存储器（RAM，RandomAccessMemory）、磁碟或者光盘等各种可以存储程序代码的介质。
另一方面，本发明还提供一种计算机程序产品，上述计算机程序产品包括存储在非暂态计算机可读存储介质上的计算机程序，上述计算机程序包括程序指令，当上述程序指令被计算机执行时，计算机能够执行上述各方法所提供的同步扰码器的方法，该方法包括：接收至少一个第一伪随机序列，第一伪随机序列由对端芯片的发送端产生；对于每个第一伪随机序列，根据第一伪随机序列确定目标比特值，判断目标比特值与第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果；若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对本地扰码器中的比特值进行错误检测和纠错。
又一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各提供的同步扰码器的方法，该方法包括：接收至少一个第一伪随机序列，所述第一伪随机序列由对端芯片的发送端产生；对于每个第一伪随机序列，根据第一伪随机序列确定目标比特值，判断目标比特值与第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果；若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对本地扰码器中的比特值纠错进行错误检测和。
以上所描述的装置实施例仅仅是示意性的，其中上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分上述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (7)

1.一种同步扰码器的方法，其特征在于，包括：
接收至少一个第一伪随机序列，所述第一伪随机序列由对端芯片的发送端产生；
对于每个第一伪随机序列，根据所述第一伪随机序列确定目标比特值，判断所述目标比特值与所述第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果；
若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对所述本地扰码器中的比特值进行错误检测和纠错；
其中，所述判定本地扰码器锁定并对所述本地扰码器中的比特值进行错误检测和纠错，包括：
判定本地扰码器锁定后，继续接收第一伪随机序列，获取所述第一伪随机序列中的第一个比特值；
所述本地扰码器生成第二伪随机序列，获取所述第二伪随机序列中的第一个比特值；
将所述第一伪随机序列中的第一个比特值与所述第二伪随机序列中的第一个比特值对比，根据对比结果对所述本地扰码器中的比特值进行错误检测和纠错。
2.根据权利要求1所述的同步扰码器的方法，其特征在于，所述对于每个第一伪随机序列，根据所述第一伪随机序列确定目标比特值，包括：
对于每个第一伪随机序列，根据所述第一伪随机序列中第一个比特值确定目标比特值。
3.根据权利要求1所述的同步扰码器的方法，其特征在于，所述根据对比结果对所述本地扰码器中的比特值进行错误检测和纠错，包括：
若对比结果符合第一预设规则，则将被标记的比特值进行纠错；若对比结果符合第二预设规则，则清除被标记的比特值，所述第一预设规则包括连续预设个数的对比结果为相等，所述第二预设规则包括连续预设个数的对比结果存在不相等。
4.根据权利要求3所述的同步扰码器的方法，其特征在于，所述根据对比结果对所述本地扰码器中的比特值进行错误检测和纠错之前，还包括：
通过所述第一伪随机序列中的第一个比特值与所述第二伪随机序列中的第一个比特值对比的方式确定标记的比特值。
5.根据权利要求4所述的同步扰码器的方法，其特征在于，所述通过所述第一伪随机序列中的第一个比特值与所述第二伪随机序列中的第一个比特值对比的方式确定标记的比特值，包括：
将所述第一伪随机序列中的第一个比特值与所述第二伪随机序列中的第一个比特值对比，若对比结果不一致，则标记所述第二伪随机序列中的第一个比特值。
6.一种同步扰码器的装置，其特征在于，包括：
第一处理模块，用于接收至少一个第一伪随机序列，所述第一伪随机序列由对端芯片的发送端产生；
第二处理模块，用于对于每个第一伪随机序列，根据所述第一伪随机序列确定目标比特值，判断所述目标比特值与所述第一伪随机序列中第一个比特值是否相等，得到至少一个对比结果；
第三处理模块，用于若连续预设数量的对比结果中判断为相等的结果的个数达到阈值，则判定本地扰码器锁定并对所述本地扰码器中的比特值进行错误检测和纠错；
其中，所述第三处理模块还用于：
判定本地扰码器锁定后，继续接收第一伪随机序列，获取所述第一伪随机序列中的第一个比特值；
所述本地扰码器生成第二伪随机序列，获取所述第二伪随机序列中的第一个比特值；
将所述第一伪随机序列中的第一个比特值与所述第二伪随机序列中的第一个比特值对比，根据对比结果对所述本地扰码器中的比特值进行错误检测和纠错。
7.根据权利要求6所述的同步扰码器的装置，其特征在于，所述第二处理模块，还用于：
对于每个第一伪随机序列，根据所述第一伪随机序列中第一个比特值确定目标比特值。
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