KR102654893B1 - Semiconductor package system - Google Patents

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Abstract

본 발명에 따르면, 반도체 패키지 시스템이 제공된다. 실시예들에 따른 반도체 패키지 시스템은 기판; 상기 기판 상에 실장되고, 제1 반도체칩 및 제1 몰딩막을 포함하는 제1 반도체 패키지 및 상기 제1 반도체 패키지 상에 제공된 방열 구조체를 포함할 수 있다. 상기 제1 몰딩막은 상기 제1 반도체칩의 측면을 덮되, 상기 제1 반도체칩의 상면을 노출시키고, 제1 마커가 상기 제1 몰딩막의 일면 상에 제공될 수 있다. According to the present invention, a semiconductor package system is provided. A semiconductor package system according to embodiments includes a substrate; It may include a first semiconductor package mounted on the substrate and including a first semiconductor chip and a first molding film, and a heat dissipation structure provided on the first semiconductor package. The first molding film covers a side surface of the first semiconductor chip and exposes a top surface of the first semiconductor chip, and a first marker may be provided on one surface of the first molding film.

Description

반도체 패키지 시스템{Semiconductor package system}Semiconductor package system

본 발명은 반도체 패키지 시스템, 보다 구체적으로 방열 구조체가 제공된 반도체 패키지 시스템에 관한 것이다.The present invention relates to a semiconductor package system, and more specifically to a semiconductor package system provided with a heat dissipation structure.

반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 반도체 패키지가 고속화 및 고용량화됨에 따라, 반도체 패키지의 소모 전력의 증가되고 있다. 이에 따라, 반도체 패키지의 열적 특성에 대한 중요도가 더욱 높아지고 있다.A semiconductor package is an integrated circuit chip implemented in a form suitable for use in electronic products. Typically, a semiconductor package mounts a semiconductor chip on a printed circuit board (PCB) and electrically connects them using bonding wires or bumps. As semiconductor packages become faster and have higher capacities, the power consumption of semiconductor packages is increasing. Accordingly, the importance of the thermal characteristics of semiconductor packages is increasing.

본 발명이 해결하고자 하는 과제는 열적 특성이 향상된 반도체 패키지 및 이를 포함하는 반도체 모듈을 제공하는 것에 있다.The problem to be solved by the present invention is to provide a semiconductor package with improved thermal properties and a semiconductor module including the same.

본 발명은 반도체 패키지 시스템에 관한 것이다. 본 발명에 따르면 실시예들에 따른 반도체 패키지 시스템은 기판; 상기 기판 상에 실장되고, 제1 반도체칩 및 제1 몰딩막을 포함하는 제1 반도체 패키지 및 상기 제1 반도체 패키지 상에 제공된 방열 구조체를 포함할 수 있다. 상기 제1 몰딩막은 상기 제1 반도체칩의 측면을 덮되, 상기 제1 반도체칩의 상면을 노출시키고, 제1 마커가 상기 제1 몰딩막의 일면 상에 제공될 수 있다. The present invention relates to a semiconductor package system. According to the present invention, a semiconductor package system according to embodiments includes a substrate; It may include a first semiconductor package mounted on the substrate and including a first semiconductor chip and a first molding film, and a heat dissipation structure provided on the first semiconductor package. The first molding film covers a side surface of the first semiconductor chip and exposes a top surface of the first semiconductor chip, and a first marker may be provided on one surface of the first molding film.

본 발명에 따르면, 반도체 패키지 시스템은 기판; 상기 기판의 상면 상에 실장되고, 제1 반도체칩을 포함하는 제1 반도체 패키지; 상기 기판의 상면 상에 실장되고, 제2 반도체칩을 포함하는 제2 반도체 패키지; 상기 제1 반도체 패키지 및 제2 반도체 패키지 상에 제공된 방열 구조체; 및 상기 제1 반도체칩 및 제2 반도체칩의 상면과 각각 물리적으로 접촉하는 복수의 열전도층들을 포함할 수 있다. 상기 열전도층들은 상기 방열 구조체의 하면 상에 제공된 제1 열전도층을 포함하고, 상기 제1 열전도층은 상기 열전도층들 중에서 가장 얇은 두께를 가질 수 있다.According to the present invention, a semiconductor package system includes a substrate; a first semiconductor package mounted on the upper surface of the substrate and including a first semiconductor chip; a second semiconductor package mounted on the upper surface of the substrate and including a second semiconductor chip; a heat dissipation structure provided on the first semiconductor package and the second semiconductor package; And it may include a plurality of heat-conducting layers that are in physical contact with the upper surfaces of the first semiconductor chip and the second semiconductor chip, respectively. The heat-conducting layers include a first heat-conducting layer provided on the lower surface of the heat dissipation structure, and the first heat-conducting layer may have the thinnest thickness among the heat-conducting layers.

본 발명에 따르면, 패키지 시스템 동작 시, 제1 반도체 패키지는 많은 열을 발생시킬 수 있다. 제1 반도체칩의 상면이 노출됨에 따라 제1 반도체 패키지의 열적 특성이 향상될 수 있다. 제1 마커가 제1 몰딩막 상에 제공됨에 따라 제1 반도체칩이 손상되지 않을 수 있다. 패키지 시스템은 향상된 동작 특성을 나타낼 수 있다. According to the present invention, when the package system operates, the first semiconductor package can generate a lot of heat. As the upper surface of the first semiconductor chip is exposed, the thermal characteristics of the first semiconductor package may be improved. As the first marker is provided on the first molding film, the first semiconductor chip may not be damaged. Packaged systems may exhibit improved operating characteristics.

도 1a는 실시예들에 따른 패키지 시스템을 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1c는 도 1a의 Ⅲ영역을 확대 도시한 도면에 대응된다.
도 1d는 도 1c의 Ⅰ’-Ⅱ’선을 따라 자른 단면이다.
도 1e는 도 1b의 A영역을 확대 도시한 도면이다.
도 1f는 도 1b의 B영역을 확대 도시한 도면이다.
도 2a는 실시예들에 따른 패키지 시스템을 도시한 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 2c는 실시예들에 따른 패키지 시스템을 도시한 단면도이다.
도 3a는 실시예들에 따른 반도체 모듈을 도시한 단면도이다.
도 3b는 실시예들에 따른 제2 수동 소자를 설명하기 위한 도면으로, 도 3a의 C영역을 확대 도시한 단면이다.
도 3c는 실시예들에 따른 하부 패드들 및 도전 단자들을 설명하기 위한 도면이다.
도 3d는 실시예들에 따른 하부 패드들을 설명하기 위한 도면이다1A is a plan view showing a package system according to embodiments.
FIG. 1B is a cross-section taken along line I-II of FIG. 1A.
FIG. 1C corresponds to an enlarged view of area III of FIG. 1A.
FIG. 1D is a cross-section taken along line I'-II' of FIG. 1C.
FIG. 1E is an enlarged view of area A of FIG. 1B.
FIG. 1F is an enlarged view of area B of FIG. 1B.
Figure 2A is a plan view showing a package system according to embodiments.
Figure 2b is a cross-section taken along line I-II of Figure 2a.
Figure 2c is a cross-sectional view showing a package system according to embodiments.
3A is a cross-sectional view showing a semiconductor module according to embodiments.
FIG. 3B is a diagram for explaining a second passive element according to embodiments, and is an enlarged cross-section of region C of FIG. 3A.
FIG. 3C is a diagram for explaining lower pads and conductive terminals according to embodiments.
3D is a diagram for explaining lower pads according to embodiments.

본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 패키지 시스템 및 이를 포함하는 반도체 모듈을 설명한다. 반도체 패키지 시스템은 패키지 시스템이거나 또는 상기 패키지 시스템을 포함하는 반도체 모듈일 수 있다. In this specification, the same reference numerals may refer to the same elements throughout. Hereinafter, a package system according to the concept of the present invention and a semiconductor module including the same will be described. The semiconductor package system may be a package system or a semiconductor module including the package system.

도 1a는 실시예들에 따른 패키지 시스템을 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 도 1c는 도 1a의 Ⅲ영역을 확대 도시한 도면에 대응된다. 도 1d는 도 1c의 Ⅰ’-Ⅱ’선을 따라 자른 단면이다. 도 1e는 도 1b의 A영역을 확대 도시한 도면이다. 도 1f는 도 1b의 B영역을 확대 도시한 도면이다.1A is a plan view showing a package system according to embodiments. FIG. 1B is a cross-section taken along line I-II of FIG. 1A. FIG. 1C corresponds to an enlarged view of area III of FIG. 1A. Figure 1d is a cross-section taken along line I'-II' of Figure 1c. FIG. 1E is an enlarged view of area A of FIG. 1B. FIG. 1F is an enlarged view of area B of FIG. 1B.

도 1a, 도 1b, 도 1c, 도 1d, 도 1d 및 도 1f를 참조하면, 패키지 시스템(1)은 기판(500), 제1 반도체 패키지(100), 제2 반도체 패키지(200), 제3 반도체 패키지(300), 제1 수동 소자(400), 제1 방열 구조체(610), 및 제1 내지 제3 열전도층들(710, 720, 730)을 포함할 수 있다. 일 예로, 회로 패턴을 갖는 인쇄회로기판(PCB)이 기판(500)으로 사용될 수 있다. 다른 예로, 재배선층이 기판(500)으로 사용될 수 있다. 도전 단자들(550)이 기판(500)의 하면 상에 제공될 수 있다. 도전 단자들(550)은 솔더볼들, 범프들, 및 필라들 중에서 적어도 하나를 포함할 수 있다. 도전 단자들(550)은 예를 들어, 금속을 포함할 수 있다. Referring to FIGS. 1A, 1B, 1C, 1D, 1D, and 1F, the package system 1 includes a substrate 500, a first semiconductor package 100, a second semiconductor package 200, and a third semiconductor package. It may include a semiconductor package 300, a first passive element 400, a first heat dissipation structure 610, and first to third heat conductive layers 710, 720, and 730. As an example, a printed circuit board (PCB) with a circuit pattern may be used as the substrate 500. As another example, a redistribution layer may be used as the substrate 500. Conductive terminals 550 may be provided on the lower surface of the substrate 500. The conductive terminals 550 may include at least one of solder balls, bumps, and pillars. The conductive terminals 550 may include metal, for example.

도 1b를 참조하면, 제1 반도체 패키지(100)는 제1 기판(110), 제1 반도체칩(120), 및 제1 몰딩막(130)을 포함할 수 있다. 제1 반도체 패키지(100)는 기판(500)의 상면(500a) 상에 실장될 수 있다. 제1 연결 단자들(150)이 기판(500) 및 제1 반도체 패키지(100) 사이에 개재될 수 있다. 제1 반도체 패키지(100)는 제1 연결 단자들(150)을 통해 기판(500)과 전기적으로 연결될 수 있다. 본 명세서에서, 기판(500)과 전기적으로 연결된다는 것은 기판(500) 내의 배선들(505)과 전기적으로 연결된다는 것을 의미할 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)는 제1 연결 단자들(150)의 높이를 포함하는 것으로 정의될 수 있다. 본 명세서에서 어떤 구성 요소의 높이는 기판(500)의 상면(500a)과 수직한 방향에서 측정된 상기 구성 요소의 최대 거리를 의미할 수 있다. Referring to FIG. 1B , the first semiconductor package 100 may include a first substrate 110, a first semiconductor chip 120, and a first molding film 130. The first semiconductor package 100 may be mounted on the top surface 500a of the substrate 500. First connection terminals 150 may be interposed between the substrate 500 and the first semiconductor package 100 . The first semiconductor package 100 may be electrically connected to the substrate 500 through first connection terminals 150 . In this specification, being electrically connected to the substrate 500 may mean being electrically connected to wires 505 within the substrate 500. The height H1 of the mounted first semiconductor package 100 may be defined to include the height of the first connection terminals 150. In this specification, the height of a certain component may mean the maximum distance of the component measured in a direction perpendicular to the upper surface 500a of the substrate 500.

제1 기판(110)은 기판(500) 상에 제공될 수 있다. 제1 기판(110) 및 기판(500) 사이에 제1 연결 단자들(150)이 제공될 수 있다. 제1 연결 단자들(150)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 제1 연결 단자들(150)의 피치는 도전 단자들(550)의 피치보다 작을 수 있다. 제1 반도체칩(120)이 제1 기판(110) 상에 플립칩 실장될 수 있다. 제1 반도체칩(120) 및 제1 기판(110) 사이에 연결부들이 제공될 수 있다. 연결부들은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 제1 반도체칩(120)은 시스템 온 칩(SOC), 로직 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 제1 반도체칩(120)은 서로 다른 기능을 하는 회로들을 포함할 수 있다. 제1 반도체칩(120)은 로직 회로 및 메모리 회로를 포함할 수 있다. 제1 반도체칩(120)은 디지털 집적 회로(IC), 무선 초고주파 집적 회로(RFIC), 및 입출력 회로 중에서 적어도 하나를 더 포함할 수 있다. 제1 반도체 패키지(100)에서 열이 발생한다는 것은 제1 반도체칩(120)에서 열이 발생한다는 것을 의미할 수 있다. The first substrate 110 may be provided on the substrate 500 . First connection terminals 150 may be provided between the first substrate 110 and the substrate 500. The first connection terminals 150 may include solder balls, pillars, bumps, or ball grid arrays. The pitch of the first connection terminals 150 may be smaller than the pitch of the conductive terminals 550. The first semiconductor chip 120 may be flip-chip mounted on the first substrate 110 . Connection parts may be provided between the first semiconductor chip 120 and the first substrate 110. Connections may include solder balls, pillars, bumps, or ball grid arrays. The first semiconductor chip 120 may be a system-on-chip (SOC), logic chip, or application processor (AP) chip. The first semiconductor chip 120 may include circuits that perform different functions. The first semiconductor chip 120 may include a logic circuit and a memory circuit. The first semiconductor chip 120 may further include at least one of a digital integrated circuit (IC), a wireless radio frequency integrated circuit (RFIC), and an input/output circuit. The fact that heat is generated from the first semiconductor package 100 may mean that heat is generated from the first semiconductor chip 120.

제1 몰딩막(130)이 제1 기판(110) 상에 제공될 수 있다. 제1 몰딩막(130)은 제1 반도체칩(120)의 측면을 덮되, 상면을 노출 시킬 수 있다. 즉, 제1 몰딩막(130)의 상면과 제1 반도체칩(120)의 상면은 실질적으로 동일한 레벨일 수 있다. 노출된 제1 반도체칩(120)의 상면은 제1 열전도층(710)과 직접 물리적으로 접촉할 수 있다. 제1 몰딩막(130)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 제1 몰딩막(130)은 후술할 제1 열전도층(710)보다 열전도도가 낮을 수 있다. 즉, 제1 반도체칩(120)의 상면이 제1 열전도층(710)과 접촉됨에 따라, 제1 반도체칩(120)에서 발생한 열이 바로 제1 열전도층(710)으로 전달될 수 있다. 전달된 열은 제1 열전도층(710)을 통해 제1 방열 구조체(610)로 양호하게 방출될 수 있다. 이에 따라, 제1 반도체칩(120)의 방열 특성이 보다 향상될 수 있다. 제1 몰딩막(130)은 제1 반도체칩(120)을 보호할 수 있다. 제1 몰딩막(130)은 제1 기판(110) 및 제1 반도체칩(120) 사이의 갭으로 더 연장될 수 있다. 도시된 바와 달리, 별도의 언더필 패턴이 제1 기판(110) 및 제1 반도체칩(120) 사이의 갭에 채워질 수 있다. 언더필 패턴은 비전도성 페이스트 또는 비전도성 필름을 열압착(Thermal Compression)하는 방법 또는 캐필러리 언더필 공정에 의해 형성될 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)는 제1 연결 단자들(150)의 높이, 제1 기판(110)의 높이, 및 제1 몰딩막(130)의 높이의 합으로 정의될 수 있다. A first molding film 130 may be provided on the first substrate 110 . The first molding film 130 may cover the side surfaces of the first semiconductor chip 120 and expose the top surface. That is, the top surface of the first molding film 130 and the top surface of the first semiconductor chip 120 may be at substantially the same level. The exposed upper surface of the first semiconductor chip 120 may be in direct physical contact with the first heat-conducting layer 710. The first molding film 130 may include an insulating polymer such as an epoxy-based molding compound. The first molding film 130 may have lower thermal conductivity than the first heat-conducting layer 710, which will be described later. That is, as the upper surface of the first semiconductor chip 120 is in contact with the first heat-conducting layer 710, heat generated in the first semiconductor chip 120 can be directly transferred to the first heat-conducting layer 710. The transferred heat can be well dissipated to the first heat dissipation structure 610 through the first heat-conducting layer 710. Accordingly, the heat dissipation characteristics of the first semiconductor chip 120 can be further improved. The first molding film 130 may protect the first semiconductor chip 120. The first molding film 130 may further extend into the gap between the first substrate 110 and the first semiconductor chip 120. Unlike shown, a separate underfill pattern may be filled in the gap between the first substrate 110 and the first semiconductor chip 120. The underfill pattern may be formed by thermal compression of a non-conductive paste or a non-conductive film, or a capillary underfill process. The height H1 of the mounted first semiconductor package 100 will be defined as the sum of the height of the first connection terminals 150, the height of the first substrate 110, and the height of the first molding film 130. You can.

도 1b, 도 1c 및 도 1f를 참조하면, 제1 마커(marker)(131)가 제1 몰딩막(130) 상에 제공될 수 있다. 예를 들어, 제1 마커(131)는 제1 몰딩막(130)의 상면 상에 제공될 수 있다. 이와 달리, 제1 마커(131)는 제1 몰딩막(130)의 측면 상에 제공될 수 있다. 제1 마커(131)는 제1 몰딩막(130)의 일면 상에 리세스된 부분일 수 있다. 제1 마커(131)의 형성은 제1 몰딩막(130)의 일부를 제거하는 것을 포함할 수 있다. 제1 마커(131)가 제1 반도체칩(120) 상에 형성되는 경우 제1 마커(131)의 형성 과정에서 제1 반도체칩(120)이 손상될 수 있다. 예를 들어, 크렉이 제1 반도체칩(120) 상에 또는 제1 반도체칩(120) 내에 형성될 수 있다. 실시예들에 따르면, 제1 마커(131)가 제1 몰딩막(130) 상에 제공됨에 따라, 제1 마커(131)의 형성 과정에서 제1 반도체칩(120)이 손상되지 않을 수 있다. 제1 마커(131)는 제1 반도체 패키지(100)에 관한 정보를 제공 및 표시할 수 있다Referring to FIGS. 1B, 1C, and 1F, a first marker 131 may be provided on the first molding film 130. For example, the first marker 131 may be provided on the upper surface of the first molding film 130. Alternatively, the first marker 131 may be provided on the side of the first molding film 130. The first marker 131 may be a recessed portion on one surface of the first molding film 130. Formation of the first marker 131 may include removing a portion of the first molding film 130. When the first marker 131 is formed on the first semiconductor chip 120, the first semiconductor chip 120 may be damaged during the formation of the first marker 131. For example, cracks may be formed on or within the first semiconductor chip 120 . According to embodiments, as the first marker 131 is provided on the first molding film 130, the first semiconductor chip 120 may not be damaged during the formation of the first marker 131. The first marker 131 may provide and display information about the first semiconductor package 100.

도 1b를 참조하면, 제1 열전도층(710)이 제1 반도체 패키지(100) 및 제1 방열 구조체(610) 사이에 개재될 수 있다. 제1 열전도층(710)은 제1 반도체 패키지(100)의 상면 및 제1 방열 구조체(610)의 하면(610b)과 물리적으로 접촉할 수 있다. 즉, 제1 열전도층(710)의 상면과 제1 방열 구조체(610)의 하면(610b)은 실질적으로 동일한 레벨에 배치될 수 있다. 제1 열전도층(710)은 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 열 인터페이스 물질은 예를 들어, 폴리머 및 열전도성 입자들을 포함할 수 있다. 상기 열전도성 입자들은 폴리머 내에 분산될 수 있다. 다시 도 1c 및 도 1d를 참조하면, 제1 열전도층(710)의 형성은 열 인터페이스 물질을 제1 반도체 패키지(100) 상에 제공한 후, 상기 열 인터페이스 물질을 경화시키는 것을 포함할 수 있다. 경화되기 이전의 열 인터페이스 물질은 유동성을 가질 수 있다. 제1 열전도층(710)의 형성 과정에서, 제1 반도체 패키지(100)의 상면의 엣지 영역 상의 열 인터페이스 물질이 제1 반도체 패키지(100)의 측면(100c)으로 흘러내리더라도, 제1 반도체 패키지(100)의 상면의 센터 영역 상의 열 인터페이스 물질은 흘러내리지 않을 수 있다. 따라서, 제1 열전도층(710)은 제1 반도체 패키지(100)의 상면의 센터 영역과 제1 방열 구조체(610) 사이의 갭을 양호하게 채울 수 있다. 예를 들어, 제1 반도체 패키지(100)의 센터 영역의 제1 열전도층(710)의 상면(710a)은 제1 방열 구조체(610)의 하면(610b)과 물리적으로 접촉할 수 있다. 실시예들에 따르면, 제1 몰딩막(130)이 제공되므로, 제1 반도체칩(120)은 평면적 관점에서 상기 제1 반도체 패키지(100)의 센터 영역에 제공될 수 있다. 이에 따라, 제1 열전도층(710)의 형성 과정에서 열 인터페이스 물질이 일부 흘러내리더라도. 제1 열전도층(710)은 제1 반도체칩(120)의 열을 제1 방열 구조체(610)로 양호하게 전달될 수 있다. 제1 몰딩막(130)이 제1 마커(131)를 포함하는 경우, 제1 열전도층(710)은 제1 마커(131) 내로 연장될 수 있다. 이에 따라, 제1 반도체 패키지(100)의 열적 특성이 향상될 수 있다. Referring to FIG. 1B , the first heat-conducting layer 710 may be interposed between the first semiconductor package 100 and the first heat dissipation structure 610. The first heat-conducting layer 710 may physically contact the upper surface of the first semiconductor package 100 and the lower surface 610b of the first heat dissipation structure 610. That is, the upper surface of the first heat-conducting layer 710 and the lower surface 610b of the first heat dissipation structure 610 may be disposed at substantially the same level. The first heat-conducting layer 710 may include a thermal interface material (TIM). Thermal interface materials may include polymers and thermally conductive particles, for example. The thermally conductive particles may be dispersed within the polymer. Referring again to FIGS. 1C and 1D , forming the first heat-conducting layer 710 may include providing a thermal interface material on the first semiconductor package 100 and then curing the thermal interface material. The thermal interface material prior to curing may have fluidity. In the process of forming the first heat-conducting layer 710, even if the thermal interface material on the edge area of the upper surface of the first semiconductor package 100 flows down to the side 100c of the first semiconductor package 100, the first semiconductor package 100 The thermal interface material on the center region of the upper surface of (100) may not flow. Accordingly, the first heat-conducting layer 710 can satisfactorily fill the gap between the center region of the upper surface of the first semiconductor package 100 and the first heat dissipation structure 610. For example, the upper surface 710a of the first heat-conducting layer 710 in the center area of the first semiconductor package 100 may physically contact the lower surface 610b of the first heat dissipation structure 610. According to embodiments, since the first molding film 130 is provided, the first semiconductor chip 120 may be provided in the center area of the first semiconductor package 100 from a plan view. Accordingly, even if some of the thermal interface material flows during the formation of the first heat-conducting layer 710. The first heat-conducting layer 710 can effectively transfer heat from the first semiconductor chip 120 to the first heat dissipation structure 610. When the first molding film 130 includes the first marker 131, the first heat-conducting layer 710 may extend into the first marker 131. Accordingly, the thermal characteristics of the first semiconductor package 100 may be improved.

도 1b를 참조하면, 제2 반도체 패키지(200)는 제2 기판(210), 제2 반도체칩(220), 및 제2 몰딩막(230)을 포함할 수 있다. 제2 반도체 패키지(200)는 기판(500)의 상면(500a) 상에 실장될 수 있다. 제2 반도체 패키지(200)는 평면적 관점에서 제1 반도체 패키지(100)와 이격 배치될 수 있다. 제2 반도체 패키지(200)는 제1 반도체 패키지(100)와 다른 종류의 반도체 패키지일 수 있다. 제2 반도체 패키지(200)는 도 1a와 같이 단수 개로 제공될 수 있다. 제2 반도체 패키지(200)의 개수 및 평면적 배열은 도 1a에 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. Referring to FIG. 1B , the second semiconductor package 200 may include a second substrate 210, a second semiconductor chip 220, and a second molding film 230. The second semiconductor package 200 may be mounted on the top surface 500a of the substrate 500. The second semiconductor package 200 may be arranged to be spaced apart from the first semiconductor package 100 in a plan view. The second semiconductor package 200 may be a different type of semiconductor package from the first semiconductor package 100. The second semiconductor package 200 may be provided as a single piece as shown in FIG. 1A. The number and planar arrangement of the second semiconductor packages 200 are not limited to those shown in FIG. 1A and may be varied in various ways.

제2 기판(210)은 기판(500) 상에 제공될 수 있다. 제2 기판(210) 및 기판(500) 사이에 제2 연결 단자들(250)이 제공될 수 있다. 제2 연결 단자들(250)을 통해 제2 기판(210)과 기판(500)이 전기적으로 연결될 수 있다. 제2 연결 단자들(250)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 제2 연결 단자들(250)의 피치는 도전 단자들(550)의 피치보다 더 작을 수 있다. 재배선층 또는 인쇄회로기판이 제2 기판(210)으로 사용될 수 있다. 재배선층이 제2 기판(210)으로 사용되는 경우, 제2 반도체 패키지(200)는 팬 아웃 패널 레벨 패키지(Fan-out panel level package) 또는 팬 아웃 패널 웨이퍼 레벨 패키지(Fan-out wafer level package)로 제조될 수 있다. 제2 반도체칩(220)은 제2 기판(210)의 상면 상에 제공될 수 있다. 제2 반도체칩(220)은 제1 반도체칩(120)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제2 반도체칩(220)은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함하여, 전력 관리 칩으로 기능할 수 있다. 제2 반도체 패키지(200)에서 열이 발생한다는 것은 제2 반도체칩(220)에서 열이 발생한다는 것을 의미할 수 있다. The second substrate 210 may be provided on the substrate 500 . Second connection terminals 250 may be provided between the second substrate 210 and the substrate 500. The second substrate 210 and the substrate 500 may be electrically connected through the second connection terminals 250. The second connection terminals 250 may include solder balls, pillars, bumps, or ball grid arrays. The pitch of the second connection terminals 250 may be smaller than the pitch of the conductive terminals 550. A redistribution layer or a printed circuit board may be used as the second substrate 210. When the redistribution layer is used as the second substrate 210, the second semiconductor package 200 is a fan-out panel level package or a fan-out wafer level package. It can be manufactured with The second semiconductor chip 220 may be provided on the top surface of the second substrate 210 . The second semiconductor chip 220 may be a different type of semiconductor chip than the first semiconductor chip 120. For example, the second semiconductor chip 220 may include a power management integrated circuit (PMIC) and function as a power management chip. The fact that heat is generated from the second semiconductor package 200 may mean that heat is generated from the second semiconductor chip 220.

제2 몰딩막(230)이 제2 기판(210) 상에 제공될 수 있다. 제2 몰딩막(230)은 제2 반도체칩(220)의 측면을 덮되, 상면을 노출시킬 수 있다. 이 경우, 제2 반도체 패키지(200)의 상면은 제2 몰딩막(230)의 상면 및 상기 제2 몰딩막(130)에 의해 노출된 제2 반도체칩(220)의 상면에 해당할 수 있다. 즉, 제2 몰딩막(230)의 상면과 제2 반도체칩(220)의 상면은 동일한 레벨일 수 있다. 노출된 제2 반도체칩(220)의 상면은 제2 열전도층(720)과 직접 물리적으로 접촉할 수 있다. 제2 몰딩막(230)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 제2 몰딩막(230)은 후술할 제2 열전도층(720)보다 열전도도가 낮을 수 있다. 즉, 제2 반도체칩(220)의 상면이 제2 열전도층(720)과 접촉됨에 따라, 제2 반도체칩(220)에서 발생한 열이 바로 제2 열전도층(720)으로 전달될 수 있다. 전달된 열은 제2 열전도층(720)을 통해 제1 방열 구조체(610)로 양호하게 방출될 수 있다. 이에 따라, 제2 반도체칩(220)의 방열 특성이 보다 향상될 수 있다. 제2 몰딩막(230)은 제2 반도체칩(220)을 보호할 수 있다. 제2 몰딩막(230)은 제2 기판(210) 및 제2 반도체칩(220) 사이의 갭으로 더 연장될 수 있다. 실장된 제2 반도체 패키지(200)의 높이(H2)는 제2 연결 단자들(250)의 높이, 제2 기판(210)의 높이, 및 제2 몰딩막(230)의 높이의 합으로 정의될 수 있다. 제2 반도체 패키지(200)의 형성은 캐리어 기판 상에 제2 반도체칩(220)을 제공하는 것, 제2 반도체칩(220)을 덮는 제2 몰딩막(230)을 형성하는 것, 캐리어 기판을 제거하여, 제2 반도체칩(220)의 하면을 노출시키는 것, 및 상기 노출된 제2 반도체칩(220)의 하면 및 상기 제2 몰딩막(230)의 하면 상에 재배선층을 형성하는 것을 포함할 수 있다. 이 경우, 상기 재배선층은 제2 기판(210)일 수 있다.A second molding film 230 may be provided on the second substrate 210 . The second molding film 230 may cover the side surfaces of the second semiconductor chip 220 and expose the top surface. In this case, the top surface of the second semiconductor package 200 may correspond to the top surface of the second molding film 230 and the top surface of the second semiconductor chip 220 exposed by the second molding film 130. That is, the top surface of the second molding film 230 and the top surface of the second semiconductor chip 220 may be at the same level. The exposed upper surface of the second semiconductor chip 220 may be in direct physical contact with the second heat-conducting layer 720. The second molding film 230 may include an insulating polymer such as an epoxy-based molding compound. The second molding film 230 may have lower thermal conductivity than the second heat-conducting layer 720, which will be described later. That is, as the upper surface of the second semiconductor chip 220 is in contact with the second heat-conducting layer 720, heat generated in the second semiconductor chip 220 can be directly transferred to the second heat-conducting layer 720. The transferred heat can be well dissipated to the first heat dissipation structure 610 through the second heat-conducting layer 720. Accordingly, the heat dissipation characteristics of the second semiconductor chip 220 can be further improved. The second molding film 230 may protect the second semiconductor chip 220. The second molding film 230 may further extend into the gap between the second substrate 210 and the second semiconductor chip 220. The height H2 of the mounted second semiconductor package 200 will be defined as the sum of the height of the second connection terminals 250, the height of the second substrate 210, and the height of the second molding film 230. You can. Formation of the second semiconductor package 200 includes providing a second semiconductor chip 220 on a carrier substrate, forming a second molding film 230 covering the second semiconductor chip 220, and forming a carrier substrate. removing it to expose the lower surface of the second semiconductor chip 220, and forming a redistribution layer on the exposed lower surface of the second semiconductor chip 220 and the lower surface of the second molding film 230. can do. In this case, the redistribution layer may be the second substrate 210.

제2 마커(231)가 제2 몰딩막(230) 상에 제공될 수 있다. 예를 들어, 제2 마커(231)는 제2 몰딩막(230)의 상면 상에 제공될 수 있다. 이와 달리, 제2 마커(231)는 제2 몰딩막(230)의 측면 상에 제공될 수 있다. 제2 마커(231)는 제2 몰딩막(230)의 일면 상에 리세스된 부분일 수 있다. 제2 마커(231)의 형성은 제2 몰딩막(230)의 일부를 제거하는 것을 포함할 수 있다. 제2 마커(231)가 제2 반도체칩(220) 상에 형성되는 경우 제2 마커(231)의 형성 과정에서 제2 반도체칩(220)이 손상될 수 있다. 예를 들어, 크렉이 제2 반도체칩(220) 상에 또는 제2 반도체칩(220) 내에 형성될 수 있다. 실시예들에 따르면, 제2 마커(231)가 제2 몰딩막(230) 상에 제공됨에 따라, 제2 마커(231)의 형성 과정에서 제2 반도체칩(220)이 손상되지 않을 수 있다. 제2 마커(231)는 제2 반도체 패키지(200)에 관한 정보를 제공 및 표시할 수 있다A second marker 231 may be provided on the second molding film 230 . For example, the second marker 231 may be provided on the upper surface of the second molding film 230. Alternatively, the second marker 231 may be provided on the side of the second molding film 230. The second marker 231 may be a recessed portion on one surface of the second molding film 230. Formation of the second marker 231 may include removing a portion of the second molding film 230. When the second marker 231 is formed on the second semiconductor chip 220, the second semiconductor chip 220 may be damaged during the formation of the second marker 231. For example, cracks may be formed on or within the second semiconductor chip 220 . According to embodiments, as the second marker 231 is provided on the second molding film 230, the second semiconductor chip 220 may not be damaged during the formation of the second marker 231. The second marker 231 may provide and display information about the second semiconductor package 200.

제2 열전도층(720)이 제2 반도체 패키지(200) 및 제1 방열 구조체(610) 사이에 제공될 수 있다. 제2 열전도층(720)은 제2 반도체 패키지(200)의 상면 및 제1 방열 구조체(610)의 하면(610b)과 물리적으로 접촉할 수 있다. 즉, 제2 열전도층(720)의 상면과 제1 방열 구조체(610)의 하면(610b)은 실질적으로 동일한 레벨에 배치될 수 있다. 제2 열전도층(720)은 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 제2 열전도층(720)의 형성은 앞서 제1 열전도층(710)의 형성 과정에서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다. 제2 열전도층(720)의 형성 과정에서 열 인터페이스 물질이 일부 흘러내리더라도, 제2 열전도층(720)은 제2 반도체 패키지(200)의 상면의 센터 영역과 제1 방열 구조체(610) 사이의 갭을 양호하게 채울 수 있다. 제2 반도체 패키지(200)의 센터 영역은 제2 반도체칩(220)이 제공된 영역일 수 있다. 이에 따라, 제2 반도체 패키지(200)의 열적 특성이 향상될 수 있다. 구체적으로는, 제2 반도체 패키지(200) 동작 시, 제2 반도체칩(220)에서 발생한 열이 제2 열전도층(720)을 통해 제1 방열 구조체(610)로 양호하게 방출될 수 있다. A second heat-conducting layer 720 may be provided between the second semiconductor package 200 and the first heat dissipation structure 610. The second heat-conducting layer 720 may physically contact the upper surface of the second semiconductor package 200 and the lower surface 610b of the first heat dissipation structure 610. That is, the upper surface of the second heat-conducting layer 720 and the lower surface 610b of the first heat dissipation structure 610 may be disposed at substantially the same level. The second heat-conducting layer 720 may include a thermal interface material (TIM). Formation of the second heat-conducting layer 720 may be performed by substantially the same method as previously described in the process of forming the first heat-conducting layer 710. Even if some of the thermal interface material flows down during the formation of the second heat-conducting layer 720, the second heat-conducting layer 720 remains between the center region of the upper surface of the second semiconductor package 200 and the first heat dissipation structure 610. The gap can be filled satisfactorily. The center area of the second semiconductor package 200 may be an area where the second semiconductor chip 220 is provided. Accordingly, the thermal characteristics of the second semiconductor package 200 may be improved. Specifically, when the second semiconductor package 200 is operated, heat generated in the second semiconductor chip 220 can be efficiently dissipated to the first heat dissipation structure 610 through the second heat-conducting layer 720.

제3 반도체 패키지(300)는 제3 기판(310), 제3 반도체칩(320), 및 제3 몰딩막(330)을 포함할 수 있다. 제3 반도체 패키지(300)는 기판(500)의 상면(500a) 상에 실장될 수 있다. 제3 반도체 패키지(300)는 평면적 관점에서 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)와 이격 배치될 수 있다. 제3 반도체 패키지(300)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)와 다른 종류의 반도체 패키지일 수 있다. 제3 반도체 패키지(300)는 복수 개로 제공될 수 있다. 이 경우, 제 3 반도체 패키지들(300)은 서로 이격 배치될 수 있다. 제3 반도체 패키지들(300)의 개수 및 평면적 배열은 도 1a에 도시된 바에 제약되지 않고 다양하게 변형될 수 있다. 이하, 단수의 제3 반도체 패키지(300)에 관하여 기술한다. The third semiconductor package 300 may include a third substrate 310, a third semiconductor chip 320, and a third molding film 330. The third semiconductor package 300 may be mounted on the top surface 500a of the substrate 500. The third semiconductor package 300 may be arranged to be spaced apart from the first semiconductor package 100 and the second semiconductor package 200 in a plan view. The third semiconductor package 300 may be a different type of semiconductor package from the first semiconductor package 100 and the second semiconductor package 200. A plurality of third semiconductor packages 300 may be provided. In this case, the third semiconductor packages 300 may be spaced apart from each other. The number and planar arrangement of the third semiconductor packages 300 are not limited to those shown in FIG. 1A and may be varied in various ways. Hereinafter, a single third semiconductor package 300 will be described.

제3 기판(310)은 기판(500) 상에 제공될 수 있다. 제3 기판(310) 및 기판(500) 사이에 제3 연결 단자들(350)이 제공될 수 있다. 제3 연결 단자들(350)을 통해 제3 기판(310)과 기판(500)이 전기적으로 연결될 수 있다. 제3 연결 단자들(350)은 솔더볼, 필라, 범프 또는 볼그리드 어레이를 포함할 수 있다. 제3 연결 단자들(350)의 피치는 도전 단자들(550)의 피치보다 더 작을 수 있다. 제3 반도체칩(320)은 플립칩 방식 또는 본딩 와이어 방식에 의해 실장될 수 있다. 제3 반도체칩(320)이 플립칩 실장되는 경우, 별도의 언더필 패턴이 제3 기판(310) 및 제3 반도체칩(320) 사이의 갭에 채워질 수 있다. 제3 반도체 패키지(300)는 복수 개의 제3 반도체칩들(320)을 포함할 수 있다. 다른 예로, 제3 반도체 패키지(300)는 단수의 제3 반도체칩(320)을 포함할 수 있다. 제3 반도체칩(320)은 제1 반도체칩(120) 및 제2 반도체칩(220)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제3 반도체칩(320)은 메모리칩으로 기능할 수 있다. 메모리칩은 DRAM 칩을 포함할 수 있다. 다른 예로, 메모리칩은 SRAM, MRAM, 및/또는 낸드(nand) 플래시 메모리를 포함할 수 있다. 다른 예로, 메모리칩은 SRAM, MRAM, 및/또는 낸드(nand) 플래시 메모리를 포함할 수 있다. 제3 반도체 패키지(300)에서 열이 발생한다는 것은 제3 반도체칩(320)에서 열이 발생한다는 것을 의미할 수 있다. The third substrate 310 may be provided on the substrate 500 . Third connection terminals 350 may be provided between the third substrate 310 and the substrate 500. The third substrate 310 and the substrate 500 may be electrically connected through the third connection terminals 350. The third connection terminals 350 may include a solder ball, pillar, bump, or ball grid array. The pitch of the third connection terminals 350 may be smaller than the pitch of the conductive terminals 550. The third semiconductor chip 320 may be mounted using a flip chip method or a bonding wire method. When the third semiconductor chip 320 is flip-chip mounted, a separate underfill pattern may be filled in the gap between the third substrate 310 and the third semiconductor chip 320. The third semiconductor package 300 may include a plurality of third semiconductor chips 320. As another example, the third semiconductor package 300 may include a single third semiconductor chip 320. The third semiconductor chip 320 may be a different type of semiconductor chip from the first semiconductor chip 120 and the second semiconductor chip 220. For example, the third semiconductor chip 320 may function as a memory chip. Memory chips may include DRAM chips. As another example, the memory chip may include SRAM, MRAM, and/or NAND flash memory. As another example, the memory chip may include SRAM, MRAM, and/or NAND flash memory. The fact that heat is generated from the third semiconductor package 300 may mean that heat is generated from the third semiconductor chip 320.

제3 몰딩막(330)이 제3 기판(310) 상에 제공되어, 제3 반도체칩(320)을 덮을 수 있다. 제3 몰딩막(330)은 제3 반도체칩(320)의 측면 및 상면을 덮어, 제 3 반도체칩(320)을 밀봉할 수 있다. 이 경우, 제 3 반도체 패키지(300)의 상면은 제3 몰딩막(330)의 상면에 해당할 수 있다. 제3 몰딩막(330)은 제3 반도체칩(320)을 보호할 수 있다. 도시된 바와 달리, 제3 몰딩막(330)은 제3 반도체칩(320)의 측면을 덮되, 상면을 노출시킬 수 있다. 이 경우, 제3 반도체 패키지(300)의 상면은 제3 몰딩막(330)의 상면 및 상기 제3 몰딩막(330)에 의해 노출된 제3 반도체칩(320)의 상면에 해당할 수 있다. 제3 몰딩막(330)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 실장된 제3 반도체 패키지(300)의 높이(H3)는 제3 연결 단자들(350)의 높이, 제3 기판(310)의 높이, 및 제3 몰딩막(330)의 높이의 합으로 정의될 수 있다. A third molding film 330 may be provided on the third substrate 310 to cover the third semiconductor chip 320. The third molding film 330 may cover the side and top surfaces of the third semiconductor chip 320 and seal the third semiconductor chip 320. In this case, the top surface of the third semiconductor package 300 may correspond to the top surface of the third molding film 330. The third molding film 330 may protect the third semiconductor chip 320. Unlike shown, the third molding film 330 may cover the side surfaces of the third semiconductor chip 320 and expose the top surface. In this case, the top surface of the third semiconductor package 300 may correspond to the top surface of the third molding film 330 and the top surface of the third semiconductor chip 320 exposed by the third molding film 330. The third molding film 330 may include an insulating polymer such as an epoxy-based molding compound. The height H3 of the mounted third semiconductor package 300 will be defined as the sum of the height of the third connection terminals 350, the height of the third substrate 310, and the height of the third molding film 330. You can.

제3 마커(marker)(331)가 제3 몰딩막(330) 상에 제공될 수 있다. 예를 들어, 제3 마커(331)는 제3 몰딩막(330)의 상면 상에 제공될 수 있다. 이와 달리, 제3 마커(331)는 제3 몰딩막(330)의 측면 상에 제공될 수 있다. 제3 마커(331)는 제3 몰딩막(330)의 일면 상에 리세스된 부분일 수 있다. 제3 마커(331)의 형성은 제3 몰딩막(330)의 일부를 제거하는 것을 포함할 수 있다. 제3 마커(331)가 제3 반도체칩(320) 상에 형성되는 경우 제3 마커(331)의 형성 과정에서 제3 반도체칩(320)이 손상될 수 있다. 예를 들어, 크렉이 제3 반도체칩(320) 상에 또는 제3 반도체칩(320) 내에 형성될 수 있다. 실시예들에 따르면, 제3 마커(331)가 제3 몰딩막(330) 상에 제공됨에 따라, 제3 마커(331)의 형성 과정에서 제3 반도체칩(320)이 손상되지 않을 수 있다. 제3 마커(331)는 제3 반도체 패키지(300)에 관한 정보를 제공 및 표시할 수 있다. 제3 마커(331)는 제공되지 않을 수 있다. A third marker 331 may be provided on the third molding film 330. For example, the third marker 331 may be provided on the upper surface of the third molding film 330. Alternatively, the third marker 331 may be provided on the side of the third molding film 330. The third marker 331 may be a recessed portion on one surface of the third molding film 330. Formation of the third marker 331 may include removing a portion of the third molding film 330. When the third marker 331 is formed on the third semiconductor chip 320, the third semiconductor chip 320 may be damaged during the formation of the third marker 331. For example, cracks may be formed on or within the third semiconductor chip 320 . According to embodiments, as the third marker 331 is provided on the third molding film 330, the third semiconductor chip 320 may not be damaged during the formation of the third marker 331. The third marker 331 may provide and display information about the third semiconductor package 300. The third marker 331 may not be provided.

도 1b를 참조하면, 제3 열전도층(730)이 제3 반도체 패키지(300) 및 제1 방열 구조체(610) 사이에 제공될 수 있다. 제3 열전도층(730)은 제3 반도체 패키지(300)의 상면 및 제1 방열 구조체(610)의 하면(610b)과 물리적으로 접촉할 수 있다. 제3 열전도층(730)은 예를 들어, 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 제3 열전도층(730)의 형성은 앞서 제1 열전도층(710)의 형성 과정에서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다. 이 때, 제3 열전도층(730)의 형성 과정에서 열 인터페이스 물질이 일부 흘러내리더라도. 제3 열전도층(730)은 제3 반도체 패키지(300)의 상면의 센터 영역과 제1 방열 구조체(610) 사이의 갭을 양호하게 채울 수 있다. 제3 반도체칩(320)은 평면적 관점에서 제3 반도체 패키지(300)의 센터 영역과 중첩되거나 제3 반도체 패키지(300)의 센터 영역과 인접하여 배치될 수 있다. 이에 따라, 제3 반도체 패키지(300)의 열적 특성이 향상될 수 있다. 구체적으로는, 제3 반도체 패키지(300) 동작 시, 제3 반도체 패키지(300)에서 발생한 열이 제3 열전도층(730)을 통해 제1 방열 구조체(610)로 양호하게 방출될 수 있다.Referring to FIG. 1B , a third heat-conducting layer 730 may be provided between the third semiconductor package 300 and the first heat dissipation structure 610. The third heat-conducting layer 730 may physically contact the upper surface of the third semiconductor package 300 and the lower surface 610b of the first heat dissipation structure 610. The third heat-conducting layer 730 may include, for example, a thermal interface material (TIM). The formation of the third heat-conducting layer 730 may be performed by substantially the same method as described above in the process of forming the first heat-conducting layer 710. At this time, even if some of the thermal interface material flows down during the formation of the third heat-conducting layer 730. The third heat-conducting layer 730 can satisfactorily fill the gap between the center region of the upper surface of the third semiconductor package 300 and the first heat dissipation structure 610. The third semiconductor chip 320 may overlap the center area of the third semiconductor package 300 or may be disposed adjacent to the center area of the third semiconductor package 300 from a plan view. Accordingly, the thermal characteristics of the third semiconductor package 300 may be improved. Specifically, when the third semiconductor package 300 is operated, heat generated in the third semiconductor package 300 may be well dissipated to the first heat dissipation structure 610 through the third heat-conducting layer 730.

제1 수동 소자(400)가 기판(500)의 상면(500a) 상에 실장될 수 있다. 제1 수동 소자(400)는 제1 내지 제3 반도체 패키지들(100, 200, 300)과 평면적 관점에서 이격 배치될 수 있다. 제1 수동 소자(400)는 인덕터, 저항기, 및 캐패시터 중에서 어느 하나를 포함할 수 있다. 도 1e와 같이 제1 연결 단자부들(401)이 기판(500) 및 제1 수동 소자(400) 사이에 더 제공될 수 있다. 제1 연결 단자부들(401)은 예를 들어, 솔더, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 실장된 제1 수동 소자(400)의 높이(H4)는 제1 연결 단자부들(401)의 높이를 포함하는 것으로 정의될 수 있다. 예를 들어, 실장된 제1 수동 소자(400)의 높이(H4)는 제1 연결 단자부들(401)의 높이(H41) 및 실장되기 이전의 제1 수동 소자(400')의 높이(H40)의 합으로 정의될 수 있다. 실장된 제1 수동 소자(400)의 높이(H4)는 기판(500)의 상면(500a)과 제1 수동 소자(400)의 최상부면 사이의 거리와 실질적으로 동일할 수 있다. 실시예들에 따르면, 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 두께(A1)의 합은 실장된 제1 수동 소자(400)의 높이(H4)보다 더 클 수 있다. 제1 수동 소자(400)가 기판(500)의 상면(500a) 상에 제공되더라도, 제1 열전도층(710)은 제1 반도체 패키지(100) 및 제1 방열 구조체(610)와 물리적으로 접촉할 수 있다. 제1 수동 소자(400)는 복수로 제공될 수 있다. 도 1a와 같이 제1 수동 소자들(400)은 서로 이격될 수 있다. 제1 수동 소자들(400)의 개수 및 평면적 배치는 다양하게 변형될 수 있다. 이하, 단수의 제1 수동 소자(400)에 대해 기술한다. 도 1e를 제외한 도면들에 있어서, 간소화를 위해 제1 연결 단자부들(401)을 생략하여 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. The first passive element 400 may be mounted on the top surface 500a of the substrate 500. The first passive element 400 may be arranged to be spaced apart from the first to third semiconductor packages 100, 200, and 300 in a plan view. The first passive element 400 may include any one of an inductor, a resistor, and a capacitor. As shown in FIG. 1E , first connection terminal portions 401 may be further provided between the substrate 500 and the first passive element 400 . The first connection terminal portions 401 may include, for example, solder, pillars, bumps, or ball grid arrays. The height H4 of the mounted first passive element 400 may be defined to include the height of the first connection terminal portions 401. For example, the height (H4) of the mounted first passive element 400 is the height (H41) of the first connection terminal portions 401 and the height (H40) of the first passive element 400' before mounting. It can be defined as the sum of . The height H4 of the mounted first passive element 400 may be substantially equal to the distance between the upper surface 500a of the substrate 500 and the uppermost surface of the first passive element 400. According to embodiments, the sum of the height H1 of the mounted first semiconductor package 100 and the thickness A1 of the first heat-conducting layer 710 is the height H4 of the mounted first passive element 400. It can be bigger than Even if the first passive element 400 is provided on the upper surface 500a of the substrate 500, the first heat-conducting layer 710 may be in physical contact with the first semiconductor package 100 and the first heat dissipation structure 610. You can. The first passive element 400 may be provided in plural numbers. As shown in FIG. 1A , the first passive elements 400 may be spaced apart from each other. The number and planar arrangement of the first passive elements 400 may vary. Hereinafter, the singular first passive element 400 will be described. In the drawings other than FIG. 1E, the first connection terminal portions 401 are omitted for simplicity, but the present invention is not limited thereto.

방열 구조체는 제1 방열 구조체(610) 또는 제2 방열 구조체(620)를 포함할 수 있다. 이하, 제1 방열 구조체(610)에 대해 서술하고, 제2 방열 구조체(620)는 도 2a 및 도 2b에서 후술한다. 제1 방열 구조체(610)는 제1 내지 제3 반도체 패키지들(100, 200, 300) 및 제1 수동 소자(400) 상에 제공될 수 있다. 제1 방열 구조체(610)의 하면(610b)은 제1 내지 제3 반도체 패키지들(100, 200, 300)를 향할 수 있다. 제1 방열 구조체(610)의 하면(610b)은 실질적으로 평평할 수 있다. 예를 들어, 제1 반도체 패키지(100) 상의 제1 방열 구조체(610)의 하면(610b), 제2 반도체 패키지(200) 상의 하면(600b), 제3 반도체 패키지(300) 상의 하면(600b), 및 제1 수동 소자(400) 상의 하면(600b)은 실질적으로 동일한 레벨에 배치될 수 있다. 제1 방열 구조체(610)의 하면(610b) 상에 별도의 가공이 생략되어, 제1 방열 구조체(610)의 제조가 간소화될 수 있다. 상기 가공은 트렌치의 형성 또는 돌출부의 형성을 포함할 수 있다. 제1 방열 구조체(610)는 열전도성 물질을 포함할 수 있다. 상기 열전도성 물질은 금속(예를 들어, 구리 및/또는 알루미늄 등) 또는 탄소 함유 물질(예를 들어, 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등)을 포함할 수 있다. 즉, 제1 방열 구조체(610)는 높은 열전달계수를 갖는 물질을 포함할 수 있다. 이에 따라, 제1 방열 구조체(610)는 비교적 높은 열전도율을 가질 수 있다. 일 예로, 단일 금속층 또는 적층된 복수의 금속층들이 제1 방열 구조체(610)로 사용될 수 있다. 다른 예로, 제1 방열 구조체(610)는 히트 싱크(heat sink) 또는 히트파이프(heatpipe)를 포함할 수 있다. 또 다른 예로, 제1 방열 구조체(610)는 수냉(water cooling) 방식을 이용할 수 있다. The heat dissipation structure may include a first heat dissipation structure 610 or a second heat dissipation structure 620. Hereinafter, the first heat dissipation structure 610 will be described, and the second heat dissipation structure 620 will be described later with reference to FIGS. 2A and 2B. The first heat dissipation structure 610 may be provided on the first to third semiconductor packages 100, 200, and 300 and the first passive element 400. The lower surface 610b of the first heat dissipation structure 610 may face the first to third semiconductor packages 100, 200, and 300. The lower surface 610b of the first heat dissipation structure 610 may be substantially flat. For example, the lower surface 610b of the first heat dissipation structure 610 on the first semiconductor package 100, the lower surface 600b on the second semiconductor package 200, and the lower surface 600b on the third semiconductor package 300. , and the lower surface 600b on the first passive element 400 may be disposed at substantially the same level. Separate processing on the lower surface 610b of the first heat dissipation structure 610 is omitted, so manufacturing of the first heat dissipation structure 610 can be simplified. The processing may include forming a trench or forming a protrusion. The first heat dissipation structure 610 may include a thermally conductive material. The thermally conductive material may include a metal (eg, copper and/or aluminum, etc.) or a carbon-containing material (eg, graphene, graphite, and/or carbon nanotubes, etc.). That is, the first heat dissipation structure 610 may include a material with a high heat transfer coefficient. Accordingly, the first heat dissipation structure 610 may have relatively high thermal conductivity. As an example, a single metal layer or a plurality of stacked metal layers may be used as the first heat dissipation structure 610. As another example, the first heat dissipation structure 610 may include a heat sink or heat pipe. As another example, the first heat dissipation structure 610 may use a water cooling method.

패키지 시스템(1) 동작 시, 제1 반도체 패키지(100)에서 많은 열이 발생될 수 있다. 예를 들어, 제1 반도체 패키지(100)는 제2 반도체 패키지(200), 제3 반도체 패키지(300), 및 제1 수동 소자(400)보다 많은 열을 발생시킬 수 있다. 제1 반도체 패키지(100)의 열적 특성은 제2 및 제3 반도체 패키지들(200, 300)의 열적 특성보다 패키지 시스템(1)의 동작 특성에 많은 영향을 미칠 수 있다. 제1 반도체 패키지(100)의 열적 특성이 향상될수록, 패키지 시스템(1)의 동작 특성이 향상될 수 있다. 제1 내지 제3 열전도층들(710, 720, 730)은 제1 방열 구조체(610)보다 낮은 열전도율을 가질 수 있다. 제1 열전도층(710)의 두께(A1)가 감소할수록, 제1 반도체 패키지(100)에서 발생한 열이 제1 방열 구조체(610)로 더 빠르게 방출될 수 있다. 실시예들에 따르면, 제1 열전도층(710)의 두께(A1)는 제1 방열 구조체(610)의 하면(610b)과 접촉하는 열전도층들의 두께들 중에서 가장 작을 수 있다. 여기에서, 열전도층들은 제1 내지 제3 열전도층들(710, 720, 730)을 포함할 수 있다. 제1 열전도층(710)의 두께(A1)는 예를 들어, 제2 열전도층(720)의 두께(A2) 및 제3 열전도층(730)의 두께(A3)보다 작을 수 있다. 이에 따라, 제1 반도체 패키지(100)에서 발생하는 열이 제1 방열 구조체(610)로 보다 빠르게 전달될 수 있다. 패키지 시스템(1)은 향상된 동작 특성을 나타낼 수 있다. When the package system 1 operates, a lot of heat may be generated in the first semiconductor package 100. For example, the first semiconductor package 100 may generate more heat than the second semiconductor package 200, the third semiconductor package 300, and the first passive element 400. The thermal characteristics of the first semiconductor package 100 may have a greater impact on the operating characteristics of the package system 1 than the thermal characteristics of the second and third semiconductor packages 200 and 300. As the thermal characteristics of the first semiconductor package 100 improve, the operating characteristics of the package system 1 may improve. The first to third heat conductive layers 710, 720, and 730 may have lower heat conductivity than the first heat dissipation structure 610. As the thickness A1 of the first heat-conducting layer 710 decreases, heat generated in the first semiconductor package 100 can be dissipated more quickly to the first heat dissipation structure 610. According to embodiments, the thickness A1 of the first heat-conducting layer 710 may be the smallest among the thicknesses of heat-conducting layers in contact with the lower surface 610b of the first heat dissipation structure 610. Here, the heat-conducting layers may include first to third heat-conducting layers 710, 720, and 730. For example, the thickness A1 of the first heat-conducting layer 710 may be smaller than the thickness A2 of the second heat-conducting layer 720 and the thickness A3 of the third heat-conducting layer 730. Accordingly, heat generated in the first semiconductor package 100 can be transferred to the first heat dissipation structure 610 more quickly. Packaged system 1 may exhibit improved operating characteristics.

전자 소자(430)가 기판(500)의 상면(500a) 상에 더 제공될 수 있다. 전자 소자(430)는 수정 발진기(Crystal Oscillator)와 같은 오실레이터 또는 실시간 클럭(real-time clock)을 포함할 수 있다. 도 1f와 같이 도전 연결 단자(403)가 전자 소자(430) 및 기판(500)의 상면(500a) 사이에 더 제공되어, 전자 소자(430) 및 기판(500)과 전기적으로 연결될 수 있다. 실장된 전자 소자(430)의 높이(H5)는 도전 연결 단자(403)의 높이(H51)를 포함하는 것으로 정의될 수 있다. 실장된 전자 소자(430)의 높이(H5)는 예를 들어, 도전 연결 단자(403)의 높이(H51) 및 실장되기 이전의 전자 소자(430')의 높이(H50)의 합과 동일할 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 두께(A1)의 합은 실장된 전자 소자(430)의 높이(H5)보다 더 클 수 있다. 전자 소자(430)가 기판(500)의 상면(500a) 상에 제공되더라도, 제1 반도체 패키지(100)에서 발생된 열이 제1 열전도층(710)을 통해 제1 방열 구조체(610)로 원활하게 방출될 수 있다. 다른 예로, 전자 소자(430)는 제공되지 않을 수 있다. 도 1f를 제외한 도면들에 있어서, 간소화를 위해 도전 연결 단자(403)의 도시를 생략하였으나, 본 발명이 이에 제한되는 것은 아니다. 이하, 반도체 패키지들(100, 200, 300)의 전기적 연결에 대하여 설명한다. Electronic devices 430 may be further provided on the top surface 500a of the substrate 500. The electronic device 430 may include an oscillator such as a crystal oscillator or a real-time clock. As shown in FIG. 1F, a conductive connection terminal 403 is further provided between the electronic device 430 and the upper surface 500a of the substrate 500, so that it can be electrically connected to the electronic device 430 and the substrate 500. The height H5 of the mounted electronic device 430 may be defined to include the height H51 of the conductive connection terminal 403. For example, the height H5 of the mounted electronic device 430 may be equal to the sum of the height H51 of the conductive connection terminal 403 and the height H50 of the electronic device 430' before mounting. there is. The sum of the height H1 of the mounted first semiconductor package 100 and the thickness A1 of the first heat-conducting layer 710 may be greater than the height H5 of the mounted electronic device 430. Even if the electronic device 430 is provided on the upper surface 500a of the substrate 500, the heat generated in the first semiconductor package 100 flows smoothly to the first heat dissipation structure 610 through the first heat-conducting layer 710. may be released. As another example, the electronic device 430 may not be provided. In the drawings other than FIG. 1F, the conductive connection terminal 403 is omitted for simplicity, but the present invention is not limited thereto. Hereinafter, the electrical connection of the semiconductor packages 100, 200, and 300 will be described.

제1 반도체 패키지(100)는 도 1b와 같이, 기판(500)의 배선(505)을 통해 제2 반도체 패키지(200), 제3 반도체 패키지(300), 및 도전 단자들(550)과 전기적으로 연결될 수 있다. 제2 반도체 패키지(200)는 기판(500)의 배선(505)을 통해 제1 반도체 패키지(100), 제3 반도체 패키지(300), 및 도전 단자들(550)과 전기적으로 연결될 수 있다. 제3 반도체 패키지(300)는 기판(500)의 배선(505)을 통해 제1 반도체 패키지(100), 제2 반도체 패키지(200), 및 도전 단자들(550)과 전기적으로 연결될 수 있다. As shown in FIG. 1B, the first semiconductor package 100 is electrically connected to the second semiconductor package 200, the third semiconductor package 300, and the conductive terminals 550 through the wiring 505 of the substrate 500. can be connected The second semiconductor package 200 may be electrically connected to the first semiconductor package 100, the third semiconductor package 300, and the conductive terminals 550 through the wiring 505 of the substrate 500. The third semiconductor package 300 may be electrically connected to the first semiconductor package 100, the second semiconductor package 200, and the conductive terminals 550 through the wiring 505 of the substrate 500.

제1 언더필막(160)이 기판(500) 및 제1 반도체 패키지(100) 사이의 갭에 제공되어, 제1 연결 단자들(150)을 밀봉할 수 있다. 제2 언더필막(260)이 기판(500) 및 제2 반도체 패키지(200) 사이의 갭에 제공되어, 제2 연결 단자들(250)을 밀봉할 수 있다. 제3 언더필막(360)이 기판(500) 및 제2 반도체 패키지(200) 사이의 갭에 제공되어, 제3 연결 단자들(350)을 밀봉할 수 있다. 제1 내지 제3 언더필막들(160, 260, 360)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제1 내지 제3 언더필막들(160, 260, 360)이 제공됨에 따라, 제1 내지 제3 연결 단자들(150, 250, 350)의 접합 신뢰성이 향상될 수 있다. 도시된 바와 달리, 제1 내지 제3 언더필막들(160, 260, 360) 중 적어도 하나는 생략될 수 있다. The first underfill film 160 may be provided in the gap between the substrate 500 and the first semiconductor package 100 to seal the first connection terminals 150. The second underfill film 260 may be provided in the gap between the substrate 500 and the second semiconductor package 200 to seal the second connection terminals 250. A third underfill film 360 may be provided in the gap between the substrate 500 and the second semiconductor package 200 to seal the third connection terminals 350. The first to third underfill layers 160, 260, and 360 may include an insulating polymer such as an epoxy-based polymer. As the first to third underfill films 160, 260, and 360 are provided, the joint reliability of the first to third connection terminals 150, 250, and 350 can be improved. Unlike shown, at least one of the first to third underfill layers 160, 260, and 360 may be omitted.

댐(dam) 구조물(590)이 기판(500)의 상면(500a) 상에 더 제공될 수 있다. 댐 구조물(590)은 제2 반도체 패키지(200)와 제1 수동 소자(400) 사이에 배치될 수 있다. 댐 구조물(590)은 액상 수지를 포함할 수 있다. 도시되지 않았으나, 기판(500)은 복수의 층들을 포함할 수 있고, 상기 층들 중 최상부층은 솔더 레지스트 물질과 같은 절연성 폴리머를 포함할 수 있다. 일 예로, 댐 구조물(590)은 상기 기판(500)의 최상부층과 일체로 형성될 수 있다. 이 경우, 댐 구조물(590)은 기판(500)의 최상부층과 경계면 없이 연결될 수 있다. 다른 예로, 댐 구조물(590)은 기판(500)과 다른 물질을 포함할 수 있다. 예를 들어, 댐 구조물(590)은 제1 내지 제3 언더필막들(160, 260, 360) 중 어느 하나와 동일한 물질로 형성될 수 있다. 댐 구조물(590)의 높이는 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 두께(A1)의 합과 동일하거나 더 작을 수 있다. A dam structure 590 may be further provided on the upper surface 500a of the substrate 500. The dam structure 590 may be disposed between the second semiconductor package 200 and the first passive element 400. The dam structure 590 may include liquid resin. Although not shown, the substrate 500 may include a plurality of layers, and the top layer of the layers may include an insulating polymer such as a solder resist material. As an example, the dam structure 590 may be formed integrally with the uppermost layer of the substrate 500. In this case, the dam structure 590 may be connected to the uppermost layer of the substrate 500 without an interface. As another example, the dam structure 590 may include a material different from that of the substrate 500. For example, the dam structure 590 may be formed of the same material as any one of the first to third underfill films 160, 260, and 360. The height of the dam structure 590 may be equal to or smaller than the sum of the height H1 of the mounted first semiconductor package 100 and the thickness A1 of the first heat-conducting layer 710.

댐 구조물(590)의 배치 및 개수는 다양하게 변형될 수 있다. 예를 들어, 댐 구조물(590)은 제1 반도체 패키지(100) 및 제1 수동 소자(400) 사이에 배치될 수 있다. 다른 예로, 댐 구조물(590)은 제3 반도체 패키지(300) 및 제1 수동 소자(400) 사이에 배치될 수 있다. 댐 구조물(590)은 도 1a와 같이, 복수 개로 제공될 수 있다. 댐 구조물들(590)은 서로 이격 배치될 수 있다. The arrangement and number of dam structures 590 may be modified in various ways. For example, the dam structure 590 may be disposed between the first semiconductor package 100 and the first passive element 400. As another example, the dam structure 590 may be disposed between the third semiconductor package 300 and the first passive element 400. The dam structure 590 may be provided in plural pieces, as shown in FIG. 1A. Dam structures 590 may be spaced apart from each other.

도 2a는 실시예들에 따른 패키지 시스템을 도시한 평면도이다. 도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. Figure 2A is a plan view showing a package system according to embodiments. Figure 2b is a cross-section taken along line I-II of Figure 2a. Hereinafter, content that overlaps with what was previously described will be omitted.

도 2a 및 도 2b를 참조하면, 패키지 시스템(1a)은 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 제1 내지 제3 열전도층들(710, 720, 730), 및 제2 방열 구조체(620)를 포함할 수 있다. 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 및 제1 내지 제3 열전도층들(710, 720, 730)은 앞서 도 1a 내지 도 1e에서 설명한 바와 실질적으로 동일할 수 있다. Referring to FIGS. 2A and 2B, the package system 1a includes a substrate 500, first to third semiconductor packages 100, 200, and 300, first passive elements 400, and first to third heat conduction devices. It may include layers 710, 720, and 730, and a second heat dissipation structure 620. The substrate 500, the first to third semiconductor packages 100, 200, and 300, the first passive element 400, and the first to third heat conductive layers 710, 720, and 730 are previously described in FIGS. 1A to 1A. It may be substantially the same as described in FIG. 1E.

접지 패드(510G)는 기판(500)의 상면(500a) 상에 제공될 수 있다. 도전 단자들(550) 중 적어도 하나는 접지 단자로 기능할 수 있다. 접지 전압이 접지 단자 및 기판(500)을 통해 접지 패드(510G)에 인가될 수 있다. A ground pad 510G may be provided on the top surface 500a of the substrate 500. At least one of the conductive terminals 550 may function as a ground terminal. A ground voltage may be applied to the ground pad 510G through the ground terminal and the substrate 500.

제2 방열 구조체(620)는 바디 부분(621) 및 다리 부분(622)을 포함할 수 있다. 제2 방열 구조체(620)의 바디 부분(621)은 앞서 도 1a 및 도 1b에서 설명한 제1 방열 구조체(610)와 유사할 수 있다. 예를 들어, 상기 바디 부분(621)은 제1 반도체 패키지(100), 제2 반도체 패키지(200), 및 제1 수동 소자(400)의 상면들 상에 제공될 수 있다. 제1 열전도층(710)은 제2 방열 구조체(620)의 바디 부분(621)의 하면(620b)과 물리적으로 접촉할 수 있다. The second heat dissipation structure 620 may include a body portion 621 and a leg portion 622. The body portion 621 of the second heat dissipation structure 620 may be similar to the first heat dissipation structure 610 previously described in FIGS. 1A and 1B. For example, the body portion 621 may be provided on the top surfaces of the first semiconductor package 100, the second semiconductor package 200, and the first passive element 400. The first heat-conducting layer 710 may be in physical contact with the lower surface 620b of the body portion 621 of the second heat dissipation structure 620.

제2 방열 구조체(620)의 다리 부분(622)은 바디 부분(621)의 엣지 영역 및 기판(500) 사이에 제공될 수 있다. 제2 방열 구조체(620)의 다리 부분(622)은 바디 부분(621)과 연결될 수 있다. 도 2a와 같이, 제1 반도체 패키지(100), 제2 반도체 패키지(200), 및 제1 수동 소자(400)는 제2 방열 구조체(620)의 다리 부분(622)과 이격될 수 있다. 다리 부분(622)은 평면적 관점에서 기판(500)의 엣지 영역에 제공될 수 있다. 제2 방열 구조체(620)는 열전도성 물질을 포함할 수 있다. 제2 방열 구조체(620)는 전기 전도성을 가져, 제1 내지 제3 반도체 패키지들(100, 200, 300)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. The leg portion 622 of the second heat dissipation structure 620 may be provided between the edge region of the body portion 621 and the substrate 500. The leg portion 622 of the second heat dissipation structure 620 may be connected to the body portion 621. As shown in FIG. 2A , the first semiconductor package 100, the second semiconductor package 200, and the first passive element 400 may be spaced apart from the leg portion 622 of the second heat dissipation structure 620. The leg portion 622 may be provided in an edge area of the substrate 500 from a plan view. The second heat dissipation structure 620 may include a thermally conductive material. The second heat dissipation structure 620 has electrical conductivity and can shield electromagnetic interference (EMI) of the first to third semiconductor packages 100, 200, and 300.

접착 패턴들(741, 742)이 기판(500)과 제2 방열 구조체(620)의 다리 부분(622) 사이에 제공되어, 제2 방열 구조체(620)를 기판(500)에 고정시킬 수 있다. 접착 패턴들(741, 742)은 제1 접착 패턴(741) 및 제2 접착 패턴(742)을 포함할 수 있다. 제1 접착 패턴(741)은 도전성 물질을 포함하고, 제2 접착 패턴(742)는 절연성 물질을 포함할 수 있다. 제1 접착 패턴(741)은 접지 패드(510G)와 제2 방열 구조체(620)의 다리 부분(622) 사이에 제공될 수 있다. 제2 방열 구조체(620)는 제1 접착 패턴(741)을 통해 접지 패드(510G)와 접속할 수 있다.Adhesion patterns 741 and 742 may be provided between the substrate 500 and the leg portion 622 of the second heat dissipation structure 620 to fix the second heat dissipation structure 620 to the substrate 500. The adhesive patterns 741 and 742 may include a first adhesive pattern 741 and a second adhesive pattern 742 . The first adhesive pattern 741 may include a conductive material, and the second adhesive pattern 742 may include an insulating material. The first adhesive pattern 741 may be provided between the ground pad 510G and the leg portion 622 of the second heat dissipation structure 620. The second heat dissipation structure 620 may be connected to the ground pad 510G through the first adhesive pattern 741.

제2 방열 구조체(620)의 다리 부분(622)의 높이(B)는 실장된 제1 반도체 패키지(100)의 높이(H1)보다 낮을 수 있다. 이 때, 다리 부분(622)의 높이(B)는 제2 방열 구조체(620)의 내측면의 높이와 동일할 수 있다. 제1 접착 패턴(741)은 다리 부분(622)의 하면과 물리적으로 접촉할 수 있다. 이에 따라, 제1 열전도층(710)의 두께(A1)는 접착 패턴들(741, 742)의 두께(예를 들어, 제1 접착 패턴(741)의 두께(A5))보다 더 작을 수 있다. 제1 열전도층(710)의 두께(A1)가 작으므로, 제1 반도체 패키지(100)에서 발생한 열이 제1 열전도층(710)을 통해 제2 방열 구조체(620)로 더욱 빠르게 전달될 수 있다. The height B of the leg portion 622 of the second heat dissipation structure 620 may be lower than the height H1 of the mounted first semiconductor package 100. At this time, the height B of the leg portion 622 may be equal to the height of the inner surface of the second heat dissipation structure 620. The first adhesive pattern 741 may physically contact the lower surface of the leg portion 622. Accordingly, the thickness A1 of the first heat-conducting layer 710 may be smaller than the thickness of the adhesive patterns 741 and 742 (for example, the thickness A5 of the first adhesive pattern 741). Since the thickness A1 of the first heat-conducting layer 710 is small, heat generated in the first semiconductor package 100 can be transferred more quickly to the second heat dissipation structure 620 through the first heat-conducting layer 710. .

도 2c는 실시예들에 따른 패키지 시스템을 도시한 도면으로, 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. FIG. 2C is a diagram illustrating a package system according to embodiments, and corresponds to a cross section taken along line I-II of FIG. 2A. Hereinafter, content that overlaps with what was previously described will be omitted.

도 2c를 참조하면, 패키지 시스템(1b)은 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 제1 내지 제3 열전도층들(710, 720, 730), 제2 방열 구조체(620), 방열층(630), 및 열전도 구조체(640)를 포함할 수 있다. 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 및 제1 내지 제3 열전도층들(710, 720, 730)은 앞서 도 1a 내지 도 1e에서 설명한 바와 실질적으로 동일할 수 있다.Referring to FIG. 2C, the package system 1b includes a substrate 500, first to third semiconductor packages 100, 200, and 300, first passive elements 400, and first to third heat conduction layers ( 710, 720, 730), a second heat dissipation structure 620, a heat dissipation layer 630, and a heat conduction structure 640. The substrate 500, the first to third semiconductor packages 100, 200, and 300, the first passive element 400, and the first to third heat conductive layers 710, 720, and 730 are previously described in FIGS. 1A to 1A. It may be substantially the same as described in FIG. 1E.

열전도 구조체(640)는 앞서 도 1a 내지 도 1f에서 설명한 제1 방열 구조체(610)와 실질적으로 동일할 수 있다. 다만, 열전도 구조체(640)는 제2 방열 구조체(620)의 상면 상에 배치될 수 있다. 제2 방열 구조체(620)는 앞서 도 2a 및 도 2b에서 설명한 제2 방열 구조체(620)와 실질적으로 동일할 수 있다. 예를 들어, 제2 방열 구조체(620)는 바디 부분(621) 및 다리 부분(622)을 포함할 수 있다. 열전도 구조체(640)의 너비는 제2 방열 구조체(620)의 너비와 동일하거나 더 넓을 수 있다. 제1 접착 패턴(741)이 접지 패드(510G) 및 제1 방열 구조체(610) 사이에 제공될 수 있다. 다른 예로, 도 2a 및 도 2b의 예에서 설명한 바와 같은 제2 접착 패턴(742)이 더 제공될 수 있다. 방열층(630)은 열전도 구조체(640) 및 제2 방열 구조체(620) 사이에 개재될 수 있다. 방열층(630)은 예를 들어, 열 인터페이스 물질을 포함할 수 있다. The heat conduction structure 640 may be substantially the same as the first heat dissipation structure 610 previously described in FIGS. 1A to 1F. However, the heat conduction structure 640 may be disposed on the upper surface of the second heat dissipation structure 620. The second heat dissipation structure 620 may be substantially the same as the second heat dissipation structure 620 previously described in FIGS. 2A and 2B. For example, the second heat dissipation structure 620 may include a body portion 621 and a leg portion 622. The width of the heat-conducting structure 640 may be the same as or wider than the width of the second heat-dissipating structure 620. A first adhesive pattern 741 may be provided between the ground pad 510G and the first heat dissipation structure 610. As another example, a second adhesive pattern 742 as described in the examples of FIGS. 2A and 2B may be further provided. The heat dissipation layer 630 may be interposed between the heat conduction structure 640 and the second heat dissipation structure 620. The heat dissipation layer 630 may include, for example, a thermal interface material.

도 3a는 실시예들에 따른 반도체 모듈을 도시한 단면도이다. 도 3b는 실시예들에 따른 제2 수동 소자를 설명하기 위한 도면으로, 도 3a의 C영역을 확대 도시한 단면이다. 도 3c는 실시예들에 따른 하부 패드들 및 도전 단자들을 설명하기 위한 도면으로, 도 3a의 Ⅳ영역을 확대 도시하였다. 도 3d는 실시예들에 따른 하부 패드들을 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 3A is a cross-sectional view showing a semiconductor module according to embodiments. FIG. 3B is a diagram for explaining a second passive element according to embodiments, and is an enlarged cross-section of region C of FIG. 3A. FIG. 3C is a diagram for explaining lower pads and conductive terminals according to embodiments, and is an enlarged view of area IV of FIG. 3A. FIG. 3D is a diagram for explaining lower pads according to embodiments. Hereinafter, content that overlaps with what was previously described will be omitted.

도 1a, 도 3a, 및 도 3b를 참조하면, 반도체 모듈(10)은 보드(1000) 및 패키지 시스템(1)을 포함할 수 있다. 예를 들어, 인쇄회로기판이 보드(1000)로 사용될 수 있다. 도전 패드들(1500)이 보드(1000)의 상면(1000a) 상에 제공될 수 있다. 도전 패드들(1500)은 보드(1000)의 내부 배선들(미도시)과 전기적으로 연결될 수 있다. 본 명세서에서 보드(1000)와 전기적으로 연결된다는 것은 보드(1000)의 내부 배선들과 전기적으로 연결되는 것을 의미할 수 있다. Referring to FIGS. 1A, 3A, and 3B, the semiconductor module 10 may include a board 1000 and a package system 1. For example, a printed circuit board may be used as the board 1000. Conductive pads 1500 may be provided on the top surface 1000a of the board 1000. The conductive pads 1500 may be electrically connected to internal wiring (not shown) of the board 1000. In this specification, being electrically connected to the board 1000 may mean being electrically connected to internal wiring of the board 1000.

도 1a 및 도 1b에서 설명한 패키지 시스템(1)이 보드(1000) 상에 실장되어, 반도체 모듈(10)이 형성될 수 있다. 다른 예로, 도 2a 및 도 2b의 패키지 시스템(1a) 또는 도 2c의 패키지 시스템(1b)이 보드(1000) 상에 실장되어, 반도체 모듈(10)이 형성될 수 있다. 편의를 위해, 도 1a 및 도 1b의 패키지 시스템(1)이 보드(1000) 상에 실장된 반도체 모듈(10)에 관하여 도시 및 설명하나, 본 발명이 이에 제한되는 것은 아니다. The package system 1 described in FIGS. 1A and 1B may be mounted on the board 1000 to form the semiconductor module 10. As another example, the package system 1a of FIGS. 2A and 2B or the package system 1b of FIG. 2C may be mounted on the board 1000 to form the semiconductor module 10. For convenience, the package system 1 of FIGS. 1A and 1B is illustrated and described with respect to the semiconductor module 10 mounted on the board 1000, but the present invention is not limited thereto.

패키지 시스템(1)의 실장은 도전 단자들(550)이 보드(1000)를 향하도록 패키지 시스템(1)을 보드(1000) 상에 제공하는 것 및 상기 도전 단자들(550)을 도전 패드들(1500)과 접속시키는 것을 포함할 수 있다. 도전 단자들(550)의 피치는 도전 패드들(1500)의 피치(P4)와 실질적으로 동일할 수 있다. 도전 패드들(1500)의 피치(P4)는 규격화되어 있을 수 있다. 예를 들어, 도전 패드들(1500)의 피치(P4)는 JEDEC 표준 규격을 만족할 수 있다. 도전 패드들(1500)의 피치(P4)는 비교적 클 수 있다. 예를 들어, 도전 패드들(1500)의 피치(P4)는 0.65mm이상일 수 있다. Mounting the package system 1 involves providing the package system 1 on the board 1000 so that the conductive terminals 550 face the board 1000, and attaching the conductive terminals 550 to the conductive pads ( 1500). The pitch of the conductive terminals 550 may be substantially the same as the pitch P4 of the conductive pads 1500. The pitch P4 of the conductive pads 1500 may be standardized. For example, the pitch P4 of the conductive pads 1500 may satisfy the JEDEC standard. The pitch P4 of the conductive pads 1500 may be relatively large. For example, the pitch P4 of the conductive pads 1500 may be 0.65 mm or more.

제1 반도체 패키지(100) 제2 반도체 패키지(200), 및 제3 반도체 패키지(300)가 보드(1000) 상에 직접 실장되는 경우, 제1 연결 단자들(150)의 피치(P1), 제2 연결 단자들(250)의 피치(P2), 및 제3 연결 단자들(350)의 피치(P3) 각각은 도전 패드들(1500)의 피치(P4)와 실질적으로 동일할 것이 요구될 수 있다. 실시예들에 따르면, 제1 반도체 패키지(100), 제2 반도체 패키지(200), 및 제3 반도체 패키지(300)는 기판(500)을 통해 보드(1000)와 접속할 수 있다. 이에 따라, 제1 연결 단자들(150)의 피치(P1), 제2 연결 단자들(250)의 피치(P2), 및 제3 연결 단자들(350)의 피치(P3)가 도전 패드들(1500)의 피치(P4)에 제약되지 않고 자유롭게 설계될 수 있다. When the first semiconductor package 100, the second semiconductor package 200, and the third semiconductor package 300 are mounted directly on the board 1000, the pitch P1 of the first connection terminals 150, Each of the pitch P2 of the two connection terminals 250 and the pitch P3 of the third connection terminals 350 may be required to be substantially equal to the pitch P4 of the conductive pads 1500. . According to embodiments, the first semiconductor package 100, the second semiconductor package 200, and the third semiconductor package 300 may be connected to the board 1000 through the substrate 500. Accordingly, the pitch (P1) of the first connection terminals 150, the pitch (P2) of the second connection terminals 250, and the pitch (P3) of the third connection terminals 350 are conductive pads ( It can be freely designed without being restricted by the pitch (P4) of 1500).

제1 연결 단자들(150)의 피치(P1)는 도전 패드들(1500)의 피치(P4)보다 작을 수 있다. 예를 들어, 제1 연결 단자들(150)의 피치(P1)는 0.4mm이하일 수 있다. 이에 따라, 제1 연결 단자들(150)이 보다 밀집하여 제공되어, 제1 반도체 패키지(100)의 평면적이 감소될 수 있다. 제2 연결 단자들(250)의 피치(P2) 및 제3 연결 단자들(350)의 피치(P3) 각각은 도전 패드들(1500)의 피치(P4)보다 작을 수 있다. 예를 들어, 제2 연결 단자들(250)의 피치(P2) 및 제3 연결 단자들(350)의 피치(P3) 각각은 0.4mm이하일 수 있다. 이에 따라, 제2 반도체 패키지(200) 및 제3 반도체 패키지(300)가 소형화될 수 있다. 제1 내지 제3 반도체 패키지들(100, 200, 300)이 소형화되므로, 제1 내지 제3 반도체 패키지들(100, 200, 300) 사이의 거리들이 감소될 수 있다. 이에 따라, 제1 내지 제3 반도체 패키지들(100, 200, 300) 사이의 전기적 신호 통로의 길이들이 감소할 수 있다. 패키지 시스템(1)의 동작 속도 및 신뢰성이 향상될 수 있다. The pitch P1 of the first connection terminals 150 may be smaller than the pitch P4 of the conductive pads 1500. For example, the pitch P1 of the first connection terminals 150 may be 0.4 mm or less. Accordingly, the first connection terminals 150 are provided more densely, so the planar area of the first semiconductor package 100 can be reduced. Each of the pitch P2 of the second connection terminals 250 and the pitch P3 of the third connection terminals 350 may be smaller than the pitch P4 of the conductive pads 1500 . For example, the pitch (P2) of the second connection terminals 250 and the pitch (P3) of the third connection terminals 350 may each be 0.4 mm or less. Accordingly, the second semiconductor package 200 and the third semiconductor package 300 can be miniaturized. Since the first to third semiconductor packages 100, 200, and 300 are miniaturized, the distances between the first to third semiconductor packages 100, 200, and 300 may be reduced. Accordingly, the lengths of electrical signal paths between the first to third semiconductor packages 100, 200, and 300 may be reduced. The operating speed and reliability of the package system 1 can be improved.

제2 수동 소자(420)가 보드(1000)의 하면(1000b) 상에 실장될 수 있다. 도 3b와 같이 제2 연결 단자부들(402)이 보드(1000) 및 제2 수동 소자(420) 사이에 더 제공될 수 있다. 제2 수동 소자(420)는 제2 연결 단자부들(402)을 통해 보드(1000)와 접속할 수 있다. 제2 연결 단자부들(402)은 예를 들어, 솔더, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 실장된 제2 수동 소자(420)의 높이(H6)는 제2 연결 단자부들(402)의 높이(H61)를 포함하는 것으로 정의될 수 있다. 실장된 제2 수동 소자(420)의 높이(H6)는 제2 연결 단자부들(402)의 높이(H61)를 포함하는 것으로 정의될 수 있다. 예를 들어, 실장된 제2 수동 소자(420)의 높이(H6)는 제2 연결 단자부들(402)의 높이(H61) 및 실장되기 이전의 제1 수동 소자(420')의 높이(H60)의 합과 동일할 수 있다. 일 예로, 실장된 제2 수동 소자(420)의 높이(H6)는 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 두께(A1)의 합보다 클 수 있다. 실장된 제2 수동 소자(420)의 높이(H6)가 크더라도, 제2 수동 소자(420)는 기판(500)을 통해 패키지 시스템(1)과 전기적으로 연결될 수 있다. The second passive element 420 may be mounted on the lower surface 1000b of the board 1000. As shown in FIG. 3B , second connection terminal portions 402 may be further provided between the board 1000 and the second passive element 420 . The second passive element 420 may be connected to the board 1000 through the second connection terminal portions 402. The second connection terminal portions 402 may include, for example, solder, pillars, bumps, or ball grid arrays. The height H6 of the mounted second passive element 420 may be defined to include the height H61 of the second connection terminal portions 402. The height H6 of the mounted second passive element 420 may be defined to include the height H61 of the second connection terminal portions 402. For example, the height (H6) of the mounted second passive element 420 is the height (H61) of the second connection terminal portions 402 and the height (H60) of the first passive element 420' before mounting. It may be equal to the sum of . For example, the height H6 of the mounted second passive element 420 may be greater than the sum of the height H1 of the mounted first semiconductor package 100 and the thickness A1 of the first heat-conducting layer 710. there is. Even if the height H6 of the mounted second passive element 420 is large, the second passive element 420 may be electrically connected to the package system 1 through the substrate 500.

제2 수동 소자(420)는 제1 내지 제3 반도체 패키지들(100, 200, 300) 중 어느 하나와 전기적으로 연결될 수 있다. 제2 수동 소자(420)는 반도체 패키지들(100, 200, 300) 중 상기 하나와 평면적 관점에서 중첩되거나 인접하여 제공될 수 있다. 이에 따라, 제2 수동 소자(420)와 반도체 패키지들(100, 200, 300) 중 상기 하나 사이의 신호 길이가 감소될 수 있다. 이에 따라, 반도체 모듈(10)의 전기적 특성이 향상될 수 있다. The second passive element 420 may be electrically connected to any one of the first to third semiconductor packages 100, 200, and 300. The second passive element 420 may be provided to overlap or be adjacent to one of the semiconductor packages 100, 200, and 300 in a plan view. Accordingly, the signal length between the second passive element 420 and one of the semiconductor packages 100, 200, and 300 may be reduced. Accordingly, the electrical characteristics of the semiconductor module 10 may be improved.

제2 수동 소자(420)는 복수 개로 제공될 수 있다. 이 경우, 제2 수동 소자들(420)의 높이들(H6)은 서로 동일 또는 상이할 수 있다. 제2 수동 소자들(420)의 개수는 다양하게 변형될 수 있다. 이하, 도 3c 및 도 3d를 참조하여, 도전 단자들(550) 및 하부 패드들(540)에 관하여 설명한다. The second passive element 420 may be provided in plural numbers. In this case, the heights H6 of the second passive elements 420 may be the same or different from each other. The number of second passive elements 420 may vary. Hereinafter, the conductive terminals 550 and the lower pads 540 will be described with reference to FIGS. 3C and 3D.

하부 패드들(540)은 기판(500)의 하면 상에 제공될 수 있다. 하부 패드들(540)은 연결 패드(541) 및 테스트 패드(542)를 포함할 수 있다. 패키지 시스템(1)의 제조 과정 또는 패키지 시스템(1)이 모듈(10) 기판(500)에 실장되기 이전에, 패키지 시스템(1)의 전기적 특성이 평가될 수 있다. 상기 전기적 특성의 평가는 테스트 패드(542)를 사용하여 수행될 수 있다. 예를 들어, 프로브(미도시)가 테스트 패드(542)와 접촉하여, 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 및 전자 소자(430) 중에서 적어도 하나의 전기적 특성 및 연결 관계가 평가될 수 있다. 이후, 도전 단자들(550)이 형성되고, 상기 패키지 시스템(1)이 보드(1000) 상에 실장될 수 있다. Lower pads 540 may be provided on the lower surface of the substrate 500 . The lower pads 540 may include a connection pad 541 and a test pad 542. During the manufacturing process of the package system 1 or before the package system 1 is mounted on the module 10 substrate 500, the electrical characteristics of the package system 1 may be evaluated. Evaluation of the electrical characteristics can be performed using a test pad 542. For example, a probe (not shown) contacts the test pad 542 to detect among the first to third semiconductor packages 100, 200, 300, the first passive device 400, and the electronic device 430. At least one electrical characteristic and connection relationship can be evaluated. Afterwards, conductive terminals 550 are formed, and the package system 1 can be mounted on the board 1000.

도 3c와 같이, 도전 단자들(550)은 제1 단자(551) 및 제2 단자(552)를 포함할 수 있다. 제1 단자(551)는 연결 패드(541)의 하면 상에 제공되어, 연결 패드(541) 및 어느 하나의 도전 패드(1500)와 접속할 수 있다. 제1 단자(551)는 패키지 시스템(1)을 보드(1000)와 전기적으로 연결시킬 수 있다. 제1 단자(551)는 신호 전달의 통로로 기능할 수 있다.As shown in FIG. 3C, the conductive terminals 550 may include a first terminal 551 and a second terminal 552. The first terminal 551 is provided on the lower surface of the connection pad 541 and can be connected to the connection pad 541 and one of the conductive pads 1500. The first terminal 551 may electrically connect the package system 1 to the board 1000. The first terminal 551 may function as a signal transmission path.

제2 단자(552)는 테스트 패드(542)의 하면 상에 제공되어, 테스트 패드(542)와 접속할 수 있다. 일 예로, 제2 단자(552)는 접지 단자로 기능할 수 있다. 접지 전압이 보드(1000) 및 제2 단자(552)를 통해 패키지 시스템(1)에 전달될 수 있다. 다른 예로, 제2 단자(552)는 더미 단자일 수 있다. 예를 들어, 제2 단자(552)는 보드(1000) 내의 내부 배선과 전기적으로 연결되지 않을 수 있다. 또는 제2 단자(552)는 패키지 시스템(1)과 전기적으로 연결되지 않을 수 있다. The second terminal 552 is provided on the lower surface of the test pad 542 and can be connected to the test pad 542. As an example, the second terminal 552 may function as a ground terminal. The ground voltage may be transmitted to the package system 1 through the board 1000 and the second terminal 552. As another example, the second terminal 552 may be a dummy terminal. For example, the second terminal 552 may not be electrically connected to the internal wiring within the board 1000. Alternatively, the second terminal 552 may not be electrically connected to the package system 1.

도 3d와 같이, 제2 단자(552)는 제공되지 않을 수 있다. 테스트 패드(542)는 보드(1000)와 이격되고, 전기적으로 절연될 수 있다. 도시되지 않았으나, 언더필 물질이 보드(1000) 및 테스트 패드(542) 사이의 갭에 더 채워질 수 있다. 언더필 물질은 절연성 폴리머를 포함할 수 있다. As shown in FIG. 3D, the second terminal 552 may not be provided. The test pad 542 may be spaced apart from the board 1000 and electrically insulated. Although not shown, underfill material may further fill the gap between the board 1000 and the test pad 542. The underfill material may include an insulating polymer.

이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.The detailed description of the invention above is not intended to limit the invention to the disclosed embodiments, and can be used in various other combinations, changes, and environments without departing from the gist of the invention. The appended claims should be construed to include other embodiments as well.

Claims (10)

기판;
상기 기판 상에 실장되고, 제1 반도체칩 및 상기 제1 반도체칩을 둘러싸는 제1 몰딩막을 포함하는 제1 반도체 패키지;
상기 기판 상에서 상기 제1 반도체 패키지와 수평적으로 이격되어 실장되고, 제2 반도체 칩 및 상기 제2 반도체칩을 둘러싸는 제2 몰딩막을 포함하는 제2 반도체 패키지;
상기 제1 반도체 패키지 상에 배치되고, 제1 두께를 갖는 제1 열전도층;
상기 제2 반도체 패키지 상에 배치되고, 제2 두께를 갖는 제2 열전도층; 및
상기 제1 열전도층 및 제2 열전도층의 각 상면들과 접하는 방열 구조체를 포함하되,
상기 제1 두께는 상기 제2 두께보다 두껍고,
상기 제1 열전도층 및 상기 방열 구조체의 계면의 레벨과 상기 제2 열전도층 및 상기 방열 구조체의 계면의 레벨이 동일하고,
제1 마커가 상기 제1 몰딩막의 일면 상에 제공되는 반도체 패키지 시스템.Board;
a first semiconductor package mounted on the substrate and including a first semiconductor chip and a first molding film surrounding the first semiconductor chip;
a second semiconductor package mounted on the substrate and horizontally spaced apart from the first semiconductor package, and including a second semiconductor chip and a second molding film surrounding the second semiconductor chip;
a first heat-conducting layer disposed on the first semiconductor package and having a first thickness;
a second heat-conducting layer disposed on the second semiconductor package and having a second thickness; and
It includes a heat dissipation structure in contact with each upper surface of the first heat-conducting layer and the second heat-conducting layer,
The first thickness is thicker than the second thickness,
The level of the interface between the first heat-conducting layer and the heat dissipation structure is the same as the level of the interface between the second heat-conducting layer and the heat dissipation structure,
A semiconductor package system in which a first marker is provided on one surface of the first molding film. 제 1항에 있어서,
상기 제1 몰딩막의 일면은 상기 제1 몰딩막의 상면인 반도체 패키지 시스템.
According to clause 1,
A semiconductor package system wherein one surface of the first molding film is a top surface of the first molding film.
 제 2항에 있어서,
상기 제1 마커는 상기 제1 몰딩막의 상기 상면 상에 리세스된 부분인 반도체 패키지 시스템.According to clause 2,
The first marker is a semiconductor package system that is a recessed portion on the upper surface of the first molding film. 삭제delete 삭제delete 제 1항에 있어서,
상기 제2 몰딩막의 일면 상에 제공되는 제2 마커를 더 포함하고,
상기 제2 몰딩막의 상기 일면은 상기 제2 몰딩막의 상면인 반도체 패키지 시스템.According to clause 1,
Further comprising a second marker provided on one surface of the second molding film,
The semiconductor package system wherein the one surface of the second molding film is a top surface of the second molding film. 제 6항에 있어서,
상기 제1 마커는 상기 제1 몰딩막의 상기 상면 상에 리세스된 부분이고,
상기 제2 마커는 상기 제2 몰딩막의 상기 상면 상에 리세스된 부분인 반도체 패키지 시스템.According to clause 6,
The first marker is a recessed portion on the upper surface of the first molding film,
The semiconductor package system wherein the second marker is a recessed portion on the upper surface of the second molding film. 삭제delete 제 1항에 있어서,
상기 방열 구조체는:
상기 기판의 상면과 나란하게 연장된 바디 부분 및
상기 바디 부분과 연결되며, 상기 기판 및 상기 바디 부분 사이에 제공된 다리 부분을 포함하는 반도체 패키지 시스템. According to clause 1,
The heat dissipation structure is:
A body portion extending parallel to the upper surface of the substrate and
A semiconductor package system connected to the body portion and including a bridge portion provided between the substrate and the body portion. 제 9항에 있어서,
상기 바디 부분 상에 열전도 구조체가 제공되고,
상기 바디 부분과 상기 열전도 구조체 사이에 개재된 방열층이 제공되는 반도체 패키지 시스템.

According to clause 9,
A heat-conducting structure is provided on the body portion,
A semiconductor package system provided with a heat dissipation layer interposed between the body portion and the heat conduction structure.
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