KR102647010B1 - 게이트 격리 구조물을 갖는 반도체 디바이스 및 그 형성 방법 - Google Patents

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쿠오-쳉 치앙
시 닝 주
구안-린 첸
치-하오 왕
쿠안-룬 쳉
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Abstract

반도체 구조물들 및 그 제조 방법이 개시된다. 예시적인 제조 방법은 기판, 기판 위의 격리 피처, 기판으로부터 격리 피처를 관통하여 돌출되는 제1 핀 형상 구조물, 및 기판으로부터 격리 피처를 관통하여 돌출되는 제2 핀 형상 구조물을 포함하는 워크피스를 제공하는 단계; 제1 및 제2 핀 형상 구조물들 사이에 유전체 핀을 형성하는 단계; 및 제1 및 제2 핀 형상 구조물들 위에 각각 제1 및 제2 게이트 구조물들을 형성하는 단계를 포함한다. 예시적인 제조 방법은 유전체 핀을 노출시키는 트렌치를 형성하기 위해 워크피스의 후면으로부터 격리 피처를 에칭하는 단계; 워크피스의 후면으로부터 유전체 핀을 에칭하여, 연장된 트렌치를 형성하는 단계; 및 연장된 트렌치 위에 밀봉 층을 성막하는 단계를 더 포함한다. 밀봉 층은 제1 및 제2 게이트 구조물들 사이의 에어 갭을 캡핑한다.

Description

게이트 격리 구조물을 갖는 반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICE WITH GATE ISOLATION STRUCTURE AND METHOD FOR FORMING THE SAME}
본 출원은 "Semiconductor Device With Gate Isolation Structure And Method For Forming The Same"이라는 명칭으로 2020년 10월 30일자로 출원된 미국 가특허 출원 번호 제63/107,630에 대한 우선권을 주장하며, 그 전체 개시내용은 참조로 본 명세서에 포함된다.
반도체 집적 회로(IC, integrated circuit) 산업은 기하급수적인 성장을 경험하였다. IC 재료들 및 디자인에 있어서의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 IC 세대를 생산해 냈다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점들을 제공한다. 이러한 스케일링 다운은 또한 IC의 프로세싱 및 제조의 복잡성을 증가시켰다.
예를 들어, IC 기술들이 더 작은 기술 노드들로 발전함에 따라, 다중 게이트 금속 산화물 반도체 전계 효과 트랜지스터들(다중 게이트 MOSFET들 또는 다중 게이트 디바이스들)이 도입되어, 게이트-채널 커플링을 증가시키고 오프-상태 전류를 감소시키며 단채널 효과(SCE, short-channel effect)들을 감소시킴으로써 게이트 제어를 향상시켰다. 다중 게이트 디바이스는 일반적으로 채널 영역의 하나 이상의 면 위에 배치된 게이트 구조물(또한 게이트 스택으로도 알려짐) 또는 그 일부를 갖는 디바이스를 지칭한다. 핀형 전계 효과 트랜지스터(FinFET, Fin-like Field Effect Transistor)들 및 다중 브릿지 채널(MBC, multi-bridge-channel) 트랜지스터들은 고성능 및 저누설 애플리케이션들에서 인기 있고 유망한 후보들이 된 다중 게이트 디바이스들의 예들이다. FinFET는 하나 이상의 면에서 게이트 구조물에 의해 랩핑된 상승된 채널을 갖는다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀"의 상단부 및 측벽들을 랩핑한다). MBC 트랜지스터는 2개 이상의 면에서 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위로 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. 그 게이트 구조물이 채널 영역들을 둘러싸기 때문에, MBC 트랜지스터는 주변 게이트 트랜지스터(SGT, surrounding gate transistor) 또는 게이트 올 어라운드(GAA, gate-all-around) 트랜지스터로도 또한 지칭될 수 있다.
더 작은 기술 노드들에서 MBC 트랜지스터들에 대해 원하는 스케일링 및 증가된 밀도를 계속 제공하기 위해, 유전체 핀들(하이브리드 유전체 핀들 또는 하이브리드 핀들로도 또한 알려짐)이 도입되어 게이트 구조물들 사이의 격리를 제공했다. 게이트 임계 치수(CD, critical dimension)들을 추가로 감소시킴으로써, 게이트 구조물들 사이의 기생 커패시턴스는 심지어 로우-k 유전체 재료로 만들어진 유전체 핀들을 사용하더라도 회로 속도 및 누화 결합과 같이, 디바이스 성능을 저하시킬 수 있다. MBC 트랜지스터들의 게이트 구조물들 사이의 격리를 개선하기 위한 대책들은 기생 커패시턴스를 추가로 감소시키면서 격리 구조물들을 형성하는 데 있어 어려움에 직면할 수 있다. 기존의 반도체 디바이스들은 일반적으로 그 의도한 용도에 적합하지만, 모든 면에서 만족스러운 것은 아니다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 본 개시물의 하나 이상의 양상에 따른 반도체 디바이스를 제조하기 위한 예시적인 방법의 흐름도를 예시한다.
도 2a, 도 2b, 도 2c, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 4c, 도 5a, 도 5b, 도 5c, 도 6a, 도 도 6b, 도 6c, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 20c, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 26c, 도 27a, 도 27b, 도 27c, 도 28a, 도 28b, 도 28c, 도 29a, 도 29b, 도 29c, 도 30a, 도 30b, 도 30c, 도 31a, 도 31b, 도 31c, 도 32a, 도 32b, 도 32c는 본 개시물의 하나 이상의 양상에 따른, 도 1a 및 도 1b의 방법에서 다양한 제조 스테이지들 동안의 워크피스의 부분 단면도들을 예시한다.
아래의 개시내용은 개시물의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다. 또한, 뒤따르는 본 개시내용에서 한 피처의 다른 피처 상의 형성, 다른 피처에 연결된 한 피처의 형성 및/또는 다른 피처에 결합된 한 피처의 형성은 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 피처들이 직접 접촉하지 않게끔 추가 피처들이 피처들 사이에 끼어들도록 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어들, 예를 들어, "하부", "상부", "수평", "수직", "상부에", "위에", "하부에", "아래에", "위로", "아래로", "상단", "바닥", 등 뿐 아니라, 그 파생어들(예를 들어, "수평으로", "아래쪽으로", "위쪽으로" 등)은 한 피처의 다른 피처에 대한 관계에 대한 본 개시내용의 용이성을 위해 사용된다. 공간적으로 상대적인 용어들은 피처들을 포함하는 디바이스의 상이한 배향들을 커버하도록 의도된다. 또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 그 용어는 기술된 숫자를 포함하는 합리적인 범위 내, 예컨대 기술된 숫자의 +/- 10% 내 또는 기술분야의 당업자에 의해 이해되는 바와 같은 기타 값들을 포함하는 것으로 의도된다. 예를 들어, 용어 "약 5 nm"는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
본 개시내용은 일반적으로 반도체 디바이스들 및 그의 제조에 관한 것으로, 보다 구체적으로 감소된 기생 커패시턴스를 갖는 게이트 구조물들 사이의 격리를 개선하기 위한 에어 갭 함유 격리 구조물에 관한 것이다.
설계 요구를 충족시키기 위해 구동 전류를 향상시키기 위하여, MBC 트랜지스터들은 얇고 넓은 나노스케일 채널 부재들을 포함할 수 있다. 이러한 MBC 트랜지스터들은 또한 나노시트 트랜지스터들로 지칭될 수 있다. 나노시트 트랜지스터들은 만족스러운 구동 전류 및 채널 제어를 제공할 수 있지만, 그들의 넓은 나노시트 채널 부재들이 셀 사이즈를 감소시키는 것을 어렵게 할 수 있다. 몇몇 예시적인 구조물들에서, 피쉬-본(fish-bone) 구조물들 또는 포크-시트(fork-sheet) 구조물들은 셀 치수들을 감소시키기 위해 구현될 수 있다. 피쉬-본 구조물 또는 포크-시트 구조물에서 채널 부재들의 인접한 스택들은 유전체 핀들(하이브리드 유전체 핀들 또는 하이브리드 핀들로도 알려짐)에 의해 분할될 수 있다. 피쉬-본 또는 포크-시트 구조물들에 무관하게, 채널 부재들 사이의 근접성은 각각의 채널 부재들과 맞물리는 게이트 구조물들(게이트 스택들로도 또한 알려짐) 사이의 근접성을 초래하고, 따라서 게이트 구조물들 간의 높은 기생 커패시턴스를 초래한다.
게이트 격리 구조물들로서 유전체 핀들을 형성하기 위해 로우-k 유전체 재료 또는 극 로우-k 유전체 재료가 도입되었지만, 게이트 CD들을 추가로 감소시키면서, 기생 커패시턴스는 여전히 회로 속도 및 누화 결합과 같은 추가적인 디바이스 성능에 대한 도전 과제를 부과한다. 로우-k 또는 극 로우-k 유전체 재료를 사용하는 것 외에, 또 다른 접근법은 에어 갭 포함 게이트 격리 구조물의 형태로 제공되는 에어 갭(들)을 구현하는 것이다. 심지어 금속 피처들 근처의 작은 에어 갭도 전체 유효 유전 상수(k)의 큰 향상을 초래할 수 있다; 예를 들어, 인접한 금속 피처들 사이의 부피가 약 35% 내지 약 40%인 에어 갭은 기생 커패시턴스를 대략 15%까지 감소시킬 수 있다. 본 명세서에 사용된 바와 같이, "에어 갭"이라는 용어는 실질적인 피처들을 둘러쌈으로서 규정되는 보이드를 설명하는 데 사용되며, 여기서 보이드는 공기, 질소, 주변 가스들, 제조 프로세스들에 사용되는 기체 화학물들, 또는 이들의 조합들을 포함할 수 있다.
이제 본 개시물의 다양한 양상들이 도면들을 참조하여 더 상세하게 설명될 것이다. 도 1a 및 도 1b는 반도체 디바이스를 형성하는 방법(100)의 흐름도를 집합적으로 예시한다. 방법(100)은 단지 예이고, 방법(100)에 명시적으로 예시된 것으로 본 개시내용을 제한하려는 의도는 아니다. 추가 단계들은 방법(100) 이전에, 그 동안에, 그리고 그 후에 제공될 수 있으며, 설명된 몇몇 단계들은 방법의 추가 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 단순함을 위해 본 명세서에서 모든 단계들을 자세히 설명되지는 않는다. 방법(100)은 방법(100)의 실시예들에 따른 제조의 상이한 스테이지들에서 워크피스(200)의 부분적인 단면도들을 예시하는 도 2a 내지 도 32c와 함께 아래에서 설명된다. 반도체 디바이스는 워크피스(200)로부터 형성될 것이기 때문에, 워크피스(200)는 문맥에 따라 반도체 디바이스(200) 또는 디바이스(200)로 지칭될 수 있다. 본 개시내용의 다양한 양상들의 더 나은 예시를 위해, 문자 a로 끝나는 각각의 도면들은 형성될 트랜지스터(들)의 소스/드레인 영역의 부분 단면도(즉, 채널 부재들의 길이 방향에 수직인 소스 영역 또는 드레인 영역에서 Y-Z 평면의 절단 부분)를 예시하고, 문자 b로 끝나는 각각의 도면들은 형성될 트랜지스터(들)의 채널 영역의 부분 단면도(즉, 게이트 구조물들의 길이 방향을 따른 그리고 채널 부재들의 길이 방향에 수직인 채널 영역에서의 Y-Z 평면의 절단 부분)를 예시하며, 문자 c로 끝나는 각각의 도면들은 형성될 트랜지스터(들)의 채널 부재들의 길이 방향을 따른 부분 단면도(즉, 채널 부재들의 길이 방향을 따른 그리고 채널 영역을 통한 그리고 소스/드레인 영역들에 인접한 X-Z 평면의 절단 부분)를 예시한다. 도 2a 내지 도 32c 전체에 걸쳐, X 방향, Y 방향 및 Z 방향은 서로 수직이고 일관되게 사용된다. 또한, 본 개시물 전체에 걸쳐, 유사한 참조 번호들은 유사한 피처들을 나타내는 데 사용된다. 피쉬-본 또는 포크-시트 트랜지스터들을 포함하는 실시예들이 도면들에 예시되어 있지만, 본 개시물은 이에 제한되지 않고 다른 타입의 MBC 트랜지스터들 또는 FinFET들과 같은 다른 다중 게이트 소자들에 적용가능할 수 있다.
도 2a 내지 도 2c를 참조하면, 방법(100)은 워크피스(200)가 수용되는 블록(102)(도 1a)을 포함한다. 워크피스(200)는 기판(202), 및 기판(202) 상에 배치된 스택(204)을 포함한다. 일 실시예에서, 기판(202)은 실리콘(Si) 기판일 수 있다. 몇몇 다른 실시예들에서, 기판(202)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 또는 III-V족 반도체 재료와 같은 다른 반도체 재료들을 포함할 수 있다. 예시적인 III-V족 반도체 재료들은 갈륨 비화물(GaAs), 인듐 인화물(InP), 갈륨 인화물(GaP), 갈륨 질화물(GaN), 갈륨 비화물 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 인화물(GaInP), 및 인듐 갈륨 비화물(InGaAs)을 포함할 수 있다. 기판(202)은 다수의 n 타입 웰 영역들 및 다수의 p 타입 웰 영역들을 포함할 수 있다. p 타입 웰 영역은 p 타입 도펀트(즉, 붕소(B))로 도핑될 수 있다. n 타입 웰 영역은 n 타입 도펀트(즉, 인(P) 또는 비소(As))로 도핑될 수 있다.
도 2a 내지 도 2c에 도시된 몇몇 실시예들에서, 스택(204)은 기판(202) 위의 하단 희생 층(206B), 하단 희생 층(206B) 위에 있는 위에 놓인 반도체 층(208B), 하단 희생 층(206B) 위의 교번하는 채널 층들(208)과 희생 층들(206), 및 희생 층들(206)과 채널 층들(208) 위의 상단 희생 층(208T)을 포함할 수 있다. 하단 희생 층(206B), 위에 놓인 반도체 층(208B), 상단 희생 층(206T), 희생 층들(206), 및 채널 층들(208)은 에피택셜 프로세스를 사용하여 성막될 수 있다. 예시적인 에피택셜 프로세스는 기상 에피택시(VPE, Vapor-Phase Epitaxy), 초고진공 CVD(UHV-CVD, Ultra-High Vacuum CVD), 분자 빔 에피택시(MBE, molecular beam epitaxy), 및/또는 다른 적합한 프로세스들을 포함할 수 있다. 채널 층들(208) 및 희생 층들(206)은 상이한 반도체 조성들을 가질 수 있다. 몇몇 구현예들에서, 채널 층들(208)은 실리콘(Si)으로 형성되고 희생 층들(206)은 실리콘 게르마늄(SiGe)으로 형성된다. 희생 층들(206)의 추가적인 게르마늄(Ge) 함량은 채널 층들(208)에 대한 실질적인 손상 없이 희생 층들(206)의 선택적 제거 또는 리세스를 허용한다. 희생 층들(206) 및 채널 층들(208)은 희생 층들(206)이 채널 층들(208)을 개재하도록 교대로 배치된다. 도 2a 내지 도 2c는 희생 층들(206) 중의 2개의 층들과 채널 층들(208) 중의 2개의 층들이 교번하여 수직으로 배열되는 것을 예시하며, 이는 단지 예시를 위한 것이고 청구항들에 구체적으로 언급된 것 이상으로 제한하려는 의도는 아니다. 층들의 수는 반도체 디바이스(200)를 위한 원하는 채널 부재들(208)의 수에 의존한다. 몇몇 실시예들에서, 채널 층들(208)의 수는 1 내지 약 6이다.
하단 희생 층(206B)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 일 실시예에서, 하단 희생 층(206B)의 게르마늄 함량은 희생 층(206)의 게르마늄 함량과 동일할 수 있다. 다른 실시예에서, 희생 층들(206)과 달리, 하단 희생 층(206B)의 게르마늄 함량은 희생 층들(206)의 게르마늄 함량보다 작을 수 있다. 예를 들어, 희생 층들(206)의 게르마늄 함량은 몰비로 약 20% 내지 약 30%일 수 있고, 하단 희생 층(206B)의 게르마늄 함량은 희생 층(206)의 게르마늄 함량의 약 80% 내지 약 90%일 수 있다. 몇몇 경우에, 하단 희생 층(206B)의 게르마늄 함량은 몰비로 약 16% 내지 약 27%일 수 있다. 하단 희생 층(206B)은 Z 방향을 따라 희생 층들(206) 각각보다 더 두꺼울 수 있다. 몇몇 경우에, 희생 층들(206) 각각은 약 4 nm 내지 약 15 nm의 두께를 가질 수 있는 반면, 하단 희생 층(206B)은 약 8 nm 내지 약 30 nm의 두께를 가질 수 있다. 후술하는 바와 같이, 하단 희생 층(206B)은 이후의 디바이스 후면 씨닝 프로세스에서 에칭 스탑 층 또는 기계적 연마 스탑 층으로서 기능한다.
위에 놓인 반도체 층(208B) 및 기판(202)은 둘 다 벌크 단결정 실리콘(Si)을 포함할 수 있다. 대안적으로, 위에 놓인 반도체 층(208B) 및 기판(202)은 동일하거나 상이한 반도체 조성을 포함할 수 있으며, 이들 각각은 Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, InP 또는 이들의 조합들을 포함할 수 있지만 이에 제한되지는 않는다.
희생 층들(206)과 마찬가지로, 상단 희생 층(206T)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 몇몇 경우에, 희생 층들(206) 및 상단 희생 층(206T)의 조성들은 실질적으로 동일하다. 상단 희생 층(206T)은 희생 층들(206)보다 더 두꺼울 수 있고, 제조 프로세스들 동안 손상들로부터 스택(204)을 보호하는 기능을 한다. 몇몇 경우에, 상단 희생 층(206T)의 두께는 약 20 nm 내지 약 40 nm일 수 있는 반면, 희생 층(206)의 두께는 약 4 nm 내지 약 15 nm일 수 있다.
도 3a 내지 도 3c를 참조하면, 방법(100)은 스택(204) 및 기판(202)이 핀 트렌치들(212)에 의해 분리된 핀 형상 구조물들(210)을 형성하도록 패터닝되는 블록(104)(도 1a)을 포함한다. 스택(204) 및 기판(202)을 패터닝하기 위해, 하드 마스크 층(214)이 상단 희생 층(206T) 위에 성막된다. 하드 마스크 층(214)은 그 후 상단 희생 층(206T), 스택(204), 및 기판(202)의 상단 부분을 패터닝하기 위한 에칭 마스크의 역할을 하도록 패터닝된다. 몇몇 실시예들에서, 하드 마스크 층(214)은 CVD, 플라즈마 강화 CVD(PECVD, plasma-enhanced CVD), 원자층 증착(ALD, atomic layer deposition), 플라즈마 강화 ALD(PEALD, plasma-enhanced ALD), 또는 적합한 성막 방법을 사용하여 성막될 수 있다. 하드 마스크 층(214)은 단일 층 또는 다층일 수 있다. 하드 마스크 층(214)이 다층인 경우, 하드 마스크 층(214)은 패드 산화물 및 패드 질화물 층을 포함할 수 있다. 대안적인 실시예에서, 하드 마스크 층(214)은 실리콘(Si)을 포함할 수 있다. 핀 형상 구조물들(210)은 이중 패터닝 또는 다중 패터닝 프로세스들을 포함하는 적합한 프로세스들을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 더 작은 피치들을 갖는 패턴들이 생성되도록 허용한다. 예를 들어, 일 실시예에서, 재료 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기 정렬 프로세스를 사용하여 패터닝된 재료 층과 함께 형성된다. 재료 층이 그 후 제거되고, 나머지 스페이서들 또는 맨드릴들이 하드 마스크 층(214)을 패터닝하는 데 사용될 수 있고, 그 다음 패터닝된 하드 마스크 층(214)이 핀 형상 구조물들(210)을 형성하기 위해 스택(204) 및 기판(202)을 에칭하기 위한 에칭 마스크로서 사용될 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE, reactive ion etching), 및/또는 다른 적합한 프로세스들을 포함할 수 있다.
도 3a 내지 도 3c에 도시된 바와 같이, 핀 형상 구조물들(210) 각각은 기판(202)의 일부로부터 형성된 베이스 부분(210Base) 및 스택(204)으로부터 형성된 상단 부분(210Top)을 포함한다. 상단 부분(210Top)은 베이스 부분(210Base) 위에 배치된다. 핀 형상 구조물들(210)은 X 방향을 따라 세로로 연장되고 기판(202)으로부터 Z 방향을 따라 수직으로 연장된다. Y 방향을 따라, 핀 형상 구조물들(210)은 핀 트렌치들(212)에 의해 분리된다. 핀 트렌치들(212) 각각(예컨대, 예시된 실시예의 핀 트렌치들(212A 및 212B))은 인접한 핀 형상 구조물들(210) 사이에 동일하거나 상이한 간격을 규정할 수 있다. 예시된 실시예에서, 핀 트렌치(212A)는 더 큰 간격을 제공하기 위해 Y 방향을 따라 핀 트렌치(212B)보다 더 넓다. 도 3a 및 도 3b에 도시된 바와 같이, 핀 트렌치(212A)는 제1 간격(S1)을 규정하고 핀 트렌치(212B)는 제2 간격(S2)을 규정한다. 제1 간격(S1)은 제2 간격(S2)보다 크다. 몇몇 경우에, 제1 간격(S1)은 약 25 nm 내지 약 40 nm이고, 제2 간격(S2)은 약 10 nm 내지 약 25 nm이다. 다양한 실시예들에서, S1과 S2 간의 차이(S1-S2)는 적어도 8 nm이고, 이는 피쉬-본 또는 포크-시트 구조물들의 형성을 용이하게 한다. 유사하게, 핀 형상 구조물들(210) 각각(예컨대, 예시된 실시예에서 핀 형상 구조물들(210A, 210B 및 210C))은 동일하거나 상이한 폭을 가질 수 있다. 도 3a 및 도 3b에 도시된 바와 같이, 핀 형상 구조물(210A)은 제1 폭(W1)을 갖고, 핀 형상 구조물들(210B/210C)은 제2 폭(W2)을 갖는다. 제1 폭(W1)은 제2 폭(W2)보다 크다. 몇몇 경우에, 제1 폭(W1)은 약 10 nm 내지 약 100 nm이고, 제2 폭(W2)은 약 10 nm 내지 약 40 nm이다. 아래에서 설명되는 바와 같이, 더 좁은 핀 트렌치들(212B) 및 더 좁은 핀 형상 구조물들(210B/210C)은 공동으로 피쉬-본 구조물들 또는 포크-시트 구조물들에서 채널 부재들의 스택들을 갖는 MBC 트랜지스터들을 형성하는 것을 허용하는 반면, 더 넓은 핀 트렌치들(212A) 및 더 넓은 핀 형상 구조물(210A)은 공동으로 나노시트 채널 부재들을 갖는 MBC 트랜지스터들을 형성하는 것을 허용한다.
도 4a 내지 도 4c 및 도 5a 내지 도 5c를 참조하면, 방법(100)은 핀 트렌치들(212)에 격리 피처(216)가 형성되는 블록(106)(도 1a)을 포함한다. 격리 피처(216)는 쉘로우 트렌치 격리(STI, shallow trench isolation) 피처(216)로 지칭될 수 있다. 격리 피처(216)를 형성하기 위한 예시적인 프로세스에서, 유전체 재료가 워크피스(200) 위에 성막되어 핀 트렌치들(212)을 유전체 재료로 채운다. 몇몇 실시예들에서, 유전체 재료는 테트라에틸오르토실리케이트(TEOS, tetraethylorthosilicate) 산화물, 비-도핑된 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), 용융 실리카 유리(FSG, fused silica glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 붕소 도핑된 실리콘 유리(BSG, boron doped silicon glass), 및/또는 다른 적합한 유전체 재료들을 포함할 수 있다. 다양한 예들에서, 블록(106)에서, 유전체 재료는 유동성 CVD(FCVD, flowable CVD), 스핀-온 코팅, 및/또는 다른 적합한 프로세스에 의해 성막될 수 있다. 그 다음, 도 4a 내지 도 4c에 도시된 바와 같이, 하드 마스크 층(214)이 노출될 때까지, 성막된 유전체 재료가 예를 들어 화학 기계적 연마(CMP, chemical mechanical polishing) 프로세스에 의해 씨닝되고 평탄화된다. 평탄화 후에, 핀 형상 구조물들(210), 특히 희생 층들(206) 및 채널 층들(208)의 상단 부분들(210Top)이 격리 피처(216) 위로 상승할 때까지, 성막된 유전체 재료가 에칭-백 프로세스에서 리세싱된다. 하드 마스크 층(214)은 또한 에칭-백 프로세스에서 제거될 수 있다. 예시된 실시예에서, 위에 놓인 반도체 층(208B)의 상단 부분은 또한 도 5a 내지 도 5c에 도시된 바와 같이 격리 피처(216) 위로 상승할 수 있다. 이 시점에서, 베이스 부분(210Base), 하단 희생 층(206B) 및 위에 놓인 반도체 층(208B)의 하단 부분은 격리 피처들(216)에 의해 둘러싸인다. 격리 피처(216)는 핀 트렌치들(212)의 깊이들을 감소시킨다.
도 6a 내지 도 6c 및 도 7a 내지 도 7c를 참조하면, 방법(100)은 제1 유전체 핀(218)이 형성되는 블록(108)(도 1a)을 포함한다. 예시된 실시예에서, 블록(108)에서, 제1 유전체 핀(218)이 더 좁은 핀 트렌치(212B)에 형성된다. 제1 유전체 핀(218)을 형성하기 위한 예시적인 프로세스는 더 넓은 핀 트렌치들(212A)을 포함하여 워크피스(200) 위에 제1 유전체 층(220) 및 제2 유전체 층(222)을 순차적으로 컨포멀하게 성막하는 단계를 포함한다. 제2 유전체 층(222)은 제1 유전체 층(220)에 의해 둘러싸인다. 제1 유전체 층(220)은 CVD, ALD, 또는 적합한 방법을 사용하여 컨포멀하게 성막될 수 있다. 제1 유전체 층(220)은 더 넓은 핀 트렌치들(212A 및 212B)의 측벽들 및 하부면들을 라이닝한다. 그 다음, 제2 유전체 층(222)은 CVD, 고밀도 플라즈마 CVD(HDPCVD, high density plasma CVD), 및/또는 다른 적합한 프로세스를 사용하여 제1 유전체 층(220) 위에 컨포멀하게 성막된다. 몇몇 경우에, 제2 유전체 층(222)의 유전 상수는 제1 유전체 층(220)의 유전 상수보다 작다. 제1 유전체 층(220)은 실리콘, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 옥시탄질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 일 실시예에서, 제1 유전체 층(220)은 알루미늄 산화물을 포함한다. 제2 유전체 층(222)은 실리콘 산화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 옥시탄질화물, 또는 적합한 유전체 재료를 포함할 수 있다. 일 실시예에서, 제2 유전체 층(222)은 실리콘 산화물을 포함한다. 도 6a 내지 도 6c에 도시된 몇몇 실시예들에서, 핀 트렌치들(212) 사이의 폭 차이들로 인해, 제2 유전체 층(222)은 더 좁은 핀 트렌치(212B)를 완전히 채우지만 더 넓은 핀 트렌치(212A)를 완전히 채우지는 않는다. 후속하여, 예시적인 프로세스는 상단 희생 층(206T)을 노출시키고 더 넓은 핀 트렌치들(212A)로부터 유전체 층들(220 및 222)을 제거하기 위해 컨포멀하게 성막된 유전체 층들(220 및 222)을 에칭백한다. 몇몇 실시예들에서, 유전체 층들(220 및 222)은 산소, 질소,불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 사용하는 건식 에칭 프로세스에서 에칭백될 수 있다. 몇몇 구현예들에서, 에치백은 제2 유전체 층(222)을 향하는 제1 스테이지 및 제1 유전체 층(220)을 향하는 제2 스테이지를 포함할 수 있다. 유전체 층들(220 및 222)에 의해 완전히 채워지는 더 좁은 핀 트렌치(212B)와 달리, 유전체 층들(220 및 222)이 더 좁은 핀 트렌치(212B)로부터보다 더 넓은 핀 트렌치(212A)로부터 더 빠른 레이트로 제거되도록, 더 넓은 핀 트렌치(212A)는 에천트가 유전체 층들(220 및 222)의 측벽들 및 하부면들을 트렌치 내부로부터 에칭하도록 허용한다. 도 7a 내지 도 7c에 도시된 바와 같이, 블록(108)의 종료 시에, 유전체 층들(220 및 222)은 더 넓은 핀 트렌치(212A)로부터 제거되는 반면, 유전체 층들(220 및 222)은 더 좁은 핀 트렌치(212B)에서 제1 유전체 핀(218)을 집합적으로 규정한다.
도 8a 내지 도 8c 및 도 9a 내지 도 9c를 참조하면, 방법(100)은 제2 유전체 핀들(224)이 형성되는 블록(110)(도 1a)을 포함한다. 예시된 실시예에서, 블록(110)에서, 제2 유전체 핀들(224)이 더 넓은 핀 트렌치들(212A)에 형성된다. 제2 유전체 핀(224)을 형성하기 위한 예시적인 프로세스는, 더 넓은 핀 트렌치들(212A)이 블록(108)의 끝에 노출되면서, 더 넓은 핀 트렌치들(212A)의 측벽들 위를 포함하여 워크피스(200) 위에 클래딩 층(226)이 성막되는 것을 포함한다. 몇몇 실시예들에서, 클래딩 층(226)은 희생 층들(206) 또는 상단 희생 층(206T)과 유사한 조성을 가질 수 있다. 일 예에서, 클래딩 층(226)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 이들의 공통 조성은 후속 에칭 프로세스에서 희생 층들(206) 및 클래딩 층(226)의 선택적이고 동시적인 제거를 허용한다. 몇몇 실시예들에서, 클래딩 층(226)은 기상 에피택시(VPE, vapor phase epitaxy) 또는 분자 빔 에피택시(MBE, molecular beam epitaxy)를 사용하여 컨포멀하게 그리고 에피택셜하게 성장될 수 있다. 도 8a 내지 도 8c에 도시된 바와 같이, 클래딩 층(226)은 더 넓은 핀 트렌치들(212A)에서 노출된 측벽 표면들 상에 선택적으로 배치된다. 클래딩 층(226)의 선택적 성장의 정도에 따라, 격리 피처(216)를 노출시키기 위해 에칭-백 프로세스가 수행될 수 있다. 후속하여, 예시적인 프로세스는 도 9a 및 도 9b에 도시된 바와 같이 트렌치들(212A) 내로 제3 유전체 층(228) 및 제4 유전체 층(230)을 컨포멀하게 성막한다. 제4 유전체 층(230)은 제3 유전체 층(228)에 의해 둘러싸인다. 제3 유전체 층(228)의 조성 및 형성은 제1 유전체 층(220)의 것들과 동일하거나 실질적으로 유사할 수 있고, 제4 유전체 층(230)의 조성 및 형성은 제2 유전체 층(222)의 것들과 동일하거나 실질적으로 유사할 수 있다. 또는, 제3 유전체 층(228)의 조성 및 형성은 제1 유전체 층(220)의 것들과 상이할 수 있고, 제4 유전체 층(230)의 조성 및 형성은 제2 유전체 층(222)의 것들과 상이할 수 있다. 몇몇 실시예들에서, 제3 유전체 층(228)은 CVD, HDPCVD, 또는 유동성 CVD(FCVD)를 사용하여 성막될 수 있고, 제4 유전체 층(230)은 FCVD를 사용하여 성막될 수 있다. 유전체 층들(228 및 230)의 성막 후에, 워크피스(200)는 상단 희생 층(206T)을 노출시키기 위해 화학적 기계적 연마(CMP) 프로세스를 사용하여 평탄화된다. 도 9a 내지 도 9c에 도시된 바와 같이, CMP 프로세스의 종료 시에, 유전체 층들(228 및 230)은 더 넓은 핀 트렌치들(212A)에서 제2 유전체 핀들(224)을 집합적으로 규정한다. 다양한 실시예들에서, 제2 유전체 핀들(224)의 폭은 제1 유전체 핀(218)의 폭과 동일하거나 그보다 더 넓을 수 있다.
도 10a 내지 도 10c를 참조하면, 방법(100)은 핀 형상 구조물들(210)의 상단 희생 층(206T)이 제거되는 블록(112)(도 1a)을 포함한다. 블록(112)에서, 워크피스(200)는 유전체 핀들(218 및 224)을 실질적으로 손상시키지 않으면서 최상부 채널 층(208)을 노출시키기 위해 상단 희생 층(206T) 및 클래딩 층(226)의 일부를 선택적으로 제거하도록 에칭된다. 몇몇 경우에, 상단 희생 층(206T) 및 클래딩 층(226)이 실리콘 게르마늄(SiGe)으로 형성되기 때문에, 블록(112)에서의 에칭 프로세스는 실리콘 게르마늄(SiGe)에 대해 선택적일 수 있다. 예를 들어, 클래딩 층(226) 및 상단 희생 층(206T)은 암모늄 수산화물(NH4OH), 수소 불화물(HF), 수소 과산화물(H2O2), 또는 이들의 조합을 포함하는 선택적 습식 에칭 프로세스를 사용하여 에칭될 수 있다. 상단 희생 층(206T) 및 클래딩 층(226)의 일부를 제거한 후, 유전체 핀들(218 및 224)은 최상부 채널 층(208) 위로 상승한다.
도 11a 내지 도 11c를 참조하면, 방법(100)은 더미 게이트 스택들(240)이 핀 형상 구조물들(210)의 채널 영역들 위에 형성되는 블록(114)(도 1a)을 포함한다. 몇몇 실시예들에서, 더미 게이트 스택들(240)이 기능적 게이트 구조물들에 대한 플레이스홀더 역할을 하는 게이트 대체 프로세스(또는 게이트-라스트(gate-last) 프로세스)가 채택된다. 다른 프로세스들 및 구성이 가능하다. 예시된 실시예에서, 더미 게이트 스택(240)은 더미 유전체 층(242) 및 더미 유전체 층(242) 위에 배치된 더미 전극(244)을 포함한다. 패터닝을 목적으로, 게이트 상단 하드 마스크(246)가 더미 게이트 스택들(240) 위에 성막된다. 게이트 상단 하드 마스크(246)는 다층일 수 있고, 실리콘 질화물 마스크 층(248) 및 실리콘 질화물 마스크 층(248) 위의 실리콘 산화물 마스크 층(250)을 포함할 수 있다. 더미 게이트 스택들(240) 아래 놓인 핀 형상 구조물들(210)의 영역들은 채널 영역들로 지칭될 수 있다. 핀 형상 구조물(210)의 채널 영역들 각각은 소스/드레인 형성을 위해 2개의 소스/드레인 영역들 사이에 샌드위칭된다. 예시적인 프로세스에서, 더미 유전체 층(242)은 CVD에 의해 워크피스(200) 위에 블랭킷 성막된다. 더미 전극(244)을 위한 재료 층이 그 후 더미 유전체 층(242) 위에 블랭킷 성막된다. 더미 유전체 층(242) 및 더미 전극(244)을 위한 재료 층은 그 후 더미 게이트 스택들(240)을 형성하기 위해 포토리소그래피 프로세스들을 사용하여 패터닝된다. 몇몇 실시예들에서, 더미 유전체 층(242)은 실리콘 산화물을 포함할 수 있고, 더미 전극(244)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다.
도 12a 내지 도 12c를 참조하면, 방법(100)은 게이트 스페이서들(252)이 더미 게이트 스택들(240)의 측벽들을 따라 형성되는 블록(116)(도 1a)을 포함한다. 게이트 스페이서들(252)은 2개 이상의 게이트 스페이서 층들을 포함할 수 있다. 게이트 스페이서들(252)을 위한 유전체 재료들은 더미 게이트 스택들(240)의 선택적인 제거를 허용하도록 선택될 수 있다. 적합한 유전체 재료들은 실리콘 질화물, 실리콘 옥시탄질화물, 실리콘 탄질화물, 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄화물, 실리콘 산질화물, 및/또는 이들의 조합들을 포함할 수 있다. 예시적인 프로세스에서, 게이트 스페이서들(252)은 CVD, SACVD(subatmospheric CVD), 또는 ALD를 사용하여 워크피스(200) 위에 컨포멀하게 성막될 수 있고, 그 후 게이트 스페이서들(252)의 수직 부분들이 더미 게이트 스택들(240)의 측벽들 상에 남아있는 동안 수평 부분들을 제거하기 위해 이방성으로 에칭될 수 있다.
여전히 도 12a 내지 도 12c를 참조하면, 방법(100)은 핀 형상 구조물들(210)의 소스/드레인 영역들이 집합적으로 소스/드레인 리세스들(254)(또는 소스/드레인 트렌치들(254))로서 소스 리세스들 및 드레인 리세스들을 형성하도록 리세싱되는 블록(118)(도 1a)을 포함한다. 더미 게이트 스택(240) 및 게이트 스페이서들(252)이 에칭 마스크로서 기능하여, 워크피스(200)는 핀 형상 구조물들(210)의 소스/드레인 영역들 위에 소스/드레인 리세스들(254)을 형성하도록 이방성으로 에칭된다. 예시된 실시예에서, 블록(118)에서의 동작은 희생 층들(206), 채널 층들(208), 클래딩 층(226) 뿐 아니라, 소스/드레인 영역들로부터 위에 놓인 반도체 층(208B)의 상단 부분을 제거하여, 격리 피처(216)를 노출시킨다. 몇몇 실시예들에서, 소스/드레인 리세스들(254)은 위에 놓인 반도체 층(208B) 내로 연장될 수 있고, 격리 피처(216)의 상부면 아래에 있을 수 있다. 블록(118)에서의 이방성 에칭은 건식 에칭 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 수소,불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 이용할 수 있다.
도 13a 내지 도 13c를 참조하면, 방법(100)은 소스 영역의 소스/드레인 리세스(254)가 딥(deep) 소스/드레인 리세스(254S)를 형성하기 위해 에칭 프로세스에 의해 위에 놓인 반도체 층(208B) 내로 추가로 연장되는 블록(120)을 포함한다. 예시된 실시예에서, 딥 소스/드레인 리세스(254S)는 유전체 핀들(218 및 224) 사이에 위치한다. 패터닝된 마스크(미도시)는 블록(120)에서의 에칭 프로세스 이전에 형성되어 소스 영역에서의 에칭 프로세스를 억제할 수 있다. 다른 실시예들에서, 블록(120)에서의 동작들은 대안적으로 드레인 영역, 또는 소스 및 드레인 영역 모두에서 소스/드레인 리세스(들)를 연장시킬 수 있다. 본 개시물에서, 소스 및 드레인은 상호교환 가능하게 사용된다. 블록(120)에서의 에칭은 이방성인 경향이 있는 건식 에칭 프로세스 또는 등방성인 경향이 있는 습식 에칭 프로세스를 사용하여 수행될 수 있다. 예시적인 선택적 습식 에칭 프로세스는 에틸렌디아민 피로카테콜(EDP, ethylenediamine pyrocatechol), 테트라메틸암모늄 수산화물(TMAH, tetramethylammonium hydroxide), 질산(HNO3), 불화수소산(HF), 암모니아(NH3), 수산화암모늄(NH4OH), 또는 적합한 습식 에천트의 사용을 포함할 수 있다. 예시적인 선택적 건식 에칭 프로세스는 황 육불화물(SF6), 수소(H2), 암모니아(NH3), 불화수소(HF), 사불화탄소(CF4), 아르곤(Ar) 또는 이들의 혼합물을 포함할 수 있다. 예시된 실시예에서, 딥 소스/드레인 리세스(254S)는 하단 희생 층(206B) 위의 레벨에 배치된다. 몇몇 대안적인 실시예들에서, 하단 희생 층(206B)은 블록(120)에서의 에칭 프로세스에 대한 에칭 스탑 층으로서 기능하고 딥 소스/드레인 리세스(254S)는 하단 희생 층(206B)의 상부면을 노출시킨다. 또한 도 13a에 도시된 바와 같이, 제1 유전체 핀(218)의 측벽들 및 아래의 격리 피처(216)가 실질적으로 플러싱되기 때문에, 딥 소스/드레인 리세스(254S)는 제1 유전체 핀(218)의 측면 상에 직선 측벽을 그리고 제2 유전체 핀(224)의 측면 상에 단차 측벽을 갖는다.
여전히 도 13a 내지 도 13c를 참조하면, 방법(100)은 내부 스페이서 피처들(256)이 형성되는 블록(122)을 포함한다. 몇몇 실시예들에서, 블록(122)에서, 소스/드레인 리세스들(254) 및 딥 소스/드레인 리세스(254S)에 노출된 희생 층들(206)은 먼저 선택적으로 그리고 부분적으로 리세싱되어 내부 스페이서 리세스들을 형성하는 반면, 노출된 채널 층들(208)은 실질적으로 에칭되지 않는다. 클래딩 층(226) 및 희생 층들(206)이 유사한 조성을 공유하기 때문에, 클래딩 층(226)은 또한 블록(122)에서 리세싱될 수 있다. 채널 층들(208)이 본질적으로 실리콘(Si)으로 구성되고, 희생 층들(206)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되고, 클래딩 층(226)이 본질적으로 실리콘 게르마늄(SiGe)으로 구성되는 실시예에서, 희생 층들(206) 및 클래딩 층(226)의 선택적 및 부분적 리세스는 SiGe 산화 프로세스에 이은 SiGe 산화물 제거를 포함할 수 있다. 그 실시예들에서, SiGe 산화 프로세스는 오존의 사용을 포함할 수 있다. 몇몇 다른 실시예들에서, 부분적 리세스는 선택적 에칭 프로세스(예를 들어, 선택적 건식 에칭 프로세스 또는 선택적 습식 에칭 프로세스)를 포함할 수 있고, 희생 층들(206) 및 클래딩 층(226)이 리세싱되는 정도는 에칭 프로세스의 지속기간에 의해 제어된다. 선택적 건식 에칭 프로세스는 불소 가스 또는 하이드로플루오로카본과 같은 하나 이상의 불소계 에천트의 사용을 포함할 수 있다. 선택적 습식 에칭 프로세스는 수산화암모늄(NH4OH), 불화수소(HF), 과산화수소(H2O2), 또는 이들의 조합(예를 들어, 암모니아 수산화물-과산화수소-물 혼합물을 포함하는 APM 에칭)을 포함할 수 있다. 내부 스페이서 리세스들의 형성 후에, 내부 스페이서 재료 층은 그 후 내부 스페이서 리세스들 및 클래딩 층(226)의 제거된 부분에 의해 남겨진 공간 위와 내부를 포함하여 워크피스(200) 위에 CVD 또는 ALD를 사용하여 컨포멀하게 성막된다. 내부 스페이서 재료는 실리콘 질화물, 실리콘 옥시탄질화물, 실리콘 탄질화물, 실리콘 산화물, 실리콘 산탄화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 내부 스페이서 재료 층의 성막 후에, 내부 스페이서 재료 층은 도 13a 내지 도 13c에 예시된 바와 같이 내부 스페이서 피처들(256)을 형성하기 위해 에치백된다.
도 14a 내지 도 14c를 참조하면, 방법(100)은 소스/드레인 피처들(258)이 형성되는 블록(124)을 포함한다. 소스/드레인 피처들(258)은 소스/드레인 리세스들(254) 및 딥 소스/드레인 리세스(254S)에서 채널 층들(208) 및 위에 놓인 반도체 층(208B)의 노출된 반도체 표면들 상에 선택적으로 그리고 에피택셜하게 성막된다. 소스/드레인 피처들(258)은 기상 에피택시(VPE, Vapor-Phase Epitaxy), 초고진공 CVD(UHV-CVD, Ultra-High Vacuum CVD), 분자 빔 에피택시(MBE, molecular beam epitaxy), 및/또는 다른 적합한 프로세스들과 같은 에피택셜 프로세스를 사용하여 성막될 수 있다. 워크피스(200)의 설계에 따라, 소스/드레인 피처들(258)은 n 타입 또는 p 타입일 수 있다. 소스/드레인 피처들(258)이 n 타입일 때, 이들은 인(P) 또는 비소(As)와 같은 n 타입 도펀트로 도핑된 실리콘(Si)을 포함할 수 있다. 소스/드레인 피처들(258)이 p 타입일 때, 이들은 붕소(B) 또는 갈륨(Ga)과 같은 p 타입 도펀트로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 소스/드레인 피처들(258)의 도핑은 그들의 성막과 함께 인 시튜로(in situ) 또는 접합 주입 프로세스와 같은 주입 프로세스를 사용하여 엑스 시튜로(ex situ) 수행될 수 있다. 딥 소스/드레인 리세스(254S)에 형성된 소스/드레인 피처(258)는 소스/드레인 리세스들(254)에 형성된 다른 소스/드레인 피처들(258)보다 워크피스(200)의 후면을 향해 더 깊게 연장되는 연장된 하단 부분(258B)을 갖는다. 연장된 하단 부분(258B)은 후속 제조 프로세스들에서 후면 자기 정렬된 소스/드레인 콘택을 형성하기 위한 공간을 확보한다. 위에서 논의된 바와 같이, 도 14a에 도시된 바와 같은 예시된 실시예에서, 연장된 하단 부분(258B)을 갖는 소스/드레인 피처(258)는 소스 영역에 형성된 소스 피처이고, 그 양측 상의 다른 2개의 소스/드레인 피처들(258)은 드레인 영역들에 형성된 드레인 피처들이다. 그러나, 대안적으로 연장된 하단 부분(258B)을 갖는 소스/드레인 피처(258)는 드레인 피처일 수 있고, 그 양측 상의 다른 2개의 소스/드레인 피처들(258)은 소스 피처들일 수 있다. 본 개시물에서, 소스 및 드레인은 상호교환 가능하게 사용된다. 또한 도 14a에 도시된 바와 같이, 소스/드레인 리세스들(254) 및 딥 소스/드레인 리세스(254S)의 측벽의 단차 영역에서, 소스/드레인 피처들(258)의 패싯(facet)들은 소스/드레인 피처들(258)과 제2 유전체 핀들(224) 및 격리 피처(216)와 같은 유전체 피처들 사이에 보이드들(260)을 트랩핑할 수 있다. 비교로서, 제1 유전체 핀(218) 측면 상의 딥 소스/드레인 리세스(254S) 및 소스/드레인 리세스들(254)의 직선 측벽들로 인해, 예시된 실시예에 도시된 바와 같이 직선 측벽 상에 보이드들(260)이 형성되지 않을 수 있다.
여전히 도 14a 내지 도 14c를 참조하면, 방법(100)은 콘택 에칭 스탑 층(CESL, contact etch stop layer)(262) 및 층간 유전체(ILD)(264) 층이 워크피스(200)의 전면 상에 성막되는 블록(126)(도 1a)을 포함한다. 예시적인 프로세스에서, CESL(262)은 먼저 워크피스(200) 위에 컨포멀하게 성막되고 ILD 층(264)은 CESL(262) 위에 블랭킷 성막된다. CESL(262)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 및/또는 당업계에 공지된 다른 재료들을 포함할 수 있다. CESL(262)은 ALD, 플라즈마 강화 화학 기상 증착(PECVD) 프로세스 및/또는 다른 적합한 성막 또는 산화 프로세스들을 사용하여 성막될 수 있다. 몇몇 실시예들에서, ILD 층(264)은 테트라에틸오르토실리케이트(TEOS, tetraethylorthosilicate) 산화물, 비-도핑된 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), 용융 실리카 유리(FSG, fused silica glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 붕소 도핑된 실리콘 유리(BSG, boron doped silicon glass), 및/또는 다른 적합한 유전체 재료들과 같은 재료들을 포함한다. ILD 층(264)은 스핀-온 코팅, FCVD 프로세스, 또는 다른 적합한 성막 기법에 의해 성막될 수 있다. 몇몇 실시예들에서, ILD 층(264)의 형성 후에, 워크피스(200)는 ILD 층(264)의 무결성을 개선하기 위해 어닐링될 수 있다. 과잉 재료들(게이트 상단 하드 마스크(246)를 포함)을 제거하기 위해 그리고 더미 게이트 스택들(240)의 더미 전극(244)의 상부면들을 노출시키기 위해, 평탄화 프로세스(예컨대, CMP 프로세스)가 워크피스(200)에 수행되어 평탄한 상부면을 제공할 수 있다. 더미 전극들(244)의 상부면들은 평탄한 상부면 상에 노출된다.
도 15a 내지 도 15c를 참조하면, 방법(100)은 더미 게이트 스택들(240) 및 희생 층들(206)이 선택적으로 제거되는 블록(128)(도 1a)을 포함한다. 블록(126)의 끝에 노출된 더미 게이트 스택들(240)은 선택적 에칭 프로세스에 의해 워크피스(200)로부터 제거된다. 선택적 에칭 프로세스는 선택적 습식 에칭 프로세스, 선택적 건식 에칭 프로세스, 또는 이들의 조합일 수 있다. 도시된 실시예들에서, 선택적 에칭 프로세스는 채널 층들(208) 및 게이트 스페이서들(252)을 실질적으로 손상시키지 않고 더미 유전체 층(242) 및 더미 전극(244)을 선택적으로 제거한다. 더미 게이트 스택들(240)의 제거는 채널 영역들 위에 게이트 트렌치들(266)을 초래한다. 더미 게이트 스택들(240)의 제거 후에, 채널 영역들의 채널 층들(208), 희생 층들(206), 및 클래딩 층(226)이 게이트 트렌치들(266)에서 노출된다. 후속하여, 블록(128)에서의 동작들은 채널 층들(208)을 릴리즈(release)하기 위해 게이트 트렌치들(266)로부터 희생 층들(206) 및 클래딩 층들(226)을 선택적으로 제거한다. 블록(128)의 끝에 릴리즈된 채널 층들(208)은 또한 채널 부재들(208)로 표시된다. 채널 부재들(208)이 시트 또는 나노시트와 유사한 도시된 실시예들에서, 채널 부재 릴리즈 프로세스는 또한 시트 형성 프로세스로 지칭될 수 있다. 채널 부재들(208)은 Z 방향을 따라 수직으로 적층된다. 모든 채널 부재들(208)은 제2 유전체 핀들(224)로부터 이격되어 있는 반면, 제1 유전체 핀(218)과 인접하는 채널 부재들(208)의 일부는 제1 유전체 핀(218)의 측벽들로부터 측방향으로 연장된다. 희생 층들(206) 및 클래딩 층(226)의 선택적 제거는 선택적 건식 에칭, 선택적 습식 에칭, 또는 다른 선택적 에칭 프로세스들에 의해 구현될 수 있다. 몇몇 실시예들에서, 선택적 습식 에칭은 수산화암모늄(NH4OH), 불화수소(HF), 과산화수소(H2O2), 또는 이들의 조합(예를 들어, 수산화암모늄-과산화수소-물 혼합물을 포함하는 APM 에칭)을 포함한다. 몇몇 대안적인 실시예들에서, 선택적 제거는 실리콘 게르마늄 산화에 이은 실리콘 게르마늄 산화물 제거를 포함한다. 예를 들어, 산화는 오존 세정에 의해 제공될 수 있고, 그 후 실리콘 게르마늄 산화물이 NH4OH와 같은 에천트에 의해 제거된다. 채널 영역들로부터 희생 층들(206) 및 클래딩 층(226))을 제거하면, 유전체 핀들(218 및 224), 채널 부재들(208), 위에 놓인 반도체 층(208B)의 상부면, 내부 스페이서 피처들(258), 및 격리 피처(216)가 게이트 트렌치들(266)에서 노출된다.
도 16a 내지 도 16c를 참조하면, 방법(100)은 제1 유전체 핀(218) 및 제2 유전체 핀들(224)이 외부 유전체 층들(제1 유전체 층(220) 및 제3 유전체 층(228))을 선택적으로 제거함으로써 폭이 얇아지는 블록(130)(도 1a)을 포함한다. 유전체 핀들(218 및 224)의 씨닝은 형성될 기능적 게이트 구조물들에서 다양한 유전체 및 금속성 층들의 성막을 결과적으로 용이하게 하는 더 큰 게이트 트렌치 체적을 제공한다. 게이트 트렌치들(266)에 노출된 유전체 층들(220 및 228)은 선택적 에칭 프로세스에 의해 채널 영역들로부터 제거된다. 선택적 에칭 프로세스는 선택적 습식 에칭 프로세스, 선택적 건식 에칭 프로세스, 또는 이들의 조합일 수 있다. 도시된 실시예들에서, 선택적 에칭 프로세스는 유전체 층들(222 및 230)을 실질적으로 손상시키지 않으면서 유전체 층들(220 및 228)을 선택적으로 제거한다. 위에서 논의된 바와 같이, 유전체 층들(220 및 228)은 동일하거나 유사한 조성들을 포함할 수 있고, 선택적 에칭 프로세스는 단일 스테이지에서 두 유전체 층들을 제거할 수 있고; 대안적으로, 유전체 층들(220 및 228)은 상이한 조성들을 포함할 수 있고, 선택적 에칭 프로세스는 유전체 층들(220 및 228) 중 하나를 향하는 제1 스테이지 및 다른 층을 향하는 제2 스테이지를 포함할 수 있다. 도 16b에 도시된 바와 같이, 채널 부재들(208)과 제2 유전체 층(222) 사이에 샌드위칭된 제1 유전체 층(220)의 일부 부분들 및 제2 유전체 층(222)과 격리 피처(216) 사이에 적층된 제1 유전체 층(220)의 일부 부분들은 에천트(들)에 대한 그들의 덜 노출된 영역과 그에 따라 더 작은 에칭 레이트로 인해 남아있을 수 있다. 유사하게, 제4 유전체 층(230)과 격리 피처(216) 사이에 적층된 제3 유전체 층(228)의 일부 부분들은 남아 있을 수 있다. 또한, 제2 유전체 층(222)과 격리 피처(216) 사이에 적층된 제1 유전체 층(220)의 부분들은 제2 유전체 층(222)보다 더 큰 폭을 가질 수 있고, 제1 유전체 핀(218)과 인접하는 위의 채널 부재들(208)의 차폐로 인해 아래의 격리 피처(216)를 완전히 덮을 수 있다. 비교로서, 제4 유전체 층(230)과 격리 피처(216) 사이에 적층된 제3 유전체 층(228)의 부분들은 제4 유전체 층(230)과 동일하거나 더 작은 폭을 가질 수 있고 아래의 격리 피처(216)가 노출된다. 도시되지 않았지만, 몇몇 대안적인 실시예들에서, 선택적 에칭 프로세스는 게이트 트렌치들(266)로부터 유전체 층들(220 및 228)을 완전히 제거할 수 있어, 채널 부재들(208)이 제1 유전체 핀(218) 및 제2 유전체 핀(224) 모두로부터 이격된다.
도 17a 내지 도 17c를 참조하면, 방법(100)은 게이트 구조물들(270)(기능적 게이트 구조물들(270) 또는 금속 게이트 구조물들(270)로도 또한 공지됨)이 채널 부재들(208) 각각과 맞물리도록 게이트 트렌치들(266)에 형성되는 블록(132)(도 1b)을 포함한다. 게이트 구조물들(270) 각각은 채널 부재들(208) 상에 배치된 게이트 유전체 층(272) 및 게이트 유전체 층(272) 위의 게이트 전극 층(274)을 포함한다. 몇몇 실시예들에서, 게이트 유전체 층(272)은 계면 층 및 하이-k 유전체 층을 포함한다. 계면 층은 실리콘 산화물을 포함할 수 있으며, 사전 세정 프로세스의 결과로서 형성될 수 있다. 예시적인 사전 세정 프로세스는 RCA SC-1(암모니아, 과산화수소 및 물) 및/또는 RCA SC-2(염산, 과산화수소 및 물)의 사용을 포함할 수 있다. 사전 세정 프로세스는 채널 부재들(208)의 노출된 표면들을 산화시켜 계면 층을 형성한다. 그 다음 하이-k 유전체 층은 ALD, CVD 및/또는 다른 적합한 방법들을 사용하여 계면 층 위에 성막된다. 하이-k 유전체 층은 하이-k 유전체 재료들을 포함한다. 일 실시예에서, 하이-k 유전체 층은 하프늄 산화물을 포함할 수 있다. 대안적으로, 하이-k 유전체 층은 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO) 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 이들의 조합들, 또는 다른 적합한 재료와 같은 다른 하이-k 유전체들을 포함할 수 있다. 게이트 유전체 층(272)의 형성 후에, 게이트 전극 층(274)이 게이트 유전체 층(272) 위에 성막된다. 게이트 전극 층(274)은 적어도 하나의 일함수 층 및 금속 충전 층을 포함하는 다층 구조물일 수 있다. 예를 들어, 적어도 하나의 일함수 층은 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄(TaAl), 탄탈륨 알루미늄 질화물(TaAlN), 탄탈륨 알루미늄 탄화물(TaAlC), 탄탈륨 탄질화물(TaCN), 또는 탄탈륨 탄화물(TaC)을 포함할 수 있다. 금속 충전 층은 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 탄탈륨 실리콘 질화물(TaSiN), 구리( Cu), 다른 내화 금속들, 또는 다른 적합한 금속 재료들, 또는 이들의 조합을 포함할 수 있다. 다양한 실시예들에서, 게이트 전극 층(274)은 ALD, PVD, CVD, e-빔 증발, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 도면들에 명시적으로 도시되어 있지는 않지만, 게이트 구조물들(270)은 결합 게이트 구조물서 성막되고, 그 후 유전체 핀들(218 및 224)이 결합 게이트 구조물을 서로 분리되는 게이트 구조물들(270)로 분리할 때까지 에치백된다. 유전체 핀들(218 및 224)은 또한 이웃하는 게이트 구조물들(270) 사이에 전기적 격리를 제공한다. 게이트 구조물들(270)의 에치백은 질산, 염산, 황산, 수산화암모늄, 과산화수소, 또는 이들의 조합을 사용하는 선택적 습식 에칭 프로세스를 포함할 수 있다. 도 17b에 도시된 바와 같이, 게이트 구조물들(270)은 나머지 제1 유전체 층(220)이 그 사이의 갭들을 채우기 때문에 제1 유전체 핀(218)과 인접한 채널 부재들(208) 사이에서 연장되지 않는다. 대안적으로, 블록(130)에서의 동작들과 관련하여 위에서 논의된 바와 같이, 유전체 층들(220 및 228)이 몇몇 경우에 게이트 트렌치들(266)로부터 완전히 제거되는 경우, 채널 부재들(208) 각각은 따라서 각각의 게이트 구조물(270)에 의해 랩핑된다.
도 18a 내지 도 18c를 참조하면, 방법(100)은 금속 캡 층(276), 자기 정렬된 캡(SAC, self-aligned cap) 층(278), 및 게이트 컷 피처(280)가 워크피스(200)의 전면에 형성되는 블록(134)(도 1b)을 포함한다. 몇몇 실시예들에서, 금속 캡 층(276)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐(W), 루테늄(Ru), 코발트(Co), 또는 니켈(Ni)을 포함할 수 있고, PVD, CVD 또는 금속 유기 화학 기상 증착(MOCVD, metal organic chemical vapor deposition)을 사용하여 성막될 수 있다. 일 실시예에서, 금속 캡 층(276)은 FFW(fluorine-free tungsten)와 같은 텅스텐(W)을 포함하고, PVD에 의해 성막된다. 금속 캡 층(276)이 MOCVD에 의해 성막되는 몇몇 대안적인 실시예들에서, 금속 캡 층(276)의 성막은 게이트 구조물들(270) 상에 선택적으로 성막될 수 있다. 금속 캡 층(276)의 성막 후에, SAC 층(278)은 CVD, PECVD, 또는 적합한 성막 프로세스에 의해 워크피스(200) 위에 성막된다. SAC 층(278)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 옥시탄질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 포토리소그래피 프로세스들 및 에칭 프로세스들은 그 후 예시된 실시예에서 제1 유전체 핀(218)과 같은 유전체 핀들의 상부면들을 노출시키기 위해 성막된 SAC 층(278)을 에칭하여 게이트 컷 개구들을 형성하도록 수행된다. 그 후, 유전체 재료가 성막되고 CMP 프로세스에 의해 평탄화되어 게이트 컷 개구들에 게이트 컷 피처들(280)을 형성한다. 게이트 컷 피처들(280)을 위한 유전체 재료는 HDPCVD, CVD, ALD, 또는 적합한 성막 기법을 사용하여 성막될 수 있다. 몇몇 경우에, 게이트 컷 피처들(280)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 옥시탄질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 지르코늄 산화물, 지르코늄 질화물, 지르코늄 알루미늄 산화물, 하프늄 산화물, 또는 적합한 유전체 재료를 포함할 수 있다. 몇몇 실시예들에서, 게이트 컷 피처들(280) 및 SAC 층(278)은 에칭 선택도를을 도입하기 위해 상이한 조성들을 가질 수 있다.
도 19a 내지 도 19c를 참조하면, 방법(100)은 블록(136)(도 1b)을 포함하며, 여기서 하나 이상의 전면 MEOL(middle-end-of-line) 및 전면 BEOL(back-end-of-line) 프로세스들이 수행되어 유전체 층들에 내장된 콘택들, 비아들, 및 금속 라인들(금속 배선 층으로도 또한 공지됨)으로 하나 이상의 상호연결 층을 형성한다. 몇몇 실시예들에서, 블록(136)에서의 동작들은 소스/드레인 콘택들(282), 소스/드레인 콘택 비아들(284), 게이트 콘택들(286), 게이트 콘택 비아들(288), 추가 ILD 층(290), 금속간 유전체(IMD) 층들(291), IMD 층들(291)의 유전체 층들의 금속 라인들, 콘택 패드들 등을 형성하는 단계를 포함한다. 워크피스(200)는 패시베이션 층들 및/또는 워크피스(200)의 전면 상에 구축된 다른 층들을 더 포함할 수 있다. 이들 층 및 하나 이상의 상호연결 층은 다양한 트랜지스터들의 게이트, 소스 및 드레인 전극들 뿐만 아니라, 워크피스(200)의 다른 회로들을 연결하여, 부분적으로 또는 전체적으로 집적 회로를 형성한다.
여전히 도 19a 내지 도 19c를 참조하면, 방법(100)은 캐리어(292)가 워크피스(200)의 전면에 부착되는 블록(138)(도 1b)을 포함한다. 캐리어(292)는 몇몇 실시예들에서 실리콘 웨이퍼일 수 있다. 블록(138)에서의 동작들은 직접 본딩, 하이브리드 본딩, 접착제 사용, 또는 다른 본딩 방법들과 같은 임의의 적합한 부착 프로세스들을 사용할 수 있다. 예시된 실시예에서, 접착 층(294)은 워크피스(200)의 전면 상에 형성되고 캐리어(292)를 워크피스(200)의 전면에 연결한다. 블록(138)에서의 동작들은 정렬, 어닐링, 및/또는 다른 프로세스들을 더 포함할 수 있다. 캐리어(292)의 부착은 워크피스(200)가 거꾸로 뒤집히는 것을 허용한다. 이것은 워크피스(200)가 추가 프로세싱을 위해 워크피스(200)의 후면으로부터 접근가능하게 한다. 워크피스(200)는 다음 도면들, 즉 도 20a 내지 도 32c에서 거꾸로 뒤집혀 있음에 유의한다.
도 20a 내지 도 20c를 참조하면, 방법(100)은 블록(140)(도 1b)을 포함하며, 여기서 워크피스(200)는 위에 놓인 반도체 층(208B) 및 격리 피처(216)가 워크피스(200)의 후면으로부터 노출될 때까지 워크피스(200)의 후면으로부터 씨닝된다. 예시적인 씨닝 프로세스는 제1 스테이지에서 기판(202)을 제거하고 제2 스테이지에서 하단 희생 층(206B)을 제거하는 것을 포함할 수 있다. 몇몇 실시예들에서, 씨닝 프로세스의 제1 스테이지는 기판(202)을 완전히 제거하기 위한 기계적 연마 프로세스를 포함하는 반면, 하단 희생 층(206B)은 기계적 연마 스탑 층으로서 기능한다. 몇몇 실시예들에서, 씨닝 프로세스의 제1 스테이지는 기계적 연마 프로세스 및 화학적 연마 프로세스를 포함한다. 상당한 양의 기판(202)이 기계적 연마 프로세스 동안 제거될 수 있다. 그 후, 화학적 씨닝 프로세스는 기판(202)을 완전히 제거하기 위해 워크피스의 후면에 에칭 화학물질을 적용할 수 있는 한편, 하단 희생 층(206B)은 에칭 스탑 층으로서 기능할 수 있다. 유사하게, 몇몇 실시예들에서, 씨닝 프로세스의 제2 스테이지는 하단 희생 층(206B)을 완전히 제거하기 위한 기계적 연마 프로세스를 포함하는 반면, 위에 놓인 반도체 층(208B)(및/또는 격리 피처(216))은 기계적 연마 스탑 층으로서 기능한다. 몇몇 실시예들에서, 씨닝 프로세스의 제2 스테이지는 기계적 연마 프로세스 및 화학적 연마 프로세스를 포함한다. 상당한 양의 하단 희생 층(206B)이 기계적 연마 프로세스 동안 제거될 수 있다. 그 후, 화학적 씨닝 프로세스는 하단 희생 층(206B)을 완전히 제거하기 위해 워크피스의 후면에 에칭 화학물질을 적용할 수 있는 한편, 위에 놓인 반도체 층(208B) 및 격리 피처(216)는 에칭 스탑 층으로서 기능할 수 있다.
도 21a 내지 도 21c를 참조하면, 방법(100)은 블록(142)(도 1b)을 포함하며, 여기서 격리 피처(216)는 워크피스(200)의 후면 위에 트렌치들(296)을 형성하도록 선택적으로 에칭된다. 트렌치들(296)은 유전체 핀들(218 및 224), 특히 제1 유전체 층(220) 및 제3 유전체 층(228)을 노출시키고, 소스/드레인 영역에서 보이드들(260)을 트랩핑하는 소스/드레인 피처들(258)의 패싯들을 노출시키고, 또한 채널 영역들의 게이트 구조물들(270)의 유전체 핀들(218 및 224) 및 게이트 유전체 층(272)을 노출시킨다. 몇몇 실시예들에서, 블록(142)에서의 동작들은, 격리 피처(216)의 유전체 재료들에 선택적이도록 튜닝되고 위에 놓인 반도체 층(208B), 소스/드레인 피처들(258), 유전체 핀들(218 및 224), 및 게이트 유전체 층(272)에 대해 에칭하지 않는(또는 최소로 에칭하는) 에칭 프로세스를 적용한다. 선택적 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭 및/또는 다른 적합한 에칭 방법들일 수 있다.
도 22a 내지 도 22c를 참조하면, 방법(100)은 제1 유전체 층(220) 및 제3 유전체 층(228)의 노출된 부분들이 트렌치들(296)로부터 선택적으로 에칭되는 블록(144)(도 1b)을 포함한다. 위에서 논의된 바와 같이, 제1 유전체 층(220) 및 제2 유전체 층(222), 뿐만 아니라, 제3 유전체 층(228) 및 제4 유전체 층(230)은 에칭 선택도를 달성하기 위해 상이한 재료 조성들(예컨대 유전체 층들(220 및 228)을 위한 하이-k 유전체 재료(들), 유전체 층들(222 및 230)을 위한 로우-k 유전체 재료(들))을 포함한다. 블록(144)에서의 동작들은 제1 유전체 층(220) 및 제3 유전체 층(228)의 재료들(예를 들어, 하이-k 유전체 재료(들))에 선택적이도록 튜닝되고, 제2 유전체 층(222) 및 제4 유전체 층(230)에 대해 에칭하지 않는(또는 최소로 에칭하는) 에칭 프로세스를 적용한다. 또한, 예시된 실시예에서, (하이-k 유전체 재료(들)와 같은) 공통 또는 유사한 조성들은 동일한 선택적 에칭 프로세스에서 트렌치들(296)로부터 유전체 층들(220 및 228)과 함께 게이트 유전체 층(272)의 노출된 부분들의 선택적이고 동시적인 제거를 허용한다. 선택적 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭 및/또는 다른 적합한 에칭 방법들일 수 있다. 도 22a 및 도 22b에 도시된 바와 같이, 트렌치들(296)로부터의 유전체 층들(220 및 228)의 제거는 제2 유전체 층(222), 제4 유전체 층(230), 및 게이트 전극 층(274)을 노출시킨다.
도 23a 내지 도 23c를 참조하면, 방법(100)은 트렌치들(296)로부터 제2 유전체 층(222) 및 제4 유전체 층(230)을 선택적으로 에칭함으로써 트렌치들(296)이 연장되는 블록(146)(도 1b)을 포함한다. 트렌치들(296)로부터의 유전체 층들(222 및 230)의 제거는 소스/드레인 영역들에서 제3 유전체 층(228) 및 CESL(262)을 노출시키고 채널 영역들에서 게이트 유전체 층(272), 금속 캡 층(276) 및 게이트 컷 피처(280)를 노출시킨다. 블록(146)에서의 동작들은 제2 유전체 층(222) 및 제4 유전체 층(230)의 재료들(예를 들어, 로우-k 유전체 재료(들))에 선택적이도록 튜닝되고, 제3 유전체 층(228) 및 게이트 유전체 층(272)에 대해 에칭하지 않는(또는 최소로 에칭하는) 에칭 프로세스를 적용한다. 선택적 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭 및/또는 다른 적합한 에칭 방법들일 수 있다. 그러나 몇몇 대안적인 실시예들에서, 제3 유전체 층(228) 및 게이트 유전체 층(272)은 또한 트렌치들(296)의 체적을 추가로 확대하기 위해 선택적 에칭 프로세스의 추가 스테이지에서 블록(146)에서 제거될 수 있다.
도 24a 내지 도 24c를 참조하면, 방법(100)은 밀봉 층(298)이 워크피스(200)의 후면 위에 성막되고 트렌치들(296) 내의 에어 갭들(300)을 캡핑하는 블록(148)(도 1b)을 포함한다. 밀봉 층(298)의 성막은 또한 캡핑 프로세스로서 지칭된다. 몇몇 실시예들에서, 밀봉 층(298)의 성막 재료는 SiN, SiOCN, SiOC, SiCN, 이들의 조합들, 또는 다른 적합한 재료(들)를 포함한다. 밀봉 층(298)은 CVD, PVD, PE-CVD, 코팅 프로세스, 또는 다른 적합한 성막 기법들에 의해 성막될 수 있다. 실시예에서, 밀봉 층(298)은 PE-CVD 프로세스에 의해 성막되며, 성막 유전체 재료들이 좁은 개구의 상단에 합쳐지게 하는 것이 더 쉽다. PE-CVD 프로세스의 파라미터들(예를 들어, 압력, 온도 및 가스 점도)은 유전체 재료들을 성막하는 갭 충전 거동이 트렌치들(296)을 완전히 채우지 않고 에어 갭들(300)을 유지하는 방식으로 튜닝된다. 본 실시예에서, PE-CVD 프로세스는 약 0.75 torr 미만의 압력 및 약 75 ℃보다 높은 온도를 갖는 설정을 사용한다. 따라서, 밀봉 층(298)의 유전체 재료는 트렌치들(296)의 하부 부분에 상당한 양이 성막되지 않고 트렌치들(296)의 개구들을 둘러쌀 수 있고 에어 갭들(300)을 유지할 수 있다. 에어 갭들(300)은 채널 영역로부터 인접한 소스/드레인 영역들로 연속적으로 연장될 수 있어, 인접한 게이트 구조물들(270) 사이에 그리고 또한 인접한 소스/드레인 피처들(258) 사이에 격리를 제공한다. 밀봉 층(298)의 유전체 재료의 성막 동안 사용되는 가스(들) 또는 에어 갭들(3300) 내로 확산될 수 있는 임의의 다른 종과 같은 가스(들)가 에어 갭들(300)에 있을 수 있다. 블록(148)에서의 동작들은 CMP 프로세스와 같은 평탄화 프로세스를 시일 층(298)에 수행하여 워크피스(200)의 후면으로부터 과도한 유전체 재료들을 제거하고 위에 놓인 반도체 층(208B)을 노출시키는 단계를 포함할 수 있다. 제1 유전체 층(220)의 나머지 부분들(채널 부재들(208) 중 일부의 측방향 단부들에 접하는)과 함께 에어 갭 함유 밀봉 층(298)은 격리를 제공하기 위해 인접한 게이트 구조물들(270) 사이에 측방향으로 적층된 격리 구조물을 규정한다. 격리 구조물은 또한 게이트 격리 구조물 또는 하이브리드 핀들로 지칭될 수 있다.
도 24a 내지 도 24c에 도시된 바와 같은 일 실시예에서, 에어 갭들(300)은 게이트 구조물들(270)의 하부면(워크피스(200)의 후면에 근접한 표면으로서 규정됨) 아래에 머문다. 도 25a 내지 도 25c에 도시된 바와 같은 다른 실시예에서, 에어 갭들(300)은 게이트 구조물들(270)의 하부면을 넘어 연장될 수 있다. 게이트 구조물들(270)의 하부면 너머로 에어 갭들(300)을 확장하는 것은 게이트 구조물들(270) 사이의 격리를 개선하는 것을 돕는다. 도 26a 내지 도 26c에 도시된 바와 같은 또 다른 실시예에서, 하나의 트렌치(296) 내의 길게된(elongated) 연속적인 에어 갭 대신에, 블록(148)에서의 캡핑 프로세스는 하나의 트렌치(296)에 수직으로 적층된 일련의 더 작은 에어 갭들(300)을 생성할 수 있다. 최하부의 더 작은 에어 갭(300)은 게이트 구조물(270)의 하부면 너머로 연장될 수 있다. 도 27a 내지 도 27c에 도시된 또 다른 실시예에서, 블록(146)과 관련하여 위에서 논의된 바와 같이, 제3 유전체 층(228) 및 게이트 유전체 층(272)은 밀봉 층(298)의 성막 이전에 트렌치들(296)로부터 제거될 수 있다. 제3 유전체 층(228) 및 게이트 유전체 층(272)을 제거함으로써, 밀봉 층(298)은 소스/드레인 영역들의 소스/드레인 피처들(258)의 측벽들 상에 그리고 채널 영역들의 게이트 전극 층(274)의 측벽들 상에 성막된다. 제3 유전체 층(228) 및 게이트 유전체 층(272)을 제거하는 것의 한 가지 이점은 트렌치들(296)이 Y 방향을 따라 확장될 수 있어 더 큰 체적을 갖는 에어 갭들의 형성을 허용하여 결국 격리를 더욱 향상시키고 기생 커패시턴스를 감소시킨다는 것이다.
도 28a 내지 도 28c를 참조하면, 방법(100)은 게이트 구조물들(270) 및 소스/드레인 피처들(258)의 후면 위에 트렌치들(302)을 형성하기 위해 위에 놓인 반도체 층(208B)이 선택적으로 에칭되는 블록(150)(도 1b)을 포함한다. 트렌치들(302)은 워크피스(200)의 후면으로부터 소스/드레인 피처들(258)의 표면들을 노출시킨다. 하나의 예시적인 프로세스에서, 블록(150)에서의 동작들은 위에 놓인 반도체 층(208B)의 반도체 재료(예를 들어, 실리콘)에 선택적이도록 튜닝되고 게이트 구조물들(270) 및 소스/드레인 피처들(258)에 대해 에칭하지 않는(또는 최소로 에칭하는) 에칭 프로세스를 적용한다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭 및/또는 다른 에칭 방법들일 수 있다.
도 29a 내지 도 29c를 참조하면, 방법(100)은 트렌치들(302)을 채우기 위해 하나 이상의 유전체 재료를 갖는 유전체 층(304)이 있는 블록(152)(도 1b)을 포함한다. 몇몇 실시예들에서, 유전체 층(304)은 La2O3, Al2O3, SiOCN, SiOC, SiCN, SiO2, SiC, ZnO, ZrN, Zr2Al3O9, TiO2, TaO2, ZrO2, HfO2, Si3N4, Y2O3, AlON, TaCN, ZrSi, 또는 다른 적합한 재료(들) 중 하나 이상을 포함할 수 있고, PE-CVD, F-CVD 또는 다른 적합한 방법들에 의해 형성될 수 있다. 블록(152)에서의 동작들은 또한 CMP 프로세스와 같은 평탄화 프로세스를 유전체 층(304)에 수행하여 워크피스(200)의 후면으로부터 과도한 유전체 재료들을 제거하고 소스 피처(258)의 확장된 하단 부분(258B)을 노출시키는 단계를 포함한다.
도 30a 내지 도 30c를 참조하면, 방법(100)은 소스 피처(258)의 연장된 하단 부분(258B)을 도전성 조성물들로 대체함으로써 후면 자기 정렬된 소스/드레인 콘택(306)이 형성되는 블록(154)(도 1b)을 포함한다. 후면 자기 정렬된 소스/드레인 콘택(306)을 형성하기 위한 예시적인 프로세스는 밀봉 층(298) 및 유전체 층(304)에 대한 에칭 없이(또는 최소 에칭으로) 확장된 하단 부분(258B)의 에피택셜 반도체 재료에 대해 튜닝되는 선택적 에칭 프로세스에서 확장된 하단 부분(258B)를 리세싱하여, 소스/드레인 콘택 홀을 형성하는 단계를 포함한다. 선택적 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭 및/또는 다른 적합한 에칭 방법들일 수 있다. 선택적 에칭 프로세스는 또한 후속 실리사이드 형성을 위한 공간(room)을 만들도록 유전체 층(304)에 의해 덮인 다른 소스/드레인 피처들(258)와 같거나 그보다 낮은 레벨로 소스/드레인 콘택 홀에 노출되는 소스 피처(258)를 리세싱할 수 있다. 실시예에서, 블록(154)에서의 동작들은 소스 피처(258)와 후면 자기 정렬된 소스/드레인 콘택(306) 사이에 실리사이드 피처(미도시)를 형성하여 콘택 저항을 더 감소시킨다. 일 예에서, 하나 이상의 금속이 소스/드레인 콘택 홀 내로 성막된 후 워크피스(200)에 대한 어닐링 프로세스가 수행되어, 실리사이드 피처를 생성하도록 하나 이상의 금속과 소스 피처(258) 사이의 반응을 유발한다. 하나 이상의 금속은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 백금(Pt), 이테르븀(Yb), 이리듐(Ir), 에르븀(Er), 코발트(Co), 또는 이들의 조합(예를 들어, 둘 이상의 금속의 합금)을 포함할 수 있고, CVD, PVD, ALD, 또는 다른 적합한 방법들을 사용하여 성막될 수 있다. 실리사이드 피처는 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 이들의 조합, 또는 다른 적합한 화합물들을 포함할 수 있다. 대안적으로, 실리사이드 형성은 건너뛸 수 있고 후면 자기 정렬된 소스/드레인 콘택(306)은 소스 피처(258)와 직접 접촉한다. 후면 자기 정렬된 소스/드레인 콘택(306)은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 다른 금속들을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 다른 적합한 프로세스들에 의해 형성될 수 있다. 후면 자기 정렬된 소스/드레인 콘택(306)은 밀봉 층(298)에 의해 둘러싸인다.
도 19a 내지 도 19c를 참조하면, 방법(100)은 블록(156)(도 1b)을 포함하며, 여기서 하나 이상의 후면 MEOL(middle-end-of-line) 및 BEOL(back-end-of-line) 프로세스들이 수행되어 유전체 층들에 내장된 콘택들, 비아들, 및 금속 라인들(금속 배선 층으로도 또한 공지됨)으로 하나 이상의 상호연결 층을 형성한다. 몇몇 실시예들에서, 블록(156)에서의 동작들은 워크피스(200)의 후면 상의 유전체 층들에 매립된 후면 파워 레일들(310)을 갖는 하나 이상의 후면 상호연결 층(308)을 형성하는 단계를 포함한다. 후면 전력 레일들(310)은 콘택들, 비아들, 금속 라인들, 및/또는 다른 도전성 피처들을 포함할 수 있다. 예시된 실시예에서, 후면 전력 레일들(310)의 상부 부분들은 후면 제1 레벨 금속(M0) 트랙(314)의 일부인 후면 금속 라인(312)을 통해 후면 자기 정렬된 소스/드레인 콘택(306)에 전기적으로 연결된다. 실시예에서, 후면 전력 레일들(310)은 다마신 프로세스, 듀얼 다마신 프로세스, 금속 패터닝 프로세스, 또는 다른 적합한 프로세스를 사용하여 형성될 수 있다. 후면 전력 레일들은 텅스텐(W), 코발트(Co), 몰리브덴(Mo), 루테늄(Ru), 구리(Cu), 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 다른 금속들을 포함할 수 있으며, CVD, PVD, ALD, 도금 또는 다른 적합한 프로세스들에 의해 성막될 수 있다. 후면 전력 레일들을 갖는 것은 후면 자기 정렬된 소스/드레인 콘택(306)을 포함하는 소스/드레인 콘택들 및 비아들에 직접 연결하기 위해 워크피스(200)에서 이용 가능한 금속 트랙들의 수를 유리하게 증가시킨다. 후면 전력 레일들은 워크피스(200)의 전면 상의 전면 제1 레벨 금속(M0) 트랙들보다 더 넓은 치수를 가질 수 있으며, 이는 후면 전력 레일 저항을 유리하게 감소시킨다. 주목해야 할 것은, 도 31c에 도시된 바와 같은 결과적인 구조물은 소스 피처(258)의 2개의 측면들 상에 있는 2개의 드레인 피처들(258)에 전기적으로 연결하기 위한 다른 드레인 콘택들(또는 콘택 플러그들)을 나타내지 않지만, 다양한 다른 실시예에서 도 32a 내지 도 32c에 도시된 금속 콘택 플러그들(316) 및 소스/드레인 콘택 비아들(318)과 같은 이러한 도전성 피처들이 워크피스(200)의 전면 상에 형성될 수 있으며, 이는 후면 전력 레일들에 의해 바이어싱되지 않는 다른 소스/드레인 피처들에 대한 전기적 결합을 제공한다는 점이다. 블록(136)과 관련하여 위에서 논의된 바와 같이, 금속 콘택 플러그들(316) 및 소스/드레인 콘택 비아들(318)은 하나 이상의 전면 MEOL 또는 BEOL 프로세스에서 형성될 수 있다.
블록(158)에서, 방법(100)(도 1b)은 워크피스(200)에 대한 추가 제조 프로세스들을 수행한다. 예를 들어, 이것은 워크피스(200)의 후면 상에 더 많은 상호연결 층들을 형성하고, 워크피스(200)의 후면 상에 패시베이션 층들을 형성하고, 다른 BEOL 프로세스들을 수행하고, 캐리어(292)를 제거할 수 있다.
도 32b를 참조한다. 방법(100)의 결론에 따라, Y-Z 평면의 예시된 단면도에서, 에어 갭들(300)에 의해 분리된 3개의 MBC 트랜지스터들(T-1, T-2, T-3)이 형성된다. 각각의 MBC 트랜지스터는 하나 이상의 채널 부재(208)와 맞물리는 게이트 구조물(270)을 포함한다. MBC 트랜지스터(T-1)에서, 게이트 구조물(270)은 각각의 채널 부재(208)의 4개의 측면 모두를 랩핑한다. MBC 트랜지스터(T-1)는 나노시트 트랜지스터로 지칭될 수 있다. 비교로서, MBC 트랜지스터들(T-2 및 T-3)의 채널 부재들(208)은 에어 갭 함유 밀봉 층(298)을 포함하는 하이브리드 핀의 측벽들과 접촉하고 그 측벽들로부터 유래하기 때문에, 게이트 구조물들(270)은 3개의 다른 측면들로부터의 이들 채널 부재들(208)과 맞물린다. MBC 트랜지스터들(T-2 및 T-3)는 포크-시트 트랜지스터들 또는 피쉬-본 트랜지스터들로서 지칭될 수 있다. 대안적으로, 이들 MBC 트랜지스터들은 피쉬-본/포크-시트 구조물들을 갖는 MBC 트랜지스터들로서 지칭될 수 있다. 피쉬-본 또는 포크-시트 구조물들에 무관하게, 채널 부재들 사이의 근접성은 이러한 채널 부재들과 맞물리는 게이트 구조물들 사이의 근접성을 유도하는 반면, 심지어 격리 구조물들을 위한 로우-k 유전체 재료를 갖는 게이트 구조물들 사이의 높은 기생 커패시턴스를 유도한다. 인접한 게이트 구조물들 사이의 격리 구조물들로서 에어 갭 함유 하이브리드 핀들을 구현함으로써, 격리 구조물들의 전체 유효 유전 상수가 더욱 감소되고, 이는 결과적으로 더 적은 기생 커패시턴스 및 더 우수한 절연을 유도한다. 또한, 본 개시물의 실시예들에서, 에어 갭들은 채널 영역들로부터 인접하는 소스/드레인 영역들로 연속적으로 연장되어, 마찬가지로 이웃하는 소스/드레인 피처들에도 격리를 제공한다.
하나의 예시적 양상에서, 본 개시물은 방법에 관한 것이다. 방법은 전면 및 후면을 포함하는 워크피스를 제공하는 단계를 포함하며, 워크피스는 기판, 기판 위의 격리 피처, 기판으로부터 격리 피처를 관통하여 돌출되는 제1 핀 형상 구조물, 및 기판으로부터 격리 피처를 관통하여 돌출되는 제2 핀 형상 구조물을 포함한다. 기판은 워크피스의 후면에 있고, 제1 및 제2 핀 형상 구조물들은 워크피스의 전면에 있다. 방법은 제1 및 제2 핀 형상 구조물들 사이에 유전체 핀을 형성하는 단계, 제1 및 제2 핀 형상 구조물들 위에 각각 제1 및 제2 게이트 구조물들을 형성하는 단계, 유전체 핀을 노출시키는 트렌치를 형성하기 위해 워크피스의 후면으로부터 격리 피처를 에칭하는 단계, 워크피스의 후면으로부터 유전체 핀을 에칭하여 연장된 트렌치를 형성하는 단계, 및 연장된 트렌치 위에 밀봉 층을 성막하는 단계를 더 포함하며, 밀봉 층은 제1 및 제2 게이트 구조물들 사이의 에어 갭을 캡핑한다. 몇몇 실시예들에서, 유전체 핀은 제1 및 제2 핀 형상 구조물들에 인접한다. 몇몇 실시예들에서, 트렌치는 또한 제1 및 제2 게이트 구조물들의 일부를 노출시킨다. 몇몇 실시예들에서, 연장된 트렌치는 제1 및 제2 게이트 구조물들의 게이트 유전체 층들을 노출시킨다. 몇몇 실시예들에서, 방법은 연장된 트렌치의 체적을 확대하기 위해 게이트 유전체 층들을 에칭하는 단계를 더 포함한다. 몇몇 실시예들에서, 워크피스는 제1 핀 형상 구조물에 인접하는 제1 소스/드레인 피처 및 제2 핀 형상 구조물에 인접하는 제2 소스/드레인 피처를 또한 포함하고, 에어 갭은 제1 및 제2 소스/드레인 피처들 사이에 샌드위칭되는 위치로 연속하여 연장된다. 몇몇 실시예들에서, 유전체 핀을 형성하는 단계는: 제1 및 제2 핀 형상 구조물들 사이의 트렌치에 제1 유전체 층을 성막하는 단계; 및 트렌치에, 제1 유전체 층에 의해 둘러싸이는 제2 유전체 층을 성막하는 단계 ― 제1 및 제2 유전체 층들은 상이한 재료 조성들을 포함함 ― 를 포함한다. 몇몇 실시예들에서, 방법은 제1 및 제2 게이트 구조물들을 형성하는 단계 이전에, 제1 유전체 층을 부분적으로 제거하는 단계를 더 포함한다. 몇몇 실시예들에서, 방법은 격리 피처를 에칭하는 단계 이전에, 격리 피처를 노출시키기 위해 워크피스의 후면으로부터 기판을 씨닝(thinning)하는 단계를 더 포함한다. 몇몇 실시예들에서, 방법은 워크피스의 후면에 소스/드레인 콘택을 형성하는 단계를 더 포함하며, 소스/드레인 콘택은 밀봉 층에 의해 둘러싸인다.
다른 예시적 양상에서, 본 개시물은 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은 기판 위에 복수의 채널 부재들을 형성하는 단계 ― 채널 부재들은 수직으로 적층됨 ― ; 채널 부재들의 측방향 단부들에 인접하는 유전체 핀을 형성하는 단계; 채널 부재들 각각과 맞물리는 게이트 구조물을 형성하는 단계; 기판을 제거하여, 유전체 핀의 하부면을 노출시키는 단계; 유전체 핀을 제거하여, 게이트 구조물의 측벽을 노출시키는 트렌치를 형성하는 단계; 및 트렌치 위에 유전체 층을 성막하는 단계 ― 유전체 층은 트렌치 내에 보이드를 트래핑(trap)함 ― 를 포함한다. 몇몇 실시예들에서, 방법은 게이트 구조물을 형성하는 단계 이전에, 유전체 핀의 외부 층을 부분적으로 제거하는 단계를 더 포함하며, 기판과 유전체 핀의 내부 층 사이에 적층된 외부 층의 일부가 남아있다. 몇몇 실시예들에서, 외부 층은 내부 층의 유전 상수보다 더 높은 유전 상수의 유전체 재료를 포함한다. 몇몇 실시예들에서, 보이드는 게이트 구조물의 하부면 너머로 연장된다. 몇몇 실시예들에서, 게이트 구조물은 게이트 유전체 층 및 게이트 전극 층을 포함하며, 방법은 트렌치로부터 게이트 유전체 층을 부분적으로 제거하여, 트렌치 내의 게이트 전극 층을 노출시키는 단계를 더 포함한다. 몇몇 실시예들에서, 방법은 채널 부재에 인접하는 소스/드레인 피처를 형성하는 단계 ― 소스/드레인 피처는 유전체 층에 의해 둘러싸이는 연장된 부분을 포함함 ― ; 소스/드레인 피처의 연장된 부분을 리세싱하여, 유전체 층에 의해 둘러싸이는 소스/드레인 콘택 홀을 형성하는 단계; 및 소스/드레인 콘택 홀에 도전성 피처를 성막하는 단계를 더 포함한다.
다른 예시적 양상에서, 본 개시물은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 수직으로 적층되는 제1 복수의 채널 부재들;
수직으로 적층되는 제2 복수의 채널 부재들; 제1 복수의 채널 부재들에 맞물리는 제1 게이트 구조물; 제2 복수의 채널 부재들에 맞물리는 제2 게이트 구조물; 반도체 디바이스의 전면에 있는 제1 금속 배선 층; 반도체 디바이스의 후면에 있는 제2 금속 배선 층 ― 제1 및 제2 게이트 구조물들은 제1 및 제2 금속 배선 층들 사이에 수직으로 적층됨 ― ; 및 제1 및 제2 금속 배선 층들 사이에 수직으로 적층되는 격리 구조물 ― 격리 구조물은 제1 및 제2 게이트 구조물들 사이에 측방향으로 적층되는 에어 갭을 포함함 ― 을 포함한다. 몇몇 실시예들에서, 반도체 디바이스는 제1 복수의 채널 부재들에 접해 있는 제1 소스/드레인 피처; 및 제2 복수의 채널 부재들에 접해 있는 제2 소스/드레인 피처를 더 포함하며, 에어 갭은 제1 및 제2 소스/드레인 피처들 사이에 측방향으로 적층된 위치로 연속하여 연장된다. 몇몇 실시예들에서, 에어 갭은 제1 및 제2 게이트 구조물들의 하부면들 너머로 연장된다. 몇몇 실시예들에서, 격리 구조물은 에어 갭을 둘러싸는 제1 유전체 층, 및 제1 및 제2 복수의 채널 부재들의 측방향 단부들에 인접하는 제2 유전체 층을 포함한다.
앞서 말한 것은 뒤따르는 상세한 설명을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 여러 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
전면 및 후면을 포함하는 워크피스를 제공하는 단계 ― 상기 워크피스는 기판, 상기 기판 위의 격리 피처, 상기 기판으로부터 상기 격리 피처를 관통하여 돌출되는 제1 핀 형상 구조물, 및 상기 기판으로부터 상기 격리 피처를 관통하여 돌출되는 제2 핀 형상 구조물을 포함하고, 상기 기판은 상기 워크피스의 후면에 있고, 상기 제1 및 제2 핀 형상 구조물들은 상기 워크피스의 전면에 있음 ― ;
상기 제1 및 제2 핀 형상 구조물들 사이에 유전체 핀을 형성하는 단계;
상기 제1 및 제2 핀 형상 구조물들 위에 각각 제1 및 제2 게이트 구조물들을 형성하는 단계;
상기 유전체 핀을 노출시키는 트렌치를 형성하기 위해 상기 워크피스의 후면으로부터 상기 격리 피처를 에칭하는 단계;
상기 워크피스의 후면으로부터 상기 유전체 핀을 에칭하여, 연장된 트렌치를 형성하는 단계; 및
상기 연장된 트렌치 위에 밀봉 층을 성막하는 단계 ― 상기 밀봉 층은 상기 제1 및 제2 게이트 구조물들 사이의 에어 갭을 캡핑함 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 유전체 핀은 상기 제1 및 제2 핀 형상 구조물들에 인접하는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 트렌치는 또한 상기 제1 및 제2 게이트 구조물들의 일부를 노출시키는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 연장된 트렌치는 상기 제1 및 제2 게이트 구조물들의 게이트 유전체 층들을 노출시키는 것인, 방법.
실시예 5. 실시예 4에 있어서,
상기 연장된 트렌치의 체적을 확대하기 위해 상기 게이트 유전체 층들을 에칭하는 단계를 더 포함하는, 방법.
실시예 6. 실시예 1에 있어서,
상기 워크피스는 상기 제1 핀 형상 구조물에 인접하는 제1 소스/드레인 피처 및 상기 제2 핀 형상 구조물에 인접하는 제2 소스/드레인 피처를 또한 포함하고, 상기 에어 갭은 상기 제1 및 제2 소스/드레인 피처들 사이에 샌드위칭되는 위치로 연속하여 연장되는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 유전체 핀을 형성하는 단계는:
상기 제1 및 제2 핀 형상 구조물들 사이의 트렌치에 제1 유전체 층을 성막하는 단계; 및
상기 트렌치에, 상기 제1 유전체 층에 의해 둘러싸이는 제2 유전체 층을 성막하는 단계 ― 상기 제1 및 제2 유전체 층들은 상이한 재료 조성들을 포함함 ―
를 포함하는 것인, 방법.
실시예 8. 실시예 7에 있어서,
상기 제1 및 제2 게이트 구조물들을 형성하는 단계 이전에, 상기 제1 유전체 층을 부분적으로 제거하는 단계를 더 포함하는, 방법.
실시예 9. 실시예 1에 있어서,
상기 격리 피처를 에칭하는 단계 이전에, 상기 격리 피처를 노출시키기 위해 상기 워크피스의 후면으로부터 상기 기판을 씨닝(thinning)하는 단계를 더 포함하는, 방법.
실시예 10. 실시예 1에 있어서,
상기 워크피스의 후면에 소스/드레인 콘택을 형성하는 단계를 더 포함하며,
상기 소스/드레인 콘택은 상기 밀봉 층에 의해 둘러싸이는 것인, 방법.
실시예 11. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 복수의 채널 부재들을 형성하는 단계 ― 상기 채널 부재들은 수직으로 적층됨 ― ;
상기 채널 부재들의 측방향 단부들에 인접하는 유전체 핀을 형성하는 단계;
상기 채널 부재들 각각과 맞물리는 게이트 구조물을 형성하는 단계;
상기 기판을 제거하여, 상기 유전체 핀의 하부면을 노출시키는 단계;
상기 유전체 핀을 제거하여, 상기 게이트 구조물의 측벽을 노출시키는 트렌치를 형성하는 단계; 및
상기 트렌치 위에 유전체 층을 성막하는 단계 ― 상기 유전체 층은 상기 트렌치 내에 보이드를 트래핑(trap)함 ―
를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 12. 실시예 11에 있어서,
상기 게이트 구조물을 형성하는 단계 이전에, 상기 유전체 핀의 외부 층을 부분적으로 제거하는 단계를 더 포함하며, 상기 기판과 상기 유전체 핀의 내부 층 사이에 적층된 상기 외부 층의 일부가 남아있는 것인, 반도체 디바이스를 형성하는 방법.
실시예 13. 실시예 12에 있어서,
상기 외부 층은 상기 내부 층의 유전 상수보다 더 높은 유전 상수의 유전체 재료를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 14. 실시예 11에 있어서,
상기 보이드는 상기 게이트 구조물의 하부면 너머로 연장되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 15. 실시예 11에 있어서,
상기 게이트 구조물은 게이트 유전체 층 및 게이트 전극 층을 포함하며,
상기 방법은:
상기 트렌치로부터 상기 게이트 유전체 층을 부분적으로 제거하여, 상기 트렌치 내의 상기 게이트 전극 층을 노출시키는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 16. 실시예 11에 있어서,
상기 채널 부재에 인접하는 소스/드레인 피처를 형성하는 단계 ― 상기 소스/드레인 피처는 상기 유전체 층에 의해 둘러싸이는 연장된 부분을 포함함 ― ;
상기 소스/드레인 피처의 연장된 부분을 리세싱하여, 상기 유전체 층에 의해 둘러싸이는 소스/드레인 콘택 홀을 형성하는 단계; 및
상기 소스/드레인 콘택 홀에 도전성 피처를 성막하는 단계
를 더 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 17. 반도체 디바이스에 있어서,
수직으로 적층되는 제1 복수의 채널 부재들;
수직으로 적층되는 제2 복수의 채널 부재들;
상기 제1 복수의 채널 부재들에 맞물리는 제1 게이트 구조물;
상기 제2 복수의 채널 부재들에 맞물리는 제2 게이트 구조물;
상기 반도체 디바이스의 전면에 있는 제1 금속 배선 층;
상기 반도체 디바이스의 후면에 있는 제2 금속 배선 층 ― 상기 제1 및 제2 게이트 구조물들은 상기 제1 및 제2 금속 배선 층들 사이에 수직으로 적층됨 ― ; 및
상기 제1 및 제2 금속 배선 층들 사이에 수직으로 적층되는 격리 구조물 ― 상기 격리 구조물은 상기 제1 및 제2 게이트 구조물들 사이에 측방향으로 적층되는 에어 갭을 포함함 ―
을 포함하는, 반도체 디바이스.
실시예 18. 실시예 17에 있어서,
상기 제1 복수의 채널 부재들에 접해 있는 제1 소스/드레인 피처; 및
상기 제2 복수의 채널 부재들에 접해 있는 제2 소스/드레인 피처
를 더 포함하며, 상기 에어 갭은 상기 제1 및 제2 소스/드레인 피처들 사이에 측방향으로 적층된 위치로 연속하여 연장되는 것인, 반도체 디바이스.
실시예 19. 실시예 17에 있어서,
상기 에어 갭은 상기 제1 및 제2 게이트 구조물들의 하부면들 너머로 연장되는 것인, 반도체 디바이스.
실시예 20. 실시예 17에 있어서,
상기 격리 구조물은 상기 에어 갭을 둘러싸는 제1 유전체 층, 및 상기 제1 및 제2 복수의 채널 부재들의 측방향 단부들에 인접하는 제2 유전체 층을 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    전면 및 후면을 포함하는 워크피스를 제공하는 단계 ― 상기 워크피스는 기판, 상기 기판 위의 격리 피처, 상기 기판으로부터 상기 격리 피처를 관통하여 돌출되는 제1 핀 형상 구조물, 및 상기 기판으로부터 상기 격리 피처를 관통하여 돌출되는 제2 핀 형상 구조물을 포함하고, 상기 기판은 상기 워크피스의 후면에 있고, 상기 제1 및 제2 핀 형상 구조물들은 상기 워크피스의 전면에 있음 ― ;
    상기 제1 및 제2 핀 형상 구조물들 사이에 유전체 핀을 형성하는 단계;
    상기 제1 및 제2 핀 형상 구조물들 위에 각각 제1 및 제2 게이트 구조물들을 형성하는 단계;
    상기 유전체 핀을 노출시키는 트렌치를 형성하기 위해 상기 워크피스의 후면으로부터 상기 격리 피처를 에칭하는 단계;
    상기 워크피스의 후면으로부터 상기 유전체 핀을 에칭하여, 연장된 트렌치를 형성하는 단계; 및
    상기 연장된 트렌치 위에 밀봉 층을 성막하는 단계 ― 상기 밀봉 층은 상기 제1 및 제2 게이트 구조물들 사이의 에어 갭을 캡핑함 ―
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 유전체 핀은 상기 제1 및 제2 핀 형상 구조물들에 인접하는 것인, 방법.
  3. 제1항에 있어서,
    상기 트렌치는 또한 상기 제1 및 제2 게이트 구조물들의 일부를 노출시키는 것인, 방법.
  4. 제1항에 있어서,
    상기 연장된 트렌치는 상기 제1 및 제2 게이트 구조물들의 게이트 유전체 층들을 노출시키는 것인, 방법.
  5. 제1항에 있어서,
    상기 워크피스는 상기 제1 핀 형상 구조물에 인접하는 제1 소스/드레인 피처 및 상기 제2 핀 형상 구조물에 인접하는 제2 소스/드레인 피처를 또한 포함하고, 상기 에어 갭은 상기 제1 및 제2 소스/드레인 피처들 사이에 샌드위칭되는 위치로 연속하여 연장되는 것인, 방법.
  6. 제1항에 있어서,
    상기 유전체 핀을 형성하는 단계는:
    상기 제1 및 제2 핀 형상 구조물들 사이의 트렌치에 제1 유전체 층을 성막하는 단계; 및
    상기 트렌치에, 상기 제1 유전체 층에 의해 둘러싸이는 제2 유전체 층을 성막하는 단계 ― 상기 제1 및 제2 유전체 층들은 상이한 재료 조성들을 포함함 ―
    를 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 격리 피처를 에칭하는 단계 이전에, 상기 격리 피처를 노출시키기 위해 상기 워크피스의 후면으로부터 상기 기판을 씨닝(thinning)하는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서,
    상기 워크피스의 후면에 소스/드레인 콘택을 형성하는 단계를 더 포함하며,
    상기 소스/드레인 콘택은 상기 밀봉 층에 의해 둘러싸이는 것인, 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 복수의 채널 부재들을 형성하는 단계 ― 상기 채널 부재들은 수직으로 적층됨 ― ;
    상기 채널 부재들의 측방향 단부들에 인접하는 유전체 핀을 형성하는 단계;
    상기 채널 부재들 각각과 맞물리는 게이트 구조물을 형성하는 단계;
    상기 기판을 제거하여, 상기 유전체 핀의 하부면을 노출시키는 단계;
    상기 유전체 핀을 제거하여, 상기 게이트 구조물의 측벽을 노출시키는 트렌치를 형성하는 단계; 및
    상기 트렌치 위에 유전체 층을 성막하는 단계 ― 상기 유전체 층은 상기 트렌치 내에 보이드를 트래핑(trap)함 ―
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스에 있어서,
    수직으로 적층되는 제1 복수의 채널 부재들;
    수직으로 적층되는 제2 복수의 채널 부재들;
    상기 제1 복수의 채널 부재들에 맞물리는 제1 게이트 구조물;
    상기 제2 복수의 채널 부재들에 맞물리는 제2 게이트 구조물;
    상기 반도체 디바이스의 전면에 있는 제1 금속 배선 층;
    상기 반도체 디바이스의 후면에 있는 제2 금속 배선 층 ― 상기 제1 및 제2 게이트 구조물들은 상기 제1 및 제2 금속 배선 층들 사이에 수직으로 적층됨 ― ;
    상기 제1 및 제2 금속 배선 층들 사이에 수직으로 적층되는 격리 구조물 ― 상기 격리 구조물은 상기 제1 및 제2 게이트 구조물들 사이에 측방향으로 적층되는 에어 갭을 포함함 ― ;
    상기 제1 복수의 채널 부재들에 인접한 제1 소스/드레인 피처; 및
    상기 제2 복수의 채널 부재들에 인접한 제2 소스/드레인 피처
    를 포함하고, 상기 에어 갭은 상기 제1 및 제2 소스/드레인 피처들 사이에 측방향으로 적층되는 위치로 연속하여 연장되는 것인, 반도체 디바이스.
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