KR102642912B1

KR102642912B1 - 차동 회로의 전류 제어 장치

Info

Publication number: KR102642912B1
Application number: KR1020180166351A
Authority: KR
Inventors: 이수웅
Original assignee: 삼성전기주식회사
Priority date: 2018-12-20
Filing date: 2018-12-20
Publication date: 2024-03-04
Also published as: US10855223B2; KR20200077137A; US20200204114A1; CN111352463A; CN111352463B

Abstract

본 발명의 일 실시 예에 따른 차동 회로의 전류 제어 장치는, 서로 역 위상의 파지티브 신호 및 네가티브 신호를 갖는 차동 신호를 생성하는 차동 회로; 상기 차동 신호의 진폭을 검출하여 제1 및 제2 검출전압을 출력하는 진폭 검출 회로; 상기 제1 및 제2 검출전압 사이의 오차 전압에 기초해 상기 차동 회로를 제어하는 오차 증폭 회로; 및 상기 제1 및 제2 검출전압중 어느 하나에 기초하여 상기 진폭 검출 회로를 제어하는 전류 제어 회로; 를 포함한다.

Description

차동 회로의 전류 제어 장치{CURRENT CONTROL DEVICE FOR DIFFERENTIAL CIRCUIT}

본 발명은 차동 회로의 전류 제어 장치에 관한 것이다.

일반적으로, 주파수를 처리하는 시스템은 필요한 특정 주파수를 생성하기 위해 오실레이터가 필요하다. 오실레이터의 스펙으로는 발진 안정성, 전류소모, 잡음, 크기 등 여러 가지가 있는데, 이중에서 잡음은 시스템의 신호대 잡음비(SNR)에 영향을 미칠 수 있어서 중요한 특성중 하나이다. 따라서 오실레이터의 잡음을 저감시킬 필요성이 있다.

통상, 오실레이터의 잡음원중 하나는 1/f 잡음이다. 1/f 잡음은 전류원으로부터 유입되는 잡음으로, 이는 회로의 잡음성능을 크게 제한하는 것으로 알려져 있다. 이러한 1/f 잡음을 줄이기 위한 방법으로, 전류원 측에 커패시터를 접속하여 1/f 잡음을 줄이는 방법이 있고, 1/f 잡음의 영향이 적은 큰 디바이스를 사용하는 방법이 있다.

또한, 오실레이터의 잡음원중 또 하나는 전원잡음이다. 일반적으로, 오실레이터는 신호대 잡음비(SNR)를 좋게 하기 위해, 큰 출력스윙을 이용할 수 있다. 예를 들어, LC 오실레이터의 경우에는, 출력스윙의 피크가 LC 부품의 저장성 특성에 의해 전원전압보다 커지는 경우가 초래될 수 있는데, 이러한 경우에 출력스윙에 왜곡이 발생할 뿐만 아니라, 전원전압과 출력스윙이 접촉하면서 전원잡음이 오실레이터에 쉽게 유입될 수 있다. 이에 따라 오실레이터의 잡음특성은 전원잡음에 의한 악영향을 받는 단점이 있다.

이러한 단점을 감안해서, 보다 안정적인 발진을 구현하기 위해, 자동적으로 진폭을 제어할 있는 AAC OSC(Automatic Amplitude Controlled OSC)가 이용되는 경우가 있다. 상기 AAC OSC는, 오실레이터에 자동진폭제어(AAC) 회로를 추가하여 보다 안정적인 발진을 도모하고 있다.

그런데, 이러한 AAC OSC는, 안정적인 발진을 도모한 오실레이터 이지만, 반도체공정, 온도, 전류 변화 등에 의해, 오실레이터의 출력진폭이 너무 커서 전원전압을 초과하는 경우가 발생될 수 있고, 이에 따라 전원잡음의 유입이 초래되는 문제점이 있다. 또한, 오실레이터의 출력진폭이 너무 작은 경우에는 신호대잡음비(SNR)가 나빠지는 문제점이 있다.

(선행기술문헌)

(특허문헌 1) US 2013-0285756 (2013.10.31)

본 발명의 일 실시 예는, 차동 회로에서 출력되는 차동 신호의 진폭이 전원전압을 초과하지 않도록 자동적으로 조절할 수 있는 차동 회로의 전류 제어 장치를 제공한다.

본 발명의 일 실시 예에 의해, 서로 역 위상의 파지티브 신호 및 네가티브 신호를 갖는 차동 신호를 생성하는 차동 회로; 상기 차동 신호의 진폭을 검출하여 제1 및 제2 검출전압을 출력하는 진폭 검출 회로; 상기 제1 및 제2 검출전압 사이의 오차 전압에 기초해 상기 차동 회로를 제어하는 오차 증폭 회로; 및 상기 제1 및 제2 검출전압중 어느 하나에 기초하여 상기 진폭 검출 회로를 제어하는 전류 제어 회로; 를 포함하는 차동 회로의 전류 제어 장치가 제안된다.

상기 전류 제어 회로는, 사전에 설정된 전류범위중 최대 전류로 제어한 이후, 상기 제1 및 제2 검출전압에 기초해, 상기 차동 신호의 진폭이 전원전압의 크기보다 큰 경우, 상기 진폭 검출 회로의 내부 전류의 감소를 제어하도록 이루어질 수 있다.

상기 진폭 검출 회로는, 전원전압 단자에 공통 접속된 드레인, 파지티브 신호 및 네가티브 신호 각각을 입력받는 게이트, 서로 공통 접속된 소스를 갖는 제1 및 제2 N채널 FET; 상기 제1 및 제2 N채널 FET의 공통 소스와 접지 사이에 접속된 제1 전류원; 을 포함하여, 상기 파지티브 신호의 제1 진폭을 검출하여 상기 제1 및 제2 N채널 FET의 공통 소스에서 제1 검출전압을 출력하는 제1 진폭 검출 회로; 및 상기 전원전압 단자에 일단이 접속된 제2 전류원과, 상기 제2 전류원의 타단에 병렬로 공통 접속된 소스, 파지티브 신호 및 네가티브 신호 각각을 입력받는 게이트, 서로 공통 접속된 드레인을 갖는 제1 및 제2 P채널 FET; 상기 전원전압 단자와 상기 제1 및 제2 P채널 FET의 공통 소스 사이에 접속된 제2 전류원; 을 포함하여, 상기 네가티브 신호의 진폭을 검출하여 상기 제1 및 제2 P채널 FET의 공통 소스에서 제2 검출전압을 출력하는 제2 진폭 검출 회로; 를 포함할 수 있다.

상기 오차 증폭 회로는, 상기 제1 검출전압을 입력받는 비반전 입력단과, 상기 제2 검출전압을 입력받는 반전 입력단과, 상기 제1 검출전압과 제2 검출전압 사이의 차이에 해당되는 상기 오차 전압을 출력하는 출력단을 갖는 오차 증폭기를 포함하고, 상기 오차 증폭기는, 상기 오차 전압을 이용하여 전류 조절부를 조절하도록 이루어질 수 있다.

상기 전류 제어 회로는, 기준전압을 생성하는 기준전압 생성회로; 상기 제1 및 제2 검출전압중 하나의 전압과 상기 기준전압을 비교하고, 상기 비교에 따른 레벨을 갖는 비교전압을 출력하는 비교회로; 상기 비교전압의 레벨에 기초해 제어 신호를 생성하는 제어 회로; 및 상기 제어 신호에 기초해 제어 전류를 생성하고, 상기 제어 전류를 이용하여 상기 진폭 검출 회로의 내부 전류를 제어하는 가변 전류원; 를 포함할 수 있다.

상기 기준전압 생성회로는, 상기 전원전압 단자에 공통 접속된 드레인 및 게이트, 및 상기 기준전압 생성회로의 출력단에 접속된 소스를 갖는 제3 N채널 FET; 상기 제3 N채널 FET의 소스와 접지 사이에 접속된 제3 전류원; 을 포함하여, 상기 제3 N채널 FET는 상기 제1 진폭 검출 회로의 제1 N채널 FET와 동일한 특성을 갖도록 동일한 구조와 동일한 크기로 이루어지고, 상기 소스에서 상기 전원전압의 크기에 대응하는 상기 기준전압을 출력하도록 이루어질 수 있다.

상기 비교회로는, 상기 제1 검출전압을 입력받는 비반전 입력단과, 상기 기준전압을 입력받는 반전 입력과과, 상기 제1 검출전압과 상기 기준전압을 비교하고, 상기 비교에 따른 레벨을 갖는 상기 비교전압을 출력하는 출력단을 갖는 비교기; 를 포함할 수 있다.

상기 가변 전류원은, 상기 전원전압 단자와 접지 사이에 직렬로 접속된 제1 트랜지스터 및 제4 전류원; 상기 제1 트랜지스터의 제어단자에 병렬로 접속되어 전류 미러회로를 형성하고, 상기 전원전압 단자와 공통노드 사이에 병렬로 접속되며, 서로 다른 크기를 갖는 복수의 전류 미러 트랜지스터; 상기 복수의 전류 미러 트랜지스터 각각의 소스와 상기 공통노드 사이에 접속된 복수의 스위치; 및 상기 공통노드와 접지 사이에 접속되고, 상기 제1 진폭 검출 회로의 제1 전류원과 전류 미러를 형성하여, 상기 제1 전류원의 전류를 제어하는 출력 트랜지스터; 를 포함할 수 있다.

본 발명의 일 실시 예에 의해, 전류 조절부와, 상기 전류 조절부에서 조절되는 전류를 이용해 발진 동작하여 상기 발진 동작에 의해 생성된 서로 역 위상의 파지티브 신호 및 네가티브 신호를 갖는 차동 신호를 생성하는 차동 발진 회로를 포함하는 차동 회로; 상기 차동 신호의 진폭을 검출하여 제1 및 제2 검출전압을 출력하는 진폭 검출 회로; 상기 제1 및 제2 검출전압 사이의 오차 전압에 기초해 상기 전류 조절부를 제어하는 오차 증폭 회로; 및 상기 제1 및 제2 검출전압중 어느 하나에 기초하여 상기 진폭 검출 회로를 제어하는 전류 제어 회로; 를 포함하는 차동 회로의 전류 제어 장치가 제안된다.

상기 전류 제어 회로는, 사전에 설정된 전류범위중 최대 전류로 제어한 이후, 상기 제1 및 제2 검출전압에 기초해, 상기 차동 신호의 진폭이 전원전압의 크기보다 큰 경우, 상기 진폭 검출 회로의 내부 전류의 감소를 제어하고, 그렇지 않을 경우에는 상기 진폭 검출 회로의 내부 전류의 유지를 제어하도록 이루어질 수 있다.

상기 진폭 검출 회로는, 전원전압 단자에 공통 접속된 드레인, 파지티브 신호 및 네가티브 신호 각각을 입력받는 게이트, 서로 공통 접속된 소스를 갖는 제1 및 제2 N채널 FET; 상기 제1 및 제2 N채널 FET의 공통 소스와 접지 사이에 접속된 제1 전류원; 을 포함하여, 상기 파지티브 신호의 제1 진폭을 검출하여 상기 제1 및 제2 N채널 FET의 공통 소스에서 제1 검출전압을 출력하는 제1 진폭 검출 회로; 및 사익 전원전압 단자에 일단이 접속된 제2 전류원과, 상기 제2 전류원의 타단에 병렬로 공통 접속된 소스, 파지티브 신호 및 네가티브 신호 각각을 입력받는 게이트, 서로 공통 접속된 드레인을 갖는 제1 및 제2 P채널 FET; 상기 제1 및 제2 P채널 FET의 공통 소스와 접지 사이에 접속된 제1 전류원; 을 포함하여, 상기 네가티브 신호의 진폭을 검출하여 상기 제1 및 제2 P채널 FET의 공통 소스에서 제2 검출전압을 출력하는 제2 진폭 검출 회로; 를 포함할 수 있다.

상기 오차 증폭 회로는, 상기 제1 검출전압을 입력받는 비반전 입력단과, 상기 제2 검출전압을 입력받는 반전 입력단과, 상기 제1 검출전압과 제2 검출전압 사이의 차이에 해당되는 상기 오차 전압을 출력하는 출력단을 갖는 오차 증폭기를 포함하고, 상기 오차 증폭기는, 상기 오차 전압을 이용하여 상기 전류 조절부를 조절하도록 이루어질 수 있다.

상기 비교회로는, 상기 제1 검출전압을 입력받는 비반전 입력단과, 상기 기준전압을 입력받는 반전 입력단과, 상기 제1 검출전압과 상기 기준전압을 비교하고, 상기 비교에 따른 레벨을 갖는 상기 비교전압을 출력하는 출력단을 갖는 비교기를 포함할 수 있다.

본 발명의 일 실시 예에 의하면, 차동 회로에서 출력되는 차동 신호의 진폭이 전원전압을 초과하지 않도록 자동 조절함에 따라, 전원잡음의 유입을 차단할 수 있고, 신호대 잡음비를 개선할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 예에 따른 차동 회로의 전류 제어 장치의 일 예시도이다.
도 2는 도 1의 진폭 검출 회로의 일 예시도이다.
도 3은 도 1의 오차 증폭 회로의 일 예시도이다.
도 4는 도 1의 전류 제어 회로의 일 예시도이다.
도 5는 도 4의 기준전압 생성회로의 일 예시도이다.
도 6은 도 4의 비교회로의 일 예시도이다.
도 7은 도 4의 제어 회로의 제어 순서 예시도이다.
도 8은 도 4의 가변 전류원의 회로 예시도이다.
도 9는 도 4의 가변 전류원과 제1 전류원과의 접속 예시도이다.
도 10은 도 1의 차동 회로의 예시도이다.

이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.

또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.

그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시 예에 따른 차동 회로의 전류 제어 장치의 일 예시도이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 차동 회로의 전류 제어 장치는, 차동 회로(100), 진폭 검출 회로(200), 오차 증폭 회로(300), 및 전류 제어 회로(400)를 포함할 수 있다.

상기 차동 회로(100)는, 서로 역 위상의 파지티브 신호(Vd+) 및 네가티브 신호(Vd-)를 갖는 차동 신호(differential signal)(Vd+,Vd-)를 생성할 수 있다. 예를 들어, 상기 차동 회로(100)는 서로 역 위상의 파지티브 신호(Vd+) 및 네가티브 신호(Vd-)를 갖는 차동 신호(differential signal)(Vd+,Vd-)를 생성할 수 있는 회로이다. 일 예로, 상기 차동 회로(100)는, 차동 발진 회로 또는 차동 증폭 회로를 포함할 수 있으며, 이에 한정되지는 않는다.

일 예로, 상기 차동 회로(100)는, 전류 조절부(110) 및 차동 발진 회로(120)를 포함할 수 있다. 상기 전류 조절부(110)는 차동 발진 회로(120)에 공급되는 전류를 조절할 수 있다. 상기 차동 발진 회로(120)는, 상기 전류 조절부(110)에서 조절되는 전류를 이용해 발진 동작하여 상기 발진 동작에 의해 생성된 서로 역 위상의 파지티브 신호(Vd+) 및 네가티브 신호(Vd-)를 갖는 차동 신호(differential signal)(Vd+,Vd-)를 생성할 수 있다.

상기 진폭 검출 회로(200)는, 상기 차동 신호(Vd+,Vd-)의 진폭을 검출하여 제1 및 제2 검출전압(Vd1,Vd2)을 출력할 수 있다.

상기 오차 증폭 회로(300)는, 상기 제1 및 제2 검출전압(Vd1,Vd2) 사이의 오차 전압(error voltage)에 기초해 상기 차동 회로(100)를 제어할 수 있다,

상기 전류 제어 회로(400)는, 상기 제1 및 제2 검출전압(Vd1,Vd2)중 어느 하나(예, Vd1)에 기초하여 상기 진폭 검출 회로(200)를 제어할 수 있다.

본 발명의 각 도면에 대해, 동일한 부호 및 동일한 기능의 구성요소에 대해서는 가능한 불필요한 중복 설명은 생략될 수 있고, 각 도면에 대해 가능한 차이점에 대한 사항이 설명될 수 있다.

도 2는 도 1의 진폭 검출 회로의 일 예시도이다.

도 1 및 도 2를 참조하면, 상기 진폭 검출 회로(200)는, 제1 진폭 검출 회로(210) 및 제2 진폭 검출 회로(220)를 포함할 수 있다.

상기 제1 진폭 검출 회로(210)는, 제1 및 제2 N채널 FET(MN1,MN2)와 제1 전류원(IS1)을 포함할 수 있다. 상기 제1 및 제2 N채널 FET(MN1,MN2)는, 상기 전원전압(VDD) 단자에 공통 접속된 드레인, 파지티브 신호(Vd+) 및 네가티브 신호(Vd-) 각각을 입력받는 게이트, 및 서로 공통 접속된 소스를 포함할 수 있다.

상기 제1 전류원(IS1)은, 상기 제1 및 제2 N채널 FET(MN1,MN2)의 공통 소스와 접지 사이에 접속될 수 있고, 전류(In)를 제공할 수 있다.

상기 제1 진폭 검출 회로(210)는, 상기 파지티브 신호(Vd+)의 제1 진폭을 검출하여 상기 제1 및 제2 N채널 FET(MN1,MN2)의 공통 소스에서, 하기 수학식 1과 같이, 제1 검출전압(Vd1)을 출력할 수 있다.

상기 수학식 1에서, Vmax은 파지티브 신호(Vd+)의 피크치이고, Vgsn은 제1 N채널 FET(MN1)의 게이트-소스 전압이다.

그리고, 도 2에서, C21은 커패시터로, 이는 교류 성분 등의 노이즈를 접지로 바이패스 시켜서 제1 검출전압(Vd1)을 안정화 시킬 수 있다.

상기 제2 진폭 검출 회로(220)는, 제2 전류원(IS2), 제1 및 제2 P채널 FET(MP1,MP2)를 포함할 수 있다.

상기 제2 전류원(IS2)은, 상기 전원전압(VDD) 단자에 접속된 일단과, 상기 제1 및 제2 P채널 FET(MP1,MP2)의 공통 소스에 접속된 타단을 포함할 수 있다.

상기 제1 및 제2 P채널 FET(MP1,MP2)는, 상기 제2 전류원(IS2)의 타단에 병렬로 공통 접속된 소스, 파지티브 신호(Vd+) 및 네가티브 신호(Vd-) 각각을 입력받는 게이트, 접지에 서로 공통 접속된 드레인을 포함할 수 있다.

상기 제2 전류원(IS2)은, 상기 전원전압(VDD) 단자와 상기 제1 및 제2 P채널 FET(MP1,MP2)의 공통 소스 사이에 접속될 수 있고, 전류(Ip)를 제공할 수 있다.

상기 제2 진폭 검출 회로(220)는, 상기 네가티브 신호(Vd-)의 진폭을 검출하여 상기 제1 및 제2 P채널 FET(MP1,MP2)의 공통 소스에서, 하기 수학식 2와 같이 제2 검출전압(Vd2)을 출력할 수 있다.

상기 수학식 2에서, Vmin은 네가티브 신호(Vd-)의 피크치이고, Vgsp는 제1 P채널 FET(MP1)의 게이트-소스 전압이다.

그리고, 도 2에서, C22는 커패시터로, 이는 교류 성분 등의 노이즈를 접지로 바이패스 시켜서 제2 검출전압(Vd2)을 안정화 시킬 수 있다.

도 3은 도 1의 오차 증폭 회로의 일 예시도이다.

도 1 및 도 3을 참조하면, 일 예로, 상기 오차 증폭 회로(300)는 오차 증폭기(310)를 포함할 수 있다.

상기 오차 증폭기(310)는, 상기 제1 검출전압(Vd1)을 입력받는 비반전 입력단과, 상기 제2 검출전압(Vd2)을 입력받는 반전 입력단과, 상기 제1 검출전압(Vd1)과 제2 검출전압(Vd2) 사이의 차이(difference)에 해당되는 상기 오차 전압(error voltage)을 출력하는 출력단을 포함할 수 있다.

상기 오차 증폭기(310)는, 상기 오차 전압(error voltage)에 기초한 제어전압(Vc)을 이용하여 상기 전류 조절부(110)를 조절할 수 있다.

도 4는 도 1의 전류 제어 회로의 일 예시도이다.

도 1 및 도 4를 참조하면, 일 예로, 상기 전류 제어 회로(400)는, 기준전압 생성회로(410), 비교회로(420), 제어 회로(430) 및 가변 전류원(440)을 포함할 수 있다.

상기 기준전압 생성회로(410)는, 상기 기준전압(Vref)을 생성할 수 있다.

상기 비교회로(420)는, 상기 제1 및 제2 검출전압(Vd1,Vd2)중 하나의 전압(Vd1 또는 Vd2)과 상기 기준전압(Vref)을 비교하고, 상기 비교에 따른 레벨을 갖는 비교전압(Vcomp)을 출력할 수 있다.

상기 제어 회로(430)는, 상기 비교전압(Vcomp)의 레벨에 기초해 제어 신호(Sc)를 생성할 수 있다. 일 예로, 상기 제어 신호(Sc)는 2비트의 제어신호가 될 수 있다.

상기 가변 전류원(440)은, 상기 제어 신호(Sc)에 기초해 제어 전류(Ic)를 생성하고, 상기 제어 전류(Ic)를 이용하여 상기 진폭 검출 회로(200)의 내부 전류를 제어할 수 있다.

도 5는 도 4의 기준전압 생성회로의 일 예시도이다.

도 4 및 도 5를 참조하면, 일 예로, 상기 기준전압 생성회로(410)는, 제3 N채널 FET(MN3) 및 제3 전류원(IS3)을 포함할 수 있다.

상기 제3 N채널 FET(MN3)는, 다이오드 결선된 전계 효과 트랜지스터가 될 수 있고, 일 예로, 상기 전원전압(VDD) 단자에 공통 접속된 드레인 및 게이트, 및 상기 기준전압 생성회로(410)의 출력단에 접속된 소스를 포함할 수 있다.

상기 제3 전류원(IS3)은, 상기 제3 N채널 FET(MN3)의 소스와 접지 사이에 접속될 수 있다.

상기 제3 N채널 FET(MN3)는 상기 제1 N채널 FET(MN1)와 동일한 특성을 갖도록 동일한 구조와 동일한 크기로 이루어지고, 상기 소스에서 상기 전원전압(VDD)의 크기에 대응하는 하기 수학식 3과 같은 기준전압(Vref)을 출력할 수 있다.

상기 수학식 3에서, Vgsn는 제3 N채널 FET(MN3)의 게이트-소스 전압이다.

예를 들어, 상기 기준전압 생성회로(410)의 제3 N채널 FET(MN3)는, 상기 제1 진폭 검출 회로(210)의 제1 N채널 FET(MN1)의 구조 및 크기와 동일하고, 상기 기준전압 생성회로(410)의 제3 N채널 FET(MN3)를 통해 흐르는 전류는 상기 제1 진폭 검출 회로(210)에서 제공되는 전류(In)와 동일한 전류(In)가 될 수 있다.

도 6은 도 4의 비교회로의 일 예시도이다.

도 4 및 도 6을 참조하면, 일 예로, 상기 비교회로(420)는 비교기(421)를 포함할 수 있다.

상기 비교기(410)는, 상기 제1 검출전압(Vd1)을 입력받는 비반전 입력단과, 상기 기준전압(Vref)을 입력받는 반전 입력과과, 상기 제1 검출전압(Vd1)과 상기 기준전압(Vref)을 비교하고, 상기 비교에 따른 레벨을 갖는 상기 비교전압(Vcomp)을 출력하는 출력단을 포함할 수 있다.

예를 들어, 상기 비교기(410)는, 상기 차동 신호(Vd+,Vd-)중 하나(예, Vd+)의 진폭이 전원전압(VDD)의 크기보다 큰 경우(Vd1>Vref)에는 기준레벨보다 높은 하이(High)레벨을 갖는 비교전압(Vcomp)을 출력할 수 있다. 이와 달리, 상기 비교기(410)는, 상기 차동 신호(Vd+,Vd-)중 하나(예, Vd+)의 진폭이 전원전압(VDD)의 크기보다 크지 않을 경우에는, 기준레벨보다 낮은 로우(Low)레벨을 갖는 상기 비교전압(Vcomp)을 출력할 수 있다.

도 7은 도 4의 제어 회로의 제어 순서 예시도이다.

도 4 및 도 7을 참조하면, 상기 전류 제어 회로(400)는, 사전에 설정된 전류범위중 최대 전류로 제어한 이후, 상기 제1 및 제2 검출전압(Vd1,Vd2)에 기초해, 상기 차동 신호(Vd+,Vd-)중 하나(예, Vd+)의 진폭이 전원전압(VDD)의 크기보다 큰 경우, 상기 진폭 검출 회로(200)의 내부 전류의 감소를 제어할 수 있고, 그렇지 않을 경우에는 상기 진폭 검출 회로(200)의 내부 전류의 유지를 제어할 수 있다.

도 7을 참조하면, 일 예로, 상기 제어 회로(430)는, 우선 사전에 설정된 전류범위중 최대전류로 제어하도록 제어 신호(Sc)를 생성하고(S441), 이후 상기 차동 신호(Vd+,Vd-)중 하나(예, Vd+)의 진폭이 전원전압(VDD)의 크기보다 큰 경우(Vd+>VDD), 즉 상기 비교전압(Vcomp)의 레벨이 기준레벨보다 높은 하이레벨일 경우에는(S442) 전류 감소를 위한 제어 신호(Sc)를 생성할 수 있다(S443).

또는, 상기 제어 회로(430)는, 상기 차동 신호(Vd+,Vd-)중 하나(예, Vd+)의 진폭이 전원전압(VDD)의 크기보다 크지 않을 경우(Vd+??VDD), 즉 상기 비교전압(Vcomp)의 레벨이 기준레벨보다 낮은 로우레벨일 경우에는(S442) 전류 유지를 위한 제어 신호(Sc)를 생성할 수 있다(S444).

상기 제어 회로(430)는, 상기 제어신호(Sc)를 생성하는 제어 과정을 종료 이전까지는 반복할 수 있다(S445).

일 예로, 상기 제어 회로(430)는, 상기 비교전압(Vcomp)을 생성하기 위해 로직회로(Logic circuit)로 구현될 수 있다.

상기와 같이, 사전에 설정되는 전류범위중 상한은 차동 신호의 크기가 전원잔압(VDD)을 초과하지 않도록 설정될 수 있다. 상기 기준레벨은 상기 전원전압(VDD)에 기초하여 설정될 수 있거나, 적용되는 시스템 상태에 따라 임의로 설정될 수도 있다.

도 8은 도 4의 가변 전류원의 회로 예시도이다.

도 4 및 도 8을 참조하면, 상기 가변 전류원(440)은, 제1 트랜지스터(M10), 제4 전류원(IS4), 복수의 전류 미러 트랜지스터(M20-1~M20-4), 복수의 스위치(SW1~SW4), 및 출력 트랜지스터(Mout)를 포함할 수 있다.

본 실시 예에서, 설명의 편의상, 상기 복수의 전류 미러 트랜지스터(M20-1~M20-4)는 4개의 제1 내지 제4 전류 미러 트랜지스터(M20-1~M20-4)이고, 사익 복수의 스위치(SW1~SW4)는 4개의 제1 내지 제4 스위치(SW1~SW4)인 경우에 대해 예를 들어 설명하지만, 이에 한정되는 것은 아니다.

상기 제1 트랜지스터(M10) 및 제4 전류원(IS4)은, 상기 전원전압(VDD) 단자와 접지 사이에 직렬로 접속될 수 있다. 일 예로, 상기 제1 트랜지스터(M10)는 전계 효과 트랜지스터(FET)가 될 수 있고, 상기 제4 전류원(IS4)은 전류(Is)를 제공할 수 있다.

상기 제1 내지 제4 전류 미러 트랜지스터(M20-1~M20-4)는, 상기 제1 트랜지스터(M10)의 제어단자(예, 게이트)에 병렬로 접속되어 전류 미러회로를 형성하고, 상기 전원전압(VDD) 단자와 공통노드(Ncom) 사이에 병렬로 접속될 수 있고, 상기 제1 내지 제4 전류 미러 트랜지스터(M20-1~M20-4) 각각은 그 크기가 서로 다르고, 이에 따라 온상태가 되는 경우, 서로 다른 전류(예, 8*Is 또는 4*Is 또는 2*Is 또는 1*Is)를 제공할 수 있다.

예를 들면, 상기 제1 전류 미러 트랜지스터(M20-1)는, 상기 제1 트랜지스터(M10)의 크기와 동일하여 제1 트랜지스터(M10)를 통해 흐르는 전류(Is)와 동일한 전류(1xIs)를 제공할 수 있다. 상기 제2 전류 미러 트랜지스터(M20-2)는, 상기 제1 트랜지스터(M10)의 크기의 2배일 수 있고 제1 트랜지스터(M10)를 통해 흐르는 전류(Is)의 2배 전류(2xIs)를 제공할 수 있다. 상기 제3 전류 미러 트랜지스터(M20-3)는, 상기 제1 트랜지스터(M10)의 크기의 4배일 수 있고 제1 트랜지스터(M10)를 통해 흐르는 전류(Is)의 4배 전류(4xIs)를 제공할 수 있다. 그리고, 상기 제4 전류 미러 트랜지스터(M20-4)는, 상기 제1 트랜지스터(M10)의 크기의 8배일 수 있고 제1 트랜지스터(M10)를 통해 흐르는 전류(Is)의 8배 전류(8xIs)를 제공할 수 있다.

이어서, 상기 제1 내지 제4 스위치(SW1~SW4)는, 상기 제1 내지 제4 전류 미러 트랜지스터(M20-1~M20-4) 각각의 소스와 상기 공통노드(Ncom) 사이에 접속될 수 있다.

예를 들어, 상기 제1 내지 제4 스위치(SW1~SW4)는 2비트의 제어신호(Sc)에 따라 온상태 또는 오프상태로 스위칭될 수 있다. 일 예로, 상기 제어신호(Sc)의 2비트가 [00]일 경우에는 제4 스위치(SW4)가 온상태가 될 수 있고, 상기 제어신호(Sc)의 2비트가 [01]일 경우에는 제3 스위치(SW3)가 온상태가 될 수 있고, 상기 제어신호(Sc)의 2비트가 [10]일 경우에는 제2 스위치(SW2)가 온상태가 될 수 있고, 상기 제어신호(Sc)의 2비트가 [11]일 경우에는 제1 스위치(SW1)가 온상태가 될 수 있다. 일 예로, 동작 초기에는 상기 제어신호(Sc)의 2비트가 [00]가 되어 제4 스위치(SW4)가 온상태로 되어 가장 큰 전류(예, 8xIs)를 출력할 수 있고, 이후 상기 차동 신호(Vd+,Vd-)중 하나(예, Vd+)의 진폭이 전원전압(VDD)의 크기를 초과하는 경우에는 전류가 단계적으로 감소될 수 있다.

보다 크게(Vd1>Vref) 되어, 비교전압(Vcomp)은 하이(High)레벨을 갖게 되고, 상기 제어 신호(Sc)를 통해 제4 스위치(SW4)보다 한 단계 작은 전류를 제공하는 제3 스위치(SW3)를 온상태로 제어할 수 있고, 이에 따라 전류는 한 단계 감소하게 된다.

그리고, 상기 출력 트랜지스터(Mout)는, 상기 공통노드(Ncom)와 접지 사이에 접속되고, 상기 제1 진폭 검출 회로(210)의 제1 전류원(IS1)과 전류 미러를 형성하여, 상기 제1 전류원(IS1)의 전류를 제어할 수 있다.

예를 들어, 동작 초기에는 상기 제어신호(Sc)의 2비트가 [00]로 하여 제4 스위치(SW4)가 온상태로 하여 가장 큰 전류(예, 8xIs)를 출력할 수 있고, 이때 큰 전류에 의해 출력진폭 또한 커져서 전원전압을 초과하는 오실레이터의 출력신호가 발생하는 경우라고 하면, 이후 동작 과정으로, 상기 차동 신호(Vd+,Vd-)중 하나(예, Vd+)의 진폭이 전원전압(VDD)의 크기보다 크게(Vd1>Vref) 되어, 비교전압(Vcomp)은 하이(High)레벨을 갖게 되고, 상기 제어 신호(Sc)를 통해 제4 스위치(SW4)보다 한 단계 작은 전류를 제공하는 제3 스위치(SW3)를 온상태로 제어할 수 있고, 이에 따라 전류는 한 단계 감소하게 된다.

이후에도, 차동 회로(100)의 차동 신호의 크기가 약간 감소하기는 하였지만 전원전압 보다 높은 경우에는, 상기 차동 신호(Vd+)의 진폭이 전원전압(VDD)의 크기보다 큰(Vd1>Vref) 경우로, 비교전압(Vcomp)은 하이(High)레벨을 갖게 되고, 상기 제어 신호(Sc)를 통해 제3 스위치(SW3)보다 한 단계 작은 전류를 제공하는 제2 스위치(SW2)를 온상태로 제어할 수 있다. 이에 따라 전류는 한 단계 감소하게 된다.

이 경우, 상기 감소된 전류에 의해, 차동 회로(100)의 차동 신호의 크기는 전원전압 보다 작아지게 되는 경우, 비교전압(Vcomp)이 로우(Low)레벨을 갖게 되면, 제2 스위치(SW2)가 온상태로 유지되도록 제어될 수 있다.

전술한 바에 따르면, 상기 제어 회로(430)는, 상기 차동 신호(Vd+,Vd-)중 하나(예, Vd+)의 진폭이 전원전압(VDD)의 크기보다 큰 경우, 즉 상기 비교전압(Vcomp)의 레벨이 기준레벨보다 높은 하이레벨일 경우에는 제어 신호(Sc)를 이용하여 전류 감소를 제어하고, 상기 제어 회로(430)는, 상기 차동 신호(Vd+,Vd-)중 하나(예, Vd+)의 진폭이 전원전압(VDD)의 크기보다 크지 않을 경우, 즉 상기 비교전압(Vcomp)의 레벨이 기준레벨보다 낮은 로우레벨일 경우에는 제어 신호(Sc)를 이용하여 전류 유지를 제어할 수 있다.

도 9는 도 4의 가변 전류원과 제1 전류원과의 접속 예시도이다.

도 4 및 도 9를 참조하면, 일 예로, 상기 진폭 검출 회로(200)의 제1 진폭 검출 회로(210)에 포함되는 제1 전류원(IS1)은 N채널 FET(MN)을 포함할 수 있다.

상기 전류 제어 회로(400)의 가변 전류원(440)에 포함된 출력 트랜지스터(Mout)는, 제1 전류원(IS1)은 N채널 FET(MN)와 전류 미러를 형성할 수 있다.

이에 따라, 상기 출력 트랜지스터(Mout)를 통해 흐르는 전류(예, 8*Is 또는 4*Is 또는 2*Is 또는 1*Is)는, 상기 제1 전류원(IS1)의 N채널 FET(MN)에 전류 미러링 되어, 상기 N채널 FET(MN)은 상기 출력 트랜지스터(Mout)와 N채널 FET(MN)와의 크기 비율에 따른 전류를 제공할 수 있다.

도 10은 도 1의 차동 회로의 예시도이다.

도 10을 참조하면, 상기 차동 회로(100)는 전술한 바와 같이, 전류 조절부(110) 및 차동 발진 회로(120)를 포함할 수 있다.

일 예로, 차동 발진 회로(120)는 차동 신호를 생성하는 차동 신호 생성 회로로 대체될 수 있으며, 이 경우, 상기 차동 신호 생성 회로는, 차동 발진 회로, 차동 증폭 회로중 적어도 하나를 포함할 수 있다.

상기 차동 회로(100)는, 진폭 검출 회로 및 오차 증폭 회로(300)와 함께 자동 진폭 제어형 발진기(AAC OSC: Automatic Amplitude Controlled OSC)로 동작할 수 있다.

일 예로, 상기 차동 발진 회로(120)는, 공진회로(121)를 포함할 수 있고, 제1 및 제2 및 발진회로(122,123)중 적어도 하나를 포함할 수 있다.

상기 공진회로(121)는 병렬로 접속된 커패시터(C1) 및 코일(L1)을 포함할 수 있다. 상기 제1 발진회로(122)는 상기 공진회로(121)와 접지 사이에, 게이트-드레인 크로스 결합된 2개의 N채널의 트랜지스터(M1,M2)를 포함할 수 있다. 그리고, 상기 제2 발진회로(123)는, 상기 공진회로(121)와 전류 조절부(110) 사이에, 게이트-드레인 크로스 결합된 2개의 P채널 트랜지스터(M3,M4)를 포함할 수 있다.

전술한 바에 의하면, 자동 진폭 제어형 발진기(AAC OSC)는, 일정한 진폭으로 발진이 이루어지므로, 차동 발진 회로의 발진을 안정화 시킬 수 있고, 원하는 진폭레벨(Vpeak to peak)로 안정적으로 차동 발진 회로를 발진시킬 수 있다.

이러한 진폭레벨의 제어를 통해 신호대 잡음비(SNR)가 일정수준 이상이 되면서, 차동 발진 회로의 출력신호가 전원전압의 잡음에 직접 접촉하지 않게 되어, 우수한 차동 발진 회로의 잡음특성을 확보할 수 있다.

한편, 본 발명의 일 실시 예에 따른 전력설비 진단 장치의 제어 회로는, 프로세서(예: 중앙처리장치(CPU), 그래픽처리장치(GPU), 마이크로프로세서, 주문형 반도체(Application Specific Integrated Circuit, ASIC), Field Programmable Gate Arrays(FPGA) 등), 메모리(예: 휘발성 메모리(예를 들어, RAM 등), 비휘발성 메모리(예를 들어, ROM, 플래시 메모리 등) 등이 서로 상호접속(예: 주변 구성요소 상호접속(PCI), USB, 펌웨어(IEEE 1394), 광학적 버스 구조, 네트워크 등)된 컴퓨팅 환경으로 구현될 수 있으며, 이에 한정되지 않는다.

이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.

100: 차동 회로
110: 전류 조절부
120: 차동 발진 회로
200: 진폭 검출 회로
210: 제1 진폭 검출 회로
220: 제2 진폭 검출 회로
300: 오차 증폭 회로
310: 오차 증폭기
400: 전류 제어 회로
410: 기준전압 생성회로
420: 비교회로
430: 제어 회로
440: 가변 전류원

Claims

서로 역 위상의 파지티브 신호 및 네가티브 신호를 갖는 차동 신호를 생성하는 차동 회로;
상기 차동 신호의 진폭을 검출하여 제1 및 제2 검출전압을 출력하는 진폭 검출 회로;
상기 제1 및 제2 검출전압 사이의 오차 전압에 기초해 상기 차동 회로를 제어하는 오차 증폭 회로; 및
상기 제1 및 제2 검출전압중 어느 하나에 기초하여 상기 진폭 검출 회로를 제어하는 전류 제어 회로; 를 포함하고,
상기 전류 제어 회로는,
사전에 설정된 전류범위중 최대 전류로 제어한 이후, 상기 제1 및 제2 검출전압에 기초해, 상기 차동 신호의 진폭과 전원전압의 크기를 비교한 결과에 따라, 상기 진폭 검출 회로의 내부 전류의 감소 또는 유지를 제어하는
차동 회로의 전류 제어 장치.
제1항에 있어서, 상기 전류 제어 회로는,
상기 차동 신호의 진폭이 전원전압의 크기보다 큰 경우, 상기 진폭 검출 회로의 내부 전류의 감소를 제어하고, 그렇지 않을 경우에는 상기 진폭 검출 회로의 내부 전류의 유지를 제어하는
차동 회로의 전류 제어 장치.
제2항에 있어서, 상기 진폭 검출 회로는,
전원전압 단자에 공통 접속된 드레인, 파지티브 신호 및 네가티브 신호 각각을 입력받는 게이트, 서로 공통 접속된 소스를 갖는 제1 및 제2 N채널 FET; 상기 제1 및 제2 N채널 FET의 공통 소스와 접지 사이에 접속된 제1 전류원; 을 포함하여, 상기 파지티브 신호의 제1 진폭을 검출하여 상기 제1 및 제2 N채널 FET의 공통 소스에서 제1 검출전압을 출력하는 제1 진폭 검출 회로; 및
상기 전원전압 단자에 일단이 접속된 제2 전류원과, 상기 제2 전류원의 타단에 병렬로 공통 접속된 소스, 파지티브 신호 및 네가티브 신호 각각을 입력받는 게이트, 서로 공통 접속된 드레인을 갖는 제1 및 제2 P채널 FET; 상기 전원전압 단자와 상기 제1 및 제2 P채널 FET의 공통 소스 사이에 접속된 제2 전류원; 을 포함하여, 상기 네가티브 신호의 진폭을 검출하여 상기 제1 및 제2 P채널 FET의 공통 소스에서 제2 검출전압을 출력하는 제2 진폭 검출 회로;
를 포함하는 차동 회로의 전류 제어 장치.
제3항에 있어서, 상기 오차 증폭 회로는
상기 제1 검출전압을 입력받는 비반전 입력단과, 상기 제2 검출전압을 입력받는 반전 입력단과, 상기 제1 검출전압과 제2 검출전압 사이의 차이에 해당되는 상기 오차 전압을 출력하는 출력단을 갖는 오차 증폭기를 포함하고,
상기 오차 증폭기는, 상기 오차 전압을 이용하여 전류 조절부를 조절하는
차동 회로의 전류 제어 장치.
제4항에 있어서, 상기 전류 제어 회로는,
기준전압을 생성하는 기준전압 생성회로;
상기 제1 및 제2 검출전압중 하나의 전압과 상기 기준전압을 비교하고, 상기 비교에 따른 레벨을 갖는 비교전압을 출력하는 비교회로;
상기 비교전압의 레벨에 기초해 제어 신호를 생성하는 제어 회로; 및
상기 제어 신호에 기초해 제어 전류를 생성하고, 상기 제어 전류를 이용하여 상기 진폭 검출 회로의 내부 전류를 제어하는 가변 전류원;
를 포함하는 차동 회로의 전류 제어 장치.
제5항에 있어서, 상기 기준전압 생성회로는,
상기 전원전압 단자에 공통 접속된 드레인 및 게이트, 및 상기 기준전압 생성회로의 출력단에 접속된 소스를 갖는 제3 N채널 FET;
상기 제3 N채널 FET의 소스와 접지 사이에 접속된 제3 전류원; 을 포함하여,
상기 제3 N채널 FET는 상기 제1 진폭 검출 회로의 제1 N채널 FET와 동일한 특성을 갖도록 동일한 구조와 동일한 크기로 이루어지고, 상기 소스에서 상기 전원전압의 크기에 대응하는 상기 기준전압을 출력하는 차동 회로의 전류 제어 장치.
제6항에 있어서, 상기 비교회로는,
상기 제1 검출전압을 입력받는 비반전 입력단과, 상기 기준전압을 입력받는 반전 입력과과, 상기 제1 검출전압과 상기 기준전압을 비교하고, 상기 비교에 따른 레벨을 갖는 상기 비교전압을 출력하는 출력단을 갖는 비교기;
를 포함하는 차동 회로의 전류 제어 장치.
제6항에 있어서, 상기 가변 전류원은
상기 전원전압 단자와 접지 사이에 직렬로 접속된 제1 트랜지스터 및 제4 전류원;
상기 제1 트랜지스터의 제어단자에 병렬로 접속되어 전류 미러회로를 형성하고, 상기 전원전압 단자와 공통노드 사이에 병렬로 접속되며, 서로 다른 크기를 갖는 복수의 전류 미러 트랜지스터;
상기 복수의 전류 미러 트랜지스터 각각의 소스와 상기 공통노드 사이에 접속된 복수의 스위치; 및
상기 공통노드와 접지 사이에 접속되고, 상기 제1 진폭 검출 회로의 제1 전류원과 전류 미러를 형성하여, 상기 제1 전류원의 전류를 제어하는 출력 트랜지스터;
를 포함하는 차동 회로의 전류 제어 장치.
전류 조절부와, 상기 전류 조절부에서 조절되는 전류를 이용해 발진 동작하여 상기 발진 동작에 의해 생성된 서로 역 위상의 파지티브 신호 및 네가티브 신호를 갖는 차동 신호를 생성하는 차동 발진 회로를 포함하는 차동 회로;
상기 차동 신호의 진폭을 검출하여 제1 및 제2 검출전압을 출력하는 진폭 검출 회로;
상기 제1 및 제2 검출전압 사이의 오차 전압에 기초해 상기 전류 조절부를 제어하는 오차 증폭 회로; 및
상기 제1 및 제2 검출전압중 어느 하나에 기초하여 상기 진폭 검출 회로를 제어하는 전류 제어 회로; 를 포함하고,
상기 전류 제어 회로는,
사전에 설정된 전류범위중 최대 전류로 제어한 이후, 상기 제1 및 제2 검출전압에 기초해, 상기 차동 신호의 진폭과 전원전압의 크기를 비교한 결과에 따라, 상기 진폭 검출 회로의 내부 전류의 감소 또는 유지를 제어하는
차동 회로의 전류 제어 장치.
제9항에 있어서, 상기 전류 제어 회로는,
상기 차동 신호의 진폭이 전원전압의 크기보다 큰 경우, 상기 진폭 검출 회로의 내부 전류의 감소를 제어하고, 그렇지 않을 경우에는 상기 진폭 검출 회로의 내부 전류의 유지를 제어하는 차동 회로의 전류 제어 장치.
제10항에 있어서, 상기 진폭 검출 회로는,
전원전압 단자에 공통 접속된 드레인, 파지티브 신호 및 네가티브 신호 각각을 입력받는 게이트, 서로 공통 접속된 소스를 갖는 제1 및 제2 N채널 FET; 상기 제1 및 제2 N채널 FET의 공통 소스와 접지 사이에 접속된 제1 전류원; 을 포함하여, 상기 파지티브 신호의 제1 진폭을 검출하여 상기 제1 및 제2 N채널 FET의 공통 소스에서 제1 검출전압을 출력하는 제1 진폭 검출 회로; 및
사익 전원전압 단자에 일단이 접속된 제2 전류원과, 상기 제2 전류원의 타단에 병렬로 공통 접속된 소스, 파지티브 신호 및 네가티브 신호 각각을 입력받는 게이트, 서로 공통 접속된 드레인을 갖는 제1 및 제2 P채널 FET; 상기 제1 및 제2 P채널 FET의 공통 소스와 접지 사이에 접속된 제1 전류원; 을 포함하여, 상기 네가티브 신호의 진폭을 검출하여 상기 제1 및 제2 P채널 FET의 공통 소스에서 제2 검출전압을 출력하는 제2 진폭 검출 회로;
를 포함하는 차동 회로의 전류 제어 장치.
제11항에 있어서, 상기 오차 증폭 회로는
상기 제1 검출전압을 입력받는 비반전 입력단과, 상기 제2 검출전압을 입력받는 반전 입력단과, 상기 제1 검출전압과 제2 검출전압 사이의 차이에 해당되는 상기 오차 전압을 출력하는 출력단을 갖는 오차 증폭기를 포함하고,
상기 오차 증폭기는, 상기 오차 전압을 이용하여 상기 전류 조절부를 조절하는
차동 회로의 전류 제어 장치.
제12항에 있어서, 상기 전류 제어 회로는,
기준전압을 생성하는 기준전압 생성회로;
상기 제1 및 제2 검출전압중 하나의 전압과 상기 기준전압을 비교하고, 상기 비교에 따른 레벨을 갖는 비교전압을 출력하는 비교회로;
상기 비교전압의 레벨에 기초해 제어 신호를 생성하는 제어 회로; 및
상기 제어 신호에 기초해 제어 전류를 생성하고, 상기 제어 전류를 이용하여 상기 진폭 검출 회로의 내부 전류를 제어하는 가변 전류원;
를 포함하는 차동 회로의 전류 제어 장치.
제13항에 있어서, 상기 기준전압 생성회로는,
상기 전원전압 단자에 공통 접속된 드레인 및 게이트, 및 상기 기준전압 생성회로의 출력단에 접속된 소스를 갖는 제3 N채널 FET;
상기 제3 N채널 FET의 소스와 접지 사이에 접속된 제3 전류원; 을 포함하여,
상기 제3 N채널 FET는 상기 제1 진폭 검출 회로의 제1 N채널 FET와 동일한 특성을 갖도록 동일한 구조와 동일한 크기로 이루어지고, 상기 소스에서 상기 전원전압의 크기에 대응하는 상기 기준전압을 출력하는 차동 회로의 전류 제어 장치.
제14항에 있어서, 상기 비교회로는,
상기 제1 검출전압을 입력받는 비반전 입력단과, 상기 기준전압을 입력받는 반전 입력단과, 상기 제1 검출전압과 상기 기준전압을 비교하고, 상기 비교에 따른 레벨을 갖는 상기 비교전압을 출력하는 출력단을 갖는 비교기를 포함하는 차동 회로의 전류 제어 장치.
제14항에 있어서, 상기 가변 전류원은
상기 전원전압 단자와 접지 사이에 직렬로 접속된 제1 트랜지스터 및 제4 전류원;
상기 제1 트랜지스터의 제어단자에 병렬로 접속되어 전류 미러회로를 형성하고, 상기 전원전압 단자와 공통노드 사이에 병렬로 접속되며, 서로 다른 크기를 갖는 복수의 전류 미러 트랜지스터;
상기 복수의 전류 미러 트랜지스터 각각의 소스와 상기 공통노드 사이에 접속된 복수의 스위치; 및
상기 공통노드와 접지 사이에 접속되고, 상기 제1 진폭 검출 회로의 제1 전류원과 전류 미러를 형성하여, 상기 제1 전류원의 전류를 제어하는 출력 트랜지스터;
를 포함하는 차동 회로의 전류 제어 장치.