KR102627333B1 - 파워시스템용 소프트 스타트 회로 - Google Patents

파워시스템용 소프트 스타트 회로 Download PDF

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KR102627333B1 KR1020230100884A KR20230100884A KR102627333B1 KR 102627333 B1 KR102627333 B1 KR 102627333B1 KR 1020230100884 A KR1020230100884 A KR 1020230100884A KR 20230100884 A KR20230100884 A KR 20230100884A KR 102627333 B1 KR102627333 B1 KR 102627333B1
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Abstract

본 발명은 파워시스템용 소프트 스타트 회로에 관한 것으로서, 본 발명에 따른 파워시스템용 소프트 스타트 회로(100)는 입력전압(VIN)이 인가될 때에 출력 커패시터(COUT)를 충전하여 출력전압(VOUT)을 출력하는 파워시스템(1)의 소프트 스타트(soft start)를 구현하는 파워시스템용 소프트 스타트 회로(100)에 있어서, 소프트 스타트 시간에, 입력전압(VIN)과 출력전압(VOUT)을 잇는 전기적 경로 상에 정전류(constant current)를 공급하여 출력 커패시터(COUT)를 충전한다.

Description

파워시스템용 소프트 스타트 회로{SOFT START CIRCUIT FOR POWER SYSTEM}
본 발명은 파워시스템용 소프트 스타트 회로에 관한 것으로, 보다 상세하게는 파워시스템에서 소프트 스타트 기간에 PVT에 의한 변동이 적은 정전류를 통해 입출력단을 단락시키고 출력단의 커패시터를 충전할 수 있는 회로에 관한 것이다.
전자기기 내지 전자부하에 전력을 공급하기 위해 파워시스템(power system)이 사용되고 있다. 파워시스템의 일례로 DC/DC 컨버터를 들 수 있다. DC/DC 컨버터는 DC 입력전압을 승압하는 부스트 컨버터(boost converter)와 DC 입력전압을 강압하는 벅 컨버터(buck converter)로 구분되고, 부스트 컨버터에 대해서는 하기 선행기술문헌의 특허문헌에 개시되어 있다.
도 1 및 도 2를 참고로, 부스트 컨버터는 출력단과 접지단 사이에 2개의 파워 스위치(SW1, SW2)가 연결되고, 파워 스위치들이 서로 연결된 노드와 전기적으로 접속된 입력단에는 인덕터가, 출력단에는 출력 커패시터가 연결된다. 각각의 파워 스위치는 다이오드와 트랜지스터로 구현된다. 여기서, 입력전압이 인가되고, EN(enable) 단자가 하이(high) 일 때에, 듀티 비(duty raio)에 따라 2개의 파워 스위치들이 서로 교대로 온/오프(on/off) 동작을 반복하면서 입력전압(VIN)보다 큰 출력전압(VOUT)을 출력한다.
문제는 EN(enable) 단자가 로우(low) 일 때에, 즉 2개의 파워 스위치가 모두 오프(off) 상태인 초기에 입력전압이 인가되는 경우이다. 이 경우, 도 1과 같이 입력전압(VIN), 인덕터, 파워 스위치 SW2의 다이오드 및 출력전압(VOUT)으로 전류 경로(current path)가 형성되고, 이에 따라 매우 높은 충전 전류가 발생하므로, 입력전압 공급장치 및 칩이 손상될 수 있다.
이에 종래 파워시스템에서 초기 전원 공급시 과도한 전류가 흐르는 문제를 해결하기 위한 방안이 절실히 요구되고 있다.
KR 10-2394869 B1
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 초기에 입력전압이 인가되어 출력 커패시터를 충전하는 파워시스템에서 입력전압과 출력전압을 잇는 전기적 경로 상에 정전류(constant current)를 공급하여 소프트 스타트(soft start)를 구현하는 파워시스템용 소프트 스타트 회로를 제공하는 데 있다.
본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로는 입력전압이 인가될 때에 출력 커패시터를 충전하여 출력전압을 출력하는 파워시스템의 소프트 스타트(soft start)를 구현하는 파워시스템용 소프트 스타트 회로에 있어서, 소프트 스타트 시간에, 상기 입력전압과 상기 출력전압을 잇는 전기적 경로 상에 정전류(constant current)를 공급하여 상기 출력 커패시터를 충전한다.
또한, 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로에 있어서, 상기 파워시스템은, 부스트 컨버터(boost converter) 회로, 또는 전력손실보호(PLP) 회로를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로에 있어서, 상기 전기적 경로에 접속되는 제1 NMOS, 및 상기 제1 NMOS의 소스와 드레인 사이에 전기적으로 연결된 제1 다이오드를 포함하는 블로킹 트랜지스터; 기준전류를 발생시키는 기준전류발생부; 상기 기준전류를 감지하여 기준전압을 발생시키는 기준전압발생부; 제1 저항을 포함하고, 상기 기준전압을 인가받아, 상기 제1 저항에 대한 상기 기준전압의 비로써 변환전류를 생성하는 전압전류변환부; 및 제2 저항을 포함하고, 상기 변환전류를 인가받아, 상기 변환전류와 상기 제2 저항의 곱으로써 상기 제1 NMOS의 게이트-소스 전압을 생성하여, 인가하는 블로킹 트랜지스터 제어부;를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로에 있어서, 상기 기준전류발생부는, 각각의 소스에 제1 작동전압이 인가되는 제1 PMOS 및 제2 PMOS가 전류미러(current mirror) 구조를 형성하는 제1 전류미러; 및 상기 제1 PMOS의 드레인에 전기적으로 연결되고, 상기 제2 PMOS에 상기 기준전류가 생성되도록 바이어스 전류를 공급하는 전류원;을 포함할 수 있다.
또한, 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로에 있어서, 상기 기준전압발생부는, 제2 NMOS 및 상기 제2 NMOS의 소스와 드레인 사이에 전기적으로 연결된 제2 다이오드를 포함하고, 상기 제2 NMOS의 드레인은 상기 제2 NMOS의 게이트 및 상기 제2 PMOS의 드레인과 전기적으로 연결되며, 상기 제2 NMOS의 소스는 접지되는 센스 트랜지스터를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로에 있어서, 상기 제1 NMOS와 상기 제2 NMOS는 서로 동일한 N채널 MOSFET 소자일 수 있다.
또한, 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로에 있어서, 상기 전압전류변환부는, (-) 입력단자가 상기 제2 NMOS의 게이트와 전기적으로 연결되어 상기 기준전압이 인가되고, 일단이 접지된 상기 제1 저항의 타단에 (+) 입력단자가 전기적으로 연결되는 OP 앰프(OP AMP); 소스에 상기 제1 작동전압이 인가되고, 게이트가 상기 OP 앰프의 출력단에 전기적으로 연결되며, 상기 제1 저항과 상기 OP 앰프의 (+) 입력단자가 전기적으로 연결된 제1 노드에 드레인이 전기적으로 연결되어, 상기 변환전류가 흐르는 제3 PMOS; 소스에 상기 제1 작동전압이 인가되고, 게이트가 상기 OP 앰프의 출력단에 전기적으로 연결되며, 상기 제3 PMOS와 동일한 P채널 MOSFET으로 이루어져, 상기 변환전류가 흐르는 제4 PMOS; 및 각각의 소스에 접지되는 제3 NMOS 및 제4 NMOS가 전류미러(current mirror) 구조를 형성하고, 상기 제3 NMOS가 상기 제4 PMOS와 전기적으로 연결되어, 상기 제4 NMOS에 상기 변환전류가 복사되어 흐르는 제2 전류미러;를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로에 있어서, 상기 블로킹 트랜지스터 제어부는, 상기 입력전압을 승압하여 제2 작동전압을 출력하는 차지펌프(charge pump); 및 각각의 소스에 제2 작동전압이 인가되는 제5 PMOS 및 제6 PMOS가 전류미러(current mirror) 구조를 형성하고, 상기 제6 PMOS에 상기 변환전류가 복사되어 흐르도록 상기 제5 PMOS의 드레인이 상기 제4 NMOS의 드레인과 전기적으로 연결되고, 일단이 상기 전기적 경로와 전기적으로 연결된 상기 제2 저항의 타단, 상기 제6 PMOS의 드레인 및 상기 제1 NMOS의 게이트가 제2 노드에 전기적으로 연결되는 제3 전류미러;를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로에 있어서, 상기 제1 저항 및 상기 제2 저항은, 동일한 저항 값을 가지는 소자일 수 있다.
또한, 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로에 있어서, 상기 블로킹 트랜지스터 제어부는, 소스에 상기 제2 작동전압이 인가되고, 드레인이 상기 제2 노드에 전기적으로 연결되는 제7 PMOS; 일단이 상기 제2 작동전압에 전기적으로 연결되고, 타단이 상기 제7 PMOS의 게이트와 제3 노드에 전기적으로 연결되는 제3 저항; 드레인이 상기 제2 저항의 일단과 전기적으로 연결되고, 소스가 상기 전기적 경로에 전기적으로 연결되며, 게이트가 상기 제3 노드에 전기적으로 연결되는 제5 NMOS; 및 드레인이 상기 제3 노드에 전기적으로 연결되고, 소스가 접지되며, 상기 제7 PMOS와 상보적으로 작동되는 제6 NMOS;를 더 포함할 수 있다.
또한, 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로에 있어서, 상기 소프트 스타트 시간에, 상기 제5 NMOS는 온(on) 상태이고, 상기 제6 NMOS 및 상기 제7 PMOS는 오프(off) 상태이며, 상기 소프트 스타트가 완료된 때에, 상기 제5 NMOS는 오프(off) 상태이고, 상기 제6 NMOS 및 상기 제7 PMOS는 온(on) 상태로 제어될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
본 발명에 따르면, 입력전압의 슬루율(slew rate)에 관계없이 정전류원으로 소프트 스타트를 구현하므로 피크 전류(peak current)를 저감하고, 정전류원을 통해 입력전압과 출력전압을 분리(isolation)할 수 있다.
또한, 본 발명은 전력손실보호(PLP) 회로와 같이 출력 커패시터에 에너지를 저장하는 다양한 파워시스템에 적용될 수 있다.
나아가 Zero PVT Variation 설계를 통해 정전류를 정밀하게 제어할 수 있다.
도 1은 종래 부스트 컨버터의 구조 및 동작을 설명하는 도면이다.
도 2는 종래 부스트 컨버터의 시간에 대한 출력전압 및 입력전류의 변화를 나타내는 그래프이다.
도 3은 본 발명에 따른 파워시스템용 소프트 스타트 회로의 동작을 설명하는 도면이다.
도 4 내지 도 5는 본 발명에 따른 파워시스템용 소프트 스타트 회로가 부스트 컨버터에 적용되는 실시예를 설명하는 도면이다.
도 6은 본 발명에 따른 파워시스템용 소프트 스타트 회로가 부스트 컨버터에 적용된 경우의 시간에 대한 출력전압 및 입력전류의 변화를 나타내는 그래프이다.
도 7은 본 발명에 따른 파워시스템용 소프트 스타트 회로의 구성을 설명하는 블록도이다.
도 8은 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로의 회로도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 3은 본 발명에 따른 파워시스템용 소프트 스타트 회로의 동작을 설명하는 도면이고, 도 4 내지 도 5는 본 발명에 따른 파워시스템용 소프트 스타트 회로가 부스트 컨버터에 적용되는 실시예를 설명하는 도면이며, 도 6은 본 발명에 따른 파워시스템용 소프트 스타트 회로가 부스트 컨버터에 적용된 경우의 시간에 대한 출력전압 및 입력전류의 변화를 나타내는 그래프이다.
도 3 내지 도 5에 도시된 바와 같이, 본 발명에 따른 파워시스템용 소프트 스타트 회로(100)는 입력전압(VIN)이 인가될 때에 출력 커패시터(COUT)를 충전하여 출력전압(VOUT)을 출력하는 파워시스템(1)의 소프트 스타트(soft start)를 구현하는 파워시스템용 소프트 스타트 회로(100)에 있어서, 소프트 스타트 시간에, 입력전압(VIN)과 출력전압(VOUT)을 잇는 전기적 경로 상에 정전류(constant current)를 공급하여 출력 커패시터(COUT)를 충전한다.
본 발명은 파워시스템에서 소프트 스타트 기간에 PVT에 의한 변동이 적은 정전류를 통해 입출력단을 단락시키고 출력단의 커패시터를 충전할 수 있는 회로에 관한 것이다. 파워시스템의 일종인 종래 부스트 컨버터(boost converter)는 EN(enable) 단자가 로우(low) 일 때에, 즉 2개의 파워 스위치가 모두 오프(off) 상태인 초기에, 입력전압이 인가되면 입력전압과 출력전압 사이에 전기적 경로가 형성되어, 출력 커패시터의 충전 전류가 의도치 않게 높아져 칩에 손상을 야기하는 문제가 있는바, 그 문제를 해결하기 위한 방안으로서 본 발명이 안출되었다.
다만, 본 발명에 따른 소프트 스타트 회로(100)가 적용되는 파워시스템(1)이 반드시 부스트 컨버터에 한정되는 것은 아니고, 전력손실보호(PLP) 회로와 같이 출력 커패시터(COUT)를 충전하여 에너지를 저장하였다가 전자기기 내지 전자부하에 전력을 공급하는 다양한 파워시스템(1)에 적용될 수 있다.
구체적으로, 본 발명에 따른 소프트 스타트 회로(100)는 파워시스템(1)의 소프트 스타트를 구현하는 회로로서, 소프트 스타트 시간에, 입력전압(VIN)과 출력전압(VOUT)을 잇는 전기적 경로 상에 정전류(constant current)를 공급함으로써, 출력 커패시터(COUT)를 충전한다. 여기서, 소프트 스타트 시간은 초기에 파워시스템(1)의 출력 커패시터(COUT)가 입력전압(VIN)에 의해 최대로 충전되는 시간이다. 부스트 컨버터를 예로 들면, EN(enable) 단자가 로우(low)인 상황에서 입력전압(VIN)이 인가될 때에 출력전압(VOUT)이 입력전압(VIN)까지 충전되는 시간일 수 있다. 여기서, 입력전압(VIN)과 출력전압(VOUT)을 잇는 전기적 경로 상에 파워 스위치의 다이오드가 개입되는 경우에, 다이오드 순반향 전압에 의해 출력전압(VOUT)이 입력전압(VIN)까지 충전될 수 없으므로, 입력전압(VIN)에서 다이오드 순방향 전압을 뺀 전압 값까지 출력전압(VOUT)이 충전되는 시간으로 볼 수 있다.
이러한 소프트 스타트 시간에 본 발명에 따른 소프트 스타트 회로(100)는 입력전압(VIN)과 출력전압(VOUT)을 잇는 전기적 경로 상에 정전류(constant current)를 공급하여 입력전압(VIN)과 출력전압(VOUT)을 분리시킨다.
입력전압(VIN)의 슬루율(slew rate)에 관계없이 정전류원으로 소프트 스타트를 구현하므로 종래 파워시스템(1)의 피크 전류(peak current)를 저감하여 안정적으로 출력 커패시터(COUT)를 충전할 수 있다.
일례로, 도 4 내지 도 5와 같이, 본 발명에 따른 소프트 스타트 회로(100)가 부스트 컨버터에 적용되는 경우, 입력전압(VIN), 인덕터, 파워스위치의 다이오드, 출력전압(VOUT)을 잇는 전기적 경로 상이기만 하면, 위치에 상관없이 본 발명에 따른 소프트 스타트 회로(100)가 정전류원으로서 전기적으로 연결될 수 있다. 이 경우, 소프트 스타트가 구현되어 피크 전류 없이 정전류에 의해 서서히 출력 커패시터(COUT)가 충전될 수 있다(도 6 참조).
이하에서는 상기 정전류원으로 작동하기 위한 본 발명의 실시예에 따른 소프트 스타트 회로(100)의 구성에 대해 설명한다.
도 7은 본 발명에 따른 파워시스템용 소프트 스타트 회로의 구성을 설명하는 블록도이고, 도 8은 본 발명의 실시예에 따른 파워시스템용 소프트 스타트 회로의 회로도이다.
도 7 내지 도 8을 참고로, 본 발명에 따른 소프트 스타트 회로는 블로킹 트랜지스터(10), 기준전류발생부(20), 기준전압발생부(30), 전압전류변환부(40), 및 블로킹 트랜지스터 제어부(50)를 포함할 수 있다.
블로킹 트랜지스터(10)는 제1 NMOS(N1) 및 제1 다이오드(D1)를 포함한다. 제1 NMOS(N1)의 드레인은 입력전압(VIN)에, 소스는 출력전압(VOUT)에 각각 전기적으로 연결되어, 입력전압(VIN)과 출력전압(VOUT)을 잇는 전기적 경로 상에 제1 NMOS(N1)가 접속된다. 제1 다이오드(D1)는 애노드가 제1 NMOS(N1)의 소스에, 캐소드가 제1 NMOS(N1)의 드레인에 각각 접속되어, 제1 NMOS(N1)의 소스와 드레인 사이에 전기적으로 연결된다.
기준전류발생부(20)는 기준전류(IREF)를 발생시킨다. 일례로, 기준전류발생부(20)는 제1 전류미러(21) 및 전류원(22)으로 구현될 수 있다. 제1 전류미러(21)는 제1 PMOS(P1) 및 제2 PMOS(P2)가 전류미러(current mirror) 구조를 형성한다. 제1 PMOS(P1) 및 제2 PMOS(P2) 각각의 소스에는 제1 작동전압(VDD1)이 인가되고, 제1 PMOS(P1)와 제2 PMOS(P2)의 게이트끼리 서로 전기적으로 연결되며, 제1 PMOS(P1)의 게이트와 드레인이 서로 전기적으로 연결되어 전류미러 구조를 형성할 수 있다. 여기서, 전류원(22)이 제1 PMOS(P1)의 드레인과 접지 사이에 전기적으로 연결되어, 바이어스 전류(IBIAS)를 공급할 때에, 제2 PMOS(P2)에 기준전류(IREF)가 생성되어 흐르게 된다.
한편, 기준전류(IREF)의 발생을 제어하기 위하여, 제1 PMOS(P1)와 제2 PMOS(P2)의 게이트 사이의 전기적 경로 상에 제1 스위치(S1)가 연결되고, 그 전기적 경로와 제1 작동전압(VDD1) 사이에 제2 스위치(S2)가 연결될 수 있다. 따라서, 스위칭 제어신호가 인가되어 제1 스위치(S1)가 온(on) 상태이고, 제2 스위치(S2)가 오프(off) 상태일 때에만 전류미러 구조가 형성되어, 기준전류발생부(20)가 온(on) 되므로, 기준전류(IREF)가 발생할 수 있다. 이렇게 기준전류발생부(20)가 온/오프(on/off) 기능을 가지는 경우, 소프트 스타트가 종료된 뒤에 기준전류발생부(20)를 오프(off) 함으로써, 전력 소비를 최소화할 수 있다.
기준전압발생부(30)는 기준전류발생부(20)에서 생성된 기준전류(IREF)를 감지하여 기준전압(VREF)을 발생시킨다. 일례로, 기준전압발생부(30)는 센스 트랜지스터(31)를 포함할 수 있다. 센스 트랜지스터(31)는 제2 NMOS(N2) 및 제2 다이오드(D2)에 의해 구현될 수 있다. 여기서, 제2 NMOS(N2)의 드레인은 게이트와 서로 전기적으로 연결되고, 제2 NMOS(N2)의 소스는 접지된다. 제2 다이오드(D2)는 애노드가 제2 NMOS(N2)의 소스에, 캐소드가 제2 NMOS(N2)의 드레인에 접속되어, 제2 NMOS(N2)의 소스와 드레인 사이에 전기적으로 연결된다. 여기서, 제2 NMOS(N2)의 드레인이 제2 PMOS(P2)의 드레인과 서로 전기적으로 연결된다. 따라서, 제2 PMOS(P2)에서 생성된 기준전류(IREF)가 센스 트랜지스터(31)에 흐르게 되어 기준전압(VREF)이 생성된다.
한편, 센스 트랜지스터(31)의 제2 NMOS(N2)와 블로킹 트랜지스터(10)의 제1 NMOS(N1)는 서로 동일한 N채널 MOSFET 소자일 수 있다. 즉, 제1 NMOS(N1)와 제2 NMOS(N2)는 동일한 고전압 MOSFET 소자를 사용할 수 있다. 일례로, 드레인-소스 전압의 한계 값이 동일한 소자로서, 제1 NMOS(N1)와 제2 NMOS(N2)는 동일한 Process를 가지는 소자일 수 있다. 이를 통해 Zero PVT(Process-Voltage-Temperature) variation이 적용될 수 있다.
전압전류변환부(40)는 기준전압발생부(30)에서 생성한 기준전압(VREF)을 인가받아 변환전류(IVGS)를 생성한다. 전압전류변환부(40)는 제1 저항(RB)을 포함하여, 제1 저항(RB)에 대한 기준전압(VREF)의 비(VREF/RB)로써 변환전류(IVGS)를 생성한다. 구체적인 예로서, 전압전류변환부(40)는 OP 앰프(OP AMP, 41), 제3 PMOS(P3), 제4 PMOS(P4), 및 제2 전류미러(42)를 포함할 수 있다.
OP 앰프(41)의 (-) 입력단자는 센스 트랜지스터(31)의 제2 NMOS(N2)의 게이트와 전기적으로 연결되고, (+) 입력단자는 제1 저항(RB)에 전기적으로 연결된다. 여기서, 제1 저항(RB)의 일단은 접지되고, 제1 저항(RB)의 타단이 OP 앰프(41)의 (+) 입력단자에 연결된다.
제3 PMOS(P3)의 소스에는 제1 작동전압(VDD1)이 인가되고, 제3 PMOS(P3)의 게이트는 OP 앰프(41)의 출력단에 전기적으로 연결되며, 제1 저항(RB)과 OP 앰프(41)의 (+) 입력단자가 연결된 제1 노드에 제3 PMOS(P3)의 드레인이 전기적으로 연결된다.
제4 PMOS(P4)의 소스에도 제1 작동전압(VDD1)이 인가되고, 제4 PMOS(P4)의 게이트도 OP 앰프(41)의 출력단에 전기적으로 연결된다. 여기서, 제4 PMOS(P4)는 제3 PMOS(P3)와 동일한 P채널 MOSFET으로 이루어진다.
제2 전류미러(42)는 제3 NMOS(N3) 및 제4 NMOS(N4)가 전류미러(current mirror) 구조를 형성한다. 제3 NMOS(N3) 및 제4 NMOS(N4)의 소스는 각각 접지되고, 게이트끼리 전기적으로 연결된다. 또한, 제3 NMOS(N3)의 게이트와 드레인이 전기적으로 연결되되, 제3 NMOS(N3)의 드레인은 제4 PMOS(P4)의 드레인과도 전기적으로 연결된다.
이러한 전압전류변환부(40)에서, 기준전압(VREF)이 OP 앰프(41)의 (-) 입력단자에 인가되면, 제1 저항(RB)에 대한 기준전압(VREF)의 비(VREF/RB)로써 변환전류(IVGS)가 생성되어, 제3 PMOS(P3)에 흐르게 된다. 여기서, 제4 PMOS(P4)가 제3 PMOS(P3)와 동일한 P채널 MOSFET으로 이루어지므로, 제4 PMOS(P4)에도 변환전류(IVGS)가 흐르고, 제2 전류미러(42)에 의해 복사되어 제4 NMOS(N4)에도 흐르게 된다.
블로킹 트랜지스터 제어부(50)는 변환전류(IVGS)를 인가받아, 블로킹 트랜지스터(10)의 제1 NMOS(N1)의 게이트-소스 전압(VGS)을 생성하여, 블로킹 트랜지스터(10)에 공급한다. 여기서, 블로킹 트랜지스터(10)는 제2 저항(RGS)을 포함하여, 변환전류(IVGS)와 제2 저항(RGS)의 곱(IVGS×RGS)으로써 제1 NMOS(N1)의 게이트-소스 전압(VGS)을 생성한다. 구체적인 예로서, 블로킹 트랜지스터 제어부(50)는 차지펌프(charge pump, 51) 및 제3 전류미러(52)를 포함할 수 있다.
차지펌프(51)는 입력전압(VIN)을 승압하여 제2 작동전압(VDD2)을 출력한다. 도 8에서 차지펌프(51)는 다이오드 및 커패시터와 펄스 입력으로 도시되었으나, 반드시 이에 한정되는 것은 아니고 입력전압(VIN)을 승압하여 제2 작동전압(VDD2)을 출력할 수 있기만 하면 특별한 제한은 없다.
제3 전류미러(52)는 제5 PMOS(P5) 및 제6 PMOS(P6)가 전류미러(current mirror) 구조를 형성한다. 제5 PMOS(P5) 및 제6 PMOS(P6) 각각의 소스에는 제2 작동전압(VDD2)이 인가된다. 제5 PMOS(P5)의 드레인은 제4 NMOS(N4)의 드레인과 전기적으로 연결된다. 여기서, 제2 저항(RGS)의 일단은 입력전압(VIN)과 출력전압(VOUT)을 잇는 전기적 경로와 전기적으로 연결되고, 제2 노드에 제2 저항(RGS)의 타단, 제6 PMOS(P6)의 드레인 및 제1 NMOS(N1)의 게이트가 전기적으로 연결된다.
따라서, 제2 전류미러(42)의 제4 NMOS(N4)에 복사된 변환전류(IVGS)는 제3 전류미러(52)에 의해 복사되어 제2 저항(RGS)에 흐르면서 변환전류(IVGS)와 제2 저항(RGS)의 곱(IVGS×RGS)으로써 제1 NMOS(N1)의 게이트-소스 전압(VGS)을 생성할 수 있다.
한편, 블로킹 트랜지스터 제어부(50)는 출력 커패시터(COUT)에 대한 충전이 완료된 경우, 즉 소프트 스타트 이후에 블로킹 트랜지스터(10)를 풀 온(Fully on)으로 전환하기 위하여, 제7 PMOS(P7), 제3 저항(R0), 제5 NMOS(N5), 및 제6 NMOS(N6)를 더 포함할 수 있다.
제7 PMOS(P7)의 소스에는 제2 작동전압(VDD2)이 인가되고, 드레인은 상기 제2 노드에 전기적으로 연결된다.
제3 저항(R0)의 일단은 제2 작동전압(VDD2)에 전기적으로 연결되고, 타단은 제7 PMOS(P7)의 게이트와 제3 노드에 의해 전기적으로 연결된다.
제5 PMOS(P5)의 드레인은 제2 저항(RGS)의 일단과 전기적으로 연결되고, 소스는 입력전압(VIN)과 출력전압(VOUT)을 잇는 전기적 경로에 전기적으로 연결되며, 게이트는 제3 노드에 전기적으로 연결된다.
제6 NMOS(N6)의 드레인은 제3 노드에 전기적으로 연결되고, 소스는 접지된다. 이러한 제6 NMOS(N6)는 제7 NMOS와 상보적으로 작동된다.
여기서, 소프트 스타트 시간에는, 제6 NMOS(N6)가 오프(off) 상태이다. 이때, 제6 NMOS(N6)와 상보적인 제7 PMOS(P7)도 오프(off) 상태가 되고, 제5 NMOS(N5)는 온(on) 상태가 된다.
소프트 스타트가 완료되는 경우에, 제6 NMOS(N6)가 온(on) 상태로 전환된다. 이에 따라, 제7 PMOS(P7)가 온(on) 상태가 되고, 제5 NMOS(N5)는 오프(off) 상태가 되어, 블로킹 트랜지스터(10)를 풀 온(Fully on)으로 전환시킬 수 있다.
한편, Zero PVT Variation을 적용하기 위하여, 제1 저항(RB) 및 제2 저항(RGS)은 동일한 저항 값을 가지는 소자일 수 있다. 이 경우, 아래 [수학식 1]과 같이, 제1 NMOS(N1)의 게이트-소스 전압(VGS)은 기준전압(VREF)과 동일한 전압 값을 갖게 된다.
[수학식 1]
RB = RGS
IVGS = VREF/RB
VGS = IVGS×RGS = (VREF/RB)×RGS = VREF
여기서, RB는 제1 저항, RGS는 제2 저항, IVGS는 변환전류, VREF는 기준전압, VGS는 제1 NMOS(N1)의 게이트-소스 전압임.
여기서, 제1 저항(RB) 및 제2 저항(RGS)은 동일한 프로세스(process)로 제작되는 것이 바람직하다. 이로써, 블로킹 트랜지스터(10)와 센스 트랜지스터(31) 간의 PVT Variation으로 인한 오차가 제거된다.
또한, RB = RGS 조건 하에서, 센스 트랜지스터(31) 및 블로킹 트랜지스터(10)는 정전류원으로 동작한다. 센스 트랜지스터(31)는 제1 다이오드(D1)가 연결되어 있으므로, 정전류원으로 동작한다. 또한, 센스 트랜지스터(31)는 항상 포화(saturation) 되어 있기 때문에 기준전류(IREF) 내지 바이어스 전류(IBIAS)만 변경함으로써 정전류원의 크기를 자유롭게 변경할 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속한 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1: 파워시스템 100: 소프트 스타트 회로
10: 블로킹 트랜지스터 20: 기준전류발생부
21: 제1 전류미러 22: 전류원
30: 기준전압발생부 31: 센스 트랜지스터
40: 전압전류변환부 41: OP 앰프
42: 제2 전류미러 50: 블로킹 트랜지스터 제어부
51; 차지펌프 52: 제3 전류미러
RB: 제1 저항 RGS: 제2 저항
R0: 제3 저항 P1 ~ P7: 제1 ~ 제7 PMOS
N1 ~ N6: 제1 ~ 제6 NMOS COUT: 출력 커패시터
D1: 제1 다이오드 D2: 제2 다이오드

Claims (11)

  1. 입력전압이 인가될 때에 출력 커패시터를 충전하여 출력전압을 출력하는 파워시스템의 소프트 스타트(soft start)를 구현하는 파워시스템용 소프트 스타트 회로에 있어서,
    소프트 스타트 시간에, 상기 입력전압과 상기 출력전압을 잇는 전기적 경로 상에 정전류(constant current)를 공급하여 상기 출력 커패시터를 충전하고,
    상기 전기적 경로에 접속되는 제1 NMOS, 및 상기 제1 NMOS의 소스와 드레인 사이에 전기적으로 연결된 제1 다이오드를 포함하는 블로킹 트랜지스터;
    기준전류를 발생시키는 기준전류발생부;
    상기 기준전류를 감지하여 기준전압을 발생시키는 기준전압발생부;
    제1 저항을 포함하고, 상기 기준전압을 인가받아, 상기 제1 저항에 대한 상기 기준전압의 비로써 변환전류를 생성하는 전압전류변환부; 및
    제2 저항을 포함하고, 상기 변환전류를 인가받아, 상기 변환전류와 상기 제2 저항의 곱으로써 상기 제1 NMOS의 게이트-소스 전압을 생성하여, 인가하는 블로킹 트랜지스터 제어부;를 포함하는 파워시스템용 소프트 스타트 회로.
  2. 청구항 1에 있어서,
    상기 파워시스템은,
    부스트 컨버터(boost converter) 회로, 또는 전력손실보호(PLP) 회로를 포함하는 파워시스템용 소프트 스타트 회로.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 기준전류발생부는,
    각각의 소스에 제1 작동전압이 인가되는 제1 PMOS 및 제2 PMOS가 전류미러(current mirror) 구조를 형성하는 제1 전류미러; 및
    상기 제1 PMOS의 드레인에 전기적으로 연결되고, 상기 제2 PMOS에 상기 기준전류가 생성되도록 바이어스 전류를 공급하는 전류원;을 포함하는 파워시스템용 소프트 스타트 회로.
  5. 청구항 4에 있어서,
    상기 기준전압발생부는,
    제2 NMOS 및 상기 제2 NMOS의 소스와 드레인 사이에 전기적으로 연결된 제2 다이오드를 포함하고, 상기 제2 NMOS의 드레인은 상기 제2 NMOS의 게이트 및 상기 제2 PMOS의 드레인과 전기적으로 연결되며, 상기 제2 NMOS의 소스는 접지되는 센스 트랜지스터를 포함하는 파워시스템용 소프트 스타트 회로.
  6. 청구항 5에 있어서,
    상기 제1 NMOS와 상기 제2 NMOS는 서로 동일한 N채널 MOSFET 소자인 파워시스템용 소프트 스타트 회로.
  7. 청구항 5에 있어서,
    상기 전압전류변환부는,
    (-) 입력단자가 상기 제2 NMOS의 게이트와 전기적으로 연결되어 상기 기준전압이 인가되고, 일단이 접지된 상기 제1 저항의 타단에 (+) 입력단자가 전기적으로 연결되는 OP 앰프(OP AMP);
    소스에 상기 제1 작동전압이 인가되고, 게이트가 상기 OP 앰프의 출력단에 전기적으로 연결되며, 상기 제1 저항과 상기 OP 앰프의 (+) 입력단자가 전기적으로 연결된 제1 노드에 드레인이 전기적으로 연결되어, 상기 변환전류가 흐르는 제3 PMOS;
    소스에 상기 제1 작동전압이 인가되고, 게이트가 상기 OP 앰프의 출력단에 전기적으로 연결되며, 상기 제3 PMOS와 동일한 P채널 MOSFET으로 이루어져, 상기 변환전류가 흐르는 제4 PMOS; 및
    각각의 소스에 접지되는 제3 NMOS 및 제4 NMOS가 전류미러(current mirror) 구조를 형성하고, 상기 제3 NMOS가 상기 제4 PMOS와 전기적으로 연결되어, 상기 제4 NMOS에 상기 변환전류가 복사되어 흐르는 제2 전류미러;를 포함하는 파워시스템용 소프트 스타트 회로.
  8. 청구항 7에 있어서,
    상기 블로킹 트랜지스터 제어부는,
    상기 입력전압을 승압하여 제2 작동전압을 출력하는 차지펌프(charge pump); 및
    각각의 소스에 제2 작동전압이 인가되는 제5 PMOS 및 제6 PMOS가 전류미러(current mirror) 구조를 형성하고, 상기 제6 PMOS에 상기 변환전류가 복사되어 흐르도록 상기 제5 PMOS의 드레인이 상기 제4 NMOS의 드레인과 전기적으로 연결되고, 일단이 상기 전기적 경로와 전기적으로 연결된 상기 제2 저항의 타단, 상기 제6 PMOS의 드레인 및 상기 제1 NMOS의 게이트가 제2 노드에 전기적으로 연결되는 제3 전류미러;를 포함하는 파워시스템용 소프트 스타트 회로.
  9. 청구항 8에 있어서,
    상기 제1 저항 및 상기 제2 저항은, 서로 동일한 저항 값을 가지는 소자인 파워시스템용 소프트 스타트 회로.
  10. 청구항 8에 있어서,
    상기 블로킹 트랜지스터 제어부는,
    소스에 상기 제2 작동전압이 인가되고, 드레인이 상기 제2 노드에 전기적으로 연결되는 제7 PMOS;
    일단이 상기 제2 작동전압에 전기적으로 연결되고, 타단이 상기 제7 PMOS의 게이트와 제3 노드에 전기적으로 연결되는 제3 저항;
    드레인이 상기 제2 저항의 일단과 전기적으로 연결되고, 소스가 상기 전기적 경로에 전기적으로 연결되며, 게이트가 상기 제3 노드에 전기적으로 연결되는 제5 NMOS; 및
    드레인이 상기 제3 노드에 전기적으로 연결되고, 소스가 접지되며, 상기 제7 PMOS와 상보적으로 작동되는 제6 NMOS;를 더 포함하는 파워시스템용 소프트 스타트 회로.
  11. 청구항 10에 있어서,
    상기 소프트 스타트 시간에, 상기 제5 NMOS는 온(on) 상태이고, 상기 제6 NMOS 및 상기 제7 PMOS는 오프(off) 상태이며,
    상기 소프트 스타트가 완료된 때에, 상기 제5 NMOS는 오프(off) 상태이고, 상기 제6 NMOS 및 상기 제7 PMOS는 온(on) 상태로 제어되는 파워시스템용 소프트 스타트 회로.
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