KR102624225B1

KR102624225B1 - 레플리카 바이어스 기법을 적용한 정전류 공급 회로와 그 적응형 전류 보정 방법

Info

Publication number: KR102624225B1
Application number: KR1020210187048A
Authority: KR
Inventors: 조강일; 이성호; 주하람
Original assignee: 한국전자기술연구원
Priority date: 2021-12-24
Filing date: 2021-12-24
Publication date: 2024-01-15
Also published as: KR20230097500A

Abstract

레플리카 바이어스 기법을 적용한 정전류 공급 회로와 그 적응형 전류 보정 방법이 제공된다. 본 발명의 실시예에 따른 정전류 공급 회로는, 기준전압을 입력받아 부하단의 입력 전압을 생성하는 입력단 및 입력단에 의해 생성된 전압을 입력 받아 정전류를 출력하는 부하단을 포함하고, 부하단은 저항을 통해 바이어스 전원이 인가된다. 레플리카 바이어스 기법을 적용한 연산 증폭기의 부궤환 회로 구성을 통해, PVT 변화에 따른 부하 전류 변화를 개선할 수 있다.

Description

레플리카 바이어스 기법을 적용한 정전류 공급 회로와 그 적응형 전류 보정 방법{Constant current supply circuit applying the replica bias scheme and adaptive current compensation method thereof}

본 발명은 정전류 공급 회로에 관한 것으로, 더욱 상세하게는 레플리카 바이어스 기법 및 적응형 보정 기법을 적용하여 공정, 전원전압 및 온도의 변화에 대해 둔감한 정전류 공급을 가능하게 하는 회로에 관한 것이다.

정전류 공급 회로는 밴드갭 기준전압을 입력으로 하여 저항을 비롯한 수동 소자 및 높은 전압 이득을 가지는 연산 증폭기 등을 이용한 부궤환 회로 구성을 통해 정밀한 부하 전류를 생성하는 회로로써, 부하 저항값의 측정 및 발광다이오드의 구동을 비롯한 다양한 응용 분야에 사용되고 있다.

하지만 기존 정전류 공급 회로의 경우 공정, 전원전압 및 온도 (PVT, Process, Voltage, Temperature) 변화에 따라 부궤환 회로를 구성하는 저항의 절대값이 크게 변하게 됨에 따라 부하 전류가 민감하게 변화하게 되는 단점이 있어 PVT 변화에 둔감한 정전류 공급 회로에 관한 다양한 연구가 진행되고 있다.

특히 기존 기술의 경우, 종횡비에 비례하여 개선되는 수동 소자의 매칭 특성을 개선하기 위해 일반적인 CMOS 공정에서 주로 사용되는 Poly 저항의 물리적인 크기가 증가하게 되어 전체적인 회로의 크기가 증가하게 되는 단점이 있다.

이에 따라 PVT 변화에 따른 부하 전류의 변화를 최소화하면서 소면적 구현이 가능한 새로운 방식의 정전류 공급 회로에 대한 설계기술이 요구되고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 기존 정전류 공급 회로의 공정, 전원전압 및 온도의 변화에 따른 부하 전류의 변화 특성을 개선하기 위하여, 레플리카 바이어스 기법을 적용한 연산 증폭기를 이용하여 구성한 정전류 공급 회로 및 그 적응형 보정 방법을 제공함에 있다.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 정전류 공급 회로는, 기준전압을 입력받아 부하단의 입력 전압을 생성하는 입력단; 및 입력단에 의해 생성된 전압을 입력 받아 정전류를 출력하는 부하단;을 포함하고, 부하단은, 저항을 통해 바이어스 전원이 인가된다.

입력단은, - 입력단자에 밴드갭 기준전압이 인가되는 제1 연산 증폭기; 게이트가 제1 연산 증폭기의 출력단에 연결되고, 소스가 제1 연산 증폭기의 + 입력단자에 연결된 제1 트랜지스터; 일단이 제1 트랜지스터의 소스와 제1 연산 증폭기의 + 입력단자에 연결되고, 타단이 그라운드된 제1 저항; 일단이 바이어스 전원에 연결되고 타단이 제1 트랜지스터의 드레인과 부하단에 연결된 제2 저항;을 포함할 수 있다.

부하단은, - 입력단자에 입력단에 의해 생성된 전압이 인가되는 제2 연산 증폭기; 게이트가 제2 연산 증폭기의 출력단에 연결되고, 소스가 제2 연산 증폭기의 + 입력단자에 연결되며, 드레인이 부하저항에 연결된 제2 트랜지스터; 일단이 바이어스 전원에 연결되고, 타단이 제2 연산 증폭기의 + 입력단자와 제2 트랜지스터의 소스에 연결된 제3 저항;을 포함할 수 있다.

제2 연산 증폭기는 폴디드-캐스코드 구조의 연산 증폭기일 수 있다.

저항의 저항값은 제3 저항의 저항값, 제3 저항에 흐르는 부하 전류, 제2 연산 증폭기에 흐르는 바이어스 전류에 의해 결정될 수 있다.

저항은, MOSFET 온저항일 수 있다. 제2 저항과 제3 저항은 MOSFET 온저항일 수 있다.

제1 저항은 가변 저항일 수 있다. 제1 저항은, MOSFET 온저항이고, MOSFET 온저항의 저항값은 부하저항 양단의 전압과 기준전압의 크기 비교 결과에 의해 제어될 수 있다.

한편, 본 발명의 다른 실시예에 따른, 정전류 공급 방법은, 입력단이, 기준전압을 입력받아 부하단의 입력 전압을 생성하는 단계; 및 부하단이, 입력단에 의해 생성된 전압을 입력 받아 정전류를 출력하는 단계;을 포함하고, 부하단은, 저항을 통해 바이어스 전원이 인가된다.

한편, 본 발명의 또 다른 실시예에 따른, 정전류 공급 회로는, 기준전압 생성회로; 기준전압 생성회로에 의해 생성된 기준전압을 입력받아 부하단의 입력 전압을 생성하는 입력단; 및 입력단에 의해 생성된 전압을 입력 받아 정전류를 출력하는 부하단;을 포함하고, 부하단은, 저항을 통해 바이어스 전원이 인가된다.

한편, 본 발명의 또 다른 실시예에 따른, 정전류 공급 방법은, 기준전압 생성회로가 기준전압을 생성하는 단계; 입력단이 생성된 기준전압을 입력받아 부하단의 입력 전압을 생성하는 ; 및 부하단이, 입력단에 의해 생성된 전압을 입력 받아 정전류를 출력하는 단계;를 포함하고, 부하단은, 저항을 통해 바이어스 전원이 인가된다.

이상 설명한 바와 같이, 본 발명의 실시예들에 따르면, 레플리카 바이어스 기법을 적용한 연산 증폭기의 부궤환 회로 구성을 통해, PVT 변화에 따른 부하 전류 변화를 개선할 수 있다.

또한, 본 발명의 실시예들에 따르면, MOSFET 온저항을 이용한 부궤환 회로 구성을 통해 정전류 공급 회로의 소비 면적을 줄일 수 있고, 적응형 보정 기법을 이용한 저항의 절대값 보정을 통해 PVT 변화에 따른 부하 전류 변화를 개선할 수 있게 된다.

도 1. 기존의 정전류 공급 회로
도 2. 폴디드-캐스코드 구조의 연산 증폭기를 적용한 기존 정전류 공급 회로
도 3. 본 발명의 일 실시예에 따른 Poly 저항을 이용한 레플리카 바이어스 기법
도 4. 본 발명의 다른 실시예에 따른 MOSFET 온저항을 이용한 레플리카 바이어스 기법
도 5. 동작 온도 변화에 따른 제안 기술의 효과
도 6. 본 발명의 또 다른 실시예에 따른 적응형 전류 보정 방법
도 7. 본 발명의 또 다른 실시예에 따른 전하 펌프를 이용한 적응형 전류 보정 방법
도 8. 동작 타이밍다이어그램과 제어전압 및 부하전류의 변화

이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.

도 1은 저항 소자와 연산 증폭기의 부궤환으로 구성된 전류 공급 회로를 도시한 도면이다.

크게 입력단과 부하단으로 구성되는데, 입력단은 연산 증폭기 A₁, 트랜지스터 M_N,REF, 저항 R_FB1, 저항 R_FB2A로 구성되고, 부하단은 연산 증폭기 A₂, 트랜지스터 M_P,LOAD, 저항 R_FB2B로 구성된다.

입력단을 구성하는 연산 증폭기 A₁는 - 입력단자에 밴드갭 기준전압이 인가되고, 트랜지스터 M_N,REF는 게이트가 연산 증폭기 A₁의 출력단에 소스가 연산 증폭기 A₁의 + 입력단자와 저항 R_FB1에 드레인이 저항 R_FB2A와 연산 증폭기 A₂의 - 입력단자에 각각 연결되어 있다.

저항 R_FB1는 일단이 트랜지스터 M_N,REF의 소스와 연산 증폭기 A₁의 + 입력단자에 연결되어 있고 타단은 그라운드 되어 있다. 저항 R_FB2A는 일단이 바이어스 전원에 연결되고 타단이 트랜지스터 M_N,REF의 드레인과 연산 증폭기 A₂의 - 입력단자에 각각 연결되어 있다.

부하단을 구성하는 연산 증폭기 A₂는 - 입력단자가 입력단의 저항 R_FB2A에 연결되고, 트랜지스터 M_P,LOAD는 게이트가 연산 증폭기 A₂의 출력단에 소스가 연산 증폭기 A₂의 + 입력단자와 저항 R_FB2B에 드레인이 부하저항 R_LOAD에 각각 연결되어 있다.

저항 R_FB2B는 일단이 바이어스 전원에 연결되고 타단이 트랜지스터 M_P,LOAD의 소스와 연산 증폭기 A₂의 + 입력단자에 각각 연결되어 있다.

이상적인 정전류 공급 회로의 경우 온도 변화에 무관한 밴드갭 기준전압 V_REF과 이상적인 저항 R_FB1/R_FB2 및 무한한 개방 회로 이득 A₁/A₂를 가지는 연산 증폭기를 가정할 때, 연산 증폭기 A₁과 저항 R_FB1, 그리고 트랜지스터 M_N,REF에 의해 형성된 부궤환에 의해 노드 ⓐ에 기준전압 V_REF와 동일한 전압이 형성되며, 저항 R_FB1과 그 양단의 전압 V_REF에 의해 V_REF/R_FB1에 해당하는 기준 전류 I_REF가 저항 R_FB2A에 흐르게 되어 두 번째 연산증폭기 A₂의 입력 노드 ⓑ에 전압 V_OUT1을 형성한다.

동일한 원리에 의해 노드 ⓒ에 노드 ⓑ와 동일한 전압 V_FB2가 형성되고, 저항 R_FB2와 그 양단의 전압 VDD-V_FB2에 의해 (VDD-V_FB2)/R_FB2B에 해당하는 부하 전류 I_LOAD가 부하 저항 R_LOAD에 흐르게 된다. 이때 부하 전류 I_LOAD는 아래의 식 (1)과 같이 나타낼 수 있다.

(1)

이러한 구성의 정전류 공급 회로의 특징으로는 전원전압 VDD의 변화에 대해 저항 R_FB2A와 R_FB2B 양단의 전압이 동일하게 변화하게 됨에 따라 일정한 부하 전류 I_LOAD를 출력할 수 있다.

공정, 전원전압 및 온도 (PVT, Process, Voltage, Temperature) 및 실제 회로 구현상의 비이상적인 특성을 고려할 때, 발생 가능한 부하 전류 오차의 원인은 다음과 같다.

① 온도에 따른 기준전압 V_REF의 변화

② 유한한 전압 이득 A₁ 및 A₂를 가지는 연산 증폭기 회로

③ 전압 모드의 부궤환 회로 구성 및 온도 변화에 따른 오프셋 전류

④ 공정 산포 및 온도 변화에 따른 저항 R_FB1/R_FB2A/R_FB2B의 변화

일반적으로 온도 변화에 둔감한 밴드갭 전압을 기준전압으로 사용하고 충분히 높은 연산증폭기의 개방회로이득 A₁/A₂를 가정할 때, 부하 전류의 주요 오차는 전압 모드의 부궤환에 따른 오프셋 전류 및 PVT 변화에 따른 각 저항의 절대값 변화에 의해 발생하게 된다.

본 발명의 실시예에서는 이에 대한 각각의 개선방안을 제시한다.

도 2는 도 1의 연산증폭기 A₂를 폴디드-캐스코드 구조의 연산 증폭기로 구현한 형태이다. 부하 전류 I_LOAD를 결정하는 트랜지스터 M_P,LOAD의 게이트-소스 전압은 V_FB2 + V_GS로 연산 증폭기의 차동 출력단에 나타나는 매칭된 바이어스 전압 V_GS와 V_FB2만큼의 오차를 나타내게 되며 이는 저항 R_FB2B 양단의 전압차에 해당한다. 이에 따라 부하전류 I_LOAD에는 저항 R_FB2B의 크기에 비례하는 오프셋 전류가 발생하게 되며, 오프셋 전류의 크기는 PVT 변화에 따른 저항값의 변화에 따라 달라지게 되어 부하전류 I_LOAD의 오차가 발생한다. 해당 부하전류의 오프셋 오차는 증폭기의 개방회로 이득 크기에 반비례 하며, 일반적으로 이를 줄이기 위해 매우 큰 이득을 가지는 증폭기가 요구된다. 이와 같은 문제는 증폭기 A₁에 대해서도 동일하게 발생한다.

도 3은 오프셋 전류 및 PVT 변화에 따른 전류 변화를 개선하기 위한 Poly 저항을 이용한 레플리카 바이어스 기법과 이를 적용한 연산 증폭기로 구성한 정전류 공급 회로를 나타내고 있다.

도 3은 도 1의 연산 증폭기 A₂를 폴디드-캐스코드 구조의 연산 증폭기로 구현한 형태이며, 이는 증폭기 A₁ 및 다른 구조의 연산 증폭기 형태에 대해서도 동일하게 적용할 수 있다.

본 발명의 실시예에 따른 정전류 공급 회로는 부궤환 저항 R_FB2A 및 R_FB2B와 매칭된 특성을 가지는 Poly 저항 R_AMP,P 및 R_AMP,N이 부하단의 연산 증폭기에 레플리카 형태로 적용되어 있다. 즉, 부하단의 연산 증폭기에 저항 R_AMP,P와 R_AMP,N을 통해 바이어스 전원이 인가되는 구조이다.

이때 저항 R_AMP,P 및 R_AMP,N의 저항값은 부궤환 저항 R_FB2B와 이에 흐르는 부하전류 I_LOAD 그리고 연산 증폭기에 흐르는 바이어스 전류에 비례하여 아래의 식 (2)과 같이 결정된다.

(2)

식 (2)를 만족하는 저항값을 가지는 레플리카 저항 R_AMP,P 및 R_AMP,N을 적용한 연산 증폭기를 이용하여 부궤환 회로를 구성할 경우 PVT 변화에 따라 저항 R_FB2B의 절대값이 변화하더라도 동일한 비율의 변화가 레플리카 저항 R_AMP,P 및 R_AMP,N에 반영됨에 따라 전류를 제어하는 트랜지스터 M_P,LOAD의 게이트-소스 전압이 매칭된 연산 증폭기 차동 출력단 전압과 항상 동일하게 유지됨에 따라 오프셋 전류를 포함한 부하 전류 I_LOAD의 변화를 최소화할 수 있다.

이하에서는, 본 발명의 다른 실시예에 따른 MOSFET 온저항을 이용한 레플리카 바이어스 기법과 이를 적용한 연산 증폭기로 구성한 정전류 공급 회로에 대해 설명한다. Triode 영역에서 동작하는 MOSFET의 온저항은 아래의 식 (3)와 같이 표현된다.

(3)

일반적으로 MOSFET 온저항의 경우 Poly 저항에 비해 작은 면적으로 구현할 수 있지만, 식 (3)에 나타낸 바와 같이 공정 파라미터 (), 트랜지스터의 물리적인 종횡비 (W/L), 게이트-소스 전압 (V_GS), 그리고 문턱전압 (V_TH) 에 민감하게 변화하기 때문에, 정밀한 저항값이 요구되는 회로에 사용이 어려운 단점이 있다.

하지만 앞서 설명한 레플리카 바이어스 기법과 이를 적용한 연산 증폭기로 구성한 정전류 공급 회로의 경우 저항값 변화에 둔감한 특성을 나타내기 때문에, MOSFET 온저항을 이용하여 정전류 공급 회로의 크기를 효과적으로 감소시킬 수 있다. MOSFET 온저항을 이용하여 구성한 레플리카 바이어스 기법 및 이를 적용한 정전류 공급 회로의 회로도는 도 4와 같다.

도 4에 도시된 정전류 공급 회로의 회로는 도 3의 수동소자 저항 R_FB2A, R_FB2B, R_AMP,P 및 R_AMP,N을 각각 동일한 비율의 온저항을 가지는 매칭된 PMOS 트랜지스터 M_P,FB2A, M_P,FB2B, M_P,AMP,P 및 M_P,AMP,N으로 대체한 회로이다.

수동소자 저항과 다른 저항값을 가지는 MOSFET 온저항에 의해 노드 ⓒ에 기존 전압 V_FB2와 다른 V'_FB2가 형성되더라도 트랜지스터 온저항의 매칭 특성에 따라 도 3의 정전류 공급 회로와 동일하게 오프셋 전류 및 PVT 변화에 따른 부하전류 I_LOAD의 변화를 최소화할 수 있다. 이때 트랜지스터 M_P,LOAD의 게이트 전압 V_CONT,LOAD는 목표하는 온저항값을 구현하기 위해 Triode 동작 영역 안에서 임의의 값으로 인가할 수 있으며, 별도의 온저항값 조절이 필요하지 않은 경우 최소의 온저항값을 위해 그라운드로 연결 가능하다.

도 5는 도 2에 도시된 정전류 공급 회로와 제안하는 레플리카 바이어스 기법을 적용한 연산 증폭기를 이용하여 구성한 정전류 공급 회로의 온도 변화에 따른 부하전류 I_LOAD의 변화를 나타내고 있다. 상온 (27℃) 기준으로 동일한 저항값으로 설정한 Poly 저항 및 PMOS 온저항을 적용한 제안하는 기술의 경우 상온에서의 오프셋 전류 I_OS 및 온도 변화에 따른 부하전류 변화에 대해 기존 정전류 공급 회로에 비해 우수한 성능을 나타내며 실제적인 수치는 사용 공정 및 저항과 트랜지스터의 크기 및 바이어스 조건에 따라 달라질 수 있다.

본 발명의 실시예에서 제시한 레플리카 바이어스 기술은 정전류 공급 회로의 연산 증폭기 A1에도 적용할 수 있다. 하지만 도 1에 나타낸 저항 R_FB1의 절대값 변화에 의한 기준 전류 I_REF의 변화 및 이에 따른 부하전류 I_LOAD의 변화는 제안하는 레플리카 바이어스 기술을 통해 해결할 수 없다. 통상적인 수동 소자 저항의 경우 공정 산포 및 온도 변화에 따라 ±20%의 오차를 가지며, 이를 해결하기 위한 적응형 전류 보정 기술을 적용한 정전류 공급 회로를 도 6에 제시하였다.

제시된 적응형 전류 보정 기술은 외부의 정밀한 저항 R_CAL과 추가적인 보정 회로를 통해 기준전류 I_REF를 생성하는 내부의 저항 R_FB1의 크기를 적응적으로 보정하는 기술이며, 외부 저항 R_CAL의 값은 식 (4)와 같이 설정한다.

(4)

이때 저항 R_FB1의 변화량 ΔR_FB1을 포함한 출력 전압 V_OUT2를 식 (5)와 같이 나타낼 수 있다.

(5)

따라서 식 (5)의 V_OUT2를 밴드갭 입력 전압 V_REF와 비교하여 그 차를 "0"에 수렴하게 하는 방향으로 저항 R_FB1의 크기를 조절함으로써 부하전류 I_LOAD를 적응적으로 보정할 수 있다.

도 7은 본 발명의 다른 실시예에 따른 전하펌프 회로를 응용한 적응형 전류 보정 기술 및 MOSFET 온저항을 이용한 레플리카 바이어스 기법을 적용한 연산 증폭기 A₁ 및 A₂로 구성한 정전류 공급 회로를 나타내고 있으며, 그 동작 타이밍 다이어그램과 제어전압 및 부하전류의 변화는 도 8과 같다.

SW_CAL=0일 때, 회로는 일반적인 정전류 공급 회로 동작을 수행한다. SW_CAL=1일 때 부하전류 I_LOAD는 보정을 위한 외부 저항 R_CAL을 통해 흐르며 이때 저항 R_CAL 양단의 전압 V_OUT2와 밴드갭 기준전압 V_REF의 크기를 비교한다. 비교기의 출력을 이용한 전하펌프의 제어를 통해 NMOS 게이트 전압 V_CONT,REF의 크기를 조절하여 V_OUT2와 V_REF의 차를 "0"에 수렴하게 함으로써 부하전류 I_LOAD를 적응적으로 보정한다. 이를 통해 공정 산포 및 온도 변화에 따른 부궤환 저항 R_FB1의 절대값 오차 및 이에 상응하는 부하전류 I_LOAD의 오차를 최소화할 수 있다.

지금까지, 레플리카 바이어스 기법 및 적응형 보정 기법을 적용하여 공정, 전원전압 및 온도의 변화에 대해 둔감한 정전류 공급 회로에 대해 바람직한 실시예를 들어 상세히 설명하였다.

본 발명의 실시예에서는 레플리카 바이어스 기법을 적용한 연산 증폭기의 부궤환 회로 구성을 통해 PVT 변화에 따른 부하 전류 변화를 개선하였고, MOSFET 온저항을 이용한 부궤환 회로 구성을 통해 정전류 공급 회로의 소비 면적을 줄였으며, 적응형 보정 기법을 이용한 저항의 절대값 보정을 통해 PVT 변화에 따른 부하 전류 변화를 개선하였다.

한편, 본 발명의 일 실시예에 따른 정전류 공급 회로는 밴드갭 기준전압 생성회로를 포함하여 구성할 수도 있으며, 이 경우에도 본 발명의 기술적 범주에 포함될 수 있다.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

A₁, A₂ : 연산 증폭기
R_FB1, R_FB2A, R_FB2B, R_LOAD, R_AMP,P, R_AMP,N :
M_P,FB2A, M_P,FB2B, M_P,AMP,P 및 M_P,AMP,N : PMOS 트랜지스터

Claims

기준전압을 입력받아 부하단의 입력 전압을 생성하는 입력단; 및
입력단에 의해 생성된 전압을 입력 받아 정전류를 출력하는 부하단;을 포함하고,
부하단은,
- 입력단자에 입력단에 의해 생성된 전압이 인가되는 제2 연산 증폭기;
게이트가 제2 연산 증폭기의 출력단에 연결되고, 소스가 제2 연산 증폭기의 + 입력단자에 연결되며, 드레인이 부하저항에 연결된 제2 트랜지스터;
일단이 바이어스 전원에 연결되고, 타단이 제2 연산 증폭기의 + 입력단자와 제2 트랜지스터의 소스에 연결된 제3 저항;을 포함하며,
부하단의 제2 연산증폭기는,
폴디드-캐스코드 구조의 연산 증폭기이고, 저항을 통해 바이어스 전원이 인가되며,
저항의 저항값은,
제3 저항의 저항값, 제3 저항에 흐르는 부하 전류, 제2 연산 증폭기에 흐르는 바이어스 전류에 의해 결정되는 것을 특징으로 하는 정전류 공급 회로.
청구항 1에 있어서,
입력단은,
- 입력단자에 밴드갭 기준전압이 인가되는 제1 연산 증폭기;
게이트가 제1 연산 증폭기의 출력단에 연결되고, 소스가 제1 연산 증폭기의 + 입력단자에 연결된 제1 트랜지스터;
일단이 제1 트랜지스터의 소스와 제1 연산 증폭기의 + 입력단자에 연결되고, 타단이 그라운드된 제1 저항;
일단이 바이어스 전원에 연결되고 타단이 제1 트랜지스터의 드레인과 부하단에 연결된 제2 저항;을 포함하는 것을 특징으로 하는 정전류 공급 회로.
삭제
삭제
삭제
청구항 2에 있어서,
저항은,
MOSFET 온저항인 것을 특징으로 하는 정전류 공급 회로.
청구항 6에 있어서,
제2 저항과 제3 저항은,
MOSFET 온저항인 것을 특징으로 하는 정전류 공급 회로.
청구항 7에 있어서,
제1 저항은,
가변 저항인 것을 특징으로 하는 정전류 공급 회로.
청구항 8에 있어서,
제1 저항은,
MOSFET 온저항이고,
MOSFET 온저항의 저항값은,
부하저항 양단의 전압과 기준전압의 크기 비교 결과에 의해 제어되는 것을 특징으로 하는 정전류 공급 회로.
입력단이, 기준전압을 입력받아 부하단의 입력 전압을 생성하는 단계; 및
부하단이, 입력단에 의해 생성된 전압을 입력 받아 정전류를 출력하는 단계;을 포함하고,
부하단은,
- 입력단자에 입력단에 의해 생성된 전압이 인가되는 제2 연산 증폭기;
게이트가 제2 연산 증폭기의 출력단에 연결되고, 소스가 제2 연산 증폭기의 + 입력단자에 연결되며, 드레인이 부하저항에 연결된 제2 트랜지스터;
일단이 바이어스 전원에 연결되고, 타단이 제2 연산 증폭기의 + 입력단자와 제2 트랜지스터의 소스에 연결된 제3 저항;을 포함하며,
부하단의 제2 연산증폭기는,
폴디드-캐스코드 구조의 연산 증폭기이고, 저항을 통해 바이어스 전원이 인가되며,
저항의 저항값은,
제3 저항의 저항값, 제3 저항에 흐르는 부하 전류, 제2 연산 증폭기에 흐르는 바이어스 전류에 의해 결정되는 것을 특징으로 하는 정전류 공급 방법.
기준전압 생성회로;
기준전압 생성회로에 의해 생성된 기준전압을 입력받아 부하단의 입력 전압을 생성하는 입력단; 및
입력단에 의해 생성된 전압을 입력 받아 정전류를 출력하는 부하단;을 포함하고,
부하단은,
- 입력단자에 입력단에 의해 생성된 전압이 인가되는 제2 연산 증폭기;
게이트가 제2 연산 증폭기의 출력단에 연결되고, 소스가 제2 연산 증폭기의 + 입력단자에 연결되며, 드레인이 부하저항에 연결된 제2 트랜지스터;
일단이 바이어스 전원에 연결되고, 타단이 제2 연산 증폭기의 + 입력단자와 제2 트랜지스터의 소스에 연결된 제3 저항;을 포함하며,
부하단의 제2 연산증폭기는,
폴디드-캐스코드 구조의 연산 증폭기이고, 저항을 통해 바이어스 전원이 인가되며,
저항의 저항값은,
제3 저항의 저항값, 제3 저항에 흐르는 부하 전류, 제2 연산 증폭기에 흐르는 바이어스 전류에 의해 결정되는 것을 특징으로 하는 정전류 공급 회로.
기준전압 생성회로가 기준전압을 생성하는 단계;
입력단이 생성된 기준전압을 입력받아 부하단의 입력 전압을 생성하는 단계; 및
부하단이, 입력단에 의해 생성된 전압을 입력 받아 정전류를 출력하는 단계;를 포함하고,
부하단은,
- 입력단자에 입력단에 의해 생성된 전압이 인가되는 제2 연산 증폭기;
게이트가 제2 연산 증폭기의 출력단에 연결되고, 소스가 제2 연산 증폭기의 + 입력단자에 연결되며, 드레인이 부하저항에 연결된 제2 트랜지스터;
일단이 바이어스 전원에 연결되고, 타단이 제2 연산 증폭기의 + 입력단자와 제2 트랜지스터의 소스에 연결된 제3 저항;을 포함하며,
부하단의 제2 연산증폭기는,
폴디드-캐스코드 구조의 연산 증폭기이고, 저항을 통해 바이어스 전원이 인가되며,
저항의 저항값은,
제3 저항의 저항값, 제3 저항에 흐르는 부하 전류, 제2 연산 증폭기에 흐르는 바이어스 전류에 의해 결정되는 것을 특징으로 하는 정전류 공급 방법.