KR102622648B1 - 광대역 위상천이기 - Google Patents

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KR102622648B1
KR102622648B1 KR1020210080545A KR20210080545A KR102622648B1 KR 102622648 B1 KR102622648 B1 KR 102622648B1 KR 1020210080545 A KR1020210080545 A KR 1020210080545A KR 20210080545 A KR20210080545 A KR 20210080545A KR 102622648 B1 KR102622648 B1 KR 102622648B1
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박창근
장성진
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숭실대학교 산학협력단
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    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/18—Networks for phase shifting
    • H03H7/19—Two-port phase shifters providing a predetermined phase shift, e.g. "all-pass" filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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Abstract

본 발명은 광대역 위상천이기에 관한 것이다. 본 발명에 따르면, 제1단을 통해 입력 신호가 인가되는 제1 인덕터와, 제1단이 상기 제1 인덕터의 제2단과 연결되고 제2단을 통해 상기 입력 신호로부터 제1 각도 또는 제2 각도 만큼 위상 천이된 신호를 출력하는 제2 인덕터와, 하이 또는 로우 레벨의 전압이 게이트에 인가되고, 제1단이 제1 전원과 연결된 트랜지스터와, 제1단이 상기 제1 인덕터 및 제2 인덕터 간의 접점에 연결되고 제2단이 상기 트랜지스터의 제2단에 연결된 커패시터, 및 제1단 및 제2단이 상기 트랜지스터의 제1단 및 제2단과 각각 연결된 제3 인덕터를 포함하며, 상기 트랜지스터의 게이트에 인가되는 전압 레벨에 따라 상기 제2 인덕터를 통하여 출력되는 출력 신호의 위상 천이 각도가 결정되는 광대역 위상천이기를 제공한다.
본 발명에 의하면, 광대역 특성을 갖는 위상 천이기를 구현하여 고주파 송수신단의 소형화 및 경량화를 달성할 수 있으며 칩의 제조 단가를 줄일 수 있는 이점이 있다.

Description

광대역 위상천이기{Broadband phase shifter}
본 발명은 광대역 위상천이기에 관한 것으로서, 보다 상세하게는 고주파 송수신단의 경량화 및 소형화를 위한 광대역 위상천이기에 관한 것이다.
최근 밀리미터 대역에서 넓은 대역폭을 갖는 통신 시스템의 발전으로 인해 고주파 송수신단은 넓은 영역의 주파수를 커버할 수 있도록 설계되어야 한다.
이를 해결하기 위한 방법으로 종래의 고주파 송수신단은 복수의 모듈 혹은 개별 회로들을 병렬로 연결하고 동작 주파수에 맞추어 각각을 동작시키는 방법을 사용하고 있다.
하지만 이와 같은 방법으로 광대역에서 동작하는 송수신단을 구현할 경우 동작 주파수 대역 별로 모듈 또는 회로를 구비하여야 하므로 제품의 제조 단가가 상승함은 물론 전체 시스템의 칩 사이즈(부피)가 매우 커지고 제품의 경량화가 어려운 단점이 있다.
따라서, 이러한 문제를 해결하기 위하여 단일의 모듈 또는 회로 구성만으로 광대역에서 동작할 수 있는 위상 천이기의 개발이 절실히 요구되는 실정이다.
본 발명의 배경이 되는 기술은 한국등록특허 제10-0538822호(2005.12.23 공고)에 개시되어 있다.
본 발명은 넓은 대역폭을 커버하도록 구현하여 고주파 송수신단의 경량화 및 소형화를 달성할 수 있는 광대역 위상천이기를 제공하는데 목적이 있다.
본 발명은, 제1단을 통해 입력 신호가 인가되는 제1 인덕터와, 제1단이 상기 제1 인덕터의 제2단과 연결되고 제2단을 통해 상기 입력 신호로부터 제1 각도 또는 제2 각도 만큼 위상 천이된 신호를 출력하는 제2 인덕터와, 하이 또는 로우 레벨의 전압이 게이트에 인가되고, 제1단이 제1 전원과 연결된 트랜지스터와, 제1단이 상기 제1 인덕터 및 제2 인덕터 간의 접점에 연결되고 제2단이 상기 트랜지스터의 제2단에 연결된 커패시터, 및 제1단 및 제2단이 상기 트랜지스터의 제1단 및 제2단과 각각 연결된 제3 인덕터를 포함하며, 상기 트랜지스터의 게이트에 인가되는 전압 레벨에 따라 상기 제2 인덕터를 통하여 출력되는 출력 신호의 위상 천이 각도가 결정되는 광대역 위상천이기를 제공한다.
또한, 상기 광대역 위상천이기는, 상기 트랜지스터의 게이트에 인가되는 전압 레벨을 조정하여 상기 입력 신호에 대한 출력 신호의 위상 천이 각도를 제어하는 제어부를 더 포함할 수 있다.
또한, 상기 위상 천이 각도는 상기 커패시터의 커패시턴스 값과 상기 제1 내지 제3 인덕터의 인덕턴스 값 및 동작 주파수에 따라 결정될 수 있다.
또한, 상기 제1 및 제2 인덕터는 동일한 인덕턴스 값을 가질 수 있다.
또한, 상기 광대역 위상천이기는, 상기 게이트에 로우 레벨의 전압이 인가되어 트랜지스터가 턴 오프되면, 입력 신호로부터 상기 제1 각도 만큼 위상 천이된 신호를 출력하는 제1 위상 천이 모드로 구동하고, 상기 게이트에 하이 레벨의 전압이 인가되어 트랜지스터가 턴 온되면, 입력 신호로부터 상기 제2 각도 만큼 위상 천이된 신호를 출력하는 제2 위상 천이 모드로 구동할 수 있다.
또한, 상기 제1 위상 천이 모드일 때 및 상기 제2 위상 천이 모드일 때의 입력 신호에 대한 출력 신호의 위상 θ1 및 θ2는 각각 아래의 수학식으로 정의될 수 있다.
여기서, L1은 상기 제1 및 제2 인덕터의 인덕턴스 값, C1은 상기 커패시터의 커패시턴스 값, ω는 각주파수(ω=2πf), f는 동작 주파수, Cp는 상기 트랜지스터가 Off 상태일 때 상기 트랜지스터와 상기 제3 인덕터 간의 병렬 회로에서 관측되는 커패시턴스 값을 나타낸다.
본 발명에 따르면, 광대역 특성을 갖는 위상 천이기를 구현하여 고주파 송수신단의 소형화 및 경량화를 달성할 수 있으며 칩의 제조 단가를 줄일 수 있는 이점이 있다.
도 1은 본 발명의 실시예에 따른 위상 천이기의 구성을 나타낸 도면이다.
도 2는 도 1에 대한 제1 위상 천이 모드의 등가 회로를 나타낸 도면이다.
도 3은 도 2의 최종 등가 회로이다.
도 4은 도 1에 대한 제2 위상 천이 모드의 등가 회로를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 위상 천이기의 각 모드별 투과 계수의 위상 특성을 모의 실험한 결과를 나타낸 도면이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명은 고주파 송수신단의 경량화 및 소형화를 달성할 수 있는 광대역 특성을 가지는 위상 천이기의 회로 구조를 제안한다.
도 1은 본 발명의 실시예에 따른 위상 천이기의 구성을 나타낸 도면이다.
이러한 도 1은 본 발명의 하나의 예시를 보인 것으로, 집중 소자를 사용하는 필터 구조의 위상 천이기에 모두 적용 가능하며 T형 저역 통과 필터에 한정되지 않는다.
도 1에 도시된 것과 같이, 본 발명의 실시예에 따른 광대역 위상 천이기(100)는 제1 인덕터(L1), 제 인덕터(L2), 트랜지스터(M1), 커패시터(C1), 제3 인덕터(L3)를 포함한다.
제1 인덕터(L1)는 제1단을 통해 입력 신호(RFIN)가 인가되며, 제2단 부분에는 제2 인덕터(L2)의 일단이 연결된다. 여기서 제1 인덕터(L1)와 제2 인덕터(L2)는 동일한 인덕턴스 값으로 설계된다.
제2 인덕터(L2)는 제1단이 제1 인덕터(L1)의 제2단과 연결되며, 제2단을 통해 입력 신호(RFIN)로부터 제1 각도(θ1) 또는 제2 각도(θ2) 만큼 위상 천이된 신호를 출력 신호(RFout)로 출력한다.
여기서, 전자의 경우는 입력 신호를 제1 각도 만큼 위상 천이하여 출력하는 제1 위상 천이 모드에 따른 것이고, 후자의 경우는 입력 신호를 제1 각도와 상이한 제2 각도 만큼 위상 천이하여 출력하는 제2 위상 천이 모드에 따른 것이다.
본 발명의 실시예의 경우, 이와 같이 트랜지스터의 온/오프 상태에 따라 위상 천이 모드(Phase Shift Mode)의 위상 천이 각도가 달라진다.
이때, 트랜지스터(M1)가 턴 오프된 경우에는 입력 신호를 제1 각도로 위상 천이하는 제1 위상 천이 모드로 구동하고, 트랜지스터(M1)가 턴 온된 경우에는 입력 신호를 제2 각도로 위상 천이하는 제2 위상 천이 모드로 구동 가능하다.
이와 같이, 위상 천이되는 각도 값은 트랜지스터(M1)의 온오프 상태에 따라 달라진다. 또한, 각각의 위상 천이 모드에서 위상 천이 각도는 커패시터(C1)의 커패시턴스 값, 각 인덕터(L1,L2,L3)의 인덕턴스 값 및 동작 주파수에 따라 결정될 수 있다.
또한, 하나의 고정된 동작 주파수에 대해서는 소자의 커패시턴스 및 인덕턴스 값에 따라서 각 모드의 위상 천이 각도가 달라질 수 있다. 물론, 두 모드의 개별 위상 천이 각도뿐만 아니라, 두 모드 간 위상 천이 각도 차이(θ2- θ1)도 달리 설계될 수 있다.
트랜지스터(M1)는 하이 또는 로우 레벨의 전압이 게이트로 인가된다. 이러한 제1 트랜지스터(M1)는 게이트로 하이(High) 레벨의 전압이 인가되면 턴 온되고, 로우(Low) 레벨의 전압이 인가되면 턴 오프될 수 있다.
트랜지스터(M1)의 제1단(예: 소스단)에는 제1 전원(예: GND)이 인가될 수 있다. 트랜지스터(M1)의 제1단(예: 소스단) 및 제2단(예: 드레인단)은 제3 인덕터(L3)와 병렬 연결된다.
본 발명의 실시예에서 트랜지스터의 종류는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 예시한다. 물론 상기의 트랜지스터의 종류는 단지 하나의 실시예에 불과한 것으로서 다른 종류의 트랜지스터에 대해서도 적용될 수 있다.
커패시터(C1)는 제1단이 제1 및 제2 인덕터(L1,L2) 간의 접점과 연결되어 있고, 제2단이 트랜지스터(M1)의 제2단(예: 드레인단)에 연결된다. 즉, 커패시터(C1)의 양단은 제1 및 제2 인덕터(L1,L2) 간의 접점과 트랜지스터(M1)의 제2단 사이에 연결된다.
제3 인덕터(L3)는 그 양단인 제1단 및 제2단이 트랜지스터(M1)의 제1단 및 제2단과 각각 연결된다.
이와 같은 도 1에 나타낸 위상 천이기(100)는 트랜지스터(M1)의 게이트에 인가되는 전압 레벨(하이 또는 로우 레벨)에 따라 제2 인덕터(L2)를 통하여 출력되는 출력 신호의 위상 천이 각도가 결정된다.
구체적으로, 도 1의 위상 천이기(100)는 트랜지스터(M1)의 게이트에 로우 레벨의 전압(예: Vg=0V)이 인가되어 트랜지스터가 턴 오프되면, 입력 신호를 제1 각도 만큼 위상 천이시켜 출력하는 '제1 위상 천이 모드'로 구동 가능하다.
반대로, 트랜지스터(M1)의 게이트에 하이 레벨의 전압(예: Vg=1V)이 인가되어 트랜지스터가 턴 온되면, 입력 신호를 제2 각도 만큼 위상 천이시켜 출력하는 '제2 위상 천이 모드'로 구동 가능하다.
여기서, 위상 천이기(100)는 제어부(110)를 추가로 포함할 수 있다. 제어부(110)는 트랜지스터(M1)의 게이트에 인가되는 전압 레벨을 조정하여 입력 신호에 대한 출력 신호의 위상 천이 각도를 제1 각도 또는 제2 각도로 제어한다.
여기서, 제1 위상 천이 모드의 경우 위상 천이 각도가 제1 각도인 경우이고 제2 위상 천이 모드의 경우 위상 천이 각도가 제2 각도인 경우를 나타낸다. 여기서 물론 위상 천이 각도란 입력 신호의 위상에 대한 출력 신호의 상대적 위상 천이 각도에 해당한다.
제어부(110)는 하이 레벨 또는 로우 레벨의 설정 전압(Vg)을 트랜지스터(M1)에 인가하여, 트랜지스터(M1)를 턴 온 또는 턴 오프시킨다. 즉, 제어부(110)는 게이트에 인가되는 설정 전압(Vg)을 하이 또는 로우 레벨로 조정하여 동작 모드(제1 위상 천이 모드 or 제2 위상 천이 모드)를 선택 제어할 수 있다.
먼저 제1 위상 천이 모드를 설명하면, 제어부(110)는 트랜지스터(M1)의 게이트에는 로우 레벨(예: Vg=0V)의 전압을 인가(M1: 턴 오프)하여, 트랜지스터(M1)의 입력 신호를 제1 각도로 위상 천이하여 통과시키는 제1 위상 천이 모드로 동작시킨다.
반대로, 제어부(110)는 트랜지스터(M1)의 게이트에 하이 레벨(예: Vg=1V)의 전압을 인가(M1: 턴 온)하여, 트랜지스터(M1)의 입력 신호를 제2 각도로 위상 천이하여 통과시키는 제2 위상 천이 모드로 동작시킨다.
다음은 본 발명의 실시예에 따른 위상 천이기에서 제1 및 제2 위상 천이 모드의 동작 원리를 설명한다.
도 2는 도 1에 대한 제1 위상 천이 모드의 등가 회로를 나타낸 도면이고, 도 3은 도 2의 최종 등가 회로이다.
도 2와 같이, 제1 위상 천이 모드의 경우 M1은 꺼진다. 이때, M1은 기생 캐패시터인 Cgd와 Cgs, Cds에 의해 작은 기생 캐패시터로 동작한다. 이때, M1의 기생 캐패시터와 L3가 병렬 공진을 일으키는 대역이 발생하고, 이 주파수 대역에서는 임피던스가 무한대로 보이게 된다.
병렬 공진 뒤쪽의 주파수 대역에서 CM1.off와 L3의 병렬 임피던스는 음의 임피던스가 되어 캐패시턴스 성분(Cp)을 갖게 되므로, 도 2의 202에서 아래쪽으로 저항까지 보이는 임피던스는 도 3의 최종 등가 회로와 같이 (여기서, Cp = CM1.off//L3)가 된다. CM1.off//L3에서 CM1.off는 M1이 오프일 때의 M1에 대응된 커패시턴스 값이고 L3는 L3에 대응된 커패시턴스 값을 나타낸다.
이와 같이, 제1 위상 천이 모드(M1: 턴 오프)일 때는 도 3과 같이 2개의 인덕터(L1,L2)와 그 사이의 커패시터()로 구성된 T형의 LCL 저역통과 필터 구조의 회로로 등가화된다. 일반적으로 소자 특성 상 필터 구조는 위상 천이 기능을 갖는다.
이러한 제1 위상 천이 모드에서, 위상 천이기(100)는 제1 인덕터(L1)의 제1단을 통해 입력되는 입력 신호(RFIN)를 제1 각도만큼 위상 천이시켜, 제2 인덕터(L2)의 제2단을 통하여 출력한다. 즉, 제1 위상 천이 모드에서 위상 천이기(100)의 출력 신호(RFOUT)의 위상은 입력 신호(RFIN)의 위상과는 제1 각도만큼의 차이를 갖는다. 여기서 물론, 제1 인덕터(L1)의 제1단과 제2 인덕터(L2)의 제2단은 곧, 위상 천이기(100)의 신호 입출력단(입력 포트, 출력 포트)에 해당함을 알 수 있다.
도 4는 도 1에 대한 제2 위상 천이 모드의 등가 회로를 나타낸 도면이다.
도 4와 같이, 제2 위상 천이 모드의 경우, 제1 위상 천이 모드와는 반대로 M1은 켜진다. 이때, M1의 Ron 저항인 Ron,M1 저항이 L3에 비해 매우 작고, C1 보다도 매우 작으므로, 오른쪽 그림과 같이 등가화될 수 있다.
즉, 제2 위상 천이 모드(M1: 턴 온)일 때는 도 4의 우측 그림과 같이 2개의 인덕터(L1,L2)와 그 사이의 하나의 커패시터(C1)로 구성된 T형의 LCL 저역통과 필터 구조의 회로로 등가화되고, 이에 따라 위상 천이 기능을 갖는다.
여기서, 앞서 도 3에 나타낸 제1 위상 천이 모드에 대한 등가 회로에서 LCL 필터의 C 값은 C1+Cp이고, 도 4에 나타낸 제2 위상 천이 모드)에 대한 등가 회로에서 LCL 필터의 C 값은 C1로서, 두 모드 간에 C 값이 상이하므로, 위상 천이 각도도 달라지게 된다.
이와 같이, 각각의 위상 천이 모드에서, 위상 천이기(100)는 입력 신호(RFIN)의 위상을 설정 각도 만큼 위상 천이시켜 출력하게 되므로, 이 경우 출력 신호(RFOUT)는 입력 신호(RFIN)로부터 설정 각도만큼 위상이 천이된 신호에 해당한다.
여기서, 위상 천이 각도는 적용된 커패시터(C1) 및 각 인덕터(L1~L3)의 소자 값에 따라 결정될 수 있다. 커패시턴스 값이 달라지면 임피던스가 바뀌게 되어 신호의 위상이 달라질 수 있다.
다음은 본 발명의 실시예에 따른 회로의 광대역 특성을 증명하기 위하여, 제1 및 제2 위상 천이 모드 각각에서의 동작을 수학적으로 설명한다. 시뮬레이션에 적용된 위상 천이기의 소자 값은 C1 = 170 fF, Cp = 40 fF, L1 = L2 = 90 nH 이다. 또한 설계한 위상천이기는 20GHz 이상의 밀리미터 대역에서 적용이 용이하다. 해당 소자값과 주파수 대역을 통해 수식을 간략화하였다.
먼저, 트랜지스터(M1)가 On인 상태(제2 위상 천이 모드)에 대한 등가 회로를 ABCD-parameter로 나타내면 다음의 수학식 1의 2×2 행렬로 표현된다.
여기서, ω는 각주파수로 ω=2πf이며, f는 동작 주파수이다. L1은 두 인덕터(L1,L2)의 소자 값을 나타낸다. 즉, 두 인덕터(L1,L2)의 인덕턴스 값은 L1으로 동일하다.
위의 수식에서 20GHz 이상의 밀리미터파의 경우 이므로 아래의 수학식 2처럼 간소화할 수 있다.
ABCD-parameter to S-parameter 변환공식을 사용하여 이러한 수학식 1의 ABCD-parameter를 S-parameter로 변환시켜주면, 투과 계수(S21; Transmission coefficient)는 다음의 수학식 3과 같이 구해진다.
일반적으로 S21은 입력 포트로 입력되어 출력 포트로 출력된 신호에 대한 투과 계수를 의미한다.
이러한 수학식 3은 도 4와 같은 제2 위상 천이 모드로 동작할 때의 위상 천이기(100)의 입출력 포트에 대한 투과 계수를 나타낸다. 이때, S21의 위상은 다음의 수학식 4와 같이 나타낼 수 있다.
여기서, θ2은 M1이 On인 제2 위상 천이 모드일 때의 입력 신호에 대한 출력 신호의 위상에 해당한다. L1은 제1 및 제2 인덕터(L1,L2)의 인덕턴스 값, ω는 각주파수(ω=2πf), f는 동작 주파수를 나타낸다.
다음으로, M1이 Off인 제1 위상 천이 모드에 대한 등가 회로의 경우 M1이 켜진 상태의 θ2에 대한 수식에서 C1을 로 치환 해주면 된다.
따라서 도 2 및 도 3과 같은 제1 위상 천이 모드로 동작할 때의 위상 천이기(100)의 입출력 포트에 대한 투과 계수 S21의 위상은 다음의 수학식 5와 같이 나타낼 수 있다.
여기서, θ1은 M1이 Off인 제1 위상 천이 모드일 때의 입력 신호에 대한 출력 신호의 위상이고, ω는 각주파수로 ω=2πf이며, f는 동작 주파수이다. Cp는 M1이 Off 상태일 때의 M1과 L3 간 병렬 관계에서 관측되는 커패시턴스 값을 나타낸다.
한편, 각 모드에 따른 위상 각을 주파수에 대해 미분해 주면, 주파수에 따른 위상각의 변화량을 알 수 있고, 이 값이 비슷할 경우 주파수에 따른 위상각이 광대역한 특성을 갖는다고 말할 수 있다. 따라서, 두 가지 모드 각각에 대해 미분을 해주면 아래와 같다.
먼저, M1이 켜져 있을 경우의 미분 값은 수학식 6와 같다.
위의 수식에서, 이므로, 수학식 6은 수학식 7과 같이 표현될 수 있다.
다음, M1이 꺼져 있을 경우의 미분 값은 수학식 8과 같다.
이러한 수학식 7과 수학식 8로부터, L1이 C1 및 Cp보다 상당히 큰 값을 갖게 될 때 동작 주파수에 따른 위상 각의 차이(θ1와 θ2 간 차이)가 일정하게 되고, 이는 위상 천이기(100)의 각 모드에 따라 광대역한 위상차를 일정하게 유지하는 특성을 갖다는 것을 의미한다.
결과적으로, 제1 및 제2 위상 천이 모드일 때의 출력 신호의 위상 θ1 및 θ2는 각각 수학식 5 및 수학식 4와 같이 정의된다. 또한, 수학식 4과 수학식 5에 의해 두 가지 모드 간의 위상의 차이가 결정된다고 볼 수 있다.
물론, 수학식 4와 수학식 5를 서로 비교하여 보면, 두 모드 간의 위상 편차는 특히 C1과 Cp 값에 의해 달라지는 것을 알 수 있고, Cp의 경우 L3의 영향을 받으므로, C1 및 L3 값의 영향을 받음을 간접적으로 확인할 수 있다.
도 5는 본 발명의 실시예에 따른 위상 천이기의 각 모드별 투과 계수의 위상 특성을 모의 실험한 결과를 나타낸 도면이다.
도 5에서 빨간색 선(M1 off)은 제1 위상 천이 모드일 때의 출력 신호에 대한 투과 계수(S21)의 위상 θ1, 파란색 선(M1 on)은 제2 위상 천이 모드일 때의 출력 신호의 투과 계수(S21)의 위상 θ2를 나타낸다. 그리고, 검정색 선(Difference)은 θ2에서 θ1를 차감한 값 즉, 위상각 차이를 나타낸다.
이러한 도 5에서 각 동작 모드에서 관측된 S21의 위상 θ1 및 θ2는 음수이며 이들은 -90°<θ< 0° 범위 내에 존재한다(θ∈{θ1,θ2}).
도 5의 검정색 선을 참조하면, 20~60GHz 대역에 대하여 위상각 차이(θ2-θ1)가 꾸준히 30±1°범위를 유지하고 있으며, 이러한 결과로부터 20~60GHz 범위의 넓은 대역에서 위상오차가 ±1°인 30° 광대역 위상 천이기를 설계 가능함을 확인할 수 있다.
물론, 이러한 도 5의 경우 두 모드의 위상각 차이가 30°로 설계된 위상 천이기를 예시한 것으로, 본 발명이 반드시 이에 한정되지 않으며, 위상 천이기의 동작 주파수 대역, 위상 천이 각도 등은 설계에 따라 달라질 수 있다.
이상과 같은 본 발명에 따르면, 밀리미터 대역에서 광대역 특성을 달성할 수 있다. 이를 통해 전체 밀리미터파 대역 송수신단의 소형화를 달성 할 수 있고, 그에 따른 칩의 가격을 줄일 수 있는 이점이 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 위상 천이기 L1: 제1 인덕터
L2: 제2 인덕터 L3: 제3 인덕터
M1: 트랜지스터 C1: 커패시터
110: 제어부

Claims (6)

  1. 제1단을 통해 입력 신호가 인가되는 제1 인덕터;
    제1단이 상기 제1 인덕터의 제2단과 연결되고 제2단을 통해 상기 입력 신호로부터 제1 각도(θ1) 또는 제2 각도(θ2) 만큼 위상 천이된 신호를 출력하는 제2 인덕터;
    하이 또는 로우 레벨의 전압이 게이트에 인가되고, 제1단이 제1 전원과 연결된 트랜지스터;
    제1단이 상기 제1 인덕터 및 제2 인덕터 간의 접점에 연결되고 제2단이 상기 트랜지스터의 제2단에 연결된 커패시터; 및
    제1단 및 제2단이 상기 트랜지스터의 제1단 및 제2단과 각각 연결된 제3 인덕터를 포함하며,
    상기 트랜지스터의 게이트에 인가되는 전압 레벨에 따라 상기 제2 인덕터를 통하여 출력되는 출력 신호의 위상 천이 각도가 결정되며,
    상기 게이트에 로우 레벨의 전압이 인가되어 트랜지스터가 턴 오프되면, 입력 신호로부터 상기 제1 각도(θ1) 만큼 위상 천이된 신호를 출력하는 제1 위상 천이 모드로 구동하고, 상기 게이트에 하이 레벨의 전압이 인가되어 트랜지스터가 턴 온되면, 입력 신호로부터 상기 제2 각도(θ2) 만큼 위상 천이된 신호를 출력하는 제2 위상 천이 모드로 구동하며,
    상기 제1 위상 천이 모드일 때 및 상기 제2 위상 천이 모드일 때의 입력 신호에 대한 출력 신호의 위상 θ1 및 θ2는 각각 아래의 수학식으로 정의되는 광대역 위상 천이기:


    여기서, L1은 상기 제1 및 제2 인덕터의 인덕턴스 값, C1은 상기 커패시터의 커패시턴스 값, ω는 각주파수(ω=2πf), f는 동작 주파수, Cp는 상기 트랜지스터가 Off 상태일 때 상기 트랜지스터와 상기 제3 인덕터 간의 병렬 회로에서 관측되는 커패시턴스 값을 나타낸다.
  2. 청구항 1에 있어서,
    상기 트랜지스터의 게이트에 인가되는 전압 레벨을 조정하여 상기 입력 신호에 대한 출력 신호의 위상 천이 각도를 제어하는 제어부를 더 포함하는 광대역 위상천이기.
  3. 청구항 1에 있어서,
    상기 위상 천이 각도는 상기 커패시터의 커패시턴스 값과 상기 제1 내지 제3 인덕터의 인덕턴스 값 및 동작 주파수에 따라 결정되는 광대역 위상 천이기.
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