KR102621918B1 - 반도체 소자 - Google Patents

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KR102621918B1
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이대희
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Abstract

실시 예는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되고, 제1 방향으로 이격된 복수 개의 제1 서브 활성층을 포함하는 활성층; 상기 복수 개의 서브 활성층 상에 각각 배치되는 복수 개의 제1 서브 반도체층을 포함하는 제2 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고, 상기 제2 도전형 반도체층의 두께(T1)와 상기 서브 활성층의 폭(D2)의 비(T1:D2)는 1:150 내지 1:800인 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 플립칩으로 구현하기 어려운 문제가 있다. 또한, 플립칩에서 발광 구조물에 균일하게 전류를 분산시키기 어려운 문제가 있다.
실시 예는 플립칩 타입의 자외선 발광소자를 제공할 수 있다.
또한, 전류 분산 효율이 개선된 자외선 발광소자를 제공할 수 있다.
또한, 광 출력이 향상된 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 실시 예에 따른 반도체 소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되고, 제1 방향으로 이격된 복수 개의 제1 서브 활성층을 포함하는 활성층; 상기 복수 개의 제1 서브 활성층 상에 각각 배치되는 복수 개의 제1 서브 반도체층을 포함하는 제2 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극을 포함하고, 상기 제2 도전형 반도체층의 두께(T1)와 상기 제1 서브 활성층의 폭(D2)의 비(T1:D2)는 1:150 내지 1:800이다.
실시 예에 따르면, 알루미늄 조성이 따라 활성층의 폭이 최적화되어 전류 분산 효율이 개선될 수 있다. 따라서 발광 효율이 개선될 수 있다.
또한, 발광 효율이 개선될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 단면도이고,
도 2는 도 1의 일부 확대도이고,
도 3은 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도이고,
도 4는 제1 실시 예에 따른 제1 오믹전극과 제2 오믹전극의 배치를 보여주는 도면이고,
도 5는 도 4의 B-B 방향 단면도이고,
도 6은 제2 실시 예에 따른 반도체 소자의 평면도이고,
도 7은 제1 전극의 형상을 보여주는 도면이고,
도 8은 본 발명의 제3 실시 예에 따른 반도체 소자의 평면도이고,
도 9a 및 도 9b는 메사 식각에 의해 발광 영역을 형성한 평면도 및 단면도이고,
도 10a 및 도 10b는 반도체 구조물에 제1 절연층을 형성한 평면도 및 단면도이고,
도 11a 및 도 11b는 제1 오믹전극을 형성한 평면도 및 단면도이고,
도 12a 및 도 12b는 제2 오믹전극을 형성한 평면도 및 단면도이고,
도 13a 및 도 13b는 제1 전극 및 제2 전극을 형성한 평면도 및 단면도이고,
도 14a 및 도 14b는 제2 절연층을 형성한 평면도 및 단면도이고,
도 15a 및 도 15b는 제2 절연층 상에 패드전극을 형성한 평면도 및 단면도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도이고, 도 2는 도 1의 일부 확대도이고, 도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고, 도 4는 실시 예에 따른 제1 전극과 제2 전극의 배치를 보여주는 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는, 반도체 구조물(발광 구조물, 120), 반도체 구조물(120) 상에 배치되는 제1 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 전극(161), 제1 전극(151) 상에 배치되는 제1 커버전극(152), 제2 전극(161) 상에 배치되는 제2 커버전극(162), 및 제1 커버전극(152) 및 제2 커버전극(162) 상에 배치되는 제2 절연층(172)을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 피크 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 피크 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 피크 파장을 가질 수 있다.
반도체 구조물(120)이 자외선 파장대의 광을 발광할 때, 반도체 구조물(120)의 각 반도체층은 알루미늄을 포함하는 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1) 물질을 포함할 수 있다. 여기서, Al의 조성은 In 원자량과 Ga 원자량 및 Al 원자량을 포함하는 전체 원자량과 Al 원자량의 비율로 나타낼 수 있다. 예를 들어, Al 조성이 40%인 경우 Ga 의 조성은 60%인 Al40Ga60N일 수 있다.
또한 실시 예의 설명에 있어서 조성이 낮거나 높다라는 의미는 각 반도체층의 조성 %의 차이(및/또는 % 포인트)로 이해될 수 있다. 예를 들면, 제1 반도체층의 알루미늄 조성이 30%이고 제2 반도체층의 알루미늄 조성이 60%인 경우, 제2 반도체층의 알루미늄 조성은 제1 반도체층의 알루미늄 조성보다 30% 더 높다고 표현할 수 있다.
기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광기판일 수 있다.
버퍼층(111)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(111)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시 예는 버퍼층(111)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(111)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
활성층(122)은 복수 개의 우물층(미도시)과 장벽층(미도시)을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2도펀트가 도핑될 수 있다.
제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
반도체 구조물(120)은 제1 도전형 반도체층(121) 상에 활성층(122)과 제2 도전형 반도체층(123)이 배치되는 제1 영역(M1), 및 제1 도전형 반도체층(121)이 노출되는 제2 영역(M2)을 포함할 수 있다. 제1 영역(M1)은 발광 영역이고 제2 영역(M2)은 비발광 영역일 수 있다.
제1 절연층(171)은 제1 전극(151)과 제2 전극(161) 사이에 배치될 수 있다. 구체적으로 제1 절연층(171)은 제1 전극(151)이 배치되는 제1홀(171a) 및 제2 전극(161)이 배치되는 제2홀(171b)을 포함할 수 있다.
제1 전극(151)은 제1 도전형 반도체층(121)의 제1면(121a) 상에 배치되고, 제2 전극(161)은 제2 도전형 반도체층(123)의 제1면(123a) 상에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(121)의 제1면(121a)과 제2 도전형 반도체층(123)의 제2면(123b) 사이에 배치될 수 있다. 제2 도전형 반도체층(123)의 제2면(123b)은 제2 도전형 반도체층(123)의 제1면(123a)의 반대면일 수 있다.
제1 전극(151)과 제2 전극(161)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극(151)은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 전극(161)은 ITO일 수 있다.
도 2를 참조하면, 제1 전극(151)은 제1 도전형 반도체층(121)의 제1면(121a)과 마주보는 제1면(151-1) 및 제1 도전형 반도체층(122)의 제1면(121a)과 반대면인 제2면(151-2)을 포함할 수 있다. 이때, 제1 전극(151)은 제2면(151-2)에 형성된 제1 홈(151a)을 포함할 수 있다.
일반 가시광 발광소자와 달리 자외선 발광소자의 경우 오믹을 위해 전극을 고온에서 열처리할 필요가 있다. 예시적으로 제1 전극(151) 및/또는 제2 전극(161)은 약 600℃ 내지 900℃에서 열처리할 수 있고, 이 과정에서 제1 전극(151)의 표면에는 산화막(OX1)이 형성될 수 있다. 그러나, 산화막은 저항층으로 작용할 수 있으므로 동작 전압이 상승할 수 있다.
따라서, 실시 예에 따른 제1 전극(151)은 제2면(151-2)에 제1 홈(151a)을 형성하여 산화막을 제거할 수 있다. 이 과정에서 제1 홈(151a)을 둘러싸는 돌기부(151b)가 형성될 수 있다.
돌기부(151b)는 제1 도전형 반도체층(121)의 제1면(121a)으로부터 멀어지는 방향으로 제1 전극(151)의 제2면(151-2)에서 돌출될 수 있다. 따라서, 제1 홈(151a)이 형성된 제2면(151-2)은 돌기부(151b)가 형성된 제2면(151-2)보다 낮을 수 있다. 돌기부(151b)는 제1 홈(151a)을 둘러싸도록 배치된 복수 개일 수도 있고, 돌기부(151b)는 제1 홈(151a)을 둘러싸는 링 형상을 가질 수도 있다.
제1 전극(151)을 전체적으로 에칭하는 경우 제1 전극(151) 주변의 제1 절연층(171)까지 식각되어 쇼트가 발생하는 문제가 있다. 따라서, 실시 예는 제1 전극(151)의 일부 영역에만 에칭을 수행하여 제1 절연층(171)이 식각되는 것을 방지할 수 있다. 따라서, 실시 예에 따른 제1 전극(151)은 테두리 영역이 잔존하여 돌기부(151b)를 형성할 수 있다.
필요에 따라서는 마스크의 두께를 조절하여 제1 전극(151)의 돌기부(151b)에도 상대적으로 약하게 에칭을 할 수도 있다. 이 경우, 제1 전극(151)의 돌기부(151b) 및 측면에 잔존하는 산화막을 일부 제거할 수도 있다.
제1 커버전극(152)은 제1 전극(151)상에 배치될 수 있다. 제1 전극은 제1 홈의 내부에 배치되는 볼록부(152c)를 포함할 수 있다. 제1 커버전극(152)은 제1 전극(151)의 측면을 덮을 수 있다. 이 경우, 제1 커버전극(152)과 제1 전극(151)의 접촉 면적이 넓어지므로 동작 전압은 더 낮아질 수 있다.
제1 절연층(171)은 제1 도전형 반도체층(121)의 제1면(121a), 활성층(122)의 측면(122a), 및 제2 도전형 반도체층(123)의 제1면(123a)에 배치될 수 있다.
제1 커버전극(152)은 제1 절연층(171)과 제1 전극(151)의 측면 사이의 이격 영역(d2)에 배치되는 제2볼록부(152b)를 포함할 수 있다. 제2볼록부(152b)는 제1 도전형 반도체층(121)과 직접 접촉할 수 있다. 따라서, 전류 주입 효율이 향상될 수 있다. 이격 영역(d2)의 폭은 약 1um 내지 10um일 수 있으나 반드시 이에 한정하지 않는다. 즉, 제1 커버전극(152)은 제1 홈(151a)의 내부로 연장되고, 제1절연층(171)과 제1 전극(151)의 측면 사이(d2)로 연장될 수 있다.
제1 커버전극(152)은 제1 절연층(171)의 상부로 연장될 수 있다. 제1 커버전극(152)은 제1 도전형 반도체층(121)의 제1면(121a)과 교차하는 두께 방향으로 제1절연층(171)과 중첩될 수 있다. 따라서, 제1 커버전극(152)의 전체 면적이 증가하여 동작 전압이 낮아질 수 있다.
다시 도 1을 참조하면, 제2 커버전극(162)은 제2 전극(161)상에 배치될 수 있다. 제2 커버전극(162)은 제2 전극(161)의 측면까지 커버할 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제2 커버전극(162)은 제2 전극(161)의 상부에만 배치될 수도 있다.
제1 커버전극(152)과 제2 커버전극(162)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 특별히 한정하지 않는다. 다만, 제1 커버전극(152)과 제2 커버전극(162)은 외부로 노출되는 최외곽층이 금(Au)을 포함할 수 있다. 금(Au)은 전극의 부식을 방지하며 전기 전도성을 향상시켜 패드와의 전기적 연결을 원활하게 할 수 있다.
제2 절연층(172)은 제1 커버전극(152), 제2 커버전극(162), 및 제1 절연층(171) 상에 배치될 수 있다. 제2 절연층(172)은 제1 커버전극(152)을 노출시키는 제1개구부 및 제2 커버전극(162)을 노출시키는 제2개구부를 포함할 수 있다. 제1개구부는 제1비아홀(152a)을 포함할 수 있고, 제2개구부는 제2비아홀(162a)을 포함할 수 있다.
제1 절연층(171)과 제2 절연층(172)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다. 제2 절연층(172)이 형성되는 과정에서 부분적으로 제1 절연층(171)과 제2 절연층(172)은 경계가 소멸할 수도 있다.
제1 커버전극(152) 상에는 제1 패드(153)가 배치되고, 제2 커버전극(162) 상에는 제2 패드(163)가 배치될 수 있다. 제1 패드(153)와 제2 패드(163)는 유테틱 본딩(eutectic bonding) 될 수 있으나 반드시 이에 한정하지 않는다.
실시 예에 따르면, 제1 전극(151)과 제2 전극(161) 사이의 영역에서 제2 절연층(172)이 제1 절연층(171) 상에 배치되므로 제1 절연층(171) 및 제2 절연층(172) 중 어느 하나에 결함이 발생한 경우에도 수분 및 오염물질의 침투를 방지할 수 있다. 이때, 제1 절연층(171) 및 제2 절연층(172)은 고온 성장 과정에서 하나의 절연층(170)을 형성할 수도 있다. 절연층(170)은 제1 전극(151)과 제2 전극(152) 사이의 영역에 리세스가 형성될 수 있다.
절연층(170)은 제1 도전형 반도체층(121)과 제1 커버전극(152) 사이에 배치되는 제1 절연부(170-1), 및 제1 커버전극(152)의 상면에 배치되는 제2 절연부(170-2)를 포함할 수 있다. 제1 커버전극(152)은 제1 절연부(170-1)와 제2 절연부(170-2) 사이로 삽입되는 제1 돌출부(152d)를 포함할 수 있다.
제1 절연부(170-1)는 제1 커버전극(152)의 내측으로 연장될 수 있다. 따라서, 수분 및 오염 물질이 반도체 구조물(120)로 침투하는 것을 방지할 수 있다. 제1 절연부(170-1)와 제1 커버전극(152)이 이격되면 제1 절연부(170-1)와 제1 커버전극(152)의 사이 영역으로 제1 도전형 반도체층(121)이 노출되어 산화될 수 있다.
제2 절연부(170-2)는 제1 커버전극(152)의 측면과 상면에 배치되고, 제1 커버전극(152)과 제1 패드(153) 사이로 연장될 수 있다. 따라서, 수분 및 오염 물질이 반도체 구조물(120)로 침투하는 것을 방지할 수 있다.
실시 예에 따르면, 제1 절연층(171), 제1 커버전극(152), 및 제2 절연층(172)이 수분 및 오염 물질의 침투를 방지하는 역할을 수행할 수 있다(3중 패시베이션).
제1 절연부(170-1)가 제1 커버전극(152)과 수직 방향으로 중첩되는 제1폭(d11)은 제1 이격영역(d2)의 폭보다 클 수 있다. 따라서, 제1폭(d11)이 증가하므로 수분 침투 방지 효과가 개선될 수 있다.
또한, 절연층의 제2 절연부(170-2)가 제1 커버전극(152)과 수직 방향으로 중첩되는 폭(d12)은 제1 절연부(170-1)가 제1 커버전극(152)과 수직 방향으로 중첩되는 제1폭(d11)보다 클 수 있다. 이때, 제2 절연부(170-2)는 제1 전극(151)과 수직 방향으로 중첩될 수 있다. 따라서, 수분 침투 방지에 효과적일 수 있다.
절연층(170)은 제2 도전형 반도체층(123)과 제2 커버전극(162) 사이에 배치되는 제3 절연부(170-3), 및 제2 커버전극(162)의 상면에 배치되는 제4 절연부(170-4)를 포함할 수 있다.
제3 절연부(170-3)는 제2 커버전극(162)의 내측으로 연장될 수 있다. 따라서, 수분 및 오염 물질이 제2 도전형 반도체층(123)으로 침투하는 것을 방지할 수 있다. 제3 절연부(170-3)와 제2 커버전극(162)이 이격되면 제3 절연부(170-3)와 제2 커버전극(162)의 사이 영역으로 제2 도전형 반도체층(123)이 노출되어 산화될 수 있다.
또한, 제4 절연부(170-4)는 제2 커버전극(162)의 측면과 상면에 배치되고, 제2 커버전극(162)과 제2 패드(163) 사이로 연장될 수 있다. 따라서, 수분 및 오염 물질이 반도체 구조물(120)로 침투하는 것을 방지할 수 있다.
절연층의 제4 절연부(170-4)가 제2 커버전극(162)과 수직 방향으로 중첩되는 폭(d22)은 제3 절연부(170-3)가 제2 커버전극(162)과 수직 방향으로 중첩되는 폭(d21)보다 클 수 있다.
제2 커버전극(162)은 제3 절연부(170-3)와 제2 전극(161)의 측면 사이의 제2 이격영역으로 연장되어 제2 도전형 반도체층(123)과 접촉할 수 있다. 따라서, 전류 주입 효율이 향상될 수 있다. 제2 이격 영역의 폭은 약 1 μm 내지 10 μm 일 수 있으나 반드시 이에 한정하지 않는다.
도 3 및 도 4를 참조하면, 반도체 구조물(120)은 식각에 의해 돌출된 발광부(M1)를 포함할 수 있다. 발광부(M1)는 활성층(122) 및 제2 도전형 반도체층(123)을 포함할 수 있다.
활성층(122)은 발광부(M1)에 배치되는 복수 개의 제1 서브 활성층(122a) 및 제2 서브 활성층(122b)을 포함할 수 있다. 복수 개의 제1 서브 활성층(122a)은 일방향으로 서로 이격 배치되고, 제2 서브 활성층(122b)은 복수 개의 제1 서브 활성층(122a)의 일단을 연결할 수 있다.
제2 도전형 반도체층(123) 역시 복수 개의 제1 서브 활성층(122a) 상에 배치되는 제1 서브 반도체층(123a) 및 제2 서브 활성층(122b) 상에 배치되는 제2 서브 반도체층(123b)을 포함할 수 있다.
이때, 발광부(M1)의 최대 둘레(P11)와 발광부의 최대 면적(P12)의 비(P11/P12)는 0.02 [1/um] 이상 0.05 [1/um]이하일 수 있다. 여기서 발광부(M1)의 최대 둘레 및 최대 면적은 제2 도전형 반도체층(또는 활성층)의 최대 둘레 및 면적일 수 있다.
상기 비(P11/P12)가 0.02 이상인 경우 면적 대비 발광부의 둘레가 길어져 광 출력이 향상될 수 있다. 예시적으로, 측면에서 광이 출사될 수 있는 확률이 높아져 광 출력이 향상될 수 있다. 또한, 비(P11/P12)가 0.05 이하인 경우 면적 대비 발광부의 둘레가 너무 길어져 오히려 광 출력이 저하되는 문제를 방지할 수 있다. 예시적으로 동일 면적 내에서 발광부 둘레가 과도하게 길어지는 경우 매우 얇은 발광부가 연속 배치될 수 있다. 그러나, 이 경우 발광부 위에 배치되는 전극 역시 매우 얇아져 저항이 높아질 수 있다. 따라서, 동작 전압이 상승할 수 있다.
발광부(M1)는 적정 둘레와 면적의 비를 갖기 위해 복수 개의 발광부가 제2 방향으로 이격된 복수 개의 제1 발광부(M11), 및 제2 방향으로 연장되어 복수 개의 제1발광부의 끝단을 연결한 제2 발광부(M12)를 포함할 수 있다.
제2 커버전극(162)은 발광부(M1)의 형상과 대응되는 형상을 가질 수 있다. 또한, 제1 전극은 제2 전극을 둘러싸는 형태로 배치될 수 있다.
제1 패드(153)와 제2 패드(163)는 평면상에서 제1 방향으로 이격 배치될 수 있다. 제1 방향(제1평면 방향)은 X 방향이고 제2 방향(제2평면방향)은 Y방향일 수 있다. 제1 방향과 제2 방향은 서로 수직할 수 있으나 반드시 이에 한정하지 않는다.
제1 패드(153)는 제2 절연층의 제1비아홀(152a)을 통해 제1 커버전극(152)과 전기적으로 연결되고, 제2 패드(163)는 제2 절연층의 복수 개의 제2비아홀(162a)을 통해 제2 커버전극(162)과 전기적으로 연결될 수 있다. 제1비아홀(152a)은 제1 커버전극(152)의 형상을 따라 형성된 하나의 홀일 수 있고, 복수 개의 제2비아홀(162a)은 제2 커버전극(162)으로 연장된 복수 개의 관통홀을 포함할 수 있다. 그러나, 홀의 형상 및 개수는 반드시 이에 한정하지 않는다.
도 4를 참조하면, 제2 커버전극(162)은 제2 도전형 반도체층(123)과 제2 패드(163) 사이에서 제2 방향(Y 방향)으로 연장되는 제2 연결전극(162-2), 및 제2 연결전극(162-2)에서 제1 패드(153)를 향하여 제1 방향(X 방향)으로 연장되는 복수 개의 제2 가지전극(162-1)을 포함할 수 있다.
제1 커버전극(152)은 제1 도전형 반도체층(121)과 제1 패드(153) 사이에서 제2 방향으로 연장되는 제1 연결전극(152-2), 및 제1 연결전극(152-2)에서 제2 패드(163)를 향하여 연장되는 복수 개의 제1 가지전극(152-1)을 포함할 수 있다. 제1비아홀(152a)은 제1 커버전극(152)의 제1 연결전극(152-2) 및 제1 가지전극(152-1)과 대응되는 형상을 가질 수 있다.
제1 연결전극(152-2)은 반도체 구조물(120)의 테두리를 따라 연장되어 제2 커버전극(162)을 둘러싸도록 배치될 수 있다. 따라서, 전류 주입시 제1 도전형 반도체층(121)에 전류가 균일하게 분산될 수 있다.
제1 연결전극(152-2)의 제1 방향의 폭(W3)은 제2 연결전극(162-2)의 제1 방향의 폭(W4)보다 작을 수 있다. 제1 연결전극(152-2)의 제1 방향의 폭과 제2 연결전극(162-2)의 제1 방향의 폭의 비(W3:W4)는 1: 1.1 내지 1: 1.5일 수 잇다. 폭의 비(W3:W4)가 1:1.1 이상인 경우 제2 커버전극(162)의 면적이 커져 정공 주입 효율이 개선될 수 있으며, 폭의 비가 1:1.5 이하인 경우 제1 연결전극(152-2)의 면적이 확보되어 전자 주입 효율이 개선될 수 있다.
제1 가지전극(152-1)은 이웃한 제2 가지전극(162-1) 사이에 배치될 수 있다. 이때, 제1 가지전극(152-1)의 제2 방향의 폭(W2)은 제2 가지전극(162-1)의 제2 방향의 폭(W1)보다 작을 수 있다. 제1 가지전극(152-1)의 제2 방향의 폭(W2)과 제2 가지전극(162-1)의 제2 방향의 폭(W1)의 비(W2:W1)는 1:2 내지 1:4일 수 있다. 폭의 비(W2:W1)가 1:2 이상인 경우 제2 커버전극(162)의 면적이 증가하여 정공 주입 효율이 개선될 수 있다. 또한, 폭의 비가 1:4 이하인 경우 제1 커버전극(152)의 면적을 확보할 수 있어 전자 주입 효율이 개선될 수 있다.
제2 커버전극(162)의 면적은 제1 커버전극(152)의 면적보다 클 수 있다. 제2 커버전극(162)의 전체 면적(R1)은 제1 커버전극(152)의 전체 면적(R2)의 비(R1:R2)는 1:0.5 내지 1:0.7일 수 있다. 면적비가 1:0.5 이상인 경우 제1 커버전극(152)의 면적이 확보되어 전자 주입 효율이 개선될 수 있으며, 제1 커버전극(152)의 제2 커버전극(162)을 둘러싸도록 배치될 수 있다. 따라서, 전류 분산 효율도 개선될 수 있다.
면적비가 1:0.7이하인 경우 제2 커버전극(162)의 면적이 확보되어 정공 주입 효율이 개선될 수 있으며, 광 출력이 향상될 수 있다.
제1 가지전극(152-1)의 끝단은 제2 패드(163)와 제1 도전형 반도체층(121) 사이에 배치되고, 제2 가지전극(162-1)의 끝단은 제1 패드(153)와 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 즉, 제1 가지전극(152-1)은 제1 도전형 반도체층(121)의 두께 방향으로 제2 패드(163)와 중첩되고, 제2 가지전극(162-1)은 제1 도전형 반도체층(121)의 두께 방향으로 제1 패드(153)와 중첩될 수 있다.
제1 패드(153)는 제2 방향으로 평행한 제1 측면(153b) 및 제2 측면(153a)을 포함하고, 제2 패드(163)는 제2 방향과 평행하고 제2 측면(153a)에 가까운 제3 측면(163a), 및 제3 측면(163a)과 평행한 제4 측면(163b)을 포함할 수 있다.
이때, 제1 가지전극(152-1)의 끝단에서 제2 패드(163)의 제4 측면(163b)까지 제1 방향의 거리(L1)는 제2 가지전극(162-1)의 끝단에서 제1 패드(153)의 제1 측면(153b)까지 제1 방향의 거리(L2)보다 길 수 있다. 제2 가지전극(162-1)과 제1 패드(153)의 중첩 면적은 제1 가지전극(152-1)과 제2 패드(163)의 중첩 면적보다 클 수 있다.
도 4 및 도 5를 참조하면, 실시 예에 따른 반도체 소자는 자외선 파장대의 광을 생성하므로, 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)은 모두 알루미늄을 포함한다.
그러나, 알루미늄의 조성이 높아지면 저항이 증가하므로 전류 분산 효율이 떨어질 수 있다. 따라서, 서로 이격 배치된 제1 서브 활성층(122a)의 폭이 너무 넓어지면 제1 서브 활성층(122a)의 일부 영역에는 전류가 분산되지 않아 발광하지 않을 수 있다. 또한, 제1 서브 활성층(122a)의 너무 좁아지는 경우 활성층의 면적이 줄어들어 발광 효율이 저하될 수 있다. 따라서 알루미늄의 조성에 따라 서브 활성층의 폭을 조절할 필요가 있다.
일반적으로 전류 분산 길이(Current Spreading Length)는 하기 [수학식 1]에 의해 정의될 수 있다.
[수학식 1]
전류 분산 길이∝ [t·nideal·kT]/ρ·е·J0]1/2
여기서 t는 두께이고, n은 이상계수(Ideality factor)이고, k는 볼츠만 상수이고, T는 절대온도, ρ는 저항이고, J0는 전류밀도이다.
수학식 1에서 알 수 있는 바와 같이 전류 분산 거리는 두께에 비례하고 저항에 반비례한다. 반도체 소자에서의 두께는 제2 도전형 반도체층(123)의 두께이고 저항은 제2 도전형 반도체층(123)의 저항일 수 있다.
즉, 제1 서브 활성층(122a)의 폭은 전류 분산 거리에 비례하고, 제2 도전형 반도체층(123)의 두께에 비례하고, 제2 도전형 반도체층(123)의 알루미늄 조성에는 반비례한다.
제2 도전형 반도체층(123)의 알루미늄 조성은 45% 내지 60%일 수 있다. 제2 도전형 반도체층(123)의 알루미늄 조성이 45%보다 커지면 원하는 파장대의 자외선 광을 생성할 수 있으며, 조성이 60%보다 작으면 저항이 과도하게 증가하는 것을 방지할 수 있다.
제2 도전형 반도체층(123)의 알루미늄 조성이 45% 내지 60%인 경우, 제2 도전형 반도체층(123)의 두께는 50nm 내지 100nm일 수 있다. 제2 도전형 반도체층(123)의 두께가 50nm 이상인 경우 저항이 낮아져 전류 분산 효율이 개선될 수 있으며, 100nm 이하인 경우 너무 두꺼워지며 발생할 수 있는 결정질 저하, 광 흡수 문제등을 개선할 수 있다.
따라서, 제2 도전형 반도체층(123)의 알루미늄 조성(W)과 제2 도전형 반도체층(123)의 두께(T1)의 비(W:T1)는 1:0.83 내지 1:2.22일 수 있다. 이 경우 저항이 낮아져 전류 분산 효율이 개선되고, 제2 도전형 반도체층(123)이 너무 두꺼워지는 문제도 개선할 수 있다. 이때, 제2 도전형 반도체층(123)의 알루미늄 조성의 단위는 %이고, 두께의 단위는 nm일 수 있다. 상기 비(W:T1)는 알루미늄 조성(단위: %)과 두께(단위: nm)의 관계에 관한 것이다. 예시적으로 알루미늄 조성을 45%로 조절하는 경우 제2 도전형 반도체층의 두께는 37.35nm 내지 99.9nm에서 조절될 수 있다.
제2 도전형 반도체층(123)의 Al 조성이 45% 내지 60%인 경우, 제1 서브 활성층(122a)의 폭은 15㎛ 내지 40㎛(15,000nm 내지 40,000nm)일 수 있다. Al 조성이 45% 내지 60%이고 제1 서브 활성층(122a)이 15㎛ 내지 40㎛의 폭을 갖는 경우 제1 서브 활성층(122a)의 전체 영역에 전류가 분산되어 발광될 수 있다.
따라서, 제2 도전형 반도체층(123)의 알루미늄 조성(W)과 제1 서브 활성층(122a)의 폭(D2)의 비(W:D2)는 1:0.25 내지 1:0.88일 수 있다. 이러한 조건을 만족하면 알루미늄 조성에 따라 제1 서브 활성층(122a)의 폭이 최적 제어되어 발광 효율이 증가할 수 있다. 이때, 제2 도전형 반도체층(123)의 알루미늄 조성의 단위는 %이고, 활성층의 폭의 단위는 ㎛일 수 있다. 상기 비(W:T1)는 알루미늄 조성(단위: %)과 활성층의 폭(단위: ㎛)의 관계에 관한 것이다. 예시적으로 알루미늄 조성을 45%로 조절하는 경우 제1 서브 활성층의 폭은 11.25㎛ 내지 39.6㎛에서 조절될 수 있다.
제2 도전형 반도체층의 제1 서브 반도체층(123a)은 제1 서브 활성층(122a) 상에 배치된 후 함께 메사 식각되므로 제1 서브 반도체층(123a)의 폭과 제1 서브 활성층(122a)의 폭은 실질적으로 동일할 수 있다. 따라서 제2 도전형 반도체층(123)의 Al 조성이 45% 내지 60%인 경우, 제1 서브 반도체층(123a)의 폭은 15㎛ 내지 40㎛(15,000nm 내지 40,000nm)일 수 있다. Al 조성이 45% 내지 60%이고 제1 서브 반도체층(123a)이 15㎛ 내지 40㎛의 폭을 갖는 경우 제1 서브 활성층(122a)에 전류가 균일하게 주입될 수 있다.
따라서, 제2 도전형 반도체층(123)의 알루미늄 조성과 제1 서브 반도체층(123a)의 폭의 비는 1:0.25 내지 1:0.88일 수 있다. 이러한 조건을 만족하면 알루미늄 조성에 따라 제1 서브 반도체층(123a)의 폭이 최적 제어되어 발광 효율이 증가할 수 있다.
제2 도전형 반도체층(123)의 두께(T1)와 제1 서브 활성층(122a)의 폭(D2)의 비(T1:D2)는 1:150 내지 1:800일 수 있다. 이 경우 제2 도전형 반도체층(123)의 두께에 따라 제1 서브 활성층(122a)의 폭이 제어되어 전류 분산 효율이 개선될 수 있다.
또한, 제2 도전형 반도체층(123)의 두께와 제1 서브 반도체층(123a)의 폭의 비는 1:150 내지 1:800일 수 있다. 이 경우 제2 도전형 반도체층(123)의 두께에 따라 제1 서브 반도체층(123a)의 폭이 제어되어 전류 분산 효율이 개선될 수 있다.
제1 서브 활성층의 폭과 제2 도전형 반도체층의 두께/조성의 관계는 하기 관계식 1과 같이 표현될 수 있다.
[관계식 1]
제1 서브 활성층의 폭(㎛) ∝ a1 × 제2 도전형 반도체층의 두께/ 제2 도전형 반도체층의 알루미늄 조성
여기서 a1은 상수(constant) 로서 0.1 내지 0.2일 수 있다. 예시적으로 a1은 0.18일 수 있다.
도 6은 제2 실시 예에 따른 반도체 소자의 평면도이고, 도 7은 제1 전극의 형상을 보여주는 도면이다.
도 6 및 도 7을 참조하면, 제1 커버전극(152)은 복수 개의 제1 가지전극(152-1) 및 복수 개의 제1 가지전극(152-1)을 연결하는 제1 연결전극(152-2)을 포함할 수 있다. 또한, 복수 개의 제1 가지전극(152-1)은 제2 커버전극(162)의 제2 가지전극(162-1)과 수평 방향(Y축 방향)으로 중첩되는 부분으로 정의할 수도 있다.
제1 커버전극(152)의 제1 가지전극(152-1)은 제1 패드(153)와 중첩되는 제1 부분(F1), 제2 패드(163)와 중첩되는 제2 부분(F2), 및 제1 부분(F1)과 제2 부분(F2) 사이의 제3 부분(F3)을 포함할 수 있다.
제2 부분(F2)과 제1 부분(F1)의 폭의 비는 1:1.5 내지 1:2.5일 수 있다. 이러한 조건을 만족하는 경우 공정 오차가 발생한 경우에도 수율이 유지될 수 있으며 전도도가 개선될 수 있다.
제1 부분(F1)의 폭은 15㎛ 내지 25㎛일 수 있다. 또한, 제2 부분(F2)과 제3 부분(F3)의 폭은 5㎛ 내지 14㎛일 수 있다. 즉, 제2 부분(F2) 및 제3 부분(F3)의 폭은 제1 부분(F1)의 폭보다 좁을 수 있다. 따라서, 공차 발생시에도 제1 커버전극(152)이 제2 도전형 반도체층(123) 상에 배치될 수 있다. 또한, 전도도가 개선될 수 있다.
제1 부분(F1)의 폭은 제1 비아홀(152a)의 폭보다 큰 반면, 제2, 제3 부분(F2, F3)의 폭은 제1 비아홀(152a)의 폭보다 작을 수 있다. 따라서, 공차가 발생하여 제1 비아홀(152a)이 원래 위치에서 어긋나게 배치된 경우에도 제1 패드(153)가 제1 부분(F1)과 유효하게 전기적으로 연결될 수 있다.
도 8을 참조하면, 실시 예에 따른 반도체 소자는 제1 서브 활성층(122a)의 끝단이 서로 연결되지 않고 이격 배치될 수 있다. 따라서, 제2 도전형 반도체층(123a) 역시 서로 연결되지 않고 이격 배치될 수 있다. 이러한 구성에 의하면, 제1 서브 활성층(122a)의 측면이 증가하여 발광 효율이 증가할 수 있다.
도 9 내지 도 15은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 보여주는 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 기판(110)상에 버퍼층(111)과 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)을 포함하는 반도체 구조물(120)을 배치할 수 있다.
실시 예에 따르면, 반도체 구조물(120)은 식각에 의해 제1 도전형 반도체층(121)이 노출된 비발광부(M2) 및 비발광부(M2)보다 돌출된 발광부(M1)를 포함할 수 있다. 발광부(M1)는 활성층(122) 및 제2 도전형 반도체층(123)을 포함할 수 있다.
이때, 발광부(M1)의 최대 둘레(P11)와 발광부의 최대 면적(P12)의 비(P11/P12)는 0.02 [1/um] 이상 0.05 [1/um]이하일 수 있다. 상기 조건을 만족하는 경우 동일 면적내에서 둘레가 증가하여 광 출력이 증가할 수 있다.
발광부(M1)는 적정 둘레와 면적의 비를 갖기 위해 복수 개의 발광부가 제2 방향(Y 방향)으로 이격된 복수 개의 제1 발광부(M11), 및 제2 방향(Y 방향)으로 연장되어 복수 개의 제1발광부의 끝단을 연결한 제2 발광부(M12)를 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 반도체 구조물(120) 상에 제1 절연층(171)을 형성하고 제1홀(171a)과 제2홀(171b)을 형성할 수 있다. 제1 절연층(171)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 노출된 제1 도전형 반도체층(121)상에 제1 전극(151)을 형성할 수 있다. 제1 전극(151)의 두께는 제1 절연층(171)의 두께보다 두꺼울 수 있다. 이후 도 12a 및 도 12b와 같이, 제2 도전형 반도체층(123) 상에 제2 전극(161)을 형성할 수 있다.
제1 전극(151)과 제2 전극(161)을 형성하는 방법은 일반 오믹 전극을 형성하는 방법이 그대로 적용될 수 있다. 제1 전극(151)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극(151)은 복수의 금속층(예: Cr/Al/Ni)을 포함하고 제2 전극(161)은 ITO를 포함할 수 있으나 반드시 이에 한정하지 않는다.
도 13a 및 도 13b를 참조하면, 제1 전극(151) 상에 제1 커버전극(152)이 배치될 수 있다. 제1 커버전극(152)은 제1 전극(151)상에 배치될 수 있다.
제2 커버전극(162)은 제2 전극(161)상에 배치될 수 있다. 제1 커버전극(152)은 제2 전극(161)의 측면까지 커버할 수 있다.
제1 커버전극(152)과 제2 커버전극(162)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 특별히 한정하지 않는다. 다만, 제1 커버전극(152)과 제2 커버전극(162)은 외부로 노출되는 최외곽층이 Au를 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 제2 절연층(172)은 제1 커버전극(152) 제2 커버전극(162) 및 제1 절연층(171) 상에 배치될 수 있다. 제2 절연층(172)은 제1 커버전극(152)을 노출시키는 제1비아홀(152a) 및 제2 커버전극(162)을 노출시키는 복수 개의 제2비아홀(162a)을 포함할 수 있다.
도 15a 및 도 15b를 참조하면, 제1 패드(153)는 제1비아홀(152a)을 통해 제1 커버전극(152)과 전기적으로 연결될 수 있다. 또한, 제2 패드(163)는 복수 개의 제2비아홀(162a)을 통해 제2 커버전극(162)과 전기적으로 연결될 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되고, 제1 방향으로 이격된 복수 개의 제1 서브 활성층을 포함하는 활성층;
    상기 복수 개의 제1 서브 활성층 상에 각각 배치되는 복수 개의 제1 서브 반도체층을 포함하는 제2 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되는 제1 전극;
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극;
    상기 제1 전극 상에 배치되는 제1 커버전극;
    상기 제2 전극 상에 배치되는 제2 커버전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 절연층을 포함하며,
    상기 절연층은 상기 제1 도전형 반도체층과 상기 제1 커버전극 사이에 배치되는 제1 절연부, 및 상기 제1 커버전극의 상면에 배치되는 제2 절연부를 포함하며,
    상기 제1 커버전극은 상기 제1 절연부의 상면 및 상기 제2 절연부의 하면 사이에 배치되는 제1 돌출부를 포함하며,
    상기 제2 도전형 반도체층의 두께(T1)와 상기 제1 서브 활성층의 폭(D2)의 비(T1:D2)는 1:150 내지 1:800인 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 도전형 반도체층의 알루미늄 조성(W)과 상기 제1 서브 활성층의 폭(D2)의 비(W:D2)는 1:0.25 내지 1:0.88인 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 도전형 반도체층의 알루미늄 조성(W)과 상기 제2 도전형 반도체층의 두께(T1)의 비(W:T1)는 1:0.83 내지 1:2.22인 반도체 소자.
  4. 제1 항에 있어서,
    상기 제2 도전형 반도체층의 알루미늄 조성은 40% 내지 60%인 반도체 소자.
  5. 제1항에 있어서,
    상기 활성층은 상기 복수 개의 제1 서브 활성층을 연결하는 제2 서브 활성층을 포함하고,
    상기 제2 도전형 반도체층은 상기 제2 서브 활성층 상에 배치되는 제2 서브 반도체층을 포함하는 반도체 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 커버전극과 전기적으로 연결되는 제1 패드, 및
    상기 제2 커버전극과 전기적으로 연결되는 제2 패드를 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 커버전극은 상기 제1 패드와 수직 방향으로 중첩되는 제1 부분, 상기 제2 패드와 수직 방향으로 중첩되는 제2 부분을 포함하고,
    상기 제2 부분의 폭은 상기 제1 부분의 폭보다 좁은 반도체 소자.
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