KR20210020430A - 반도체 소자 - Google Patents
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Abstract
실시 예는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부 영역까지 관통하는 제1 리세스, 상기 제2 도전형 반도체층의 일부 영역까지 관통하는 제2 리세스를 포함하는 발광 구조물; 상기 제1 리세스의 바닥면 상에 배치되고, 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층 상에 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 상기 제2 리세스 내에 배치되는 반사부를 포함하고, 상기 제2 리세스의 바닥면에서 상기 제2 도전형 반도체층의 상면까지의 제1 높이와 상기 제1 리세스의 바닥면에서 상기 제2 도전형 반도체층의 상면까지의 제2 높이의 비는 1:2 내지 1:10인 반도체 소자를 개시한다.
Description
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광 검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 플립칩으로 구현하기 어려운 문제가 있다.
또한, 자외선 광이 내부에서 흡수되어 광 추출 효율이 떨어지는 문제가 있다.
실시 예는 광 추출 효율이 우수한 반도체 소자를 제공한다.
또한, 반사부에 의한 광 반사로 광출력이 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부 영역까지 관통하는 제1 리세스, 상기 제2 도전형 반도체층의 일부 영역까지 관통하는 제2 리세스를 포함하는 발광 구조물; 상기 제1 리세스의 바닥면 상에 배치되고, 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 반도체층 상에 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 및 상기 제2 리세스 내에 배치되는 반사부를 포함하고, 상기 제2 리세스의 바닥면에서 상기 제2 도전형 반도체층의 상면까지의 제1 높이와 상기 제1 리세스의 바닥면에서 상기 제2 도전형 반도체층의 상면까지의 제2 높이의 비는 1:2 내지 1:10이다.
상기 제2 리세스는 상기 활성층에 가까워질수록 단면적이 넓어질 수 있다.
상기 제2 리세스는 상기 제2 도전형 반도체층의 제2면에 형성된 제1폭과 상기 제2 리세스의 바닥면의 폭의 비는 1: 1.2 내지 1:2.5일 수 있다.
상기 반사부의 폭은 상기 제1폭보다 크고 상기 제2 리세스의 바닥면의 폭보다 작을 수 있다.
상기 제2 도전형 반도체층의 제2면에서 상기 제2 리세스의 바닥면까지의 수직 거리는 상기 제2 리세스의 바닥면에서 상기 활성층까지의 수직 거리보다 짧을 수 있다.
상기 제2 도전형 반도체층의 제2면에서 상기 제2 리세스의 바닥면까지의 수직 거리는 상기 제2 리세스의 바닥면에서 상기 활성층까지의 수직 거리보다 길 수 있다.
상기 제2 리세스는 평면 상에서 원형 형상, 다각 형상, 및 라인 형상 중 적어도 하나의 형상을 가질 수 있다.
상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함할 수 있다.
상기 제1 전극은 상기 제1 리세스의 내부에 배치되고, 상기 제2 전극은 상기 제2 도전형 반도체층의 제2면 상에 배치될 수 있다.
상기 제2 전극은 상기 제2 리세스의 내부로 연장되는 연장부를 포함할 수 있다.
상기 반사부는 상기 제2 리세스의 내측벽과 이격되고, 상기 연장부는 상기 제2 리세스의 내측벽과 상기 반사부의 이격 공간에 배치될 수 있다.
상기 제2 도전형 반도체층의 상부에 배치되고 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및 상기 제2 도전형 반도체층의 상부에 배치되고 상기 제2 전극과 전기적으로 연결되는 제2 패드를 포함할 수 있다.
상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 알루미늄을 포함하고, 상기 활성층은 메인 피크가 자외선 파장대인 광을 생성할 수 있다.
상기 제2 도전형 반도체층은 AlGaN층과 GaN층을 포함할 수 있다.
실시 예에 따르면, 반도체 소자의 광 추출 효율이 개선될 수 있다. 따라서 반도체 소자의 광 출력이 향상될 수 있다.
또한, 오믹 저항이 낮아져 동작 전압이 낮아질 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고,
도 2는 도 1의 A-A 방향 단면도이고,
도 3은 도 1의 B-B 방향 단면도이고,
도 4는 도 2의 일부 확대도이고,
도 5는 제2 리세스의 제1 변형예이고,
도 6은 제2 리세스의 제2 변형예이고,
도 7a 내지 도 7c는 본원발명의 일 실시 예에 따른 반도체 소자의 제조 방법이고,
도 8은 본 발명의 다른 실시 예에 따른 반도체 소자의 평면도이고,
도 9는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 A-A 방향 단면도이고,
도 3은 도 1의 B-B 방향 단면도이고,
도 4는 도 2의 일부 확대도이고,
도 5는 제2 리세스의 제1 변형예이고,
도 6은 제2 리세스의 제2 변형예이고,
도 7a 내지 도 7c는 본원발명의 일 실시 예에 따른 반도체 소자의 제조 방법이고,
도 8은 본 발명의 다른 실시 예에 따른 반도체 소자의 평면도이고,
도 9는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고, 도 2는 도 1의 A-A 방향 단면도이고, 도 3은 도 1의 B-B 방향 단면도이다.
도 1 내지 도 3을 참조하면, 실시 예에 따른 반도체 소자는, 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 전극(151), 제2 도전형 반도체층(123, 124) 상에 배치되는 제2 전극(141), 제1 전극(151)과 전기적으로 연결되는 제1 패드(191), 제2 전극(141)과 전기적으로 연결되는 제2 패드(192)를 포함할 수 있다.
기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 예컨대, 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광기판(110)일 수 있다.
버퍼층(111)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(111)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시예는 버퍼층(111)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(111)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다.
본 발명의 실시예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)은 320nm 내지 420nm 범위의 파장 대역에서 메인 피크를 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위에서 메인 피크를 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위에서 메인 피크를 가질 수 있다.
반도체 구조물(120)은 제1 도전형 반도체층(121), 제2 도전형 반도체층(123, 124) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123, 124) 사이에 배치되는 활성층(122)을 포함할 수 있다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1-x1-y1N(0
x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다.
제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123, 124) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123, 124)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
활성층(122)은 복수 개의 우물층(미도시)과 장벽층(미도시)을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1-x2-y2N(0
x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(123, 124)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123, 124)에 제2 도펀트가 도핑될 수 있다.
제2 도전형 반도체층(123, 124)은 Inx5Aly2Ga1-x5-y2N (0
x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123, 124)은 p형 반도체층일 수 있다.
제2 도전형 반도체층(123, 124)은 활성층(122) 상에 배치되는 제1 서브 반도체층(123) 및 제1 서브 반도체층(123) 상에 배치되는 제2 서브 반도체층(124)을 포함할 수 있다.
제1 서브 반도체층(123)은 알루미늄 조성이 제2 서브 반도체층(124)의 알루미늄 조성보다 클 수 있다. 제2 서브 반도체층(124)의 알루미늄 조성이 제1 서브 반도체층(123)의 알루미늄 조성보다 작으므로, 제2 서브 반도체층(124)의 에너지 밴드갭이 제1 서브 반도체층(123)의 에너지 밴드갭보다 작을 수 있다.
예시적으로 제1 서브 반도체층(123)은 AlGaN층일 수 있고, 제2 서브 반도체층(124)은 GaN층일 수 있다. 제2 서브 반도체층(124)은 제2 전극(141)과의 오믹 저항을 낮출 수 있다. 그러나, 제2 서브 반도체층(124)은 자외선 광의 흡수율이 크므로 광 추출 효율이 감소할 수 있다.
제2 도전형 반도체층(123, 124)은 활성층(122)과 마주보는 제1면(123a) 및 제1면의 반대면인 제2면(124a)을 포함할 수 있다. 제1면(123a)은 제1 서브 반도체층(123)의 하부면일 수 있고, 제2면(124a)은 제2 서브 반도체층(124)의 상부면일 수 있다.
반도체 구조물(120)은 제2 도전형 반도체층(123, 124)의 제2면(124a)에서 활성층(122)을 관통하여 제1 도전형 반도체층(121)의 일부 영역까지 배치되는 제1 리세스(127) 및 제2 도전형 반도체층(123, 124)의 제2면(124a)에서 제2 도전형 반도체층(123, 124)의 일부 영역까지 형성된 제2 리세스(128)를 포함할 수 있다.
제1 전극(151)은 제1 리세스(127) 내에 배치되어 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 또한, 제1 전극(151)은 제2 도전형 반도체층(123, 124) 상에 배치되는 제1 패드(191)와 전기적으로 연결될 수 있다.
제2 전극(141)은 제2 도전형 반도체층(123, 124) 상에 배치되어 전기적으로 연결될 수 있다. 또한, 제2 전극(141)은 제2 도전형 반도체층(123, 124) 상에 배치되는 제2 패드(192)와 전기적으로 연결될 수 있다.
실시 예에 따르면, 제1 패드(191)와 제2 패드(192)가 모두 제2 도전형 반도체층(123, 124) 상에 배치되는 플립칩 구조를 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 실시 예에서 설명하는 기술적 특징을 갖는 수평형 또는 수직형 구조로 변형될 수도 있다.
반사부(140)는 제2 리세스(128)의 내부에 배치될 수 있다. 반사부(140)는 Al, Ag와 같이 자외선 광을 반사할 수 있는 다양한 재질이 선택될 수 있다. 반사부(140)는 Al/Ni/Cr의 멀티층으로 구성될 수 있으나 반드시 이에 한정하지 않는다. 반사부(140)는 절연성의 광 반사 물질 또는 DBR 구조를 포함할 수도 있다.
반사부(140)는 반도체 구조물(120)의 활성층(122)에서 제2 도전형 반도체층(123, 124)을 향해 방출되는 광을 반사시켜 광 추출 효율을 향상시킬 수 있다. 반사부(140)는 제2 리세스(128)의 개수 또는 면적에 따라 개수와 면적이 변하므로, 제2 리세스(128)의 개수가 증가하면 방출되는 광에 대한 반사율이 증가할 수 있다.
절연층(171)은 반도체 구조물(120) 상에 배치될 수 있다. 절연층(171)은 제1 전극(151)과 제2 전극(141) 사이에 배치될 수 있다. 절연층(171)은 일부가 제2 리세스(128) 내에 배치될 수 있다. 절연층(171)은 제1 전극(151)이 배치되는 제1 홀(171a) 및 제2 전극(141)이 배치되는 제2 홀(171b)을 포함할 수 있다. 이로써, 제1 전극(151)은 제1 홀(171a)을 통해 제1 패드(191)와 전기적으로 연결되고, 제2 전극(141)은 제2 홀(171b)을 통해 제2 패드(192)와 전기적으로 연결될 수 있다.
절연층(171)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 이루어질 수 있으나, 이에 한정하지 않는다.
절연층(171)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 절연층(171)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 절연층(171)은 다양한 반사 구조를 포함할 수 있다.
제1 전극(151)과 제2 전극(141)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극(151)은 ITO 및 복수의 금속층(예: Cr/Al/Ni)을 가질 수 있다.
제2 전극(141)은 제2-1 전극(141a) 및 제2-1 전극(141a)을 덮는 제2-2 전극(141b)을 포함할 수 있다. 이 때, 제2-1 전극(141a)은 ITO일 수 있다. 그리고 제2-2 전극(141b)은 복수의 금속으로 이루어질 수 있다.
제2 전극(141)의 제2-2 전극(141b)은 제2 리세스(128)의 내측으로 연장될 수 있다. 제2 전극(141)은 제2 도전형 반도체층(123, 124)과의 접촉 면적이 증가하여 반도체 소자의 전기적 특성을 개선할 수 있다.
제1 커버전극(미도시)은 제1 전극(151)의 상부에 배치되어 제1 전극(151)을 덮을 수 있다. 즉, 제1 커버전극(미도시)은 제1 전극(151)의 측면을 커버할 수 있으나, 이러한 구성에 한정되는 것은 아니다. 제1 전극(151), 제1 커버전극(미도시) 및 제1 패드(191)는 제1 도전형 반도체층(121)과 전기적 채널을 이룰 수 있다.
제2 커버전극(161)은 제2 전극(141)상에 배치되어 제2 전극(141)을 덮을 수 있다. 제2 전극(141), 제2 커버전극(161) 및 제2 패드(192)는 제2 도전형 반도체층(123, 124)과 전기적으로 연결되는 전기적 채널을 이룰 수 있다.
제1 커버전극과 제2 커버전극(161)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 이루어질 수 있으나 특별히 한정하지 않는다. 다만, 제1 커버전극(미도시)과 제2 커버전극(161)은 외부로 노출되는 최외곽층이 금(Au)을 포함할 수 있다. 이에 따라, 금(Au)이 전극의 부식을 방지하며 전기 전도성을 향상시켜 패드와의 전기적 연결을 원활하게 할 수 있다.
제1 패드(191)와 제2 패드(192)는 반도체 구조물(120) 상에서 서로 마주보도록 배치될 수 있다. 이에, 제1 패드(191)와 제2 패드(192)는 반도체 구조물(120) 상에서 전기적으로 분리될 수 있다.
제1 패드(191)와 제2 패드(192)의 형상 및 면적은 동일할 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 전류 분산 효율을 고려하여 제2 패드(192)의 면적을 더 크게 형성할 수도 있다.
도 4는 도 2의 일부 확대도이고, 도 5는 제2 리세스의 제1 변형예이고, 도 6은 제2 리세스의 제2 변형예이다.
도 4를 참조하면, 실시 예에 따른 제2 리세스(128)는 활성층(122)의 상부에 이격 배치될 수 있다. 제1 리세스(127)는 활성층(122)을 관통하여 제1 도전형 반도체층(121)의 일부 영역까지 형성되는 반면, 제2 리세스(128)는 제2 도전형 반도체층(123, 124)의 일부 영역에만 형성될 수 있다. 따라서, 제2 리세스(128)의 내부에 배치된 반사부(140)는 활성층(122)에서 출사되는 광을 제1 도전형 반도체층(121) 방향으로 반사시킬 수 있다.
제2 도전형 반도체층(123, 124)의 제2면(124a)에서 제2 리세스(128)의 바닥면까지의 수직 거리(d2)와 제2 도전형 반도체층(123, 124)의 제2면(124a)에서 제1 리세스(127)의 바닥면(127a)까지의 수직 거리(d1)의 비(d2:d1)는 1:2 내지 1:10일 수 있다.
제1 리세스(127)는 제1 도전형 반도체층(121)에 제1 전극(151)이 접촉하기 위해 3㎛ 내지 5㎛의 깊이를 가질 수 있다. 또한, 제2 리세스(128)는 활성층(122)의 상부에서 출사되는 광을 반사하기 위해 0.5㎛ 내지 2㎛의 깊이를 가질 수 있다.
수직 거리의 비(d2:d1)가 1:2보다 작아지는 경우 제1 리세스(127)의 깊이가 낮아져 제1 전극(151)이 제1 도전형 반도체층(121)과 전기적으로 연결되지 않을 수 있다. 또한, 수직 거리의 비(d2:d1)가 1:10보다 커지는 경우 상대적으로 제2 리세스(128)의 깊이가 낮아져 반사부(140)의 하부에 제2 서브 반도체층(124)이 존재할 수 있다. 따라서, 반사부(140) 하부의 제2 서브 반도체층(124)이 광을 흡수하는 문제가 있다.
제2 서브 반도체층(124)은 알루미늄 조성이 낮아 제2 전극(141)과 오믹 저항을 낮출 수 있는 장점이 있으나 자외선 광을 흡수하는 문제가 있다. 따라서, 제2 서브 반도체층(124)은 최대로 유지하면서 광 추출 효율을 높이는 구조가 효과적일 수 있다.
실시 예에 따른 제2 리세스(128)는 활성층(122)에 가까워질수록 단면적이 넓어지는 사다리꼴 형상을 가질 수 있다. 따라서, 제2 리세스(128)는 제2 도전형 반도체층(123, 124)의 제2면(124a)에 형성된 제1폭(W2)은 상대적으로 좁고, 제2 리세스(128)의 바닥면의 폭(W1)은 상대적으로 넓게 형성될 수 있다.
제2 리세스(128)는 제2 도전형 반도체층(123, 124)의 제2면(124a)에 형성된 제1폭(W2)이 제2 리세스(128)의 바닥면의 폭(W1)보다 작을 수 있다. 제1폭(W2)이 좁으므로 제2 서브 반도체층(124)이 제거된 영역은 최소화하면서 반사부(140)의 면적은 최대화할 수 있는 장점이 있다.
제2 리세스(128)는 활성층(122)에 가까워질수록 단면이 넓어지는 사다리꼴 형상을 갖는 반면, 제1 리세스(127)는 활성층(122)에 가까워질수록 단면이 좁아지는 사다리꼴 형상을 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 리세스(127) 역시 제2 리세스(128)와 동일하게 단면이 사다리꼴 형상을 가질 수도 있다.
제2 리세스(128)는 제2 도전형 반도체층(123, 124)의 제2면(124a)에 형성된 제1폭(W2)과 제2 리세스(128)의 바닥면의 폭(W1)의 비(W2:W1)는 1: 1.2 내지 1:2.5일 수 있다. 폭의 비가 1:1.2 보다 작은 경우 제2 리세스(128)의 바닥면(128a)이 좁아져 광 추출 효율이 감소하는 문제가 있으며, 폭의 비가 1:2.5보다 큰 경우 리세스의 가공이 어려워지는 문제가 있다.
반사부(140)의 폭은 제2 리세스(128)의 제1폭(W2) 및 제2 리세스(128)의 바닥면의 폭(W1)보다 작을 수 있으나 반드시 이에 한정하지 않는다. 반사부(140)의 폭은 제1폭(W2)보다 크고 제2 리세스(128)의 바닥면의 폭(W1)보다 작을 수도 있다. 이 경우 제2 서브 반도체층(124)의 영역은 충분히 확보하면서 반사율은 높일 수 있다.
제2 도전형 반도체층(123, 124)의 제2면(124a)에서 제2 리세스(128)의 바닥면까지의 수직 거리(d2)는 제2 리세스(128)의 바닥면(128a)에서 활성층(122)까지의 수직 거리(d3)보다 짧을 수 있다. 이 경우 제2 리세스(128)의 깊이가 낮아지므로 제1 서브 반도체층(123)이 제거되는 면적을 최소화할 수 있다.
그러나, 반드시 이에 한정하는 것은 아니고 제2 도전형 반도체층(123, 124)의 제2면(124a)에서 제2 리세스(128)의 바닥면까지의 수직 거리(d2)는 제2 리세스(128)의 바닥면에서 활성층(122)까지의 수직 거리(d3)보다 길 수도 있다. 이 경우 제2 리세스(128)의 깊이가 깊어지며 활성층(122)의 상부에 반사부(140)가 배치되어 반사율이 높아질 수 있다.
제2 리세스(128)의 바닥면의 폭(W1)은 제2 리세스(128)의 깊이(d2)보다 클 수 있다. 이 경우 제2 리세스(128)의 깊이(d2)를 낮추면서 반사부(140)의 폭을 넓힐 수 있다.
제2 리세스(128)의 깊이는 제2 서브 반도체층(124)의 제1 두께보다 크거나 같고, 제1 서브 반도체층(123)과 제2 서브 반도체층(124)을 합한 제2 두께보다는 작거나 같을 수 있다.
제2 전극(140)의 제2-2 전극(141b)은 제2 리세스(128) 내부에 배치되는 연장부(141b-1)를 포함할 수 있다. 연장부(141b-1)는 반사부(140)와 제2 리세스(128)의 측벽 사이의 이격 공간(S1)에 배치되어 제2 도전형 반도체층(123, 124)과 전기적으로 연결될 수 있다. 이때, 제2 리세스(128)의 내측벽에는 절연층(172)이 배치될 수 있으나 반드시 이에 한정하지 않는다.
도 5를 참조하면, 제2 리세스(128)는 활성층(122)에 가까워질수록 폭이 좁아지도록 형성될 수도 있다. 또는 제2 리세스(128)는 활성층(122)에 가까워질수록 실질적으로 수직이 되도록 형성될 수도 있다. 즉, 제2 리세스(128)의 형상은 다양하게 조절될 수 있다. 이때, 반사부(140)의 면적을 확보하기 위해 제2 리세스(128)의 직경은 적절히 조절될 수 있다.
도 6을 참조하면, 제2 리세스(128)는 활성층(122)과 접촉하도록 형성될 수도 있다. 즉, 제2 리세스(128)와 활성층(122) 사이에는 제2 도전형 반도체층(123, 124)이 제거될 수 있다. 이때, 반사부(140)는 절연성 물질로 제작되거나 반사부의 하부에는 절연성 재질(173)이 배치될 수 있다.
도 7a 내지 도 7c는 본원발명의 일 실시 예에 따른 반도체 소자의 제조 방법이다.
도 7a를 참조하면, 마스크층(11)의 홀(h1)에 경사면(11a)을 형성할 수 있다. 경사면(11a)은 제2 도전형 반도체층(123, 124)에 가까워질수록 폭이 넓어지도록 형성할 수 있다. 마스크층(11)은 포토 레지스트를 이용할 수 있다.
마스크층(11)의 홀(h1)에 경사면(11a)을 형성하는 방법은 특별히 한정하지 않는다. 예시적으로 네거티브(negative) 포토 레지스트를 이용하여 경사면(11a)을 형성할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 다양한 방식의 마스크 형성 방법이 적용될 수 있다.
도 7b를 참조하면, 마스크층(11)의 상부에서 식각빔(E1)을 조사하면 마스크층(11)의 홀의 하부로 노출된 제2 도전형 반도체층(123, 124)이 식각될 수 있다. 이때, 식각빔은 조사 각도는 크게 하여 마스크의 홀의 내부로 전체적으로 식각빔이 조사될 수 있다. 제2 도전형 반도체층(123, 124)는 마스크층(11)의 경사면(11a)을 따라 사다리꼴로 식각될 수 있다.
도 7c를 참조하면, 식각빔(E1)을 조사량 및 시간을 조절하여 원하는 깊이까지 제2 리세스를 형성할 수 있다. 제2 리세스의 깊이는 제1 서브 반도체층(123)의 일부 영역까지 형성함으로써 제2 서브 반도체층(124)을 제거할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다.
도 8을 참조하면, 실시예에 따른 반도체 소자는 전술한 실시예에 따른 반도체 소자와 같이 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 전극(151), 제2 도전형 반도체층(123, 124) 상에 배치되는 제2 전극(141), 제1 전극(151)과 전기적으로 연결되는 제1 패드(191), 제2 전극(141)과 전기적으로 연결되는 제2 패드(192)를 포함할 수 있다. 그리고 이러한 구성에 대한 설명은 도 1 내지 도 7에서 설명한 실시예의 구성의 내용이 동일하게 적용될 수 있다.
반도체 소자(10C)에서 기판(110)은 제1 외측면(110a) 내지 제4 외측면(110d)을 포함할 수 있다. 제1 외측면(110a)과 제2 외측면(110b)은 서로 마주보도록 배치되고, 제3 외측면(110c)과 제4 외측면(110d)은 서로 마주보도록 배치될 수 있다.
제1 외측면(110a)은 제3 외측면(110c)과 제4 외측면(110d) 사이에 배치되고, 제2 외측면(110b)도 제3 외측면(110c)과 제4 외측면(110d) 사이에 배치될 수 있다.
제1 패드(191)는 제2 패드(192)와 평면 상에서 제3 방향(Z축 방향)으로 이격 배치될 수 있다. 그리고 제2 방향(Y축 방향)은 제1 방향 및 제3 방향에 모두 수직한 방향이다.
제2 리세스(128)는 상술한 바와 같이 복수 개일 수 있다. 이 때, 제2 리세스(128)는 위치에 따라 제2-1 리세스(128a) 및 제2-2 리세스(128b)를 포함할 수 있다.
제2-1 리세스(128a)는 반도체 구조물(120)에서 가장자리에 인접하게 배치될 수 있다. 즉, 제2-1 리세스(128a)는 복수 개의 제2 리세스(128) 중 최외곽에 배치된 리세스로 제2-1 리세스(128a)를 모두 연결한 경우 반도체 구조물(120)에서 제2-1 리세스(128a)의 외측에는 리세스가 존재하지 않을 수 있다.
또한, 제2-1 리세스(128a)는 반도체 구조물(120)의 가장자리를 따라 연장하여 배치될 수 있다. 예컨대, 제2-1 리세스(128a)는 평면(YZ 평면) 상으로 폐루프를 이룰 수 있다. 다만, 이에 한정되는 것은 아니며, 제2-1 리세스(128a)는 라인 형태를 이룰 수 있다.
또한, 제2-1 리세스(128a)와 대응하여 반사부(140)도 반도체 구조물(120)에서 가장자리에 인접하게 배치되고, 가장자리를 따라 연장하여 배치될 수 있다. 이로써, 반도체 구조물(120)에서 방출되는 측면 광은 반사부(140)에서 반사될 수 있다. 다시 말해, 반사부(140)는 반도체 구조물(120)의 외부 중 측면으로 방출되는 광을 하부로 용이하게 반사하여 반도체 소자의 광 출력을 개선할 수 있다.
또한, 반사부(140)는 제2-1 리세스(128a)가 폐루프를 이루더라도 평면상 폐루프를 이루지 않을 수 있다. 즉, 반사부(140)는 라인 형태, 폐루프 등 다양한 형상을 가질 수 있다. 그리고 본 실시예에서 설명하는 구성 이외의 특징은 전술한 내용이 동일하게 적용될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 소자의 평면도이다.
도 9를 참조하면, 실시예에 따른 반도체 소자는 전술한 실시예에 따른 반도체 소자와 같이 기판(110), 기판(110) 상에 배치되는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 전극(151), 제2 도전형 반도체층(123, 124) 상에 배치되는 제2 전극(141), 제1 전극(151)과 전기적으로 연결되는 제1 패드(191), 제2 전극(141)과 전기적으로 연결되는 제2 패드(192)를 포함할 수 있다. 그리고 이러한 구성에 대한 설명은 상술한 실시예의 구성의 내용이 동일하게 적용될 수 있다.
기판(110)은 제1 외측면(110a) 내지 제4 외측면(110d)을 포함할 수 있다. 그리고 제1 외측면(110a)과 제2 외측면(110b)은 서로 마주보도록 배치되고, 제3 외측면(110c)과 제4 외측면(110d)은 서로 마주보도록 배치될 수 있다. 그리고 제1 외측면(110a)은 제3 외측면(110c)과 제4 외측면(110d) 사이에 배치되고, 제2 외측면(110b)도 제3 외측면(110c)과 제4 외측면(110d) 사이에 배치될 수 있다.
실시예로, 제1 패드(191)는 제2 패드(192)와 평면 상에서 제3 방향(Z축 방향)으로 이격 배치될 수 있다. 그리고 제2 방향(Y축 방향)은 제1 방향 및 제3 방향에 모두 수직한 방향이다.
또한, 실시예에 따른 반도체 소자에서, 제2 리세스(128)는 상술한 바와 같이 복수 개일 수 있다. 그리고 제2 리세스(128)는 위치에 따라 제2-3 리세스(128-3) 및 제2-4 리세스(128-4)를 포함할 수 있다.
여기서, 제2-4 리세스(128-4)는 제2 방향(Y축 방향)으로 제1 전극(151)과 제2 전극(141) 사이에 배치되는 리세스이고, 제2-3 리세스(128-3)는 제2-4 리세스(128-4) 이외의 리세스로 제2 방향(Y축 방향)으로 제1 전극(151)과 제2 전극(141) 사이에 위치하지 않을 수 있다.
제2-4 리세스(128-4)는 제2 방향(Y축 방향)으로 제1 전극(151)과 제2 전극(141) 사이에서 제3 방향(Z축 방향)으로 연장하여 스트라이프 형태로 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 제3 방향(Z축 방향)으로 일부 영역만 연장될 수 있다. 다만, 제2-4 리세스(128-4)는 제3 방향(Z축 방향)으로 길이가 제2-3 리세스(128-3)의 제3 방향(Z축 방향)으로 길이보다 클 수 있다.
이러한 제2-4 리세스(128-4) 및 제2-3 리세스(128-3)에 대한 설명은 제2-4 리세스(128-4) 및 제2-3 리세스(128-3) 내부에 배치되는 반사부(140)에도 동일하게 적용될 수 있다. 이러한 구성에 의하여, 제2-4 리세스(128-4)가 제1 전극(151)과 제2 전극(141) 사이에 배치되어 활성층(122)에서 방출되는 광은 활성층(122)의 하부에 배치된 제1 전극(151)에 도달하기 전에 반사부(140)에 의해 반사될 수 있다. 이로써, 반도체 소자의 광출력이 향상될 수 있다.
다만, 상술한 바와 같이, 반사부는 라인 형태 등으로 다양한 형상을 가질 수 있다. 그리고 본 실시예에서 설명하는 구성 이외의 구성은 상술한 다른 실시예의 구성과 동일하게 적용될 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
Claims (12)
- 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제2 도전형 반도체층, 상기 활성층, 및 상기 제1 도전형 반도체층의 일부 영역까지 관통하는 제1 리세스, 상기 제2 도전형 반도체층의 일부 영역까지 관통하는 제2 리세스를 포함하는 발광 구조물;
상기 제1 리세스의 바닥면 상에 배치되고, 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극;
상기 제2 도전형 반도체층 상에 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극; 및
상기 제2 리세스 내에 배치되는 반사부를 포함하고,
상기 제2 리세스의 바닥면에서 상기 제2 도전형 반도체층의 상면까지의 제1 높이와 상기 제1 리세스의 바닥면에서 상기 제2 도전형 반도체층의 상면까지의 제2 높이의 비는 1:2 내지 1:10인 반도체 소자.
- 제1항에 있어서,
상기 제2 리세스는 상기 활성층에 가까워질수록 단면적이 넓어지는 반도체 소자.
- 제2항에 있어서,
상기 제2 리세스는 상기 제2 도전형 반도체층의 상면에 형성된 제1폭과 상기 제2 리세스의 바닥면의 폭의 비는 1: 1.2 내지 1:2.5인 반도체 소자.
- 제3항에 있어서,
상기 반사부의 폭은 상기 제1폭보다 크고 상기 제2 리세스의 바닥면의 폭보다 작은 반도체 소자.
- 제1항에 있어서,
상기 제2 도전형 반도체층의 상면에서 상기 제2 리세스의 바닥면까지의 수직 거리는 상기 제2 리세스의 바닥면에서 상기 활성층까지의 수직 거리보다 짧은 반도체 소자.
- 제2항에 있어서,
상기 제2 도전형 반도체층의 상면에서 상기 제2 리세스의 바닥면까지의 수직 거리는 상기 제2 리세스의 바닥면에서 상기 활성층까지의 수직 거리보다 긴 반도체 소자.
- 제1항에 있어서,
상기 제2 리세스는 평면 상에서 원형 형상, 다각 형상, 및 라인 형상 중 적어도 하나의 형상을 갖는 반도체 소자.
- 제1항에 있어서,
상기 제2 전극은 상기 제2 리세스의 내부로 연장되는 연장부를 포함하는 반도체 소자.
- 제8항에 있어서,
상기 반사부는 상기 제2 리세스의 내측벽과 이격되고,
상기 연장부는 상기 제2 리세스의 내측벽과 상기 반사부의 이격 공간에 배치되는 반도체 소자.
- 제1항에 있어서,
상기 제2 도전형 반도체층의 상부에 배치되고 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및
상기 제2 도전형 반도체층의 상부에 배치되고 상기 제2 전극과 전기적으로 연결되는 제2 패드를 포함하는 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층은 알루미늄을 포함하고,
상기 활성층은 메인 피크가 자외선 파장대인 광을 생성하는 반도체 소자.
- 제1항에 있어서,
상기 제2 도전형 반도체층은 AlGaN층과 GaN층을 포함하는 반도체 소자.
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|---|---|---|---|
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-
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