KR102343855B1 - 반도체 소자 - Google Patents
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Abstract
실시 예는, 기판; 상기 기판 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층 상에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 전극, 상기 제1 도전형 반도체층 상에 배치되는 제1 가지전극; 및 상기 제1 가지전극 상에 배치되는 제1 패드;를 포함하고, 상기 제2 전극은, 상기 제2 도전형 반도체층 상에 배치되는 제1 가지전극; 및 상기 제2 가지전극 상에 배치되는 제1 패드;를 포함하고, 상기 제1 가지전극 및 상기 제2 가지전극은 개구부를 갖는 반도체 소자를 개시한다.
Description
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점이 있기 때문에 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용되고 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
다만, 반도체 구조물에서 생성된 광이 패드에서 흡수되거나 투과하지 못해 광 효율이 저하되는 문제점이 존재한다.
실시 예는 수평형 구조의 청색 발광소자를 제공한다.
또한, 흡수에 의한 광 손실을 방지하여 광 효율이 우수한 반도체 소자를 제공한다.
또한, 투과되는 광을 증가시켜 광 추출효율 개선하고 열에 의한 신뢰성이 개선된 반도체 소자 제공한다.
본 발명의 실시예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층 상에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 전극, 상기 제1 도전형 반도체층 상에 배치되는 제1 가지전극; 및 상기 제1 가지전극 상에 배치되는 제1 패드;를 포함하고, 상기 제2 전극은, 상기 제2 도전형 반도체층 상에 배치되는 제1 가지전극; 및 상기 제2 가지전극 상에 배치되는 제1 패드;를 포함하고, 상기 제1 가지전극 및 상기 제2 가지전극은 개구부를 갖는다.
상기 제1 가지전극 및 상기 제2 가지전극은 Ag를 포함하고, 상기 제1 가지전극의 개구부의 폭은 상기 반도체 구조물의 두께방향과 수직한 방향으로 상기 제1 가지전극의 최소 폭의 길이 대비 30% 내지 60%이고, 상기 제2 가지전극의 개구부의 폭은 상기 반도체 구조물의 두께방향과 수직한 방향으로 상기 제2 가지전극의 최소 폭의 길이 대비 30% 내지 60%일 수 있다.
상기 제1 가지전극 및 상기 제2 가지전극의 두께는 3㎚ 내지 300㎚일 수 있다.
상기 발광 구조물의 두께 방향으로 상기 제2 패드의 최상면에서 상기 제1 패드의 최상면까지의 길이와 상기 제2 패드의 최하면에서 상기 제1 패드의 최상면까지의 길이의 길이비는 1:2.0 내지 1:2.2일 수 있다.
상기 제1 도전형 반도체층과 상기 제1 가지전극 사이에 배치되는 제1 투광성 전극층; 상기 제2 도전형 반도체층과 상기 제2 가지전극 사이에 배치되는 제2 투광성 전극층; 및 상기 제2 투광성 전극층과 상기 제2 도전형 반도체층 사이에 배치되는 전류 차단층;을 더 포함할 수 있다.
상기 전류차단층은 상기 제2 가지전극과 수직으로 중첩되는 영역 상에 배치될 수 있다.
실시 예에 따르면, 청색 발광소자를 수평형으로 구현할 수 있다.
또한, 광 추출 효율이 우수한 반도체 소자를 제작할 수 있다.
또한, 열 신뢰성이 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시 예에 따른 반도체 소자의 사시도이고,
도 2는 실시예에 따른 반도체 소자의 평면도이고,
도 3은 도 2에서 AA' 부분의 단면도이고,
도 4는 도 2에서 BB' 부분의 단면도이고,
도 5는 도 2에서 CC' 부분의 단면도이고,
도 6은 도 2에서 DD' 부분의 단면도이고,
도 7은 도 2에서 II' 부분의 단면도이고,
도 8은 실시예에 따른 반도체 소자의 가지전극의 확대도이고,
도 9a 내지 도 9f는 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
도 2는 실시예에 따른 반도체 소자의 평면도이고,
도 3은 도 2에서 AA' 부분의 단면도이고,
도 4는 도 2에서 BB' 부분의 단면도이고,
도 5는 도 2에서 CC' 부분의 단면도이고,
도 6은 도 2에서 DD' 부분의 단면도이고,
도 7은 도 2에서 II' 부분의 단면도이고,
도 8은 실시예에 따른 반도체 소자의 가지전극의 확대도이고,
도 9a 내지 도 9f는 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 실시 예에 따른 반도체 소자의 사시도이다.
도 1을 참조하면, 실시예에 따른 반도체 소자(10)는 기판(110), 기판(110) 상에 배치된 발광 구조물(120), 발광 구조물(120) 상에 배치된 제2 투광성 전극층(140), 발광 구조물(120)과 전기적으로 연결되는 제1 전극(150) 및 제2 전극(160)을 포함할 수 있다.
실시예에 따른 반도체 소자(10)는 Y축 방향으로 길이(P1)가 1100㎛ 내지 1300㎛이고, X축 방향으로 길이(P2)가 550㎛ 내지 650㎛일 수 있다. 반도체 소자(10)는 Y축 방향으로 길이가 X축 방향으로 길이의 절반일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
기판(110)은 절연성 기판(110)일 수 있다. 기판(110)은 사파이어(Al2O3), SiC, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
기판(110)은 기판(110)의 측면으로도 광이 출사되어 광 추출 효율이 향상될 수 있다. 또한, 기판(110)에는 복수의 요철 패턴(Ps)가 형성될 수도 있다. 요철 패턴(Ps)는 광 추출 효율을 개선할 수 있다.
발광 구조물(120)은 기판(110) 상에 배치될 수 있다. 실시예에 따른 발광 구조물(120)은 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)을 포함할 수 있다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 가시광 또는 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 우물층과 장벽층을 포함하고, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
발광 구조물(120)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
제2 투광성 전극층(140)은 제2 도전형 반도체층(123) 상에 배치될 수 있다. 제2 투광성 전극층(140)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2 투광성 전극층(140)은 일부 영역이 노출될 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 투광성 전극층(140)을 덮는 절연층(미도시됨)이 배치될 수 있다. 절연층(미도시됨)은 광이 투과할 수 있으며, SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
제2 투광성 전극층(140)은 투과도를 개선하여 광 추출을 향상시킬 수 있다. 예컨대, 활성층(122)에서 발생한 빛은 제2 투광성 전극층(140)을 투과하여 반도체 소자(10) 상부로 출사할 수 있다. 또한, 제2 투광성 전극층(140)은 막 비전도도를 향상하여 동작 전압을 개선할 수 있다.
제2 투광성 전극층(140)과 제2 도전형 반도체층(123) 사이에 전류차단층(130)(CBL; current blocking layer)이 배치될 수 있다. 이로 인해, 제2 투광성 전극층(140)은 일부 제1 방향(Z축 방향)으로 일부 돌출될 수 있다. 이러한 전류차단층(130)은 도 3에서 후술하겠다.
제1 전극(150)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 제1 전극(150)은 제1 가지전극(150a) 및 제1 패드(150b)를 포함할 수 있다.
제1 가지전극(150a)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 제1 가지전극(150a)과 제1 도전형 반도체층(121) 사이에 제1 투광성 전극층(141)이 배치될 수 있다.
제2 투광성 전극층(140)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제1 가지전극(150a)은 제2 투광성 전극층(140) 상에 배치될 수 있다. 제1 가지전극(150a)은 은을 포함할 수 있으며, 개구부를 가질 수 있다. 개구부는 공극을 포함할 수있다. 제1 가지전극(150a)의 두께는 3㎚ 내지 300㎚일 수 있으며, 제1 가지전극(150a)은 다양한 두께를 형성할 수 있다.
제1 패드(150b)는 제1 가지전극(150a)의 상에 배치될 수 있다. 제1 패드(150b)는 와이어가 본딩되는 영역일 수 있다. 제1 패드(150b)의 형상은 특별히 한정되지 않는다.
제2 전극(160)은 제2 도전형 반도체층(123) 상에 배치될 수 있다. 제2 전극(160)은 제2 가지전극(160a) 및 제2 패드(160b)를 포함할 수 있다.
제2 가지전극(160a)은 제2 투광성 전극층(140) 상에 배치될 수 있다. 제2 가지전극(160a)은 전류차단층(130) 상에 제1 방향(Z축 방향)으로 전류차단층(130)과 중첩되도록 배치될 수 있다. 예컨대, 제2 가지전극(160a)은 제1 방향(Z방향)으로 일부 돌출된 제2 투광성 전극층(140) 상에 배치될 수 있다. 제2 가지전극(160a)의 두께는 3㎚ 내지 300㎚일 수 있으며, 제2 가지전극(160a)은 다양한 두께를 형성할 수 있다.
제2 가지전극(160a)은 은(Ag)을 포함할 수 있으며, 개구부를 가질 수 있다.
제2 패드(160b)는 제2 가지전극(160a)의 일부 영역 상에 배치될 수 있다. 제2 패드(160b)는 와이어가 본딩되는 영역일 수 있다. 그리고 제2 패드(160b)의 형상은 특별히 한정되지 않는다. 그리고 제2 패드(160b)는 제1 패드(150b)와의 구별을 위해 제1 패드(150b)와 다른 형상일 수 있다. 예컨대, 제2 패드(160b)는 원형일 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 제1 가지전극(150a) 및 제2 가지전극(160a)은 440㎜ 내지 460㎜의 광에 대해 최대 95%까지의 반사율을 가진다. 제1 패드(150b) 및 제2 패드(160b)는 Cr, Al, Ni, Au를 포함하며, 440㎜ 내지 460㎜의 광에 대해 최대 70%까지의 반사율을 가진다. 이러한 구성에 의하여, 제1 가지전극(150a) 및 제2 가지전극(160a)은 제1 패드(150b) 및 제2 패드(160b)보다 광 반사율이 높아 광 흡수에 의한 손실을 방지하여 광 추출 효율을 향상시킬 수 있다.
도 2는 실시예에 따른 반도체 소자의 평면도이고, 도 3은 도 2에서 AA' 부분의 단면도이고, 도 4는 도 2에서 BB' 부분의 단면도이고, 도 5는 도 2에서 CC' 부분의 단면도이고, 도 6은 도 2에서 DD' 부분의 단면도이고, 도 7은 도 2에서 II' 부분의 단면도이다.
도 2를 참조하면, 실시예에 따른 반도체 소자(10)는 평면상에서 서로 마주보는 제1 측면(S1)과 제3 측면(S3), 서로 마주보는 제2 측면(S2)과 제4 측면(S4)을 포함할 수 있다. 제1 측면 내지 제4 측면은 실시예의 반도체 소자(10) 또는 기판(110)의 최외곽면일 수 있다.
또한, 반도체 소자(10)는 제1 측면(S1) 및 제3 측면(S3)을 이등분하는 제1 중심선(C1)과, 제2 측면(S2) 및 제4 측면(S4)을 이등분하는 제2 중심선(C2)을 포함할 수 있다.
제1 패드(150b) 및 제2 패드(160b)는 각각 제1 중심선(C1)을 기준으로 각각 일 측에 배치될 수 있다. 또한, 제1 패드(150b) 및 제2 패드(160b)는 전기적으로 분리되고 서로 다른 극성의 와이어가 본딩될 수 있다.
제1 패드(150b) 및 제2 패드(160b)는 제2 중심선(C2) 상에 배치될 수 있다. 이러한 구성에 의하여, 제1 도전형 반도체층(121) 및 제2 도전형 반도체층(123)에 주입되는 전류의 분산 효율이 향상될 수 있다.
제1 가지전극(150a)은 제1 도전형 반도체층(121) 및 제2 투광성 전극층(140) 상에 배치될 수 있다. 제1 가지전극(150a)은 제2 가지전극(160a)보다 제1 방향(Z축 방향)으로 하부에 배치될 수 있다. 또한, 제1 패드(150b)는 제2 패드(160b)보다 제1 방향(Z축 방향)으로 하부에 배치될 수 있다. 뿐만 아니라, 제2 투광성 전극층(140)은 제2 투광성 전극층(140)보다 제1 방향(Z축 방향)으로 하부에 배치될 수 있다.
그리고 제1 가지전극(150a)은 일부가 제1 중심선 상에 배치될 수 있다. 제1 가지전극(150a) 및 제2 가지전극(160a)은 제1 중심선을 중심으로 대칭으로 형성될 수 있다. 이러한 구성에 의하여, 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123)에 주입되는 전류는 분산이 고르게 일어나, 광 효율이 개선될 수 있다.
제1 가지전극(150a) 및 제2 가지전극(160a)은 제2 방향(X축 방향)으로 교대로 배치될 수 있다. 예컨대, 제1 측면에서 제2-1 방향(X1)으로 제1 가지전극(150a), 제2 가지전극(160a), 제1 가지전극(150a), 제2 가지전극(160a), 제1 가지전극(150a)이 순서대로 배치될 수 있다.
제1 가지전극(150a)의 제2-1 방향(X1)으로 폭(W1)은 4㎛ 내지 5㎛일 수 있다. 또한, 제1 패드(150b)의 제1-1 방향(Y1)으로 폭(W2)은 90㎛ 내지 100㎛일 수 있다. 제1 패드(150b)가 원형인 경우 제1-1 방향(Y1)으로 지름이 90㎛ 내지 100㎛일 수 있다.
또한, 제1 가지전극(150a)과 제2 투광성 전극층(140) 사이 또는 제1 투광성 전극층(141)과 제2 투광성 전극층(140) 사이에는 제1 도전형 반도체층(121)이 노출된 면을 가질 수 있다. 이러한 구성에 의하여, 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123)의 전기적 절연을 제공할 수 있다.
그리고 제2 가지전극(160a)의 제2-1 방향(X1)으로 폭(W3)은 4㎛ 내지 5㎛일 수 있다. 또한, 제2 패드(160b)의 제1-1 방향(Y1)으로 폭(W4)은 90㎛ 내지 100㎛일 수 있다. 제2 패드(160b)가 원형인 경우 제1-1 방향(Y1)으로 지름이 90㎛ 내지 100㎛일 수 있다.
도 3을 참조하면, 전류차단층(130)은 발광 구조물(120)과 제2 투광성 전극층(140) 사이에 배치될 수 있다. 전류차단층(130)은 제2 가지전극(160a)과 수직으로 중첩되는 영역에 배치될 수 있다. 이러한 구성에 의하여, 전류가 집중되는 현상을 완화하여 반도체 소자(10)의 발광 효율을 향상시킬 수 있다.
또한, 전류차단층(130)은 전기 절연성을 갖거나 쇼트키 접촉을 형성하는 재질을 포함할 수 있다. 전류차단층(130)은 산화물, 질화물 또는 금속으로 형성될 수 있다. 예시적으로 전류차단층(130)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiOx, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
또한, 전류차단층(130)의 배치로 인해, 제2 투광성 전극층(140)은 제1 방향(Z축 방향)으로 전류차단층(130)과 중첩되는 부분이 돌출될 수 있다. 돌출된 두께는 전류차단층(130)의 두께(Z축 방향의 길이)와 동일할 수 있다.
제2 가지전극(160a)은 돌출된 제2 투광성 전극층(140) 상에 배치될 수 있다. 즉, 제2 전극(160)은 전류차단층(130)과 제1 방향(Z축 방향)으로 중첩되도록 제2 투광성 전극층(140) 상에 배치될 수 있다.
제2 가지전극(160a)은 은(Ag)를 포함할 수 있다. 이러한 구성에 의하여, 제2 가지전극(160a)은 광 반사를 향상시킬 수 있다. 예컨대, 제2 가지전극(160a)은 440㎜ 내지 460㎜의 광에 대해 최대 95%까지의 반사율을 가진다. 제2 패드(160b)는 Cr, Al, Ni, Au를 포함하며, 440㎜ 내지 460㎜의 광에 대해 최대 70%까지의 반사율을 가진다. 이러한 구성에 의하여, 제2 가지전극(160a)은 제2 패드(160b)보다 광 반사율이 높아 광 흡수에 의한 손실을 방지하여 광 추출 효율을 향상시킬 수 있다.
이에 따라, 제1 경로의 광(R1)이 제2 경로의 광(R2)보다 광 손실이 적을 수 있다.
또한, 제2 가지전극(160a)은 개구부를 포함할 수 있다. 제2 가지전극(160a)은 공극률이 제2 가지전극(160a) 면적 대비 30% 내지 60%일 수 있다.
제2 가지전극(160a)은 복수개의 제2 가지전극 입자(160a-1, 160a-2, 160a-3)로 이루어질 수 있다. 예컨대, 제2 가지전극(160a)은 제2-1 가지전극 입자(160a-1), 제2-2 가지전극 입자(160a-2), 제2-3 가지전극 입자(160a-3)를 포함할 수 있다. 여기서, 제2-1 가지전극 입자 내지 제2-3 가지전극 입자(160a-1, 160a-2, 160a-3)는 전기적 연결을 위해 하나로 연결된 형태일 수 있다.
또한, 제1 가지전극(150a)의 제2 방향(X축 방향)으로 개구부의 폭은 상기 제1 가지전극(150a)의 최소 폭의 길이 대비 30% 내지 60%일 수 있다.
예컨대, 제2 가지전극(160a)의 제2 방향(X축 방향)으로 최소 폭의 길이(L1)는 4.5㎛ 내지 5.5㎛일 수 있다. 여기서, 제2 가지전극(160a)의 제2 방향(X축 방향)으로 최소 폭의 길이는 제2 가지전극(160a)의 제2 방향으로 양 끝단 사이의 길이일 수 있다. 그리고 제2 가지전극(160a)의 제2 방향(X축 방향)으로 개구부의 폭(L2)은 1.35㎛ 내지 3.3㎛일 수 있다.
그리고 제2-1 가지전극 입자(160a-1)와 제2-2 가지전극 입자(160a-2) 사이에서 공개구부의 폭(L2a)과 제2-2 가지전극 입자(160a-2)와 제2-3 가지전극 입자(160a-3) 사이에서 개구부의 폭을 합한 길이(L2b)가 1.35㎛ 내지 3.3㎛일 수 있다.
도 4를 참조하면, 제2 패드(160b)는 제2 가지전극(160a)의 상에 배치될 수 있다. 또한, 앞서 언급한 바와 같이 제2 가지전극(160a)은 개구부를 포함할 수 있다. 그리고 발광 구조물(120)에서 생성된 광은 제3 경로(R3)로 이동할 수 있다. 이 경우 제3 경로(R3)의 광은 제2 가지전극(160a)에 의해 반사될 수 있다. 또한, 앞서 언급한 바와 같이 제2 가지전극(160a)은 제2 패드(160b) 대비 높은 반사도로 광을 반사하므로, 제2 가지 전극에서 흡수에 따른 광 손실이 적어 광 효율이 개선될 수 있다.
그리고 발광 구조물(120)에서 생성된 광은 제4 경로(R4)로 이동할 수 있다. 이 경우 광은 제2 가지전극(160a)의 개구부를 통과하여 반도체 소자(10)의 상부로 방출될 수 있다. 이러한 구성에 의하여, 발광 구조물(120)에서 생성된 광의 일부는 제2 가지전극(160a)에 의해 모두 반사되지 않고 반도체 소자(10) 상부로 방출될 수 있다. 이에, 실시예에 따른 반도체 소자(10)는 광 추출 효율이 향상될 수 있다.
도 5를 참조하면, 발광 구조물(120)은 제1 도전형 반도체층(121) 일부가 노출되도록 제2 도전형 반도체층(123) 및 활성층(122)을 관통하고 제1 도전형 반도체층(121)의 일부 영역까지 홈이 형성될 수 있다.
제1 투광성 전극층(141)은 노출된 제1 도전형 반도체층(121) 상면에 배치될 수 있다. 그리고 제1 전극(150)은 제1 투광성 전극층(141) 상에 배치될 수 있다.
제1 전극(150)은 제1 가지전극(150a)과 제1 패드(150b)를 포함할 수 있다.
제1 가지전극(150a)은 제1 투광성 전극층(141)과 제1 방향(Z축 방향)으로 중첩되게 배치될 수 있다.
제1 가지전극(150a)은 은(Ag)를 포함할 수 있다. 제2 가지전극(160a)과 동일하게 제1 가지전극(150a)은 광 반사를 향상시킬 수 있다. 또한, 제1 가지전극(150a)은 440㎜ 내지 460㎜의 광에 대해 최대 95%까지의 반사율을 가진다. 제1 패드(150b)는 Cr, Al, Ni, Au를 포함하며, 440㎜ 내지 460㎜의 광에 대해 최대 70%까지의 반사율을 가진다. 이러한 구성에 의하여, 제1 가지전극(150a)은 제1 패드(150b)보다 광 반사율이 높아 광 흡수에 의한 손실을 방지하여 광 추출 효율을 향상시킬 수 있다.
이러한 구성에 의하여, 제5 경로의 광(R5)이 제6 경로의 광(R6)보다 광 손실이 적을 수 있다.
또한, 제1 가지전극(150a)은 개구부를 포함할 수 있다. 제1 가지전극(150a)은 공극률이 제1 가지전극(150a) 면적 대비 30% 내지 60%일 수 있다.
제1 가지전극(150a)은 복수개의 제1 가지전극 입자(150a-1, 150a-2 150a-3)로 이루어질 수 있다. 예컨대, 제1 가지전극(150a)은 제1-1 가지전극 입자(150a-1), 제1-2 가지전극 입자(150a-2), 제1-3 가지전극 입자(150a-3)를 포함할 수 있다. 여기서, 제1-1 가지전극 입자 내지 제1-3 가지전극 입자(150a-1, 150a-2 150a-3)는 전기적 연결을 위해 하나로 연결된 형태일 수 있다.
예시적으로, 제2 가지전극(160a)과 마찬가지로 제1 가지전극(150a)의 제2 방향(X축 방향)으로 최대 선폭의 길이(L3)는 4.5㎛ 내지 5.5㎛일 수 있다. 여기서, 제1 가지전극(150a)의 제2 방향(X축 방향)으로 최대 선폭의 길이(L3)는 제1 가지전극(150a)의 제2 방향(X축 방향)으로 양 끝단 사이의 길이일 수 있다. 그리고 제1 가지전극(150a)의 제2 방향(X축 방향)으로 개구부의 폭(L4)은 1.35㎛ 내지 3.3㎛일 수 있다.
그리고 제1-1 가지전극 입자(150a-1)와 제1-2 가지전극 입자(150a-2) 사이에서 개구부의 폭(L4a)과, 제1-2 가지전극 입자(150a-2)와 제1-3 가지전극 입자(150a-3) 사이에서 개구부의 폭(L4b)을 합한 길이가 1.35㎛ 내지 3.3㎛일 수 있다.
제1 패드(150b)는 제1 투광성 전극층(141) 상에 배치될 수 있다. 또한, 제1 패드(150b)는 제1 투광성 전극층(141)의 제2 방향(X축 방향) 길이인 폭보다 작거나 같을 수 있다. 다만, 이러한 길이에 한정되는 것은 아니다.
제1 패드(150b)는 상면(T1)이 제2 투광성 전극층(140)의 상면(T2)보다 제1 방향(Z축 방향)으로 상부에 위치할 수 있다.
도 6을 참조하면, 발광 구조물(120)에서 생성된 광은 제7 경로(R7)로 이동할 수 있다. 이 경우 제7 경로(R7)광은 제1 가지전극(150a)에 의해 반사될 수 있다. 또한, 앞서 언급한 바와 같이 제1 가지전극(150a)은 제1 패드(150b) 대비 높은 반사도로 광을 반사하므로, 제1 가지전극(150a)에서 흡수에 따른 광 손실이 적어 광 효율이 개선될 수 있다.
그리고 발광 구조물(120)에서 생성된 광은 제8 경로(R8)로 이동할 수 있다. 이 경우 광은 제1 가지전극(150a)의 개구부를 통과하여 반도체 소자(10)의 상부로 방출될 수 있다. 이러한 구성에 의하여, 발광 구조물(120)에서 생성된 광의 일부는 제2 가지전극(160a)에 의해 모두 반사되지 않고 반도체 소자(10) 상부로 방출될 수 있다. 이에, 실시예에 따른 반도체 소자(10)는 광 추출 효율이 향상될 수 있다.
도 7을 참조하면, 하부에 배치된 기판(110)은 두께(d1)가 1000㎜ 내지 1400㎜일 수 있으나, 이에 한정되는 것은 아니다. 그리고 제1 도전형 반도체층(121)의 두께(d2)는 6㎛ 내지 8㎛일 수 있으며, 활성층(122)의 두께(d3)는 200㎚ 내지 300㎚일 수 있다.
그리고 제2 도전형 반도체층(123)의 두께(d4)는 200㎚ 내지 300㎚일 수 있으며, 제2 투광성 전극층(140)의 두께(d5)는 1㎚ 내지 10㎚일 수 있다. 제1 투광성 전극층(141)도 제2 투광성 전극층(140)과 동일하게 두께가 1㎚ 내지 10㎚일 수 있다.
제1 방향(Z축 방향)으로 발광 구조물(120)의 상면에서 노출된 제1 도전형 반도체층(121)의 최하면까지의 길이(d6)는 0.9㎛ 내지 1.1㎛일 수 있다. 그리고 제2 패드(160b)의 최상면에서 최하면까지의 길이인 제2 패드(160b)의 두께(d7)은 2.4㎛ 내지 2.6㎛일 수 있다.
그리고 제2 패드(160b)는 상면(T2)이 발광 구조물(120)의 최상부일 수 있다. 또한, 제1 패드(150b)는 상면이 제2 패드(160b)의 상면보다는 제1 방향으로(Z축 방향)으로 하부에 위치할 수 있다.
제2 패드(160b)의 최상면(T2)에서 제1 패드(150b)의 최상면(T1)까지의 제1 방향(Z축 방향)으로 길이와 제2 패드(160b)의 최하면에서 제1 패드(150b)의 최상면(T1)까지의 길이의 길이 비는 1:2.0 내지 1:2.2일 수 있다.
제2 패드(160b)의 최상면(T2)에서 제1 패드(150b)의 최상면(T1)까지의 제1 방향(Z축 방향)으로 길이와 제2 패드(160b)의 최하면에서 제1 패드(150b)의 최상면(T1)까지의 길이의 길이 비가 1:2.0보다 작은 경우 제1 패드의 면저항이 작아져 동작전압이 상승하는 문제점이 존재할 수 있다.
또한, 제2 패드(160b)의 최상면(T2)에서 제1 패드(150b)의 최상면(T1)까지의 제1 방향(Z축 방향)으로 길이와 제2 패드(160b)의 최하면에서 제1 패드(150b)의 최상면(T1)까지의 길이의 길이 비가 1:2.2보다 큰 경우 패키지 실장 시 패키지 부피가 커지는 문제점이 존재할 수 있다.
제2 패드(160b)는 제2 가지전극(160a)의 일부 영역 상에 배치될 수 있다.
도 8은 실시예에 따른 반도체 소자의 가지전극의 확대도이다.
도 8를 참조하면, 제1 및 제2 가지전극(160a)은 개구부를 포함할 수 있다. 또한, 개구부의 공극은 다양한 모양을 가질 수 있으며, 개구부의 폭도 다양할 수 있다.
제1 및 제2 가지전극(160a)은 복수 개의 가지전극 입자들을 포함하고, 하나로 연결된 형태일 수 있다.
도 9a 내지 도 9f는 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다. 구체적으로, 도 9a 내지 도 9f는 제조 순서에 따라 도 2에서 II'의 단면도로 나타낸 도면이다.
도 9a를 참조하면, 기판(110) 상에 발광 구조물(120)이 형성될 수 있다. 발광 구조물(120)은 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123) 순으로 형성될 수 있다.
기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
기판(110)은 상면에 요철 패턴(Ps)을 포함할 수 있다. 요철 패턴(Ps)은 마이크로 사이즈일 수 있으나, 이에 한정되는 것은 아니다. 요철 패턴(Ps)은 상부에 성장하는 발광 구조물(120)의 결정결함 및 내부 전반사를 감소시켜 광효율을 향상시킨다.
요철 패턴(Ps)은 습식 또는 건식 에칭에 의해 이루어질 수 있으나, 이러한 방법에 한정되는 것은 아니다.
발광 구조물(120)은 기판(110) 상에 형성될 수 있다. 발광 구조물(120)은 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123) 순으로 형성될 수 있다.
발광 구조물(120)은 청색광을 방출할 수 있다. 또한, 발광 구조물(120)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
도 9b를 참조하면, 제2 도전형 반도체층(123) 상부에 전류차단층(130)을 형성할 수 있다. 전류차단층(130)은 제2 도전형 반도체층(123)의 일부 영역 상에 형성될 수 있다.
전류차단층(130)은 결정 성장법을 이용하여 형성할 수 있으며, 상기 결정 성장법은 MOCVD법(Metal Organic Chemical Vapor Deposition), MBE법(molecular beam deposition), HVPE법(hydride or halide vapor phase epitaxy) 또는 SVPE법(sublimation vapor phase epitaxy)일 수 있으나, 이에 한정되는 것은 아니다.
전류차단층(130)은 반절연층일 수 있으며, 비저항을 높인 물질층으로 불순물이 도핑된 화합물 반도체층일 수 있다. 전류차단층(130)은 전류가 활성층(122)으로 들어가는 것을 막아 주입되는 전류가 제2 전극(160)으로부터 멀어져 굴절되어 흐르도록 하여 광추출 효율을 향상시킬 수 있다.
도 9c를 참조하면, 발광 구조물(120) 및 전류차단층(130) 상에 제2 투광성 전극층(140)을 형성할 수 있다. 제2 투광성 전극층(140)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지 않는다.
도 9d를 참조하면, 제2 투광성 전극층(140), 제2 도전형 반도체층(123) 및 활성층(122)을 관통하고, 제1 도전형 반도체층(121)의 일부 영역을 노출하는 홀을 형성할 수 있다. 홀(h)은 메사식각에 의해 이루어질 수 있다.
그리고 노출된 제1 도전형 반도체층(121) 상면에 제1 투광성 전극층(141)을 형성할 수 있다. 제1 투광성 전극층(141)은 오믹 전극일 수 있으며, 제1 투광성 전극층(141)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지 않는다.
도 9e를 참조하면, 제1 투광성 전극층(141)과 제1 투광성 전극층(141) 상에 제1 가지전극(150a)을 형성할 수 있다. 제2 투광성 전극층(140)은 반도체 소자(10)의 두께 방향으로 전류차단층(130)과 중첩되는 영역 상에 형성될 수 있다.
제2 가지전극(160a)은 반도체 소자(10)의 두께 방향으로 제2 투광성 전극층(140)과 중첩되는 영역 상에 형성될 수 있다.
제1 가지전극(150a) 및 제2 가지전극(160a)은 E-beam 또는 스퍼터링에 의해 형성될 수 있으나, 이러한 방법에 한정되는 것은 아니다.
제1 가지전극(150a) 및 제2 가지전극(160a)은 은(Ag)를 포함할 수 있다. 제1 가지전극(150a) 및 제2 가지전극(160a)은 각각 제1 투광성 전극층(141)과 제2 투광성 전극층(140) 상에 배치된 후 300℃ 내지 650℃에서 열처리될 수 있다.
은은 열처리 중에 마이그레이션(Migration)이 발생할 수 있다. 예컨대, 은은 열처리 중에 입자가 이동될 수 있다. 이로써, 제1 가지전극(150a) 및 제2 가지전극(160a)은 개구부를 포함할 수 있다. 이에, 제1 가지전극 입자(150a)와 제2 가지전극 입자 사이에는 소정의 간격이 형성될 수 있다.
또한, 온도와 주입물질을 조절하여 공극률을 제어할 수 있다. 예시적으로, 제1 가지전극(150a) 및 제2 가지전극(160a)은 열처리단계에서 산소(O2) 또는 공기를 주입하면 공극률이 증가할 수 있다. 또한, 온도를 증가시키면 제1 가지전극(150a) 및 제2 가지전극(160a)의 공극률이 증가할 수 있다.
도 9f를 참조하면, 제1 패드(150b) 및 제2 패드(160b)를 각각 제1 가지전극(150a)과 제2 가지전극(160a) 상에 형성할 수 있다. 제1 패드(150b) 및 제2 패드(160b)는 Ag, Ni, Cr, Ti 중 적어도 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
제1 패드(150b) 및 제2 패드(160b)는 E-beam에 의해 형성될 수 있으나, 이러한 방식에 한정되는 것은 아니다.
추가적으로, 제1 패드(150b) 및 제2 패드(160b) 형성이후에 반도체 소자(10) 상에 절연층(미도시됨)이 형성될 수 있다. 절연층은 제1 패드(150b) 상면의 일부 및 제2 패드(160b)의 상면 일부를 제외하고 반도체 소자(10) 상면을 덮도록 형성될 수 있다. 절연층(미도시됨)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (6)
- 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물;
상기 제1 도전형 반도체층 상에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
상기 제2 도전형 반도체층 상에 배치되어 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고,
상기 제1 전극은,
상기 제1 도전형 반도체층 상에 배치되는 제1 가지전극;를 포함하고,
상기 제2 전극은,
상기 제2 도전형 반도체층 상에 배치되는 제2 가지전극;를 포함하고,
상기 제1 가지전극 및 상기 제2 가지전극은 개구부를 갖고,
상기 제1 전극은 상기 제1 가지전극 상에 배치되는 제1 패드; 및
상기 제2 도전형 반도체층과 상기 제2 가지전극 사이에 배치되는 제2 투광성 전극층;을 포함하고,
상기 제1 패드는 상면이 제2 투광성 전극층의 상면보다 상부에 위치하고,
상기 제2 가지전극의 상면은 상기 제1 패드의 상면보다 하부에 위치하고,
상기 제2 가지전극의 하면은 상기 제1 패드의 하면보다 상부에 위치하는 반도체 소자.
- 제1항에 있어서,
상기 제1 가지전극 및 상기 제2 가지전극은 Ag를 포함하고,
상기 제1 가지전극의 개구부의 폭은 상기 발광 구조물의 두께방향과 수직한 방향으로 상기 제1 가지전극의 최소 폭의 길이 대비 30% 내지 60%이고,
상기 제2 가지전극의 개구부의 폭은 상기 발광 구조물의 두께방향과 수직한 방향으로 상기 제2 가지전극의 최소 폭의 길이 대비 30% 내지 60%인 반도체 소자.
- 제1항에 있어서,
상기 제1 가지전극 및 상기 제2 가지전극의 최대 두께는 3㎚ 내지 300㎚인 반도체 소자.
- 제1항에 있어서,
상기 제2 전극은 상기 제2 가지전극 상에 배치되는 제2 패드;를 더 포함하고,
상기 발광 구조물의 두께 방향으로 상기 제2 패드의 최상면에서 상기 제1 패드의 최상면까지의 길이와 상기 제2 패드의 최하면에서 상기 제1 패드의 최상면까지의 길이의 길이비는 1:2.0 내지 1:2.2인 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 반도체층과 상기 제1 가지전극 사이에 배치되는 제1 투광성 전극층; 및
상기 제2 투광성 전극층과 상기 제2 도전형 반도체층 사이에서 상기 제2 가지전극과 수직으로 중첩되는 영역 상에 배치되는 전류차단층;을 더 포함하는 반도체 소자.
- 삭제
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