KR102615870B1 - 상보적 비휘발성 메모리 장치 동작을 위한 방법, 시스템, 및 장치 - Google Patents

상보적 비휘발성 메모리 장치 동작을 위한 방법, 시스템, 및 장치 Download PDF

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Abstract

듀얼 비휘발성 메모리 장치의 동작을 위한 방법, 시스템 및 장치가 개시된다. 일 실시 예에서, 직렬로 결합된 한 쌍의 비휘발성 메모리 장치는 비휘발성 메모리 장치의 단자에 인가되는 전류 및 전압을 제어함으로써 기록 동작에서 상보적인 메모리 상태로 놓일 수 있다.

Description

상보적 비휘발성 메모리 장치 동작을 위한 방법, 시스템, 및 장치
메모리 장치를 이용하는 기술이 개시된다.
비휘발성 메모리는 장치에 공급된 전력이 제거된 후에 메모리 셀 또는 소자가 그 상태를 잃지 않는 클래스의 메모리이다. 두 가지 방향으로 자화될 수 있는 페라이트 링으로 만들어진 가장 초기의 컴퓨터 메모리는 예를 들어 비휘발성이었다. 반도체 기술이 더 높은 수준의 소형화로 진화함에 따라, 페라이트 장치는 DRAM(동적 랜덤 액세스 메모리) 및 SRAM(정적 RAM)과 같이 보다 일반적으로 알려진 휘발성 메모리에 대해 폐기되었다.
일 유형의 비휘발성 메모리, 전기적 소거 가능 프로그래머블 판독 전용 메모리(EEPROM) 장치는 큰 셀 영역을 가지며 기록 또는 소거를 위해 트랜지스터 게이트 상에 큰 전압(예를 들어, 12.0 내지 21.0볼트)을 요구할 수 있다. 또한, 소거 또는 기록 시간은 일반적으로 수십 마이크로 초 정도이다. EEPROM의 한 가지 제한 요소는 제한된 수의 소거/기록 사이클을 600,000보다 약간 크게 하거나 105-106 정도의 오더로 하는 것이다. 반도체 산업은 "페이지"(예를 들어, 서브 어레이)가 플래시 메모리 장치라고 부르는 EEPROM에서 한 번에 소거될 수 있는 방식으로 메모리 어레이를 섹터화함으로써 EEPROM과 비휘발성 트랜지스터 사이에 패스 게이트 스위치 트랜지스터가 필요 없게 만들었다. 플래시 메모리 장치에서, 속도와 비트 밀도를 높이기 위해 랜덤 액세스(단일 비트 소거/기록)를 유지하는 기능을 희생했다.
보다 최근에는, FeRAM(Ferroelectric RAM)이 저 전력, 비교적 높은 기록/판독 속도, 및 100억 회를 초과하는 판독/기록 사이클에 대한 내구성을 제공한다. 유사하게, 자기 메모리(MRAM)는 높은 기록/판독 속도 및 내구성을 제공하지만, 높은 비용 프리미엄 및 높은 전력 소비를 제공한다. 이러한 기술 중 어느 것도 예를 들어 플래시 메모리 장치의 밀도를 따라잡지 못한다. 따라서 플래시는 비휘발성 메모리로 선택된다. 그럼에도 불구하고, 일반적으로 플래시 메모리 기술은 65 나노 미터(nm) 이하로 쉽게 확장되지 않을 수 있고; 따라서, 보다 작은 크기로 스케일링 될 수 있는 새로운 비휘발성 메모리 장치가 활발히 연구되고 있다.
플래시 메모리 장치의 교체를 고려한 기술은 재료의 위상 변화와 관련된 저항 변화(결정 구조에서 원자의 긴 범위의 오더링에 의해 적어도 부분적으로 결정됨)를 나타내는 특정 재료에 기초한 메모리를 포함한다. 상 변화 메모리(PCM/PCRAM) 장치라고 불리는 가변 저항 메모리의 한 유형에서, 메모리 소자가 잠시 녹고 도전성 결정 상태 또는 비도전성 비정질 상태로 냉각될 때 저항의 변화가 발생한다. 일반적인 재료는 다양하며 GeSbTe를 포함할 수 있고, 여기서 Sb와 Te는 주기율표의 동일하거나 유사한 성질의 다른 원소와 교환될 수 있다. 그러나 이러한 저항 기반 메모리는 도전성 상태와 절연성 상태 사이의 자신의 트랜지션이 물리적 구조 현상(예를 들어, 최대 600℃에서 녹는)에 따르고 다수의 애플리케이션에서 유용한 메모리를 위해 충분히 제어될 수 없는 고체 상태로 복귀하기 때문에 상업적으로 유용하지는 않다.
또 다른 가변 저항 메모리 카테고리는 초기의 높은 "성형" 전압 및 전류에 반응하여 가변 저항 기능을 활성화시키는 재료를 포함한다. 이들 재료는 예를 들어 다양한 화학량론의 x, y, z 및 를 갖는 PrxCayMnzO, CuO, CoO, VOx, NiO, TiO2, Ta2O5와 같은 전이 금속 산화물(TMO); 및 Cr과 같은 일부 페로브스카이트 (perovskites); SrTiO3를 포함한다. 이러한 메모리 유형 중 몇 가지는 칼코게니드형 메모리와 구별하기 위해 저항 RAM(ReRAM) 또는 도전성 브리지 RAMS(CBRAM) 분류로 나타나고 이에 속한다. 이러한 도전성 필라멘트의 존재는 여전히 문제가 되지만, 이러한 RAM에서의 저항 스위칭은 적어도 부분적으로 전기 주조 공정에 의해 상부 및 바닥의 도전성 단자를 연결하는 좁은 도전성 경로 또는 필라멘트의 형성에 기인한다고 가정된다. ReRAM/CBRAM의 동작은 온도에 크게 좌우되므로, ReRAM/CBRAM의 저항 스위칭 메커니즘은 또한 온도에 크게 좌우될 수 있다. 또한, 이러한 시스템은 필라멘트의 형성 및 이동이 확률적이므로 확률적으로 동작할 수 있다. 다른 유형의 ReRAM/CBRAM도 불안정한 품질을 나타낼 수 있다. 또한, ReRAM/CBRAM의 저항 스위칭은 다수의 많은 메모리 사이클 동안 피로하게 될 경향이 있다. 즉, 메모리 상태가 다수회 변경된 후에, 도전성 상태와 절연성 상태 사이의 저항의 차이가 크게 변할 수 있다. 상용 메모리 장치에서, 이러한 변경은 메모리를 사양에서 벗어나 사용하지 못하게 할 수 있다.
시간과 온도에 대해 안정한 박막 저항 스위칭 재료를 형성하는 것이 본질적으로 어렵다는 점을 감안할 때, 작업 가능한 저항 스위칭 메모리는 여전히 과제로 남아 있다. 게다가, 지금까지 개발된 모든 저항 스위칭 메카니즘은 고 전류, 전기 주조, 합리적인 범위의 온도 및 전압에 대한 측정가능한 메모리 판독 또는 기록 윈도우의 부재 및 확률적 행동과 같은 많은 다른 문제로 인해 메모리에 본질적으로 부적합하다. 따라서, 저전력, 고속, 고밀도 및 안정성을 갖는 결정성이 있는 비휘발성 메모리, 특히 65 나노미터(nm)보다 훨씬 작은 피처 크기까지 확장 가능한 메모리에 대한 요구가 당 업계에 여전히 존재한다.
듀얼 비휘발성 메모리 장치의 동작을 위한 방법, 시스템 및 장치가 개시된다. 일 실시 예에서, 직렬로 결합된 한 쌍의 비휘발성 메모리 장치는 비휘발성 메모리 장치의 단자에 인가되는 전류 및 전압을 제어함으로써 기록 동작에서 상보적인 메모리 상태로 놓일 수 있다.
도 1a는 CES 장치를 위한 전류 밀도 대 전압의 플롯을 도시한다.
도 1b는 CES 장치에 대한 등가 회로의 개략도이다.
도 2는 비트 셀의 개략도이다.
본 발명의 특정 실시 예는 상관 전자 스위치(CES)를 형성하기 위한 상관 전자 재료(CEM)를 포함한다. 이러한 문맥에서, CES는 고체 상태의 구조 상변화(상술한 바와 같이, 예를 들면, 상 변화 메모리(PCM) 장치에서의 결정/비결정질 상변화 또는 저항성 RAM 장치에서의 필라멘트 형성 및 전도와 같은)보다는 전자 상관 관계에서 발생하는 급격한 도전체/절연체 트랜지션을 나타낼 수 있다. 일 실시 예에서, CES에서 급격한 도전체/절연체 트랜지션은 용융/응고 또는 필라멘트 형성과 달리 양자 역학적 현상에 반응할 수 있다.
사용되는 바와 같이, 용어 "도전성 상태", "저 임피던스 상태" 및/또는 "금속 상태"는 상호 교환 가능하고, 및/또는 때때로 "도전성/저 임피던스 상태"로 지칭될 수 있다. 유사하게, 용어 "절연성 상태" 및 "고 임피던스 상태"는 본 명세서에서 상호 교환 가능하게 사용될 수 있고 및/또는 때때로 "절연성/고 임피던스 상태"로 지칭될 수 있다
절연성 상태와 도전성 상태 사이의 CES의 양자 역학적 트랜지션은 모트(Mott) 트랜지션의 측면에서 이해될 수 있다. 모트 트랜지션에서, 재료는 모트 트랜지션 상태가 발생하면 절연 상태에서 도전성 상태로 전환될 수 있다. 그 기준은 조건(nC)1/3a 0.26에 의해 정의될 수 있고, 여기서 nC는 전자의 농도이고 "a"는 보어 반경이다. 모트 기준이 충족되도록 임계 캐리어 농도가 달성되면, 모트 트랜지션이 발생하고 상태는 고 저항/커패시턴스에서 저 저항/커패시턴스로 변경될 것이다.
모트 트랜지션은 전자의 국부화(localization)에 의해 제어된다. 캐리어가 국부화될 때, 전자들 사이의 강한 쿨롱 상호 작용은 절연체를 생성하는 재료의 대역을 분리한다. 전자가 더 이상 국부화되지 않으면, 약한 쿨롱 상호 작용이 우세하여 대역 분리가 금속(도전성) 대역을 남기도록 할 수 있다. 이것은 때때로 "혼잡한 엘리베이터(crowded elevator)" 현상으로 설명된다. 엘리베이터가 그 안에 사람이 몇 명밖에 없는 동안, 사람들은 쉽게 주위를 이동할 수 있고, 이는 도전성 상태와 유사하다. 반면 엘리베이터가 특정 농도의 사람들에게 도달하는 동안, 승객들은 더이상 움직일 수 없으며, 이는 절연 상태와 유사하다. 그러나, 양자 현상에 대한 모든 고전적 설명과 같이, 예시적인 목적으로 제공된 이러한 고전적 설명은 불완전한 비유일 뿐이며, 본 발명은 이러한 측면에 제한되지 않는다는 것을 이해해야 한다.
특정 실시 예에서, 저항 스위칭 집적 회로 메모리는: CES 장치를 구비하는 저항성 스위칭 메모리 셀; 상기 메모리 장치에 제공된 신호에 따라 저항성 스위칭 메모리 셀을 제1 저항 상태 또는 제2 저항 상태에 놓는 기록 회로로서, 상기 CES 의 저항이 제1 저항 상태에서 보다 제2 저항 상태에서 더 높은 상기 기록 회로; 및 메모리 셀의 상태를 감지하고 상기 메모리 셀의 감지된 상태에 대응하는 전자 신호를 제공하는 판독 회로;를 포함한다. 제2 저항 상태에서의 CES의 저항은 제1 저항 상태에서의 저항의 100 배 이상이다. 특정 구현 예에서, CES 장치는 CES 장치의 대다수 체적에서 모트 트랜지션에 응답하여 저항 상태를 스위칭할 수 있다. CES 장치는 알루미늄, 카드뮴, 크롬, 코발트, 구리, 금, 철, 망간, 수은, 몰리브덴, 니켈, 팔라듐, 레늄, 루테늄, 은, 주석, 티타늄, 바나듐 및 아연(산소 또는 다른 유형의 리간드와 같은 양이온에 연결될 수 있음) 또는 그의 조합을 포함하는 그룹으로부터 선택된 재료를 포함할 수 있다.
특정 실시 예에서, CES 장치는 CeRAM(CEM random access memory) 장치로서 형성될 수 있다. 이러한 측면에서, CeRAM 장치는 적어도 부분적으로 양자 역학적 모트 트랜지션을 활용하는 도전성 상태와 절연 상태 사이의 재료의 적어도 일부의 트랜지션에 기초하여 복수의 미리 정해진 검출 가능한 메모리 상태들 사이에서 트랜지션할 수 있는 재료를 포함할 수 있다. 이와 관련하여, "메모리 상태"는 단지 몇 가지 예를 제공하기 위한 값, 심볼, 파라미터 또는 조건을 나타내는 메모리 장치의 검출 가능한 상태를 의미한다. 하나의 특정 구현 예에서, 후술되는 바와 같이, 메모리 장치의 메모리 상태는 판독 동작에서 메모리 장치의 단자 상에서 검출된 신호에 적어도 부분적으로 기초하여 검출될 수 있다. 다른 특정 구현 예에서, 후술되는 바와 같이, 메모리 장치는 예를 들어 "기록" 동작에서 메모리 장치의 단자를 가로지르는 하나 이상의 신호의 인가에 의해 특정 값, 심볼, 또는 파라미터를 표시 또는 저장하도록 특정 메모리 상태에 놓일 수 있다.
특정 구현 예에서, CES 엘리먼트는 도전성 단자 사이에 샌드위치된 재료를 포함할 수 있다. 단자들 사이에 특정 전압 및 전류를 인가함으로써, 재료는 상술한 도전성 및 절연성 메모리 상태 사이에서 트랜지션할 수 있다. 하기의 특정 예시적 구현 예에서 논의된 바와 같이, 도전성 단자들 사이에 샌드위치된 CES 엘리먼트의 재료는 전압 Vreset 및 전류 Ireset을 갖는 단자를 가로지르는 제1 프로그래밍 신호의인가에 의해 절연성 또는 고 임피던스 메모리 상태로 배치되거나, 전압 Vset 및 전류 Iset을 갖는 단자를 가로지르는 제2 프로그래밍 신호의 인가에 의해 도전성 또는 저 임피던스 메모리 상태에 놓일 수 있다. 이러한 맥락에서, "도전성 또는 저 임피던스" 메모리 상태 및 "절연성 또는 고 임피던스" 메모리 상태와 같은 용어는 상대적인 용어이며 임피던스 또는 컨덕턴스에 대한 임의의 특정 양 또는 값에 지정되는 것은 아니라는 것을 이해해야 한다. 예를 들어, 메모리 장치가 절연성 또는 고 임피던스 메모리 상태로 지칭되는 제1 메모리 상태에 있는 동안, 메모리 장치는 도전성 또는 저 임피던스 메모리 상태로 지칭되는 제2 메모리 상태에 있는 동안보다 덜 도전성(또는 보다 절연성)이다.
특정 구현 예에서, CeRAM 메모리 셀은 반도체 상에 형성된 금속/CEM/금속(M/CEM/M) 스택을 포함할 수 있다. 이러한 M/CEM/M 스택은 예를 들어 다이오드 상에 형성될 수 있다. 일 예시적 구현 예에서, 이러한 다이오드는 접합 다이오드 및 쇼트키 다이오드로 구성된 그룹으로부터 선택될 수 있다. 이와 관련하여, "금속"은 도전 체, 즉, 예를 들어, 폴리실리콘 또는 도핑된 반도체를 포함하는 금속과 같이 작용하는 임의의 재료를 의미한다.
도 1a는 일 실시 예에 따라 CES 장치를 위한 단자(도시되지 않음)를 가로지르는 전압에 대한 전류 밀도의 플롯을 도시한다. CES 장치의 단자에 인가된 전압(예를 들면, 기록 동작시)에 적어도 부분적으로 기초하여, CES 장치는 도전성 상태 또는 절연성 상태에 놓일 수 있다. 예를 들어, 전압(Vset) 및 전류 밀도(J set )의 인가는 CES 장치를 도전성 메모리 상태로 놓을 수 있고, 전압(Vreset) 및 전류 밀도(J reset )의 인가는 CES 장치를 절연성 메모리 상태로 놓는다. CES 장치를 절연성 상태 또는 도전성 상태에 배치하는 것에 후속하여, CES 장치의 특정 상태는 CES 장치의 단자에서의 전압(Vread)의 인가(예를 들어, 판독 동작에서) 및 전류 또는 전류 밀도에 의해 검출될 수 있다.
일 실시 예에 따르면, 도 1a의 CES 장치는 제1 저항 상태로부터 제2 저항 상태로 스위칭하는 가변 저항 재료로 형성될 수 있고, 제2 저항 상태는 제1 저항 상태보다 적어도 10배 더 높은 저항을 가지고, 저항 변화는 주로 상술한 바와 같은 전자의 국부화에 의해 발생한다. 특정한 구현 예에서, CES 장치의 가변 저항 재료는 예를 들어, 페로브스카이트, 모트 절연체, 전하 교환 절연체 및 안데르센 장애(Anderson disorder) 절연체와 같은 임의의 TMO를 포함할 수 있다. 특정 구현 예에서, CES 장치는 단지 소수의 예시를 제공하기 위해 산화니켈, 산화코발트, 산화철, 산화이트륨 및 예를 들면 Cr 도핑된 스트론튬 티탄산염(titanate), 란타넘 티탄산염 및 망가나이트 계열(예를 들어, 프라에시디움(praesydium) 칼슘 망가나이트 및 프라에시디움 란타넘 망가나이트를 포함하는)과 같은 페로브스카이트와 같은 스위칭 재료로 형성될 수 있다. 특히, 불완전(incomplete) d 및 f 오비탈 껍질을 갖는 원소를 포함하는 산화물은 CES 장치에서 사용하기에 충분한 저항 스위칭 특성을 나타낼 수 있다. 일 실시 예에서, CES 장치는 전기주조(electroforming)없이 제조될 수 있다. 다른 구현 예는 본 발명을 벗어나지 않고 다른 전이 금속 화합물을 사용할 수 있다. 예를 들어, {M(chxn)2Br}Br2(여기서, M은 Pt, Pd 또는 Ni를 포함할 수 있고, chxn은 1R, 2R-사이클로헥산디아민을 포함함) 및 다른 금속 복합체가 본 발명의 범위를 벗어나지 않고 사용될 수 있다.
도 1a의 CES 장치는 TMO 금속 산화물 가변 저항 재료인 재료를 구비할 수 있지만, 이들은 단지 예시적인 것이며 본 발명의 범위를 제한하려는 것은 아니라는 것을 이해해야 한다. 특정 구현 예는 다른 가변 저항 재료도 사용할 수 있다. 니켈 산화물, NiO는 하나의 특정 TMO로서 개시된다. 본원에서 논의된 NiO 재료는 외부 리간드로 도핑될 수 있고, 이는 가변 저항 특성을 안정화시킬 수 있다. 특히, 본원에 개시된 NiO 가변 저항 재료는 NiO(Cx)로 표시될 수 있는 탄소 함유 리간드를 포함할 수 있다. 여기서, 당업자는 단지 원자가를 밸런싱함으로써 임의의 특정 탄소 함유 리간드 및 NiO와 탄소 함유 리간드의 임의의 특정 조합에 대한 x 값을 판정할 수 있다. 다른 특정 예시에서, 외부 리간드로 도핑된 NiO는 NiO(Lx)로 표현될 수 있으며, 여기서 Lx는 리간드 원소 또는 화합물이고 x는 NiO의 한 단위에 대한 리간드의 단위 수를 나타낸다. 당업자는 단지 원자가를 밸린싱함으로써 임의의 특정 리간드 및 리간드와 NiO 또는 임의의 다른 전이 금속의 임의의 특정 조합에 대한 x의 값을 판정할 수 있다.
충분한 바이어스가 인가되고(예를 들어, 밴드 분리 전위를 초과하는 경우) 상기 모트 조건이 충족되면(주입된 전자 정공 = 스위칭 영역 내의 전자), CES 장치는 신속하게 모트 트랜지션을 통해 도전성 상태에서 절연체 상태로 스위칭할 수 있다. 이것은 도 1a의 플롯의 포인트(108)에서 발생할 수 있다. 이 포인트에서, 전자는 더 이상 차폐(screen)되지 않고 국부화된다. 이 상관 관계는 밴드를 분리하여 절연체를 형성하는 강한 전자-전자 상호작용을 가져온다. CES 장치가 여전히 절연성 상태에 있는 동안, 전류는 전자 정공의 운반에 의해 생성될 수 있다. CES의 단자들을 가로질러 충분한 바이어스가 인가되면, 전자는 금속-절연체-금속(MIM: metal-insulator-metal) 장치의 전위 장벽 위의 MIM 다이오드에 주입될 수 있다. 충분한 전자가 주입되고 충분한 전위가 CES 장치를 설정 조건에 놓기 위해 단자들을 가로질러 인가되면, 전자의 증가는 전자를 차폐하고 전자의 국부화를 제거하고, 이는 금속을 형성하는 밴드 분리 전위를 붕괴시킬 수 있다.
일 실시 예에 따르면, CES 장치에서의 전류는 기록 동작 동안 제한된 외부 전류에 적어도 부분적으로 기초하여 판정된 외부적으로 인가된 "컴플라이언스" 조건(compliance condition)에 의해 제어되어 CES 장치를 도전성 상태로 놓도록 한다. 이 외부적으로 인가된 컴플라이언스 전류는 또한 후속 리셋 동작의 전류 밀도 요건도 설정한다. 도 1a의 특정 구현 예에 도시된 바와 같이, CES 장치를 도전성 상태로 놓기 위해 포인트(116)에서 기록 동작 중에 인가되는 전류 밀도(J comp )는 CES 장치를 후속하는 기록 동작에서 절연성 상태로 놓기 위한 컴플라이언스 조건을 판정할 수 있다. 도시된 바와 같이, CES 장치는 후속하여 포인트(108)에서 전압(Vreset )에서 전류 밀도 J reset ≥ J comp 의 인가에 의해 절연 상태로 배치될 수 있으며, 여기서 J comp가 외부적으로 인가된다.
따라서, 컴플라이언스는 모트 트랜지션을 위해 정공에 의해 "캡쳐"되어야 하는 CES 장치에서 다수의 전자를 설정할 수 있다. 즉, CES 장치를 도전성 메모리 상태로 놓기 위해 기록 동작시 인가된 전류는 그런 다음 CES 장치를 절연 메모리 상태로 트랜지션시키기 위해 CES 장치로 주입되는 다수의 정공을 판정할 수 있다.
위에서 지적한 바와 같이, 리셋 조건은 포인트(108)에서의 모트 트랜지션에 응답하여 발생할 수 있다. 상기에서 지적한 바와 같이, 그러한 모트 트랜지션은 전자의 농도 n이 전자 정공(hole)의 농도 p와 같은 CES 장치에서의 조건에서 발생할 수 있다. 이 조건은 다음과 같은 수학식(1)에 따라 모델링될 수 있다:
여기서,
는 토마스 페르미(Thomas Fermi) 차폐 길이(screening length)이고;
C는 상수이다.
일 실시 예에 따르면, 도 1a에 도시된 플롯의 영역(104)에서의 전류 또는 전류 밀도는, CES 장치의 단자들을 가로질러 인가된 전압 신호로부터의 정공들의 주입에 응답하여 존재할 수 있다. 여기서, 정공의 주입은 임계 전압(VMI)이 CES 장치의 단자들을 가로질러 인가될 때 전류(IMI)에서 도전성 상태의 절연성 상태로의 트랜지션에 대한 모트 트랜지션 기준을 충족할 수 있다. 이는 다음과 같은 수학식(2)에 따라 모델링될 수 있다:
여기서 Q(VMI)는 주입된 전하(정공 또는 전자)이고 인가된 전압의 함수이다.
모트 트랜지션을 가능하게 하는 전자 정공의 주입은 대역 사이에서 그리고 임계 전압(VMI)과 임계 전류(IMI)에 반응하여 발생할 수 있다. 수학식(1)에 따라 수학식(2)에서 IMI에 의해 주입된 정공에 의한 모트 트랜지션을 가져 오기 위한 전하 농도와 전자 농도 n을 같게함으로써 토마스 페르미 차폐 길이 에 대한 이러한 임계 전압(VMI)의 종속성을 하기와 같이 수학식(3)에 따라 모델링할 수 있다:
여기서, ACeRam은 CES 엘리먼트의 단면적이고, J reset (VMI)은 CES 엘리먼트를 절연 상태로 놓기 위해 임계 전압(VMI)에서 CES 엘리먼트에 인가되는 CES 엘리먼트를 통과하는 전류 밀도이다. 일 실시 예에 따르면, CES 엘리먼트는 모트 트랜지션 기준을 충족시키기 위해(예를 들어, 절연성 메모리 상태로부터의 트랜지션에 의해)충분한 수의 전자의 주입에 의해 도전성 메모리 상태로 배치될 수 있다.
CES를 도전성 메모리 상태로 트랜지션할 때, 충분한 전자가 주입되고 CES 장치의 단자를 가로지르는 전위가 임계 스위칭 전위(예를 들면, Vset)를 넘어서기 때문에, 주입된 전자가 불균등화 반응을 역전시키고 밴드 갭을 폐쇄하기 위해 이중 점유 전자를 차폐하고 비국부화(unlocalize) 시키는 것을 시작한다. 도전성 메모리 상태로의 트랜지션을 가능하게 하는 임계 전압(VMI)에서의 CES를 도전성 메모리 상태로 트랜지션하기 위한 전류 밀도(J set (VMI))는 하기와 같은 수학식 4에 따라 표시될 수 있다:
여기서, aB는 보어 반경이다.
일 실시 예에 따르면, 판독 동작에서 CES 장치의 메모리 상태를 검출하기 위한 "판독 창"(102)은 판독 전압(Vread)에서 CES 장치가 절연성 상태에 있는 동안의 도 1a의 플롯의 부분(106)과, CES 장치가 도전성 상태에 있는 동안의 도 1a의 플롯의 부분(104)사이의 차이로서 나타낸다. 특정 구현 예에서, 판독 창(102)은 CES 장치를 구성하는 재료의 토마스 페르미 차폐 길이 를 판정하는데 사용될 수 있다. 예를 들어, 전압(Vreset)에서, 전류 밀도(J reset 및 J set )는 하기와 같이 수학식(5)에 연관될 수 있다:
또 다른 실시 예에서, 기록 동작시 CES 장치를 절연성 또는 도전성 메모리 상태로 위치시키는 "기록 창(write window)"(110)은 Vreset(Jreset에서)과 Vset(Jset에서) 사이의 차이로서 나타낼 수 있다. |Vset| > |Vreset|를 설정하면 도전성 상태와 절연성 상태 사이에서 스위칭을 가능하게 할 수 있다. Vreset은 대략적으로 상관에 의해 야기된 대역 분리 전위일 수 있고, Vset은 약 2배의 대역 분리 전위일 수 있다. 특정 구현 예에서, 기록 창(110)의 크기는 적어도 부분적으로 CES 장치의 재료 및 도핑에 의해 판정될 수 있다.
CES 장치에서 고 저항/커패시턴스에서 저 저항/커패시턴스로의 트랜지션은 CES 장치의 단일 임피던스로 나타낼 수 있다. 도 1b는 가변 임피더 장치(124)와 같은 예시적인 가변 임피더 장치(CES 장치와 같은)의 등가 회로의 개략도를 도시한다. 상술한 바와 같이, 가변 임피더 장치(124)는 가변 저항 및 가변 커패시턴스 모두의 특성을 포함할 수 있다. 예를 들어, 가변 임피더 장치에 대한 등가 회로는 일 실시 예에서 가변 커패시터(128)와 같은 가변 커패시터와 병렬인 가변 저항(126)과 같은 가변 저항을 포함할 수 있다. 물론, 가변 저항(126) 및 가변 커패시터(128)는도 1b에 개별 컴포넌트들을 포함하는 것으로 도시되어 있지만, 가변 임피더 장치(124)와 같은 가변 임피더 장치는 실질적으로 동질인 CEM을 포함할 수 있고, 여기서, CEM은 가변 커패시턴스 및 가변 저항의 특성을 포함한다. 아래의 표 1은 가변 임피더 장치(100)와 같은 예시적인 가변 임피더 장치에 대한 진리표의 예를 도시한다.
이하에서 논의되는 특정 구현 예들은, 예를 들어 CES 장치와 같은 하나 이상의 메모리 소자들(예를 들어, 비휘발성 메모리 소자들)을 포함하는 비트 셀 회로에 관한 것이다. 이러한 맥락에서, 본 명세서에서 언급되는 "비트 셀" 또는 "비트 셀 회로"는 값, 심볼 또는 파라미터를 상태로서 나타낼 수 있는 회로 또는 회로 일부를 포함한다. 예를 들어, 비트 셀은 메모리 장치의 메모리 상태로서 값, 심볼 또는 파라미터를 나타낼 수 있는 하나 이상의 메모리 장치를 포함할 수 있다. 특정 구현예에서, 비트 셀은 단일 비트 또는 다중 비트로서 값, 심볼 또는 파라미터를 나타낼 수 있다. 일 실시 예에 따르면, 비트 셀 회로는 도 1a 및 1b와 관련하여 상술한 CES 장치의 동작과 유사한 동작을 갖는 메모리 소자를 포함할 수 있다. 예를 들어, 비트 셀의 메모리 소자는 "기록 동작"에서 메모리 소자의 단자들을 가로질러 인가된 전압 및 전류를 독립적으로 제어함으로써 특정 메모리 상태(예를 들어, 도전성 또는 저 임피던스 메모리 상태, 또는 절연성 또는 고 임피던스 메모리 상태)에 놓일 수 있다. 특정 구현 예에서 후술되는 바와 같이, 이러한 기록 동작은 메모리 장치를 특정의 메모리 상태에 놓기 위해 메모리 장치의 단자들에 걸쳐 임계 전류 및 전압을 제공하도록 제어되는 신호의 인가에 의해 실행될 수 있다. 다른 실시 예에서, 비트 셀 내의 메모리 소자의 메모리 상태는 "판독 동작"에서 검출되거나 감지될 수 있다. 판독 동작의 비 제한적인 예에서, 충전된 비트 라인은 장치의 단자들을 가로질러 설정 전압을 인가하도록 연결될 수 있고 응답은 장치의 현재 메모리 상태를 검출하기 위해 측정될 수 있다. 이러한 맥락에서, "비트 라인"은 메모리 소자의 메모리 상태를 변경시키는 신호를 전송하기 위한 기록 동작 동안 또는 메모리 소자의 현재 메모리 상태를 나타내는 신호를 전송하기 위한 판독 동작 동안 메모리 소자의 적어도 하나의 단자에 연결 가능한 도체를 포함한다. 판독 동작에서의 출력 신호는 비트 셀의 현재 메모리 상태(예를 들어, "1", "0" 또는 다른 심볼, 값, 상태 등)를 나타내는 전압 또는 전류를 가질 수 있다. 판독 동작의 일 실시 예에서, 메모리 소자의 현재 메모리 상태를 검출하기 위해, 비트 셀 내의 메모리 소자의 단자들을 가로질러 인가된 신호의 전압은 메모리 소자의 현재 메모리 상태를 검출가능하게 변경시키지 않도록 제어될 수 있다.
도 1a에서 상술한 바와 같이, CES 장치의 메모리 상태는 특정 전압 및 전류에 기초하여 변경되거나 결정될 수 있다. 예를 들어, 전압 Vreset 및 충분한 전류 Ireset을 갖는 프로그래밍 신호를 인가하는 것은 비트 셀의 CES 장치를 절연성 또는 고 임피던스 메모리 상태로 놓을 수 있다. 유사하게, 전압 Vset 및 충분한 전류 Iset를 갖는 프로그래밍 신호를 인가하는 것은 비트 셀의 CES 장치를 도전성 또는 저 임피던스 메모리 상태로 놓을 수 있다. 도 1a로부터 알 수 있는 바와 같이, 전압(Vset)의 크기는 전압(Vreset)의 크기보다 크지만, 전류(Iset)의 크기는 전류(Ireset)의 크기보다 작다.
특히, 기록 동작은 메모리 장치의 단자에 "프로그래밍 신호"를 인가함으로써 복수의 미리 정해진 메모리 상태 중 특정 메모리 상태에 CES 엘리먼트와 같은 메모리 장치를 배치하는 특정 프로세스로서 설명된다. 미리 정해진 메모리 상태 중 특정 상태는 메모리 장치에 인가될 특정 전압 레벨(예를 들어, Vset 및 Vreset)에 대응할 수 있다. 유사하게, 미리 정해진 메모리 상태 중 특정 상태는 메모리 장치에 인가될 특정 전류 레벨(예를 들어, Iset 및 Ireset)에 대응할 수 있다. 따라서, 특정 실시 예에서, 기록 동작에서 메모리 장치를 특정 메모리 상태에 놓도록 하는 프로그래밍 신호는 특정 메모리 상태에 대응하는 특정 전압 레벨 및 전류 레벨을 갖도록 제어될 수 있다.
하기의 특정 구현 예에서 기술된 바와 같이, 메모리 장치를 미리 정해진 메모리 상태에 놓기 위한 프로그래밍 신호에 대한 전압 레벨을 갖는 전압 신호는 적어도 부분적으로 데이터 신호에 기초하여 멀티플렉서 회로에서 선택될 수 있다. 멀티플렉서에 연결된 도전성 엘리먼트는 적어도 부분적으로 데이터 신호에 기초하여 미리 정해진 메모리 상태에 대응하는 전류 레벨에서 선택적으로 전압 신호를 메모리 장치에 연결하거나 메모리 장치로부터 전압 신호를 차단할 수 있다. 이러한 맥락에서, "도전성 엘리먼트"는 전류가 두 노드 사이를 통과할 수 있는 회로 소자를 포함한다. 특정 구현 예에서, 도전성 엘리먼트는 특정 조건에 적어도 부분적으로 기초하여 노드들 사이를 통과하도록 허용된 전류를 변화시킬 수 있다. 하기에서 설명되는 특정 구현 예는, 게이트 단자에 인가되는 전압에 적어도 부분적으로 기초하여 소스 및 드레인 단자들 사이에서 전류가 통과할 수 있게 하는 도전성 엘리먼트로서 FET를 사용한다. 그러나, 바이폴라 트랜지스터, 다이오드, 가변 저항 등과 같은 다른 유형의 장치가 도전성 엘리먼트로서 사용될 수 있고 청구된 주제는 이 점에 제한되지 않는다는 것을 이해해야 한다. 이와 관련하여, 제1 및 제2 단자를 갖는 도전성 엘리먼트는 특정 신호에 대해 매우 작거나 무시할 수 있는 임피던스를 갖는 제1 및 제2 단자 사이에 도전 경로를 제공함으로써 제1 및 제2 단자를 "연결"할 수 있다. 하나의 특정 예시적 구현에서, 도전성 엘리먼트는 도전성 엘리먼트의 제3 단자에 제공된 신호에 적어도 부분적으로 기초하여(예를 들어, 제3 단자에 인가된 전압 또는 전류에 기초하여) 제1 및 제2 단자들 사이의 임피던스를 변화시킬 수 있다. 도전성 엘리먼트는 "폐쇄"되어, 제3 단자에 제공된 신호에 응답하여 제1 및 제2 단자를 연결하도록 한다. 유사하게, 도전성 엘리먼트는 "개방"되어, 제3 단자에 제공되는 다른 신호에 응답하여 제1 및 제2 단자를 차단할 수 있다. 개방된 상태의 도전성 엘리먼트는 회로의 제1 부분과 제2 부분 사이의 도전 경로를 제거 또는 차단함으로써 회로의 제1 부분을 회로의 제2 부분으로부터 절연시킬 수 있다. 다른 실시 예에서, 도전성 엘리먼트는 제3 단자에 제공되는 신호에 기초하여 개방 및 폐쇄 상태 사이에서 제1 및 제2 단자 사이의 임피던스를 변화시킬 수 있다.
도 2는 특정 실시 예에 따른 비트 셀을 위한 아키텍처의 개략도이다. 비휘발성 메모리(NVM) 소자(52 및 54)는 노드(66 및 68) 사이의 노드(74)에서 직렬로 연결된다. NVM 소자(52 및 54)는 상보적인 상태로 배치되어 두 개의 별개의 심볼 또는 값(예를 들어 "1" 또는 "0", 참 또는 거짓 등) 중 하나를 나타낼 수 있다. 제1 심볼 또는 값을 제1 모드로 저장하기 위해, NVM 소자(52)는 도전성 또는 저 임피던스 메모리 상태로 배치될 수 있는 반면, NVM 소자(54)는 절연성 또는 고 임피던스 메모리 상태로 배치될 수 있다. 유사하게, 제2 모드로 제2 심볼 또는 값을 저장하기 위해, NVM 소자(52)는 절연성 또는 고 임피던스 메모리 상태로 배치될 수 있는 반면, NVM 소자(54)는 도전성 또는 저 임피던스 메모리 상태로 배치될 수 있다. 이하의 특정 예는 CES 장치 또는 CeRAM 장치로서의 NVM 소자(52 및 54)의 구현에 관한 것이다. 그러나, 이들은 이용될 수 있는 장치의 비제한적인 예일 뿐이며 청구되는 주제는 이에 국한되지 않는다는 것을 이해해야 한다.
위에서 지적한 바와 같이, "비휘발성 메모리"는 장치로 공급된 전력이 제거된 후에 메모리 셀 또는 소자가 그 메모리 상태(예를 들어, 도전성 또는 저 임피던스 메모리 상태, 또는 절연성 또는 고 임피던스 메모리 상태)를 유지하는 집적 회로 장치를 포함한다. 이러한 맥락에서, "워드 라인"은 판독 동작 또는 기록 동작시 액세스될 특정 비트 셀 또는 비트 셀들의 그룹을 선택하기 위한 신호를 전송하기 위한 도체를 포함한다. 특정 예시적 구현 예에서, 워드 라인 상의 신호 전압은 판독 또는 기록 동작 동안 대응하는 비트 라인 또는 비트 라인 그룹에 연결되는 특정 비트 셀 또는 비트 셀 그룹을 선택 또는 선택 해제하기 위해 상승 또는 하강될 수 있다. 그러나 이것은 단지 워드 라인의 예일 뿐이며, 청구된 주제는 이 점에 있어서 제한이 없다는 것을 이해해야 한다. 또한, 이 문맥에서, "기준 노드"는 특정 전압 레벨 또는 회로 내의 다른 노드로부터의 특정 전압 차에서 유지되는 회로 내의 노드를 포함한다. 일 예시에서, 기준 노드는 접지 노드를 포함하거나 접지 노드에 연결될 수 있다. 다른 특정 구현 예에서, 기준 노드는 접지 노드의 전압에 대해 특정 전압으로 유지될 수 있다.
NVM 소자들(52 및 54)에 의해 나타내거나 NVM 소자들(52 및 54)에 저장된 심볼 또는 값은 판독 동작에서 검출될 수 있다. 판독 동작에서, 도전성 엘리먼트는 특정 전압(예를 들면, 0.4V)이 노드(66 및 68) 사이에서 유지되는 동안 노드(74)로부터 기록 비트 라인(WBL)을 분리할 수 있다. 여기서 FET(M2)는 기록 워드 라인(WL) 신호의 전압에 응답하여 버퍼 장치(62)에 의해 제공되는 FET(M2)의 게이트에서 상승된 전압(예를 들어, 2.0V)에 응답하여 비트 라인(WBL)으로부터 노드(74)를 분리할 수 있다. 판독 비트 라인(RBL)은 판독 동작의 개시 전에 Vdd로 사전 충전될 수 있다. 노드(66 및 68) 사이에 유지된 설정 전압 사이의 NVM 소자(52 및 54)의 직렬 결합은 전압 분할기로서 작용할 수 있음을 알 수 있다. 제1 값 또는 심볼이 저장되는 경우(NVM 소자(52)가 도전성 또는 저 임피던스 메모리 상태이고 NVM 소자(54)가 절연성 또는 고 임피던스 메모리 상태인 경우), 노드(74)에서 및 FET(M1)의 게이트에 인가된 전압은 사전 충전된 판독 비트 라인(RBL)을 기준 노드(56)(예를 들어, 접지)에 연결하기에 충분히 높을 수 있다. 감지 회로는 버퍼(58)에서 저 전류 레벨에 기초하여 저장된 제1 심볼 또는 값을 검출할 수 있다. 유사하게, 제2 값 또는 심볼이 저장되는 경우(NVM 소자(52)가 절연성 또는 고 임피던스 메모리 상태에 있고 NVM 소자(54)가 도전성 저 임피던스 메모리 상태에 있는 경우), 노드(74)에서 및 FET(M1)의 게이트에 인가된 전압은 기준 노드(56)로부터 사전 충전된 판독 비트 라인(RBL)을 차단하기에 충분히 낮을 수 있다. 감지 회로는 그런 다음 버퍼(58)에서의 더 높은 전류 레벨에 기초한, 저장된 제2 심볼 또는 값을 검출할 수 있다.
로컬로(예를 들어, 비트 라인 소스로부터가 아닌) 판독 동작 동안 노드(66)에서 전압을 인가함으로써, NVM 소자(52 또는 54)의 현재 메모리 상태에 영향을 미치지 않도록(그리고 도전성 또는 고 임피던스 메모리 상태에서 리셋 이벤트를 방지하도록), 노드(66 및 74) 사이 또는 노드(68 및 74) 사이의 판독 전류 Iread의 크기가 용이하게 제어될 수 있다는 것을 알아야 한다. 이것은 고속 동작을 허용할 수 있고, 단지 몇 가지 예를 제공하기 위해 가변성, 내구성, 활성 모드 동안의 대기 누설(standby leakage), 밀도, CMOS 장치와의 통합의 용이성을 더욱 최적화할 수 있는 기회를 제공할 수 있다.
기록 동작에서, 노드(68 및 66) 사이의 전압이 특정 전압(예를 들어, Vset + Vreset 또는 4.0V)으로 유지되는 동안, 버퍼(62)는 FET(M2)의 게이트 단자에 인가된 낮은 전압(예를 들어, 0.0V)을 생성하여 노드(74)를 기록 드라이버(60)에 연결시킨다(예를 들어, 기록 워드 라인(WL) 신호에 응답하여 FET(MS)의 게이트 단자에 인가된 저 전압에 응답하여). 기록 동작이 상술한 제1 값 또는 심볼을 기록 동작에 저장하는 경우, 구동 장치(60)는 FET(M2)를 통해 노드(74)에 전압 Vreset을 공급하여(예를 들어, 노드(68)가 0.0V 기준으로 유지되는 동안), NVM 소자(52)를 도전성 또는 저 임피던스 메모리 상태로 놓기 위해 전압(Vset) 및 전류(Iset)를 갖는 단자(74 및 66) 사이에 제1 프로그래밍 신호를 인가한다. 유사하게, 기록 동작시 노드(74)로의 전압 Vreset(예를 들어, 노드(68)가 0.0V 기준으로 유지되는 동안)의 인가는 전압 Vreset 및 전류 Ireset에 대한 기록 동작을 갖는 단자들(68 및 74) 사이에 제2 프로그래밍 신호를 인가하여 NVM 소자(52)를 절연성 또는 고 임피던스 메모리 상태로 놓을 수 있다.
기록 동작이 상술한 제2 값 또는 심볼을 저장하는 경우, 구동 장치(60)는 FET(M2)를 통해(예를 들어, 노드(68)는 0.0V 기준으로 유지되는 동안) 노드(74)에 전압 Vset을 공급하여 NVM 소자(52)를 절연성 또는 고 임피던스 메모리 상태로 놓기 위해 전압 Vreset 및 전류 Ireset를 갖는 단자(74 및 66) 사이에 제3 프로그래밍 신호를 인가시킨다. 유사하게, 노드(74)에 전압 Vset을 인가하면(예를 들어, 노드(68)가 0.0V 기준으로 유지되는 동안), NVM 소자(52)를 도전성 또는 저 임피던스 상태로 놓기 위해 기록 동작 전압 Vset 및 전류 Iset를 갖는 단자들(68 및 74) 사이에 제4 프로그래밍 신호를 인가할 수 있다.
판독 또는 기록 동작 후에, 노드(66)에서의 전압은 0.0V로 복귀할 수 있다(예를 들어, 판독 동작에서 0.4V 또는 기록 동작에서 Vset + Vreset). 이는 NVM 소자(52 및 54)의 내부 커패시턴스에 저장된 전하가 후속하는 액세스를 위한 NVM 소자(52 및 54)를 준비하고 후속하는 판독 또는 기록 동작을 위한 더 빠른 액세스 시간을 허용하기 위해 내부 저항을 통해 방전되도록 한다. 노드(66)에서 판독 동작을 위한 단일 전압 및 기록 동작을 위한 단일 전압을 인가하는 것은 다른 메모리 셀 구현에서 메모리 소자 액세스를 위한 다중 전압 레벨을 지원하는 전압 액세스 복잡성을 피할 수 있다. 또한, 노드(66 및 68)에서 소싱된 전류는 NVM 소자(52 및 54)를 제1 모드로 놓도록 제1 기록 동작에서 NVM 소자(52)를 가로지르는 전류 Iset 및 NVM 소자(54)를 가로지르는 전류 Ireset을 제공하고, NVM 소자(52 및 54)를 제2 모드로 놓기 위해 상보적 제2 기록 동작에서 NVM 소자(52)를 가로지르는 전류 Ireset 및 NVM 소자(54)를 가로지르는 전류 Iset를 제공하도록 제어된다.
일 실시 예에 따르면, 도 2의 비트 셀의 특정 구현 예는 한 쌍의 직렬 결합 된 NVM 소자 및 공유 단자(예를 들어, 노드(64, 66, 68, 70, 72 및 76))에서의)를 갖는 다수의 유사한 비트 셀을 통합하도록 스케일링될 수 있다. 예를 들어, 인접한 4개의 비트 셀은 수평 쌍으로 4개의 단자(예를 들어, 노드(66, 68, 70 및 76)에서의 단자)를 공유할 수 있고, 수직 쌍으로 4개의 단자(예를 들어, 노드(64, 68, 70, 72)에서의 단자)를 공유할 수 있다.
특정 구현 예에서, NVM 소자(52 및 54)는 도 1을 참조하여 |Ireset| > |Iset|인 동안 |Vreset| < |Vset|인 점에서 상술한 하나 이상의 특성을 갖는 CES 또는 CeRAM 소자를 포함할 수 있다. 따라서, 상술한 기록 동작 중 어느 하나에서, NVM 소자(52 또는 54) 중 어느 하나를 도전성 또는 저 임피던스 메모리 상태로 놓기 위한 프로그래밍 신호의 기록 전압의 크기는 NVM 소자(52 또는 54) 중 하나를 절연성 또는 고 임피던스 메모리 상태로 놓기 위한 프로그래밍 신호의 기록 전압의 크기보다 클 수 있다. 또한, NVM 소자(52 또는 54) 중 하나를 도전성 또는 저 임피던스 메모리 상태로 놓기 위한 프로그래밍 신호의 기록 전류의 크기는 NVM 소자(52 또는 54) 중 하나를 절연성 또는 고 임피던스 메모리 상태로 놓기 위한 프로그래밍 신호의 기록 전류의 크기보다 작을 수 있다.
특정 메모리 상태(예를 들어, 제2 메모리 상태)에 NVM 소자를 놓는 것에 이어서, NVM 소자의 현재 메모리 상태를 검출하기 위해 판독 동작에서 NVM 소자의 단자를 가로질러 제3 전압(예를 들어, Vread)이 인가될 수 있다. 판독 동작 동안 제3 전압이 인가되는 동안, 제1 및 단자 사이의 전류는 제1 전류의 크기보다 작게 한정되어(예를 들어, |Iread| <Ireset|), NVM 소자의 현재 메모리 상태(예를 들어, 제2 메모리 상태)를 유지하도록 한다.
본 명세서 전체에서의 하나의 구현, 일 구현, 하나의 실시 예, 일 실시 예 및/또는 유사한 것에 대한 참조는 특정 구현 예 및/또는 실시 예와 관련하여 설명된 특정 특징, 구조 및/또는 특성이 적어도 하나의 청구된 주제의 구현 예 및/또는 실시 예에 포함되는 것을 의미한다. 따라서, 예를 들어, 이 명세서 전체의 다양한 위치에서의 그러한 표현의 출현은 반드시 동일한 구현 예 또는 설명된 임의의 특정 구현 예를 언급하려는 것은 아니다. 또한, 설명된 특정 피처, 구조 및/또는 특성은 하나 이상의 구현 예에서 다양한 방식으로 결합될 수 있고, 따라서 예를 들어 의도된 청구 범위 내에 있다는 것이 이해될 것이다. 물론, 일반적으로 이러한 문제 및 기타 문제는 문맥에 따라 다르다. 따라서 설명 및/또는 사용의 특정 상황은 유추될 추론에 대한 유용한 지침을 제한다.
현재 예시적인 특징으로 고려되는 것이 도시되고 설명되었지만, 당업자는 청구된 주제를 벗어나지 않고 다양한 다른 변형이 이루어질 수 있고 등가물이 대체될 수 있음을 이해할 것이다. 또한, 여기에 설명된 중심 개념을 벗어나지 않고 청구된 주제의 교시에 특정 상황을 적용하기 위해 다수의 수정이 이루어질 수 있다. 따라서, 청구된 주제는 개시된 특정 예들에 한정되지 않으며, 청구된 주제는 또한 첨부된 청구 범위의 범주 내에 속하는 모든 실시 예들 및 그 등가물들을 포함할 수 있다.

Claims (18)

  1. 장치로서:
    직렬 연결된 복수의 비휘발성 메모리 소자로서, 제1의 상기 비휘발성 메모리 소자는 기준 노드에 연결되는 상기 복수의 비휘발성 메모리 소자는,
    적어도 상기 제1의 비휘발성 메모리 소자가 제1 임피던스 상태에 있고 적어도 제2의 상기 비휘발성 메모리 소자가 제2 임피던스 상태에 있는 제1 모드로 제1 심볼 또는 값을 저장하고;
    적어도 상기 제2의 비휘발성 메모리 소자가 상기 제1 임피던스 상태에 있고 적어도 상기 제1의 비휘발성 메모리 소자가 상기 제2 임피던스 상태에 있는 제2 모드로 제2 심볼 또는 값을 저장;
    하도록 동작가능한 상기 복수의 비휘발성 메모리 소자;
    상기 장치가 상기 제2 모드에 있을 때 상기 기준 노드를 충전된 비트 라인에 연결시키고, 상기 장치가 상기 제1 모드에 있을 때 상기 기준 노드를 상기 충전된 비트 라인에 연결 해제하도록 구성된 제1 도전성 엘리먼트; 및
    기록 동작 동안 전압 소스를 상기 제1의 비휘발성 메모리 소자의 제1 단자 및 상기 제2의 비휘발성 메모리 소자의 제1 단자를 연결하는 노드에 연결하기 위한 제2 도전성 엘리먼트;를 포함하고,
    상기 제1의 비휘발성 메모리 소자의 제1 단자 및 상기 제2의 비휘발성 메모리 소자의 제1 단자를 연결하는 노드에 연결된 상기 전압 소스는 상기 제1의 비휘발성 메모리 소자가 제2 임피던스 상태에서 제1 임피던스 상태로 트랜지션하도록 상기 제1의 비휘발성 메모리 소자의 상기 제1 및 제2 단자를 가로 질러 제1 프로그래밍 신호를 적어도 부분적으로 인가하고, 상기 제2의 비휘발성 메모리 소자가 제1 임피던스 상태에서 제2 임피던스 상태로 트랜지션하도록, 기록 동작 동안 상기 제2의 비휘발성 메모리 소자의 상기 제1 및 제2 단자를 가로 질러 제2 프로그래밍 신호를 적어도 부분적으로 인가하고,
    적어도 상기 제1의 비휘발성 메모리 소자 및 제2의 비휘발성 메모리 소자는 상관 전자 물질(CEM)로 형성되고,
    상기 제2 프로그래밍 신호는 제2의 비휘발성 메모리 소자가 제2 임피던스 상태에서 제1 임피던스 상태로 되는 후속하는 트랜지션에 대한 임계 전류 밀도를 설정하는, 제2의 비휘발성 메모리 소자의 CEM의 전류 밀도를 부여하는 것을 특징으로 하는 장치.
  2. 제1 항에 있어서, 상기 기준 노드는 접지 노드에 연결되는 것을 특징으로 하는 장치.
  3. 제1 항 또는 제2 항에 있어서, 상기 제1 도전성 엘리먼트는 상기 제1의 비휘발성 메모리 소자의 제1 단자 및 상기 제2의 비휘발성 메모리 소자의 제1 단자에 연결된 게이트 단자를 구비하는 NFET를 포함하는 것을 특징으로 하는 장치.
  4. 삭제
  5. 제1 항에 있어서, 상기 제1 프로그래밍 신호는 상기 제1의 비휘발성 메모리 소자를 상기 제1 임피던스 상태로 놓기 위한 제1 전압 및 제1 전류를 포함하고, 상기 제2 프로그래밍 신호는 상기 제2의 비휘발성 메모리 소자를 상기 제2 임피던스 상태로 놓기 위한 제2 전압 및 제2 전류를 포함하고,
    상기 제2 전압의 크기는 상기 제1 전압의 크기를 초과하고, 상기 제1 전류의 크기는 상기 제2 전류의 크기를 초과하는 것을 특징으로 하는 장치.
  6. 제1 항에 있어서, 상기 제2 도전성 엘리먼트는 PFET의 게이트 단자에 인가된 워드라인 전압에 응답하여 상기 기록 동작 동안 상기 전압 소스를 상기 제1의 비휘발성 메모리 소자의 상기 제1 단자 및 상기 제2의 비휘발성 메모리 소자의 상기 제1 단자에 연결하는 상기 PFET를 포함하는 것을 특징으로 하는 장치.
  7. 제1 항 또는 제2 항에 있어서, 상기 제1의 비휘발성 메모리 소자는 제1 상관 전자 스위치(CES) 엘리먼트를 포함하고, 상기 제2의 비휘발성 메모리 소자는 제2 CES 엘리먼트를 포함하는 것을 특징으로 하는 장치.
  8. 제1 항 또는 제2 항에 있어서, 상기 제1의 비휘발성 메모리 소자는 제1 CeRAM 엘리먼트를 포함하고 상기 제2의 비휘발성 메모리 소자는 제2 CeRAM 엘리먼트를 포함하는 것을 특징으로 하는 장치.
  9. 방법에 있어서,
    제1 심볼 또는 값을 저장하기 위해 제1 기록 동작에서 제1 비트 라인을 제1의 비휘발성 메모리 소자의 제1 단자 및 제2의 비휘발성 메모리 소자의 제1 단자를 연결하는 노드에 연결하는 단계;
    를 포함하고,
    상기 비휘발성 메모리 소자들은 직렬로 연결되고, 제1 임피던스 상태에서 상기 제1의 비휘발성 메모리 소자를 갖고 제2 임피던스 상태에서 상기 제2의 비휘발성 메모리 소자를 갖는 제1 모드에서 상기 제1 심볼 또는 값을 저장하도록 동작 가능하고, 상기 제2 임피던스 상태에서 상기 제1의 비휘발성 메모리 소자를 갖고 상기 제1 임피던스 상태에서 상기 제2의 비휘발성 메모리 소자를 갖는 제2 모드에서 제2 심볼 또는 값을 저장하도록 동작 가능하고,
    상기 제1의 비휘발성 메모리 소자의 제1 단자와 상기 제2의 비휘발성 메모리 소자의 제1 단자를 연결하는 상기 노드에 제1 비트 라인을 연결하는 것에 응답하여,
    상기 제1의 비휘발성 메모리 소자를 제2 임피던스 상태에서 제1 임피던스 상태로 트랜지션하도록 제1 기록 동작에서 상기 제1의 비휘발성 메모리 소자의 상기 제1 단자 및 상기 제1의 비휘발성 메모리 장치의 제2 단자를 가로질러 제1 프로그래밍 신호를 인가하고,
    상기 제2의 비휘발성 메모리 소자를 상기 제1 임피던스 상태에서 제2 임피던스 상태로 트랜지션하도록 상기 제1 기록 동작에서 상기 제2의 비휘발성 메모리 소자의 상기 제1 단자와 상기 제2의 비휘발성 메모리 소자의 제2 단자를 가로 질러 제2 프로그래밍 신호를 인가하고,
    적어도 상기 제1의 비휘발성 메모리 소자 및 제2의 비휘발성 메모리 소자는 상관 전자 물질(CEM)로 형성되고,
    상기 제2 프로그래밍 신호는 제2의 비휘발성 메모리 소자가 제2 임피던스 상태에서 제1 임피던스 상태로 되는 후속하는 트랜지션에 대한 임계 전류 밀도를 설정하는, 제2의 비휘발성 메모리 소자의 CEM의 전류 밀도를 부여하는 것을 특징으로 하는 방법.
  10. 삭제
  11. 제9 항에 있어서, 상기 제1 프로그래밍 신호의 제1 기록 전류의 크기는 상기 제2 프로그래밍 신호의 제2 기록 전류의 크기보다 크고, 상기 제1 프로그래밍의 제1 기록 전압의 크기는 상기 제2 프로그래밍 신호의 제2 기록 전압의 크기보다 작은 것을 특징으로 하는 방법.
  12. 제11 항에 있어서,
    제2 심볼 또는 값을 저장하기 위해, 제2 기록 동작에서 제1 비트 라인을 상기 제1의 비휘발성 메모리 소자의 상기 제1 단자 및 상기 제2의 비휘발성 메모리 소자의 상기 제1 단자에 연결하는 단계로서, 상기 제2 기록 동작은 상기 제1의 비휘발성 메모리 소자를 제2 임피던스 상태로 놓기 위해 제3 프로그래밍 신호를 상기 제1의 비휘발성 메모리 소자의 상기 제1 단자와 상기 제1의 비휘발성 메모리 소자의 상기 제2 단자를 가로 질러 인가하고, 상기 제2 기록 동작은 상기 제2의 비휘발성 메모리 소자를 제1 임피던스 상태로 놓기 위해 제4 프로그래밍 신호를 상기 제2의 비휘발성 메모리 소자의 상기 제1 단자와 상기 제2의 비휘발성 메모리 소자의 상기 제2 단자를 가로 질러 인가하는, 상기 연결하는 단계;
    를 더 포함하는 것을 특징으로 하는 방법.
  13. 제12 항에 있어서, 상기 제3 프로그래밍 신호의 제3 기록 전류의 크기는 상기 제4 프로그래밍 신호의 제3 기록 전류의 크기보다 작고, 상기 제3 프로그래밍의 제3 기록 전압의 크기는 상기 제4 프로그래밍 신호의 제4 기록 전압의 크기보다 작은 것을 특징으로 하는 방법.
  14. 제9 항 및 제11항 내지 제13 항 중 어느 한 항에 있어서, 상기 제1의 비휘발성 메모리 소자의 상기 제1 단자 및 상기 제2의 비휘발성 메모리 소자의 상기 제1 단자에서의 전압에 응답하여 판독 동작에서 제2 비트 라인을 기준 노드로부터 분리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제9 항 및 제11항 내지 제13 항 중 어느 한 항에 있어서, 상기 제1의 비휘발성 메모리 소자의 상기 제1 단자 및 상기 제2의 비휘발성 메모리 소자의 상기 제1 단자에서의 전압에 응답하여 판독 동작에서 제2 비트 라인을 기준 노드에 연결하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제14 항에 있어서, 상기 판독 동작 동안 상기 제1의 비휘발성 메모리 소자의 상기 제2 단자와 상기 제2의 비휘발성 메모리 소자의 상기 제2 단자 사이에 설정 전압을 유지하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제9 항 및 제11항 내지 제13 항 중 어느 한 항에 있어서, 상기 제1의 비휘발성 메모리 소자는 제1 CeRAM 엘리먼트를 포함하고, 상기 제2의 비휘발성 메모리 소자는 제2 CeRAM 엘리먼트를 포함하는 것을 특징으로 하는 방법.
  18. 제9 항 및 제11항 내지 제13 항 중 어느 한 항에 있어서, 상기 제1의 비휘발성 메모리 소자는 제1 CES 엘리먼트를 포함하고, 상기 제2의 비휘발성 메모리 소자는 제2 CES 엘리먼트를 포함하는 것을 특징으로 하는 방법.
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