KR102614377B1 - Cim 기반 lcc를 구비한 메모리 디바이스 - Google Patents

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Abstract

본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스는, 6T 셀(cell) 기반 LCC(local computing cell)를 이용하는 CIM(computing-in-memory) 구조의 메모리를 통해, 로컬 비트 라인(local bit line, LBL)의 기생 커패시턴스(parasitic cap)의 비율(ratio)를 통해 멀티 비트 입력(multi bit input) 연산을 구현할 수 있어, 별도의 전압 도메인(domain)과 DAC가 필요한 문제를 해결할 수 있고, 트랜지스터의 동작 영역에 관계없이 입력(input) 전압을 만들어서 넓은 동적 범위(dynamic range)를 얻을 수 있으며, 커패시터 커플링(capacitive coupling)을 사용하여 충전 공유(charge sharing)에 필요한 추가적인 트랜지스터를 제거하고 이를 통해 면적을 줄일 수 있다.

Description

CIM 기반 LCC를 구비한 메모리 디바이스{Memory device having local computing cell based on computing-in-memory}
본 발명은 CIM 기반 LCC를 구비한 메모리 디바이스에 관한 것으로서, 더욱 상세하게는 CIM(computing-in-memory) 기반의 LCC(local computing cell)를 구비하는, 메모리 디바이스에 관한 것이다.
딥러닝에서 많은 양의 데이터 처리가 필요해짐에 따라, 연산(computing)에서 발생하는 파워(power) 및 딜레이 오버헤드(delay overhead)보다 메모리 데이터 액세스(memory data access)및 트랜스퍼(transfer)에서 발생하는 파워 및 딜레이 오버헤드가 더 커지게 된다. 따라서, 이러한 오버헤드를 줄이기 위해 메모리에서 연산하는 기술인 CIM(Computing-in-Memory)가 개발되어 사용되고 있다.
그러나, 종래의 CIM 기술은 다음과 같은 한계가 있다.
- SRAM의 비트 라인(bit line, BL) 또는 워드 라인(word line, WL)의 전압 또는 전류를 이용한 아날로그 연산이므로 PVT(process/voltage/temperature) variation에 취약함.
- 이를 해결하기 위해 산업에서 주로 사용하는 6T SRAM이 아닌 10T, 8T+1C같은 새로운 셀(cell) 구조들이 제안되었지만, 셀 크기가 큰 문제가 있음.
- 셀 크기 문제를 해결하고자 셀은 6T를 사용하고 아날로그 연산을 위한 LCC(local computing cell)를 따로 두는 구조가 개발됨.
- 하지만 여전히 멀티 비트(multi bit) 연산을 위해 DAC 또는 별도의 전압 도메인(domain)이 필요하며 LCC 역시 추가적인 면적을 차지하는 문제가 있음.
이에 따라, 면적이 작으며 DAC 또는 별도의 전압 도메인이 불필요한 LCC 구조의 개발이 필요함.
도 1은 종래의 CIM 기반 LCC를 구비한 메모리의 일례를 설명하기 위한 도면이고, 도 2는 종래의 CIM 기반 LCC를 구비한 메모리의 다른 예를 설명하기 위한 도면이다.
도 1을 참조하면, 종래의 CIM(computing-in-memory) 기반 LCC(local computing cell)를 구비한 메모리의 일례(이하 '종래 기술 1'이라 한다)는 별도의 DAC가 필요하고, NMOS 동작 영역에 따른 동적 범위(dynamic range)가 감소하며, LCC 면적 오버헤드 문제가 있다.
- 종래 기술 1 : Z. Chen, Z. Yu, Q. Jin, Y. He, J. Wang, S. Lin, D. Li, Y. Wang, and K. Yang, "CAP-RAM: A charge-domain in-memory computing 6T-SRAM for accurate and precision-programmable CNN inference," IEEE Journal of Solid-State Circuits (JSSC), pp. 1924-1935, 2021. 참조
도 2를 참조하면, 종래의 CIM 기반 LCC를 구비한 메모리의 다른 예(이하 '종래 기술 2'라 한다)는 별도의 전압 도메인(domain)이 필요하고, NMOS 동작 영역에 따른 동적 범위(dynamic range)가 감소하며, LCC 면적 오버헤드 문제가 있다.
- 종래기술 2 : J.-W. Su, Y. C. Chou, R. Liu, T. W. Liu, and P. J. Lu, "A 28 nm 384kb 6T-SRAM computation-in-memory macro with 8b precision for AI edge chips," in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, Feb. 2021, pp. 250-252. 참조
본 발명이 이루고자 하는 목적은, 6T 셀(cell) 기반 LCC(local computing cell)를 이용하는 CIM(computing-in-memory) 구조의 메모리인, CIM 기반 LCC를 구비한 메모리 디바이스를 제공하는 데 있다.
본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 수 있다.
상기의 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스는, 6개의 트랜지스터로 구성되는 셀(cell)로 이루어지고, 워드 라인(word line, WL)이 분리되며, 로컬 비트 라인(local bit line, LBL)과 로컬 비트 라인 바(LBL ba, LBLb)로 구성된 로컬 비트 라인 페어(LBL pair)를 공유하고, 가중치(weight)를 저장하는 셀 어레이(cell array)부; 3개의 트랜지스터와 1개의 커패시터로 이루어지고, 상기 로컬 비트 라인(LBL)과 상기 로컬 비트 라인 바(LBLb) 사이에서 상기 셀 어레이부의 아래에 위치하는 LCC_MAC부; 및 상기 로컬 비트 라인(LBL)에 대응되는 글로벌 비트 라인(global bit line, GBL)과 상기 로컬 비트 라인(LBL)을 연결하는 제1 스위치 및 상기 로컬 비트 라인 바(LBLb)에 대응되는 글로벌 비트 라인 바(GBL ba, GBLb)와 상기 로컬 비트 라인 바(LBLb)를 연결하는 제2 스위치로 이루어지는 LCC_TG부;를 포함한다.
여기서, 상기 LCC_MAC부는, NMOS인 제1 트랜지스터, NMOS인 제2 트랜지스터, PMOS인 제3 트랜지스터 및 상기 커패시터로 이루어지고, 상기 커패시터는, 일단이 상기 로컬 비트 라인(LBL)에 연결되고, 타단이 SUM 라인에 연결되며, 상기 제1 트랜지스터는, 게이트(gate) 전극이 상기 로컬 비트 라인 바(LBLb)에 연결되고, 소스(source) 전극이 상기 로컬 비트 라인(LBL)에 연결되며, 드레인(drain) 전극이 상기 제2 트랜지스터의 소스(source) 전극과 연결되고, 상기 제2 트랜지스터는, 게이트(gate) 전극이 멀티플리케이션 신호(multiplication signal)와 연결되고, 소스(source) 전극이 상기 제1 트랜지스터의 드레인(drain) 전극과 연결되며, 상기 제3 트랜지스터는, 게이트(gate) 전극이 입력 신호(input signal)와 연결되고, 상기 제1 트랜지스터의 소스(source) 전극이 상기 로컬 비트 라인(LBL)과 연결되는 접점과 상기 커패시터의 일단 사이에 드레인(drain) 전극이 연결될 수 있다.
여기서, 상기 제3 트랜지스터의 게이트(gate) 전극이 연결된 입력 신호(input signal)의 값에 따라 상기 로컬 비트 라인(LBL)을 VDD로 충전(charge)하거나 0으로 유지하는 동작을 수행하고, VDD로 충전된 상기 로컬 비트 라인(LBL)의 개수에 따라 Vin을 생성하는 동작을 수행할 수 있다.
여기서, 상기 워드 라인(WL)이 온(on)되면, 상기 셀 어레이(cell array)부에 저장된 상기 가중치(weight)에 따라 상기 로컬 비트 라인 바(LBLb)를 방전(discharge)하거나 상기 로컬 비트 라인 바(LBLb)를 VDD로 유지하는 동작을 수행하고, 멀티플리케이션 신호(multiplication signal)가 온(on)되면, 상기 셀 어레이(cell array)부에 저장된 상기 가중치(weight)에 따라 상기 로컬 비트 라인(LBL)을 방전(discharge)하거나 상기 로컬 비트 라인(LBL)을 Vin으로 유지하는 동작을 수행하며, 모든 상기 로컬 비트 라인(LBL)을 VDD로 프리충전(precharge)하여 상기 커패시터와 커플링(coupling)하는 동작을 수행할 수 있다.
본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스에 의하면, 6T 셀(cell) 기반 LCC(local computing cell)를 이용하는 CIM(computing-in-memory) 구조의 메모리를 통해, 로컬 비트 라인(local bit line, LBL)의 기생 커패시턴스(parasitic cap)의 비율(ratio)를 통해 멀티 비트 입력(multi bit input) 연산을 구현할 수 있어, 별도의 전압 도메인(domain)과 DAC가 필요한 문제를 해결할 수 있다.
또한, 본 발명은 트랜지스터의 동작 영역에 관계없이 입력(input) 전압을 만들어서 넓은 동적 범위(dynamic range)를 얻을 수 있다.
또한, 본 발명은 커패시터 커플링(capacitive coupling)을 사용하여 충전 공유(charge sharing)에 필요한 추가적인 트랜지스터를 제거하고 이를 통해 면적을 줄일 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 CIM 기반 LCC를 구비한 메모리의 일례를 설명하기 위한 도면이다.
도 2는 종래의 CIM 기반 LCC를 구비한 메모리의 다른 예를 설명하기 위한 도면이다.
도 3은 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스를 설명하기 위한 도면이다.
도 4는 도 3에 도시한 메모리 디바이스의 상세 구성을 설명하기 위한 도면이다.
도 5는 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 DAC 동작을 설명하기 위한 도면으로, 2b 입력 신호의 예시를 나타낸다.
도 6은 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 DAC 동작을 설명하기 위한 도면으로, 로컬 비트 라인(LBL)과 글로벌 비트 라인(GBL)의 충전 공유(charge sharing)를 나타낸다.
도 7은 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 DAC 동작 시뮬레이션을 설명하기 위한 도면으로, 시뮬레이션 결과를 나타낸다.
도 8은 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 MAC 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 MAC 동작 시뮬레이션을 설명하기 위한 도면으로, 시뮬레이션 조건을 나타낸다.
도 10은 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 아키텍쳐 레이아웃(architecture layout)을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 명세서에서 각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, "가진다", "가질 수 있다", "포함한다" 또는 "포함할 수 있다"등의 표현은 해당 특징(예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.
또한, 본 명세서에 기재된 '~부'라는 용어는 소프트웨어 또는 FPGA(field-programmable gate array) 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터 구조들 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다.
이하에서 첨부한 도면을 참조하여 본 발명에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 바람직한 실시예에 대해 상세하게 설명한다.
먼저, 도 3 및 도 4를 참조하여 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스에 대하여 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스를 설명하기 위한 도면이고, 도 4는 도 3에 도시한 메모리 디바이스의 상세 구성을 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스(이하 '메모리 디바이스'라 한다)(100)는 6T 셀(cell) 기반 LCC(local computing cell)를 이용하는 CIM(computing-in-memory) 구조의 메모리에 대한 것이다.
즉, 종래의 LCC 구조의 별도의 전압 도메인(domain)과 DAC가 필요한 문제를 해결하기 위해, 본 발명은 로컬 비트 라인(local bit line, LBL)의 기생 커패시터(parasitic cap)의 비율(ratio)를 통해 멀티 비트 입력(multi bit input) 연산을 구현할 수 있다.
그리고, 본 발명은 트랜지스터의 동작 영역에 관계없이 입력(input) 전압을 만들어서 넓은 동적 범위(dynamic range)를 얻을 수 있다.
그리고, 종래의 구조들의 경우 충전 공유(charge sharing)를 통해 곱해진 값을 더해서 MAC 연산을 수행하지만, 본 발명은 커패시터 커플링(capacitive coupling)을 사용하여 충전 공유(charge sharing)에 필요한 추가적인 트랜지스터를 제거하고 이를 통해 면적을 줄일 수 있다.
이를 위해, 메모리 디바이스(100)는 셀 어레이부(110), LCC_TG부(120) 및 LCC_MAC부(130)를 포함할 수 있다.
셀 어레이부(110)는 6개의 트랜지스터로 구성되는 셀(cell)로 이루어지고, 워드 라인(word line, WL)이 분리되며, 로컬 비트 라인(local bit line, LBL)과 로컬 비트 라인 바(LBL ba, LBLb)로 구성된 로컬 비트 라인 페어(LBL pair)를 공유하고, 가중치(weight)를 저장할 수 있다.
LCC_TG부(120)는 로컬 비트 라인(LBL)에 대응되는 글로벌 비트 라인(global bit line, GBL)과 로컬 비트 라인(LBL)을 연결하는 제1 스위치(121) 및 로컬 비트 라인 바(LBLb)에 대응되는 글로벌 비트 라인 바(GBL ba, GBLb)와 로컬 비트 라인 바(LBLb)를 연결하는 제2 스위치(122)로 이루어질 수 있다.
즉, LCC_TG부(120)는 읽기 쓰기(read write)를 위해 사용되고, 멀티 비트 입력(multi bit input)을 생성할 수 있다.
LCC_MAC부(130)는 3개의 트랜지스터와 1개의 커패시터로 이루어지고, 로컬 비트 라인(LBL)과 로컬 비트 라인 바(LBLb) 사이에서 셀 어레이부(110)의 아래에 위치할 수 있다.
즉, LCC_MAC부(130)는 멀티 비트 입력(multi bit input)과 가중치(weight)를 곱하고 평균할 수 있다.
보다 자세히 설명하면, LCC_MAC부(130)는 NMOS인 제1 트랜지스터(131), NMOS인 제2 트랜지스터(132), PMOS인 제3 트랜지스터(133) 및 커패시터(134)로 이루어질 수 있다.
여기서, 커패시터(134)는 일단이 로컬 비트 라인(LBL)에 연결되고, 타단이 SUM 라인에 연결될 수 있다.
그리고, 제1 트랜지스터(131)는 게이트(gate) 전극이 로컬 비트 라인 바(LBLb)에 연결되고, 소스(source) 전극이 로컬 비트 라인(LBL)에 연결되며, 드레인(drain) 전극이 제2 트랜지스터(132)의 소스(source) 전극과 연결될 수 있다.
그리고, 제2 트랜지스터(132)는 게이트(gate) 전극이 멀티플리케이션 신호(multiplication signal) "mult"와 연결되고, 소스(source) 전극이 제1 트랜지스터(131)의 드레인(drain) 전극과 연결될 수 있다.
그리고, 제3 트랜지스터(133)는 게이트(gate) 전극이 입력 신호(input signal) "In"와 연결되고, 제1 트랜지스터(131)의 소스(source) 전극이 로컬 비트 라인(LBL)과 연결되는 접점과 커패시터(134)의 일단 사이에 드레인(drain) 전극이 연결될 수 있다.
그러면, 도 5 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 DAC 동작에 대하여 설명한다.
도 5는 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 DAC 동작을 설명하기 위한 도면으로, 2b 입력 신호의 예시를 나타내고, 도 6은 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 DAC 동작을 설명하기 위한 도면으로, 로컬 비트 라인(LBL)과 글로벌 비트 라인(GBL)의 충전 공유(charge sharing)를 나타내며, 도 7은 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 DAC 동작 시뮬레이션을 설명하기 위한 도면으로, 시뮬레이션 결과를 나타낸다.
도 5를 참조하면, 본 발명에 따른 메모리 디바이스(100)는 제3 트랜지스터(133)의 게이트(gate) 전극이 연결된 입력 신호(input signal) "In"의 값에 따라 로컬 비트 라인(LBL)을 VDD로 충전(charge)하거나 0으로 유지하는 동작을 수행할 수 있다.
도 6을 참조하면, 메모리 디바이스(100)는 VDD로 충전된 로컬 비트 라인(LBL)의 개수에 따라 Vin을 생성하는 동작을 수행할 수 있다. 이에 따라, 본 발명은 로컬 어레이(local array) 외부에 추가적인 DAC 회로 없이 DAC 동작을 수행할 수 있다.
본 발명에 따른 메모리 디바이스(100)의 DAC 동작 시뮬레이션 결과는 도 7 및 [표 1]과 같다.
Input code Mean(mV) Sigma(mV)
0000 0 -
0001 39 0.87
0010 89 0.83
0011 140 0.709
0100 191 0.62
0101 242 0.65
0110 294 0.59
0111 346 0.53
1000 400 0.576
1001 451 0.57
1010 504 0.6
1011 558 0.68
1100 612 0.71
1101 667 0.87
1110 722 0.86
1111 778 1.08
즉, 본 발명은 [표 2]에 도시된 바와 같이, 종래 기술 1 대비 동적 범위(dynamic range)를 개선하고, 리니어(linear)한 아웃풋(output)을 출력할 수 있다.
본 발명 종래 기술 1
Supply voltage 1V(1.2V) 1.2V
Dynamic range 0.8V(0.96V) 0.6V
그러면, 도 8 및 도 9를 참조하여 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 MAC 동작에 대하여 설명한다.
도 8은 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 MAC 동작을 설명하기 위한 도면이고, 도 9는 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 MAC 동작 시뮬레이션을 설명하기 위한 도면으로, 시뮬레이션 조건을 나타낸다.
도 8을 참조하면, 본 발명에 따른 메모리 디바이스(100)는 워드 라인(WL) "WL2" 온(on)되면, 셀 어레이(cell array)부(110)에 저장된 가중치(weight)에 따라 로컬 비트 라인 바(LBLb)를 방전(discharge)하거나 상기 로컬 비트 라인 바(LBLb)를 VDD로 유지하는 동작(도 8의 "step1")을 수행할 수 있다.
그런 다음, 메모리 디바이스(100)는 멀티플리케이션 신호(multiplication signal) "mult"가 온(on)되면, 셀 어레이(cell array)부(110)에 저장된 가중치(weight)에 따라 로컬 비트 라인(LBL)을 방전(discharge)하거나 로컬 비트 라인(LBL)을 Vin으로 유지하는 동작(도 8의 "step2")을 수행할 수 있다.
그런 다음, 메모리 디바이스(100)는 모든 로컬 비트 라인(LBL)을 VDD로 프리충전(precharge)하여 커패시터(134)와 커플링(coupling)하여 전하량을 유지하는 동작(도 8의 "step3")을 수행할 수 있다.
- C(Vin1 - VDD) + C(0 - VDD) = C(0 - Vout) + C(0 - Vout)
-> Vout = VDD - Vin1 / 2 (= W1 x Vin1 + W2 x Vin2)
본 발명에 따른 메모리 디바이스(100)의 MAC 동작을 도 9에 도시된 시뮬레이션 조건에서 수행한 결과는 [표 3]과 같다.
Weight=1의 개수 MAC 결과 V sum,ideal V sum,mean △V sum
0개 0 1000mV 1008mV -
1개 15 800mV 843mV 165mV
2개 30 600mV 678mV 165mV
3개 45 400mV 513mV 165mV
4개 60 200mV 348mV 165mV
[표 3]에서, 각 컬럼(column)의 입력(input)은 모두 15=1111(2)로 Vin=0.8V인 상황이다. 4개의 컬럼의 가중치(weight) 값 중 1의 개수를 변화시키면서 아래의 [수학식 1]을 이용하여 Vsum을 측정하였다.
Figure 112021137112923-pat00001
여기서, α는 SUM 라인의 금속 기생 커패시턴스(metal parasitic capacitance)를 나타낸다.
그러면, 도 10을 참조하여 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 아키텍쳐 레이아웃(architecture layout)에 대하여 설명한다.
도 10은 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 아키텍쳐 레이아웃(architecture layout)을 설명하기 위한 도면이다.
도 10을 참조하면, 본 발명에 따른 메모리 디바이스(100)의 아키텍쳐 레이아웃(architecture layout)의 일례는 아래와 같은 장점을 가지고 있다.
- 곱셈(multiplication)을 위한 LCC 부분 : 7T layout(3 PMOS + 4 NMOS) / 6T cell 대비 1.97배의 면적 오버헤드
- 커플링을 위한 MOM cap 구현 : SRAM cell 및 LCC layout에 사용되지 않는 상위 메탈(M5 ~ M7)사용 / LCC에 사용된 TR(즉, 커패시터) 위에 금속(metal)을 쌓아 올려 cap 구현 -> 추가적인 면적 오버헤드(area overhead) 없음
그러면, 본 발명의 바람직한 실시예에 따른 CIM 기반 LCC를 구비한 메모리 디바이스의 성능에 대하여 설명한다.
본 발명 종래 기술 1 종래 기술 2
Tech 65nm 65nm 28nm(65nm)
Schematic 도 4
8cell+1LCC		 도 1
8cell+1LCC		 도 2
32cell+1LCC
DAC 고려 X DAC 고려 28nm 65nm 예측
1 Local Area(um 2 ) 11.4 13.68 14.46 7.85 31.4
1 LCC Area(um 2 ) 1.97 3.76 4.54 1.72 6.87
1 Cell 면적 대비 x 1.7 x 3.04 x 3.66 x 9
별도의 DAC X O X
별도의 Voltage Domain X O O
Dynamic range(V) 0.8(@1V VDD)
0.96(@1.2V VDD)		 0.6(@1.2V VDD) VDD-2Vth
본 발명은 종래의 LCC 구조들 대비 약 40% 이상 감소된 면적으로 MAC 연산을 구현할 수 있다.
그리고, 본 발명은 6T SRAM cell을 사용하여 기존에 CIM에서 많이 사용되던 8T, 10T 셀들 보다 작은 면적을 가질 수 있다.
그리고, 본 발명은 DAC와 별도의 전압 도메인(domain)없이 리니어(linear)한 입력(input) 전압을 만들어 멀티 비트 입력(multi bit input) 연산을 가능하게 할 수 있다.
이에 따라, 본 발명은 종래기술 대비 아래와 같은 장점이 있다.
- 기존 10T, 8T를 사용하는 기술들 대비 산업에서 가장 많이 사용되는 6T SRAM을 사용하여 기존 SRAM 캐시 메모리(cache memory)에 적용되기 쉬움.
- 기존 기술들의 구조들은 면적이 크며 DAC같은 주변 회로가 추가적으로 필요하거나 추가적인 전압 도메인(domain)이 필요하지만, 본 발명은 이러한 오버헤드(overhead)가 추가적으로 발생하지 않음.
- 가장 넓은 동적 범위(dynamic range)를 얻을 수 있으며 이는 딥러닝 정확도 개선으로 이어질 수 있음.
- 종래 기술 대비 면적이 가장 작음.
그리고, 본 발명은 6T 셀을 사용하여 8T, 10T 등의 셀들보다 실용화에 더 용이하다. 본 발명은 LCC의 장점을 그대로 가져오면서(variation 감소), 작은 면적으로 구현하고 추가적인 주변 회로가 불필요하여 저면적 연산을 가능하게 한다. 본 발명은 메모리 내 연산을 통해 메모리 액세스(memory access) 횟수를 줄임으로써 전체 에너지(energy)를 감소시켜 저전력을 필요로 하는 에지 디바이스(edge device)에 적용하여 높은 성능을 얻을 수 있다. 따라서, 본 발명은 기존에 사용되는 SRAM 캐시 메모리에 적용되어 딥러닝 액셀레이터(accelerator)로써의 역할을 할 수 있으며, 특히 저면적, 저전력을 필요로 하는 에지 디바이스에 적용하여 높은 에너지 효율을 얻을 수 있다.
이상에서 설명한 본 발명의 실시예를 구성하는 모든 구성요소들이 하나로 결합하거나 결합하여 동작하는 것으로 기재되어 있다고 해서, 본 발명이 반드시 이러한 실시예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 그 모든 구성요소들이 각각 하나의 독립적인 하드웨어로 구현될 수 있지만, 각 구성요소들의 그 일부 또는 전부가 선택적으로 조합되어 하나 또는 복수개의 하드웨어에서 조합된 일부 또는 전부의 기능을 수행하는 프로그램 모듈을 갖는 컴퓨터 프로그램으로서 구현될 수도 있다. 또한, 이와 같은 컴퓨터 프로그램은 USB 메모리, CD 디스크, 플래쉬 메모리 등과 같은 컴퓨터가 읽을 수 있는 기록 매체(Computer Readable Media)에 저장되어 컴퓨터에 의하여 읽혀지고 실행됨으로써, 본 발명의 실시예를 구현할 수 있다. 컴퓨터 프로그램의 기록 매체로서는 자기기록매체, 광 기록매체 등이 포함될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다. 따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 메모리 디바이스,
110 : 셀 어레이부,
120 : LCC_TG부,
121 : 제1 스위치,
122 : 제2 스위치,
130 : LCC_MAC부,
131 : 제1 트랜지스터,
132 : 제2 트랜지스터,
133 : 제3 트랜지스터,
134 : 커패시터

Claims (4)

  1. 6개의 트랜지스터로 구성되는 셀(cell)로 이루어지고, 워드 라인(word line, WL)이 분리되며, 로컬 비트 라인(local bit line, LBL)과 로컬 비트 라인 바(LBL ba, LBLb)로 구성된 로컬 비트 라인 페어(LBL pair)를 공유하고, 가중치(weight)를 저장하는 셀 어레이(cell array)부;
    3개의 트랜지스터와 1개의 커패시터로 이루어지고, 상기 로컬 비트 라인(LBL)과 상기 로컬 비트 라인 바(LBLb) 사이에서 상기 셀 어레이부의 아래에 위치하는 LCC_MAC부; 및
    상기 로컬 비트 라인(LBL)에 대응되는 글로벌 비트 라인(global bit line, GBL)과 상기 로컬 비트 라인(LBL)을 연결하는 제1 스위치 및 상기 로컬 비트 라인 바(LBLb)에 대응되는 글로벌 비트 라인 바(GBL ba, GBLb)와 상기 로컬 비트 라인 바(LBLb)를 연결하는 제2 스위치로 이루어지는 LCC_TG부;
    를 포함하는 CIM 기반 LCC를 구비한 메모리 디바이스.
  2. 제1항에서,
    상기 LCC_MAC부는,
    NMOS인 제1 트랜지스터, NMOS인 제2 트랜지스터, PMOS인 제3 트랜지스터 및 상기 커패시터로 이루어지고,
    상기 커패시터는,
    일단이 상기 로컬 비트 라인(LBL)에 연결되고, 타단이 SUM 라인에 연결되며,
    상기 제1 트랜지스터는,
    게이트(gate) 전극이 상기 로컬 비트 라인 바(LBLb)에 연결되고, 소스(source) 전극이 상기 로컬 비트 라인(LBL)에 연결되며, 드레인(drain) 전극이 상기 제2 트랜지스터의 소스(source) 전극과 연결되고,
    상기 제2 트랜지스터는,
    게이트(gate) 전극이 멀티플리케이션 신호(multiplication signal)와 연결되고, 소스(source) 전극이 상기 제1 트랜지스터의 드레인(drain) 전극과 연결되며,
    상기 제3 트랜지스터는,
    게이트(gate) 전극이 입력 신호(input signal)와 연결되고, 상기 제1 트랜지스터의 소스(source) 전극이 상기 로컬 비트 라인(LBL)과 연결되는 접점과 상기 커패시터의 일단 사이에 드레인(drain) 전극이 연결되는,
    CIM 기반 LCC를 구비한 메모리 디바이스.
  3. 제2항에서,
    상기 제3 트랜지스터의 게이트(gate) 전극이 연결된 입력 신호(input signal)의 값에 따라 상기 로컬 비트 라인(LBL)을 VDD로 충전(charge)하거나 0으로 유지하는 동작을 수행하고,
    VDD로 충전된 상기 로컬 비트 라인(LBL)의 개수에 따라 Vin을 생성하는 동작을 수행하는,
    CIM 기반 LCC를 구비한 메모리 디바이스.
  4. 제3항에서,
    상기 워드 라인(WL)이 온(on)되면, 상기 셀 어레이(cell array)부에 저장된 상기 가중치(weight)에 따라 상기 로컬 비트 라인 바(LBLb)를 방전(discharge)하거나 상기 로컬 비트 라인 바(LBLb)를 VDD로 유지하는 동작을 수행하고,
    멀티플리케이션 신호(multiplication signal)가 온(on)되면, 상기 셀 어레이(cell array)부에 저장된 상기 가중치(weight)에 따라 상기 로컬 비트 라인(LBL)을 방전(discharge)하거나 상기 로컬 비트 라인(LBL)을 Vin으로 유지하는 동작을 수행하며,
    모든 상기 로컬 비트 라인(LBL)을 VDD로 프리충전(precharge)하여 상기 커패시터와 커플링(coupling)하는 동작을 수행하는,
    CIM 기반 LCC를 구비한 메모리 디바이스.
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