KR102610528B1 - 프린팅 횟수에 따른 가변 스위칭 전압 임계값을 갖는 상보적인 인버터 - Google Patents
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Abstract
본 개시의 일 양상으로, 상보적인(complementary) 인버터에 있어서, 기판; 상기 기판 상에 배치되는 절연체층; 상기 절연체층 상에 서로 이격되어 배치되는 제1 전극, 제2 전극 및 제3 전극; 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 n형 반도체; 및 상기 제2 전극 및 상기 제3 전극 사이에 배치되는 p형 반도체를 포함하고, 상기 p형 반도체는 CNT(carbon nanotube)에 프린팅 기법을 N번 - 여기서, N은 1 이상의 자연수임 -; 수행하여 적층되고, 상기 인버터의 스위칭 전압 임계 값은 상기 N에 따라 조절되는, 인버터이다.
Description
본 개시 (present disclosure)는 프린팅 횟수에 따른 가변 스위칭 전압 임계값을 갖는 상보적인 인버터에 관한 것이다.
상보적인 회로(complementary circuit)는 낮은 정적 전력 소비와 높은 잡음 내성으로 인해 수십년 동안 대부분의 집적 회로에서 널리 사용되었다. 다양한 상보적 논리 게이트들 중에서, n형과 p형 전계 효과 트랜지스터(FETs, field-effect transistors)로 구성된 상보적인 인버터는 디지털 전자 장치에서 가장 기본적인 구성 블록이다.
노이즈 마진이 큰 인버터 회로를 구현하기 위하여, 서로 비슷한 성능을 나타내는 n형 및 p형 반도체를 사용하는 것이 필요하다. 성능이 불균일한 n형 및 p형 반도체가 사용되는 경우, 성능 보상을 위하여 n-FET 및 p-FET에 서로 다른 채널 폭을 사용한다. n-FET 및 p-FET 전류를 매칭시켜 스위칭 임계 전압이 VDD/2에 있을 때 균형 잡힌 잡음 마진이 달성될 수 있다. 그러나, 채널 폭이 클수록 장치의 크기가 커진다는 문제가 있다.
본 개시의 다양한 예들은 특히 p채널 적층에 사용되는 프린팅 기법의 횟수를 조절하여 스위칭 임계 전압 값을 조절할 수 있는 상보적인 인버터를 제공하기 위함이다.
본 개시의 다양한 예들에서 이루고자 하는 기술적 과제들은 이상에서 언급한 사항들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 이하 설명할 본 개시의 다양한 예들로부터 당해 기술분야에서 통상의 지식을 가진 자에 의해 고려될 수 있다.
본 개시의 일 양상으로, 상보적인(complementary) 인버터에 있어서, 기판; 상기 기판 상에 배치되는 절연체층; 상기 절연체층 상에 서로 이격되어 배치되는 제1 전극, 제2 전극 및 제3 전극; 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 n형 반도체; 및 상기 제2 전극 및 상기 제3 전극 사이에 배치되는 p형 반도체를 포함하고, 상기 p형 반도체는 CNT(carbon nanotube)에 프린팅 기법을 N번 - 여기서, N은 1 이상의 자연수임 -; 수행하여 적층되고, 상기 인버터의 스위칭 전압 임계 값은 상기 N에 따라 조절되는, 인버터이다.
예를 들어, 인버터의 스위칭 전압 임계 값은 상기 N이 증가함에 따라 증가할 수 있다.
예를 들어, 상기 프린팅 기법은 상기 CNT가 0.1mg/ml의 농도로 1-사이클로헥실-2-피롤리돈(1-cyclohexyl-2-pyrrolidone)에 분산된 잉크에 기초하여 상기 p형 반도체를 적층하고, 상기 N은 8일 수 있다.
예를 들어, 상기 p형 반도체의 채널의 두께 및 밀도 중 적어도 하나는 상기 N이 증가함에 따라 증가하되, 상기 p형 반도체의 채널의 길이 및 폭은 상기 N이 증가함에 따라 유지될 수 있다.
예를 들어, 상기 인버터의 스위칭 전압 임계 값의 조절 폭은 상기 프린팅 기법에 사용되는 잉크의 농도에 따라 조절될 수 있다.
예를 들어, 상기 인버터의 스위칭 전압 임계 값의 조절 폭은 상기 잉크의 농도가 감소됨에 따라 감소할 수 있다.
예를 들어, 상기 n형 반도체는 이황화몰리브덴(MoS2)일 수 있다.
예를 들어, 상기 n형 반도체는 상기 프린팅 기법을 M번 - 여기서, M은 1 이상의 자연수임 -; 수행하여 적층되고, 상기 인버터의 스위칭 전압 임계 값은 상기 M이 증가함에 따라 감소할 수 있다.
예를 들어, 상기 기판 상에 배치되는 게이트 전극을 더 포함하고, 상기 제1 전극에는 접지가 연결되고, 상기 제2 전극에는 출력 전압이 출력되고, 상기 제3 전극에는 공급 전압이 인가되고, 상기 게이트 전극에는 입력 전압이 인가될 수 있다.
본 개시의 다른 일 양상으로, 상보적인(complementary) 인버터에 있어서, p채널이 형성되는 p형 트랜지스터; 및 상기 p형 트랜지스터와 전기적으로 연결되고, n채널이 형성되는 n형 트랜지스터를 포함하고, 상기 p채널은 CNT(carbon nanotube)에 프린팅 기법을 N번 - 여기서, N은 1 이상의 자연수임 -; 수행하여 적층되고, 상기 인버터의 스위칭 전압 임계 값은 상기 N에 따라 조절되는, 인버터이다.
예를 들어, 상기 p채널의 두께 및 밀도 중 적어도 하나는 상기 N이 증가함에 따라 증가하되, 상기 p채널의 길이 및 폭은 상기 N이 증가함에 따라 유지될 수 있다.
예를 들어, 상기 p형 트랜지스터의 소스에는 공급 전압이 인가되고, 상기 n형 트랜지스터의 소스에는 접지가 연결되고, 상기 p형 트랜지스터의 드레인 및 상기 n형 트랜지스터의 드레인에는 출력 전압이 출력되고, 상기 p형 트랜지스터의 게이트 및 상기 n형 트랜지스터의 게이트에는 입력 전압이 인가될 수 있다.
예를 들어, 상기 인버터의 스위칭 전압 임계 값의 조절 폭은 상기 프린팅 기법에 사용되는 잉크의 농도에 따라 조절될 수 있다.
상술한 본 개시의 다양한 예들은 본 개시의 바람직한 예들 중 일부에 불과하며, 본 개시의 다양한 예들의 기술적 특징들이 반영된 여러 가지 예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 개시의 다양한 예들에 따르면 다음과 같은 효과가 있다.
본 개시의 다양한 예들에 따르면, 특히 p채널 적층에 사용되는 프린팅 기법의 횟수를 조절하여 스위칭 임계 전압 값을 조절할 수 있는 상보적인 인버터가 제공될 수 있다.
본 개시의 다양한 예들로부터 얻을 수 있는 효과들은 이상에서 언급된 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 이하의 상세한 설명을 기반으로 당해 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다.
이하에 첨부되는 도면들은 본 개시의 다양한 예들에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 본 개시의 다양한 예들을 제공한다. 다만, 본 개시의 다양한 예들의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시예로 구성될 수 있다. 각 도면에서의 참조 번호 (reference numerals) 들은 구조적 구성요소 (structural elements) 를 의미한다.
도 1은 본 개시의 일 예에 따른 상보적인 인버터의 단면도이다.
도 2a 내지 도 2b는 본 개시의 일 예에 따른 p형 반도체를 포함하는 p-FET의 특성 그래프를 도시한 것이다.
도 3a 내지 도 3b는 본 개시의 일 예에 따른 n형 반도체를 포함하는 n-FET의 특성 그래프를 도시한 것이다.
도 4는 본 개시의 일 예에 따른 인버터의 특성 그래프를 도시한 것이다.
도 5는 본 개시의 일 예에 따른 인버터의 회로도를 도시한 것이다.
도 1은 본 개시의 일 예에 따른 상보적인 인버터의 단면도이다.
도 2a 내지 도 2b는 본 개시의 일 예에 따른 p형 반도체를 포함하는 p-FET의 특성 그래프를 도시한 것이다.
도 3a 내지 도 3b는 본 개시의 일 예에 따른 n형 반도체를 포함하는 n-FET의 특성 그래프를 도시한 것이다.
도 4는 본 개시의 일 예에 따른 인버터의 특성 그래프를 도시한 것이다.
도 5는 본 개시의 일 예에 따른 인버터의 회로도를 도시한 것이다.
이하, 본 발명에 따른 구현들을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 구현을 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 구현 형태를 나타내고자 하는 것이 아니다. 이하의 상세한 설명은 본 발명의 완전한 이해를 제공하기 위해서 구체적 세부사항을 포함한다. 그러나 당업자는 본 개시가 이러한 구체적 세부사항 없이도 실시될 수 있음을 안다.
몇몇 경우, 본 개시의 개념이 모호해지는 것을 피하기 위하여 공지의 구조 및 장치는 생략되거나, 각 구조 및 장치의 핵심기능을 중심으로 한 블록도 형식으로 도시될 수 있다. 또한, 본 개시 전체에서 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하여 설명한다.
본 발명의 개념에 따른 다양한 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 다양한 예들을 도면에 예시하고 본 개시에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 다양한 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 개시의 다양한 예에서, “/” 및 “,”는 “및/또는”을 나타내는 것으로 해석되어야 한다. 예를 들어, “A/B”는 “A 및/또는 B”를 의미할 수 있다. 나아가, “A, B”는 “A 및/또는 B”를 의미할 수 있다. 나아가, “A/B/C”는 “A, B 및/또는 C 중 적어도 어느 하나”를 의미할 수 있다. 나아가, “A, B, C”는 “A, B 및/또는 C 중 적어도 어느 하나”를 의미할 수 있다.
본 개시의 다양한 예에서, “또는”은 “및/또는”을 나타내는 것으로 해석되어야 한다. 예를 들어, “A 또는 B”는 “오직 A”, “오직 B”, 및/또는 “A 및 B 모두”를 포함할 수 있다. 다시 말해, “또는”은 “부가적으로 또는 대안적으로”를 나타내는 것으로 해석되어야 한다.
본 개시에서 사용한 용어는 단지 특정한 다양한 예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 개시에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 이하, 본 개시의 다양한 예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 개시의 일 예에 따른 상보적인 인버터의 단면도이다.
도 1을 참조하면, 본 개시의 일 예에 따른 상보적인 인버터(10)는 기판(100), 절연체층(200), 제1 전극(310) 내지 제3 전극(330), n형 반도체(400) 및 p형 반도체(500)를 포함한다.
기판(100)은 일 면에 절연체층(200), 제1 전극(310) 내지 제3 전극(330), n형 반도체(400) 및 p형 반도체(500)가 배치된다. 기판(100)은 반도체 기판(예를 들어, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판 등)일 수 있으며, 반도체 기판은 n형 또는 p형 불순물로 도핑될 수 있다.
절연체층(200)은 기판(100)의 일 면 상에 배치된다. 예를 들어, 절연체층(200)은 하프늄 산화물(HfO2), 하프늄 실리 케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 하프늄 알루미늄 산화물 (HfAlO3)란탄 산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 티타늄 산화물(TiO2), 바륨 스트론튬 티타 늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미 늄 산화물(Al2O3), 탄탈륨산화물(Ta2O3) 및 납 스칸듐 탄탈륨 산화물(PbScTaO) 중 적어도 하나의 물질로 이루어질 수 있다.
제1 전극(310) 내지 제3 전극(330)은 절연체층(200)의 일 면 상에 서로 이격되어 배치된다. 제1 전극(310) 내지 제3 전극(330)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 이루어질 수 있다.
제1 전극(310)에는 접지(GND)가 연결될 수 있다. 제1 전극(310)은 p형 트랜지스터(T1)의 소스 전극에 대응될 수 있다.
제2 전극(320)에는 출력 전압이 출력될 수 있다. 제2 전극(320)은 p형 트랜지스터(T1) 및 n형 트랜지스터(T2) 각각의 드레인 전극에 대응될 수 있다.
제3 전극(330)에는 공급 전압(VDD)이 인가될 수 있다. 제3 전극(330)은 p형 트랜지스터(T1) 및 n형 트랜지스터(T2) 각각의 게이트 전극에 대응될 수 있다.
본 개시의 일 예에 따른 상보적인 인버터(10)는 기판(100) 상에 배치되는 게이트 전극(미도시)을 더 포함할 수도 있다. 게이트 전극(미도시)에는 입력 전압이 인가될 수 있다.
예를 들어, 게이트 전극(미도시)은 탑 게이트(top gate) 방식에 의해 적층되는 경우 별도의 절연막(미도시)를 사이에 두고 제1 전극(310) 내지 제3 전극(330) 상에 배치될 수 있다. 예를 들어, 게이트 전극(미도시)은 바텀 게이트(bottom gate) 방식에 의해 적층되는 경우 기판(100)의 하단에 배치될 수 있다.
n형 반도체(400)는 제1 전극(310) 및 제2 전극(320) 사이에 배치된다. n형 반도체(400)에는 n채널이 형성된다. 예를 들어, n형 반도체(400)는 이황화몰리브덴(MoS2)일 수 있다. 또는, n형 반도체(400)는 InGaZnO, ZnO, ZnSnO, InO 등 다양한 종류의 산화물 반도체, 단분자 및 고분자유기물 반도체 및 반도체 나노와이어로 이루어질 수 있다.
n형 반도체(400)는 기판(100) 상에 CVD(chemical vapor deposition) 등을 통해 증착될 수 있다. 또는, n형 반도체(400)는 기판(100) 상에 프린팅 기법을 수행하여 적층될 수 있다. 프린팅 기법은 예를 들어 잉크젯 프린팅(inkjet printing) 기법일 수 있다.
p형 반도체(500)는 제2 전극(320) 및 제3 전극(330) 사이에 배치된다. p형 반도체(500)에는 p채널이 형성된다. p채널은 n채널 보다 상대적으로 낮은 전하 이동도를 갖는 채널일 수 있다. 예를 들어, p형 반도체(500)는 CNT(carbon nanotube)일 수 있으며, 바람직하게는 SWCNT(single-walled carbon nanotube)일 수 있으며, SWCNT일 경우 SWCNT의 직경은 예를 들어 1nm일 수 있다.
p형 반도체(500)는 CNT에 프린팅 기법을 수행하여 적층될 수 있다. 프린팅 기법은 예를 들어 잉크젯 프린팅 기법일 수 있다. p형 반도체(500)가 SWCNT일 때, 프린팅 기법에 의해 랜덤 네트워크 형태로 기판(100) 상에 적층될 수 있다.
본 개시의 일 예에 따른 상보적인 인버터(10)는 p형 반도체(500)의 프린팅 기법에 사용되는 프린팅 횟수 N(여기서, N은 1 이상의 자연수) 및/또는 잉크의 농도 중 적어도 하나에 기초하여 스위칭 전압 임계 값이 조절될 수 있다. 이하에서는, p형 반도체(500)의 프린팅 기법에 사용되는 프린팅 횟수 N 및/또는 잉크의 농도에 따른 스위칭 전압 임계 값의 조절에 대하여 구체적으로 설명한다.
본 개시에서, 프린팅 횟수는 기 설정된 잉크의 농도 및/또는 양이 모두 사용되어 기판(100) 상에 적층되는 것을 기준으로 정의될 수 있다. 프린팅 기법에 사용되는 잉크의 농도는 CNT 및 1-사이클로헥실-2-피롤리돈(1-cyclohexyl-2-pyrrolidone)의 비율로 정의될 수 있다. 예를 들어, 상술한 잉크의 농도 및/또는 양이 각각 기 설정된 값을 가질 때, 모든 잉크가 프린팅 기법에 의해 증착되는 경우가 프린팅 횟수 1회에 대응될 수 있다.
본 개시의 일 예에 따르면, 인버터(10)의 스위칭 전압 임계 값은 N에 따라 조절될 수 있다. 다시 말해서, 인버터(10)의 스위칭 전압 임계 값은 p형 반도체(500) 증착 시 사용되는 프린팅 기법의 프린팅 횟수 N에 따라 조절될 수 있다.
일 실험예로, CNT가 0.1mg/ml의 농도로 1-사이클로헥실-2-피롤리돈에 분산된 잉크를 사용하여 N을 각각 2, 4, 6 및 8로 증가시켜 p채널을 형성시킨 p형 트랜지스터(T1)의 특성을 확인하였다. 이때, 공급 전압(VDD)은 2V이다.
도 2a 내지 도 2b는 본 개시의 일 예에 따른 p형 반도체를 포함하는 p-FET의 특성 그래프를 도시한 것이고, 도 3a 내지 도 3b는 본 개시의 일 예에 따른 n형 반도체를 포함하는 n-FET의 특성 그래프를 도시한 것이다. 구체적으로, 도 2a는 VGS가 -2V일 때, 도 2b는 VDS가 -0.1V일 때의 p-FET의 특성 그래프이고, 도 3a는 VGS가 0V에서 2V까지 0.5V 간격으로 증가할 때, 도 3b는 VDS가 0.1V일 때의 n-FET의 특성 그래프이다.
도 2a를 참조하면, p형 트랜지스터(T1)의 VD-ID 특성 곡선에서 ID 값은 N이 증가할수록 함께 증가하게 된다. 도 2a를 도 3a와 비교하면, N을 증가시켜 p채널을 증착시킬수록 동일한 크기의 VGS일 때의 ID 크기가 서로 유사해짐을 확인할 수 있다.
도 2b 및 도 3b를 참조하면, p형 트랜지스터(T1)의 VG-ID 특성 곡선은 N을 증가시킬수록 동일한 크기의 VDS일 때 온 전류(on current) 크기가 서로 유사해짐을 확인할 수 있다.
상술한 일 실험예에서와 같이, 본 개시에 따라 p형 반도체(500)의 프린팅 횟수 N을 증가시킬 경우 전하 이동도가 점차 유사해지는 것을 확인할 수 있고, 이에 따라 p형 트랜지스터(T1) 및 n형 트랜지스터(T2)의 성능이 매칭될 수 있다.
도 4는 본 개시의 일 예에 따른 인버터(10)의 특성 그래프를 도시한 것이다.
도 4를 참조하면, 일 실험예에 따라 N을 증가시키면 출력 전압(Vout) 및 입력 전압(Vin)이 스위칭되는 시점의 전압, 즉 스위칭 전압 임계 값이 변화하는 것을 확인할 수 있다. 예를 들어, 인버터(10)의 스위칭 전압 임계 값은 N이 증가함에 따라 증가하며, 노이즈 마진(noise margin)이 함께 향상된다.
스위칭 전압 임계 값은 상술한 바와 같이 N이 증가하여 p형 트랜지스터(T1) 및 n형 트랜지스터(T2)의 성능이 매칭됨에 따라 조절되는 것이다. 즉, 본 개시의 다양한 예들에 따라 N을 조절함으로써 인버터(10)의 스위칭 전압 임계 값이 조절될 수 있다. 일 실험예와 같이 CNT가 0.1mg/ml의 농도로 1-사이클로헥실-2-피롤리돈에 분산된 잉크가 프린팅 기법에 사용될 때, N = 8에서 스위칭 임계 전압 값이 공급 전압의 0.5배 값을 가지는 것을 확인할 수 있다. 즉, 일 실험예와 같이 CNT가 0.1mg/ml의 농도로 1-사이클로헥실-2-피롤리돈에 분산된 잉크가 프린팅 기법에 사용될 때 N은 바람직하게는 8일 수 있으며, N = 8인 경우 인버터(10)는 이상적인 인버터(10)의 스위칭 특성과 가장 유사한 스위칭 특성을 가질 수 있다.
본 개시의 일 예에 따르면, 상술한 바와 같이 N이 조절될 때 p채널의 길이 및 폭은 유지될 수 있다. 다시 말해서, p채널에 대한 프린팅 기법은 p채널의 길이 및 폭이 N과 관계없이 동일한 값을 갖도록 수행될 수 있다.
N이 증가, 즉 프린팅 횟수를 증가시켜 p형 반도체(500)를 증착하면 p채널의 두께 및 밀도 중 적어도 하나는 N이 증가함에 따라 증가한다. 따라서, 본 개시에 따르면 p채널의 길이 및 폭을 동일하게 유지하면서 N을 증가시킴으로써 p채널의 두께 및 밀도 중 적어도 하나를 증가시킬 수 있고, p채널의 두께 및 밀도 중 적어도 하나의 변화에 기초하여 트랜지스터 간 성능 매칭이 수행될 수 있다.
본 개시의 일 예에 따르면, 인버터(10)의 스위칭 전압 임계 값의 조절 폭은 p형 반도체(500)의 프린팅 기법에 사용되는 잉크의 농도에 따라 조절될 수 있다.
일 실험예로, 기준 잉크의 농도를 0.1mg/ml로 할 때, 잉크의 농도가 변하는 경우 기준 잉크의 농도와 동일한 트랜지스터 특성을 얻기 위한 N은 표 1과 같이 변동됨을 확인할 수 있었다.
| 잉크 농도(mg/ml) | 0.1 mg/ml 농도의 잉크 기준 동일 특성을 얻기 위한 프린팅 횟수(회) |
| 0.2 | a × 1/2(여기서, a는 0.1 mg/ml 농도의 잉크의 프린팅 횟수) |
| 0.15 | a × 2/3 |
| 0.05 | a × 2 |
즉, 본 개시에 따라 잉크 농도를 감소시킬수록 기준 잉크의 농도와 동일한 트랜지스터 특성을 얻기 위한 N이 증가하게 된다. 다시 말해서, 본 개시에 따라 보다 낮은 잉크 농도에 기초하여 p채널을 증착할 경우, 보다 다양한 특성을 갖는 트랜지스터 형성이 가능하다. 예를 들어, 잉크의 농도를 감소시키면 기준 잉크의 농도와 동일한 트랜지스터 특성을 얻기 위하여 보다 많은 프린팅 횟수가 요구되므로 인버터(10)의 스위칭 전압 임계 값의 조절 폭이 감소될 수 있고, 이에 따라 보다 세밀하게(fine) 스위칭 전압 임계 값이 조절될 수 있다.도 5는 본 개시의 일 예에 따른 인버터의 회로도를 도시한 것이다. 이하에서는, 앞서 설명한 부분과 중복되는 부분에 대한 상세한 설명은 생략한다.
도 5를 참조하면, 본 개시의 일 예에 따른 인버터(10)는 p채널이 형성되는 p형 트랜지스터(T1) 및 p형 트랜지스터(T1)와 전기적으로 연결되고, n채널이 형성되는 n형 트랜지스터(T2)를 포함한다. 여기서, p형 트랜지스터(T1)에 형성된 p채널은 상술한 바와 같이 CNT에 프린팅 기법을 N번 수행하여 적층된다. 본 개시에서, p형 트랜지스터(T1)는 풀업(pull up) 트랜지스터로도 칭해질 수 있고, n형 트랜지스터(T2)는 풀 다운(pull down) 트랜지스터로도 칭해질 수 있다.
p형 트랜지스터(T1)의 드레인(D1) 및 n형 트랜지스터(T2)의 드레인(D2)은 서로 연결되어 상보적인 인버터(10)를 형성하며, p형 트랜지스터(T1)의 드레인(D1) 및 n형 트랜지스터(T2)의 드레인(D2) 각각에는 출력 전압(Vout)이 출력된다.
p형 트랜지스터(T1)의 소스(S1)에는 공급 전압(VDD)이 인가되며, n형 트랜지스터(T2)의 소스(S2)에는 접지가 연결된다.
p형 트랜지스터(T1)의 게이트(G1) 및 n형 트랜지스터(T2)의 게이트(G2)에는 입력 전압(Vin)이 인가된다. 입력 전압이 하이(high) 레벨이면 p형 트랜지스터(T1)는 오프(OFF) 상태이고, n형 트랜지스터(T2)는 온(ON) 상태가 된다. 따라서, 출력 전압은 로우(low) 레벨이다. 입력 전압이 로우 레벨이면 p형 트랜지스터(T1)는 온 상태이고, n형 트랜지스터(T2)는 오프 상태가 된다. 따라서, 출력 전압은 하이 레벨이다.
출력 전압의 스위칭을 결정하는 스위칭 전압 임계 값은 상술한 바와 같이 N에 따라 조절된다.
예를 들어, 본 개시의 다양한 예들은 p형 트랜지스터(T1)의 p채널의 프린팅 횟수 N을 조절하여 스위칭 전압 임계 값을 조절할 수 있다. 스위칭 전압 임계 값은 N의 증가에 따라 함께 증가하며, 바람직하게는 스위칭 전압 임계 값이 이상적인 인버터(10)와 같이 동작 전압의 0.5배에 해당하는 값을 가질 때까지 N을 증가시킬 수 있다.
예를 들어, 본 개시의 다양한 예들은 p형 트랜지스터(T1)의 p채널의 프린팅 횟수 N을 증가시킴으로써 p채널의 두께 및 밀도 중 적어도 하나를 증가시키되, p채널의 길이 및 폭은 유지시킬 수 있다.
예를 들어, 본 개시의 다양한 예들은 프린팅 기법에 사용되는 잉크의 농도를 조절함으로써 인버터(10)의 스위칭 전압 임계 값의 조절 폭을 조절할 수 있다.
상술한 본 개시의 다양한 예들에 따른 상보적인 인버터(10)는 기존의 인버터(10)가 n형/p형 반도체 간 전하 이동도의 차이를 어느 하나의 반도체 채널의 폭을 조절함으로써 트랜지스터의 성능을 매칭시킨 것과 달리, 채널의 길이 및 폭을 그대로 유지하되 CNT의 프린팅 횟수를 증가시켜 채널의 두께 및/또는 밀도를 조절함으로써 트랜지스터의 성능을 매칭시킬 수 있다. 예를 들어, 본 개시의 다양한 예들에 따르면, CNT의 프린팅 횟수 증가 시 p채널의 전하 이동도 및 전류의 증가 정도가 극적으로 변화하고, 그에 따라 트랜지스터의 성능 매칭이 효율적으로 수행될 수 있다.
또는, 본 개시의 일 예에 따른 상보적인 인버터(10)는 n형 반도체(400)가 프린팅 기법에 의해 적층될 경우, n형 반도체(400)의 프린팅 횟수 M(여기서, M은 1 이상의 자연수)를 증가시켜 n형/p형 반도체 간 전하 이동도를 매칭시킬 수도 있다. 예를 들어, p형 반도체(500)의 전하 이동도가 n형 반도체(400)의 전하 이동도보다 큰 경우, n형 반도체(400)의 프린팅 횟수를 증가시킴에 따라 전하 이동도가 매칭될 수 있다.
n형 반도체(400)의 프린팅 횟수가 증가될 경우, 상보적인 인버터(10)의 스위칭 전압 임계 값은 점차 감소함으로써 VDD/2에 매칭될 수 있다.
또는, 인버터(10)의 스위칭 전압 임계 값의 조절 폭은 n형 반도체(400)의 프린팅 기법에 사용되는 잉크의 농도에 따라 조절될 수도 있다. 예를 들어, 보다 낮은 잉크 농도에 기초하여 n채널을 증착할 경우, 보다 다양한 특성을 갖는 트랜지스터 형성이 가능하다. 예를 들어, 잉크의 농도를 감소시키면 기준 잉크의 농도와 동일한 트랜지스터 특성을 얻기 위하여 보다 많은 프린팅 횟수가 요구되므로 인버터(10)의 스위칭 전압 임계 값의 조절 폭이 감소될 수 있고, 이에 따라 보다 세밀하게(fine) 스위칭 전압 임계 값이 조절될 수 있다.
상술한 본 개시의 다양한 예들에 따른 상보적인 인버터(10)는 프린팅 횟수를 조절하여 인버터(10)의 스위칭 전압 임계 값을 조절하거나, 또는 프린팅에 사용되는 잉크의 농도를 조절하여 스위칭 전압 임계 값의 조절 폭을 조절할 수 있다.
상술한 설명에서 제안 방식에 대한 일례들 또한 본 개시의 구현 방법들 중 하나로 포함될 수 있으므로, 일종의 제안 방식들로 간주될 수 있음은 명백한 사실이다. 또한, 상기 설명한 제안 방식들은 독립적으로 구현될 수 도 있지만, 일부 제안 방식들의 조합 (혹은 병합) 형태로 구현될 수 도 있다.
상술한 바와 같이 개시된 본 개시의 예들은 본 개시와 관련된 기술분야의 통상의 기술자가 본 개시를 구현하고 실시할 수 있도록 제공되었다. 상기에서는 본 개시의 예들을 참조하여 설명하였지만, 해당 기술 분야의 통상의 기술자는 본 개시의 예들을 다양하게 수정 및 변경시킬 수 있다. 따라서, 본 개시는 여기에 기재된 예들에 제한되려는 것이 아니라, 여기서 개시된 원리들 및 신규한 특징들과 일치하는 최광의 범위를 부여하려는 것이다.
10: 인버터
100: 기판 200: 절연체층
310: 제1 전극 320: 제2 전극
330: 제3 전극
400: n형 반도체 500: p형 반도체
100: 기판 200: 절연체층
310: 제1 전극 320: 제2 전극
330: 제3 전극
400: n형 반도체 500: p형 반도체
Claims (13)
- 상보적인(complementary) 인버터에 있어서,
기판;
상기 기판 상에 배치되는 절연체층;
상기 절연체층 상에 서로 이격되어 배치되는 제1 전극, 제2 전극 및 제3 전극;
상기 제1 전극 및 상기 제2 전극 사이에 배치되는 n형 반도체; 및
상기 제2 전극 및 상기 제3 전극 사이에 배치되는 p형 반도체를 포함하고,
상기 p형 반도체는 CNT(carbon nanotube)에 프린팅 기법을 N번 - 여기서, N은 1 이상의 자연수임 -; 수행하여 적층되고,
상기 인버터의 스위칭 전압 임계 값은 상기 N에 따라 조절되고,
상기 프린팅 기법은 상기 CNT가 0.1mg/ml의 농도로 1-사이클로헥실-2-피롤리돈(1-cyclohexyl-2-pyrrolidone)에 분산된 잉크에 기초하여 상기 p형 반도체를 적층하는,
인버터.
- 제1항에 있어서,
상기 인버터의 스위칭 전압 임계 값은 상기 N이 증가함에 따라 증가하는,
인버터.
- 제1항에 있어서,
상기 N은 8인,
인버터.
- 제1항에 있어서,
상기 p형 반도체의 채널의 두께 및 밀도 중 적어도 하나는 상기 N이 증가함에 따라 증가하되, 상기 p형 반도체의 채널의 길이 및 폭은 상기 N이 증가함에 따라 유지되는,
인버터.
- 제1항에 있어서,
상기 인버터의 스위칭 전압 임계 값의 조절 폭은 상기 프린팅 기법에 사용되는 잉크의 농도에 따라 조절되는,
인버터.
- 제5항에 있어서,
상기 인버터의 스위칭 전압 임계 값의 조절 폭은 상기 잉크의 농도가 감소됨에 따라 감소하는,
인버터.
- 제1항에 있어서,
상기 n형 반도체는 이황화몰리브덴(MoS2)인,
인버터.
- 제1항에 있어서,
상기 n형 반도체는 잉크젯 프린팅 기법을 M번 - 여기서, M은 1 이상의 자연수임 -; 수행하여 적층되고,
상기 인버터의 스위칭 전압 임계 값은 상기 M이 증가함에 따라 감소하는,
인버터.
- 제1항에 있어서,
상기 제1 전극에는 접지가 연결되고,
상기 제2 전극에는 출력 전압이 출력되고,
상기 제3 전극에는 공급 전압이 인가되는,
인버터.
- 상보적인(complementary) 인버터에 있어서,
p채널이 형성되는 p형 트랜지스터; 및
상기 p형 트랜지스터와 전기적으로 연결되고, n채널이 형성되는 n형 트랜지스터를 포함하고,
상기 p채널은 CNT(carbon nanotube)에 프린팅 기법을 N번 - 여기서, N은 1 이상의 자연수임 -; 수행하여 적층되고,
상기 인버터의 스위칭 전압 임계 값은 상기 N에 따라 조절되고,
상기 프린팅 기법은 상기 CNT가 0.1mg/ml의 농도로 1-사이클로헥실-2-피롤리돈(1-cyclohexyl-2-pyrrolidone)에 분산된 잉크에 기초하여 상기 p채널을 적층하는,
인버터.
- 제10항에 있어서,
상기 p채널의 두께 및 밀도 중 적어도 하나는 상기 N이 증가함에 따라 증가하되, 상기 p채널의 길이 및 폭은 상기 N이 증가함에 따라 유지되는,
인버터.
- 제10항에 있어서,
상기 p형 트랜지스터의 소스에는 공급 전압이 인가되고,
상기 n형 트랜지스터의 소스에는 접지가 연결되고,
상기 p형 트랜지스터의 드레인 및 상기 n형 트랜지스터의 드레인에는 출력 전압이 출력되고,
상기 p형 트랜지스터의 게이트 및 상기 n형 트랜지스터의 게이트에는 입력 전압이 인가되는,
인버터.
- 제10항에 있어서,
상기 인버터의 스위칭 전압 임계 값의 조절 폭은 상기 프린팅 기법에 사용되는 잉크의 농도에 따라 조절되는,
인버터.
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| KR1020210070209A KR102610528B1 (ko) | 2021-05-31 | 2021-05-31 | 프린팅 횟수에 따른 가변 스위칭 전압 임계값을 갖는 상보적인 인버터 |
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