KR102599913B1 - 표시 장치 - Google Patents

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KR102599913B1
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고지 구스노키
게이 다카하시
고우헤이 도요타카
가즈노리 와타나베
시게루 오노야
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 표시 품질이 높은 표시 장치를 제공하는 것을 목적으로 한다. 본 발명의 표시 장치는 화소 및 소스 드라이버 회로를 가진다. 화소는 제 1 트랜지스터(21), 제 2 트랜지스터(22), 용량 소자(25), 및 표시 소자(26)를 가진다. 소스 드라이버 회로는 제 1 배선(31) 및 제 2 배선(32)에 전기적으로 접속되어 있다. 제 1 배선(31)은 제 1 트랜지스터(21)를 통하여 용량 소자(25)의 한쪽 전극 및 표시 소자(26)의 한쪽 전극에 전기적으로 접속되어 있다. 제 2 배선(32)은 제 2 트랜지스터(22)를 통하여 용량 소자(25)의 다른 쪽 전극 및 표시 소자(26)의 다른 쪽 전극에 전기적으로 접속되어 있다.

Description

표시 장치
본 발명의 일 형태는 표시 장치 및 그것의 동작 방법에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 발명의 일 형태의 기술분야로서는, 반도체 장치, 표시 장치, 발광 장치, 표시 시스템, 전자 기기, 조명 장치, 입력 장치(예를 들어 터치 센서 등), 입출력 장치(예를 들어 터치 패널 등), 이들의 구동 방법, 또는 이들의 제조 방법을 일례로 들 수 있다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은, 반도체 장치라고 할 수 있는 경우가 있다. 또는, 이들은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
표시 디바이스로서 액정 디바이스를 사용한 표시 장치의 개발이 진행되고 있다. 일반적으로, 액정 디바이스는 직류 전압을 계속 공급하면 열화되기 쉬워지는 경향이 있다. 따라서, 표시 디바이스로서 액정 디바이스를 사용한 표시 장치에서는, 예를 들어 1프레임 기간마다 액정 디바이스에 인가하는 전압의 극성을 반전시키는 구동 방식('프레임 반전 구동법'이라고도 함)이 사용된다.
표시 장치를 프레임 반전 방식으로 구동하는 경우, 표시 장치에 화상을 표시하는 동안, 표시 디바이스의 공통 전극에 공급하는 전위를 일정하게 유지하는 구동 방식('공통 DC 구동법'이라고도 함)과, 공통 전극에 공급하는 전위의 극성을 예를 들어 1프레임 기간마다 반전시키는 구동 방식('공통 반전 구동법'이라고도 함)이 알려져 있다. 예를 들어, 특허문헌 1에는, 공통 반전 구동법에 의하여 동작하는 액정 표시 장치가 개시(開示)되어 있다.
일본 공개특허공보 특개평11-119193호
공통 DC 구동법에 의하여 표시 장치를 구동하는 경우, 표시 디바이스의 공통 전극에 접지 전위 등의 정전위를 공급한다. 따라서, 표시 디바이스의 화소 전극에 공급되는 전위와 공통 전극에 공급되는 전위의 차이를 크게 하기 위해서는, 화소 전극에 높은 전위를 공급할 필요가 있다. 한편, 공통 반전 구동법에 의하여 표시 장치를 구동하는 경우, 화소 전극에 공급되는 전위가 낮아도, 표시 디바이스의 화소 전극에 공급되는 전위와 공통 전극에 공급되는 전위의 차이를 크게 할 수 있다.
그러나, 공통 반전 구동법에 의하여 표시 장치를 구동하는 경우, 모든 표시 디바이스의 공통 전극에 공급되는 전위의 극성을 동시에 반전시키게 된다. 따라서, 공통 전극에 공급되는 전위의 극성을 반전시키고 나서부터 화상 데이터에 대응하는 전위가 화소 전극에 공급될 때까지의 기간이 화소마다 달라지기 때문에, 표시 불균일이 발생하여 표시 품질이 저하된다.
본 발명의 일 형태는, 표시 디바이스의 한쪽 전극에 공급되는 전위 및 표시 디바이스의 다른 쪽 전극에 공급되는 전위를 화소마다 제어할 수 있는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 표시 디바이스의 한쪽 전극에 공급되는 전위 및 표시 디바이스의 다른 쪽 전극에 공급되는 전위를 소스 드라이버 회로에 의하여 공급할 수 있는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 표시 불균일이 경감된 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 표시 디바이스에 고전압을 공급할 수 있는 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 표시 품질이 높은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 저소비전력의 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 저가격의 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 신뢰성이 높은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 소형의 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 신규 표시 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는, 상기 표시 장치의 동작 방법을 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는 반드시 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 명세서, 도면, 청구항의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는, 화소 및 소스 드라이버 회로를 가지는 표시 장치이고, 화소는 제 1 트랜지스터, 제 2 트랜지스터, 용량 소자, 및 표시 디바이스를 가지고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 용량 소자의 한쪽 전극에 전기적으로 접속되고, 용량 소자의 한쪽 전극은 표시 디바이스의 한쪽 전극에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 용량 소자의 다른 쪽 전극에 전기적으로 접속되고, 용량 소자의 다른 쪽 전극은 표시 디바이스의 다른 쪽 전극에 전기적으로 접속되고, 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 배선을 통하여 소스 드라이버 회로에 전기적으로 접속되고, 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 배선을 통하여 소스 드라이버 회로에 전기적으로 접속되어 있는 표시 장치이다.
또는 상기 형태에서, 소스 드라이버 회로는 제 2 배선에 제 1 전위 또는 제 2 전위를 공급하는 기능을 가지고, 소스 드라이버 회로를 제 1 저항 소자 및 제 2 저항 소자를 가지고, 제 1 저항 소자의 한쪽 단자에는 제 1 전위가 공급되고, 제 2 저항 소자의 한쪽 단자에는 제 2 전위가 공급되어도 좋다.
또는 상기 형태에서, 소스 드라이버 회로는 제 1 스위치 및 제 2 스위치를 가지고, 제 1 저항 소자의 한쪽 단자는 제 1 스위치의 한쪽 단자에 전기적으로 접속되고, 제 1 스위치의 다른 쪽 단자는 제 2 배선에 전기적으로 접속되고, 제 2 저항 소자의 한쪽 단자는 제 2 스위치의 한쪽 단자에 전기적으로 접속되고, 제 2 스위치의 다른 쪽 단자는 제 2 배선에 전기적으로 접속되어 있어도 좋다.
또는 상기 형태에서, 제 1 전위는 양의 전위이고, 제 2 전위는 음의 전위이어도 좋다.
또는 상기 형태에서, 제 1 전위의 절댓값과 제 2 전위의 절댓값은 동일 또는 대략 동일하여도 좋다.
또는 상기 형태에서, 제 1 트랜지스터의 게이트 및 제 2 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속되어 있어도 좋다.
또는 상기 형태에서, 표시 장치는 게이트 드라이버 회로를 가지고, 제 3 배선은 게이트 드라이버 회로에 전기적으로 접속되어 있어도 좋다.
또는 상기 형태에서, 표시 디바이스는 액정 디바이스이어도 좋다.
또는 상기 형태에서, 표시 디바이스는 수평 전계 방식이 적용된 액정 디바이스이어도 좋다.
또는 상기 형태에서, 표시 디바이스는 블루상을 나타내는 액정을 가져도 좋다.
또는 상기 형태에서, 제 1 트랜지스터 및 제 2 트랜지스터는 채널 형성 영역에 금속 산화물을 가지고, 금속 산화물은 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 가져도 좋다.
또는 상기 형태에서, 화소는 제 3 트랜지스터를 가지고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 표시 디바이스의 다른 쪽 전극에 전기적으로 접속되고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 공통 배선에 전기적으로 접속되어 있어도 좋다.
또는 상기 형태에서, 제 3 트랜지스터는 채널 형성 영역에 금속 산화물을 가지고, 금속 산화물은 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 가져도 좋다.
본 발명의 일 형태에 의하여, 표시 디바이스의 한쪽 전극에 공급되는 전위 및 표시 디바이스의 다른 쪽 전극에 공급되는 전위를 화소마다 제어할 수 있는 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 표시 디바이스의 한쪽 전극에 공급되는 전위 및 표시 디바이스의 다른 쪽 전극에 공급되는 전위를 소스 드라이버 회로에 의하여 공급할 수 있는 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 표시 불균일이 경감된 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 표시 디바이스에 고전압을 공급할 수 있는 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 표시 품질이 높은 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 저소비전력의 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 저가격의 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 신뢰성이 높은 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 소형의 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 신규 표시 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여, 상기 표시 장치의 동작 방법을 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 명세서, 도면, 청구항의 기재로부터, 이들 이외의 효과를 추출할 수 있다.
도 1은 화소의 일례를 도시한 도면.
도 2는 화소의 동작의 일례를 도시한 도면.
도 3은 화소의 일례를 도시한 도면.
도 4는 화소의 동작의 일례를 도시한 도면.
도 5는 화소의 일례를 도시한 도면.
도 6은 표시 장치의 일례를 도시한 도면.
도 7은 소스 드라이버 회로의 일례를 도시한 도면 및 패스 트랜지스터 로직 회로의 특성의 일례를 도시한 도면.
도 8은 소스 드라이버 회로의 일례를 도시한 도면 및 패스 트랜지스터 로직 회로의 특성의 일례를 도시한 도면.
도 9는 표시 장치의 일례를 도시한 도면.
도 10은 트랜지스터의 일례를 도시한 도면.
도 11은 트랜지스터의 일례를 도시한 도면.
도 12는 트랜지스터의 일례를 도시한 도면.
도 13은 트랜지스터의 일례를 도시한 도면.
도 14는 전자 기기의 일례를 도시한 도면.
도 15는 실시예 1에서 사용한 회로를 도시한 도면.
도 16은 실시예 1에서 사용한 화소를 도시한 도면.
도 17은 실시예 1에서의 계산 조건을 나타낸 도면.
도 18은 실시예 1에서의 계산 결과를 나타낸 도면.
실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 주지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다.
또한 이하에서 설명하는 발명의 구성에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략한다. 또한 같은 기능을 가지는 부분을 가리키는 경우에는, 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한 도면에 도시된 각 구성의 위치, 크기, 범위 등은 이해하기 쉽게 하기 위하여 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 그러므로, 개시된 발명은 도면에 개시된 위치, 크기, 범위 등에 반드시 한정되지는 않는다.
또한 '막'이라는 용어와 '층'이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있다. 또는 예를 들어 '절연막'이라는 용어를 '절연층'이라는 용어로 바꿀 수 있다.
본 명세서 등에서 금속 산화물(metal oxide)이란 넓은 의미에서 금속의 산화물을 말한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS FET라고 기재하는 경우에는 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터라고 바꿔 말할 수 있다.
또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 표시 장치에 대하여 도면을 사용하여 설명한다.
본 발명의 일 형태는 화소, 소스 드라이버 회로, 및 게이트 드라이버 회로를 가지는 표시 장치에 관한 것이다. 화소는 제 1 트랜지스터, 제 2 트랜지스터, 용량 소자, 및 표시 디바이스를 가진다. 소스 드라이버 회로는 제 1 배선 및 제 2 배선에 전기적으로 접속되어 있다. 제 1 배선은 제 1 트랜지스터를 통하여 용량 소자의 한쪽 전극 및 표시 디바이스의 한쪽 전극에 전기적으로 접속되어 있다. 제 2 배선은 제 2 트랜지스터를 통하여 용량 소자의 다른 쪽 전극 및 표시 디바이스의 다른 쪽 전극에 전기적으로 접속되어 있다. 게이트 드라이버 회로는 제 3 배선에 전기적으로 접속되어 있고, 제 3 배선은 제 1 트랜지스터 및 제 2 트랜지스터의 게이트에 전기적으로 접속되어 있다. 본 발명의 일 형태의 표시 장치에 제공된 화소를 상기 구성으로 함으로써, 표시 디바이스의 한쪽 전극에 공급하는 전위 및 표시 디바이스의 다른 쪽 전극에 공급하는 전위의 양쪽을 화소마다 제어할 수 있다.
여기서, 표시 디바이스로서 액정 디바이스를 사용할 수 있다. 또한 제 1 배선 및 제 2 배선은 신호선으로 할 수 있고, 제 3 배선은 주사선으로 할 수 있다.
소스 드라이버 회로는 제 1 배선에 화상 신호를 공급함으로써, 화상 신호에 대응하는 전위를 표시 디바이스의 한쪽 전극에 공급하는 기능을 가진다. 또한 소스 드라이버 회로는 제 2 배선에 제 1 전위 또는 제 2 전위를 공급함으로써, 제 1 전위 또는 제 2 전위를 표시 디바이스의 다른 쪽 전극에 공급하는 기능을 가진다. 여기서, 제 2 전위는 제 1 전위의 극성을 반전시킨 전위로 할 수 있다.
본 명세서 등에서, 극성을 반전시킨 전위란, 표시 디바이스에 인가하는 전압의 극성을 반전시키는 전위를 말한다. 예를 들어, 표시 디바이스의 다른 쪽 전극에 공급하는 전위를 제 1 전위 또는 제 2 전위로 하고, 제 1 전위를 표시 디바이스의 한쪽 전극에 공급되는 전위 이상의 전위로 하고, 제 2 전위를 표시 디바이스의 한쪽 전극에 공급되는 전위 이하의 전위로 하는 경우, 제 1 전위와 제 2 전위는 극성을 반전시킨 전위라고 할 수 있다.
또는, 기준 전위와의 대소 관계를 반대로 한 전위를, 극성을 반전시킨 전위라고 하는 경우가 있다. 예를 들어, 기준 전위를 접지 전위로 하면, 양과 음을 반대로 한 전위를, 극성을 반전시킨 전위라고 하는 경우가 있다.
예를 들어, 제 1 전위는 양의 전위로 할 수 있고, 제 2 전위는 음의 전위로 할 수 있다. 이 경우, 제 1 전위의 절댓값과 제 2 전위의 절댓값은 동일 또는 대략 동일하다고 할 수 있다. 여기서, 제 1 전위의 절댓값과 제 2 전위의 절댓값의 차이가 예를 들어 0.1V 이하인 경우에는, 제 1 전위의 절댓값과 제 2 전위의 절댓값은 대략 동일하다고 할 수 있다.
본 명세서 등에서, 표시 디바이스에 인가되는 전압이란, 상기 표시 디바이스의 한쪽 전극에 공급되는 전위와 상기 표시 디바이스의 다른 쪽 전극에 공급되는 전위의 전위차를 말한다. 또한 표시 디바이스에 인가되는 전압의 극성이 반전된다란, 예를 들어 표시 디바이스에 인가되는 전압이 양으로부터 음으로 전환되는 것, 또는 음으로부터 양으로 전환되는 것을 말한다.
본 발명의 일 형태에서는, 표시 장치가 프레임 반전 구동을 수행할 때, 표시 디바이스의 한쪽 전극에 공급되는 전위뿐만 아니라, 표시 디바이스의 다른 쪽 전극에 공급되는 전위도 전환한다. 이로써, 화상 신호에 대응하는 전위가 낮아도, 표시 디바이스의 한쪽 전극에 공급되는 전위만을 반전시킴으로써 프레임 반전 구동을 수행하는 경우보다 표시 디바이스에 인가되는 전압을 높게 할 수 있다. 따라서, 표시 디바이스에 높은 전압을 인가하는 경우에도, 본 발명의 일 형태의 표시 장치의 소비전력을 작게 할 수 있다. 또한 소스 드라이버 회로를 고내압으로 할 필요가 없으므로, 본 발명의 일 형태의 표시 장치를 저가격으로 할 수 있다.
본 명세서 등에서, 전압이 높다란, 전위차의 절댓값이 크다는 것을 말하는 경우가 있다. 또한 전압이 낮다란, 전위차의 절댓값이 작다는 것을 말하는 경우가 있다. 즉, 전압의 고저에 대하여 논의할 때, 전압의 극성을 고려하지 않는 경우가 있다.
상술한 바와 같이 본 발명의 일 형태의 표시 장치에서는, 표시 디바이스의 한쪽 전극에 공급하는 전위 및 표시 디바이스의 다른 쪽 전극에 공급하는 전위의 양쪽을 화소마다 제어할 수 있다. 이로써, 표시 디바이스의 다른 쪽 전극에 공급되는 전위를 전환하고 나서부터 상기 표시 디바이스의 한쪽 전극에 화상 신호에 대응하는 전위를 공급할 때까지의 기간을 화소들 간에서 동등하게 할 수 있다. 예를 들어, 본 발명의 일 형태의 표시 장치가 가지는 모든 화소에서, 표시 디바이스의 한쪽 전극에 화상 신호에 대응하는 전위가 공급되는 타이밍과, 표시 디바이스의 다른 쪽 전극에 공급되는 전위가 전환되는 타이밍을 일치시킬 수 있다. 이로써, 표시 디바이스의 다른 쪽 전극을 공통 전극으로 하는 경우보다, 표시 장치에 표시되는 화상의 표시 불균일을 경감할 수 있어 표시 품질을 높일 수 있다.
<1-1. 화소의 구성예 1>
도 1은 본 발명의 일 형태의 표시 장치에 사용할 수 있는 화소(11a)를 설명하는 도면이다. 화소(11a)는 트랜지스터(21), 트랜지스터(22), 용량 소자(25), 및 표시 디바이스(26)를 가진다. 표시 디바이스(26)로서 예를 들어 액정 디바이스를 사용할 수 있다.
트랜지스터(21)의 소스 및 드레인 중 한쪽은 용량 소자(25)의 한쪽 전극에 전기적으로 접속되어 있다. 용량 소자(25)의 한쪽 전극은 표시 디바이스(26)의 한쪽 전극에 전기적으로 접속되어 있다. 트랜지스터(22)의 소스 및 드레인 중 한쪽은 용량 소자(25)의 다른 쪽 전극에 전기적으로 접속되어 있다. 용량 소자(25)의 다른 쪽 전극은 표시 디바이스(26)의 다른 쪽 전극에 전기적으로 접속되어 있다.
여기서, 트랜지스터(21)의 소스 및 드레인 중 한쪽, 용량 소자(25)의 한쪽 전극, 및 표시 디바이스(26)의 한쪽 전극이 접속되어 있는 배선을 노드(N1)라고 한다. 또한 트랜지스터(22)의 소스 및 드레인 중 한쪽, 용량 소자(25)의 다른 쪽 전극, 및 표시 디바이스(26)의 다른 쪽 전극이 접속되어 있는 배선을 노드(N2)라고 한다.
트랜지스터(21)의 소스 및 드레인 중 다른 쪽은 배선(31)에 전기적으로 접속되어 있다. 트랜지스터(22)의 소스 및 드레인 중 다른 쪽은 배선(32)에 전기적으로 접속되어 있다. 트랜지스터(21)의 게이트 및 트랜지스터(22)의 게이트는 배선(33)에 전기적으로 접속되어 있다.
배선(31)은 화상 신호를 화소(11a)에 공급하는 신호선으로서의 기능을 가진다. 배선(32)은 제 1 전위 및 제 2 전위를 화소(11a)에 공급하는 신호선으로서의 기능을 가진다. 배선(33)은 트랜지스터(21) 및 트랜지스터(22)를 제어하는 주사선으로서의 기능을 가진다.
여기서, 제 2 전위는 제 1 전위의 극성을 반전시킨 전위로 할 수 있다. 예를 들어, 제 1 전위는 양의 전위로 할 수 있고, 제 2 전위는 음의 전위로 할 수 있다. 또한 제 1 전위의 절댓값과 제 2 전위의 절댓값은 동일 또는 대략 동일하게 할 수 있다.
트랜지스터(21)는 화소(11a)에 대한 화상 신호의 공급을 제어하는 기능을 가진다. 트랜지스터(22)는 화소(11a)에 대한 제 1 전위 및 제 2 전위의 공급을 제어하는 기능을 가진다.
화상 신호에 대응하는 전위는 노드(N1)에 유지된다. 제 1 전위 또는 제 2 전위는 노드(N2)에 유지된다. 따라서, 트랜지스터(21) 및 트랜지스터(22)에 오프 전류가 매우 낮은 트랜지스터를 사용함으로써, 노드(N1) 및 노드(N2)의 전위를 장시간 유지할 수 있다. 상기 트랜지스터에는, 예를 들어 금속 산화물을 채널 형성 영역에 사용한 트랜지스터(이하, OS 트랜지스터)를 사용할 수 있다.
OS 트랜지스터에 사용하는 반도체 재료로서는, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상인 금속 산화물을 사용할 수 있다. 대표적으로는, 인듐을 포함하는 산화물 반도체 등이 있고, 예를 들어, 후술하는 CAAC-OS 또는 CAC-OS 등을 사용할 수 있다. CAAC-OS는 결정성이 높은 산화물 반도체이다. 또한 상기 결정성이 높은 산화물 반도체를 사용한 트랜지스터는 신뢰성을 향상시킬 수 있기 때문에, 본 발명의 일 형태의 표시 장치에 사용하면 적합하다. 또한 CAC-OS는 고이동도 특성을 나타내므로, 고속 구동을 수행하는 트랜지스터 등에 적합하다.
OS 트랜지스터는 에너지 갭이 크기 때문에 매우 낮은 오프 전류 특성을 나타낸다. 또한 OS 트랜지스터는 임팩트 이온화, 애벌란시 항복, 및 단채널 효과 등이 발생하지 않는 등, Si을 채널 형성 영역에 가지는 트랜지스터(이하, Si 트랜지스터)와는 상이한 특징을 가지고, 신뢰성이 높은 회로를 형성할 수 있다.
또한 트랜지스터(21) 및 트랜지스터(22)에 Si 트랜지스터를 사용하여도 좋다. 또는, 트랜지스터(21) 및 트랜지스터(22) 중 한쪽에 OS 트랜지스터를 사용하고, 다른 쪽에 Si 트랜지스터를 사용하여도 좋다. 또한 상기 Si 트랜지스터로서는, 비정질 실리콘을 가지는 트랜지스터, 결정성의 실리콘(대표적으로는, 저온 폴리실리콘)을 가지는 트랜지스터, 단결정 실리콘을 가지는 트랜지스터 등을 들 수 있다.
화소(11a)를 도 1에 도시된 구성으로 함으로써, 표시 디바이스(26)의 다른 쪽 전극에 공급하는 전위를 화소(11a)마다 제어할 수 있다.
다음으로, 도 2에 도시된 타이밍 차트를 사용하여 화소(11a)의 동작 방법의 일례에 대하여 설명한다. 여기서, 전위(V1)는 제 1 전위로 할 수 있고, 전위(V2)는 제 2 전위로 할 수 있다. 또한 시각 T01 내지 시각 T03, 시각 T04 내지 시각 T06을 각각 1프레임 기간으로 할 수 있다.
시각 T01에 배선(33)의 전위를 고전위로 하면, 트랜지스터(21) 및 트랜지스터(22)가 도통이 된다. 그 후, 시각 T02에 배선(31)의 전위를 화상 신호에 대응하는 전위인 전위(VIS1)로 하고, 배선(32)의 전위를 전위(V2)로 하면, 노드(N1)에 전위(VIS1)가 기록되고, 노드(N2)에 전위(V2)가 기록된다. 이로써, 전위(VIS1)에 따라 표시 디바이스(26)에 의한 표시가 수행된다.
시각 T03에 배선(33)의 전위를 저전위로 하면, 트랜지스터(21) 및 트랜지스터(22)가 비도통이 되어 노드(N1)에 전위(VIS1)가 유지되고, 노드(N2)에 전위(V2)가 유지된다.
본 명세서 등에서, 저전위는 예를 들어 전위(V2) 이하의 전위로 할 수 있다. 또한 고전위는 예를 들어 전위(V1) 이상의 전위로 할 수 있다.
시각 T04에 배선(33)의 전위를 고전위로 하면, 트랜지스터(21) 및 트랜지스터(22)가 도통이 된다. 그 후, 시각 T05에 배선(31)의 전위를 전위(VIS1')로 하고, 배선(32)의 전위를 전위(V1)로 하면, 노드(N1)의 전위는 전위(VIS1')가 되고, 노드(N2)의 전위는 전위(V1)가 된다. 따라서, 표시 디바이스(26)에 인가되는 전압의 극성이 반전됨으로써 프레임 반전 구동이 수행된다. 이로써, 표시 디바이스(26)가 액정 디바이스인 경우, 프레임 반전 구동을 수행하지 않는 경우보다 표시 디바이스(26)의 열화를 억제할 수 있기 때문에, 본 발명의 일 형태의 표시 장치의 신뢰성을 높일 수 있다. 또한 노드(N1)의 전위 및 노드(N2)의 전위의 양쪽을 전환하여 프레임 반전 구동을 수행함으로써, 화상 신호에 대응하는 전위가 낮아도, 노드(N1)의 전위만을 전환하여 프레임 반전 구동을 수행하는 경우보다, 표시 디바이스(26)에 인가되는 전압을 높게 할 수 있다. 이에 의하여, 표시 디바이스(26)에 높은 전압을 인가하는 경우에도, 본 발명의 일 형태의 표시 장치의 소비전력을 작게 할 수 있다.
시각(T06)에 배선(33)의 전위를 저전위로 하면, 트랜지스터(21) 및 트랜지스터(22)가 비도통이 된다. 이상이 화소(11a)의 동작 방법의 일례이다.
이상과 같이 본 발명의 일 형태에서는, 배선(32)에 공급하는 전위를 일정한 주기로 전환한다. 상기 주기는 예를 들어 도 2에 도시된 바와 같이, 배선(31)에 화상 신호가 공급되는 주기와 동등하게 할 수 있다. 예를 들어, 배선(31)에 화상 신호가 공급되는 타이밍과 배선(32)에 공급되는 전위가 전환되는 타이밍을 일치시킬 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 표시 장치에서는, 표시 디바이스(26)의 한쪽 전극에 공급하는 전위 및 표시 디바이스(26)의 다른 쪽 전극에 공급하는 전위의 양쪽을 화소(11a)마다 제어할 수 있다. 즉, 노드(N1)에 기록하는 전위 및 노드(N2)에 기록하는 전위의 양쪽을 화소(11a)마다 제어할 수 있다. 이로써, 노드(N2)에 제 1 전위 또는 제 2 전위를 기록하고 나서부터 노드(N1)에 화상 신호에 대응하는 전위를 기록할 때까지의 기간을 화소(11a) 간에서 동등하게 할 수 있다. 예를 들어 모든 화소(11a)에서, 도 2에 도시된 바와 같이, 노드(N2)에 전위가 기록되는 타이밍을 노드(N1)에 전위가 기록되는 타이밍과 일치시킬 수 있다. 이로써, 표시 장치에 표시되는 화상의 표시 불균일을 경감할 수 있어 표시 품질을 높일 수 있다.
또한 제 1 전위 및 제 2 전위는 각각 고정하여도 좋지만, 변동시켜도 좋다. 예를 들어, 제 1 전위를 0V 내지 5V 사이에서 변동시키고, 제 2 전위를 -5V 내지 0V 사이에서 변동시켜도 좋다. 이로써, 화소(11a)에 공급된 화상 신호에 대하여, 예를 들어 보정 처리를 수행할 수 있다.
<1-2. 화소의 구성예 2>
도 3은 본 발명의 일 형태의 표시 장치에 사용할 수 있는 화소(11b)를 설명하는 도면이다. 화소(11b)는 화소(11a)의 변형예이고, 트랜지스터(23)가 제공되어 있는 점이 화소(11a)와 상이하다.
트랜지스터(23)의 소스 및 드레인 중 한쪽은 노드(N2)에 전기적으로 접속되어 있다. 트랜지스터(23)의 소스 및 드레인 중 다른 쪽은 배선(35)에 전기적으로 접속되어 있다. 트랜지스터(23)의 게이트는 배선(34)에 전기적으로 접속되어 있다.
배선(35)은 공통 배선으로서의 기능을 가진다. 즉, 본 발명의 일 형태의 표시 장치가 가지는, 예를 들어 모든 화소(11b)에 제공된 트랜지스터(23)의 소스 및 드레인 중 다른 쪽이 하나의 배선(35)에 전기적으로 접속된 구성으로 할 수 있다. 배선(35)에는 정전위가 공급되고, 예를 들어 접지 전위를 공급할 수 있다. 또한 배선(34)은 트랜지스터(23)를 제어하는 주사선으로서의 기능을 가진다.
화소(11a)와 마찬가지로, 제 1 전위 또는 제 2 전위는 노드(N2)에 유지된다. 따라서 트랜지스터(23)에, 트랜지스터(22)와 마찬가지로 오프 전류가 매우 낮은 트랜지스터, 예를 들어 OS 트랜지스터를 사용하면, 노드(N2)의 전위를 장시간 유지할 수 있다. 또한 트랜지스터(23)에 Si 트랜지스터를 사용하여도 좋다.
다음으로, 도 4에 도시된 타이밍 차트를 사용하여 화소(11b)의 동작 방법의 일례에 대하여 설명한다. 여기서, 배선(35)에 공급되는 전위를 전위(VCOM)로 한다. 또한 시각 T11 내지 시각 T15, 시각 T16 내지 시각 T20을 각각 1프레임 기간으로 할 수 있다.
시각 T11에 배선(34)의 전위를 저전위로 하고, 시각 T12에 배선(33)의 전위를 고전위로 한다. 또한 시각 T13에 배선(31)의 전위를 화상 신호에 대응하는 전위인 전위(VIS2)로 하고, 배선(32)의 전위를 전위(V2)로 한다. 이상에 의하여, 트랜지스터(21) 및 트랜지스터(22)가 도통이 되어, 노드(N1)에 전위(VIS2)가 기록되고, 노드(N2)에 전위(V2)가 기록된다. 이로써, 전위(VIS2)에 따라 표시 디바이스(26)에 의한 표시가 수행된다.
시각 T14에 배선(33)의 전위를 저전위로 하면, 트랜지스터(21) 및 트랜지스터(22)가 비도통이 되어, 노드(N1)에 전위(VIS2)가 유지되고, 노드(N2)에 전위(V2)가 유지된다.
시각 T15에 배선(34)의 전위를 고전위로 하면, 트랜지스터(23)가 도통이 되어 노드(N2)의 전위는 전위(VCOM)가 된다. 즉, 노드(N2)의 전위가 "VCOM-V2"만큼 상승한다. 이로써, 노드(N1)의 용량 결합 계수가 1인 경우, 노드(N1)의 전위도 "VCOM-V2"만큼 상승하고, 전위 "VIS2+VCOM-V2"가 된다. 즉, 표시 디바이스(26)에 인가되는 전압은 변화되지 않는다. 여기서, 전위(VIS2)가 양의 전위인 경우, 전위 "VIS2+VCOM-V2"는 전위(V1)보다 큰 전위가 되는 경우가 있다. 또한 이후의 설명에서도, 노드(N1)의 용량 결합 계수를 1로 한다.
시각 T16에 배선(34)의 전위를 저전위로 하고, 시각 T17에 배선(33)의 전위를 고전위로 한다. 또한 시각 T18에 배선(31)의 전위를 전위(VIS2')로 하고, 배선(32)의 전위를 전위(V1)로 한다. 이로써, 트랜지스터(21) 및 트랜지스터(22)가 도통이 되어, 노드(N1)의 전위는 전위(VIS2')가 되고, 노드(N2)의 전위는 전위(V1)가 된다. 이상에 의하여, 표시 디바이스(26)에 인가되는 전압의 극성이 반전되고, 프레임 반전 구동이 수행된다.
시각 T19에 배선(33)의 전위를 저전위로 하면, 트랜지스터(21) 및 트랜지스터(22)가 비도통이 되어, 노드(N1)에 전위(VIS2')가 유지되고, 노드(N2)에 전위(V1)가 유지된다.
시각 T20에 배선(34)의 전위를 고전위로 하면, 트랜지스터(23)가 도통이 되어, 노드(N2)의 전위는 전위(VCOM)가 된다. 즉, 노드(N2)의 전위가 "VCOM-V1"만큼 상승, 즉 "V1-VCOM"만큼 저하된다. 이로써, 노드(N1)의 전위도 "VCOM-V1"만큼 상승, 즉 "V1-VCOM"만큼 저하되어 전위 "VIS2'+VCOM-V1"이 된다. 즉, 표시 디바이스(26)에 인가되는 전압은 변화되지 않는다. 여기서, 전위(VIS2')가 음의 전위인 경우, 전위 "VIS2'+VCOM-V1"은 전위(V2)보다 작은 전위가 되는 경우가 있다. 이상이 화소(11b)의 동작 방법의 일례이다.
도 4에 도시된 바와 같이, 노드(N1)에 화상 신호에 대응하는 전위를 기록한 후에, 노드(N2)의 전위를 전위(VCOM)로 함으로써, 표시 디바이스(26)에 인가되는 전압을 변화시키지 않고, 노드(N2)의 전위를 전위(VCOM)로 할 수 있다. 이로써, 표시 디바이스(26)에 인가되는 전압이, 배선(31) 내지 배선(34) 등으로부터 발생하는 전기적인 노이즈 등으로 인하여 변동되는 것을 억제할 수 있게 된다. 따라서, 본 발명의 일 형태의 표시 장치에 표시되는 화상의 표시 품질을 높일 수 있다.
<1-3. 화소의 구성예 3>
도 5의 (A)는 본 발명의 일 형태의 표시 장치에 사용할 수 있는 화소(11c)를 설명하는 도면이고, 도 5의 (B)는 본 발명의 일 형태의 표시 장치에 사용할 수 있는 화소(11d)를 설명하는 도면이다. 화소(11c)는 화소(11a)에 제공된 트랜지스터(21) 및 트랜지스터(22)에 백 게이트를 제공한 구성이다. 화소(11d)는 화소(11b)에 제공된 트랜지스터(21) 내지 트랜지스터(23)에 백 게이트를 제공한 구성이다. 백 게이트는 상기 백 게이트가 제공된 트랜지스터의 프런트 게이트에 전기적으로 접속될 수 있고, 온 전류를 높이는 효과를 가진다. 또한 백 게이트에 프런트 게이트와 상이한 전위를 공급할 수 있는 구성으로 하여도 좋다. 상기 구성으로 함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다. 또한 도 5의 (A), (B)에는, 화소가 가지는 모든 트랜지스터에 백 게이트를 제공한 구성을 도시하였지만, 백 게이트가 제공되지 않는 트랜지스터를 가져도 좋다.
<1-4. 표시 장치의 구성예 1>
도 6은 본 발명의 일 형태의 표시 장치인 표시 장치(10)의 구성예를 도시한 도면이다. 표시 장치(10)는 화소(11)가 m행 n열(m, n은 2 이상의 정수(整數))의 매트릭스상으로 제공된 화소 어레이(14), 게이트 드라이버 회로(12), 및 소스 드라이버 회로(13)를 가진다. 게이트 드라이버 회로(12)에는 배선(33)이 전기적으로 접속되어 있다. 소스 드라이버 회로(13)에는 배선(31) 및 배선(32)이 전기적으로 접속되어 있다. 화소(11)로서는 화소(11a), 화소(11b), 화소(11c), 또는 화소(11d) 등을 적용할 수 있다.
본 명세서 등에서, i행 j열째(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)의 화소(11)를 화소(11[i,j])라고 표기한다. 또한 i번째 행의 화소(11)에 전기적으로 접속되어 있는 배선(33)을 배선(33[i])이라고 표기하고, j번째 열의 화소(11)에 전기적으로 접속되어 있는 배선(31) 및 배선(32)을 각각 배선(31[j]) 및 배선(32[j])이라고 표기한다.
게이트 드라이버 회로(12)는 화소(11)를 선택하기 위한 신호인 선택 신호를 생성하여, 배선(33)을 통하여 화소(11)에 공급하는 기능을 가진다. 배선(33)의 전위는 게이트 드라이버 회로(12)가 생성한 선택 신호에 대응하는 전위가 된다.
소스 드라이버 회로(13)는 화소(11)를 사용하여 표시되는 화상에 대응하는 신호인 화상 신호를 생성하여, 배선(31)을 통하여 화소(11)에 공급하는 기능을 가진다. 배선(31)의 전위는 소스 드라이버 회로(13)가 생성한 화상 신호에 대응하는 전위가 된다. 또한 소스 드라이버 회로(13)는 제 1 전위 및 제 2 전위를 생성하여, 배선(32)을 통하여 화소(11)에 공급하는 기능을 가진다.
상술한 바와 같이, 본 발명의 일 형태의 표시 장치는 화상 신호에 대응하는 전위가 낮아도, 표시 디바이스(26)에 인가되는 전압을 높게 할 수 있다. 따라서, 소스 드라이버 회로(13)를 고내압으로 하지 않아도 된다. 따라서, 본 발명의 일 형태의 표시 장치를 저가격으로 할 수 있다.
<1-5. 소스 드라이버 회로의 구성예 1>
도 7의 (A)는 소스 드라이버 회로(13)의 구체적인 구성예를 도시한 도면이다. 또한 도 7의 (A)에는 소스 드라이버 회로(13) 이외에 화소(11[i,j]) 및 화소(11[i,j+1])도 도시하였다.
소스 드라이버 회로(13)는 시프트 레지스터(41a) 및 시프트 레지스터(41b)와, 래치 회로(42a) 및 래치 회로(42b)와, 레벨 시프트 회로(43a) 및 레벨 시프트 회로(43b)와, N형 패스 트랜지스터 로직 회로(이하, N-PTL)(44a) 및 P형 패스 트랜지스터 로직 회로(이하, P-PTL)(44b)와, 선택 회로(45)와, 앰프 회로(46a) 및 앰프 회로(46b)와, 저항 스트링(47a) 및 저항 스트링(47b)과, 스위치(48a) 및 스위치(48b)와, 스위치(49a) 및 스위치(49b)를 가진다. 또한 저항 스트링(47a)은 저항 소자(57a[1] 내지 57a[s])(s는 2 이상의 정수)를 가지고, 저항 스트링(47b)은 저항 소자(57b[1] 내지 57b[s])를 가진다. 또한 N-PTL(44a)과 저항 스트링(47a)에 의하여 디지털 아날로그 변환 회로(이하, DA 변환 회로)가 구성되고, P-PTL(44b)과 저항 스트링(47b)에 의하여 DA 변환 회로가 구성된다. 또한 스위치(48a) 및 스위치(48b), 그리고 스위치(49a) 및 스위치(49b)로서, 예를 들어 CMOS 트랜지스터, n채널형 트랜지스터, 또는 p채널형 트랜지스터를 사용할 수 있다.
시프트 레지스터(41a)의 출력 단자는 래치 회로(42a)의 클록 입력 단자에 전기적으로 접속되고, 시프트 레지스터(41b)의 출력 단자는 래치 회로(42b)의 클록 입력 단자에 전기적으로 접속되어 있다. 래치 회로(42a)의 입력 단자 및 래치 회로(42b)의 입력 단자는 데이터 버스 배선(51)에 전기적으로 접속되어 있다. 래치 회로(42a)의 출력 단자는 레벨 시프트 회로(43a)의 입력 단자에 전기적으로 접속되고, 래치 회로(42b)의 출력 단자는 레벨 시프트 회로(43b)의 입력 단자에 전기적으로 접속되어 있다. 레벨 시프트 회로(43a)의 출력 단자는 N-PTL(44a)의 신호 입력 단자에 전기적으로 접속되고, 레벨 시프트 회로(43b)의 출력 단자는 P-PTL(44b)의 신호 입력 단자에 전기적으로 접속되어 있다. N-PTL(44a)의 출력 단자 및 P-PTL(44b)의 출력 단자는 선택 회로(45)의 입력 단자에 전기적으로 접속되어 있다. 선택 회로(45)의 출력 단자는 앰프 회로(46a)의 입력 단자 및 앰프 회로(46b)의 입력 단자에 전기적으로 접속되어 있다. 앰프 회로(46a)의 출력 단자는 배선(31[j])에 전기적으로 접속되고, 앰프 회로(46b)의 출력 단자는 배선(31[j+1])에 전기적으로 접속되어 있다.
저항 소자(57a[1] 내지 57a[s])는 서로 직렬로 접속되어 있고, 저항 소자(57b[1] 내지 57b[s])는 서로 직렬로 접속되어 있다. N-PTL(44a)은 s+1개의 입력 단자를 가지고, 도 7의 (A)에 도시된 바와 같이 각각 저항 소자(57a)의 한쪽 단자 및/또는 저항 소자(57a)의 다른 쪽 단자에 전기적으로 접속되어 있다. 또한 P-PTL(44b)은 s+1개의 입력 단자를 가지고, 도 7의 (A)에 도시된 바와 같이 각각 저항 소자(57b)의 한쪽 단자 및/또는 저항 소자(57b)의 다른 쪽 단자에 전기적으로 접속되어 있다.
저항 스트링(47a) 및 저항 스트링(47b)에는 전원선을 통하여 전위(V1), 전위(V2), 및 전위(Vrn[1] 내지 Vrn[s-1])가 공급된다. 구체적으로는 저항 소자(57a[1])의 한쪽 단자 및 저항 소자(57b[1])의 한쪽 단자에는 전원선(71)을 통하여 전위(V1)가 공급된다. 또한 저항 소자(57a[2])의 한쪽 단자 및 저항 소자(57b[2])의 한쪽 단자에는 전위(Vrn[1])가 공급된다. 또한 저항 소자(57a[s-1])의 한쪽 단자 및 저항 소자(57b[s-1])의 한쪽 단자에는 전위(Vrn[s-2])가 공급된다. 또한 저항 소자(57a[s])의 한쪽 단자 및 저항 소자(57b[s])의 한쪽 단자에는 전위(Vrn[s-1])가 공급된다. 또한 저항 소자(57a[s])의 다른 쪽 단자 및 저항 소자(57b[s])의 다른 쪽 단자에는 전원선(72)을 통하여 전위(V2)가 공급된다. 여기서 전위(V1), 전위(V2), 및 전위(Vrn[1] 내지 Vrn[s-1]) 중, 전위(V1)의 전위가 가장 높고, 전위(Vrn[1] 내지 Vrn[s-1])의 순서로 전위가 낮아지고, 전위(V2)의 전위가 가장 낮다고 할 수 있다.
전원선(71)은 저항 소자(57a[1])의 한쪽 단자 외에, 스위치(48a)의 한쪽 단자 및 스위치(49b)의 한쪽 단자에 전기적으로 접속되어 있다. 전원선(72)은 저항 소자(57a[s])의 다른 쪽 단자 외에, 스위치(48b)의 한쪽 단자 및 스위치(49a)의 한쪽 단자에 전기적으로 접속되어 있다. 스위치(48a)의 다른 쪽 단자 및 스위치(49a)의 다른 쪽 단자는 배선(32[j])에 전기적으로 접속되어 있다. 스위치(48b)의 다른 쪽 단자 및 스위치(49b)의 다른 쪽 단자는 배선(32[j+1])에 전기적으로 접속되어 있다. 또한 저항 소자(57b[1])의 한쪽 단자가 전원선(71) 외에, 스위치(48a)의 한쪽 단자 및 스위치(49b)의 한쪽 단자에 전기적으로 접속되어 있어도 좋고, 저항 소자(57b[s])의 다른 쪽 단자가 전원선(72) 외에, 스위치(48b)의 한쪽 단자 및 스위치(49a)의 한쪽 단자에 전기적으로 접속되어 있어도 좋다.
래치 회로(42a)의 입력 단자 및 래치 회로(42b)의 입력 단자에는 데이터 버스 배선(51)으로부터, 화소(11)에 공급되는 화상 신호에 대응하는 디지털 신호가 입력된다.
그리고, 래치 회로(42a)는 시프트 레지스터(41a)로부터 공급되는 신호에 따라, 상기 디지털 신호의 유지 및 유지한 상기 디지털 신호의 출력 중 어느 한쪽 동작을 수행하는 기능을 가진다. 또한 래치 회로(42b)는 시프트 레지스터(41b)로부터 공급되는 신호에 따라, 상기 디지털 신호의 유지 및 유지한 상기 디지털 신호의 출력 중 어느 한쪽 동작을 수행하는 기능을 가진다.
레벨 시프트 회로(43a) 및 레벨 시프트 회로(43b)는 입력 신호를 더 큰 진폭 전압의 출력 신호 또는 더 작은 진폭 전압의 출력 신호로 변환하는 기능을 가진다. 구체적으로 레벨 시프트 회로(43a)는 래치 회로(42a)로부터 공급되는 디지털 신호의 진폭 전압을 DA 변환 회로가 적절히 동작하는 진폭 전압으로 변환하는 기능을 가진다. 또한 레벨 시프트 회로(43b)는 래치 회로(42b)로부터 공급되는 디지털 신호의 진폭 전압을 DA 변환 회로가 적절히 동작하는 진폭 전압으로 변환하는 기능을 가진다.
N-PTL(44a) 및 P-PTL(44b)은 입력된 디지털 신호의 디지털값을 바탕으로, 아날로그 신호로서 전위(V1), 전위(Vrn[1] 내지 Vrn[s]), 및 전위(V2) 중 어느 것을 출력하는 기능을 가진다. 도 7의 (B)는 N-PTL(44a) 및 P-PTL(44b) 각각에서의 출력 전위와 입력 디지털값의 관계를 도시한 도면이다. 도 7의 (B)에 도시된 바와 같이, N-PTL(44a)은 입력된 디지털 신호의 디지털값이 클수록, 출력되는 전위가 작아진다. 예를 들어, 8비트의 디지털 신호가 입력된다고 가정하면, 상기 디지털 신호의 디지털값이 10진수 표기로 0인 경우에는 N-PTL(44a)은 전위(V1)를 출력할 수 있고, 디지털값이 10진수 표기로 255인 경우에는 N-PTL(44a)은 전위(V2)를 출력할 수 있다.
또한 도 7의 (B)에 도시된 바와 같이, P-PTL(44b)은 입력된 디지털 신호의 디지털값이 클수록, 출력되는 전위가 커진다. 예를 들어, 8비트의 디지털 신호가 입력될 때, 상기 디지털 신호의 디지털값이 10진수 표기로 0인 경우에는 P-PTL(44b)은 전위(V2)를 출력 할 수 있고, 디지털값이 10진수 표기로 255인 경우에는 P-PTL(44b)은 전위(V1)를 출력할 수 있다.
N-PTL(44a)로부터 출력되는 전위는 도 2에 도시된 전위(VIS1') 또는 도 4에 도시된 전위(VIS2')로 할 수 있고, P-PTL(44b)로부터 출력되는 전위는 도 2에 도시된 전위(VIS1) 또는 도 4에 도시된 전위(VIS2)로 할 수 있다. 즉, 노드(N2)의 전위가 전위(V1)인 화소(11)가 가지는 노드(N1)에는, N-PTL(44a)로부터 출력되는 전위에 대응하는 전위가 공급된다. 한편, 노드(N2)의 전위가 전위(V2)인 화소(11)가 가지는 노드(N1)에는, P-PTL(44b)로부터 출력되는 전위에 대응하는 전위가 공급된다.
여기서, N-PTL(44a) 및 P-PTL(44b)에 입력되는 디지털 신호의 비트수를 b(b는 1 이상의 정수)로 하면, s는 "2b-1"로 나타낼 수 있다. 즉, 예를 들어 상기 디지털 신호가 8비트의 신호인 경우에는, 저항 스트링(47a)은 저항 소자(57a)를 255개 가지는 구성으로 할 수 있고, 저항 스트링(47b)은 저항 소자(57b)를 255개 가지는 구성으로 할 수 있다.
또한 전위(Vrn[1] 내지 Vrn[s-1])의 전위를 조정함으로써, DA 변환 회로는 입력된 디지털 신호에 대하여 화상 처리를 수행할 수 있다. 예를 들어, γ 보정을 수행할 수 있다. 화상 처리를 수행함으로써, 표시 장치(10)에 표시되는 화상의 표시 품질을 높일 수 있다.
선택 회로(45)는 N-PTL(44a)로부터 출력되는 전위 및 P-PTL(44b)로부터 출력되는 전위 중 한쪽을 앰프 회로(46a)의 입력 단자에 공급하고, 다른 쪽을 앰프 회로(46b)의 입력 단자에 공급하는 기능을 가진다.
앰프 회로(46a) 및 앰프 회로(46b)는 입력 단자에 입력된 아날로그 신호를 증폭하여 출력 단자에 출력하는 기능을 가진다. 앰프 회로(46a) 및 앰프 회로(46b)를 제공함으로써, 화상 신호를 안정적으로 화소(11)에 공급할 수 있다. 앰프 회로(46a) 및 앰프 회로(46b)로서는, 연산 증폭기 등을 가지는 전압 폴로어 회로 등을 적용할 수 있다. 또한 앰프 회로로서 차동 입력 회로를 가지는 회로를 사용하는 경우, 상기 차동 입력 회로의 오프셋 전압은 가능한 한 0V로 하는 것이 바람직하다.
스위치(48a) 및 스위치(48b)에는 제어 신호(EN)가 공급되고, 제어 신호(EN)에 의하여 스위치(48a) 및 스위치(48b)의 온 오프가 제어된다. 스위치(49a) 및 스위치(49b)에는 제어 신호(ENB)가 공급되고, 제어 신호(ENB)에 의하여 스위치(49a) 및 스위치(49b)의 온 오프가 제어된다. 제어 신호(ENB)는 제어(EN)의 상보 신호이고, 스위치(48a) 및 스위치(48b)가 온인 경우에는 스위치(49a) 및 스위치(49b)를 오프로 할 수 있고, 스위치(48a) 및 스위치(48b)가 오프인 경우에는 스위치(49a) 및 스위치(49b)를 온으로 할 수 있다.
제어 신호(EN) 및 제어 신호(ENB)는 예를 들어 1비트의 신호로 할 수 있다. 이때, 제어 신호(EN)의 값이 "1"인 경우에 제어 신호(ENB)의 값이 "0"이 되고, 제어 신호(EN)의 값이 "0"인 경우에 제어 신호(ENB)의 값이 "1"이 된다. 여기서 제어 신호의 값이 "1"이란, 예를 들어 상기 제어 신호의 전위가 고전위인 경우를 말하고, 제어 신호의 값이 "0"이란, 예를 들어 상기 제어 신호의 전위가 저전위인 경우를 말한다. 또한 값이 "0"인 경우에 제어 신호가 고전위이고, 값이 "1"인 경우에 제어 신호가 저전위이어도 좋다.
이하에서는, 제어 신호의 값이 "1"인 경우, 상기 제어 신호가 공급되는 스위치는 온이 되고, 제어 신호의 값이 "0"인 경우, 상기 제어 신호가 공급되는 스위치는 오프가 되는 것으로 하여 설명한다. 또한 제어 신호의 값이 "0"인 경우, 상기 제어 신호가 공급되는 스위치는 온이 되고, 제어 신호의 값이 "1"인 경우, 상기 제어 신호가 공급되는 스위치는 오프가 되는 것으로 하여도 좋다.
제어 신호(EN)의 값을 "1"로 하고, 제어 신호(ENB)의 값을 "0"으로 하면, 스위치(48a) 및 스위치(48b)는 온이 되고, 스위치(49a) 및 스위치(49b)는 오프가 된다. 이로써, 배선(32[j])의 전위는 전위(V1)가 되고, 배선(32[j+1])의 전위는 전위(V2)가 된다. 또한 제어 신호(EN)의 값을 "0"으로 하고, 제어 신호(ENB)의 값을 "1"로 하면, 스위치(49a) 및 스위치(49b)는 온이 되고, 스위치(48a) 및 스위치(48b)는 오프가 된다. 이로써, 배선(32[j])의 전위는 전위(V2)가 되고, 배선(32[j+1])의 전위는 전위(V1)가 된다.
이상에 의하여, 제어 신호(EN) 및 제어 신호(ENB)의 값을 전환함으로써, 배선(32)에 공급되는 전위를 전환할 수 있다. 상술한 바와 같이, 전위(V2)는 전위(V1)의 극성을 반전시킨 전위로 할 수 있기 때문에, 제어 신호(EN) 및 제어 신호(ENB)의 값을 전환함으로써, 배선(32)에 공급되는 전위의 극성을 반전시킬 수 있다.
여기서, 도 7의 (B)에 도시된 바와 같이, 입력 디지털값이 동등하다고 가정하면, P-PTL(44b)의 출력 전위는 N-PTL(44a)의 출력 전위의 극성을 반전시킨 전위로 할 수 있다. 이상에 의하여, 제어 신호(EN) 및 제어 신호(ENB)의 값을 전환하고, 선택 회로(45)를 사용하여 앰프 회로(46a) 및 앰프 회로(46b)의 입력 단자에 공급하는 전위를 전환함으로써 프레임 반전 구동을 수행할 수 있다.
도 7의 (A)에 도시된 바와 같이, DA 변환 회로를 구성하는 저항 스트링(47a)에 전위(V1)를 공급하는 전원과, 배선(32)에 전위(V1)를 공급하는 전원을 공유할 수 있다. 또한 DA 변환 회로를 구성하는 저항 스트링(47a)에 전위(V2)를 공급하는 전원과, 배선(32)에 전위(V2)를 공급하는 전원을 공유할 수 있다. 이로써, 표시 장치(10)에 제공되는 전원을 늘리지 않고, 배선(32)에 전위를 공급할 수 있다. 따라서, 표시 장치(10)의 대형화를 억제할 수 있다.
또한 소스 드라이버 회로(13)는 시프트 레지스터(41a) 및 시프트 레지스터(41b)와, 래치 회로(42a) 및 래치 회로(42b)와, 레벨 시프트 회로(43a) 및 레벨 시프트 회로(43b)와, N-PTL(44a) 및 P-PTL(44b)과, 선택 회로(45)와, 앰프 회로(46a) 및 앰프 회로(46b)와, 저항 스트링(47a) 및 저항 스트링(47b)과, 스위치(48a) 및 스위치(48b)와, 스위치(49a) 및 스위치(49b)를 각각 n/2개씩 가지는 구성으로 할 수 있다. 또한 예를 들어 하나의 제어 신호(EN)를 모든 스위치(48a) 및 스위치(48b)에 공급하는 구성으로 할 수 있고, 하나의 제어 신호(ENB)를 모든 스위치(49a) 및 스위치(49b)에 공급하는 구성으로 할 수 있다.
<1-6. 소스 드라이버 회로의 구성예 2>
도 8의 (A)는 도 7의 (A)와 상이한 구성의 소스 드라이버 회로(13)를 도시한 도면이다. 또한 도 8의 (A)에는, 소스 드라이버 회로(13) 외에, 화소(11[i,j]), 신호 생성 회로(61), 및 변환 회로(62)도 도시하였다.
소스 드라이버 회로(13)는 시프트 레지스터(41), 래치 회로(42), 레벨 시프트 회로(43), 패스 트랜지스터 로직 회로(이하, PTL)(44), 앰프 회로(46), 저항 스트링(47), 스위치(48), 및 스위치(49)를 가진다. 또한 저항 스트링(47)은 저항 소자(57[1] 내지 57[t])(t는 2 이상의 정수)를 가진다. 또한 PTL(44)과 저항 스트링(47)에 의하여 DA 변환 회로가 구성된다. 또한 스위치(48) 및 스위치(49)로서 예를 들어 CMOS 트랜지스터, n채널형 트랜지스터, 또는 p채널형 트랜지스터를 사용할 수 있다.
신호 생성 회로(61)의 출력 단자는 변환 회로(62)의 입력 단자에 전기적으로 접속되어 있다. 변환 회로(62)의 출력 단자는 데이터 버스 배선(51)을 통하여 래치 회로(42)의 입력 단자에 전기적으로 접속되어 있다. 시프트 레지스터(41)의 출력 단자는 래치 회로(42)의 클록 입력 단자에 전기적으로 접속되어 있다. 래치 회로(42)의 출력 단자는 레벨 시프트 회로(43)의 입력 단자에 전기적으로 접속되어 있다. 레벨 시프트 회로(43)의 출력 단자는 PTL(44)의 신호 입력 단자에 전기적으로 접속되어 있다. PTL(44)의 출력 단자는 앰프 회로(46)의 입력 단자에 전기적으로 접속되어 있다. 앰프 회로(46)의 출력 단자는 배선(31[j])에 전기적으로 접속되어 있다.
저항 소자(57[1] 내지 57[t])는 각각 직렬로 접속되어 있다. PTL(44)은 t+1개의 입력 단자를 가지고, 도 8의 (A)에 도시된 바와 같이 각각 저항 소자(57)의 한쪽 단자 및/또는 저항 소자(57)의 다른 쪽 단자에 전기적으로 접속되어 있다.
저항 스트링(47)은 전원선(71) 및 전원선(72)에 전기적으로 접속되어 있다. 저항 스트링(47)에는, 전원선(71)을 통하여 전위(V1)가 공급되고, 전원선(72)을 통하여 전위(V2)가 공급된다. 또한 전위(Vrn)가 공급되지 않는 구성으로 할 수 있다.
또한 전원선(71)은 스위치(48)의 한쪽 단자에도 전기적으로 접속되고, 전원선(72)은 스위치(49)의 한쪽 단자에도 전기적으로 접속되어 있다.
신호 생성 회로(61)는 화소(11)에 공급되는 화상 신호에 대응하는 디지털 신호를 생성하는 기능을 가진다. 신호 생성 회로(61)는 예를 들어 8비트의 디지털 신호를 생성하는 기능을 가진다.
변환 회로(62)는 신호 생성 회로(61)가 생성한 디지털 신호를, DA 변환 회로에 의한 처리가 적절히 수행되도록 변환하는 기능을 가진다. 예를 들어, 변환 회로(62)는 신호 생성 회로(61)가 생성한 디지털 신호를, 상기 디지털 신호의 비트수를 1비트 또는 2비트 증가시킨 디지털 신호로 변환할 수 있다. 예를 들어, 신호 생성 회로(61)가 생성한 디지털 신호의 비트수가 8비트인 경우에는, 변환 회로(62)는 상기 디지털 신호를 9비트 또는 10비트의 디지털 신호로 변환할 수 있다. 또한 변환 회로(62)는 신호 생성 회로(61)가 생성한 디지털 신호의 비트수를 3비트 이상 증가시킨 디지털 신호로 변환하는 기능을 가져도 좋다. 또한 변환 회로(62)는 신호 생성 회로(61)가 생성한 디지털 신호에 대하여 γ 보정 등의 화상 처리를 수행하는 기능을 가져도 좋다.
래치 회로(42)에는, 변환 회로(62)로부터 출력된 디지털 신호가 데이터 버스 배선(51)을 통하여 입력된다. 그리고, 래치 회로(42)는 시프트 레지스터(41)로부터 공급되는 신호에 따라, 상기 디지털 신호의 유지 및 유지한 상기 디지털 신호의 출력 중 어느 한쪽의 동작을 수행하는 기능을 가진다.
레벨 시프트 회로(43)는 입력 신호를 더 큰 진폭 전압의 출력 신호 또는 더 작은 진폭 전압의 출력 신호로 변환하는 기능을 가진다. 구체적으로는, 레벨 시프트 회로(43)는 래치 회로(42)로부터 공급되는 디지털 신호의 진폭 전압을 DA 변환 회로가 적절히 동작하는 진폭 전압으로 변환하는 기능을 가진다.
PTL(44)은 입력된 디지털 신호의 디지털값을 바탕으로, 아날로그 신호로서 전위(V2) 이상 전위(V1) 이하의 전위를 출력하는 기능을 가진다. 도 8의 (B)는 PTL(44)에서의 출력 전위와 입력 디지털값의 관계를 도시한 도면이다. 도 8의 (B)에 도시된 바와 같이, PTL(44)은 입력된 디지털 신호의 디지털값이 클수록, 출력되는 전위가 커진다. 예를 들어, 9비트의 디지털 신호가 PTL(44)에 입력된다고 가정하면, 상기 디지털 신호의 디지털값이 10진수 표기로 0인 경우에는 PTL(44)은 전위(V2)를 출력 할 수 있고, 디지털값이 10진수 표기로 511인 경우에는 PTL(44)은 전위(V1)를 출력할 수 있다. 또한 PTL(44)은 입력된 디지털 신호의 디지털값이 클수록, 출력되는 전위가 작아지도록 하여도 좋다. 예를 들어, 9비트의 디지털 신호가 PTL(44)에 입력된다고 가정하면, 상기 디지털 신호의 디지털값이 10진수 표기로 0인 경우, PTL(44)은 전위(V1)를 출력하고, 디지털값이 10진수 표기로 511인 경우에는 PTL(44)은 전위(V2)를 출력하여도 좋다.
여기서, PTL(44)에 입력되는 디지털 신호의 비트수를 b로 하면, t는 "2b-1"로 표기할 수 있다. 즉, 예를 들어 상기 디지털 신호가 9비트의 신호인 경우에는 저항 스트링(47)은 저항 소자(57)를 511개 가지는 구성으로 할 수 있다. 또한 PTL(44)로부터 출력되는 전위와, PTL(44)에 입력되는 디지털 신호의 디지털값의 관계를 선형으로 하기 위하여, 저항 소자(57[1] 내지 57[t]) 각각의 저항값은 모두 동등한 것이 바람직하다.
변환 회로(62)에 의하여 비트수가 변환된 디지털 신호를 PTL(44)에 입력함으로써, 변환 회로(62)는 PTL(44)로부터 출력되는 전위의 극성을 반전시키는 기능을 가질 수 있다.
예를 들어, 소스 드라이버 회로(13)가 제 1 모드 또는 제 2 모드에 의하여 동작하는 것으로 한다. 또한 제 1 모드에서는 저항 소자(57[1]) 내지 저항 소자(57[(t+1)/2])의 한쪽 단자의 전위가 PTL(44)로부터 출력되고, 제 2 모드에서는 저항 소자(57[(t+1)/2+1]) 내지 저항 소자(57[t])의 한쪽 단자의 전위 또는 저항 소자(57[t])의 다른 쪽 단자의 전위가 PTL(44)로부터 출력되는 것으로 한다. 이 경우, 제 1 모드에서 제 2 모드로 전환함으로써, PTL(44)로부터 출력되는 전위의 극성을 반전시킬 수 있다.
여기서, 변환 회로(62)는 PTL(44)에 출력하는 디지털 신호의 최상위 비트가 소스 드라이버 회로(13)의 동작 모드를 나타내도록, 신호 생성 회로(61)가 생성한 디지털 신호를 변환할 수 있다. 예를 들어, 소스 드라이버 회로(13)가 제 1 모드로 동작하는 경우에는, 신호 생성 회로(61)가 생성한 디지털 신호의 최상위 비트에 값이 "1"인 비트를 부가하여, 변환 회로(62)가 데이터 버스 배선(51)에 출력하면 좋다. 또한 소스 드라이버 회로(13)가 제 2 모드로 동작하는 경우에는, 신호 생성 회로(61)가 생성한 디지털 신호의 최상위 비트에 값이 "0"인 비트를 부가하여, 변환 회로(62)가 데이터 버스 배선(51)에 출력하면 좋다.
앰프 회로(46)는 입력 단자에 입력된 아날로그 신호를 증폭하여 출력 단자에 출력하는 기능을 가진다. 앰프 회로(46)를 제공함으로써, 화상 신호를 안정적으로 화소(11)에 공급할 수 있다. 앰프 회로(46)는 앰프 회로(46a) 또는 앰프 회로(46b)와 같은 구성으로 할 수 있다.
스위치(48)에는 제어 신호(EN)가 공급되고, 제어 신호(EN)에 의하여 스위치(48)의 온 오프가 제어된다. 스위치(49)에는 제어 신호(ENB)가 공급되고, 제어 신호(ENB)에 의하여 스위치(49)의 온 오프가 제어된다.
제어 신호(EN)의 값을 "1"로 하고, 제어 신호(ENB)의 값을 "0"으로 하면, 스위치(48)는 온이 되고, 스위치(49)는 오프가 된다. 이로써, 배선(32[j])의 전위는 전위(V1)가 된다. 한편, 제어 신호(EN)의 값을 "0"으로 하고, 제어 신호(ENB)의 값을 "1"로 하면, 스위치(49)는 온이 되고, 스위치(48)는 오프가 된다. 이로써, 배선(32[j])의 전위는 전위(V2)가 된다. 이상에 의하여, 제어 신호(EN) 및 제어 신호(ENB)의 값을 전환함으로써, 배선(32)에 공급되는 전위를 전환할 수 있다. 전위(V2)는 전위(V1)의 극성을 반전시킨 전위이므로, 제어 신호(EN) 및 제어 신호(ENB)의 값을 전환함으로써, 배선(32)에 공급되는 전위의 극성을 반전시킬 수 있다.
도 8의 (A)에 도시된 구성의 소스 드라이버 회로(13)에서, 소스 드라이버 회로(13)의 동작 모드를 전환하고, 또한 제어 신호(EN) 및 제어 신호(ENB)의 값을 전환함으로써, 프레임 반전 구동을 수행할 수 있다.
또한 소스 드라이버 회로(13)는 시프트 레지스터(41), 래치 회로(42), 레벨 시프트 회로(43), PTL(44), 앰프 회로(46), 저항 스트링(47), 스위치(48), 및 스위치(49)를 각각 n개씩 가지는 구성으로 할 수 있다. 또한 예를 들어 하나의 제어 신호(EN)를 모든 스위치(48)에 공급하는 구성으로 할 수 있고, 하나의 제어 신호(ENB)를 모든 스위치(49)에 공급하는 구성으로 할 수 있다.
표시 장치(10)가 가지는 소스 드라이버 회로(13)를 도 8의 (A)에 도시된 구성으로 한 경우, 소스 드라이버 회로(13)에 제공하는 PTL을 1종류로 할 수 있다. 이로써, 표시 장치(10)의 제작 공정을 간이한 것으로 할 수 있다.
<1-7. 표시 장치의 구성예 2>
도 9는 표시 장치(10)의 구성예를 도시한 단면도이고, 표시 장치(10)를 수평 전계 방식이 적용된 투과형 액정 표시 장치로 한 경우를 도시한 것이다.
도 9에는 화소 어레이(14) 및 회로(15)의 구성예를 도시하였다. 회로(15)는 게이트 드라이버 회로(12) 또는 소스 드라이버 회로(13) 등으로 할 수 있다.
표시 장치(10)는 기판(111)과 기판(113)을 접합하는 구성이 되어 있다. 화소 어레이(14)에서, 기판(111) 위에는 트랜지스터(21), 용량 소자(25), 및 표시 디바이스(26) 등이 제공되어 있다. 회로(15)에서, 기판(111) 위에는 트랜지스터(24) 등이 제공되어 있다. 또한 기판(113) 위에는 착색층(131) 및 차광층(132) 등이 제공되어 있다.
트랜지스터(21)는 게이트 전극으로서 기능하는 도전층(221)과, 게이트 절연층으로서 기능하는 절연층(211)과, 반도체층(231)과, 소스 전극 및 드레인 전극으로서 기능하는 도전층(222a) 및 도전층(222b)을 가진다. 또한 용량 소자(25)는 전극으로서 기능하는 도전층(224) 및 도전층(222a)과, 유전층으로서 기능하는 절연층(211)을 가진다. 트랜지스터(21), 트랜지스터(24), 및 용량 소자(25)는 절연층(212) 및 절연층(217)으로 덮여 있다. 또한 트랜지스터(21), 트랜지스터(24), 및 용량 소자(25)와 표시 디바이스(26) 사이에 층간 절연층으로서 기능하는 절연층(215)이 제공되어 있다.
반도체층(231)은 금속 산화물을 가질 수 있다. 이 경우, 트랜지스터(21)는OS 트랜지스터가 된다. 또한 트랜지스터(24) 등, 기판(111) 위에 제공된 다른 트랜지스터에 대해서도 트랜지스터(21)와 같은 구성으로 할 수 있다.
표시 디바이스(26)는 수평 전계 방식, 구체적으로는 FFS(Fringe Field Switching) 방식이 적용된 액정 디바이스이다. 표시 디바이스(26)는 전극(181), 전극(182), 및 액정층(183)을 가진다. 전극(181)과 전극(182) 사이에 발생하는 전계에 의하여 액정층(183)의 배향을 제어할 수 있다. 액정층(183)은 절연층(220) 위 및 전극(182) 위에 위치한다. 전극(181)은 절연층(215), 절연층(217), 및 절연층(212)에 제공된 개구를 통하여 도전층(222a)에 전기적으로 접속되어 있다. 전극(182)은 절연층(215), 절연층(217), 절연층(212), 및 절연층(211)에 제공된 개구를 통하여 도전층(224)에 전기적으로 접속되어 있다. 또한 전극(182)은 빗살 형상의 상면 형상(평면 형상이라고도 함), 또는 슬릿이 제공된 상면 형상을 가져도 좋다. 전극(182)에는 하나 또는 복수의 개구를 제공할 수 있다.
전극(181)과 전극(182) 사이에는 절연층(220)이 제공되어 있다. 전극(181)은 절연층(220)을 개재(介在)하여 전극(182)과 중첩되는 부분을 가진다. 또한 전극(181)과 착색층(131)이 중첩되는 영역에서, 전극(181) 위에 전극(182)이 배치되지 않은 부분을 가진다.
백라이트 유닛(552)으로부터의 광은 기판(111), 전극(181), 전극(182), 액정층(183), 착색층(131), 및 기판(113)을 통하여 표시 장치 외부로 사출된다. 백라이트 유닛(552)의 광이 투과하는 이들 층의 재료에는 가시광을 투과시키는 재료를 사용한다.
착색층(131) 및 차광층(132)과 액정층(183) 사이에는 오버코트(121)를 제공하는 것이 바람직하다. 오버코트(121)는 착색층(131) 및 차광층(132) 등에 포함되는 불순물이 액정층(183)으로 확산되는 것을 억제할 수 있다.
기판(111)과 기판(113)은 접착층(141)에 의하여 접합되어 있다. 기판(111), 기판(113), 및 접착층(141)으로 둘러싸인 영역에 액정층(183)이 밀봉되어 있다.
표시 장치의 화소 어레이(14) 및 회로(15) 등을 끼우도록 편광판(125a) 및 편광판(125b)이 배치되어 있다. 편광판(125a)보다 외측에 배치된 백라이트 유닛(552)으로부터의 광은 편광판(125a)을 통하여 표시 장치(10)에 입사한다. 이때, 전극(181)과 전극(182) 사이에 공급되는 전압에 의하여 액정층(183)의 배향을 제어하여 광의 광학 변조를 제어할 수 있다. 즉, 편광판(125b)을 통하여 표시 장치(10)로부터 사출되는 광의 강도를 제어할 수 있다. 또한 표시 디바이스(26)에 입사되는 광은 착색층(131)에 의하여 특정의 파장 영역 이외의 광이 흡수되므로, 표시 장치(10)로부터 사출되는 광은 예를 들어 적색, 청색, 또는 녹색을 나타내는 광이 된다.
도전층(565)은 도전층(255) 및 접속체(242)를 통하여 FPC(162)에 전기적으로 접속되어 있다.
표시 디바이스(26)로서 수평 전계 방식이 적용된 액정 디바이스를 사용함으로써, 액정층(183)의 한쪽 면에, 표시 디바이스(26)의 한쪽 전극인 전극(181) 및 표시 디바이스(26)의 다른 쪽 전극인 전극(182)의 양쪽을 형성할 수 있다. 이로써, 전극(181) 및 전극(182)의 양쪽을, 용량 소자(25)가 가지는 전극에 전기적으로 접속할 수 있다.
액정 디바이스에 사용하는 액정으로서는 블루상을 나타내는 액정을 사용할 수 있다. 이 경우, 표시 디바이스(26)에 고전압을 인가하는 것이 바람직하다. 표시 장치(10)는 표시 디바이스(26)에 고전압을 인가할 수 있기 때문에, 표시 디바이스(26)에 블루상을 나타내는 액정을 사용하여도 표시 장치(10)를 정상적으로 동작시킬 수 있다.
블루상은 액정상 중 하나이고, 콜레스테릭 액정을 승온시키면 콜레스테릭상으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위하여 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 액정에 사용한다. 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은, 응답 속도가 빠르고, 광학적 등방성이 있다. 또한 블루상을 나타내는 액정 및 키랄제를 포함하는 액정 조성물은 배향 처리가 불필요하고 시야각 의존성이 작다. 또한 배향막을 제공하지 않아도 되므로 러빙 처리도 불필요하기 때문에, 러빙 처리로 인하여 발생되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다.
또한 액정 디바이스에 사용하는 액정으로서, 블루상을 나타내는 액정 이외의 액정을 사용하여도 좋다. 예를 들어 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정(PDLC: Polymer Dispersed Liquid Crystal), 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 등방상 등을 나타낸다. 또한 액정 재료로서는 포지티브형 액정 및 네거티브형 액정 중 어느 쪽을 사용하여도 좋다. 또한 액정 디바이스에 사용하는 액정으로서 블루상 이외의 액정을 사용하는 경우, 액정의 배향을 제어하기 위하여 배향막을 제공하는 것이 바람직하다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태에 기재된 각 트랜지스터 대신에 사용할 수 있는 트랜지스터의 일례에 대하여 도면을 사용하여 설명한다.
본 발명의 일 형태의 표시 장치는, 보텀 게이트형 트랜지스터나 톱 게이트형 트랜지스터 등 다양한 형태의 트랜지스터를 사용하여 제작할 수 있다. 따라서, 기존의 제조 라인에 맞추어, 사용되는 반도체층의 재료나 트랜지스터 구조를 용이하게 치환할 수 있다.
[보텀 게이트형 트랜지스터]
도 10의 (A1)은, 보텀 게이트형 트랜지스터의 일종인 채널 보호형 트랜지스터(810)의 채널 길이 방향의 단면도이다. 도 10의 (A1)에서, 트랜지스터(810)는 기판(771) 위에 형성된다. 또한 트랜지스터(810)는 기판(771) 위에 절연층(772)을 개재하여 전극(746)을 가진다. 또한 전극(746) 위에 절연층(726)을 개재하여 반도체층(742)을 가진다. 전극(746)은 게이트 전극으로서 기능할 수 있다. 절연층(726)은 게이트 절연층으로서 기능할 수 있다.
또한 반도체층(742)의 채널 형성 영역 위에 절연층(741)을 가진다. 또한 반도체층(742)의 일부와 접하여 절연층(726) 위에 전극(744a) 및 전극(744b)을 가진다. 전극(744a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있다. 전극(744b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능할 수 있다. 전극(744a)의 일부 및 전극(744b)의 일부는 절연층(741) 위에 형성된다.
절연층(741)은 채널 보호층으로서 기능할 수 있다. 채널 형성 영역 위에 절연층(741)을 제공함으로써, 전극(744a) 및 전극(744b)의 형성 시에 발생하는 반도체층(742)의 노출을 방지할 수 있다. 따라서, 전극(744a) 및 전극(744b)의 형성 시에 반도체층(742)의 채널 형성 영역이 에칭되는 것을 방지할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 실현할 수 있다.
또한 트랜지스터(810)는 전극(744a), 전극(744b), 및 절연층(741) 위에 절연층(728)을 가지고, 절연층(728) 위에 절연층(729)을 가진다.
반도체층(742)에 산화물 반도체를 사용하는 경우, 전극(744a) 및 전극(744b) 중 적어도 반도체층(742)과 접하는 부분에, 반도체층(742)의 일부로부터 산소를 빼앗아 산소 결손을 발생시킬 수 있는 재료를 사용하는 것이 바람직하다. 반도체층(742) 내의 산소 결손이 발생한 영역은 캐리어 농도가 증가되고, 상기 영역은 n형화되어 n형 영역(n+층)이 된다. 따라서, 상기 영역은 소스 영역 또는 드레인 영역으로서 기능할 수 있다. 반도체층(742)에 산화물 반도체를 사용하는 경우, 반도체층(742)으로부터 산소를 빼앗아 산소 결손을 발생시킬 수 있는 재료의 일례로서, 텅스텐, 타이타늄 등을 들 수 있다.
반도체층(742)에 소스 영역 및 드레인 영역이 형성됨으로써, 전극(744a) 및 전극(744b)과 반도체층(742)의 접촉 저항을 저감할 수 있다. 따라서, 전계 효과 이동도나 문턱 전압 등의 트랜지스터의 전기 특성을 양호한 것으로 할 수 있다.
반도체층(742)에 실리콘 등의 반도체를 사용하는 경우에는, 반도체층(742)과 전극(744a) 사이, 및 반도체층(742)과 전극(744b) 사이에 n형 반도체 또는 p형 반도체로서 기능하는 층을 제공하는 것이 바람직하다. n형 반도체 또는 p형 반도체로서 기능하는 층은 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능할 수 있다.
절연층(729)은 외부로부터 트랜지스터로의 불순물 확산을 방지하거나, 또는 저감하는 기능을 가지는 재료를 사용하여 형성되는 것이 바람직하다. 또한 필요에 따라, 절연층(729)을 생략할 수도 있다.
도 10의 (A2)에 도시된 트랜지스터(811)는, 절연층(729) 위에 백 게이트 전극으로서 기능할 수 있는 전극(723)을 가지는 점에서 트랜지스터(810)와 상이하다. 전극(723)을 전극(746)과 같은 재료 및 방법으로 형성할 수 있다.
일반적으로, 백 게이트 전극은 도전층으로 형성되고, 게이트 전극과 백 게이트 전극으로 반도체층의 채널 형성 영역을 끼우도록 배치된다. 따라서, 백 게이트 전극은 게이트 전극과 마찬가지로 기능시킬 수 있다. 백 게이트 전극의 전위는, 게이트 전극과 같은 전위로 하여도 좋고, 접지 전위(GND 전위)나 임의의 전위로 하여도 좋다. 또한 백 게이트 전극의 전위를 게이트 전극과 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
또한 전극(746) 및 전극(723)은 양쪽 모두 게이트 전극으로서 기능할 수 있다. 따라서, 절연층(726), 절연층(728), 및 절연층(729)은 각각 게이트 절연층으로서 기능할 수 있다. 또한 전극(723)을 절연층(728)과 절연층(729) 사이에 제공하여도 좋다.
또한 전극(746) 및 전극(723) 중 한쪽을 "게이트 전극"이라고 하는 경우, 다른 쪽을 "백 게이트 전극"이라고 한다. 예를 들어 트랜지스터(811)에서, 전극(723)을 "게이트 전극"이라고 하는 경우, 전극(746)을 "백 게이트 전극"이라고 한다. 또한 전극(723)을 "게이트 전극"으로서 사용하는 경우에는, 트랜지스터(811)를 톱 게이트형 트랜지스터의 일종이라고 생각할 수 있다. 또한 전극(746) 및 전극(723) 중 어느 한쪽을 "제 1 게이트 전극"이라고 하고, 다른 쪽을 "제 2 게이트 전극"이라고 하는 경우가 있다.
반도체층(742)을 끼워 전극(746) 및 전극(723)을 제공함으로써, 또한 전극(746) 및 전극(723)을 같은 전위로 함으로써, 반도체층(742)에서 캐리어가 흐르는 영역이 막 두께 방향에서 더 커지기 때문에, 캐리어의 이동량이 증가된다. 이 결과, 트랜지스터(811)의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아진다.
따라서, 트랜지스터(811)는 점유 면적에 대하여 큰 온 전류를 가지는 트랜지스터이다. 즉, 요구되는 온 전류에 대하여 트랜지스터(811)의 점유 면적을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터의 점유 면적을 작게 할 수 있다. 따라서, 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 실현할 수 있다.
또한 게이트 전극과 백 게이트 전극은 도전층으로 형성되기 때문에, 트랜지스터의 외부에서 발생하는 전계가, 채널이 형성되는 반도체층에 작용하지 않도록 하는 기능(특히, 정전기 등에 대한 전계 차폐 기능)을 가진다. 또한 백 게이트 전극을 반도체층보다 크게 형성하여 백 게이트 전극으로 반도체층을 덮음으로써 전계 차폐 기능을 높일 수 있다.
또한 백 게이트 전극을, 차광성을 가지는 도전층으로 형성함으로써, 백 게이트 전극 측으로부터 반도체층에 광이 입사되는 것을 방지할 수 있다. 따라서, 반도체층의 광 열화를 방지하고, 트랜지스터의 문턱 전압이 시프트되는 등의 전기 특성의 열화를 방지할 수 있다.
본 발명의 일 형태에 따르면, 신뢰성이 양호한 트랜지스터를 실현할 수 있다. 또한 신뢰성이 양호한 반도체 장치를 실현할 수 있다.
도 10의 (B1)은 도 10의 (A1)과 상이한 구성을 가지는 채널 보호형 트랜지스터(820)의 채널 길이 방향의 단면도이다. 트랜지스터(820)는 트랜지스터(810)와 거의 같은 구조를 가지지만, 절연층(741)이 반도체층(742)의 단부를 덮는 점에서 상이하다. 또한 반도체층(742)과 중첩되는 영역을 가지는 절연층(741)의 일부를 선택적으로 제거하여 형성한 개구부에서 반도체층(742)과 전극(744a)이 전기적으로 접속되어 있다. 또한 반도체층(742)과 중첩되는 영역을 가지는 절연층(741)의 일부를 선택적으로 제거하여 형성한 다른 개구부에서 반도체층(742)과 전극(744b)이 전기적으로 접속되어 있다. 절연층(741) 중 채널 형성 영역과 중첩되는 영역은 채널 보호층으로서 기능할 수 있다.
도 10의 (B2)에 도시된 트랜지스터(821)는, 절연층(729) 위에 백 게이트 전극으로서 기능할 수 있는 전극(723)을 가지는 점에서 트랜지스터(820)와 상이하다.
절연층(741)을 제공함으로써, 전극(744a) 및 전극(744b)의 형성 시에 발생하는 반도체층(742)의 노출을 방지할 수 있다. 따라서, 전극(744a) 및 전극(744b)의 형성 시에 반도체층(742)의 박막화를 방지할 수 있다.
또한 트랜지스터(820) 및 트랜지스터(821)는, 트랜지스터(810) 및 트랜지스터(811)보다, 전극(744a)과 전극(746) 사이의 거리, 및 전극(744b)과 전극(746) 사이의 거리가 길어진다. 따라서, 전극(744a)과 전극(746) 사이에 발생하는 기생 용량을 작게 할 수 있다. 또한 전극(744b)과 전극(746) 사이에 발생하는 기생 용량을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 실현할 수 있다.
도 10의 (C1)은 보텀 게이트형 트랜지스터의 하나인 채널 에칭형 트랜지스터(825)의 채널 길이 방향의 단면도이다. 트랜지스터(825)는 절연층(741)을 제공하지 않고, 전극(744a) 및 전극(744b)을 형성한다. 그러므로, 전극(744a) 및 전극(744b)의 형성 시에 노출되는 반도체층(742)의 일부가 에칭되는 경우가 있다. 한편, 절연층(741)을 제공하지 않기 때문에, 트랜지스터의 생산성을 높일 수 있다.
도 10의 (C2)에 도시된 트랜지스터(826)는, 절연층(729) 위에 백 게이트 전극으로서 기능할 수 있는 전극(723)을 가지는 점에서 트랜지스터(825)와 상이하다.
도 11의 (A1) 내지 (C2)에 트랜지스터(810), 트랜지스터(811), 트랜지스터(820), 트랜지스터(821), 트랜지스터(825), 및 트랜지스터(826)의 채널 폭 방향의 단면도를 각각 도시하였다.
도 11의 (B2), (C2)에 도시된 구조에서는 게이트 전극과 백 게이트 전극이 접속되어, 게이트 전극과 백 게이트 전극의 전위는 같은 전위가 된다. 또한 반도체층(742)은 게이트 전극과 백 게이트 전극 사이에 끼워져 있다.
게이트 전극 및 백 게이트 전극 각각의 채널 폭 방향의 길이는 반도체층(742)의 채널 폭 방향의 길이보다 길고, 반도체층(742)의 채널 폭 방향 전체는 절연층(726), 절연층(741), 절연층(728), 및 절연층(729)을 개재하여 게이트 전극 및 백 게이트 전극으로 덮인 구성이다.
상기 구성으로 함으로써, 트랜지스터에 포함되는 반도체층(742)을 게이트 전극 및 백 게이트 전극의 전계에 의하여 전기적으로 둘러쌀 수 있다.
트랜지스터(811), 트랜지스터(821), 및 트랜지스터(826)와 같이, 게이트 전극 및 백 게이트 전극의 전계에 의하여, 채널 형성 영역이 형성되는 반도체층(742)을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 Surrounded channel(S-channel) 구조라고 할 수 있다.
S-channel 구조로 함으로써, 게이트 전극 및 백 게이트 전극 중 한쪽 또는 양쪽에 의하여 채널을 유발시키기 위한 전계를 효과적으로 반도체층(742)에 인가할 수 있기 때문에, 트랜지스터의 전류 구동 능력이 향상되어 높은 온 전류 특성을 얻을 수 있게 된다. 또한 온 전류를 높게 할 수 있기 때문에 트랜지스터를 미세화할 수 있게 된다. 또한 S-channel 구조로 함으로써 트랜지스터의 기계적 강도를 높일 수 있다.
[톱 게이트형 트랜지스터]
도 12의 (A1)에 예시된 트랜지스터(842)는 톱 게이트형 트랜지스터의 하나이다. 트랜지스터(842)에서는 절연층(729)을 형성한 후에 전극(744a) 및 전극(744b)을 형성한다. 전극(744a) 및 전극(744b)은 절연층(728) 및 절연층(729)에 형성한 개구부에서 반도체층(742)에 전기적으로 접속된다.
또한 전극(746)과 중첩되지 않는 절연층(726)의 일부를 제거하고, 전극(746)과 잔존한 절연층(726)을 마스크로서 사용하여 불순물을 반도체층(742)에 도입함으로써, 반도체층(742) 내에 자기 정합(셀프 얼라인먼트)적으로 불순물 영역을 형성할 수 있다. 트랜지스터(842)는 절연층(726)이 전극(746)의 단부를 넘어 연장되는 영역을 가진다. 반도체층(742) 중 절연층(726)을 통하여 불순물이 도입된 영역의 불순물 농도는, 절연층(726)을 통하지 않고 불순물이 도입된 영역보다 작아진다. 따라서, 반도체층(742)은 전극(746)과 중첩되지 않는 영역에 LDD(Lightly Doped Drain) 영역이 형성된다.
도 12의 (A2)에 도시된 트랜지스터(843)는 전극(723)을 가지는 점에서 트랜지스터(842)와 상이하다. 트랜지스터(843)는 기판(771) 위에 형성된 전극(723)을 가진다. 전극(723)은 절연층(772)을 개재하여 반도체층(742)과 중첩되는 영역을 가진다. 전극(723)은 백 게이트 전극으로서 기능할 수 있다.
또한 도 12의 (B1)에 도시된 트랜지스터(844) 및 도 12의 (B2)에 도시된 트랜지스터(845)와 같이, 전극(746)과 중첩되지 않는 영역의 절연층(726)을 모두 제거하여도 좋다. 또한 도 12의 (C1)에 도시된 트랜지스터(846) 및 도 12의 (C2)에 도시된 트랜지스터(847)와 같이, 절연층(726)을 잔존시켜도 좋다.
트랜지스터(842) 내지 트랜지스터(847)에 대해서도, 전극(746)을 형성한 후에, 전극(746)을 마스크로서 사용하여 불순물을 반도체층(742)에 도입함으로써, 반도체층(742) 내에 자기 정합적으로 불순물 영역을 형성할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 실현할 수 있다. 또한 본 발명의 일 형태에 따르면, 집적도가 높은 반도체 장치를 실현할 수 있다.
도 13의 (A1) 내지 (C2)에 트랜지스터(842) 내지 트랜지스터(847)의 채널 폭 방향의 단면도를 각각 도시하였다.
트랜지스터(843), 트랜지스터(845), 및 트랜지스터(847) 각각은 상술한 S-channel 구조를 가진다. 다만 이에 한정되지 않고, 트랜지스터(843), 트랜지스터(845), 및 트랜지스터(847)를 S-channel 구조로 하지 않아도 된다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 OS 트랜지스터의 자세한 구성예에 대하여 설명한다.
OS 트랜지스터가 가지는 반도체층은 예를 들어 인듐, 아연, 및 M(알루미늄, 타이타늄, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 세륨, 주석, 네오디뮴, 또는 하프늄 등의 금속)을 포함하는 In-M-Zn계 산화물로 표기되는 막으로 할 수 있다.
반도체층을 구성하는 산화물 반도체가 In-M-Zn계 산화물인 경우, In-M-Zn 산화물을 성막하기 위하여 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8 등이 바람직하다. 또한 성막되는 반도체층의 원자수비는 각각, 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
반도체층으로서는, 캐리어 밀도가 낮은 산화물 반도체를 사용한다. 예를 들어, 반도체층은 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하, 더더욱 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상의 캐리어 밀도의 산화물 반도체를 사용할 수 있다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. 상기 산화물 반도체는 결함 준위 밀도가 낮고, 안정된 특성을 가지는 산화물 반도체라고 할 수 있다.
또한 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체층의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
반도체층을 구성하는 산화물 반도체에서, 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산소 결손이 증가되어 n형화된다. 그러므로, 반도체층에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있고, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그러므로, 반도체층에서의 알칼리 금속 또는 알칼리 토금속의 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 반도체층을 구성하는 산화물 반도체에 질소가 포함되어 있으면, 캐리어인 전자가 생김으로써 캐리어 밀도가 증가되어 n형화되기 쉽다. 이 결과, 질소가 포함된 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로 반도체층에서의 질소 농도(이차 이온 질량 분석법에 의하여 얻어지는 농도)는 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
또한 반도체층은 예를 들어 비단결정 구조이어도 좋다. 비단결정 구조는 예를 들어 c축으로 배향된 결정을 가지는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
비정질 구조의 산화물 반도체막은, 예를 들어 원자 배열이 무질서하며 결정 성분을 가지지 않는다. 또는, 비정질 구조의 산화물막은, 예를 들어 완전한 비정질 구조이며 결정부를 가지지 않는다.
또한 반도체층이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2종류 이상을 가지는 혼합막이어도 좋다. 혼합막은, 예를 들어 상술한 영역 중 어느 2종류 이상의 영역을 포함하는 단층 구조 또는 적층 구조를 가지는 경우가 있다.
이하에서는, 비단결정의 반도체층의 일 형태인 CAC(Cloud-Aligned Composite)-OS의 구성에 대하여 설명한다.
CAC-OS란, 예를 들어 산화물 반도체를 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 편재한 재료의 한 구성이다. 또한 이하에서는 산화물 반도체에서, 하나 또는 그 이상의 금속 원소가 편재하고, 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 2nm 이하, 또는 그 근방의 크기로 혼합한 상태를 모자이크상 또는 패치상이라고도 한다.
또한 산화물 반도체는 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이에 더하여 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
예를 들어, In-Ga-Zn 산화물에서의 CAC-OS(CAC-OS 중에서도 In-Ga-Zn 산화물을 특히 CAC-IGZO라고 불러도 좋음)란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수(實數))로 함) 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 갈륨 산화물(이하, GaOX3(X3은 0보다 큰 실수)으로 함) 또는 갈륨 아연 산화물(이하, GaX4ZnY4OZ4(X4, Y4, 및 Z4는 0보다 큰 실수)로 함) 등으로 재료가 분리됨으로써 모자이크상이 되고, 모자이크상의 InOX1 또는 InX2ZnY2OZ2가 막 내에 균일하게 분포된 구성(이하, 클라우드상이라고도 함)이다.
즉, CAC-OS는 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼합되는 구성을 가지는 복합 산화물 반도체이다. 또한 본 명세서에서 예를 들어 제 1 영역의 원소 M에 대한 In의 원자수비가 제 2 영역의 원소 M에 대한 In의 원자수비보다 큰 것을, 제 1 영역은 제 2 영역과 비교하여 In의 농도가 높다는 것으로 한다.
또한 IGZO는 통칭이며, In, Ga, Zn, 및 O로 이루어지는 하나의 화합물을 말하는 경우가 있다. 대표적인 예로서, InGaO3(ZnO)m1(m1은 자연수) 또는 In(1+x0)Ga(1-x0)O3(ZnO)m0(-1≤x0≤1, m0은 임의의 수)으로 나타내어지는 결정성 화합물을 들 수 있다.
상기 결정성 화합물은 단결정 구조, 다결정 구조, 또는 CAAC 구조를 가진다. 또한 CAAC 구조는, 복수의 IGZO의 나노 결정이 c축 배향을 가지고 또한 a-b면에서는 배향하지 않고 연결된 결정 구조이다.
한편, CAC-OS는 산화물 반도체의 재료 구성에 관한 것이다. CAC-OS란 In, Ga, Zn, 및 O를 포함한 재료 구성에서, 일부에 Ga을 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크상으로 무작위로 분산되어 있는 구성을 말한다. 따라서, CAC-OS에서 결정 구조는 부차적인 요소이다.
또한 CAC-OS는 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 것으로 한다. 예를 들어, In을 주성분으로 하는 막과, Ga을 주성분으로 하는 막의 2층으로 이루어지는 구조를 포함하지 않는다.
또한 GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역에서는, 명확한 경계를 관찰할 수 없는 경우가 있다.
또한 갈륨 대신에, 알루미늄, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어 있는 경우, CAC-OS는 일부에 상기 금속 원소를 주성분으로 하는 나노 입자상으로 관찰되는 영역과, 일부에 In을 주성분으로 하는 나노 입자상으로 관찰되는 영역이 각각 모자이크상으로 무작위로 분산되어 있는 구성을 말한다.
CAC-OS는 예를 들어 기판을 의도적으로 가열하지 않는 조건에서 스퍼터링법에 의하여 형성할 수 있다. 또한 CAC-OS를 스퍼터링법으로 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량비는 낮을수록 바람직하고, 예를 들어 산소 가스의 유량비를 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 하는 것이 바람직하다.
CAC-OS는 X선 회절(XRD: X-ray diffraction) 측정법의 하나인 Out-of-plane법에 의한 θ/2θ 스캔을 사용하여 측정하였을 때 명확한 피크가 관찰되지 않는다는 특징을 가진다. 즉, X선 회절 측정으로부터 측정 영역의 a-b면 방향 및 c축 방향의 배향이 보이지 않는 것을 알 수 있다.
또한 CAC-OS는, 프로브 직경이 1nm인 전자선(나노 빔 전자선이라고도 함)을 조사함으로써 얻어지는 전자선 회절 패턴에서, 링 형상으로 휘도가 높은 영역과, 상기 링 영역에 복수의 휘점이 관측된다. 따라서, 전자선 회절 패턴으로부터 CAC-OS의 결정 구조가 평면 방향 및 단면 방향에서 배향성을 가지지 않는 nc(nano-crystal) 구조를 가지는 것을 알 수 있다.
또한 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑에 의하여, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재되고 혼합된 구조를 가지는 것을 확인할 수 있다.
CAC-OS는 금속 원소가 균일하게 분포된 IGZO 화합물과는 상이한 구조이고, IGZO 화합물과 상이한 성질을 가진다. 즉, CAC-OS는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크상인 구조를 가진다.
여기서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 GaOX3 등이 주성분인 영역과 비교하여 도전성이 높은 영역이다. 즉, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역을 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 발현된다. 따라서, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써 높은 전계 효과 이동도(μ)를 실현할 수 있다.
한편, GaOX3 등이 주성분인 영역은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과 비교하여 절연성이 높은 영역이다. 즉, GaOX3 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써 누설 전류가 억제되어 양호한 스위칭 동작을 실현할 수 있다.
따라서, CAC-OS를 반도체 디바이스에 사용한 경우, GaOX3 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 실현할 수 있다.
또한 CAC-OS를 사용한 반도체 디바이스는 신뢰성이 높다. 따라서, CAC-OS는 다양한 반도체 장치의 구성 재료로서 적합하다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태의 전자 기기에 대하여 도 14를 사용하여 설명한다.
본 실시형태의 전자 기기는 본 발명의 일 형태의 표시 장치를 가진다. 이에 의하여, 전자 기기의 표시부에 표시되는 화상의 표시 품질을 높일 수 있다.
본 실시형태의 전자 기기의 표시부에는, 예를 들어 풀 하이비전, 2K, 4K, 8K, 16K, 또는 그 이상의 해상도를 가지는 화상을 표시할 수 있다. 또한 표시부의 화면 크기는 대각선 20인치 이상, 대각선 30인치 이상, 대각선 50인치 이상, 대각선 60인치 이상, 또는 대각선 70인치 이상으로 할 수 있다.
전자 기기로서는, 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형의 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파친코기 등의 대형 게임기 등 비교적 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등을 들 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써, 표시부에서 화상이나 정보 등의 표시를 수행할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
도 14의 (A)에 텔레비전 장치의 일례를 도시하였다. 텔레비전 장치(7100)는 하우징(7101)에 표시부(7000)가 제공되어 있다. 여기서는 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 도시하였다.
표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 14의 (A)에 도시된 텔레비전 장치(7100)의 조작은 하우징(7101)이 구비한 조작 스위치나, 별체의 리모트 컨트롤러(7111)에 의하여 수행할 수 있다. 또는 표시부(7000)에 터치 센서를 구비하여도 좋고, 손가락 등으로 표시부(7000)를 터치함으로써 조작하여도 좋다. 리모트 컨트롤러(7111)는 상기 리모트 컨트롤러(7111)로부터 출력되는 정보를 표시하는 표시부를 가져도 좋다. 리모트 컨트롤러(7111)가 구비하는 조작 키 또는 터치 패널에 의하여 채널 및 음량을 조작할 수 있고 표시부(7000)에 표시되는 화상을 조작할 수 있다.
또한 텔레비전 장치(7100)는 수신기 및 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있다. 또한 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 또는 수신자끼리 등)의 정보 통신도 수행할 수 있다.
도 14의 (B)에 노트북형 퍼스널 컴퓨터의 일례를 도시하였다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 포함한다. 하우징(7211)에는 표시부(7000)가 제공되어 있다.
표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 14의 (C), (D)에 디지털 사이니지의 일례를 도시하였다.
도 14의 (C)에 도시된 디지털 사이니지(7300)는 하우징(7301), 표시부(7000), 및 스피커(7303) 등을 가진다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 포함할 수 있다.
도 14의 (D)는 원기둥 모양의 기둥(7401)에 장착된 디지털 사이니지(7400)이다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7000)를 가진다.
도 14의 (C), (D)에서 표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
표시부(7000)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있다. 또한 표시부(7000)가 넓을수록 사람의 눈에 띄기 쉽고, 예를 들어 광고의 홍보 효과를 높일 수 있다.
표시부(7000)에 터치 패널을 적용함으로써, 표시부(7000)에 정지 화상 또는 동영상을 표시할 뿐만 아니라, 사용자가 직관적으로 조작할 수 있어 바람직하다. 또한 노선 정보 또는 교통 정보 등의 정보를 제공하기 위한 용도로 사용하는 경우에는, 직관적인 조작에 의하여 사용성을 높일 수 있다.
또한 도 14의 (C), (D)에 도시된 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311) 또는 정보 단말기(7411)와 무선 통신에 의하여 연계 가능한 것이 바람직하다. 예를 들어, 표시부(7000)에 표시되는 광고의 정보를 정보 단말기(7311) 또는 정보 단말기(7411)의 화면에 표시할 수 있다. 또한 정보 단말기(7311) 또는 정보 단말기(7411)를 조작함으로써, 표시부(7000)의 표시를 전환할 수 있다.
또한 디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 의하여, 정보 단말기(7311) 또는 정보 단말기(7411)의 화면을 조작 수단(컨트롤러)으로 한 게임을 실행할 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참여하고 즐길 수 있다.
본 발명의 일 형태의 표시 장치는 가옥 또는 빌딩의 내벽 또는 외벽, 혹은 차량의 내장 또는 외장의 곡면을 따라 제공할 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 본 발명의 일 형태의 표시 장치에 대하여 시뮬레이션을 수행한 결과를 설명한다.
도 15는 본 실시예에서 시뮬레이션을 수행한 회로인 회로(60)의 구성을 도시한 도면이다. 회로(60)는 화소(11), 트랜지스터(58), 및 트랜지스터(59)를 가지는 구성으로 하였다.
화소(11)는 배선(31) 및 배선(32)에 접속시켰다. 배선(32)은 트랜지스터(58)의 소스 및 드레인 중 한쪽 및 트랜지스터(59)의 소스 및 드레인 중 한쪽에 접속시켰다.
트랜지스터(58)의 소스 및 드레인 중 다른 쪽에는 전위(V1)로서 +5V를 인가하였다. 트랜지스터(59)의 소스 및 드레인 중 다른 쪽에는 전위(V2)로서 -5V를 인가하였다. 트랜지스터(58)의 게이트에는 신호(EN)를 공급하였다. 트랜지스터(59)의 게이트에는 신호(ENB)를 공급하였다. 여기서, 트랜지스터(58)는 도 7의 (A)에 도시된 스위치(48a) 또는 스위치(48b)에 상당하고, 트랜지스터(59)는 도 7의 (A)에 도시된 스위치(49a) 또는 스위치(49b)에 상당한다.
본 실시예에서는, 화소(11)의 구성으로서, 도 16의 (A)에 도시된 화소(11[1]), 도 16의 (B)에 도시된 화소(11[2]), 및 도 16의 (C)에 도시된 화소(11[3])를 상정하였다.
화소(11[1])는 트랜지스터(21), 용량 소자(25), 및 용량 소자(26a)를 가지는 구성으로 하였다. 트랜지스터(21)의 소스 및 드레인 중 한쪽은 용량 소자(25)의 한쪽 전극에 접속시켰다. 용량 소자(25)의 한쪽 전극은 용량 소자(26a)의 한쪽 전극에 접속시켰다. 트랜지스터(21)의 소스 및 드레인 중 다른 쪽은 배선(31)에 접속시켰다. 용량 소자(25)의 다른 쪽 전극의 전위 및 용량 소자(26a)의 다른 쪽 전극의 전위는 접지 전위로 하였다.
화소(11[2])는 실시형태 1에 기재된 화소(11a)에 상당한다. 화소(11[3])는 실시형태 1에 기재된 화소(11b)에 상당한다. 여기서, 화소(11[1] 내지 11[3])에서, 표시 디바이스(26)는 액정 디바이스인 것으로 하고, 액정 디바이스인 표시 디바이스(26)를 용량 소자(26a)에 의하여 모방하였다. 또한 화소(11[3])에서, 배선(35)의 전위는 접지 전위로 하였다.
트랜지스터(21), 트랜지스터(22) 및 트랜지스터(23), 그리고 트랜지스터(58) 및 트랜지스터(59)는 OS 트랜지스터로 하였다. 또한 트랜지스터(21), 트랜지스터(22), 및 트랜지스터(23)의 채널 길이는 4μm로 하고 채널 폭은 4μm로 하고, 트랜지스터(58) 및 트랜지스터(59)의 채널 길이는 4μm로 하고 채널 폭은 800μm로 하였다. 또한 용량 소자(25)의 유지 용량은 200fF로 하고 용량 소자(26a)의 유지 용량은 100fF로 하였다.
본 실시예에서는, 배선(31)의 전위를 8비트의 디지털 신호에 대응하는 전위로 하였다. 도 17의 (A)는 화소(11)가 화소(11[1])일 때의 배선(31)의 전위와 디지털 신호의 디지털값의 관계를 도시한 도면이다. 도 17의 (B)는 화소(11)가 화소(11[2]) 또는 화소(11[3])일 때의 배선(31)의 전위와 디지털 신호의 디지털값의 관계를 도시한 도면이다. 또한 본 실시예에서는, 디지털값은 모두 10진수 표기로 나타내는 것으로 한다.
본 실시예에서는, 디지털 신호의 디지털값을 "0", "31", "63", "95", "127", "159", "191", "223", "255"로 하고, 조건 1 및 조건 2 각각의 경우에 대하여 용량 소자(26a)의 한쪽 전극과 용량 소자(26a)의 다른 쪽 전극의 전위차(ΔVlc)를 산출하였다. 여기서, 도 17의 (A), (B)에 도시된 바와 같이, 조건 2에서 배선(31)에 공급되는 전위는 조건 1에서 배선(31)에 공급되는 전위의 극성을 반전시킨 전위로 하였다. 구체적으로는, 도 17의 (A)에 도시된 바와 같이 화소(11)가 화소(11[1])인 경우에는, 디지털 신호의 디지털값이 "0"일 때의 배선(31)의 전위를 0V로 하고, 디지털 신호의 디지털값이 "255"일 때의 배선(31)의 전위를 조건 1에서는 전위(V1)로, 조건 2에서는 전위(V2)로 하였다. 한편, 도 17의 (B)에 도시된 바와 같이 화소(11)가 화소(11[2]) 또는 화소(11[3])인 경우에는, 조건 1에서는 디지털 신호의 디지털값이 "0"일 때의 배선(31)의 전위를 전위(V2)로 하고, 디지털 신호의 디지털값이 "255"일 때의 배선(31)의 전위를 전위(V1)로 하였다. 또한 조건 2에서는 디지털 신호의 디지털값이 "0"일 때의 배선(31)의 전위를 전위(V1)로 하고, 디지털 신호의 디지털값이 "255"일 때의 배선(31)의 전위를 전위(V2)로 하였다.
또한 조건 1에서는 트랜지스터(59)를 온으로 하고 트랜지스터(58)를 오프로 함으로써, 배선(32)의 전위를 전위(V2)로 하였다. 한편, 조건 2에서는 트랜지스터(58)를 온으로 하고 트랜지스터(59)를 오프로 함으로써, 배선(32)의 전위를 전위(V1)로 하였다. 또한 상술한 바와 같이, 조건 2에서 배선(31)에 공급되는 전위는 조건 1에서 배선(31)에 공급되는 전위의 극성을 반전시킨 전위로 하였다. 이상으로부터, 조건 1에서 조건 2로의 전환은 프레임 반전 구동에 상당한다.
본 실시예에서의 회로(60)의 동작 방법에 대하여 설명한다. 화소(11)가 화소(11[1])인 경우에는, 먼저 배선(31)의 전위를 도 17의 (A)에 도시된 디지털값에 대응하는 전위로 하였다. 다음으로, 트랜지스터(21)를 온으로 하여 배선(31)의 전위를 노드(N1)에 기록한 후, 트랜지스터(21)를 오프로 하였다. 그리고, 트랜지스터(21)를 오프로 하고 나서부터 1프레임 기간(0.6ms)이 경과한 후의 전위차(ΔVlc)를 산출하였다. 이상의 동작을 조건 1 및 조건 2 각각에 대하여 수행하였다.
화소(11)가 화소(11[2])인 경우에는, 먼저 배선(31)의 전위를 도 17의 (B)에 도시된 디지털값에 대응하는 전위로 하였다. 또한 조건 1의 경우에는 트랜지스터(59)를 온으로 하고 트랜지스터(58)를 오프로 함으로써 배선(32)의 전위를 전위(V2)로 하고, 조건 2의 경우에는 트랜지스터(58)를 온으로 하고 트랜지스터(59)를 오프로 함으로써 배선(32)의 전위를 전위(V1)로 하였다. 다음으로, 트랜지스터(21)를 온으로 하여 배선(31)의 전위를 노드(N1)에 기록하고, 트랜지스터(22)를 온으로 하여 배선(32)의 전위를 노드(N2)에 기록한 후, 트랜지스터(21) 및 트랜지스터(22)를 오프로 하였다. 그리고, 트랜지스터(21) 및 트랜지스터(22)를 오프로 하고 나서부터 1프레임 기간이 경과한 후의 전위차(ΔVlc)를 산출하였다.
화소(11)가 화소(11[3])인 경우에는, 먼저 배선(31)의 전위를 도 17의 (B)에 도시된 디지털값에 대응하는 전위로 하였다. 또한 조건 1의 경우에는 트랜지스터(59)를 온으로 하고 트랜지스터(58)를 오프로 함으로써 배선(32)의 전위를 전위(V2)로 하고, 조건 2의 경우에는 트랜지스터(58)를 온으로 하고 트랜지스터(59)를 오프로 함으로써 배선(32)의 전위를 전위(V1)로 하였다. 다음으로, 트랜지스터(21)를 온으로 하여 배선(31)의 전위를 노드(N1)에 기록하고, 트랜지스터(22)를 온으로 하여 배선(32)의 전위를 노드(N2)에 기록한 후, 트랜지스터(21) 및 트랜지스터(22)를 오프로 하였다. 그 후, 트랜지스터(23)를 온으로 함으로써, 노드(N2)의 전위를 접지 전위로 하였다. 그리고, 트랜지스터(21) 및 트랜지스터(22)를 오프로 하고 나서부터 1프레임 기간이 경과한 후의 전위차(ΔVlc)를 산출하였다.
도 18은 화소(11)가 화소(11[1]), 화소(11[2]), 화소(11[3])인 각각 경우에서, 조건 1 및 조건 2의 전위차(ΔVlc)와 디지털 신호의 디지털값의 관계를 도시한 도면이다. 도 18에 도시된 바와 같이, 화소(11)가 화소(11[2]) 또는 화소(11[3])인 경우에는, 화소(11)가 화소(11[1])인 경우보다, 디지털 신호의 디지털값이 동일할 때에도 액정 디바이스를 모방한 용량 소자(26a)에 인가되는 전압이 크게 되는 것이 확인되었다. 또한 화소(11)가 화소(11[1] 내지 11[3]) 중 어느 구성이어도, 용량 소자(26a)에 인가되는 전압을 1프레임 기간 유지할 수 있는 것이 확인되었다.
10: 표시 장치, 11: 화소, 11a: 화소, 11b: 화소, 11c: 화소, 11d: 화소, 12: 게이트 드라이버 회로, 13: 소스 드라이버 회로, 14: 화소 어레이, 15: 회로, 21: 트랜지스터, 22: 트랜지스터, 23: 트랜지스터, 24: 트랜지스터, 25: 용량 소자, 26: 표시 디바이스, 26a: 용량 소자, 31: 배선, 32: 배선, 33: 배선, 34: 배선, 35: 배선, 41: 시프트 레지스터, 41a: 시프트 레지스터, 41b: 시프트 레지스터, 42: 래치 회로, 42a: 래치 회로, 42b: 래치 회로, 43: 레벨 시프트 회로, 43a: 레벨 시프트 회로, 43b: 레벨 시프트 회로, 44 : PTL, 44a: N-PTL, 44b: P-PTL, 45: 선택 회로, 46: 앰프 회로, 46a: 앰프 회로, 46b: 앰프 회로, 47: 저항 스트링, 47a: 저항 스트링, 47b: 저항 스트링, 48: 스위치, 48a: 스위치, 48b: 스위치, 49: 스위치, 49a: 스위치, 49b: 스위치, 51: 데이터 버스 배선, 57: 저항 소자, 57a: 저항 소자, 57b: 저항 소자, 58: 트랜지스터, 59: 트랜지스터, 60: 회로, 61: 신호 생성 회로, 62: 변환 회로, 71: 전원선, 72: 전원선, 111: 기판, 113: 기판, 121: 오버코트, 125a: 편광판, 125b: 편광판, 131: 착색층, 132: 차광층, 141: 접착층, 162: FPC, 181: 전극, 182: 전극, 183: 액정층, 211: 절연층, 212: 절연층, 215: 절연층, 217: 절연층, 220: 절연층, 221: 도전층, 222a: 도전층, 222b: 도전층, 224: 도전층, 231: 반도체층, 242: 접속체, 255: 도전층, 552: 백라이트 유닛, 565: 도전층, 723: 전극, 726: 절연층, 728: 절연층, 729: 절연층, 741: 절연층, 742: 반도체층, 744a: 전극, 744b: 전극, 746: 전극, 771: 기판, 772: 절연층, 810: 트랜지스터, 811: 트랜지스터, 820: 트랜지스터, 821: 트랜지스터, 825: 트랜지스터, 826: 트랜지스터, 842: 트랜지스터, 843: 트랜지스터, 844: 트랜지스터, 845: 트랜지스터, 846: 트랜지스터, 847: 트랜지스터, 7000: 표시부, 7100: 텔레비전 장치, 7101: 하우징, 7103: 스탠드, 7111: 리모트 컨트롤러, 7200: 노트북형 퍼스널 컴퓨터, 7211: 하우징, 7212: 키보드, 7213: 포인팅 디바이스, 7214: 외부 접속 포트, 7300: 디지털 사이니지, 7301: 하우징, 7303: 스피커, 7311: 정보 단말기, 7400: 디지털 사이니지, 7401: 기둥, 7411: 정보 단말기

Claims (13)

  1. 화소 및 소스 드라이버 회로를 가지는 표시 장치로서,
    상기 화소는 제 1 트랜지스터, 제 2 트랜지스터, 용량 소자, 및 표시 디바이스를 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 용량 소자의 한쪽 전극에 전기적으로 접속되고,
    상기 용량 소자의 한쪽 전극은 상기 표시 디바이스의 한쪽 전극에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 용량 소자의 다른 쪽 전극에 전기적으로 접속되고,
    상기 용량 소자의 다른 쪽 전극은 상기 표시 디바이스의 다른 쪽 전극에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 배선을 통하여 상기 소스 드라이버 회로에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 배선을 통하여 상기 소스 드라이버 회로에 전기적으로 접속되고,
    상기 소스 드라이버 회로는 상기 제 2 배선에 제 1 전위 또는 제 2 전위를 공급하는 기능을 가지고,
    상기 소스 드라이버 회로는 제 1 저항 소자 및 제 2 저항 소자를 가지고,
    상기 제 1 저항 소자의 한쪽 단자에는 상기 제 1 전위가 공급되고,
    상기 제 2 저항 소자의 한쪽 단자에는 상기 제 2 전위가 공급되며,
    상기 제 1 전위는 양의 전위이고,
    상기 제 2 전위는 음의 전위인, 표시 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 소스 드라이버 회로는 제 1 스위치 및 제 2 스위치를 가지고,
    상기 제 1 저항 소자의 한쪽 단자는 상기 제 1 스위치의 한쪽 단자에 전기적으로 접속되고,
    상기 제 1 스위치의 다른 쪽 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 제 2 저항 소자의 한쪽 단자는 상기 제 2 스위치의 한쪽 단자에 전기적으로 접속되고,
    상기 제 2 스위치의 다른 쪽 단자는 상기 제 2 배선에 전기적으로 접속되는, 표시 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 1 전위의 절댓값과 상기 제 2 전위의 절댓값은 동일 또는 대략 동일한, 표시 장치.
  6. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 게이트 및 상기 제 2 트랜지스터의 게이트는 제 3 배선에 전기적으로 접속되는, 표시 장치.
  7. 제 6 항에 있어서,
    상기 표시 장치는 게이트 드라이버 회로를 가지고,
    상기 제 3 배선은 상기 게이트 드라이버 회로에 전기적으로 접속되는, 표시 장치.
  8. 제 1 항에 있어서,
    상기 표시 디바이스는 액정 디바이스인, 표시 장치.
  9. 제 8 항에 있어서,
    상기 표시 디바이스는 수평 전계 방식이 적용된 액정 디바이스인, 표시 장치.
  10. 제 9 항에 있어서,
    상기 표시 디바이스는 블루상을 나타내는 액정을 가지는, 표시 장치.
  11. 제 1 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 각각 채널 형성 영역에 금속 산화물을 가지고,
    상기 금속 산화물은 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 가지는, 표시 장치.
  12. 제 1 항에 있어서,
    상기 화소는 제 3 트랜지스터를 가지고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 표시 디바이스의 다른 쪽 전극에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 공통 배선에 전기적으로 접속되는, 표시 장치.
  13. 제 12 항에 있어서,
    상기 제 3 트랜지스터는 채널 형성 영역에 금속 산화물을 가지고,
    상기 금속 산화물은 In, Zn, 및 M(M은 Al, Ti, Ga, Sn, Y, Zr, La, Ce, Nd, 또는 Hf)을 가지는, 표시 장치.
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