KR102596040B1 - Liquid crystal panel - Google Patents
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Abstract
액정표시패널의 다수의 화소들의 각각은 화소전극과 공통전극을 포함하고, 다수의 화소들은 액티브 영역에 대응하여 제1 기판 위에 N개(N은 자연수)의 행들과 M개(M은 자연수)의 열들로 배열된다. 박막 트랜지스터는 제1 콘택홀을 통해 화소전극과 콘택된다. 차광성 스페이서 패턴은 다수의 화소들 중 서로 인접한 화소들 사이에 대응하여 제2 기판 위에 배치된다. 다수의 화소들 중 1번째 화소열과 M번째 화소열 각각에 대응하여 차광성 스페이서 패턴은 개구된다. 1번째 화소행과 2번째 화소행 사이 및 N-1번째 화소행과 N번째 화소행 사이에 정의되는 액티브 영역의 테두리 영역에서 차광성 스페이서 패턴은 제1 콘택홀과 중첩된다. 2번째 화소행과 N-1번째 화소행 사이에 정의되는 액티브 영역의 내측 영역에서 차광성 스페이서 패턴은 제1 콘택홀과 박막 트랜지스터에 중첩된다. Each of the plurality of pixels of the liquid crystal display panel includes a pixel electrode and a common electrode, and the plurality of pixels correspond to the active area in N rows (N is a natural number) and M rows (M is a natural number) on the first substrate. Arranged in columns. The thin film transistor is in contact with the pixel electrode through the first contact hole. The light-blocking spacer pattern is disposed on the second substrate to correspond between adjacent pixels among the plurality of pixels. The light-shielding spacer pattern is opened corresponding to each of the first pixel column and the Mth pixel column among the plurality of pixels. The light-blocking spacer pattern overlaps the first contact hole in the border area of the active area defined between the 1st and 2nd pixel rows and between the N-1th pixel row and the Nth pixel row. In an area inside the active area defined between the 2nd pixel row and the N-1st pixel row, the light-blocking spacer pattern overlaps the first contact hole and the thin film transistor.
Description
본 발명은 액정표시패널에 관한 것으로, 보다 상세하게는 표시품질이 향상된 액정표시패널에 관한 것이다. The present invention relates to a liquid crystal display panel, and more specifically, to a liquid crystal display panel with improved display quality.
액정표시장치는 액정표시패널과 백라이트를 포함한다. 백라이트는 광을 출력하고, 액정표시패널은 백라이트로부터 출력되는 광을 이용하여 영상을 표시한다. 액정표시패널에는 액티브 영역에 대응하여 배열된 다수의 화소들이 구비되며, 액정표시패널은 액티브 영역을 통해 출력되는 광을 이용하여 영상을 표시한다. The liquid crystal display device includes a liquid crystal display panel and a backlight. The backlight outputs light, and the liquid crystal display panel displays images using the light output from the backlight. The liquid crystal display panel is equipped with a number of pixels arranged corresponding to the active area, and the liquid crystal display panel displays images using light output through the active area.
액정표시패널은 서로 마주하는 두 기판들과 상기 두 기판들 사이에 개재된 액정을 포함한다. 상기 두 기판들 중 어느 하나에는 다수의 화소들이 형성되고, 상기 다수의 화소들 각각은 화소전극과 공통전극으로 구성될 수 있다. 화소전극과 공통전극 간에는 전계가 형성되며, 상기 전계에 의해 액정의 액정분자들의 배열 상태가 조절되고, 이에 따라 액정표시패널을 투과하는 광량이 조절되어 액정표시패널에 영상이 표시될 수 있다. A liquid crystal display panel includes two substrates facing each other and liquid crystal sandwiched between the two substrates. A plurality of pixels may be formed on one of the two substrates, and each of the plurality of pixels may be composed of a pixel electrode and a common electrode. An electric field is formed between the pixel electrode and the common electrode, and the arrangement of the liquid crystal molecules of the liquid crystal is adjusted by the electric field. Accordingly, the amount of light passing through the liquid crystal display panel is adjusted, so that an image can be displayed on the liquid crystal display panel.
본 발명의 목적은 액티브 영역의 전체에 걸쳐 균일하게 제공된 액정을 포함하여 표시품질이 향상된 액정표시패널을 제공하는 데 있다. The purpose of the present invention is to provide a liquid crystal display panel with improved display quality including liquid crystal provided uniformly throughout the active area.
상술한 본 발명의 목적을 달성하기 위하여, 액티브 영역이 정의된 액정표시패널은 제1 기판, 제2 기판, 액정, 다수의 화소들, 박막 트랜지스터 및 차광성 스페이서 패턴을 포함한다. In order to achieve the above-described object of the present invention, a liquid crystal display panel with a defined active area includes a first substrate, a second substrate, liquid crystal, a plurality of pixels, a thin film transistor, and a light-blocking spacer pattern.
상기 제1 기판과 상기 제2 기판은 서로 마주하고, 상기 액정은 상기 제1 기판과 상기 제2 기판의 사이에 개재된다. 상기 다수의 화소들의 각각은 화소전극과 공통전극을 포함하고, 상기 다수의 화소들은 상기 액티브 영역에 대응하여 상기 제1 기판 위에 N개(N은 자연수)의 행들과 M개(M은 자연수)의 열들로 배열된다. The first substrate and the second substrate face each other, and the liquid crystal is interposed between the first substrate and the second substrate. Each of the plurality of pixels includes a pixel electrode and a common electrode, and the plurality of pixels have N rows (N is a natural number) and M rows (M is a natural number) on the first substrate corresponding to the active area. Arranged in columns.
상기 박막 트랜지스터는 제1 기판 위에 배치된 절연막에 형성된 제1 콘택홀을 통해 상기 화소전극과 콘택된다. 상기 차광성 스페이서 패턴은 차광성의 특성을 갖고, 상기 차광성 스페이서 패턴은 상기 다수의 화소들 중 서로 인접한 화소들 사이에 대응하여 상기 제2 기판 위에 배치된다. The thin film transistor is in contact with the pixel electrode through a first contact hole formed in an insulating film disposed on the first substrate. The light-blocking spacer pattern has light-blocking properties, and the light-blocking spacer pattern is disposed on the second substrate corresponding to adjacent pixels among the plurality of pixels.
상기 다수의 화소들 중 1번째 화소열과 M번째 화소열 각각에 대응하여 상기 차광성 스페이서 패턴은 개구된다. 또한, 상기 다수의 화소들 중 1번째 화소행과 2번째 화소행 사이 및 N-1번째 화소행과 N번째 화소행 사이에 정의되는 상기 액티브 영역의 테두리 영역에서 상기 차광성 스페이서 패턴은 상기 제1 콘택홀과 중첩된다. 또한, 상기 다수의 화소들 중 2번째 화소행과 N-1번째 화소행 사이에 정의되는 상기 액티브 영역의 내측 영역에서 상기 차광성 스페이서 패턴은 상기 제1 콘택홀과 상기 박막 트랜지스터에 중첩된다. The light blocking spacer pattern is opened corresponding to each of the first pixel column and the Mth pixel column among the plurality of pixels. In addition, the light-blocking spacer pattern is formed in a border area of the active area defined between the 1st pixel row and the 2nd pixel row and between the N-1th pixel row and the Nth pixel row among the plurality of pixels. It overlaps with the contact hole. Additionally, the light-blocking spacer pattern overlaps the first contact hole and the thin film transistor in an area inside the active area defined between the second pixel row and the N-1th pixel row among the plurality of pixels.
본 발명의 실시예에 따르면, 액정표시패널의 액티브 영역 내의 위치에 따라 차광성 스페이서 패턴이 차등적인 형상으로 설계될 수 있다. 따라서, 액티브 영역의 내측 영역에서는 반사되는 외부광이 흡수되는 효과가 향상될 수 있고, 액티브 영역의 테두리 영역에서는 액정의 미퍼짐 불량이 방지될 수 있다. According to an embodiment of the present invention, light-blocking spacer patterns may be designed to have differential shapes depending on the position within the active area of the liquid crystal display panel. Accordingly, the effect of absorbing reflected external light can be improved in the inner area of the active area, and the non-spreading defect of the liquid crystal can be prevented in the border area of the active area.
도 1은 본 발명의 일 실시예 따른 액정표시패널의 사시도이다.
도 2는 도 1에 도시된 액티브 영역의 테두리 영역과 내측 영역에 배열된 화소들을 확대하여 나타낸 도면이다.
도 3은 도 2에 도시된 액티브 영역의 테두리 영역에 배치된 화소와 이에 대응하여 배치된 차광성 스페이서 패턴의 제1 스페이서를 나타내는 평면도이다.
도 4는 도 3에 도시된 I-I`을 따라 절취된 면을 나타내는 단면도이다.
도 5는 도 3에 도시된 II-II`을 따라 절취된 면을 나타내는 단면도이다.
도 6은 도 2에 도시된 액티브 영역의 내측 영역에 배치된 화소와 이에 대응하여 배치된 차광성 스페이서 패턴의 제2 스페이서를 나타내는 평면도이다.
도 7은 도 6에 도시된 III-III`을 따라 절취된 면을 나타내는 단면도이다.
도 8은 도 1에 도시된 액정표시패널의 액티브 영역 내에 배치된 화소들과 화소들에 대응되어 형성된 차광성 스페이서 패턴을 나타낸 평면도이다. 1 is a perspective view of a liquid crystal display panel according to an embodiment of the present invention.
FIG. 2 is an enlarged view showing pixels arranged in the border area and inner area of the active area shown in FIG. 1.
FIG. 3 is a plan view showing a pixel disposed in the border area of the active area shown in FIG. 2 and a first spacer of a light-blocking spacer pattern disposed corresponding thereto.
FIG. 4 is a cross-sectional view showing a surface cut along II′ shown in FIG. 3.
FIG. 5 is a cross-sectional view showing a surface cut along II-II′ shown in FIG. 3.
FIG. 6 is a plan view showing a pixel disposed in an inner area of the active area shown in FIG. 2 and a second spacer of a light-blocking spacer pattern disposed corresponding thereto.
FIG. 7 is a cross-sectional view showing a surface cut along line III-III′ shown in FIG. 6.
FIG. 8 is a plan view showing pixels arranged in the active area of the liquid crystal display panel shown in FIG. 1 and light-blocking spacer patterns formed in correspondence with the pixels.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 도면과 관련된 실시예들을 통해서 이해될 수 있을 것이다. 다만, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고, 다양한 형태로 응용되어 변형될 수도 있다. 오히려 후술될 본 발명의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고, 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서, 본 발명의 범위가 후술될 실시예들에 의해 한정되는 것으로 해석되어서는 안될 것이다. 한편, 하기 실시예와 도면 상에 동일한 참조 번호들은 동일한 구성 요소를 나타낸다. Hereinafter, embodiments of the present invention will be examined in detail with reference to the attached drawings. The purpose, features and effects of the present invention described above may be understood through the drawings and related embodiments. However, the present invention is not limited to the embodiments described herein, and may be applied and modified in various forms. Rather, the embodiments of the present invention, which will be described later, are provided to make the technical idea disclosed by the present invention clearer and further to enable the technical idea of the present invention to be sufficiently conveyed to those skilled in the art with average knowledge in the field to which the present invention pertains. Accordingly, the scope of the present invention should not be construed as being limited by the embodiments described later. Meanwhile, the same reference numbers in the following examples and drawings indicate the same components.
또한, 본 명세서에서 '제1' 및 '제2'등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 '위에' 또는 '상에'있다고 할 때, 다른 부분 바로 위에 있는 경우 뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. Additionally, in this specification, terms such as 'first' and 'second' are used not in a limiting sense but for the purpose of distinguishing one component from another component. In addition, when a part of a membrane, area, component, etc. is said to be 'on' or 'on' another part, it does not only mean that it is directly on top of the other part, but also that there is another membrane, area, component, etc. in between. Also includes cases.
도 1은 본 발명의 일 실시예 따른 액정표시패널의 사시도이고, 도 2는 도 1에 도시된 액티브 영역의 테두리 영역과 내측 영역에 배열된 화소들을 확대하여 나타낸 도면이다. FIG. 1 is a perspective view of a liquid crystal display panel according to an embodiment of the present invention, and FIG. 2 is an enlarged view of pixels arranged in the border area and inner area of the active area shown in FIG. 1.
도 1 및 도 2를 참조하면, 액정표시패널(500)은 티브이, 스마트폰, 모니터 및 태블릿PC와 같은 정보처리장치에 장착되어 백라이트(미도시)로부터 출력되는 광을 이용하여 영상을 표시한다. Referring to Figures 1 and 2, the liquid
액정표시패널(500)에는 액티브 영역(AA)이 정의되고, 액티브 영역(AA)에 대응하여 액정표시패널(500)에는 다수의 화소들(PX)이 배열된다. 이 실시예에서는 다수의 화소들(PX)은 제1 방향(D1)의 행방향과 제2 방향(D2)의 열방향으로 매트릭스 형상으로 배열된다. An active area (AA) is defined in the liquid
이 실시예에서는 액정표시패널(500)은 어레이 기판(100), 대향 기판(300) 및 액정(도 5의 200)을 포함한다. 어레이 기판(100)과 대향 기판(300)은 서로 대향하도록 배치되며, 어레이 기판(100)과 대향 기판(300) 중 어느 하나에 실런트가 제공되어 상기 실런트에 의해 어레이 기판(100)과 대향 기판(300)이 서로 결합될 수 있다. In this embodiment, the liquid
액정(도 5의 200)은 어레이 기판(100)과 대향 기판(300)의 사이에 개재된다. 상기 액정에는 액정분자들이 배치되고, 보다 상세하게는 어레이 기판(100)과 대향 기판(300)의 사이에 정의되는 갭에 상기 액정이 채워진다. 이 실시예에서는, 상기 액정은 어레이 기판(100) 또는 대향 기판(300) 중 어느 하나의 중앙부 위에 액적의 상태로 제공되고, 액정이 제공된 기판이 회전되어 발생되는 원심력에 의해 액정이 기판의 에지들을 향해 퍼지는 방식으로 형성될 수 있다. Liquid crystal (200 in FIG. 5) is interposed between the
이 실시예에서는 다수의 화소들(PX)의 각각은 화소전극(도 3의 PE) 및 공통전극(도 3의 CE)을 포함할 수 있다. 다수의 화소들(PX)의 각각은 상기 화소전극과 상기 공통전극 간에 발생되는 전계를 이용하여 액정의 액정 분자들의 배열을 제어한다. 또한, 다수의 화소들(PX)의 각각에 인접하여 박막 트랜지스터(TR)가 배치될 수 있으며, 박막 트랜지스터(TR)는 상기 화소전극에 전기적으로 연결되어 상기 화소전극 측으로 제공되는 화소전압을 스위칭할 수 있다. In this embodiment, each of the plurality of pixels PX may include a pixel electrode (PE in FIG. 3) and a common electrode (CE in FIG. 3). Each of the plurality of pixels (PX) controls the arrangement of liquid crystal molecules of the liquid crystal using an electric field generated between the pixel electrode and the common electrode. Additionally, a thin film transistor (TR) may be disposed adjacent to each of the plurality of pixels (PX), and the thin film transistor (TR) is electrically connected to the pixel electrode to switch the pixel voltage provided to the pixel electrode. You can.
이 실시예에서는, 다수의 화소들(PX) 중 인접한 화소들 사이에 대응하여 대향 기판(300)에 차광성 스페이서 패턴(SPN)이 구비된다. 차광성 스페이서 패턴(SPN)은 레진과 카본이 혼합된 차광성 레진으로 형성되어 광을 흡수하는 특성을 가질 수 있다. 상술한 구조를 갖는 차광성 스페이서 패턴(SPN)은 외부로부터 액정표시패널(500) 측으로 진행하는 외부광 및 액정표시패널(500)에서 반사되는 외부광을 흡수할 수 있다. In this embodiment, a light-blocking spacer pattern (SPN) is provided on the
따라서, 차광성 스페이서 패턴(SPN)에 의해 액정표시패널(500)의 표면에서 반사되는 외부광의 광량이 감소되어 액정표시패널(500)의 액티브 영역(AA)에서 표시되는 영상의 선명도가 향상될 수 있다. 또한, 어레이 기판(100)과 대향 기판(300) 사이의 공간이 차광성 스페이서 패턴(SPN)으로 채워지므로 어레이 기판(100)과 대향 기판(300) 사이의 공간에 채워지는 액정의 양이 저감되는 효과도 발생될 수 있다. Therefore, the amount of external light reflected from the surface of the liquid
이 실시예에서는 차광성 스페이서 패턴(SPN)은 다수의 제1 스페이서들(SCS1)과 다수의 제2 스페이서들(SCS2)을 포함한다. 다수의 제1 스페이서들(SCS1)의 각각은 제1 콘택홀(CH1)과 제2 콘택홀(CH2)에 중첩된다. 다수의 제2 스페이서들(SCS2)의 각각은 제1 콘택홀(CH1)과 제2 콘택홀(CH2) 뿐만 아니라 박막 트랜지스터(TR)에 중첩될 수 있다. In this embodiment, the light blocking spacer pattern SPN includes a plurality of first spacers SCS1 and a plurality of second spacers SCS2. Each of the plurality of first spacers (SCS1) overlaps the first contact hole (CH1) and the second contact hole (CH2). Each of the plurality of second spacers SCS2 may overlap the first contact hole CH1 and the second contact hole CH2 as well as the thin film transistor TR.
이 실시예에서는 다수의 제1 스페이서들(SCS1)의 각각의 제1 방향(D1)에 대한 제1 길이(LE1)는 다수의 제2 스페이서들(SCS2)의 각각의 제1 방향(D1)에 대한 제2 길이(LE2)보다 짧을 수 있고, 다수의 제1 스페이서들(SCS1)의 각각의 크기는 다수의 제2 스페이서들(SCS2)의 각각의 크기보다 작을 수 있다. 즉, 다수의 제2 스페이서들(SCS2)의 각각은 다수의 제1 스페이서들(SCS1)의 각각에 비해 제1 방향(D1)으로 더 신장된 구조를 갖는다. 따라서, 도 2에 도시된 바와 같이, 4개의 화소들에 대응하여 형성된 제1 스페이서(SCS1)의 개수가 4개라면, 4개의 화소들에 대응하여 형성된 제2 스페이서(SCS2)의 개수는 4개보다 적은 2개일 수 있다. In this embodiment, the first length LE1 of each of the first plurality of spacers SCS1 in the first direction D1 is equal to the first length LE1 of each of the plurality of first spacers SCS1 in the first direction D1 of each of the second plurality of spacers SCS2. may be shorter than the second length LE2, and each size of the first spacers SCS1 may be smaller than each size of the second spacers SCS2. That is, each of the second spacers SCS2 has a structure that is more extended in the first direction D1 than each of the first spacers SCS1. Therefore, as shown in FIG. 2, if the number of first spacers (SCS1) formed to correspond to four pixels is four, the number of second spacers (SCS2) formed to correspond to four pixels is four. It can be less than 2.
이 실시예에서는 액티브 영역(AA) 내의 위치에 따라 차광성 스페이서 패턴(SPN)이 차등적인 형상으로 설계될 수 있다. 보다 상세하게는, 이 실시예에서 액티브 영역(AA)이 상측변(E1), 하측변(E2), 좌측변(E3) 및 우측변(E4)으로 정의될 수 있고, 액티브 영역(AA) 내의 상측변(E1)에 인접한 제1 테두리 영역(EA1)에서는 차광성 스페이서 패턴(SPN)의 다수의 제1 스페이서들(SCS1)이 배치된다. 또한, 액티브 영역(AA)의 제1 내측 영역(CA1)에서는 차광성 스페이서 패턴(SPN)의 다수의 제2 스페이서들(SCS2)이 배치된다. In this embodiment, the light blocking spacer pattern (SPN) may be designed to have a differential shape depending on the position within the active area (AA). More specifically, in this embodiment, the active area (AA) may be defined as the upper side (E1), the lower side (E2), the left side (E3), and the right side (E4), and within the active area (AA) A plurality of first spacers SCS1 of the light-blocking spacer pattern SPN are disposed in the first edge area EA1 adjacent to the upper side E1. Additionally, a plurality of second spacers SCS2 of the light-blocking spacer pattern SPN are disposed in the first inner area CA1 of the active area AA.
본 발명의 실시예와 달리, 액티브 영역(AA)의 전체에 다수의 제2 스페이서들(SCS2)으로만 구성된 차광성 스페이서 패턴(SPN)이 적용되는 경우에, 차광성 스페이서 패턴(SPN)에 의해 표시품질이 향상되는 효과와 액정의 사용량이 감소되는 효과가 최대화될 수 있으나, 이 경우에 어레이 기판(100)과 대향기판(300) 사이에 액정을 주입할 때 차광성 스페이서 패턴(SPN)에 의해 액정이 퍼지는 동작을 방해하여 액티브 영역(AA)의 상측변(E1), 하측변(E2) 및 좌측변(E3)와 우측변(E4) 측에 액정의 미퍼짐 현상이 발생될 수 있다. 따라서, 본 발명의 실시예에서는 액정의 퍼짐성을 고려하여 액티브 영역(AA)의 위치에 따라 차광성 스페이서 패턴(SPN)이 차등적으로 설계될 수 있다. Unlike the embodiment of the present invention, when the light-blocking spacer pattern (SPN) consisting of only a plurality of second spacers (SCS2) is applied to the entire active area (AA), the light-blocking spacer pattern (SPN) The effect of improving display quality and reducing the amount of liquid crystal used can be maximized, but in this case, when liquid crystal is injected between the
도 3은 도 2에 도시된 액티브 영역의 테두리 영역에 배치된 화소와 이에 대응하여 배치된 차광성 스페이서 패턴의 제1 스페이서를 나타내는 평면도이고, 도 4는 도 3에 도시된 I-I`을 따라 절취된 면을 나타내는 단면도이고, 도 5는 도 3에 도시된 II-II`을 따라 절취된 면을 나타내는 단면도이다. FIG. 3 is a plan view showing a pixel disposed in the border area of the active area shown in FIG. 2 and a first spacer of the light-blocking spacer pattern disposed corresponding thereto, and FIG. 4 is cut along line II′ shown in FIG. 3. It is a cross-sectional view showing the surface, and FIG. 5 is a cross-sectional view showing the surface cut along II-II′ shown in FIG. 3.
도 3, 도 4 및 도 5를 참조하여 액정표시패널(500)의 화소영역(PA)에 배치된 화소(PX)와 비화소영역(NPA)에 배치된 박막 트랜지스터(TR)의 구조를 설명하면 다음과 같다. 3, 4, and 5, the structures of the pixel (PX) disposed in the pixel area (PA) and the thin film transistor (TR) disposed in the non-pixel area (NPA) of the liquid
액정표시패널(500)의 어레이 기판(100)은 제1 기판(10), 박막 트랜지스터(TR), 게이트 라인(GL), 데이터 라인(DL), 공통 전압 라인(CL), 스토리지 커패시터(STG), 제1 컬러필터(CF1) 및 제2 컬러필터(CF2)를 포함한다. The
제1 기판(20)은 글라스 기판과 같이 투명한 기판일 수 있다. 게이트 라인(GL)은 게이트 메탈로 형성되어 제1 기판(20) 위에 배치된다. 데이터 라인(DL)은 소스/드레인 메탈로 형성되고, 데이터 라인(DL)은 게이트 절연막(L1)에 의해 게이트 라인(GL)에 절연되어 게이트 라인(GL)에 교차한다.The first substrate 20 may be a transparent substrate such as a glass substrate. The gate line GL is formed of gate metal and disposed on the first substrate 20. The data line DL is formed of source/drain metal, and the data line DL is insulated from the gate line GL by the gate insulating layer L1 and intersects the gate line GL.
박막 트랜지스터(TR)는 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 게이트 전극(GE)은 게이트 라인(GL)으로부터 분기되고, 액티브 패턴(AP)은 게이트 절연막(L1)을 사이에 두고 게이트 전극(GE)에 중첩된다. 소스 전극(SE)은 데이터 라인(DL)으로부터 분기되어 액티브 패턴(AP)에 콘택된다. 드레인 전극(DE)은 소스 전극(SE)에 이격되어 액티브 패턴(AP)에 콘택된다. 드레인 전극(DE)은 제1 콘택홀(CH1)을 통해 화소전극(50)에 콘택되고, 이에 따라 드레인 전극(DE)을 통해 출력되는 데이터 신호가 화소전극(50)에 제공될 수 있다. The thin film transistor (TR) includes a gate electrode (GE), an active pattern (AP), a source electrode (SE), and a drain electrode (DE). The gate electrode GE is branched from the gate line GL, and the active pattern AP overlaps the gate electrode GE with the gate insulating layer L1 interposed therebetween. The source electrode (SE) branches off from the data line (DL) and contacts the active pattern (AP). The drain electrode (DE) is spaced apart from the source electrode (SE) and is in contact with the active pattern (AP). The drain electrode (DE) is contacted to the pixel electrode 50 through the first contact hole (CH1), and thus a data signal output through the drain electrode (DE) can be provided to the pixel electrode 50.
공통 전압 라인(CL)은 상기 게이트 메탈로 형성되어 게이트 라인(GL)과 평행하게 제1 기판(10) 위에 배치된다. 이 실시예에서는 공통 전압 라인(CL)은 제2 콘택홀(CH2)을 통해 공통전극(CE)에 콘택된다. 따라서, 공통 전압 라인(CL)을 통해 공통 전압이 공통전극(CE) 측으로 제공될 수 있다. The common voltage line CL is formed from the gate metal and is disposed on the
층간 절연막(L2)은 박막 트랜지스터(TR)를 커버하고, 층간 절연막(L2) 위에는 제1 컬러필터(CF1)와 제2 컬러필터(CF2)가 배치될 수 있다. 즉, 이 실시예에서는 제1 컬러필터(CF1)와 제2 컬러필터(CF2)는 어레이 기판(100) 위에 구비되는 것으로, 액정표시패널(500)은 씨오티(color filter on TFT, COT)의 구조를 가질 수 있다. The interlayer insulating film L2 covers the thin film transistor TR, and the first color filter CF1 and the second color filter CF2 may be disposed on the interlayer insulating film L2. That is, in this embodiment, the first color filter (CF1) and the second color filter (CF2) are provided on the
이 실시예에서는, 제1 컬러필터(CF1)는 적색 컬러필터일 수 있고, 제2 컬러필터(CF2)는 청색 컬러필터 일 수 있다. 따라서, 도 4에 도시된 바와 같이, 화소영역(PA) 내에 배치되는 제2 컬러필터(CF2)는 화소전극(PE)과 공통전극(CE)의 하부에 배치되어 백라이트(미도시)로부터 출력된 백색광을 청색광으로 필터링한다. 따라서, 제2 컬러필터(CF2)에 의해 화소(PX)에 청색광이 출력될 수 있다. In this embodiment, the first color filter CF1 may be a red color filter, and the second color filter CF2 may be a blue color filter. Therefore, as shown in FIG. 4, the second color filter (CF2) disposed in the pixel area (PA) is disposed below the pixel electrode (PE) and the common electrode (CE) to output light from the backlight (not shown). Filters white light into blue light. Accordingly, blue light may be output to the pixel PX by the second color filter CF2.
다른 실시예에서는, 제1 컬러필터(CF1)는 녹색 컬러필터 또는 청색 컬러필터와 같은 적색 이외의 컬러필터일 수 있다. 또한, 제2 컬러필터(CF2)는 적색 컬러필터 또는 녹색 컬러필터와 같은 청색 이외의 컬러필터일 수 있고, 제2 컬러필터(CF2)는 제1 컬러필터(CF1)와 다른 색상의 컬러필터일 수 있다. In another embodiment, the first color filter CF1 may be a color filter other than red, such as a green color filter or a blue color filter. Additionally, the second color filter (CF2) may be a color filter other than blue, such as a red color filter or a green color filter, and the second color filter (CF2) may be a color filter of a different color from the first color filter (CF1). You can.
이와 반면에, 도 5에 도시된 바와 같이, 비화소영역(NPA) 내에서 제2 컬러필터(CF2)는 제1 컬러필터(CF1) 위에 적층될 수 있다. 즉, 다중층 구조를 갖는 제1 및 제2 컬러필터들(CF1,CF2)은 박막 트랜지스터(TR), 공통 전압 라인(CL) 및 박막 트랜지스터(TR)와 같이 화소(PX)를 구동하는 회로부에 중첩될 수 있다. 따라서, 비화소영역(NPA)에서는 제1 및 제2 컬러필터들(CF1,CF2)의 적층된 구조에 의해 백라이트(미도시)로부터 출력되는 광이 차단될 수 있다. On the other hand, as shown in FIG. 5, the second color filter CF2 may be stacked on the first color filter CF1 within the non-pixel area NPA. That is, the first and second color filters (CF1, CF2) having a multi-layer structure are connected to the circuit part that drives the pixel (PX), such as the thin film transistor (TR), the common voltage line (CL), and the thin film transistor (TR). May overlap. Accordingly, in the non-pixel area NPA, light output from the backlight (not shown) may be blocked by the stacked structure of the first and second color filters CF1 and CF2.
이 실시예에서와 같이, 액정표시패널(500)이 외부광의 반사를 차단하는 차광성 스페이서 패턴(도 2의 SPN) 및 비화소영역(NPA)에서 백라이트의 광을 차단하는 다중층 구조를 갖는 제1 및 제2 컬러필터들(CF1,CF2)을 포함하는 경우에, 액정표시패널(500)의 구성요소로 차광성의 특성을 갖는 블랙 매트릭스가 생략될 수 있다. As in this embodiment, the liquid
비화소영역(NPA)에서 제1 컬러필터(CF1), 제2 컬러필터(CF2) 및 층간 절연막(L2)이 부분적으로 제거되어 정의되는 제1 콘택홀(CH1)을 통해 화소전극(PE)이 드레인 전극(DE)에 콘택된다. 또한, 비화소영역(NPA)에서 제1 컬러필터(CF1), 제2 컬러필터(CF2), 층간 절연막(L2) 및 게이트 절연막(L1)이 부분적으로 제거되어 정의되는 제2 콘택홀(CH2)을 통해 공통전극(CE)이 공통 전압 라인(CL)에 콘택된다. The pixel electrode (PE) is connected through the first contact hole (CH1) defined by partially removing the first color filter (CF1), second color filter (CF2), and interlayer insulating film (L2) in the non-pixel area (NPA). It is contacted to the drain electrode (DE). In addition, a second contact hole (CH2) is defined by partially removing the first color filter (CF1), second color filter (CF2), interlayer insulating film (L2), and gate insulating film (L1) in the non-pixel area (NPA). The common electrode (CE) is contacted to the common voltage line (CL) through .
화소영역(PA)에서는 화소전극(PE)과 공통전극(CE)이 서로 이격되어 수평하게 배열된다. 이 실시예에서는 화소전극(PE)과 공통전극(CE)의 각각은 다수의 바 형상을 갖는 분기부들을 포함하고, 제2 컬러필터(CF2) 위에 화소전극(PE)의 분기부들과 공통전극(CE)의 분기부들이 서로 이격되어 교번적으로 배열된다. 따라서, 화소전극(PE)과 공통전극(CE) 간에 프린지 필드가 생성되어 액정(200)의 액정분자들의 방향자들이 배열방향이 조절될 수 있다. In the pixel area (PA), the pixel electrode (PE) and the common electrode (CE) are spaced apart from each other and arranged horizontally. In this embodiment, each of the pixel electrode (PE) and the common electrode (CE) includes a plurality of bar-shaped branches, and the branches of the pixel electrode (PE) and the common electrode ( CE) branches are spaced apart from each other and arranged alternately. Accordingly, a fringe field is created between the pixel electrode (PE) and the common electrode (CE), so that the arrangement direction of the liquid crystal molecules of the
이 실시예에서는 화소전극(PE)과 공통전극(CE)의 각각은 인듐틴옥사이드(indium tin oxide, ITO) 및 인듐징크옥사이드(indium zinc oxide, IZO)와 같은 투명한 도전물로 형성될 수 있다. In this embodiment, each of the pixel electrode (PE) and the common electrode (CE) may be formed of a transparent conductive material such as indium tin oxide (ITO) and indium zinc oxide (IZO).
이 실시예에서는 스토리지 커패시터(STG)는 공통 전압 라인(CL)의 일 부분과 드레인 전극(DE)의 일 부분이 중첩되어 형성될 수 있다. 스토리지 커패시터(STG)는 박막 트랜지스터(TR)로부터 출력된 데이터 신호에 대응하는 전압과 공통 전압 라인(CL)의 공통 전압의 차이에 대응하는 전하량을 충전할 수 있다. In this embodiment, the storage capacitor STG may be formed by overlapping a portion of the common voltage line CL and a portion of the drain electrode DE. The storage capacitor (STG) may be charged with an amount of charge corresponding to the difference between the voltage corresponding to the data signal output from the thin film transistor (TR) and the common voltage of the common voltage line (CL).
대향 기판(300)은 제2 기판(310), 갭 스페이서(GS) 및 차광성 스페이서 패턴(도 2의 SPN)을 구성하는 제1 스페이서(SCS1)를 포함한다. The opposing
제2 기판(310)은 글라스 기판과 같이 투명성 기판일 수 있다. 갭 스페이서(GS)는 제2 기판(310) 위에 배치되어 제1 기판(10) 위에 배치된 최상층에 접촉될 수 있다. 따라서, 도 4에 도시된 바와 같이, 갭 스페이서(GS)는 제1 기판(10) 위에 배치된 제2 컬러필터(CF2)에 접촉될 수 있고, 이에 따라 갭 스페이서(GS)에 의해 제1 기판(10)과 제2 기판(310) 간의 갭이 유지될 수 있다. The
이 실시예에서는, 전술된 차광성 스페이서 패턴(도 2의 SPN)과 같이, 갭 스페이서(GS)는 차광성의 특성을 가질 수 있다. 따라서, 갭 스페이서(GS)에 의해 제1 기판(10)과 제2 기판(310) 사이에 액정(200)이 채워지는 갭이 확보될 수 있고, 갭 스페이서(GS)에 의해 외부광이 흡수되어 외부광의 반사에 의해 액정표시패널(500)의 표시품질이 저하되는 것이 방지될 수 있다. In this embodiment, like the light-blocking spacer pattern (SPN in FIG. 2) described above, the gap spacer GS may have light-blocking properties. Therefore, a gap filled with the
앞서 도 2를 참조하여 설명된 바와 같이, 제1 스페이서(SCS1)는 차광성 스페이서 패턴(도 2의 SPN)을 구성한다. 이 실시예에서는 제1 스페이서(SCS1)는 차광성의 특성을 갖고, 제1 스페이서(SCS1)는 제2 기판(310) 위에 배치되어 액정표시패널(500)의 외부로부터 액정표시패널(500)의 내측을 향해 진행하는 외부광 또는 액정표시패널(500)에 구비된 금속층들에서 반사된 외부광을 흡수한다. As previously described with reference to FIG. 2, the first spacer SCS1 forms a light-blocking spacer pattern (SPN in FIG. 2). In this embodiment, the first spacer (SCS1) has light blocking properties, and the first spacer (SCS1) is disposed on the
이 실시예에서는 제1 스페이서(SCS1)는 제1 콘택홀(CH1)과 제2 콘택홀(CH2)에 중첩될 수 있다. 전술된 바와 같이 화소전극(PE)과 공통전극(CE) 각각이 투명전극으로 형성되는 경우에, 외부광이 상기 투명전극을 통과하여 제1 콘택홀(CH1)의 하부에 위치한 드레인 전극(DE)과 제2 콘택홀(CH2)의 하부에 위치한 공통 전압 라인(CL)에 반사되더라도, 제1 스페이서(SCS1)에 의해 반사된 외부광이 흡수될 수 있다. 따라서, 제1 스페이서(SCS1)에 의해 액정표시패널(500)에서 영상을 표시하기 위한 표시광에 혼합되는 반사된 외부광의 광량이 저감되므로 액정표시패널(500)의 표시품질이 향상될 수 있다. In this embodiment, the first spacer (SCS1) may overlap the first contact hole (CH1) and the second contact hole (CH2). As described above, when each of the pixel electrode (PE) and the common electrode (CE) is formed as a transparent electrode, external light passes through the transparent electrode to the drain electrode (DE) located at the bottom of the first contact hole (CH1). The external light reflected by the first spacer SCS1 may be absorbed even if it is reflected on the common voltage line CL located below the second contact hole CH2. Accordingly, the amount of reflected external light mixed with the display light for displaying an image on the liquid
또한, 비화소영역(NPA)에서 제1 스페이서(SCS1)에 의해 어레이 기판(100)과 대향 기판(300) 사이의 갭이 메꾸어 질 수 있으므로, 상기 갭에 채워지는 액정(200)의 부피가 감소될 수 있다. 그 결과, 제1 스페이서(SCS1)에 의해 액정표시패널(500)의 제조에 필요한 액정(200)의 사용양이 감소되어 액정표시패널(500)의 제조 비용이 절감되는 효과가 발생될 수 있다. In addition, since the gap between the
도 6은 도 2에 도시된 액티브 영역의 내측 영역에 배치된 화소와 이에 대응하여 배치된 차광성 스페이서 패턴의 제2 스페이서를 나타내는 평면도이고, 도 7은 도 6에 도시된 III-III`을 따라 절취된 면을 나타내는 단면도이다. 한편, 도 6과 도 7을 설명함에 있어서, 앞서 설명된 구성요소들에 대해서는 도면 부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다. FIG. 6 is a plan view showing a pixel disposed in an inner area of the active area shown in FIG. 2 and a second spacer of a light-blocking spacer pattern disposed corresponding thereto, and FIG. 7 is a plan view along line III-III′ shown in FIG. 6. This is a cross-sectional view showing the cut surface. Meanwhile, when describing FIGS. 6 and 7, the reference numerals for the components described above are used together, and duplicate descriptions of the components are omitted.
도 6 및 도 7을 참조하면, 액티브 영역(도 2의 AA)의 내측 영역(CA)에 배치되는 화소(PX)에 대응되어 차광성 스페이서 패턴(도 2의 SPN)을 구성하는 제2 스페이서(SCS2)가 배치된다. 이 실시예에서는 제2 스페이서(SCS2)는 차광성의 특성을 갖고, 제2 스페이서(SCS2)는 제2 기판(310) 위에 배치되어 액정표시패널(500)의 외부로부터 액정표시패널(500)의 내측을 향해 진행하는 외부광 또는 액정표시패널(500)에 구비된 금속층에서 반사되는 외부광을 흡수한다. Referring to FIGS. 6 and 7, a second spacer (SPN in FIG. 2) constituting a light-blocking spacer pattern (SPN in FIG. 2) corresponding to the pixel (PX) disposed in the inner area (CA) of the active area (AA in FIG. 2). SCS2) is deployed. In this embodiment, the second spacer (SCS2) has light blocking properties, and the second spacer (SCS2) is disposed on the
이 실시예에서는 제2 스페이서(SCS2)는 제1 콘택홀(CH1)과 제2 콘택홀(CH2) 뿐만 아니라 박막 트랜지스터(TR)에 중첩될 수 있다. 따라서, 제2 스페이서(SCS2)에 의해 제1 및 제2 콘택홀들(CH1,CH2)의 위치에 대응하여 반사되는 외부광과 박막 트랜지스터(TR)를 구성하는 금속층들에서 반사되는 외부광이 흡수될 수 있다. In this embodiment, the second spacer SCS2 may overlap the first contact hole CH1 and the second contact hole CH2 as well as the thin film transistor TR. Therefore, the external light reflected corresponding to the positions of the first and second contact holes CH1 and CH2 by the second spacer SCS2 and the external light reflected by the metal layers constituting the thin film transistor TR are absorbed. It can be.
다시 도 1 및 도 2를 참조하면, 액티브 영역(AA)에서 외부광 반사에 의해 액정표시패널(500)의 표시품질이 저하되는 것을 방지하기 위하여 액정표시패널(500)에 차광성 스페이서 패턴(SPN)이 구비되고, 차광성 스페이서 패턴(SPN)은 제1 스페이서(SCS1)와 제2 스페이서(SCS2)를 포함한다. 또한, 이 실시예에서는 액티브 영역(AA)의 위치에 따라 차광성 스페이서 패턴(SPN)의 제1 스페이서(SCS1)와 제2 스페이서(SCS2) 중 어느 하나가 선택적으로 배치된다. 이에 대해서 도 8을 참조하여 보다 상세히 설명하면 다음과 같다. Referring again to FIGS. 1 and 2, in order to prevent the display quality of the liquid
도 8은 도 1에 도시된 액정표시패널의 액티브 영역 내에 배치된 화소들과 화소들에 대응되어 형성된 차광성 스페이서 패턴을 나타낸 평면도이다. FIG. 8 is a plan view showing pixels arranged in the active area of the liquid crystal display panel shown in FIG. 1 and light-blocking spacer patterns formed in correspondence with the pixels.
도 8을 참조하면, 이 실시예에서는 액티브 영역(AA)은 장방형의 형상을 가질 수 있고, 이 경우에 액티브 영역(AA)은 상측변(E1), 하측변(E2), 좌측변(E3) 및 우측변(E4)에 의해 정의될 수 있다. 상측변(E1)과 하측변(E2)은 제1 방향(D1)과 나란하여 서로 대향하고, 좌측변(E3)과 우측변(E4)은 제2 방향(D2)과 나란하여 서로 대향하고, 좌측변(E3)과 우측변(E4)의 각각은 상측변(E1)을 하측변(E2)에 연결한다. Referring to FIG. 8, in this embodiment, the active area (AA) may have a rectangular shape, and in this case, the active area (AA) has an upper side (E1), a lower side (E2), and a left side (E3). and the right side (E4). The upper side (E1) and the lower side (E2) are parallel to the first direction (D1) and face each other, and the left side (E3) and the right side (E4) are parallel to the second direction (D2) and face each other, Each of the left side (E3) and right side (E4) connects the upper side (E1) to the lower side (E2).
또한, 상술한 액티브 영역(AA)의 형상에 대응되도록 다수의 화소들(PX)은 제1 방향(D1)의 행방향 제2 방향(D2)의 열방향으로 매트릭스의 형상으로 배열된다. 보다 상세하게는, 이 실시예에서는 다수의 화소들(PX)로 이루어진 매트릭스는 N개(N은 자연수)의 화소행들 및 M개(M은 자연수)의 화소열들로 구성된다. Additionally, the plurality of pixels PX are arranged in a matrix shape in the row direction of the first direction D1 and the column direction of the second direction D2 to correspond to the shape of the active area AA described above. More specifically, in this embodiment, a matrix composed of a plurality of pixels PX is composed of N pixel rows (N is a natural number) and M pixel columns (M is a natural number).
예를 들어, 상측변(E1)에 가장 인접하여 1번째 화소행(1L)이 배열되고, 1번째 화소행(1L)의 다음에 2번째 화소행(2L)이 배열되고, 하측변(E2)에 인접하여 N-1번째 화소행(N-1_L)과 N번째 화소행(NL)이 순차적으로 배열되고, N번째 화소행(NL)은 하측변(E2)에 가장 인접하여 배열된다. 또한, 좌측변(E3)에 가장 인접하여 1번째 화소열(1R)이 배열되고, 우측변(E4)에 가장 인접하여 M번째 화소열(MR)이 배열된다. For example, the first pixel row (1L) is arranged closest to the upper side (E1), the second pixel row (2L) is arranged next to the first pixel row (1L), and the lower side (E2) The N-1th pixel row (N-1_L) and the Nth pixel row (NL) are arranged sequentially adjacent to , and the Nth pixel row (NL) is arranged closest to the lower side E2. Additionally, the
차광성 스페이서 패턴(SPN)은 다수의 화소들(PX) 중 서로 인접한 화소들 사이에 대응하여 위치한다. 또한, 전술된 바와 같이, 이 실시예에서는 차광성 스페이서 패턴(SPN)은 제1 스페이서(SCS1)와 제2 스페이서(SCS2)를 포함하며, 액티브 영역(AA) 내에 위치에 따라 차광성 스페이서 패턴(SPN)의 제1 및 제2 스페이서들(SCS1,SCS2) 중 어느 하나가 선택적으로 배치되거나, 차광성 스페이서 패턴(SPN)이 개구된 형상을 가질 수 있다. The light blocking spacer pattern (SPN) is positioned correspondingly between adjacent pixels among the plurality of pixels (PX). In addition, as described above, in this embodiment, the light-blocking spacer pattern (SPN) includes a first spacer (SCS1) and a second spacer (SCS2), and the light-blocking spacer pattern (SPN) is formed according to the position within the active area (AA). One of the first and second spacers (SCS1, SCS2) of the SPN may be selectively disposed, or the light-blocking spacer pattern (SPN) may have an open shape.
이하, 이 실시예에 따른 차광성 스페이서 패턴(SPN)을 설계하는 데 있어서 적용되는 제1 규칙, 제2 규칙 및 제3 규칙을 다수의 화소들(PX)의 배치와 관련시켜 설명하면 다음과 같다. Hereinafter, the first rule, second rule, and third rule applied in designing the light-shielding spacer pattern (SPN) according to this embodiment will be described in relation to the arrangement of the plurality of pixels (PX). .
상기 제1 규칙에 따른 차광성 스페이서 패턴(SPN)의 구조에 따르면, 1번째 화소열(1R)과 M번째 화소열(MR) 각각에 대응하여 차광성 스페이서 패턴(SPN)은 개구된 형상을 갖는다. 바꾸어 말하면, 상기 제1 규칙에 따르면, 차광성 스페이서 패턴(SPN)은 1번째 화소열(1R)과 M번째 화소열(MR) 각각에서 서로 인접한 두 개의 화소들(PX) 사이에 형성되지 않는다. According to the structure of the light-blocking spacer pattern (SPN) according to the first rule, the light-blocking spacer pattern (SPN) has an open shape corresponding to each of the first pixel column (1R) and the M-th pixel column (MR). . In other words, according to the first rule, the light-blocking spacer pattern SPN is not formed between two adjacent pixels PX in each of the
본 발명의 실시예와 달리, 차광성 스페이서 패턴(SPN)이 1번째 화소열(1R)과 M번째 화소열(MR) 각각에 대응하여 형성되는 경우에, 차광성 스페이서 패턴(SPN)이 주입되는 액정의 퍼짐을 방해하는 구조물로 작용할 수 있으므로 차광성 스페이서 패턴(SPN)에 의해 주입되는 액정이 좌측변(E3) 및 우측변(E4) 측으로 퍼짐이 용이하지 않을 수 있다. 하지만, 본 발명의 실시예에서는 1번째 화소열(1R)과 M번째 화소열(MR) 각각에 대응하여 차광성 스페이서 패턴(SPN)이 개구된 형상을 가짐에 따라, 주입되는 액정이 좌측변(E3) 및 우측변(E4) 측으로 용이하게 퍼질 수 있다. 그 결과, 주입되는 액정이 좌측변(E3) 및 우측변(E4) 측으로 퍼지지 않아 액정표시패널(500)의 표시품질이 저하되는 것이 방지될 수 있다. Unlike the embodiment of the present invention, when the light-blocking spacer pattern (SPN) is formed corresponding to each of the first pixel column (1R) and the M-th pixel column (MR), the light-blocking spacer pattern (SPN) is injected Since it may act as a structure that hinders the spread of liquid crystal, it may not be easy for the liquid crystal injected by the light-blocking spacer pattern (SPN) to spread to the left side (E3) and right side (E4). However, in the embodiment of the present invention, the light-shielding spacer pattern (SPN) has an open shape corresponding to each of the first pixel column (1R) and the M-th pixel column (MR), so that the injected liquid crystal is disposed on the left side ( It can easily spread to the E3) and right side (E4) sides. As a result, the injected liquid crystal does not spread to the left side (E3) and the right side (E4), thereby preventing the display quality of the liquid
상기 제2 규칙에 따른 차광성 스페이서 패턴(SPN)의 구조에 따르면, 1번째 화소행(1L)과 2번째 화소행(2L) 사이의 제1 테두리 영역(EA1)과 N-1번째 화소행(N-1_L)과 N번째 화소행(NL) 사이로 정의되는 제2 테두리 영역(EA2)에는 차광성 스페이서 패턴(SPN)의 제1 스페이서(SCS1)가 다수로 형성된다. According to the structure of the light-blocking spacer pattern (SPN) according to the second rule, the first border area (EA1) between the first pixel row (1L) and the second pixel row (2L) and the N-1th pixel row ( A plurality of first spacers SCS1 of the light-blocking spacer pattern SPN are formed in the second border area EA2 defined between (N-1_L) and the N-th pixel row (NL).
앞서 도 3을 참조하여 설명된 바와 같이, 다수의 제1 스페이서(SCS1)의 각각은 제1 콘택홀(CH1)과 제2 콘택홀(CH2)에 중첩되나, 다수의 제1 스페이서(SCS1)의 각각은 박막 트랜지스터(TR)에는 중첩되지 않으므로 다수의 제1 스페이서(SCS1)의 크기는 다수의 제2 스페이서(SCS2)의 크기보다 작을 수 있다. 따라서, 액티브 영역(AA)의 4개의 변들(EA1-EA4)에 인접한 부분에서는 외부광을 흡수하는 특성과 액정의 퍼짐성 중에 액정의 퍼짐성이 우선적으로 고려될 수 있으므로, 액티브 영역(AA)의 제1 및 제2 테두리 영역들(EA1,EA2)에서는 다수의 제2 스페이서(SCS2) 보다 다수의 제1 스페이서(SCS1)가 배치될 수 있다. As previously described with reference to FIG. 3, each of the first plurality of spacers (SCS1) overlaps the first contact hole (CH1) and the second contact hole (CH2), but each of the plurality of first spacers (SCS1) overlaps the first contact hole (CH1) and the second contact hole (CH2). Since each does not overlap the thin film transistor TR, the size of the first spacers SCS1 may be smaller than the size of the second spacers SCS2. Therefore, in the portion adjacent to the four sides EA1-EA4 of the active area AA, the spreadability of the liquid crystal may be considered preferential among the characteristics of absorbing external light and the spreadability of the liquid crystal, so that the first portion of the active area AA And in the second edge areas EA1 and EA2, more first spacers SCS1 may be disposed than second spacers SCS2.
상기 제3 규칙에 따른 차광성 스페이서 패턴(SPN)의 구조에 따르면, 2번째 화소행(2L)과 N-1번째 화소행(N-1_L)의 사이로 정의되는 액티브 영역(AA)의 내측 영역에는 차광성 스페이서 패턴(SPN)의 제2 스페이서(SCS2)가 다수로 형성된다. 예를 들어, K번째 화소행(K는 N보다 작은 자연수, KL)과 K+1번째 화소행(K+1_L) 사이의 제1 내측 영역(CA1)에 차광성 스페이서 패턴(SPN)의 제2 스페이서(SCS2)가 다수로 형성된다. 또한, K+1번째 화소행(K+1_L)과 K+2번째 화소행(미도시) 사이의 제2 내측 영역(CA2)에 차광성 스페이서 패턴(SPN)의 제2 스페이서(SCS2)가 다수로 형성된다. According to the structure of the light-blocking spacer pattern (SPN) according to the third rule, the inner area of the active area (AA) defined between the 2nd pixel row (2L) and the N-1th pixel row (N-1_L) A plurality of second spacers (SCS2) of the light-shielding spacer pattern (SPN) are formed. For example, the second light-blocking spacer pattern (SPN) is placed in the first inner area (CA1) between the K-th pixel row (K is a natural number smaller than N, KL) and the K+1-th pixel row (K+1_L). A plurality of spacers (SCS2) are formed. In addition, there are a plurality of second spacers (SCS2) of the light-shielding spacer pattern (SPN) in the second inner area (CA2) between the K+1-th pixel row (K+1_L) and the K+2-th pixel row (not shown). is formed by
전술된 바와 같이, 다수의 제2 스페이서(SCS2)의 각각은 제1 및 제2 콘택홀들(CH1,CH2) 뿐만 아니라 박막 트랜지스터(TR)에 중첩된다. 즉, 액티브 영역(AA)의 제1 및 제2 내측 영역들(CA1,CA2)에는 외부광을 흡수하는 특성과 액정의 퍼짐성 중에 외부광을 흡수하는 특성이 우선적으로 고려될 수 있고, 그 이유는 액티브 영역(AA) 내에서 제1 및 제2 테두리 영역들(EA1,EA2) 보다 제1 및 제2 내측 영역들(CA1,CA2)에서 액정의 퍼짐성에 의한 불량이 발생 빈도가 낮기 때문이다. 따라서, 액티브 영역(AA)의 제1 및 제2 내측 영역들(CA1,CA2)에는 제1 스페이서(SCS1) 보다 많은 양의 외부광을 흡수하는 제2 스페이서(SCS2)가 배치될 수 있다. As described above, each of the plurality of second spacers SCS2 overlaps the first and second contact holes CH1 and CH2 as well as the thin film transistor TR. That is, the first and second inner areas CA1 and CA2 of the active area AA may be given priority over the property of absorbing external light and the spreadability of the liquid crystal, and the reason is: This is because defects due to liquid crystal spread occur less frequently in the first and second inner areas CA1 and CA2 than in the first and second edge areas EA1 and EA2 within the active area AA. Accordingly, a second spacer (SCS2) that absorbs a larger amount of external light than the first spacer (SCS1) may be disposed in the first and second inner areas (CA1, CA2) of the active area (AA).
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although the description has been made with reference to the above examples, those skilled in the art can make various modifications and changes to the present invention without departing from the spirit and scope of the present invention as set forth in the scope of the claims below. You will understand.
500: 액정표시패널 100: 어레이 기판
200: 액정 300: 대향 기판
SPN: 차광성 스페이서 패턴 SCS1: 제1 스페이서
SCS2: 제2 스페이서 AA: 액티브 영역
PX: 화소 GS: 갭 스페이서
CH1: 제1 콘택홀 CH2: 제2 콘택홀500: liquid crystal display panel 100: array substrate
200: liquid crystal 300: opposing substrate
SPN: Light blocking spacer pattern SCS1: First spacer
SCS2: Second spacer AA: Active area
PX: Pixel GS: Gap Spacer
CH1: 1st contact hole CH2: 2nd contact hole
Claims (11)
제1 기판;
상기 제1 기판에 마주하는 제2 기판;
상기 제1 기판과 상기 제2 기판의 사이에 개재되는 액정;
각각이 화소전극과 공통전극을 포함하여 행방향과 열방향으로 배열되고, 상기 액티브 영역에 대응하여 상기 제1 기판 위에 N개(N은 자연수)의 행들과 M개(M은 자연수)의 열들로 배열된 다수의 화소들;
상기 제1 기판 위에 배치된 절연막에 형성된 제1 콘택홀을 통해 상기 화소전극과 콘택되는 박막 트랜지스터; 및
차광성의 특성을 갖고, 상기 다수의 화소들 중 서로 인접한 화소들 사이에 대응하여 상기 제2 기판 위에 배치된 차광성 스페이서 패턴;을 포함하고,
상기 다수의 화소들 중 1번째 화소열과 M번째 화소열 각각에 대응하여 상기 차광성 스페이서 패턴은 개구된 형상을 갖고,
상기 다수의 화소들 중 1번째 화소행과 2번째 화소행 사이 및 N-1번째 화소행과 N번째 화소행 사이에 정의되는 상기 액티브 영역의 테두리 영역에서 상기 차광성 스페이서 패턴은 상기 제1 콘택홀과 중첩되고,
상기 다수의 화소들 중 2번째 화소행과 N-1번째 화소행 사이에 정의되는 상기 액티브 영역의 내측 영역에서 상기 차광성 스페이서 패턴은 상기 제1 콘택홀과 상기 박막 트랜지스터에 중첩되는 액정표시패널. In a liquid crystal display panel with a defined active area,
first substrate;
a second substrate facing the first substrate;
a liquid crystal interposed between the first substrate and the second substrate;
Each of them includes a pixel electrode and a common electrode and is arranged in the row and column directions, and is divided into N rows (N is a natural number) and M columns (M is a natural number) on the first substrate corresponding to the active area. multiple pixels arranged;
a thin film transistor in contact with the pixel electrode through a first contact hole formed in an insulating film disposed on the first substrate; and
A light-blocking spacer pattern has light-blocking properties and is disposed on the second substrate corresponding to adjacent pixels among the plurality of pixels,
The light-blocking spacer pattern has an open shape corresponding to each of the first pixel column and the Mth pixel column among the plurality of pixels,
In the border area of the active area defined between the 1st pixel row and the 2nd pixel row and between the N-1th pixel row and the Nth pixel row among the plurality of pixels, the light-blocking spacer pattern is formed in the first contact hole. overlaps with,
The liquid crystal display panel wherein the light-blocking spacer pattern overlaps the first contact hole and the thin film transistor in an area inside the active area defined between the second pixel row and the N-1th pixel row among the plurality of pixels.
상기 테두리 영역에 형성되어 상기 제1 콘택홀에 중첩되고, 상기 박막 트랜지스터에 이격되는 제1 스페이서; 및
상기 내측 영역에 형성되어 상기 제1 콘택홀과 상기 박막 트랜지스터에 중첩되는 제2 스페이서를 포함하는 액정표시패널. The method of claim 1, wherein the light blocking spacer pattern is:
a first spacer formed in the edge area, overlapping the first contact hole, and spaced apart from the thin film transistor; and
A liquid crystal display panel comprising a second spacer formed in the inner region and overlapping the first contact hole and the thin film transistor.
상기 공통전극 측으로 공통 전압을 제공하는 공통 전압 라인을 더 포함하고,
상기 공통전극은 상기 공통 전압 라인을 커버하는 절연막에 형성된 제2 콘택홀을 통해 상기 공통 전압 라인에 콘택되고,
상기 제1 스페이서와 상기 제2 스페이서는 상기 제2 콘택홀에 중첩되는 액정표시패널. According to claim 2,
Further comprising a common voltage line providing a common voltage to the common electrode,
The common electrode is contacted to the common voltage line through a second contact hole formed in an insulating film covering the common voltage line,
The liquid crystal display panel wherein the first spacer and the second spacer overlap the second contact hole.
상기 제1 기판과 상기 제2 기판 간의 갭을 지지하는 갭 스페이서를 더 포함하고,
상기 갭 스페이서는 상기 제2 기판 위에 배치되어 상기 제1 기판 위에 배치된 최상층과 접촉되고, 상기 제1 스페이서와 상기 제2 스페이서의 각각은 상기 제1 기판 위에 배치된 최상층과 이격되는 액정표시패널. According to claim 2,
Further comprising a gap spacer supporting the gap between the first substrate and the second substrate,
The gap spacer is disposed on the second substrate and is in contact with the uppermost layer disposed on the first substrate, and each of the first spacer and the second spacer is spaced apart from the uppermost layer disposed on the first substrate.
상기 다수의 화소들의 각각에 대응하여 상기 제1 기판 위에 배치된 컬러필터를 더 포함하고,
상기 공통전극과 상기 화소전극은 상기 컬러필터에 중첩된 액정표시패널. According to claim 1,
Further comprising a color filter disposed on the first substrate corresponding to each of the plurality of pixels,
A liquid crystal display panel wherein the common electrode and the pixel electrode overlap the color filter.
상기 액티브 영역의 비화소 영역에 대응하여 상기 제1 기판 위에 배치되는 컬러필터들을 더 포함하고,
상기 컬러필터들은 서로 다른 색상을 가져 다중층 구조로 적층되어 차광성의 특성을 갖는 액정표시패널. According to claim 1,
Further comprising color filters disposed on the first substrate corresponding to a non-pixel area of the active area,
A liquid crystal display panel in which the color filters have different colors and are stacked in a multi-layer structure to have light blocking properties.
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