KR102595921B1 - 표시장치 및 표시장치 제조방법 - Google Patents
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Abstract
본 실시예들은 표시장치 및 표시장치의 제조방법을 개시한다.
본 발명의 일 실시예에 따른 표시장치는, 기판; 상기 기판 상의 리세스를 구비한 제1 절연층; 상기 제1 절연층 상에 상기 리세스를 사이에 두고 구비된 제1 전극 및 제2 전극; 및 상기 리세스, 및 상기 제1 전극과 상기 제2 전극의 적어도 일부를 노출하는 개구를 갖는 제2 절연층;을 포함한다.
본 발명의 일 실시예에 따른 표시장치는, 기판; 상기 기판 상의 리세스를 구비한 제1 절연층; 상기 제1 절연층 상에 상기 리세스를 사이에 두고 구비된 제1 전극 및 제2 전극; 및 상기 리세스, 및 상기 제1 전극과 상기 제2 전극의 적어도 일부를 노출하는 개구를 갖는 제2 절연층;을 포함한다.
Description
본 실시예들은 표시장치 및 표시장치의 제조방법에 관한 것이다.
발광 다이오드(Light Emitting Diode, LED)는 PN 접합 다이오드에 순방향으로 전압을 인가하면 정공과 전자가 주입되고, 그 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시키는 반도체 소자이다.
LED는 무기 LED 또는 유기 LED로 형성되고, LCD TV의 백라이트, 조명, 전광판을 비롯하여 핸드폰과 같은 소형 전자기기로부터 대형 TV까지 사용되고 있다.
발광 다이오드를 이용한 표시장치를 제조하기 위해 발광 다이오드를 기판에 실장하고 기판 상의 전극들과 전기적으로 연결하여야 한다. 발광 다이오드의 두 전극들이 동일한 방향으로 형성된 경우 두 전극들의 간격이 작아 도전성 점착제 또는 이물에 의해 쇼트가 야기될 수 있다. 본 발명의 실시예들은 발광 다이오드의 쇼트를 방지할 수 있는 표시장치 및 그의 제조방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 표시장치는, 기판; 상기 기판 상의 리세스를 구비한 제1 절연층; 상기 제1 절연층 상에 상기 리세스를 사이에 두고 구비된 제1 전극 및 제2 전극; 및 상기 리세스, 및 상기 제1 전극과 상기 제2 전극의 적어도 일부를 노출하는 개구를 갖는 제2 절연층;을 포함한다.
본 실시예에서, 상기 제1 전극 및 제2 전극은 요철을 가질 수 있다.
본 실시예에서, 상기 표시장치는 상기 개구 내에 상기 제1 전극에 컨택하는 제1 전극패드 및 상기 제2 전극에 컨택하는 제2 전극패드를 구비한 발광 다이오드;를 더 포함할 수 있다.
본 실시예에서, 상기 발광 다이오드는 상기 제1 전극패드 및 상기 제2 전극패드 사이의 절연 부재;를 더 포함할 수 있다.
본 실시예에서, 상기 제1 전극과 상기 제1 전극패드 및 상기 제2 전극과 상기 제2 전극패드는 상호 컨택면이 요철을 가질 수 있다.
본 실시예에서, 상기 제1 전극과 상기 제1 전극패드 사이 및 상기 제2 전극과 상기 제2 전극패드 사이에 도전볼;을 더 포함할 수 있다.
본 실시예에서, 상기 제1 전극과 상기 제2 전극의 쌍, 상기 제1 전극패드와 상기 제2 전극패드의 쌍, 및 상기 도전볼 중 적어도 하나가 Cu, Ni, Zn, Si 중 적어도 하나를 포함할 수 있다.
본 실시예에서, 상기 리세스의 깊이는 상기 도전볼의 장지름보다 크고, 상기 제2 절연층의 두께는 상기 도전볼의 장지름보다 클 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 기판; 상기 기판 상의 제1 절연층; 상기 제1 절연층 상의 제1 전극; 상기 제1 전극의 적어도 일부를 노출하는 제1 개구를 구비한 상기 제1 절연층 상의 제2 절연층; 상기 제2 절연층 상에 상기 제1 전극과 인접하여 배치된 제2 전극; 및 상기 제1 전극 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구를 구비한 제3 절연층;을 포함한다.
본 실시예에서, 상기 제2 절연층의 제1 개구는 상기 제1 전극의 전부를 노출할 수 있다.
본 실시예에서, 상기 제1 전극 및 제2 전극은 요철을 가질 수 있다.
본 실시예에서, 상기 표시장치는, 상기 제2 개구 내에 상기 제1 전극에 컨택하는 제1 전극패드 및 상기 제2 전극에 컨택하는 제2 전극패드를 구비한 발광 다이오드;를 더 포함할 수 있다.
본 실시예에서, 상기 발광 다이오드는 상기 제1 전극패드 및 상기 제2 전극패드 사이의 절연 부재;를 더 포함할 수 있다.
본 실시예에서, 상기 제1 전극과 상기 제1 전극패드 및 상기 제2 전극과 상기 제2 전극패드는 상호 컨택면이 요철을 가질 수 있다.
본 실시예에서, 상기 제1 전극과 상기 제1 전극패드 사이 및 상기 제2 전극과 상기 제2 전극패드 사이에 도전볼;을 더 포함할 수 있다.
본 실시예에서, 상기 제1 전극과 상기 제2 전극의 쌍, 상기 제1 전극패드와 상기 제2 전극패드의 쌍, 및 상기 도전볼 중 적어도 하나가 Cu, Ni, Zn, Si 중 적어도 하나를 포함할 수 있다.
본 실시예에서, 상기 리세스의 깊이는 상기 도전볼의 장지름보다 크고, 상기 제2 절연층의 두께는 상기 도전볼의 장지름보다 클 수 있다.
본 발명의 일 실시예에 따른 발광 다이오드는, 제2 반도체층; 상기 제2 반도체층의 일 면의 제1 영역에 배치된 중간층; 상기 중간층 상에 배치된 제1 반도체층; 상기 제2 반도체층의 일 면의 상기 제1 영역 이외의 제2 영역에 상기 중간층과 이격 배치된 제2 전극패드; 상기 제1 반도체층 상에 배치된 제1 전극패드; 및 상기 제1 전극패드 및 상기 제2 전극패드 사이의 절연부재;를 포함하고, 상기 절연부재의 폭이 상기 제2 반도체층의 일 면으로부터 멀어질수록 달라진다.
본 실시예에서, 상기 절연 부재는, 상기 제2 반도체층의 일 면의 제2 영역에 상기 제2 전극패드와 이격 배치될 수 있다.
본 실시예에서, 상기 절연 부재는, 상기 제2 반도체층의 일 면으로부터 멀어질수록 폭이 좁아질 수 있다.
본 발명의 실시예들에 따라 발광 다이오드가 표시장치용 기판으로 쇼트 없이 실장될 수 있다.
도 1은 본 발명의 일 실시예에 따라 제조된 표시장치를 개략적으로 도시한 평면도이다.
도 2 및 도 3은 도 1의 표시장치의 A-A' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 4a 내지 도 4e는 도 3에 도시된 표시장치의 제조 공정을 도시한 단면도이다.
도 5 및 도 6은 도 1의 표시장치의 A-A' 단면의 다른 일 예를 개략적으로 도시한 단면도이다.
도 7a 내지 도 7e는 도 6에 도시된 표시장치의 제조 공정을 도시한 단면도이다.
도 8 및 도 9는 도 1의 표시장치의 A-A' 단면의 다른 일 예를 개략적으로 도시한 단면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 발광 다이오드의 다른 예를 도시한 단면도이다.
도 11은 도 10b의 발광 다이오드(200")가 도 3에 도시된 기판(101) 상에 실장된 예를 도시하고 있다.
도 2 및 도 3은 도 1의 표시장치의 A-A' 단면의 일 예를 개략적으로 도시한 단면도이다.
도 4a 내지 도 4e는 도 3에 도시된 표시장치의 제조 공정을 도시한 단면도이다.
도 5 및 도 6은 도 1의 표시장치의 A-A' 단면의 다른 일 예를 개략적으로 도시한 단면도이다.
도 7a 내지 도 7e는 도 6에 도시된 표시장치의 제조 공정을 도시한 단면도이다.
도 8 및 도 9는 도 1의 표시장치의 A-A' 단면의 다른 일 예를 개략적으로 도시한 단면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 발광 다이오드의 다른 예를 도시한 단면도이다.
도 11은 도 10b의 발광 다이오드(200")가 도 3에 도시된 기판(101) 상에 실장된 예를 도시하고 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따라 제조된 표시장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 표시장치(100)는 기판(101) 및 기판(101) 상의 발광 다이오드를 포함할 수 있다. 기판(101) 상에는 표시 영역(DA)과 표시 영역(DA)의 외곽에 비표시 영역(NA)이 정의될 수 있다. 표시 영역(DA)에는 발광 다이오드가 배치되고, 비표시 영역(NA)에는 전원 배선 등이 배치될 수 있다. 또한, 비표시 영역(NA)에는 패드부(250)가 배치될 수 있다.
도 2 및 도 3은 도 1의 표시장치의 A-A' 단면의 일 예를 개략적으로 도시한 단면도이다. 도 3에 도시된 실시예는, 기판(101) 상에 발광 다이오드(200)와 전기적으로 연결되는 박막 트랜지스터(TFT)를 더 포함하는 점에서, 도 2의 실시예와 상이하고, 그 외 구성요소는 도 2의 실시예와 동일하다.
도 2 및 도 3을 참조하면, 표시장치(100)는 기판(101) 및 기판(101) 상의 발광 다이오드(200)를 포함할 수 있다.
기판(101)은 다양한 소재를 포함할 수 있다. 예를 들어, 기판(101)은 SiO2를 주성분으로 하는 투명한 유리 재질 또는 금속으로 이루어질 수 있다. 그러나, 기판(101)은 반드시 이에 한정되는 것은 아니며, 플라스틱 재질로 형성되어 가요성을 가질 수 있다.
기판(101) 상에는 평탄화층(105)이 배치될 수 있다. 평탄화층(105) 상에는 발광 다이오드(200)를 둘러싸는 뱅크층(205)이 배치될 수 있다. 뱅크층(205)은 평탄화층(105) 상에 배치되어 화소 영역을 정의할 수 있다. 뱅크층(205)은 발광 다이오드(200)가 배치되는 공간인 개구(OP)를 구비할 수 있다.
일 실시예에서, 뱅크층(205)은 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 다른 실시예에서, 뱅크층(205)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 또 다른 실시예에서, 뱅크층(205)은 블랙 매트릭스(black matrix) 재료와 같은 불투명 재료로 형성될 수 있다. 뱅크층(205)은 상기의 물질에 한정되는 것은 아니며, 발광 다이오드(200)의 구조, 발광 다이오드(200)와 전극들의 연결 등에 따라 다향한 재질로 형성될 수 있다.
뱅크층(205)에 형성된 개구(OP) 내의 평탄화층(105) 상에는 제1 전극(111) 및 제2 전극(113)이 배치될 수 있다. 제1 전극(111) 및 제2 전극(113)은 다양한 형태를 가질 수 있는데, 예를 들면 아일랜드 형태로 패터닝되어 형성될 수 있다. 제1 전극(111) 및 제2 전극(113)은 상호 이격된 위치에 형성되며, 동일한 층에 형성될 수 있다. 제1 전극(111) 및 제2 전극(113)은 도 2의 일부도(X)에 도시된 바와 같이, 표면에 요철을 가질 수 있다. 제1 전극(111) 및 제2 전극(113) 사이의 평탄화층(105)에는 리세스(RC)가 형성될 수 있다.
발광 다이오드(200)는 적색, 녹색 또는 청색의 빛을 방출하며, 형광 물질을 이용하거나 색을 조합함으로써 백색광도 구현이 가능하다. 발광 다이오드(200)는 제1 반도체층(231), 제2 반도체층(232) 및 이들 사이의 중간층(233)을 포함할 수 있다.
제1 반도체층(231)은 예를 들어, p형 반도체층으로 구현될 수 있다. p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제2 반도체층(232)은 예를 들어, n형 반도체층을 포함하여 형성될 수 있다. n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
다만, 본 발명은 이에 한하지 않으며, 제1 반도체층(231)이 n형 반도체층을 포함하고, 제2 반도체층(232)이 p형 반도체층을 포함할 수도 있다.
중간층(233)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다. 중간층(233)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW: Multi Quantum Well)로 형성될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
제1 반도체층(231)에는 제1 전극패드(235)가 형성되고, 제2 반도체층(232)에는 제2 전극패드(238)가 형성될 수 있다. 제1 전극패드(235)와 제2 전극패드(238)는 모두 동일한 방향을 향하도록 배치될 수 있다.
이를 위해, 제1 반도체층(231)과 중간층(233)의 일부가 제거되어 제2 반도체층(232)의 일부가 노출되며, 제2 전극패드(238)는 노출된 제2 반도체층(232) 상에 형성될 수 있다. 즉, 제2 반도체층(232)의 면적이 제1 반도체층(231) 및 중간층(233)의 면적보다 크고, 제2 전극패드(238)는 제1 반도체층(231)과 중간층(233)의 외부로 돌출된 제2 반도체층(232) 상에 배치될 수 있다. 제1 전극패드(235) 및 제2 전극패드(238)는 도 2의 일부도(X)에 도시된 바와 같이, 표면에 요철을 가질 수 있다.
제1 전극패드(235)는 기판(101) 상의 제1 전극(111)과 접촉하고, 제2 전극패드(238)는 기판(101) 상의 제2 전극(113)과 접촉할 수 있다. 이때, 제1 전극(111) 및 제2 전극(113)과, 제1 전극패드(235) 및 제2 전극패드(238)의 표면 요철에 의해 제1 전극(111)과 제1 전극패드(235)의 접촉 면적 및 제2 전극(113)과 제2 전극패드(238)의 접촉 면적을 향상시킬 수 있다.
제1 전극(111)과 제1 전극패드(235)의 접촉 및 제2 전극(113)과 제2 전극패드(238)의 접촉은 직접 접촉 또는 도전성 점착제에 의해 접촉할 수 있다. 도전성 점착제는 도전볼(CB)을 포함할 수 있다. 이때 도전볼(CB)에 의한 제1 전극(111)과 제2 전극(113)의 쇼트 방지를 위해 리세스(RC)의 깊이(T1)는 도전볼(CB)의 장지름보다 크게 형성할 수 있다. 그리고, 도전볼(CB)을 기판(101)의 전면에 도포하는 경우, 이웃하는 화소들의 발광 다이오드(200)들 간의 쇼트 방지를 위해 뱅크층(205)의 두께(T2)는 도전볼(CB)의 장지름보다 크게 형성할 수 있다.
제1 전극패드(235) 및 제2 전극패드(238)는 Cu, Ni, Zn, Si 중 적어도 하나를 포함할 수 있다.
한편, 도 3에 도시된 바와 같이, 표시장치(100)는 기판(101)과 평탄화층(105) 사이에 발광 다이오드(200)와 전기적으로 연결되는 박막 트랜지스터(TFT)를 더 포함할 수 있다.
기판(101) 상에는 버퍼층(102)이 배치될 수 있다. 일 실시예에서, 버퍼층(102)은 실리콘산화물 및/또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 버퍼층(102) 상에 박막 트랜지스터(TFT)가 형성될 수 있다.
박막 트랜지스터(TFT)는 활성층(107), 게이트 전극(108), 소스 전극(109a) 및 드레인 전극(109b)을 포함할 수 있다.
이하에서는 박막 트랜지스터(TFT)가 활성층(107), 게이트 전극(108), 소스 전극(109a) 및 드레인 전극(109b)이 순차적으로 형성된 탑 게이트 타입(top gate type)인 경우를 설명한다. 그러나 본 실시예는 이에 한정되지 않고 바텀 게이트 타입(bottom gate type) 등 다양한 타입의 박막 트랜지스터(TFT)가 채용될 수 있다.
활성층(107)은 반도체 물질, 예컨대 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)을 포함할 수 있다. 그러나 본 실시예는 이에 한정되지 않고 활성층(107)은 다양한 물질을 함유할 수 있다. 선택적 실시예로서 활성층(107)은 유기 반도체 물질, 산화물 반도체 물질 등을 함유할 수 있다.
게이트 절연막(103)은 활성층(107) 상에 형성된다. 게이트 절연막(103)은 활성층(107)과 게이트 전극(108)을 절연하는 역할을 한다. 게이트 절연막(103)은 실리콘산화물 및/또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다.
게이트 전극(108)은 게이트 절연막(103)의 상부에 형성된다. 게이트 전극(108)은 박막 트랜지스터(TFT)에 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결될 수 있다. 게이트 전극(108)은 저저항 금속 물질로 이루어질 수 있다. 게이트 전극(108)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
게이트 전극(108) 상에는 층간 절연막(104)이 형성된다. 층간 절연막(104)은 소스 전극(109a) 및 드레인 전극(109b)과 게이트 전극(108)을 절연한다. 층간 절연막(104)은 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 예컨대 무기 물질은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다.
층간 절연막(104) 상에 소스 전극(109a) 및 드레인 전극(109b)이 형성된다. 소스 전극(109a) 및 드레인 전극(109b)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 소스 전극(109a) 및 드레인 전극(109b)은 활성층(107)의 소스 영역 및 드레인 영역과 각각 접촉하도록 형성된다.
평탄화층(105)은 박막 트랜지스터(TFT) 상에 형성된다. 평탄화층(105)은 박막 트랜지스터(TFT)를 덮도록 형성되어, 박막 트랜지스터(TFT)로부터 비롯된 단차를 해소하고 상면을 평탄하게 할 수 있다.
평탄화층(105) 상의 제1 전극(111)은 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(111)은 평탄화층(105)에 형성된 비아홀을 통하여 드레인 전극(109b)과 전기적으로 연결될 수 있다.
도 4a 내지 도 4e는 도 3에 도시된 표시장치의 제조 공정을 도시한 단면도이다. 도 4a 내지 도 4e는 박막 트랜지스터(TFT)를 제조하는 공정을 제외하고 도 2에 도시된 표시장치의 제조 공정에도 동일하게 적용할 수 있다.
도 4a를 참조하면, 박막 트랜지스터(TFT)가 형성된 기판(101) 상에 평탄화층(105)이 형성될 수 있다.
평탄화층(105)은 박막 트랜지스터(TFT)를 덮고, 박막 트랜지스터(TFT)의 소스 전극(109a) 또는 드레인 전극(109b)(도 4a의 실시예에서는 드레인 전극(109b))의 일부를 노출하는 비아홀(H)을 구비할 수 있다. 평탄화층(105)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 유기 물질은 Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또한, 평탄화층(105)은 무기 절연막과 유기 절연막의 복합 적층체로 형성될 수도 있다.
도 4b를 참조하면, 평탄화층(105) 상에 제1 전극(111) 및 제2 전극(113)을 형성할 수 있다.
제1 전극(111) 및 제2 전극(113)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Cu, Zn, Si 및 이들의 화합물 중 적어도 하나를 포함할 수 있다. 제1 전극(111)과 제2 전극(113)은 동일한 도전층으로 형성될 수도 있고, 상이한 도전층으로 형성될 수도 있다.
제1 전극(111)은 비아홀(H)을 통해 박막 트랜지스터(TFT)와 연결될 수 있다.
제1 전극(111)과 제2 전극(113)은 동일한 도전층으로 형성될 수도 있고, 상이한 도전층을 각각 패터닝하여 형성될 수도 있다.
도 4c를 참조하면, 제1 전극(111)과 제2 전극(113)이 형성된 기판(101) 상에 뱅크층(205)을 형성할 수 있다.
뱅크층(205)은 화소(화소 영역) 단위로 제1 전극(111)과 제2 전극(113)의 적어도 일부가 노출되도록 아일랜드 형태로 패터닝되어 개구(OP)를 구비할 수 있다. 뱅크층(205)의 두께(T2)는 후속하여 도포될 도전볼의 장지름보다 크게 형성한다. 도 4c에서는 뱅크층(205)이 제1 전극(111)의 일부 가장자리와 제2 전극(113)의 일부 가장자리를 덮고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 뱅크층(205)은 제1 전극(111)과 제2 전극(113)의 가장자리를 덮지 않고 전부 노출시킬 수 있다.
그리고 뱅크층(205)의 패터닝 시에 제1 전극(111)과 제2 전극(113) 사이의 평탄화층(105)도 패터닝되어 평탄화층(105)에 리세스(RC)가 형성될 수 있다. 리세스(RC) 형성에 의해 공정 중에 잔류하는 제1 전극(111)과 제2 전극(113) 사이의 이물질을 제거할 수 있어, 제1 전극(111)과 제2 전극(113) 간의 쇼트를 방지할 수 있다. 리세스(RC)의 깊이(T1)는 후속하여 도포될 도전볼의 장지름보다 크게 형성한다.
도 4d를 참조하면, 제1 전극(111) 및 제2 전극(113) 상으로 등방 또는 비등방 전도성 점착제를 도포할 수 있다. 점착제는 도전볼(CB)을 포함할 수 있다. 도전볼(CB)은 Cu, Ni, Zn, Si 중 적어도 하나를 포함할 수 있다. 리세스(RC)의 깊이(T1)는 도전볼(CB)의 장지름보다 크게 형성되어 있으므로, 도전볼(CB)에 의해 제1 전극(111)과 제2 전극(113) 사이의 도전볼 뭉침에 의한 쇼트 발생 염려가 없다. 점착제는 개구(OP) 내로만 한정되게 도포될 수도 있고, 기판(101) 전면에 도포될 수도 있다.
도 4e를 참조하면, 점착제가 도포된 기판(101) 상에 발광 다이오드(200)를 실장할 수 있다. 트랜스퍼는 베이스 기판 상의 발광 다이오드(200)를 픽업하여 개구(OP) 내로 발광 다이오드(200)를 이송함으로써 발광 다이오드(200)를 기판(101)으로 실장할 수 있다.
발광 다이오드(200)의 제1 전극패드(235) 및 제2 전극패드(238) 각각이 제1 전극(111) 및 제2 전극(113)과 전기적으로 연결될 수 있다. 제1 전극패드(235)와 제1 전극(111) 사이 및 제2 전극패드(238)와 제2 전극(113) 사이에는 오믹 컨택(ohmic contact)이 이루어질 수 있다.
발광 다이오드(200)가 실장된 후 열처리가 수행될 수 있다. 열처리는 대략 400 내지 500 ℃ 사이에서 수행될 수 있다. 이 경우 뱅크층(205)은 무기 물질로 형성될 수 있다.
도시되지 않았으나, 개구(OP) 내의 발광 다이오드(200) 주변에 패시베이션층이 더 형성될 수 있다. 그리고, 발광 다이오드(200)를 산소 및 수분으로부터 차단시키기 위하여 별도의 봉지부를 설치할 수 있다. 이때, 봉지부는 기판(101)과 동일 또는 유사한 재질로 형성되는 봉지기판 또는 유기층 및 무기층 중 적어도 하나를 포함하는 박막 필름을 포함할 수 있다.
도 5 및 도 6은 도 1의 표시장치의 A-A' 단면의 다른 일 예를 개략적으로 도시한 단면도이다. 도 6에 도시된 실시예는, 기판(101) 상에 발광 다이오드(200)와 전기적으로 연결되는 박막 트랜지스터(TFT)를 더 포함하는 점에서, 도 5의 실시예와 상이하고, 그 외 구성요소는 도 5의 실시예와 동일하다. 이하에서는 도 2 및 도 3과 중복하는 내용의 상세한 설명은 생략한다.
도 5 및 도 6을 참조하면, 표시장치(100)는 기판(101) 및 기판(101) 상의 발광 다이오드(200)를 포함할 수 있다.
기판(101) 상에는 제2 평탄화층(105b)이 배치될 수 있다. 제2 평탄화층(105b)은 제1 개구(OP1)를 구비하고, 제1 개구(OP1) 내에 제2 전극(113)이 배치될 수 있다. 제1 개구(OP1)에 인접하여 제2 평탄화층(105b) 상에 제1 전극(111)이 배치될 수 있다. 즉, 제1 전극(111)과 제2 전극(113)은 서로 다른 층에 배치될 수 있다. 일 실시예로서, 제1 전극(111) 및 제2 전극(113)은 도 2의 일부도(X)에 도시된 바와 같이, 표면에 요철을 가질 수 있다.
제2 평탄화층(105b) 상에는 발광 다이오드(200)를 둘러싸는 뱅크층(205)이 배치될 수 있다. 뱅크층(205)은 제2 평탄화층(105b) 상에 배치되어 화소 영역을 정의할 수 있다. 뱅크층(205)은 발광 다이오드(200)가 배치되는 공간인 제2 개구(OP2)를 구비할 수 있다. 제2 개구(OP2)는 제1 전극(111), 제1 개구(OP1) 및 제1 개구(OP1) 내의 제2 전극(113)을 노출시킬 수 있다.
발광 다이오드(200)는 적색, 녹색 또는 청색의 빛을 방출하며, 형광 물질을 이용하거나 색을 조합함으로써 백색광도 구현이 가능하다. 발광 다이오드(200)는 제1 반도체층(231), 제2 반도체층(232) 및 이들 사이의 중간층(233)을 포함할 수 있다.
제1 반도체층(231)에는 제1 전극패드(235)가 형성되고, 제2 반도체층(232)에는 제2 전극패드(238)가 형성될 수 있다. 제1 전극패드(235)와 제2 전극패드(238)는 모두 동일한 방향을 향하도록 배치될 수 있다. 일 실시예에서, 제1 전극패드(235) 및 제2 전극패드(238)는 도 2의 일부도(X)에 도시된 바와 같이, 표면에 요철을 가질 수 있다.
제1 반도체층(231)은 기판(101) 상의 제1 전극(111)과 접촉하고, 제2 반도체층(232)은 기판(101) 상의 제2 전극(113)과 접촉할 수 있다. 이때, 제1 전극(111) 및 제2 전극(113)과, 제1 전극패드(235) 및 제2 전극패드(238)의 표면 요철에 의해 제1 전극(111)과 제1 전극패드(235)의 접촉 면적 및 제2 전극(113)과 제2 전극패드(238)의 접촉 면적을 향상시킬 수 있다.
상부층에 배치된 제1 전극(111)과 접촉하는 제1 전극패드(235)의 길이(t1)는 하부층에 배치된 제2 전극(113)과 접촉하는 제2 전극패드(238)의 길이(t2)보다 짧을 수 있다. 제2 전극패드(238)의 길이(t2)와 제1 전극패드(235)의 길이(t1)의 차이(t2-t1)는 절연층(110)의 두께(T3) 이상(t2-t1≥T3)일 수 있다.
제1 전극(111)과 제1 전극패드(235)의 접촉 및 제2 전극(113)과 제2 전극패드(238)의 접촉은 직접 접촉 또는 도전성 점착제에 의해 접촉할 수 있다. 도전성 점착제는 도전볼(CB, 도 2)을 포함할 수 있다. 이때 도전볼(CB)에 의한 제1 전극(111)과 제2 전극(113)의 쇼트 방지를 위해 절연층(110)의 두께(T3) 및 제2 전극패드(238)의 길이(t2)와 제1 전극패드(235)의 길이(t1)의 차이(t2-t1)는 도전볼(CB)의 장지름보다 크게 형성할 수 있다. 그리고, 도전볼(CB)을 기판(101)의 전면에 도포하는 경우, 이웃하는 화소들의 발광 다이오드(200)들 간의 쇼트 방지를 위해 뱅크층(205)의 두께(T2)는 도전볼(CB)의 장지름보다 크게 형성할 수 있다.
제1 전극패드(235) 및 제2 전극패드(238)는 Cu, Ni, Zn, Si 중 적어도 하나를 포함할 수 있다.
도 5의 실시예에서, 제2 전극(113)은 기판(101)과 직접 접촉할 수 있다.
한편, 도 6에 도시된 바와 같이, 표시장치(100)는 기판(101)과 제2 평탄화층(105b) 사이에 발광 다이오드(200)와 전기적으로 연결되는 박막 트랜지스터(TFT)를 더 포함할 수 있다.
기판(101) 상에는 버퍼층(102)이 배치될 수 있다.
버퍼층(102) 상에 박막 트랜지스터(TFT)가 형성될 수 있다. 박막 트랜지스터(TFT)는 활성층(107), 게이트 전극(108), 소스 전극(109a) 및 드레인 전극(109b)을 포함할 수 있다. 게이트 절연막(103)은 활성층(107)과 게이트 전극(108) 사이에 배치될 수 있다. 층간 절연막(104)은 게이트 전극(108)과 소스 전극(109a) 및 드레인 전극(109b) 사이에 배치될 수 있다.
박막 트랜지스터(TFT) 상에 제1 평탄화층(105a)이 배치될 수 있다. 제1 평탄화층(105a) 상에는 제1 개구(OP1)를 갖는 제2 평탄화층(105b)이 배치되고, 제1 개구(OP1) 내에 제2 전극(113)이 배치될 수 있다. 도 6의 실시예에서, 제2 전극(113)은 제1 평탄화층(105a)과 직접 접촉할 수 있다.
제2 평탄화층(105b) 상의 제1 전극(111)은 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다. 구체적으로, 제1 전극(111)은 제1 평탄화층(105a)과 제2 평탄화층(105b)에 형성된 비아홀을 통하여 드레인 전극(109b)과 전기적으로 연결될 수 있다.
도 7a 내지 도 7e는 도 6에 도시된 표시장치의 제조 공정을 도시한 단면도이다. 도 7a 내지 도 7e는 박막 트랜지스터(TFT)를 제조하는 공정을 제외하여 도 5에 도시된 표시장치의 제조 공정에도 동일하게 적용할 수 있다.
도 7a를 참조하면, 박막 트랜지스터(TFT)가 형성된 기판(101) 상에 박막 트랜지스터(TFT)를 덮는 제1 평탄화층(105a) 및 제1 평탄화층(105a) 상의 제2 전극(113)을 형성할 수 있다.
제1 평탄화층(105a)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 유기 물질은 Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또한, 제1 절연층은 무기 절연막과 유기 절연막의 복합 적층체로 형성될 수도 있다.
제2 전극(113)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Cu, Zn, Si 및 이들의 화합물 중 적어도 하나를 포함할 수 있다.
도 7b를 참조하면, 제1 평탄화층(105a) 및 제2 전극(113)이 형성된 기판(101) 상부에 제2 평탄화층(105b)을 형성할 수 있다.
제1 평탄화층(105a) 및 제2 평탄화층(105b)을 패터닝하여 박막 트랜지스터(TFT)의 소스 전극(109a) 또는 드레인 전극(109b)(도 7b의 실시예에서는 드레인 전극(109b))의 일부를 노출하는 비아홀(H)을 형성할 수 있다.
도 7c를 참조하면, 제2 평탄화층(105b) 상에 제1 전극(111)을 형성할 수 있다. 제1 전극(111)은 제2 전극(113)과 유사하게, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Cu, Zn, Si 및 이들의 화합물 중 적어도 하나를 포함할 수 있다.
제1 전극(111)과 제2 전극(113)은 동일한 도전층으로 형성될 수도 있고, 상이한 도전층으로 형성될 수도 있다.
도 7d를 참조하면, 제1 전극(111)과 제2 전극(113)이 형성된 기판(101) 상에 뱅크층(205)을 형성할 수 있다.
뱅크층(205)은 화소 단위로 제1 전극(111)과 제2 전극(113)의 적어도 일부가 노출되도록 아일랜드 형태로 패터닝되어 제2 개구(OP2)를 구비할 수 있다. 그리고, 뱅크층(205)의 패터닝시에 제2 전극(113)의 위치에 대응하는 영역의 제2 평탄화층(105b)이 패터닝되어 제1 개구(OP1)를 형성할 수 있다. 제1 개구(OP1)는 제2 전극(113)을 전부 노출시킬 수 있다.
뱅크층(205)의 두께(T2)는 후속하여 도포될 도전볼의 장지름보다 크게 형성한다. 도 7d에서는 뱅크층(205)이 제1 전극(111)의 일부 가장자리를 덮고 있으나, 본 발명의 실시예는 이에 한정되지 않고, 뱅크층(205)은 제1 전극(111)의 가장자리를 덮지 않고 전부 노출시킬 수 있다.
이어서, 제1 전극(111) 및 제2 전극(113) 상으로 등방 또는 비등방 도전성 점착제를 도포할 수 있다. 도전성 점착제는 도전볼(CB)을 포함할 수 있다. 도전볼(CB)은 Cu, Ni, Zn, Si 중 적어도 하나를 포함할 수 있다. 제2 평탄화층(105b)의 두께(T3), 즉, 제1 개구(OP1)의 깊이는 도전볼(CB)의 장지름보다 크게 형성되어 있으므로, 도전볼(CB)에 의해 제1 전극(111)과 제2 전극(113) 사이의 도전볼 뭉침에 의한 쇼트 발생 염려가 없다. 점착제는 제2 개구(OP2) 내로만 한정되게 도포될 수도 있고, 기판(101) 전면에 도포될 수도 있다.
도 7e를 참조하면, 점착제가 도포된 기판(101) 상에 발광 다이오드(200)를 실장할 수 있다. 트랜스퍼는 베이스 기판 상의 발광 다이오드(200)를 픽업하여 제2 개구(OP2) 내로 발광 다이오드(200)를 이송함으로써 발광 다이오드(200)를 기판(101)으로 실장할 수 있다. 발광 다이오드(200)의 제1 전극패드(235) 및 제2 전극패드(238)의 길이는 상이할 수 있다.
발광 다이오드(200)의 제1 전극패드(235) 및 제2 전극패드(238) 각각이 제1 전극(111) 및 제2 전극(113)과 전기적으로 연결될 수 있다. 제1 전극패드(235)와 제1 전극(111) 사이 및 제2 전극패드(238)와 제2 전극(113) 사이에는 오믹 컨택(ohmic contact)이 이루어질 수 있다.
발광 다이오드(200)가 실장된 후 열처리가 수행될 수 있다. 열처리는 대략 400 내지 500 ℃ 사이에서 수행될 수 있다. 이 경우 뱅크층(205)은 무기 물질로 형성될 수 있다.
도시되지 않았으나, 제2 개구(OP2) 내의 발광 다이오드(200) 주변에 패시베이션층이 더 형성될 수 있다. 그리고, 발광 다이오드(200)를 산소 및 수분으로부터 차단시키기 위하여 별도의 봉지부를 설치할 수 있다. 이때, 봉지부는 기판(101)과 동일 또는 유사한 재질로 형성되는 봉지기판 또는 유기층 및 무기층 중 적어도 하나를 포함하는 박막 필름을 포함할 수 있다.
도 8 및 도 9는 도 1의 표시장치의 A-A' 단면의 다른 일 예를 개략적으로 도시한 단면도이다. 도 9에 도시된 실시예는, 기판(101) 상에 발광 다이오드(200)와 전기적으로 연결되는 박막 트랜지스터(TFT)를 더 포함하는 점에서, 도 8의 실시예와 상이하고, 그 외 구성요소는 도 8의 실시예와 동일하다.
도 8 및 도 9의 실시예 각각은 제2 평탄화층(105b)이 제2 전극(113)의 가장자리를 덮고, 제1 개구(OP1)가 제2 전극(113)의 일부만을 노출하는 점에서, 도 5 및 도 6에 도시된 실시예와 상이하고, 그 외 구성요소는 도 5 및 도 6에 도시된 실시예와 동일하다.
도 7d에 도시된 바와 같이, 제1 평탄화층(105a) 및 제2 평탄화층(105b)의 식각 공정에서, 제2 전극(113)을 덮고 있는 제2 평탄화층(105b)의 과도 식각에 의해 식각액이 제2 전극(113)의 측면에 손상을 줄 수 있다.
도 8 및 도 9의 실시예의 경우, 도 7d의 제1 평탄화층(105a) 및 제2 평탄화층(105b)의 식각 공정에서, 제2 평탄화층(105d)이 제2 전극(113)의 가장자리를 덮도록 잔존시킴으로써 제2 전극(113)의 측면 손상을 줄일 수 있다.
전술된 실시예들은 뱅크층(205)을 형성한 후, 발광 다이오드(200)를 실장하는 것으로 설명하였으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 전극(111) 및 제2 전극(113)을 형성한 후, 도전성 점착제를 도포하고, 발광 다이오드(200)를 제1 전극(111) 및 제2 전극(113)과 컨택하도록 실장한 후, 뱅크층(205)을 형성할 수도 있다. 이 경우, 발광 다이오드(200) 실장 후 및 뱅크층(205) 형성 전에 열처리가 수행될 수 있어, 뱅크층(205)을 유기 물질로 형성할 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 발광 다이오드의 다른 예를 도시한 단면도이다.
도 10a를 참조하면, 발광 다이오드(200')는 제1 반도체층(231), 제2 반도체층(232) 및 이들 사이의 중간층(233)을 포함할 수 있다. 제1 반도체층(231)에는 제1 전극패드(235)가 형성되고, 제2 반도체층(232)에는 제2 전극패드(238)가 형성될 수 있다. 중간층(233)은 제2 반도체층(232)의 일 면 중 제1 영역에 배치되고, 제1 영역을 제외한 나머지 영역인 제2 영역에는 배치되지 않는다. 중간층(233) 상에 제1 반도체층(231)이 배치된다. 제1 반도체층(231) 상에 제1 전극패드(235)가 배치되고, 제2 반도체층(232)의 일 면 중 제2 영역에 제2 전극패드(238)가 배치된다. 제1 전극패드(235)와 제2 전극패드(238)는 모두 동일한 방향을 향하도록 배치될 수 있다.
제1 전극패드(235)와 제2 전극패드(238) 사이에는 절연부재(300a)가 구비될 수 있다. 절연부재(300a)는 제2 반도체층(232)의 제2 영역에 제2 전극패드(238)와 이격 배치되고, 제2 반도체층(232)으로부터 멀어질수록 폭이 달라질 수 있다. 예를 들어, 절연부재(300a)는 제2 반도체층(232)으로부터 멀어질수록 폭이 좁아지며 단면이 V자형을 갖도록 형성될 수 있다. 절연부재(300a)는 제1 전극패드(235)와 제2 전극패드(238) 사이에 위치함으로써 제1 전극패드(235)와 제2 전극패드(238)가 제1 전극(111)과 제2 전극(113)에 각각 접촉시에 제1 전극패드(235)와 제2 전극패드(238) 사이 및/또는 제1 전극(111)과 제2 전극(113) 사이의 도전볼을 분리할 수 있어, 쇼트 방지 효과를 높일 수 있다.
도 10b를 참조하면, 발광 다이오드(200")의 절연부재(300b)는 제1 반도체층(231)에 제1 전극패드(235)와 이격 배치되고, 제1 반도체층(231)으로부터 멀어질수록 폭이 달라질 수 있다. 예를 들어, 절연부재(300a)는 제2 반도체층(232)으로부터 멀어질수록 폭이 좁아지며 단면이 V자형을 갖도록 형성될 수 있다.
절연부재(300a, 300b) 외 구성요소는 전술된 발광 다이오드(200)와 동일하므로, 설명을 생략한다.
도 11은 도 10b의 발광 다이오드(200")가 도 3에 도시된 기판(101) 상에 실장된 예를 도시하고 있다. 발광 다이오드(200")의 절연부재(300b)가 리세스(RC)의 위치에 대응하게 위치할 수 있다. 절연부재(300b)가 제1 전극패드(235)와 제2 전극패드(238) 사이 및 제1 전극(111)과 제2 전극(113) 사이에 위치함으로써 제1 전극(111)과 제2 전극(113)의 쇼트를 방지할 수 있다.
도 10a에 도시된 발광 다이오드(200') 및 도 10b에 도시된 발광 다이오드(200")는 전술된 실시예들의 발광 다이오드(200)의 다른 예로서 기판(101)으로 실장될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (20)
- 기판;
상기 기판 상에 배치되고, 리세스를 구비한 제1 절연층;
상기 제1 절연층 상에 상기 리세스를 사이에 두고 이격 배치되고, 상호 절연된 제1 전극 및 제2 전극;
상기 제1 절연층 상에 배치되고, 상기 제1 전극과 상기 제2 전극의 적어도 일부 및 상기 제1 절연층의 리세스를 노출하는 개구를 갖는 제2 절연층; 및
상기 제2 절연층의 개구 내에 배치되고, 상기 제1 전극에 컨택하는 제1 전극패드 및 상기 제2 전극에 컨택하는 제2 전극패드를 구비한 발광 다이오드;를 포함하고,
상기 제1 전극과 상기 제2 전극은 상기 제1 절연층과 상기 제2 절연층 사이에 배치된, 표시장치. - 제1항에 있어서,
상기 제1 전극 및 상기 제2 전극은 요철을 갖는, 표시장치. - 제1항에 있어서,
상기 기판과 상기 제1 절연층 사이에 배치되고, 상기 제1 전극에 전기적으로 연결되는 박막 트랜지스터;를 더 포함하는 표시장치. - 제1항에 있어서,
상기 발광 다이오드는 상기 제1 전극패드 및 상기 제2 전극패드 사이의 절연 부재;를 더 포함하는, 표시장치. - 제1항에 있어서,
상기 제1 전극과 상기 제1 전극패드 및 상기 제2 전극과 상기 제2 전극패드는 상호 컨택면이 요철을 갖는, 표시장치. - 제1항에 있어서,
상기 제1 전극과 상기 제1 전극패드 사이 및 상기 제2 전극과 상기 제2 전극패드 사이의 도전볼;을 더 포함하는, 표시장치. - 제6항에 있어서,
상기 제1 전극과 상기 제2 전극의 쌍, 상기 제1 전극패드와 상기 제2 전극패드의 쌍, 및 상기 도전볼 중 적어도 하나가 Cu, Ni, Zn, Si 중 적어도 하나를 포함하는, 표시장치. - 제6항에 있어서,
상기 리세스의 깊이는 상기 도전볼의 장지름보다 크고,
상기 제2 절연층의 두께는 상기 도전볼의 장지름보다 큰, 표시장치. - 기판;
상기 기판 상의 제1 절연층;
상기 제1 절연층 상의 제1 전극;
상기 제1 전극의 적어도 일부를 노출하는 제1 개구를 구비하고, 상기 제1 절연층 상에 배치된 제2 절연층;
상기 제2 절연층 상에 상기 제1 전극과 인접하여 배치된 제2 전극;
상기 제2 절연층 상에 배치되고, 상기 제1 전극 및 상기 제2 전극의 적어도 일부를 노출하는 제2 개구를 구비한 제3 절연층; 및
상기 제2 절연층의 제1 개구 및 상기 제3 절연층의 제2 개구 내에 배치되고, 상기 제1 절연층 상의 상기 제1 전극에 컨택하는 제1 전극패드 및 상기 제2 절연층 상의 상기 제2 전극에 컨택하는 제2 전극패드를 구비한 발광 다이오드;를 포함하고,
상기 제1 전극과 상기 제2 전극은 서로 다른 층에 배치된, 표시장치. - 제9항에 있어서,
상기 제2 절연층의 제1 개구는 상기 제1 전극의 전부를 노출하는, 표시장치. - 제9항에 있어서,
상기 제1 전극 및 상기 제2 전극은 요철을 갖는, 표시장치. - 제9항에 있어서,
상기 기판과 상기 제1 절연층 사이에 배치되고, 상기 제1 전극에 전기적으로 연결되는 박막 트랜지스터;를 더 포함하는 표시장치. - 제9항에 있어서,
상기 발광 다이오드는 상기 제1 전극패드 및 상기 제2 전극패드 사이의 절연 부재;를 더 포함하는, 표시장치. - 제9항에 있어서,
상기 제1 전극과 상기 제1 전극패드 및 상기 제2 전극과 상기 제2 전극패드는 상호 컨택면이 요철을 갖는, 표시장치. - 제9항에 있어서,
상기 제1 전극과 상기 제1 전극패드 사이 및 상기 제2 전극과 상기 제2 전극패드 사이의 도전볼;을 더 포함하는, 표시장치. - 제15항에 있어서,
상기 제1 전극과 상기 제2 전극의 쌍, 상기 제1 전극패드와 상기 제2 전극패드의 쌍, 및 상기 도전볼 중 적어도 하나가 Cu, Ni, Zn, Si 중 적어도 하나를 포함하는, 표시장치. - 제15항에 있어서,
상기 제2 절연층의 두께는 상기 도전볼의 장지름보다 크고,
상기 제3 절연층의 두께는 상기 도전볼의 장지름보다 큰, 표시장치. - 제2 반도체층;
상기 제2 반도체층의 일 면의 제1 영역에 배치된 중간층;
상기 중간층 상에 배치된 제1 반도체층;
상기 제2 반도체층의 일 면의 상기 제1 영역 이외의 제2 영역에 상기 중간층과 이격 배치된 제2 전극패드;
상기 제1 반도체층의 상면에 배치된 제1 전극패드; 및
상기 제1 전극패드 및 상기 제2 전극패드 사이의 절연부재;를 포함하고,
상기 절연부재는 상기 제1 반도체층의 상면에, 상기 제1 반도체층의 상면과 평행한 방향으로 상기 제1 전극패드와 컨택하지 않고 상기 제1 전극패드와 이격 배치되고,
상기 제2 반도체층의 일 면으로부터 멀어지는 방향으로 상기 절연부재의 폭이 달라지는, 발광 다이오드. - 제2 반도체층;
상기 제2 반도체층의 일 면의 제1 영역에 배치된 중간층;
상기 중간층 상에 배치된 제1 반도체층;
상기 제2 반도체층의 일 면의 상기 제1 영역 이외의 제2 영역에 상기 중간층과 이격 배치된 제2 전극패드;
상기 제1 반도체층의 상면에 배치된 제1 전극패드; 및
상기 제1 전극패드 및 상기 제2 전극패드 사이의 절연부재;를 포함하고,
상기 절연 부재는, 상기 제2 반도체층의 일 면의 제2 영역에, 상기 제2 반도체층의 일 면과 평행한 방향으로 상기 제2 전극패드와 컨택하지 않고 상기 제1 전극패드와 이격 배치되고,
상기 제2 반도체층의 일 면으로부터 멀어지는 방향으로 상기 절연부재의 폭이 달라지는, 발광 다이오드. - 제18항 또는 제19항에 있어서,
상기 절연 부재는, 상기 제2 반도체층의 일 면으로부터 멀어질수록 폭이 좁아지는, 발광 다이오드.
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