KR102581297B1 - 디스플레이 장치 - Google Patents

Abstract

본 발명의 실시예는 디스플레이 장치에 관한 것이다. 본 발명의 실시예에 의하면, 파괴 분석에 의하지 않고 스캔 신호를 측정할 수 있는 디스플레이 장치를 제공할 수 있다. 본 발명의 실시예에 의하면, 더미 패드를 통해 게이트 구동 회로의 스캔 신호를 외부에서 측정할 수 있는 테스트 라인을 형성함으로써, 시간에 따른 스캔 신호의 변화를 실시간으로 측정할 수 있는 디스플레이 장치를 제공할 수 있다.

Description

디스플레이 장치{DISPLAY DEVICE}

본 발명의 실시예는 디스플레이 장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하는 디스플레이 장치에 대한 다양한 요구가 증가하고 있으며, 액정 디스플레이 장치(Liquid Crystal Display; LCD), 유기 발광 디스플레이 장치(Organic Light Emitting Diode Display; OLED Display) 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.

액정 디스플레이 장치(LCD)는 액정의 광학적 이방성을 이용하여 영상을 디스플레이 하는 장치로서, 박형, 소형, 저소비 전력 및 고화질 등의 장점이 있기 때문에, 널리 이용되고 있다. 또한, 유기 발광 디스플레이 장치는 스스로 발광하는 유기 발광 다이오드를 이용하고 있으며, 이에 따라, 빠른 응답 속도, 높은 발광 효율, 높은 휘도 및 큰 시야각과 같은 장점을 가지고 있기 때문에, 차세대 디스플레이 장치로 주목 받고 있다.

이러한 디스플레이 장치는 게이트 구동 회로, 데이터 구동 회로, 디스플레이 패널 및 타이밍 컨트롤러 등을 포함한다. 디스플레이 패널은 유기 발광 패널 또는 액정 패널일 수 있으며, 게이트 구동 회로는 집적 회로(IC)로 구성된 후, COF(Chip On Film) 또는 TCP(Tape Carrier Package) 등의 형태로 디스플레이 패널에 장착될 수 있다. 최근에는 디스플레이 패널에 게이트 구동 회로가 내장되는 게이트 인 패널(Gate In Panel; GIP) 방식이 널리 이용되고 있다.

GIP 구조의 디스플레이 장치에서는 데이터 구동 회로가 칩 형태로 형성되어 TCP 또는 COF 방식으로 디스플레이 패널에 부착되고, 디스플레이 패널에서 영상을 표시하는 픽셀 어레이 영역에는 액정 셀을 정의하는 다수의 게이트 및 데이터 라인이 교차되어 형성된다. 또한, 픽셀 어레이 영역의 외곽에는 다수의 박막 트랜지스터(TFT) 소자로 구성되는 게이트 구동 회로가 구비될 수 있다.

게이트 구동 회로는 시프트 레지스터(Shift Register)를 포함하는데, 시프트 레지스터는 다수의 게이트 라인으로 스캔 신호(SCAN)를 출력하는 복수의 스테이지(stage)를 포함할 수 있다. 이러한 스테이지는 다양한 형태로 구성될 수 있으며, 클럭 신호(CLK)를 이용하여 각각의 트랜지스터들이 구동되도록 구성될 수 있다.

이 때, 시프트 레지스터를 통해 다수의 게이트 라인으로 인가되는 스캔 신호(SCAN)는 디스플레이 장치의 사용 시간이 증가할수록 충전(charging)과 방전(discharging) 시간이 지연될 수 있으므로, GIP 방식의 디스플레이 장치의 신뢰성을 평가하는데 있어서 스캔 신호(SCAN)의 파형 변화를 측정하는 것이 중요하다.

종래에는 시프트 레지스터를 통해 출력되는 스캔 신호(SCAN)의 파형을 측정하기 위해서 디스플레이 장치의 제조가 완료된 상태에서 상부에 위치하는 컬러 필터(Color Filter; CF) 등의 일부 영역을 파괴한 후, 스캔 신호(SCAN)를 출력하는 트랜지스터의 드레인 노드 또는 소스 노드의 전압을 측정하는 파괴 분석 방법을 사용하였다.

그러나, 이러한 파괴 분석 방법을 사용하는 경우에는 스캔 신호(SCAN)의 측정하는 대상이 된 시료(디스플레이 장치)가 손상되기 때문에, 동일한 시료를 대상으로 시간에 따른 스캔 신호(SCAN)를 측정하는 것이 불가능하고, 실시간으로 스캔 신호(SCAN)를 측정할 수 없는 문제점이 있다.

본 발명의 실시예의 목적은 파괴 분석에 의하지 않고 스캔 신호를 측정할 수 있는 디스플레이 장치를 제공하는 데 있다.

본 발명의 실시예의 목적은 더미 패드를 통해 게이트 구동 회로의 스캔 신호를 외부에서 측정할 수 있는 테스트 라인을 형성함으로써, 시간에 따른 스캔 신호의 변화를 실시간으로 측정할 수 있는 디스플레이 장치를 제공하는데 있다.

일 측면에서, 본 발명의 실시예에 따른 디스플레이 장치는 다수의 게이트 라인 및 다수의 데이터 라인이 교차되고, 다수의 서브픽셀이 배치되는 디스플레이 영역과, 다수의 게이트 라인을 구동하는 게이트 구동 회로와, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 데이터 구동 회로와 연성 회로 기판이 접합되는 패드 영역과, 다수의 게이트 라인에 스캔 신호를 공급하는 게이트 구동 회로의 스캔 신호 출력 단자와 패드 영역에 배치되는 더미 패드 사이에 연결되는 테스트 라인을 포함할 수 있다.

본 발명의 디스플레이 장치는 테스트 라인이 연결된 더미 패드를 통해 스캔 신호를 측정할 수 있다.

서브픽셀은 발광 다이오드와, 발광 다이오드를 구동하는 구동 트랜지스터와, 구동 트랜지스터의 게이트 노드와 데이터 라인 사이에 전기적으로 연결된 스위칭 트랜지스터와, 구동 트랜지스터의 소스 노드 또는 드레인 노드와 기준 전압 라인 사이에 전기적으로 연결된 센싱 트랜지스터와, 스위칭 트랜지스터의 게이트 노드, 및 소스 노드 또는 드레인 노드 사이에 전기적으로 연결되는 스토리지 커패시터를 포함할 수 있다.

패드 영역은 데이터 라인에 연결되고, 데이터 구동 회로의 스캔 신호 출력 단자와 접합되는 제 1 패드들이 형성되는 제 1 패드 영역과, 데이터 구동 회로의 입력 단자와 접합되는 제 2 패드들이 형성되는 제 2 패드 영역과, 연성 회로 기판의 출력 단자와 접합되는 제 3 패드들이 형성되는 제 3 패드 영역을 포함할 수 있다.

제 1 패드는 데이터 패드일 수 있다.

제 3 패드는 더미 패드를 포함할 수 있다.

게이트 구동 회로는 1 프레임 동안 게이트 라인에 스캔 신호를 공급하는 복수의 스테이지로 구성되며, 복수의 스테이지는 클럭 신호 및 다른 스테이지의 스캔 펄스에 따라, 스캔 펄스 또는 게이트 오프 전압을 출력하는 풀-업 트랜지스터와 풀-다운 트랜지스터를 포함할 수 있다.

테스트 라인은 스캔 펄스 또는 게이트 오프 전압을 출력하는 풀-업 트랜지스터와 풀-다운 트랜지스터의 소스 노드 또는 드레인 노드에 전기적으로 연결될 수 있다.

테스트 라인은 스캔 펄스 또는 게이트 오프 전압을 출력하는 풀-업 트랜지스터와 풀-다운 트랜지스터의 소스 노드 또는 드레인 노드와 동일한 재질로 이루어질 수 있다.

게이트 구동 회로는 디스플레이 영역에 형성되는 디스플레이 패널에 내장되는 게이트 인 패널 방식으로 형성될 수 있다.

테스트 라인은 게이트 구동 회로를 구성하는 액티브 층의 상부 및 절연층의 하부에 형성될 수 있다.

본 발명의 실시예에 의하면, 파괴 분석에 의하지 않고 스캔 신호를 측정할 수 있는 디스플레이 장치를 제공할 수 있다.

본 발명의 실시예에 의하면, 더미 패드를 통해 게이트 구동 회로의 스캔 신호를 외부에서 측정할 수 있는 테스트 라인을 형성함으로써, 시간에 따른 스캔 신호의 변화를 실시간으로 측정할 수 있는 디스플레이 장치를 제공할 수 있다.

도 1은 본 발명의 실시예에 따른 유기 발광 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명에 따른 디스플레이 장치에서, 게이트 구동 회로 내부의 시프트 레지스터 구성을 개략적으로 나타낸 예시 도면이다.
도 3은 본 발명의 디스플레이 장치에서, 게이트 구동 회로 내부의 시프트 레지스터를 구성하는 스테이지의 예시 회로도를 나타낸 도면이다.
도 4는 디스플레이 장치의 사용 시간이 증가함에 따라 게이트 구동 회로의 시프트 레지스터로부터 게이트 라인에 인가되는 스캔 펄스의 변화 상태를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 GIP 방식의 디스플레이 장치의 평면도 예시를 나타낸 도면이다.
도 6은 GIP 방식의 디스플레이 장치에서 외곽 영역(NA)의 단면도 예시를 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 디스플레이 장치에서 패드 영역의 개략적인 블록도를 나타낸 도면이다.
도 8은 본 발명의 실시예에 따른 디스플레이 장치에서 게이트 구동 회로의 시프트 레지스터 출력 단자와 패드 영역을 구성하는 패드 사이에 테스트 라인이 형성된 경우의 평면도를 나타낸 도면이다.
도 9는 본 발명의 실시예에 따른 디스플레이 장치에서, 외곽 영역에 스캔 펄스를 측정할 수 있는 테스트 라인이 형성된 경우의 단면도를 나타낸 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.

또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.

또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.

도 1을 참조하면, 본 발명의 디스플레이 장치는 디스플레이 패널(100)과, 디스플레이 패널(100)에 내장되는 게이트 구동 회로(200), 데이터 구동 회로(300); 및 타이밍 컨트롤러(400)를 포함할 수 있다.

디스플레이 패널(100)에는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)의 교차 영역마다 서브픽셀(Subpixel; SP)이 형성될 수 있으며, 서브픽셀(SP)의 구조는 디스플레이 장치의 종류에 따라 다양하게 변경될 수 있다. 디스플레이 장치가 유기 발광 디스플레이 장치인 경우에, 서브픽셀(SP)은 유기 발광 다이오드(OLED), 데이터 라인(DL)과 게이트 라인(GL)에 접속되어 유기 발광 다이오드(OLED)를 제어하기 위한 복수의 박막 트랜지스터(TFT), 및 스토리지 커패시터(Cst) 등을 포함할 수 있다.

서브픽셀(SP)을 구동하는데 필요한 스캔 신호(SCAN)는 디스플레이 패널(100)의 해상도에 따라 달라질 수 있다. 예를 들어, 2,160 X 3,840 의 해상도를 가지는 디스플레이 장치의 경우에는 2,160 개의 게이트 라인(GL)과 3,840 개의 데이터 라인(DL)이 구비될 수 있으며, 이 경우에는 2,160개의 게이트 라인(GL)을 통해 2,160개의 스캔 신호(SCAN)가 서브픽셀(SP)에 인가될 수 있다. 또한, 서브픽셀(SP)에는 스캔 신호(SCAN) 이외에도 발광 소자의 발광 시간을 제어하기 위한 발광 신호(EM)와 같은 다양한 종류의 제어 신호가 공급될 수 있다.

스캔 신호(SCAN)는 서브픽셀(SP)에 배치되는 트랜지스터를 턴-온시키기 위한 스캔 펄스와 스캔 펄스가 공급되지 않는 동안 서브픽셀(SP)의 트랜지스터를 턴-오프 시키는 게이트 오프 전압을 포함할 수 있다. 스캔 펄스는 게이트 구동 회로(200)를 구성하는 시프트 레지스터(250)로부터 각 게이트 라인(GL)에 순차적으로 공급되는 펄스 형태의 출력 전압(Vout)에 해당한다.

액정 디스플레이 장치(LCD)의 경우, 디스플레이 패널(100)은 두 장의 유리 기판 사이에 액정층이 형성된 액정 패널이 될 수 있다. 이 경우, 디스플레이 패널(100)의 하부 유리 기판에는 다수의 데이터 라인(DL)과, 여기에 교차되는 다수의 게이트 라인(GL), 데이터 라인(DL) 및 게이트 라인(GL)이 교차되는 영역의 서브픽셀(SP)에 형성되는 다수의 박막 트랜지스터(TFT), 데이터 전압을 충전시키기 위해 서브픽셀(SP)에 형성되는 다수의 픽셀 전극, 및 픽셀 전극과 함께 액정층에 충전된 액정을 구동하기 위한 터치 전극이 형성될 수 있다.

디스플레이 패널(100)은 디스플레이 영역(AA)과 주변의 외곽 영역(NA)으로 구분할 수 있으며, 시프트 레지스터(250)를 포함하는 게이트 구동 회로(200)는 디스플레이 패널(100)의 외곽 영역(NA)에 실장된다.

게이트 구동 회로(200)는 디스플레이 패널(100) 내에 게이트 인 패널(Gate In Panel: GIP) 방식으로 실장된다. 게이트 구동 회로(200)를 제어하기 위해 타이밍 컨트롤러(400)로부터 인가되는 게이트 제어 신호(GCS)에는 게이트 스타트 펄스(GSP), 게이트 스타트 신호(VST), 게이트 시프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 및 게이트 클럭(GCLK) 등이 포함될 수 있다.

게이트 구동 회로(200)는 타이밍 컨트롤러(400)로부터 입력되는 게이트 제어 신호(GCS)에 응답하여, 디스플레이 패널(100)의 게이트 라인(GL)에 스캔 펄스(Vout)를 순차적으로 공급한다. 이에 따라, 스캔 펄스(Vout)가 입력되는 게이트 라인(GL)에 형성되어 있는 박막 트랜지스터(TFT)가 턴-온 되어, 해당하는 서브픽셀(SP)을 통해 이미지가 표시된다.

게이트 라인(GL)을 통한 스캔 펄스(Vout)의 공급은 게이트 구동 회로(200)를 구성하는 시프트 레지스터(250)에 의해 이루어진다. 즉, 시프트 레지스터(250)는 타이밍 컨트롤러(400)로부터 전송된 게이트 스타트 신호(VST) 및 게이트 클럭(GCLK) 등을 이용해서, 1 프레임 동안 게이트 라인(GL)에 스캔 펄스(Vout)를 순차적으로 공급한다. 여기에서, 1 프레임이란 디스플레이 패널(100)을 통해 하나의 이미지가 표시되는 기간을 말한다.

스캔 펄스(Vout)는 서브픽셀(SP)에 형성된 박막 트랜지스터(TFT)를 턴-온시킬 수 있는 레벨의 전압으로 전달되며, 1 프레임 중에서 스캔 펄스(Vout)가 공급되지 않는 나머지 기간 동안에는 박막 트랜지스터(TFT)를 턴-오프시킬 수 있는 게이트 오프 전압이 게이트 라인(GL)을 통해 전달된다.

데이터 구동 회로(300)는 타이밍 컨트롤러(400)로부터 전송되는 디지털 영상 데이터(DATA)를 아날로그 데이터 전압으로 변환하며, 데이터 제어 신호(DCS)에 따라 서브픽셀(SP)의 박막 트랜지스터(TFT)가 턴-온되는 1 수평 기간(1H)마다 아날로그 데이터 전압을 데이터 라인(DL)을 통해 공급한다. 타이밍 컨트롤러(400)로부터 데이터 구동 회로(300)에 전송되는 데이터 제어 신호(DCS)에는 소스 스타트 펄스(SSP), 소스 시프트 클럭(SSC), 소스 출력 인에이블 신호(SOE), 및 소스 클럭(SCLK) 등이 포함될 수 있다

데이터 구동 회로(300)는 COF(Chip On Film) 형태로 디스플레이 패널(100)에 연결될 수 있으며, 디스플레이 패널(100)에 직접 장착되거나, 디스플레이 패널(100)에 직접 형성될 수도 있다. 데이터 구동 회로(300)의 개수는 디스플레이 패널(100)의 크기, 또는 디스플레이 패널(100)의 해상도 등에 따라 다양하게 설정될 수 있을 것이다.

데이터 구동 회로(300)는 디지털 영상 데이터(DATA)를 아날로그 데이터 전압으로 변환해서 데이터 라인(DL)으로 공급하기 위해서, 시프트 레지스터, 래치, 디지털 아날로그 컨버터(Digital Analog Converter; DAC) 및 출력 버퍼를 포함할 수 있다. 시프트 레지스터는 타이밍 컨트롤러(400)로부터 수신된 데이터 제어 신호(DCS)를 이용하여 샘플링 신호를 출력하고, 래치는 타이밍 컨트롤러(400)로부터 순차적으로 수신된 디지털 영상 데이터(DATA)를 일시적으로 저장하고 있다가, 디지털 아날로그 컨버터(DAC)로 동시에 출력하는 기능을 수행한다. 디지털 아날로그 컨버터(DAC)는 래치로부터 전송된 디지털 영상 데이터(DATA)를 아날로그 데이터 전압으로 변환하여 출력한다. 출력 버퍼는 타이밍 컨트롤러(400)로부터 전송된 소스 출력 인에이블 신호(SOE)에 따라, 디지털 아날로그 컨버터(DAC)로부터 전송된 아날로그 데이터 전압을 데이터 라인(DL)에 공급한다. 데이터 구동 회로(300)는 타이밍 컨트롤러(400)와 함께 하나의 집적 회로(IC)로 형성될 수도 있다.

타이밍 컨트롤러(400)는 외부의 호스트 시스템으로부터 입력되는 타이밍 신호, 예를 들어, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 및 데이터 인에이블 신호(DE) 등을 이용하여, 게이트 구동 회로(200)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS)와 데이터 구동 회로(300)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성하며, 데이터 구동 회로(300)로 전송될 디지털 영상 데이터(DATA)를 생성한다.

이를 위해, 타이밍 컨트롤러(400)는 호스트 시스템으로부터 전달되는 영상 데이터 및 타이밍 신호들을 수신하기 위한 수신부, 각종 제어 신호를 생성하기 위한 제어 신호 생성부, 영상 데이터를 재정렬하기 위한 데이터 정렬부, 및 제어 신호와 영상 데이터를 데이터 구동 회로(300)와 게이트 구동 회로(200)로 출력하기 위한 출력부를 포함할 수 있다.

도 2는 본 발명에 따른 디스플레이 장치에서, 게이트 구동 회로 내부의 시프트 레지스터 구성을 개략적으로 나타낸 예시 도면이다.

도 2를 참조하면, 시프트 레지스터(250)는 게이트 라인(GL)의 개수에 대응되는 수의 스테이지(252)를 포함하도록 구성하거나, 복수의 게이트 라인(GL)을 하나의 스테이지(252)에 대응되도록 구성할 수 있다. 여기에서는 하나의 게이트 라인(GL)을 통해 하나의 스캔 펄스(Vout)를 전송함으로써, 각 게이트 라인(GL)에 형성되어 있는 서브픽셀(SP)을 구동할 수 있도록 다수의 스테이지(252)가 구성된 경우를 나타내고 있다.

예를 들어, 2,160 X 3,840 의 해상도를 가지는 디스플레이 장치의 경우에는 2,160개의 게이트 라인(GL)이 형성되기 때문에, 시프트 레지스터(250)에는 2,160개의 스테이지(252)가 배치되고, 각 스테이지(252)로부터 스캔 펄스(Vout)가 게이트 라인(GL)에 공급될 수 있다.

도 3은 본 발명의 디스플레이 장치에서, 게이트 구동 회로 내부의 시프트 레지스터를 구성하는 스테이지의 예시 회로도를 나타낸 도면이다.

도 3을 참조하면, 시프트 레지스터(250)를 구성하는 다수의 스테이지(252)는 Q 노드의 논리 상태에 따라 턴-온 또는 턴-오프 되며, 턴-온 상태에서 스캔 펄스(Vout)를 출력하는 풀-업 트랜지스터(T6)와, 스캔 펄스(Vout)가 출력되지 않는 동안 게이트 오프 전압을 출력하는 풀-다운 트랜지스터(T7n)를 포함할 수 있다. 여기에서는 n번째 게이트 라인(GL)에 스캔 펄스(Vout(n))를 공급하는 n번째 스테이지(252)를 예로 들어 나타내었다.

n번째 스테이지(252)는 n번째 클럭 신호(CLK(n))를 이용하여 n번째 게이트 라인(GLn)에 스캔 펄스(Vout(n))를 출력하며, 스캔 펄스(Vout(n))가 출력된 후에 n+4번째 클럭 신호(CLK(n+4)) 및 n번째 클럭 신호(CLK(n))를 교번적으로 이용해서 n번째 게이트 라인(GLn)에 게이트 오프 전압을 출력할 수 있다. 이 때, 스테이지(252)의 내부 회로 구성은 다양하게 변경될 수 있으며, 내부 회로 구성에 따라 n번째 스캔 펄스(Vout(n))를 출력하기 위한 클럭 신호(CLK)와 게이트 오프 전압을 출력하기 위한 클럭 신호(CLK)도 여러 가지로 변경될 수 있을 것이다.

여기에서는 n-3번째 스테이지에서 스캔 펄스(Vout(n-3))가 출력된 이후에 입력되는 n번째 클럭 신호(CLK(n))를 이용하여 n번째 스캔 펄스(Vout(n))를 n번째 게이트 라인(GLn)으로 출력하는 경우를 나타내고 있다.

제 1 트랜지스터(T1)는 n-3번째 스테이지에서 출력되는 n-3번째 스캔 펄스(Vout(n-3))를 입력으로 받아서, n번째 스캔 펄스(Vout(n))가 출력되는 풀-업 트랜지스터(T6)의 게이트 노드(Q 노드)를 충전하는 기능을 수행하며, 풀-업 트랜지스터(T6)는 Q 노드를 통해 n번째 클럭 신호(CLK(n))를 부스트래핑(Boostrapping) 시켜서 n번째 스캔 펄스(Vout(n))를 출력한다.

여기에서, 제 3n 트랜지스터(T3n)는 n+4번째 스테이지에서 출력되는 n+4번째 스캔 펄스(Vout(n+4))를 입력 받아, Q 노드에 충전되어 있는 전하를 방전시키는 기능을 수행하며, 제 3r 트랜지스터(T3r)는 시프트 레지스터(252) 전체의 Q 노드 전하를 방전시키는 기능을 수행한다. 또한, 제 3c 트랜지스터(T3c)는 n-2번째 클럭 신호(CLK(n-2))가 입력되는 타이밍에 동작하여, Q 노드의 전하를 n-2번째 스테이지에 연결되어 있는 게이트 라인으로 방전시키는 기능을 수행한다.

풀-다운 트랜지스터(T7n)는 n번째 스캔 펄스(Vout(n))가 출력된 이후에 공급되는 n번째 클럭 신호(CLK(n))에 의해 턴-온되어 게이트 오프 전압을 출력한다. 또한, 제 7c 트랜지스터(T7c)는 n번째 클럭 신호(CLK(n))와 반대되는 위상을 가지는 n+4번째 클럭 신호(CLK(n+4))에 의해 턴-온되어, 기저 전압(VSS)을 게이트 라인(GLn)으로 출력한다. 기저 전압(VSS)은 게이트 오프 전압이 될 것이다.

도 4는 디스플레이 장치의 사용 시간이 증가함에 따라 게이트 구동 회로의 시프트 레지스터로부터 게이트 라인에 인가되는 스캔 펄스의 변화 상태를 나타낸 도면이다.

도 4를 참조하면, 게이트 구동 회로(200) 내부의 시프트 레지스터(252)로부터 게이트 라인(GL)을 통해 디스플레이 패널(100)에 인가되는 스캔 펄스(Vout)는 디스플레이 장치의 초기에 Q 노드의 충전(charging) 및 방전(discharging)이 고속으로 이루어지기 때문에, 디스플레이 패널(100)에 표시되는 영상의 화질이 안정적으로 유지될 수 있으나, 사용 시간이 증가함에 따라 Q 노드의 충전 및 방전 시간이 지연될 수 있다.

그 결과, 디스플레이 패널(100)을 구성하는 서브픽셀(SP)에 정확한 휘도의 영상이 표시되지 않아 디스플레이 품질이 저하될 수 있다. 이를 위해서, 게이트 구동 회로(200) 내의 시프트 레지스터(250)에서 출력되는 스캔 펄스(Vout)를 실시간으로 측정할 수 있는 방법이 필요하다.

도 5는 본 발명의 실시예에 따른 GIP 방식의 디스플레이 장치의 평면도 예시를 나타낸 도면이다.

도 5를 참조하면, GIP 방식의 디스플레이 장치에서 디스플레이 패널(100)은 디스플레이 영역(AA)과 주변의 외곽 영역(NA)으로 구분될 수 있다. 디스플레이 영역(AA)에는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 교차하는 지점에 서브픽셀(SP)이 형성되며, 다수의 게이트 라인(DL)에 순차적으로 게이트 신호를 인가하는 게이트 구동 회로(200)와, 데이터 라인(DL)에 연결되어 데이터 신호를 인가하는 데이터 구동 회로(300), 및 게이트 구동 회로(200)와 데이터 구동 회로(300)를 제어하는 타이밍 컨트롤러(400)를 포함한다.

외곽 영역(NA)은 디스플레이 패널(100)의 일단부에 위치하여 게이트 패드(G-Pad) 및 데이터 패드(D-Pad)를 포함하는 패드 영역(PA)과, 게이트 라인(GL)의 일측 끝에 위치하는 게이트 구동 영역(GCA), 게이트 구동 영역(GCA)의 일측에 위치하는 신호 입력 영역(SIA)으로 구분될 수 있다. 게이트 구동 회로(200)는 게이트 구동 영역(GCA) 및 신호 입력 영역(SIA)을 포함할 수 있다.

여기에서, 데이터 패드(D-Pad)는 데이터 라인(DL)에 일대 일로 대응하여 구비될 수 있다. 게이트 패드(G-Pad)는 데이터 구동 회로(300)에 구비된 연결 배선을 통해 타이밍 컨트롤러(400)와 연결되며, 게이트 구동에 관련된 타이밍 신호(GSP, GSC, GOE) 및 전압 신호(VGH, VGL, VSS)는 게이트 구동 회로(200)를 통해 해당 클럭에 맞추어 각 게이트 라인(GL)에 쉬프트된 게이트 신호를 인가한다.

복수의 트랜지스터 및 커패시터로 이루어지는 스테이지(252)는 게이트 구동 영역(GCA)에 위치할 수 있다. 게이트 패드(G-Pad)와 게이트 구동 회로(200)는 게이트 링크(G-Link)를 통해 서로 연결되며, 게이트 패드(G-Pad)로부터 인가된 신호들은 게이트 링크(G-Link)을 통해 게이트 구동 영역(GCA)의 각 스테이지(252)에 분배된다.

본 발명의 디스플레이 장치는 스캔 펄스(Vout)를 출력하는 스테이지(252)의 출력 단자에서부터 데이터 패드(D-Pad)를 경유하여 패드 영역(PA)에 위치하는 연성 회로 기판(Flexible Printed Circuit; FPC)의 더미 패드를 연결하는 테스트 라인(T-Line)을 형성함으로써, 임의의 시점에 실시간으로 스캔 펄스(Vout)를 측정할 수 있도록 한다.

따라서, 스테이지(252)에서 스캔 펄스(Vout)를 출력하는 풀-업 트랜지스터(T6) 및 풀-다운 트랜지스터(T7n)의 소스 노드 또는 드레인 노드와 패드 영역(PA)에 형성된 데이터 패드(D-Pad)를 연결하도록 테스트 라인(T-Line)을 형성한다. 또한, 테스트 라인(T-Line)은 데이터 패드(D-Pad)를 경유하여 연성 회로 기판(FPC)의 FPC 패드(F-Pad) 중에서 더미 패드(DM-Pad)까지 연장되도록 형성함으로써, 더미 패드(DM-Pad)를 통해 스캔 펄스(Vout)를 측정할 수 있도록 한다.

도 6은 GIP 방식의 디스플레이 장치에서 외곽 영역(NA)의 단면도 예시를 나타낸 도면이다.

도 6을 참조하면, GIP 방식의 디스플레이 장치의 외곽 영역(NA)은 게이트 구동 영역(GCA)과 패드 영역(PA)을 포함할 수 있다. 또한, 게이트 구동 회로(200)의 시프트 레지스터(250)를 구성하는 스테이지(252)에서 게이트 라인(GL)에 스캔 펄스(Vout)를 인가하는 출력 라인에는 풀-업 트랜지스터(T6) 또는 풀-다운 트랜지스터(T7n)가 연결될 수 있으므로, 게이트 구동 영역(GCA)에 형성되는 트랜지스터는 풀-업 트랜지스터(T6) 또는 풀-다운 트랜지스터(T7n)가 될 수 있을 것이다.

게이트 구동 영역(GCA)에 형성되는 트랜지스터는 베이스 기판 상부의 게이트 전극(G)과 게이트 전극(G)을 덮는 게이트 절연막(GIN), 게이트 절연막(GIN)의 상부에 형성되는 액티브 층(AL), 액티브 층(AL)의 상부 양측에 형성되는 소스 전극(S) 및 드레인 전극(D)을 포함할 수 있다. 소스 전극(S) 및 드레인 전극(D)을 포함하는 게이트 절연막(GIN)의 상부에는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)를 포함하는 절연 물질을 도포하여 표면을 평탄화할 수 있는 제 1 절연층(INS1) 및 그 상부에 제 2 절연층(INS2)을 형성하게 된다. 제 1 절연층(INS1) 및 제 2 절연층(INS2)을 하나의 절연층(INS)으로 지칭할 수도 있을 것이다. 밀봉재(Seal)는 컬러 필터(CF)와 게이트 구동 영역(GCA)의 절연층(INS), 예를 들어 제 2 절연층(INS2)을 접합한다.

이와 같이, 디스플레이 장치가 조립된 상태에서, 게이트 구동 영역(GCA)에 형성된 시프트 레지스터(250)의 각 스테이지(252)에서 출력되는 스캔 펄스(Vout)를 측정하기 위해서는 상부의 컬러 필터(CF)를 파괴하고, 게이트 구동 영역(GCA)에 형성된 콘택홀(CH)을 통해 트랜지스터의 소스 전극 또는 드레인 전극의 전압을 측정하여야 했다.

그러나, 이러한 파괴 분석 방법을 사용하는 경우에는 스캔 펄스(Vout) 즉, 스캔 신호(SCAN)의 측정하는 대상이 되는 디스플레이 장치를 손상시킬 수밖에 없기 때문에, 동일한 디스플레이 장치를 대상으로 시간에 따른 스캔 신호(SCAN)를 측정하는 것이 불가능할 뿐만 아니라, 실시간으로 스캔 신호(SCAN)를 측정할 수 없는 문제점이 있었다.

이를 해결하기 위해서, 본 발명의 디스플레이 장치는 패드 영역(PA)에 위치하는 연성 회로 기판(Flexible Printed Circuit; FPC)의 더미 패드로부터 데이터 패드(D-Pad)를 경유하여 게이트 구동 회로(200)의 시프트 레지스터(250) 출력 단자에 연결되는 테스트 라인(T-Line)을 형성함으로써, 임의의 시점에 실시간으로 스캔 펄스(Vout)를 측정할 수 있도록 한다.

도 7은 본 발명의 실시예에 따른 디스플레이 장치에서 패드 영역의 개략적인 블록도를 나타낸 도면이다.

도 7을 참조하면, 본 발명의 디스플레이 장치에서 게이트 구동 회로(200)는 하나 이상의 게이트 드라이버 집적 회로(Gate Driver Integrated Circuit; GDIC)를 포함할 수 있는데, GIP 방식으로 구현되는 경우에는 디스플레이 패널(100)의 베젤(Bezel) 영역에 내장될 수 있다.

또한, 데이터 구동 회로(300)는 하나 이상의 소스 드라이버 집적 회로(Source Driver Integrated Circuit; SDIC)를 포함할 수 있으며, 소스 드라이버 집적 회로(SDIC)는, TAB (Tape Automated Bonding) 방식 또는 COG (Chip On Glass) 방식으로 디스플레이 패널(100)의 본딩 패드(Bonding Pad)에 연결되거나 디스플레이 패널(100) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적 회로(SDIC)는 디스플레이 패널(100)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적 회로(SDIC)는 COF (Chip On Film) 방식으로 구현될 수 있는데, 이 경우에, 각 소스 드라이버 집적 회로(SDIC)는 회로 필름 상에 실장 되어, 회로 필름을 통해 디스플레이 패널(100)의 데이터 라인(DL)과 전기적으로 연결될 수 있다.

패드 영역(PA)은 소스 드라이브 집적 회로(SDIC)의 출력 단자들이 접합되는 제 1 패드 영역(PA1), 소스 드라이브 집적 회로(SDIC)의 입력 단자들이 접합되는 제 2 패드 영역(PA2), 및 연성 회로 기판(FPC)의 출력 단자들이 접합되는 제 3 패드 영역(PA3)으로 이루어질 수 있다.

이 때, 데이터 라인(DL)을 통해 디스플레이 패널(100)에 데이터 전압을 공급하는 데이터 패드(D-Pad)는 제 1 패드 영역(PA1)에 형성되는 제 1 패드(PAD1)에 해당된다. 데이터 패드(D-Pad)는 데이터 라인(DL)과 1:1로 연결되어 소스 드라이브 집적 회로(SDIC)의 출력 단자에 ACF(Anisotropic Conductive Film) 형태로 접합될 수 있으며, 소스 드라이브 집적 회로(SDIC)로부터 출력되는 데이터 전압을 데이터 라인(DL)에 전달한다.

제 2 패드 영역(PA2)에 형성된 제 2 패드(Pad2)는 소스 드라이브 집적 회로(SDIC)의 입력 단자들이 ACF 형태로 접합될 수 있다.

제 3 패드 영역(PA3)에 형성된 제 3 패드(Pad3)는 외곽 영역(PA)의 FPC 링크(F-Link)를 통해 제 2 패드(Pad2)와 연결되는 FPC 패드(F-Pad)에 해당하며, 연성 회로 기판(FPC)의 출력 단자와 ACF 형태로 접합될 수 있다. FPC 링크(F-Link)는 제 2 패드 영역(PA2)과 제 3 패드 영역(PA3) 사이를 가로 지르는 라인 패턴으로 형성될 수 있으며, 소스 드라이브 집적 회로(SDIC)의 입력 단자와 연성 회로 기판(FPC)의 출력 단자를 1:1로 연결할 수 있다. 또는, 연성 회로 기판(FPC)에서 N (N은 1 이상의 양의 정수)개의 출력 단자를 통해 같은 신호가 M (M은 1 이상의 양의 정수)개의 소스 드라이브 집적 회로(SDIC)의 입력 단자에 공급될 수 있는데, 이 경우에 FPC 링크(F-Link)는 소스 드라이브 집적 회로(SDIC)의 입력 단자와 FPC의 출력 단자를 M:N으로 연결하게 될 것이다.

제 2 패드 영역(PA2)은 소스 드라이버 집적 회로(SDIC)의 데이터 패드(D-Pad)와 제 3 패드 영역(PA3)의 FPC 패드(F-Pad)를 연결하는 연결 패드 영역에 해당하는 부분으로서, 패드 영역(PA)을 구성할 때 생략될 수도 있다. 제 2 패드 영역(PA2)을 생략하는 경우에는 FPC 링크(F-Link)에 의해 제 1 패드 영역(PA1)의 데이터 패드(D-Pad)와 제 3 패드 영역(PA3)의 더미 패드(DM-Pad)가 직접 연결될 수 있을 것이다.

소스 드라이브 집적 회로(SDIC)의 입력 단자와 출력 단자, 연성 회로 기판(FPC)의 출력 단자는 ACF 형태로 패드 영역(PA)에 접착된다.

본 발명의 디스플레이 장치는 게이트 구동 회로(200)를 구성하는 시프트 레지스터(250)의 출력 단자 전압을 측정할 수 있도록, 패드 영역(PA)에 형성된 제 1 패드(Pad1) 내지 제 3 패드(Pad3)를 경유하는 테스트 라인(T-Line)을 형성하고, 이를 통해 시프트 레지스터(250)에서 출력되는 스캔 펄스(Vout)를 측정할 수 있도록 한다.

도 8은 본 발명의 실시예에 따른 디스플레이 장치에서 게이트 구동 회로의 시프트 레지스터 출력 단자와 패드 영역을 구성하는 패드 사이에 테스트 라인이 형성된 경우의 평면도를 나타낸 도면이다.

도 8을 참조하면, 본 발명의 디스플레이 장치는 게이트 구동 회로(200)의 시프트 레지스터(250)에서 발생하는 스캔 펄스(Vout)를 측정하기 위해서, 패드 영역(PA)에 위치하는 연성 회로 기판(FPC)의 출력 단자와 접합되는 FPC 패드(F-Pad) 중에서 사용되지 않는 여분의 더미 패드(DM-Pad)를 이용할 수 있다.

더미 패드(DM-Pad)는 디스플레이 장치의 종류 및 모델에 따라, 하나 또는 복수 개로 이루어질 수 있으며, 게이트 구동 회로(200) 또는 데이터 구동 회로(300)의 위치와 배치 형태에 따라 다양한 구조를 가질 수 있다. 특히, 게이트 구동 회로(200)가 디스플레이 패널(100)의 양쪽 측면에 위치하는 구조에서는 디스플레이 패널(100)의 중심에서 좌측 및 우측 부분에 각각 배치될 수도 있다. 따라서, FPC 패드(F-Pad) 중에서 특정 신호 라인에 연결되지 않는 더미 패드(DM-Pad)를 스캔 펄스(Vout) 측정을 위한 단자로 선택해서, 스캔 펄스(Vout)가 전달되는 테스트 라인(T-Line)과 연결할 수 있다.

게이트 구동 회로(200)의 시프트 레지스터(250)에서 출력되는 스캔 펄스(Vout)를 측정하기 위해서, 시프트 레지스터(250)의 스테이지(252)를 구성하는 풀-업 트랜지스터(T6)나 풀-다운 트랜지스터(T7n)의 소스 노드 또는 드레인 노드로부터 연장되는 테스트 라인(T-Line)은 제 1 패드 영역(PA1)의 데이터 패드(D-Pad) 및 제 2 패드 영역(PA2)의 제 2 패드(Pad2)을 경유하여 제 3 패드 영역(PA3)에 있는 더미 패드(DM-Pad)에 연결될 수 있다. 테스트 라인(T-Line)은 도전성 금속 패턴으로 이루어질 수 있다.

이 때, 테스트 라인(T-Line)이 연결되는 데이터 패드(D-Pad)는 스캔 펄스(Vout)의 측정을 위해서 새롭게 배치할 수도 있고, 데이터 라인(DL)에 연결된 데이터 패드(D-Pad)를 그대로 사용하되 서브픽셀(SP)에 데이터 전압이 인가되지 않는 시간 구간 동안 FPC의 더미 패드(DM-Pad)를 통해 스캔 펄스(Vout)를 측정할 수도 있을 것이다.

도 9는 본 발명의 실시예에 따른 디스플레이 장치에서, 외곽 영역에 스캔 펄스를 측정할 수 있는 테스트 라인이 형성된 경우의 단면도를 나타낸 도면이다.

도 9를 참조하면, 본 발명의 디스플레이 장치는 게이트 구동 영역(GCA)과 패드 영역(PA)이 외곽 영역(NA)에 형성될 수 있다. 또한, 게이트 구동 회로(200)의 시프트 레지스터(250)를 구성하는 스테이지(252)에서 게이트 라인(GL)에 스캔 펄스(Vout)를 인가하는 출력 단자에는 풀-업 트랜지스터(T6)의 소스 노드 및 풀-다운 트랜지스터(T7n)의 소스 노드가 연결될 수 있다. 따라서, 게이트 구동 영역(GCA)에 형성되는 트랜지스터는 풀-업 트랜지스터(T6) 또는 풀-다운 트랜지스터(T7n)가 될 것이다.

풀-업 트랜지스터(T6) 또는 풀-다운 트랜지스터(T7n)는 베이스 기판 상부에 게이트 전극(G)이 형성되고, 게이트 전극(G)을 덮는 게이트 절연막(GIN), 게이트 절연막(GIN)의 상부에 형성되는 액티브 층(AL), 및 액티브 층(AL)의 상부 양측에 형성되는 소스 전극(S)과 드레인 전극(D)을 포함할 수 있다. 이 때, 스캔 펄스(Vout)는 풀-업 트랜지스터(T6)와 풀-다운 트랜지스터(T7n)의 소스 노드 또는 드레인 노드를 통해 전달될 수 있으므로, 스캔 펄스(Vout)를 측정하기 위한 테스트 라인(T-Line)은 풀-업 트랜지스터(T6)와 풀-다운 트랜지스터(T7n)의 소스 노드 또는 드레인 노드에 접촉되도록 형성될 것이다.

한편, 테스트 라인(T-Line)은 풀-업 트랜지스터(T6)와 풀-다운 트랜지스터(T7n)의 소스 노드 또는 드레인 노드와 같은 도전성 재질로 이루어지기 때문에, 풀-업 트랜지스터(T6)와 풀-다운 트랜지스터(T7n)의 소스 노드 또는 드레인 노드를 형성하는 과정에서 이를 데이터 패드(D-Pad)까지 연장함으로써 테스트 라인(T-Line)을 동시에 형성할 수 있을 것이다. 또는, 스캔 펄스(Vout)를 출력하는 풀-업 트랜지스터(T6)와 풀-다운 트랜지스터(T7n)의 소스 노드 또는 드레인 노드를 형성한 이후에 그 상부의 일부분에 접촉되도록 형성하거나, 테스트 라인(T-Line)을 먼저 형성한 다음에 테스트 라인(T-Line)의 일부분에 접촉되도록 풀-업 트랜지스터(T6)와 풀-다운 트랜지스터(T7n)의 소스 노드 또는 드레인 노드를 형성할 수도 있을 것이다.

이 때, 테스트 라인(T-Line)은 게이트 구동 영역(GCA)을 구성하는 임의의 레이어에 형성될 수 있는데, 게이트 구동 영역(GCA)에 배치될 수 있는 게이트 링크(G-Link)와의 절연을 확보할 필요가 있다. 따라서, 게이트 절연막(GIN) 및 액티브층(AL)을 형성할 때, 게이트 구동 회로(200)의 시프트 레지스터(250)를 구성하는 스테이지(252)뿐만 아니라 게이트 링크(G-Link) 및 패드 영역(PA)에 위치하는 데이터 패드(D-Pad)까지 게이트 절연막(GIN) 및 액티브층(AL)을 연장하는 것이 바람직하다.

따라서, 시프트 레지스터(250)의 스테이지(252)를 구성하는 풀-업 트랜지스터(T6)와 풀-다운 트랜지스터(T7n)의 소스 노드 또는 드레인 노드로부터 패드 영역(PA)의 데이터 패드(D-Pad)까지 게이트 절연막(GIN) 및 액티브층(AL)을 연장하고, 그 상부에 테스트 라인(T-Line)을 형성할 수 있을 것이다. 이 때, 테스트 라인(T-Line)은 액티브층(AL)과 절연층(INS)의 사이에 위치하며, 컬러 필터(CF)와 게이트 구동 영역(GCA)을 접합하는 밀봉재(Seal)의 하부 공간에 형성될 것이다.

테스트 라인(T-Line)은 게이트 구동 영역(GCA)을 거쳐서 패드 영역(PA)에 위치하는 특정 데이터 패드(D-Pad)까지 이어질 수 있다. 테스트 라인(T-Line)이 연결되는 데이터 패드(D-Pad)는 데이터 라인(DL)과 연결되는 패드일 수도 있고, 스캔 펄스(Vout)를 측정하기 위하여 새롭게 추가된 패드일 수도 있다.

테스트 라인(T-Line)이 연결되는 데이터 패드(D-Pad)는 제 2 패드 영역(PA2)에 위치하는 임의의 제 2 패드(Pad2)를 거쳐서 제 3 패드 영역(PA3)에 위치하는 더미 패드(DM-Pad)까지 연결될 수 있다. 테스트 라인(T-Line)이 연결되는 더미 패드(DM-Pad)는 하나일 수도 있고, 게이트 구동 회로(200)의 구조에 따라 복수로 이루어질 수도 있다.

따라서, 본 발명의 디스플레이 장치는 스캔 펄스(Vout)를 측정하기 위하여 테스트 라인(T-Line)이 연결된 FPC의 더미 패드(DM-Pad)를 통해, 디스플레이 패널(100)에 인가되는 스캔 펄스(Vout)를 원하는 시점에 실시간으로 측정할 수 있다. 또한, 스캔 펄스(Vout)를 측정하기 위해서 디스플레이 장치의 상부에 형성되는 컬러 필터(CF)를 파괴하지 않아도 되는 장점이 있다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 디스플레이 패널 200: 게이트 구동 회로
300: 데이터 구동 회로 400: 타이밍 컨트롤러
250: 시프트 레지스터 252: 스테이지

Claims (12)

1. 다수의 게이트 라인 및 다수의 데이터 라인이 교차되고, 다수의 서브픽셀이 배치되는 디스플레이 영역;
   상기 다수의 게이트 라인을 구동하는 게이트 구동 회로;
   상기 다수의 데이터 라인을 구동하는 데이터 구동 회로;
   상기 데이터 구동 회로와 연성 회로 기판(FPC)이 접합되는 패드 영역; 및
   상기 데이터 라인이 연결된 데이터 패드를 경유하여, 상기 게이트 구동 회로의 스캔 신호 출력 단자와 상기 연성 회로 기판의 더미 패드를 연결하는 테스트 라인을 포함하는 디스플레이 장치.
   
2. 제1항에 있어서,
   상기 다수의 서브픽셀에 데이터 전압이 인가되지 않는 시간 구간 동안 상기 테스트 라인이 연결된 상기 더미 패드를 통해 상기 스캔 신호를 측정할 수 있는 디스플레이 장치.
   
3. 제1항에 있어서,
   상기 서브픽셀은
   발광 다이오드;
   상기 발광 다이오드를 구동하는 구동 트랜지스터;
   상기 구동 트랜지스터의 게이트 노드와 상기 데이터 라인 사이에 전기적으로 연결된 스위칭 트랜지스터;
   상기 구동 트랜지스터의 소스 노드 또는 드레인 노드와 기준 전압 라인 사이에 전기적으로 연결된 센싱 트랜지스터; 및
   상기 스위칭 트랜지스터의 게이트 노드, 및 소스 노드 또는 드레인 노드 사이에 전기적으로 연결되는 스토리지 커패시터를 포함하는 디스플레이 장치.
   
4. 제1항에 있어서,
   상기 패드 영역은
   상기 데이터 라인에 연결되고, 상기 데이터 구동 회로의 데이터 전압 출력 단자와 접합되는 데이터 패드들이 형성되는 제 1 패드 영역; 및
   상기 데이터 패드들과 연결되며, 상기 연성 회로 기판의 출력 단자와 접합되는 FPC 패드들이 형성되는 제 2 패드 영역을 포함하는 디스플레이 장치.
   
5. 삭제
6. 제4항에 있어서,
   상기 FPC 패드들은 상기 더미 패드를 포함하는 디스플레이 장치.
   
7. 제4항에 있어서,
   상기 제 1 패드 영역과 상기 제 2 패드 영역을 연결하는 연결 패드 영역을 더 포함하는 디스플레이 장치.
   
8. 제1항에 있어서,
   상기 게이트 구동 회로는
   1 프레임 동안 상기 게이트 라인에 스캔 신호를 공급하는 복수의 스테이지로 구성되며,
   상기 복수의 스테이지는
   클럭 신호 및 다른 스테이지의 스캔 펄스에 따라, 스캔 펄스 또는 게이트 오프 전압을 출력하는 풀-업 트랜지스터와 풀-다운 트랜지스터를 포함하는 디스플레이 장치.
   
9. 제8항에 있어서,
   상기 테스트 라인은
   상기 스캔 펄스 또는 게이트 오프 전압을 출력하는 풀-업 트랜지스터와 풀-다운 트랜지스터의 소스 노드 또는 드레인 노드에 전기적으로 연결되는 디스플레이 장치.
   
10. 제9항에 있어서,
    상기 테스트 라인은
    상기 스캔 펄스 또는 게이트 오프 전압을 출력하는 풀-업 트랜지스터와 풀-다운 트랜지스터의 소스 노드 또는 드레인 노드와 동일한 재질로 이루어지는 디스플레이 장치.
    
11. 제1항에 있어서,
    상기 게이트 구동 회로는
    상기 디스플레이 영역에 형성되는 디스플레이 패널에 내장되는 게이트 인 패널 방식으로 형성되는 디스플레이 장치.
    
12. 제9항에 있어서,
    상기 테스트 라인은
    상기 게이트 구동 회로를 구성하는 액티브 층의 상부 및 절연층의 하부에 형성되고,
    상기 액티브 층 및 상기 절연층은 상기 풀-업 트랜지스터와 풀-다운 트랜지스터의 소스 노드 또는 드레인 노드로부터 상기 데이터 패드가 위치하는 영역까지 연장되는 디스플레이 장치.

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