KR102569576B1 - Semiconductor device package - Google Patents
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Abstract
실시 예에 따른 반도체 소자 패키지는 기판과, 상기 기판 위에 배치된 반도체 소자와, 상기 기판 위에 배치되며, 상기 반도체 소자 둘레에 배치된 하우징과, 상기 하우징 위에 배치되며, 상기 반도체 소자 위와 이격 배치된 확산부와, 상기 하우징과 확산부 사이에 배치된 접착층과, 상기 반도체 소자와 대면하는 상기 확산부의 일측면에 배치되는 확산 패턴부를 포함하고, 상기 확산 패턴부는 상기 하우징의 내측면과 이격 배치되며, 상기 확산 패턴부의 높이는 상기 반도체 소자와 상기 확산부 사이의 거리의 1/2 미만이고, 상기 확산 패턴부의 폭은 상기 반도체 소자의 발광 영역 보다 클 수 있다.A semiconductor device package according to an embodiment includes a substrate, a semiconductor device disposed on the substrate, a housing disposed on the substrate and disposed around the semiconductor device, and a diffusion device disposed on the housing and spaced apart from the semiconductor device. An adhesive layer disposed between the housing and the diffusion unit, and a diffusion pattern unit disposed on one side of the diffusion unit facing the semiconductor element, wherein the diffusion pattern unit is spaced apart from an inner surface of the housing, A height of the diffusion pattern part may be less than 1/2 of a distance between the semiconductor element and the diffusion part, and a width of the diffusion pattern part may be greater than a light emitting region of the semiconductor element.
Description
실시 예는 반도체 소자 패키지 및 반도체 소자 패키지를 포함하는 자동 초점 장치에 관한 것이다.An embodiment relates to a semiconductor device package and an autofocus device including the semiconductor device package.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many advantages, such as having a wide and easily adjustable band gap energy, and can be used in various ways such as light emitting devices, light receiving devices, and various diodes.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light emitting devices such as light emitting diodes or laser diodes using group 3-5 or group 2-6 compound semiconductor materials are developed in thin film growth technology and device materials to produce red, green, It has the advantage of being able to implement light in various wavelength bands such as blue and ultraviolet. In addition, a light emitting device such as a light emitting diode or a laser diode using a group 3-5 or group 2-6 compound semiconductor material can implement a white light source with high efficiency by using a fluorescent material or combining colors. These light emitting devices have advantages of low power consumption, semi-permanent lifespan, fast response speed, safety, and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.In addition, when light receiving devices such as photodetectors or solar cells are manufactured using Group 3-5 or Group 2-6 compound semiconductor materials, photocurrent is generated by absorbing light in various wavelength ranges through the development of device materials. By doing so, it is possible to use light in a wide range of wavelengths from gamma rays to radio wavelengths. In addition, such a light-receiving element has advantages of fast response speed, safety, environmental friendliness, and easy control of element materials, so that it can be easily used in power control or ultra-high frequency circuits or communication modules.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Accordingly, the semiconductor device can replace a transmission module of an optical communication means, a light emitting diode backlight that replaces a Cold Cathode Fluorescence Lamp (CCFL) constituting a backlight of an LCD (Liquid Crystal Display) display device, and can replace a fluorescent lamp or an incandescent bulb. Applications are expanding to white light emitting diode lighting devices, automobile headlights and traffic lights, and sensors that detect gas or fire. In addition, applications of semiconductor devices can be expanded to high-frequency application circuits, other power control devices, and communication modules.
종래 반도체 소자 패키지는 발광 소자를 둘러싸고 있는 하우징에 확산부를 접착 부재에 의해 부착하고 있으나, 접착 부재가 확산부의 일면을 따라 내부로 침투하여 광의 손실을 발생시키는 문제점이 있다.In a conventional semiconductor device package, a diffuser is attached to a housing surrounding a light emitting device by an adhesive member, but there is a problem in that the adhesive member penetrates into the diffuser along one side of the diffuser and causes loss of light.
실시 예는 광 손실을 방지하기 위한 반도체 소자 패키지를 제공하는 것을 그 목적으로 한다.An object of the embodiment is to provide a semiconductor device package for preventing optical loss.
실시 예에 따른 반도체 소자 패키지는 기판과, 상기 기판 위에 배치된 반도체 소자와, 상기 기판 위에 배치되며, 상기 반도체 소자 둘레에 배치된 하우징과, 상기 하우징 위에 배치되며, 상기 반도체 소자와 이격 배치된 확산부와, 상기 하우징과 확산부 사이에 배치된 접착층과, 상기 반도체 소자와 대면하는 상기 확산부의 일측면에 배치되는 확산 패턴부를 포함하고, 상기 확산 패턴부는 상기 하우징의 내측면과 이격 배치되며, 상기 확산 패턴부의 높이는 상기 반도체 소자와 상기 확산부 사이의 거리의 1/2의 값보다 작게 형성되고, 상기 확산 패턴부의 폭은 상기 반도체 소자의 광 출사 영역 보다 크게 형성될 수 있다.A semiconductor device package according to an embodiment includes a substrate, a semiconductor device disposed on the substrate, a housing disposed on the substrate and disposed around the semiconductor device, and a diffusion device disposed on the housing and spaced apart from the semiconductor device. An adhesive layer disposed between the housing and the diffusion unit, and a diffusion pattern unit disposed on one side of the diffusion unit facing the semiconductor element, wherein the diffusion pattern unit is spaced apart from an inner surface of the housing, A height of the diffusion pattern part may be less than 1/2 of a distance between the semiconductor element and the diffusion part, and a width of the diffusion pattern part may be greater than a light emission area of the semiconductor element.
상기 확산 패턴부와 상기 하우징의 내측면과의 이격 거리는 상기 하우징의 내측 폭과 상기 반도체 소자의 광 출사 영역의 폭 차이의 1/2 보다 작게 형성될 수 있다.A separation distance between the diffusion pattern part and the inner surface of the housing may be smaller than 1/2 of a difference between an inner width of the housing and a width of a light exit area of the semiconductor device.
상기 확산 패턴부의 폭은 아래 식에 의해 결정될 수 있다.The width of the diffusion pattern part may be determined by the following equation.
X ≥ X1 + 2(H1-H)*tanθ (여기서, X는 확산 패턴부의 폭을 의미하며, X1은 반도체 소자로부터 광이 출사되는 영역을 의미하며, H1은 반도체 소자와 확산부 사이의 이격 거리를 의미하며, H는 확산 패턴부의 높이를 의미하며, θ는 반도체 소자로부터 발산되는 빔의 화각을 의미함)X ≥ X1 + 2(H1-H)*tanθ (here, X means the width of the diffusion pattern part, X1 means the area where light is emitted from the semiconductor element, and H1 is the separation distance between the semiconductor element and the diffusion part , H means the height of the diffusion pattern part, and θ means the angle of view of the beam diverged from the semiconductor device)
상기 확산 패턴부의 높이는 50um를 초과할 수 있다.The height of the diffusion pattern portion may exceed 50 μm.
상기 확산 패턴부는 상기 확산부의 아래에 배치되는 확산 플레이트와, 상기 확산 플레이트의 일면에 배치된 패턴부를 포함할 수 있다.The diffusion pattern unit may include a diffusion plate disposed below the diffusion unit and a pattern unit disposed on one side of the diffusion plate.
상기 확산 플레이트의 높이와 상기 패턴부의 높이는 서로 다르게 형성될 수 있다.A height of the diffusion plate and a height of the pattern part may be formed to be different from each other.
상기 확산부와 상기 하우징 사이에는 상기 확산부로부터 돌출 형성된 돌출부를 더 포함할 수 있다.A protrusion protruding from the diffusion part may be further included between the diffusion part and the housing.
상기 돌출부의 높이는 상기 접착층의 높이보다 클 수 있다.A height of the protrusion may be greater than a height of the adhesive layer.
실시 예에 따른 반도체 소자 패키지에 의하면, 확산 패턴부를 하우징의 내측과 이격 배치 시킴으로써, 접착층이 빔 시야각 내로 퍼지는 것을 방지할 수 있는 효과가 있다.According to the semiconductor device package according to the embodiment, by disposing the diffusion pattern part away from the inside of the housing, there is an effect of preventing the adhesive layer from spreading within the beam viewing angle.
또한, 실시예는 확산 패턴부를 반도체 소자에서 발생되는 빔 시야각 범위 내에서 형성함으로써, 광 손실을 방지할 수 있는 효과가 있다.In addition, the embodiment has an effect of preventing light loss by forming the diffusion pattern part within a viewing angle range of a beam generated in a semiconductor device.
또한, 실시예는 확산 패턴부의 확산부의 표면 장력을 다르게 함으로써, 접착층의 퍼짐성을 감소시킬 수 있는 효과가 있다.In addition, the embodiment has an effect of reducing the spreadability of the adhesive layer by making the surface tension of the diffusion portion of the diffusion pattern portion different.
또한, 실시예는 확산 패턴부의 측면을 확산부의 하부면과 경사각을 제어함으로써, 접착층이 퍼짐을 감소시킬 수 있는 효과가 있다.In addition, the embodiment has an effect of reducing the spreading of the adhesive layer by controlling the inclination angle of the side surface of the diffusion pattern part and the lower surface of the diffusion part.
또한, 실시예는 하우징과 확산부 사이에 돌출부를 형성함으로써, 접착층의 퍼짐을 감소시킬 수 있는 효과가 있다.In addition, the embodiment has an effect of reducing the spreading of the adhesive layer by forming a protrusion between the housing and the diffusion unit.
도 1 및 도 2는 제1 실시예에 따른 반도체 소자 패키지를 나타낸 단면도이다.
도 3은 제1 실시예에 따른 반도체 소자 패키지의 접착 부재의 흐름을 나타낸 개략 단면도이다.
도 4는 제1 실시예에 따른 반도체 소자 패키지의 빔 지향 특성에 나타낸 도면이다.
도 5는 제2 실시예에 따른 반도체 소자 패키지를 나타낸 단면도이다.
도 6 및 도 7은 제2 실시예에 따른 반도체 소자 패키지의 확산 패턴부를 나타낸 개략 단면도이다.
도 8은 제3 실시예에 따른 반도체 소자 패키지를 나타낸 단면도이다.
도 9는 제3 실시예에 따른 반도체 소자의 확산부를 나타낸 단면도이다.
도 10은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 11은 도 10에 도시된 반도체 소자의 E-E 선에 따른 단면도이다.1 and 2 are cross-sectional views illustrating a semiconductor device package according to a first embodiment.
3 is a schematic cross-sectional view showing the flow of the adhesive member of the semiconductor device package according to the first embodiment.
4 is a diagram illustrating beam directing characteristics of the semiconductor device package according to the first embodiment.
5 is a cross-sectional view illustrating a semiconductor device package according to a second embodiment.
6 and 7 are schematic cross-sectional views illustrating a diffusion pattern portion of a semiconductor device package according to a second embodiment.
8 is a cross-sectional view illustrating a semiconductor device package according to a third embodiment.
9 is a cross-sectional view illustrating a diffusion part of a semiconductor device according to a third embodiment.
10 is a plan view illustrating a semiconductor device according to an exemplary embodiment of the present invention.
FIG. 11 is a cross-sectional view of the semiconductor device shown in FIG. 10 taken along line EE.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.An embodiment will be described below with reference to the accompanying drawings. In the description of the embodiment, each layer (film), region, pattern or structure is "on/over" or "under" the substrate, each layer (film), region, pad or pattern. In the case where it is described as being formed in, "on/over" and "under" include both "directly" or "indirectly" formed through another layer. do. In addition, the criteria for the top/top or bottom of each layer will be described based on the drawings.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자 패키지에 대해 상세히 설명하도록 한다.Hereinafter, a semiconductor device package according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1 및 도 2는 제1 실시예에 따른 반도체 소자 패키지를 나타낸 단면도이고, 도 3은 제1 실시예에 따른 반도체 소자 패키지의 접착 부재의 흐름을 나타낸 개략 단면도이고, 도 4는 제1 실시예에 따른 반도체 소자 패키지의 빔 지향 특성에 나타낸 도면이다.1 and 2 are cross-sectional views showing the semiconductor device package according to the first embodiment, FIG. 3 is a schematic cross-sectional view showing the flow of the adhesive member of the semiconductor device package according to the first embodiment, and FIG. It is a diagram showing the beam directing characteristics of the semiconductor device package according to.
도 1을 참조하면, 제1 실시예에 따른 반도체 소자 패키지(100)는 기판(110)과 상기 기판(110) 위에 배치된 반도체 소자(120)를 포함할 수 있다. Referring to FIG. 1 , a semiconductor device package 100 according to the first embodiment may include a substrate 110 and a semiconductor device 120 disposed on the substrate 110 .
상기 기판(110)은 열 전도율이 높은 물질을 포함할 수 있다. 상기 기판(110)은 상기 반도체 소자(120)에서 발생된 열을 외부로 효율적으로 방출할 수 있도록 방열 특성이 좋은 물질로 제공될 수 있다. 상기 기판(110)은 절연 재질을 포함할 수 있다.The substrate 110 may include a material having high thermal conductivity. The substrate 110 may be made of a material having good heat dissipation characteristics so as to efficiently dissipate heat generated from the semiconductor device 120 to the outside. The substrate 110 may include an insulating material.
예컨대, 상기 기판(110)은 세라믹 소재를 포함할 수 있다. 상기 기판(110)은 동시 소성되는 저온 소성 세라믹(LTCC: low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC: high temperature co-fired ceramic)을 포함할 수 있다. For example, the substrate 110 may include a ceramic material. The substrate 110 may include a co-fired low temperature co-fired ceramic (LTCC) or high temperature co-fired ceramic (HTCC).
또한, 상기 기판(110)은 금속 화합물을 포함할 수 있다. 상기 기판(110)은 열 전도도가 140 W/mK 이상인 금속 산화물을 포함할 수 있다. 예컨대, 상기 기판(110)은 질화 알루미늄(AlN) 또는 알루미나(Al2O3)를 포함할 수 있다.In addition, the substrate 110 may include a metal compound. The substrate 110 may include a metal oxide having a thermal conductivity of 140 W/mK or more. For example, the substrate 110 may include aluminum nitride (AlN) or alumina (Al 2 O 3 ).
상기 기판(110)은 다른 예로서, 수지 계열의 절연 물질을 포함할 수 있다. 상기 기판(110)은, 실리콘 수지, 에폭시 수지, 플라스틱 재질을 포함하는 열 경화성 수지, 또는 고내열성 재질로 제공될 수 있다. As another example, the substrate 110 may include a resin-based insulating material. The substrate 110 may be made of a silicone resin, an epoxy resin, a thermosetting resin including a plastic material, or a highly heat resistant material.
한편, 다른 실시 예에 의하면, 상기 기판(110)은 도전성 물질을 포함할 수도 있다. 상기 기판(110)이 도전성 물질, 예컨대 금속으로 제공되는 경우, 상기 기판(110)과 상기 반도체 소자(120) 사이의 전기적인 절연을 위한 절연층이 제공될 수 있다.Meanwhile, according to another embodiment, the substrate 110 may include a conductive material. When the substrate 110 is made of a conductive material, such as metal, an insulating layer for electrical insulation between the substrate 110 and the semiconductor device 120 may be provided.
실시 예에 따른 상기 반도체 소자(120)는 발광 다이오드 소자, 레이저 다이오드 소자를 포함하는 발광소자 중에서 선택될 수 있다. 예로서, 상기 반도체 소자(120)는 수직 캐비티 표면 방출 레이저(VCSEL; Vertical Cavity Surface Emitting Laser) 반도체 소자일 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 상부 면에 수직한 방향으로 빔을 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 예를 들어 15도 내지 25도 정도의 빔 화각으로 빔을 상부 방향으로 방출할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자는 원형의 빔을 방출하는 단일 발광 애퍼쳐(aperture) 또는 복수의 발광 애퍼쳐를 포함할 수 있다. 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자의 예는 뒤에서 다시 설명하기로 한다.The semiconductor device 120 according to the embodiment may be selected from light emitting devices including a light emitting diode device and a laser diode device. For example, the semiconductor device 120 may be a Vertical Cavity Surface Emitting Laser (VCSEL) semiconductor device. A vertical cavity surface emitting laser (VCSEL) semiconductor device may emit a beam in a direction perpendicular to a top surface. A vertical cavity surface emitting laser (VCSEL) semiconductor device may emit a beam upward with a beam view angle of about 15 to 25 degrees, for example. A vertical cavity surface emitting laser (VCSEL) semiconductor device may include a single light emitting aperture or multiple light emitting apertures that emit circular beams. An example of a Vertical Cavity Surface Emitting Laser (VCSEL) semiconductor device will be described later.
실시 예에 따른 반도체 소자 패키지(100)는 하우징(130)을 포함할 수 있다. 상기 하우징(130)은 상기 기판(110) 위에 배치될 수 있다. 상기 하우징(130)은 상기 반도체 소자(120) 둘레에 배치될 수 있다.The semiconductor device package 100 according to the embodiment may include a housing 130 . The housing 130 may be disposed on the substrate 110 . The housing 130 may be disposed around the semiconductor device 120 .
하우징(130)의 상부면은 단턱부를 가지도록 형성될 수 있다. 하우징(103)의 단턱부에는 이후 설명될 확산부(140)가 안착될 수 있다.An upper surface of the housing 130 may be formed to have a stepped portion. A diffusion unit 140 to be described below may be seated on the stepped portion of the housing 103 .
상기 하우징(130)은 열 전도율이 높은 물질을 포함할 수 있다. 상기 하우징(130)은 상기 반도체 소자(120)에서 발생된 열을 외부로 효율적으로 방출할 수 있도록 방열 특성이 좋은 물질로 제공될 수 있다. 상기 하우징(130)은 절연 재질을 포함할 수 있다.The housing 130 may include a material with high thermal conductivity. The housing 130 may be made of a material having good heat dissipation characteristics so as to efficiently dissipate heat generated from the semiconductor device 120 to the outside. The housing 130 may include an insulating material.
예컨대, 상기 하우징(130)은 세라믹 소재를 포함할 수 있다. 상기 하우징(130)은 동시 소성되는 저온 소성 세라믹(LTCC: low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC: high temperature co-fired ceramic)을 포함할 수 있다. For example, the housing 130 may include a ceramic material. The housing 130 may include a co-fired low temperature co-fired ceramic (LTCC) or high temperature co-fired ceramic (HTCC).
또한, 상기 하우징(130)은 금속 화합물을 포함할 수 있다. 상기 하우징(130)은 열 전도도가 140 W/mK 이상인 금속 산화물을 포함할 수 있다. 예컨대, 상기 하우징(130)은 질화 알루미늄(AlN) 또는 알루미나(Al2O3)를 포함할 수 있다.Also, the housing 130 may include a metal compound. The housing 130 may include a metal oxide having a thermal conductivity of 140 W/mK or more. For example, the housing 130 may include aluminum nitride (AlN) or alumina (Al 2 O 3 ).
상기 하우징(130)은 다른 예로서, 수지 계열의 절연 물질을 포함할 수 있다. 상기 하우징(130)은, 실리콘 수지, 에폭시 수지, 플라스틱 재질을 포함하는 열 경화성 수지, 또는 고내열성 재질로 제공될 수 있다.As another example, the housing 130 may include a resin-based insulating material. The housing 130 may be made of a silicone resin, an epoxy resin, a thermosetting resin including a plastic material, or a highly heat resistant material.
한편, 다른 실시 예에 의하면, 상기 하우징(130)은 도전성 물질을 포함할 수 있다. 상기 하우징(130)은 도전성 물질, 예컨대 금속으로 제공될 수도 있다.Meanwhile, according to another embodiment, the housing 130 may include a conductive material. The housing 130 may be made of a conductive material, for example metal.
예로서, 상기 하우징(130)은 상기 기판(110)과 같은 물질을 포함할 수 있다. 상기 하우징(130)이 상기 기판(110)과 동일 물질로 형성되는 경우, 상기 하우징(130)은 상기 기판(110)과 일체로 형성될 수도 있다.For example, the housing 130 may include the same material as the substrate 110 . When the housing 130 is formed of the same material as the substrate 110 , the housing 130 may be integrally formed with the substrate 110 .
또한, 상기 하우징(130)은 상기 기판(110)과 서로 다른 물질로 형성될 수도 있다. Also, the housing 130 may be formed of a material different from that of the substrate 110 .
실시 예에 따른 반도체 소자 패키지(100)에 의하면, 상기 기판(110)과 상기 하우징(130)이 방열 특성이 우수한 물질로 제공될 수 있다. 이에 따라, 상기 반도체 소자(120)에서 발생되는 열을 외부로 효과적으로 방출할 수 있게 된다.According to the semiconductor device package 100 according to the embodiment, the substrate 110 and the housing 130 may be made of a material having excellent heat dissipation characteristics. Accordingly, heat generated in the semiconductor device 120 can be effectively dissipated to the outside.
실시 예에 의하면, 상기 기판(110)과 상기 하우징(130)이 서로 분리된 부품으로 제공되어 결합되는 경우, 상기 기판(110)과 상기 하우징(130) 사이에 접착층(150)이 제공될 수 있다.According to the embodiment, when the substrate 110 and the housing 130 are provided as separate parts and coupled to each other, an adhesive layer 150 may be provided between the substrate 110 and the housing 130. .
예로서, 상기 접착층(150)은 유기물을 포함할 수 있다. 상기 접착층은 에폭시 계열의 레진을 포함할 수 있다. 또한, 상기 접착층은 실리콘계 레진을 포함할 수 있다.For example, the adhesive layer 150 may include an organic material. The adhesive layer may include an epoxy-based resin. In addition, the adhesive layer may include a silicone-based resin.
실시 예에 따른 반도체 소자 패키지(100)는 상기 기판(110) 위에 배치된 제1 전극(181)과 제2 전극(182)을 포함할 수 있다. 상기 제1 전극(181)과 상기 제2 전극(182)은 상기 기판(110) 위에 서로 이격되어 배치될 수 있다.The semiconductor device package 100 according to the embodiment may include a first electrode 181 and a second electrode 182 disposed on the substrate 110 . The first electrode 181 and the second electrode 182 may be disposed spaced apart from each other on the substrate 110 .
예로서, 상기 반도체 소자(120)는 상기 제1 전극(181) 위에 배치될 수 있다. 상기 반도체 소자(120)는 상기 제1 전극(181) 위에 예컨대 다이 본딩 방식에 의하여 제공될 수 있다. For example, the semiconductor device 120 may be disposed on the first electrode 181 . The semiconductor device 120 may be provided on the first electrode 181 by, for example, a die bonding method.
상기 반도체 소자(120)는 상기 제2 전극(182)과 전기적으로 연결될 수 있다. 예로서, 상기 반도체 소자(120)와 상기 제2 전극(182)은 연결 배선에 의하여 전기적으로 연결될 수 있다. 상기 반도체 소자(120)는 복수의 연결 배선에 의하여 상기 제2 전극(182)과 전기적으로 연결될 수 있다. 상기 반도체 소자(120)는 제1 와이어(191)에 의하여 상기 제2 전극(182)에 전기적으로 연결될 수 있다. 또한, 상기 반도체 소자(120)는 제2 와이어(192)에 의하여 상기 제2 전극(182)에 전기적으로 연결될 수 있다. The semiconductor element 120 may be electrically connected to the second electrode 182 . For example, the semiconductor element 120 and the second electrode 182 may be electrically connected by a connection wire. The semiconductor device 120 may be electrically connected to the second electrode 182 through a plurality of connection wires. The semiconductor device 120 may be electrically connected to the second electrode 182 through a first wire 191 . Also, the semiconductor device 120 may be electrically connected to the second electrode 182 through a second wire 192 .
상기 반도체 소자(120)와 상기 제2 전극(182)을 연결하는 연결 배선의 수 및 연결 위치는 상기 반도체 소자(120)의 크기 또는 상기 반도체 소자(120)에서 필요한 전류 확산의 정도 등에 의하여 선택될 수 있다.The number and location of connection wires connecting the semiconductor element 120 and the second electrode 182 may be selected depending on the size of the semiconductor element 120 or the degree of current diffusion required by the semiconductor element 120. can
실시 예에 따른 반도체 소자 패키지(100)는 상기 기판(110) 아래에 배치된 제1 본딩부(183)와 제2 본딩부(184)를 포함할 수 있다. 예로서, 상기 제1 본딩부(183)와 상기 제2 본딩부(184)는 회로기판(170)에 전기적으로 연결될 수 있다.The semiconductor device package 100 according to the embodiment may include a first bonding part 183 and a second bonding part 184 disposed under the substrate 110 . For example, the first bonding part 183 and the second bonding part 184 may be electrically connected to the circuit board 170 .
상기 제1 본딩부(183)는 상기 기판(110)의 하부 면에 배치될 수 있다. 상기 제1 본딩부(183)는 상기 제1 전극(181)과 전기적으로 연결될 수 있다. 상기 제1 본딩부(183)는 제1 연결배선(185)을 통하여 상기 제1 전극(181)과 전기적으로 연결될 수 있다. 상기 제1 연결배선(185)은 예로서 상기 기판(110)에 제공된 제1 비아홀에 배치될 수 있다.The first bonding part 183 may be disposed on a lower surface of the substrate 110 . The first bonding part 183 may be electrically connected to the first electrode 181 . The first bonding part 183 may be electrically connected to the first electrode 181 through a first connection wire 185 . For example, the first connection wire 185 may be disposed in a first via hole provided in the substrate 110 .
상기 제2 본딩부(184)는 상기 기판(110)의 하부 면에 배치될 수 있다. 상기 제2 본딩부(184)는 상기 제2 전극(182)과 전기적으로 연결될 수 있다. 상기 제2 본딩부(184)는 제2 연결배선(186)을 통하여 상기 제2 전극(182)과 전기적으로 연결될 수 있다. 상기 제2 연결배선(186)은 예로서 상기 기판(110)에 제공된 제2 비아홀에 배치될 수 있다.The second bonding part 184 may be disposed on the lower surface of the substrate 110 . The second bonding part 184 may be electrically connected to the second electrode 182 . The second bonding part 184 may be electrically connected to the second electrode 182 through a second connection wire 186 . For example, the second connection wire 186 may be disposed in a second via hole provided in the substrate 110 .
실시 예에 의하면, 상기 회로기판(170)을 통하여 상기 반도체 소자(120)에 구동 전원이 제공될 수 있게 된다. According to the embodiment, driving power may be provided to the semiconductor element 120 through the circuit board 170 .
이상에서 설명된 실시 예에 따른 반도체 소자 패키지는 상기 반도체 소자(120)가 상기 제1 전극(181)에 다이 본딩 방식으로 연결되고 상기 제2 전극(182)에 와이어 본딩 방식으로 연결되는 경우를 기준으로 설명되었다. The semiconductor device package according to the embodiment described above is based on a case in which the semiconductor device 120 is connected to the first electrode 181 by a die bonding method and connected to the second electrode 182 by a wire bonding method. has been described as
그러나, 상기 반도체 소자(120)에 구동 전원이 공급되는 방식은 다양하게 변형되어 적용될 수 있다. 예로서, 상기 반도체 소자(120)가 플립칩 본딩 방식에 의하여 상기 제1 전극(181)과 상기 제2 전극(182)에 전기적으로 연결될 수도 있다. 또한, 상기 반도체 소자(120)가 상기 제1 전극(181)과 상기 제2 전극(182)에 모두 와이어 본딩 방식에 의하여 전기적으로 연결될 수도 있다.However, a method of supplying driving power to the semiconductor device 120 may be modified and applied in various ways. For example, the semiconductor element 120 may be electrically connected to the first electrode 181 and the second electrode 182 by a flip chip bonding method. In addition, the semiconductor element 120 may be electrically connected to both the first electrode 181 and the second electrode 182 by a wire bonding method.
또한, 실시 예에 따른 반도체 소자 패키지(100)는 확산부(140)를 포함할 수 있다. 상기 확산부(140)는 상기 반도체 소자(120) 위에 배치될 수 있다. 상기 확산부(140)는 상기 하우징(130) 위에 배치될 수 있다. 상기 확산부(140)는 상기 하우징(130)에 의하여 지지될 수 있다. 상기 확산부(140)는 상기 하우징(130)의 상부에 형성된 단턱부에 안착될 수 있다.Also, the semiconductor device package 100 according to the embodiment may include a diffusion part 140 . The diffusion part 140 may be disposed on the semiconductor element 120 . The diffusion part 140 may be disposed on the housing 130 . The diffusion part 140 may be supported by the housing 130 . The diffusion part 140 may be seated on a stepped part formed on the upper part of the housing 130 .
확산부(140)는 빛을 확산시키는 재질이라면 한정되지 않지만, 본 실시예에서는 확산부(140)로 내부에 확산재를 포함하는 글래스(Glass)가 사용될 수 있다. The diffusion unit 140 is not limited to any material that diffuses light, but in this embodiment, glass including a diffusion material therein may be used as the diffusion unit 140 .
상기 확산부(140)는 상기 반도체 소자(120)로부터 발광된 빔의 화각을 확장시키는 기능을 포함할 수 있다. 상기 확산부(140)는 반도체 소자 패키지의 응용 분야에 따라 방출되는 빔의 화각을 설정할 수 있다. 또한, 상기 확산부(140)는 반도체 소자 패키지의 응용 분야에 따라 방출되는 빛의 세기를 설정할 수 있다.The diffusion part 140 may include a function of expanding the angle of view of the beam emitted from the semiconductor element 120 . The diffuser 140 may set an angle of view of an emitted beam according to an application field of a semiconductor device package. In addition, the diffusion unit 140 may set the intensity of emitted light according to the application field of the semiconductor device package.
또한, 상기 확산부(140)는 무반사(anti-reflective) 기능을 포함할 수 있다. 예로서, 상기 확산부(140)는 상기 반도체 소자(120)와 대향되는 일면에 배치된 무반사층을 포함할 수 있다. 상기 확산부(140)는 상기 반도체 소자(120)와 마주보는 하부 면에 배치된 무반사층을 포함할 수 있다. 상기 무반사층은 상기 반도체 소자(120)로부터 입사되는 빛이 상기 확산부(140)의 표면에서 반사되는 것을 방지하고 투과시킴으로써 반사에 의한 광 손실을 개선할 수 있다.In addition, the diffusion part 140 may include an anti-reflective function. For example, the diffusion part 140 may include an anti-reflection layer disposed on a surface opposite to the semiconductor element 120 . The diffusion part 140 may include an anti-reflection layer disposed on a lower surface facing the semiconductor element 120 . The anti-reflection layer prevents light incident from the semiconductor device 120 from being reflected on the surface of the diffusion part 140 and transmits it, thereby improving light loss due to reflection.
상기 무반사층은 예로서 무반사 코팅 필름으로 형성되어 상기 확산부(140)의 표면에 부착될 수 있다. 또한, 상기 무반사층은 상기 확산부(140)의 표면에 스핀 코팅 또는 스프레이 코팅 등을 통하여 형성될 수도 있다. 예로서, 상기 무반사층은 TiO2, SiO2, Al2O3, Ta2O3, ZrO2, MgF2를 포함하는 그룹 중에서 적어도 하나를 포함하는 단일층 또는 다층으로 형성될 수 있다.The anti-reflection layer may be formed of, for example, an anti-reflection coating film and attached to the surface of the diffusion part 140 . Also, the anti-reflection layer may be formed on the surface of the diffusion part 140 through spin coating or spray coating. For example, the anti-reflection layer may be formed as a single layer or multi-layer including at least one of a group including TiO 2 , SiO 2 , Al 2 O 3 , Ta 2 O 3 , ZrO 2 , and MgF 2 .
확산부(140)의 하부에는 확산 패턴부(160)를 포함할 수 있다. 확산 패턴부(160)는 발광 소자에서 출사된 빛의 확산 또는 광 시야각을 조절할 수 있다. 확산 패턴부(160)는 반도체 소자(120)와 대면하는 확산부(140)의 일면에 형성될 수 있다. 확산 패터부(160)는 하우징(130)의 내측면과 이격 배치될 수 있다.A diffusion pattern part 160 may be included under the diffusion part 140 . The diffusion pattern unit 160 may adjust the diffusion of light emitted from the light emitting device or a wide viewing angle. The diffusion pattern part 160 may be formed on one surface of the diffusion part 140 facing the semiconductor element 120 . The diffusion pattern unit 160 may be spaced apart from the inner surface of the housing 130 .
확산 패턴부(160)는 반구 형상으로 형성될 수 있다. 확산 패턴부(160)의 형상은 이에 한정되지 않으며, 프리즘, 다각 형상 등 다양한 패턴을 포함할 수 있다. 확산 패턴부(160)의 측면은 확산부의 하부면으로부터 일정 각도를 가지도록 경사가 형성될 수 있다. 확산 패턴부(160)의 측면은 확산부(140)의 하부면으로부터 90도 이상의 경사를 가지도록 형성될 수 있다. 확산 패턴부 측면의 경사 각도를 제어하게 되면, 접착층의 퍼짐성을 보다 효과적으로 제어할 수 있는 효과가 있다. The diffusion pattern part 160 may be formed in a hemispherical shape. The shape of the diffusion pattern unit 160 is not limited thereto, and may include various patterns such as prism and polygonal shapes. A side surface of the diffusion pattern unit 160 may be inclined to have a predetermined angle from a lower surface of the diffusion unit. The side surface of the diffusion pattern part 160 may be formed to have an inclination of 90 degrees or more from the lower surface of the diffusion part 140 . Controlling the inclination angle of the side surface of the diffusion pattern unit has an effect of more effectively controlling the spreadability of the adhesive layer.
확산 패턴부(160)는 확산부(140)와 동일한 재질로 형성될 수 있다. 이와 다르게 확산 패턴부(160)의 확산부(140)와 다른 재질로 형성될 수 있다. 일예로, 확산부(140)는 확산재가 포함된 글래스 재질을 포함할 수 있다. 확산 패턴부(160)는 폴리머 재질을 포함할 수 있다. 확산부(140)의 표면 장력은 확산 패턴부(160)의 표면 장력보다 크게 형성될 수 있다. 이에 따라, 확산부(140)의 하부면으로 퍼지는 접착층(150)은 확산부(140)와 확산 패턴부(160)의 표면 장력 차이에 따라 확산 패턴부(160)의 측면을 통해 퍼지는 것을 방지할 수 있는 효과가 있다.The diffusion pattern part 160 may be formed of the same material as the diffusion part 140 . Alternatively, it may be formed of a material different from that of the diffusion part 140 of the diffusion pattern part 160. For example, the diffusion unit 140 may include a glass material including a diffusion material. The diffusion pattern part 160 may include a polymer material. The surface tension of the diffusion part 140 may be greater than that of the diffusion pattern part 160 . Accordingly, the adhesive layer 150 spreading to the lower surface of the diffusion part 140 can be prevented from spreading through the side surface of the diffusion pattern part 160 according to the difference in surface tension between the diffusion part 140 and the diffusion pattern part 160. There are possible effects.
또한, 확산 패턴부(160)의 높이는 접착층(150)의 높이보다 높게 형성될 수 있다. 확산 패턴부(160)와 접착층(150)의 높이 차에 의해 접착층(150)이 확산 패턴부(160)의 하부로 퍼지는 것을 방지할 수 있다.Also, the height of the diffusion pattern unit 160 may be higher than that of the adhesive layer 150 . Due to a difference in height between the diffusion pattern unit 160 and the adhesive layer 150 , spreading of the adhesive layer 150 to the lower portion of the diffusion pattern unit 160 may be prevented.
확산 패턴부(160)의 높이는 접착층(150)의 높이보다 크게 형성되지만, 반도체 소자 패키지(100)의 사이즈에 따라 확산 패턴부(160)와 접착층의 높이의 비는 달라질 수 있다. 또한, 반도체 소자의 패키지(100)의 사이즈에 따라 확산 패턴부(160)와 하우징(130)의 내측 사이의 이격 거리가 달라질 수 있다. 또한, 반도체 소자의 패키지(100)의 사이즈에 따라 확산 패턴부(160)의 폭이 달라질 수 있다.Although the height of the diffusion pattern part 160 is greater than that of the adhesive layer 150 , the ratio between the height of the diffusion pattern part 160 and the adhesive layer may vary according to the size of the semiconductor device package 100 . In addition, the separation distance between the diffusion pattern part 160 and the inside of the housing 130 may vary according to the size of the package 100 of the semiconductor device. Also, the width of the diffusion pattern part 160 may vary according to the size of the package 100 of the semiconductor device.
도 2를 참조하여, 반도체 소자의 패키지 구조의 사이즈에 따른 확산 패턴부의 높이, 확산 패턴부의 하우징의 내측 사이의 이격 거리 및 확산 패턴부의 폭을 살펴보기로 한다.Referring to FIG. 2 , the height of the diffusion pattern part according to the size of the package structure of the semiconductor device, the separation distance between the diffusion pattern part and the inside of the housing, and the width of the diffusion pattern part will be examined.
도 2에 도시된 바와 같이, 확산 패턴부(160)의 높이(H)는 수학식 1에 의해 결정될 수 있다.As shown in FIG. 2 , the height H of the diffusion pattern portion 160 may be determined by Equation 1.
[수학식 1][Equation 1]
50㎛ < H < (H1/2)50㎛ < H < (H1/2)
즉, 확산 패턴부(160)의 높이(H)는 반도체 소자(120)와 상기 확산부(160) 사이의 거리(H1)의 1/2의 값보다 작게 형성될 수 있다. 또한, 확산 패턴부(160)의 높이는 최소 50um 를 초과하여 형성될 수 있다. That is, the height H of the diffusion pattern portion 160 may be smaller than half of the distance H1 between the semiconductor element 120 and the diffusion portion 160 . In addition, the height of the diffusion pattern portion 160 may exceed a minimum of 50um.
만약, 확산 패턴부(160)의 높이(H)가 반도체 소자(120)와 상기 확산부(160) 사이의 거리(H1)의 1/2의 값보다 클 경우, 확산 패턴부(160)가 반도체 소자(120)로부터 발산되는 빔을 모두 수광하지 못하게 되기 때문에 광 손실이 발생할 수 있다.If the height H of the diffusion pattern part 160 is greater than 1/2 of the distance H1 between the semiconductor element 120 and the diffusion part 160, the diffusion pattern part 160 is a semiconductor device. Light loss may occur because all beams emitted from the device 120 are not received.
확산 패턴부(160)와 상기 하우징(140)의 내측면과의 이격 거리(L)는 수학식 2에 의해 결정될 수 있다.A separation distance (L) between the diffusion pattern part 160 and the inner surface of the housing 140 may be determined by Equation 2.
[수학식 2][Equation 2]
0 < L < (W-X1)0 < L < (W-X1)
확산 패턴부(160)와 상기 하우징(140)의 내측면과의 이격 거리(L)는 하우징(130)의 내측 폭(W)과 상기 반도체 소자(120)의 광 출사 영역의 폭(X1)의 1/2 보다 작게 형성될 수 있다. 광 출사 영역은 반도체 소자(120)의 상면에서 빛이 방출되는 부분 영역으로, 반도체 소자의 상면 양단에서 수평 방향으로 멀어진다. 이로 인해 확산 패턴부(160)는 빔 수광에 필요한 영역에만 형성되어 빛을 효과적으로 확산시킬 수 있게 된다.The separation distance (L) between the diffusion pattern part 160 and the inner surface of the housing 140 is the difference between the inner width (W) of the housing 130 and the width (X1) of the light output area of the semiconductor device 120. It can be formed smaller than 1/2. The light emission area is a partial area from which light is emitted from the upper surface of the semiconductor device 120, and is horizontally away from both ends of the upper surface of the semiconductor device. Due to this, the diffusion pattern unit 160 is formed only in an area necessary for receiving the beam, so that light can be effectively diffused.
확산 패턴부(160)의 폭(X)은 반도체 소자(120)의 광 출사 영역(X1)보다 크게 형성될 수 있다. 구체적으로, 확산 패턴부(160)의 폭(X)은 수학식 3에 의해 결정될 수 있다.The width X of the diffusion pattern portion 160 may be larger than the light emission region X1 of the semiconductor device 120 . Specifically, the width (X) of the diffusion pattern portion 160 may be determined by Equation 3.
[수학식 3][Equation 3]
X ≥≥ X1 + 2(H1-H)*tanθX ≥ ≥ X1 + 2(H1-H)*tanθ
여기서, X는 확산 패턴부의 폭을 의미하며, X1은 반도체 소자로부터 광이 출사되는 영역을 의미하며, H1은 반도체 소자와 확산부 사이의 이격 거리를 의미하며, H는 확산 패턴부의 높이를 의미하며, θ는 반도체 소자로부터 발산되는 빔의 화각을 나타낸다. 이로 인해 확산 패턴부(160)는 빔 수광에 필요한 영역에만 형성되어 빛을 효과적으로 확산시킬 수 있게 된다.Here, X means the width of the diffusion pattern part, X1 means the area where light is emitted from the semiconductor element, H1 means the separation distance between the semiconductor element and the diffusion part, H means the height of the diffusion pattern part, , θ represents the angle of view of the beam diverged from the semiconductor element. Due to this, the diffusion pattern unit 160 is formed only in an area necessary for receiving the beam, so that light can be effectively diffused.
이상에서 설명한 바와 같이, 본원발명의 확산 패턴부(160)는 최적의 폭, 높이, 하우징과의 이격 거리를 제공함으로써, 접착층의 침투를 방지하는 동시에 광 효율을 극대화시킬 수 있는 효과가 있다.As described above, the diffusion pattern unit 160 of the present invention provides an optimal width, height, and separation distance from the housing, thereby preventing penetration of the adhesive layer and maximizing light efficiency.
도 3에 도시된 바와 같이, 하우징(130)과 확산부(140) 사이의 접착층(150)은 확산부(140)의 하부면을 따라 확산부(140)의 중심 영역으로 흐르게 된다. 확산부(140)의 하부 중심 영역으로 흐르는 접착층(150)은 확산 패턴부(160)의 측면에 닿게 되고, 접착층(150)과 확산 패턴부(160)의와 높이 차에 의해 접착층(150)은 더 이상 퍼지지 않게 된다.As shown in FIG. 3 , the adhesive layer 150 between the housing 130 and the diffusion part 140 flows along the lower surface of the diffusion part 140 to the central region of the diffusion part 140 . The adhesive layer 150 flowing to the lower central region of the diffusion part 140 touches the side surface of the diffusion pattern part 160, and the adhesive layer 150 is formed due to the height difference between the adhesive layer 150 and the diffusion pattern part 160. It no longer spreads.
또한, 확산부(140)와 확산 패턴층(160)의 표면 장력이 서로 다를 경우, 접착층(150)의 퍼짐성은 더욱 감소하게 된다. 즉, 확산부(140)의 표면 장력이 확산 패턴층(160)의 표면 장력보다 클 경우, 접착층(150)의 퍼짐성은 상당히 감소하게 된다. 확산부(140)로서 내부에 확산재가 포함된 글래스를 포함할 수 있으며, 확산 패턴부(160)로는 폴리머 계열을 포함할 수 있다. 물론, 확산부(140)와 확산 패턴부(160)의 재질은 이에 한정되지 않는다.In addition, when the surface tensions of the diffusion part 140 and the diffusion pattern layer 160 are different from each other, the spreadability of the adhesive layer 150 is further reduced. That is, when the surface tension of the diffusion part 140 is greater than that of the diffusion pattern layer 160, the spreadability of the adhesive layer 150 is significantly reduced. The diffusion part 140 may include glass containing a diffusion material therein, and the diffusion pattern part 160 may include a polymer-based material. Of course, the material of the diffusion part 140 and the diffusion pattern part 160 is not limited thereto.
도 4를 참조하면, 종래에는 접착층이 광 수광 영역에 침투한 경우, 빔의 화각이 현저하게 변화되고, 중심 영역의 강도가 플랫한 형성으로 변하게 되어 광 손실이 발생되었다.Referring to FIG. 4 , conventionally, when the adhesive layer penetrates the light receiving area, the angle of view of the beam is significantly changed and the intensity of the central area is changed to a flat formation, resulting in light loss.
반면, 실시예는 접착층이 하우징의 내측으로 침투하더라도 광 수광 영역까지 퍼지지 않게 되어, 접착층의 침투 전 후의 빔 화각의 변화가 거의 없음을 알 수 있다. 또한, 중심 영역의 강도도 변화가 없게 되어 광 손실이 없음을 확인할 수 있다.On the other hand, in the embodiment, even if the adhesive layer penetrates the inside of the housing, it does not spread to the light receiving area, so it can be seen that there is little change in the beam view angle before and after penetration of the adhesive layer. In addition, since the intensity of the central region does not change, it can be confirmed that there is no optical loss.
도 5는 제2 실시예에 따른 반도체 소자 패키지를 나타낸 단면도이고, 도 6 및 도 7은 제2 실시예에 따른 반도체 소자 패키지의 확산 패턴부를 나타낸 개략 단면도이다.5 is a cross-sectional view showing a semiconductor device package according to a second embodiment, and FIGS. 6 and 7 are schematic cross-sectional views showing a diffusion pattern portion of the semiconductor device package according to the second embodiment.
도 5를 참조하면, 제2 실시예에 따른 반도체 소자 패키지(100)는 기판(110) 위에 배치된 반도체 소자(120)를 포함할 수 있다. 반도체 소자(120)는 기판(110) 위에 배치되며 상기 반도체 소자(120)의 둘레에 배치된 하우징(130)을 포함할 수 있다. 반도체 소자(120) 위에 배치되며 상기 반도체 소자(120)의 이격 배치된 확산부(140)를 포함할 수 있다. 반도체 소자 패키지는 반도체 소자(120)와 대면하는 확산부(140)의 일측면에 배치되는 확산 패턴부(160)를 포함할 수 있다. 여기서, 확산 패턴부(160)의 구조를 제외하고는 제1 실시예의 반도체 소자 패키지(100)와 동일하게 구성될 수 있다. 확산 패턴부(160)의 구조를 제외한 구조의 설명은 생략한다.Referring to FIG. 5 , a semiconductor device package 100 according to the second embodiment may include a semiconductor device 120 disposed on a substrate 110 . The semiconductor device 120 may include a housing 130 disposed on the substrate 110 and disposed around the semiconductor device 120 . A diffusion part 140 disposed on the semiconductor element 120 and spaced apart from the semiconductor element 120 may be included. The semiconductor device package may include a diffusion pattern portion 160 disposed on one side of the diffusion portion 140 facing the semiconductor device 120 . Here, except for the structure of the diffusion pattern part 160, the structure may be the same as that of the semiconductor device package 100 of the first embodiment. A description of the structure except for the structure of the diffusion pattern unit 160 is omitted.
확산 패턴부(160)는 반도체 소자(120)에서 출사된 광을 확산 또는 빔 시야각을 조절할 수 있는 기능을 할 수 있다. 확산 패턴부(160)는 확산부(140)의 측면으로부터 확산부(140)의 광 입사면으로 퍼지는 접착층(150)의 침투를 방지할 수 있다. 이를 위해, 확산 패턴부(160)의 폭, 높이 및 하우징의 내측과의 이격 거리는 제1 실시예에 따른 반도체 소자 패키지의 구조를 채용할 수 있다.The diffusion pattern unit 160 may function to diffuse light emitted from the semiconductor device 120 or adjust a beam viewing angle. The diffusion pattern unit 160 may prevent penetration of the adhesive layer 150 spreading from the side surface of the diffusion unit 140 to the light incident surface of the diffusion unit 140 . To this end, the width and height of the diffusion pattern unit 160 and the separation distance from the inside of the housing may adopt the structure of the semiconductor device package according to the first embodiment.
제2 실시예에 따른 확산 패턴부(160)는 확산부(140)의 아래에 배치된 확산 플레이트(161)를 포함할 수 있다. 확산 플레이트(161)는 확산부(140)의 하부 중심 영역에 배치될 수 있다. 확산 플레이트(161)는 확산부(140)와 서로 다른 재질로 형성될 수 있다. 확산 플레이트(161)의 표면 장력은 확산부(140)의 표면 장력과 다르게 형성될 수 있다. 바람직하게는 확산부(140)의 표면 장력은 확산 플레이트(161)의 표면 장력보다 크게 형성될 수 있다. 확산부(140)로는 내부에 확산재가 포함된 글래스로 형성될 수 있다. 확산 플레이트(161)는 폴리머 재질을 포함할 수 있다. 이와 다르게, 확산 플레이트(161)는 확산부(140)의 재질과 동일하게 형성될 수도 있다.The diffusion pattern unit 160 according to the second embodiment may include a diffusion plate 161 disposed below the diffusion unit 140 . The diffusion plate 161 may be disposed in a lower central region of the diffusion unit 140 . The diffusion plate 161 may be formed of a material different from that of the diffusion part 140 . The surface tension of the diffusion plate 161 may be different from that of the diffusion part 140 . Preferably, the surface tension of the diffusion part 140 may be greater than that of the diffusion plate 161 . The diffusion unit 140 may be formed of glass containing a diffusion material therein. The diffusion plate 161 may include a polymer material. Alternatively, the diffusion plate 161 may be made of the same material as the diffusion part 140 .
확산 플레이트(161)는 측면이 확산부(140)의 하부면과 수직을 이루도록 형성될 수 있다. 이로부터 확산부(140)의 하부로 흐르는 접착층(150)은 확산 플레이트(161)의 측면에서 머무르게 되어 더 이상 퍼지지 않게 된다.The diffusion plate 161 may have a side surface perpendicular to the lower surface of the diffusion part 140 . From this, the adhesive layer 150 flowing down the diffusion part 140 stays on the side of the diffusion plate 161 and does not spread any further.
확산 패턴부(160)는 확산 플레이트(161)의 하부에 배치된 패턴층(163)을 포함할 수 있다. 패턴층(163)은 반구, 프리즘, 다각 형상을 포함할 수 있다. 패턴층(163)의 형상은 이에 한정되지 않는다. 패턴층(163)은 확산부(140)로 입사되는 광의 확산 및 시야각을 효과적으로 제어할 수 있다. 패턴층(163)은 확산 플레이트(161)와 동일한 재질로 형성될 수 있다. 이와 다르게, 패턴층(163)은 확산 플레이트(161)와 서로 다른 재질로 형성될 수 있다. 확산 플레이트(161)가 확산부(140)와 다른 표면 장력을 가지도록 형성되었기 때문에 패턴층(163)은 광의 확산 및 제어만을 수행할 수 있게 될 수 있다. 이로부터, 패턴층(163)은 확산부(140)와의 표면 장력과 관계 없이 다양한 재질로 형성될 수 있다.The diffusion pattern unit 160 may include a pattern layer 163 disposed under the diffusion plate 161 . The pattern layer 163 may have a hemisphere, prism, or polygonal shape. The shape of the pattern layer 163 is not limited thereto. The pattern layer 163 can effectively control the diffusion and viewing angle of light incident to the diffusion unit 140 . The pattern layer 163 may be formed of the same material as the diffusion plate 161 . Alternatively, the pattern layer 163 may be formed of a material different from that of the diffusion plate 161 . Since the diffusion plate 161 is formed to have a surface tension different from that of the diffusion part 140, the pattern layer 163 can only diffuse and control light. From this, the pattern layer 163 may be formed of various materials regardless of surface tension with the diffusion part 140 .
이와 다르게, 확산 플레이트(161)는 확산부(140)와 동일한 재질로 형성되고, 패턴층(163)은 확산 플레이트(161)와 서로 다른 재질로 형성될 수 있다. 확산부(140) 및 확산 플레이트(161)는 확산재를 포함된 글래스를 포함할 수 있으며, 패턴층(163)은 폴리머를 포함할 수도 있다.Alternatively, the diffusion plate 161 may be formed of the same material as the diffusion part 140, and the pattern layer 163 may be formed of a material different from that of the diffusion plate 161. The diffusion unit 140 and the diffusion plate 161 may include glass containing a diffusion material, and the pattern layer 163 may include a polymer.
도 6에 도시된 바와 같이, 확산 플레이트(161)의 높이(A1)는 패턴층(163)의 높이(A2)보다 크게 형성될 수 있다. 이러한 경우, 확산부(140)의 하부면과 수직을 이루는 확산 플레이트(161)의 측면이 길어지게 되어 접착층(150)의 진입을 효과적으로 방지할 수 있는 효과가 있다.As shown in FIG. 6 , the height A1 of the diffusion plate 161 may be greater than the height A2 of the pattern layer 163 . In this case, the side surface of the diffusion plate 161 perpendicular to the lower surface of the diffusion unit 140 becomes longer, thereby effectively preventing the adhesive layer 150 from entering.
도 7에 도시된 바와 같이, 확산 플레이트(161)의 높이(A1)는 패턴층(163)의 높이(A2)보다 작게 형성될 수 있다. 이러한 경우, 패턴층(163)의 높이를 크게 형성함으로써, 광의 시야각을 보다 효과적으로 제어할 수 있는 효과가 있다.As shown in FIG. 7 , the height A1 of the diffusion plate 161 may be smaller than the height A2 of the pattern layer 163 . In this case, by forming the height of the pattern layer 163 high, there is an effect of more effectively controlling the viewing angle of light.
도 8은 제3 실시예에 따른 반도체 소자 패키지를 나타낸 단면도이고, 도 9는 제3 실시예에 따른 반도체 소자의 확산부를 나타낸 단면도이다.8 is a cross-sectional view showing a semiconductor device package according to a third embodiment, and FIG. 9 is a cross-sectional view showing a diffusion part of a semiconductor device according to a third embodiment.
도 8을 참조하면, 제3 실시예에 따른 반도체 소자 패키지(100)는 기판(110) 위에 배치된 반도체 소자(120)를 포함할 수 있다. 반도체 소자(120)는 기판(110) 위에 배치되며 상기 반도체 소자(120)의 둘레에 배치된 하우징(130)을 포함할 수 있다. 반도체 소자 패키지(100)는 상기 하우징(130) 위에 배치되며 상기 반도체 소자(120)의 이격 배치된 확산부(140)를 포함할 수 있다. 반도체 소자 패키지(100)는 반도체 소자(120)와 대면하는 확산부(140)의 일측면에 배치되는 확산 패턴부(160)를 포함할 수 있다. Referring to FIG. 8 , a semiconductor device package 100 according to the third embodiment may include a semiconductor device 120 disposed on a substrate 110 . The semiconductor device 120 may include a housing 130 disposed on the substrate 110 and disposed around the semiconductor device 120 . The semiconductor device package 100 is disposed on the housing 130 and may include a diffusion part 140 spaced apart from the semiconductor device 120 . The semiconductor device package 100 may include a diffusion pattern portion 160 disposed on one side of the diffusion portion 140 facing the semiconductor device 120 .
확산 패턴부(160)는 발광 소자에서 출사된 광을 확산 또는 광 시야각을 조절할 수 있는 기능을 할 수 있다. 확산 패턴부(160)는 확산부의 측면으로부터 확산부의 광 입사면으로 흘러내리는 접착층의 침투를 방지할 수 있다. 이를 위해, 확산 패턴부(160)의 폭, 높이 및 하우징(130)의 내측과의 이격 거리는 제1 실시예에 따른 반도체 소자 패키지의 구조를 채용할 수 있다.The diffusion pattern unit 160 may function to diffuse light emitted from a light emitting device or adjust a viewing angle. The diffusion pattern unit 160 may prevent the penetration of the adhesive layer flowing down from the side surface of the diffusion unit to the light incident surface of the diffusion unit. To this end, the width and height of the diffusion pattern unit 160 and the separation distance from the inside of the housing 130 may adopt the structure of the semiconductor device package according to the first embodiment.
여기서, 확산부(140)를 구조를 제외하고는 제1 실시예의 반도체 소자 패키지와 동일하게 구성될 수 있다. 확산부(140)를 제외한 구조의 설명은 생략한다.Here, the structure of the diffusion unit 140 may be the same as that of the semiconductor device package of the first embodiment except for the structure. A description of the structure except for the diffusion unit 140 is omitted.
확산부(140)는 하우징(130)의 상부의 단턱부에 배치될 수 있다. 확산부(140)의 측면은 하우징(130)의 단턱부 측면과 접할 수 있다. 확산부(140)의 하부면 가장자리 영역은 하우징(130)의 상부면과 접할 수 있다. 접착층(150)은 확산부(140)의 하부면과 하우징(130)의 상부면 사이에 배치될 수 있다. 접착층(150)은 확산부(140)의 측면과 하우징(130)의 측면 사이에도 더 배치될 수 있다.The diffusion part 140 may be disposed on a stepped portion of the upper portion of the housing 130 . A side surface of the diffusion part 140 may come into contact with a side surface of the stepped part of the housing 130 . An edge region of the lower surface of the diffusion unit 140 may contact the upper surface of the housing 130 . The adhesive layer 150 may be disposed between the lower surface of the diffusion part 140 and the upper surface of the housing 130 . The adhesive layer 150 may be further disposed between the side surface of the diffusion unit 140 and the side surface of the housing 130 .
확산부(140)의 하부면에는 확산부(140)의 하부로 돌출 형성된 돌출부(141)를 더 포함할 수 있다. 이와 대응되도록 하우징(130)의 상부 표면에는 홈이 더 형성될 수 있다. 하우징(130)에 형성된 홈에는 확산부(140)의 돌출부(141)가 결합될 수 있다. The lower surface of the diffusion unit 140 may further include a protrusion 141 protruding downward from the diffusion unit 140 . Correspondingly, a groove may be further formed on the upper surface of the housing 130 . The protruding part 141 of the diffusion part 140 may be coupled to the groove formed in the housing 130 .
돌출부(141)는 접착층(150)이 확산층(140)의 하부면을 흐르는 것을 억제할 수 있다. 보다 효과적으로 접착층(150)의 흐름을 막기 위해 돌출부(141)는 높이는 접착층(150)의 높이보다 높게 형성될 수 있다. The protruding portion 141 may suppress the flow of the adhesive layer 150 on the lower surface of the diffusion layer 140 . In order to more effectively block the flow of the adhesive layer 150, the height of the protruding portion 141 may be higher than that of the adhesive layer 150.
도 9에 도시된 바와 같이, 돌출부(141)는 확산층(140)의 하부면을 따라 원형의 띠 형상으로 형성될 수 있다. 이와 다르게, 돌출부(141)는 다수개로 분할되어 형성될 수 있다.As shown in FIG. 9 , the protrusion 141 may be formed in a circular band shape along the lower surface of the diffusion layer 140 . Alternatively, the protrusion 141 may be formed by being divided into multiple pieces.
상기에서는 확산부의 하부에 돌출부를 형성하고, 하우징의 상부면에 홈을 형성하였지만, 이에 한정되지 않는다. 하우징의 상부면에 돌출부를 형성하고, 이와 대응하는 확산부의 하부면에 홈을 형성할 수도 있다.In the above, a protrusion is formed on the lower part of the diffusion part and a groove is formed on the upper surface of the housing, but it is not limited thereto. Protrusions may be formed on the upper surface of the housing, and grooves may be formed on the lower surface of the diffusion part corresponding thereto.
도 10은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 11은 도 10에 도시된 반도체 소자의 E-E 선에 따른 단면도이다.FIG. 10 is a plan view illustrating a semiconductor device according to an exemplary embodiment, and FIG. 11 is a cross-sectional view of the semiconductor device shown in FIG. 10 taken along line E-E.
실시 예에 따른 반도체 소자(1100)는, 도 10 및 도 11에 도시된 바와 같이, 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자일 수 있다.As shown in FIGS. 10 and 11 , the semiconductor device 1100 according to the embodiment may be a vertical cavity surface emitting laser (VCSEL) semiconductor device.
실시 예에 따른 반도체 소자(1100)는, 발광구조물(1110), 제1 전극(1120), 제2 전극(1160)을 포함할 수 있다.The semiconductor device 1100 according to the embodiment may include a light emitting structure 1110 , a first electrode 1120 , and a second electrode 1160 .
상기 제1 전극(1120)은 접착층(1121), 기판(1123), 제1 도전층(1125)을 포함할 수 있다.The first electrode 1120 may include an adhesive layer 1121 , a substrate 1123 , and a first conductive layer 1125 .
상기 접착층(1121)은 유테틱 본딩이 가능한 물질을 포함할 수 있다. 예를 들어, 상기 접착층(1121)은 AuSn, NiSn 또는 InAu 중 적어도 하나를 포함할 수 있다.The adhesive layer 1121 may include a material capable of eutectic bonding. For example, the adhesive layer 1121 may include at least one of AuSn, NiSn, and InAu.
상기 기판(1123)은 전도성 기핀으로 제공될 수 있다. 상기 기판(1123)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, AlN, GaAs, ZnO, SiC 등)를 포함하는 전도성 물질 중에서 선택된 적어도 하나로 제공될 수 있다. 상기 기판(1123)은 다른 예로서, 전도성 시트로 제공될 수 있다. The substrate 1123 may be provided as a conductive pin. The substrate 1123 may be copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), a carrier wafer (eg, Si, Ge, AlN, GaAs, ZnO, SiC, etc.) may be provided with at least one selected from among conductive materials. As another example, the substrate 1123 may be provided as a conductive sheet.
한편, 상기 기판(1123)이 GaAs와 같은 적절한 캐리어 웨이퍼로 제공될 경우, 상기 기판(1123)에서 상기 발광구조물(110)이 성장될 수 있다. 이와 같은 경우에, 상기 접착층(1121)은 생략될 수 있다.Meanwhile, when the substrate 1123 is provided with an appropriate carrier wafer such as GaAs, the light emitting structure 110 may be grown on the substrate 1123 . In this case, the adhesive layer 1121 may be omitted.
상기 제1 도전층(1125)은 상기 기판(1123) 아래에 배치될 수 있다. 상기 제1 도전층(1125)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택되어 단층 또는 다층으로 제공될 수 있다.The first conductive layer 1125 may be disposed below the substrate 1123 . The first conductive layer 1125 is a single layer selected from Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, and Au and optional alloys thereof. Alternatively, it may be provided in multiple layers.
상기 발광구조물(1110)은 제1 전극(1120) 상에 배치된 제1 반도체층(1111), 활성층(1113), 애퍼쳐층(1114), 제2 반도체층(1115)을 포함할 수 있다. 상기 발광구조물(1110)은 복수의 화합물 반도체층으로 성장될 수 있다. 상기 복수의 화합물 반도체층은 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성될 수 있다.The light emitting structure 1110 may include a first semiconductor layer 1111, an active layer 1113, an aperture layer 1114, and a second semiconductor layer 1115 disposed on the first electrode 1120. The light emitting structure 1110 may be grown as a plurality of compound semiconductor layers. The plurality of compound semiconductor layers are formed by electron beam evaporation, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal vapor deposition (MOCVD) organic chemical vapor deposition) and the like.
상기 제1 반도체층(1111)은 제1 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 제1 반도체층(1111)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제1 반도체층(1111)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 물질로 제공될 수 있다. 상기 제1 반도체층(1111)은 제1 도전형의 도펀트 예컨대, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1 반도체층(1111)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR(Distributed Bragg Reflector)일 수 있다.The first semiconductor layer 1111 may be provided with at least one of group 3-5 or group 2-6 compound semiconductors doped with a dopant of the first conductivity type. For example, the first semiconductor layer 1111 may be one of a group including GaAs, GaAl, InP, InAs, and GaP. The first semiconductor layer 1111 may be provided with, for example, a semiconductor material having a composition formula of AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x). The first semiconductor layer 1111 may be an n-type semiconductor layer doped with a dopant of a first conductivity type, for example, an n-type dopant such as Si, Ge, Sn, Se, or Te. The first semiconductor layer 1111 may be a Distributed Bragg Reflector (DBR) having a thickness of λ/4n by alternately disposing different semiconductor layers.
상기 활성층(1113)은 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 활성층(1113)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 활성층(1113)은 다중 우물 구조로 구현된 경우, 상기 활성층(1113)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있다. 상기 복수의 우물층은 예컨대, InpGa1-pAs(0≤p≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 상기 장벽층은 예컨대, InqGa1-qAs(0≤q≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다.The active layer 1113 may be provided with at least one of group 3-5 or group 2-6 compound semiconductors. For example, the active layer 1113 may be one of a group including GaAs, GaAl, InP, InAs, and GaP. When the active layer 1113 is implemented as a multi-well structure, the active layer 1113 may include a plurality of well layers and a plurality of barrier layers alternately disposed. The plurality of well layers may be provided with, for example, a semiconductor material having a composition formula of InpGa1-pAs (0≤p≤1). The barrier layer may be formed of, for example, a semiconductor material having a composition formula of InqGa1-qAs (0≤q≤1).
상기 애퍼쳐층(1114)은 상기 활성층(1113) 상에 배치될 수 있다. 상기 애퍼쳐층(1114)은 중심부에 원형의 개구부가 포함될 수 있다. 상기 애퍼쳐층(1114)은 활성층(1113)의 중심부로 전류가 집중되도록 전류이동을 제한하는 기능을 포함할 수 있다. 즉, 상기 애퍼쳐층(1114)은 공진 파장을 조정하고, 활성층(1113)으로부터 수직 방향으로 발광하는 빔 각을 조절 할 수 있다. 상기 애퍼쳐층(1114)은 SiO2 또는 Al2O3와 같은 절연 물질을 포함할 수 있다. 또한, 상기 애퍼쳐층(1114)은 상기 활성층(1113), 제1 및 제2 반도체층(1111, 1115)보다 높은 밴드 갭을 가질 수 있다.The aperture layer 1114 may be disposed on the active layer 1113 . The aperture layer 1114 may include a circular opening at its center. The aperture layer 1114 may include a function of limiting current movement so that current is concentrated in the center of the active layer 1113 . That is, the aperture layer 1114 can adjust the resonant wavelength and adjust the angle of a beam emitted from the active layer 1113 in a vertical direction. The aperture layer 1114 may include an insulating material such as SiO2 or Al2O3. In addition, the aperture layer 1114 may have a higher band gap than the active layer 1113 and the first and second semiconductor layers 1111 and 1115 .
상기 제2 반도체층(1115)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 제공될 수 있다. 예컨대 상기 제2 반도체층(1115)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제2 반도체층(1115)은 예컨대, AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 반도체층(1115)은 제2 도전형의 도펀트 예컨대, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2 반도체층(1115)은 서로 다른 반도체층을 교대로 배치하여 λ/4n 두께를 갖는 DBR일 수 있다. 상기 제2 반도체층(1115)은 상기 제1 반도체층(1111) 보다 낮은 반사율을 포함할 수 있다. 예컨대 상기 제1 및 제2 반도체층(1111, 1115)은 90% 이상의 반사율에 의해 수직 방향으로 공진 캐비티를 형성할 수 있다. 이때, 광은 상기 제1 반도체층(1111)의 반사율보다 낮은 상기 제2 반도체층(1115)을 통해서 외부로 방출될 수 있다.The second semiconductor layer 1115 may be provided with at least one of group 3-5 or group 2-6 compound semiconductors doped with a second conductivity type dopant. For example, the second semiconductor layer 1115 may be one of a group including GaAs, GaAl, InP, InAs, and GaP. The second semiconductor layer 1115 may be formed of, for example, a semiconductor material having a composition formula of AlxGa1-xAs(0<x<1)/AlyGa1-yAs(0<y<1)(y<x). The second semiconductor layer 1115 may be a p-type semiconductor layer having a dopant of a second conductivity type, for example, a p-type dopant such as Mg, Zn, Ca, Sr, or Ba. The second semiconductor layer 1115 may be a DBR having a thickness of λ/4n by alternately disposing different semiconductor layers. The second semiconductor layer 1115 may have a lower reflectance than the first semiconductor layer 1111 . For example, the first and second semiconductor layers 1111 and 1115 may form a resonance cavity in a vertical direction by having a reflectance of 90% or more. In this case, light may be emitted to the outside through the second semiconductor layer 1115 having a reflectivity lower than that of the first semiconductor layer 1111 .
실시 예의 반도체 소자(1100)는 발광구조물(1110) 상에 제공된 제2 도전층(1140)을 포함할 수 있다. 상기 제2 도전층(1140)은 제2 반도체층(1115) 상에 배치되고, 발광영역(EA)의 가장자리를 따라 배치될 수 있다. 상기 제2 도전층(1140)은 상부 방향에서 보았을 때 원형 링 타입일 수 있다. 상기 제2 도전층(1140)은 오믹 접촉 기능을 포함할 수 있다. 상기 제2 도전층(1140)은 제2 도전형의 도펀트가 도핑된 3족-5족 또는 2족-6족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 예컨대 상기 제2 도전층(1140)은 GaAs, GaAl, InP, InAs, GaP를 포함하는 그룹 중 하나일 수 있다. 상기 제2 도전층(1140)은 제2 도전형의 도펀트 예컨대, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 갖는 p형 반도체층일 수 있다.The semiconductor device 1100 of the embodiment may include a second conductive layer 1140 provided on the light emitting structure 1110 . The second conductive layer 1140 may be disposed on the second semiconductor layer 1115 and may be disposed along an edge of the emission area EA. The second conductive layer 1140 may have a circular ring type when viewed from an upper direction. The second conductive layer 1140 may have an ohmic contact function. The second conductive layer 1140 may be implemented with at least one of group 3-5 or group 2-6 compound semiconductors doped with a dopant of the second conductivity type. For example, the second conductive layer 1140 may be one of a group including GaAs, GaAl, InP, InAs, and GaP. The second conductive layer 1140 may be a p-type semiconductor layer having a dopant of the second conductivity type, for example, a p-type dopant such as Mg, Zn, Ca, Sr, or Ba.
실시 예의 반도체 소자(1100)는 발광구조물(1110) 상에 제공된 보호층(1150)을 포함할 수 있다. 상기 보호층(1150)은 상기 제2 반도체층(1115) 상에 배치될 수 있다. 상기 보호층(1150)은 상기 발광영역(EA)과 수직 방향으로 중첩될 수 있다.The semiconductor device 1100 of the embodiment may include a protective layer 1150 provided on the light emitting structure 1110 . The protective layer 1150 may be disposed on the second semiconductor layer 1115 . The protective layer 1150 may overlap the light emitting area EA in a vertical direction.
실시 예의 반도체 소자(1100)는 절연층(1130)을 포함할 수 있다. 상기 절연층(1130)은 상기 발광구조물(1110) 상에 배치될 수 있다. 상기 절연층(1130)은 Al, Cr, Si, Ti, Zn, Zr를 포함하는 그룹 중에서 선택된 물질의 산화물, 질화물, 불화물, 황화물 등 절연물질 또는 절연성 수지를 포함할 수 있다. 상기 절연층(1130)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 제공될 수 있다. 상기 절연층(1130)은 단층 또는 다층으로 제공될 수 있다.The semiconductor device 1100 of the embodiment may include an insulating layer 1130 . The insulating layer 1130 may be disposed on the light emitting structure 1110 . The insulating layer 1130 may include an insulating material or an insulating resin, such as an oxide, nitride, fluoride, or sulfide of a material selected from a group including Al, Cr, Si, Ti, Zn, and Zr. The insulating layer 1130 may be provided with at least one material selected from a group including, for example, SiO2, Si3N4, Al2O3, and TiO2. The insulating layer 1130 may be provided in a single layer or multiple layers.
상기 제2 전극(1160)은 상기 제2 도전층(1140) 및 상기 절연층(1130) 상에 배치될 수 있다. 상기 제2 전극(1160)은 상기 제2 도전층(1140)과 전기적으로 연결될 수 있다. 상기 제2 전극(1160)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Au를 포함하는 그룹 중에서 선택된 단일 물질 또는 이들의 합금으로 제공될 수 있다. 또한, 상기 제2 전극(1160)은 단층 또는 다층으로 제공될 수 있다.The second electrode 1160 may be disposed on the second conductive layer 1140 and the insulating layer 1130 . The second electrode 1160 may be electrically connected to the second conductive layer 1140 . The second electrode 1160 is a single material selected from the group including Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Au, or a material thereof. may be provided as an alloy. In addition, the second electrode 1160 may be provided in a single layer or multiple layers.
한편, 이상에서 설명된 실시 예에 따른 반도체 소자 패키지는 근접 센서, 자동 초점 장치 등에 적용될 수 있다. 예컨대, 실시 예에 따른 자동 초점 장치는 빛을 발광하는 발광부와 빛을 수광하는 수광부를 포함할 수 있다. 상기 발광부의 예로서 도 1 내지 도 9를 참조하여 설명된 반도체 소자 패키지 중에서 적어도 하나가 적용될 수 있다. 상기 수광부의 예로서 포토 다이오드가 적용될 수 있다. 상기 수광부는 상기 발광부에서 방출된 빛이 물체에서 반사되는 빛을 입사 받을 수 있다.Meanwhile, the semiconductor device package according to the embodiment described above may be applied to a proximity sensor, an autofocus device, and the like. For example, an autofocus device according to an embodiment may include a light emitting unit emitting light and a light receiving unit receiving light. As an example of the light emitting unit, at least one of the semiconductor device packages described with reference to FIGS. 1 to 9 may be applied. As an example of the light receiving unit, a photodiode may be applied. The light receiving unit may receive light emitted from the light emitting unit and reflected from an object.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the embodiments above are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, etc. illustrated in each embodiment can be combined or modified with respect to other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to these combinations and variations should be interpreted as being included in the scope of the embodiments.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above has been described centering on the embodiment, this is only an example and is not intended to limit the embodiment, and those skilled in the art to which the embodiment belongs may find various things not exemplified above to the extent that they do not deviate from the essential characteristics of the present embodiment. It will be appreciated that variations and applications of branches are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these modifications and applications should be interpreted as being included in the scope of the embodiments set forth in the appended claims.
100 반도체 소자 패키지
110: 기판
120: 반도체 소자
130: 하우징
140: 확산부
150: 접착층
160: 확산 패턴부100 semiconductor device package
110: substrate
120: semiconductor element
130: housing
140: diffusion unit
150: adhesive layer
160: diffusion pattern unit
Claims (9)
상기 기판 위에 배치된 반도체 소자;
상기 기판 상에서 상기 반도체 소자 둘레에 배치되고, 상부면에 형성된 단턱부를 포함하는 하우징;
상기 하우징의 상기 단턱부 상에 배치되며, 상기 반도체 소자와 이격 배치된 확산부;
상기 반도체 소자와 대면하는 상기 확산부의 하부에 배치되는 확산 패턴부; 및
상기 하우징의 단턱부와 상기 확산부 사이에 배치되는 접착층;을 포함하고,
상기 하우징은 상기 확산부의 측면을 둘러싸도록 배치되고,
상기 확산부는 상기 확산부의 하부면으로부터 돌출된 돌출부를 포함하고,
상기 돌출부의 높이는 상기 접착층의 높이보다 크고,
상기 돌출부의 하면은 상기 접착층의 하면보다 하부에 배치되는 반도체 소자 패키지.Board;
a semiconductor device disposed on the substrate;
a housing disposed around the semiconductor device on the substrate and including a stepped portion formed on an upper surface of the housing;
a diffusion part disposed on the stepped part of the housing and spaced apart from the semiconductor element;
a diffusion pattern part disposed below the diffusion part facing the semiconductor element; and
An adhesive layer disposed between the stepped portion of the housing and the diffusion portion,
The housing is disposed to surround a side surface of the diffusion part,
The diffusion part includes a protrusion protruding from a lower surface of the diffusion part,
The height of the protrusion is greater than the height of the adhesive layer,
A lower surface of the protruding portion is disposed lower than a lower surface of the adhesive layer.
상기 확산 패턴부는 상기 확산부 하부에 배치되는 확산 플레이트 및 상기 확산 플레이트 하부에 배치되는 패턴층을 포함하는 반도체 소자 패키지.According to claim 1,
The diffusion pattern part includes a diffusion plate disposed below the diffusion part and a pattern layer disposed below the diffusion plate.
상기 확산 플레이트의 높이는 상기 패턴층의 높이보다 크거나 작은 반도체 소자 패키지.According to claim 2,
A height of the diffusion plate is greater than or less than a height of the pattern layer.
상기 패턴층은 반구, 프리즘, 다각 형상을 갖는 반도체 소자 패키지.According to claim 2,
The semiconductor device package wherein the pattern layer has a hemisphere, prism, or polygonal shape.
상기 확산 패턴부의 높이는 50㎛ 초과이고 상기 반도체 소자와 상기 확산부 사이의 거리의 1/2 미만인 반도체 소자 패키지.According to claim 1,
The semiconductor device package of claim 1 , wherein a height of the diffusion pattern portion is greater than 50 μm and less than 1/2 of a distance between the semiconductor device and the diffusion portion.
상기 확산부는 상기 반도체 소자와 마주보는 상기 확산부의 하부면에 형성된 무반사층을 포함하는 반도체 소자 패키지.According to claim 1,
The semiconductor device package of claim 1 , wherein the diffusion portion includes an anti-reflective layer formed on a lower surface of the diffusion portion facing the semiconductor device.
상기 접착층은 상기 확산부의 하부면을 따라 상기 확산 패턴부의 측면과 접하는 반도체 소자 패키지.According to any one of claims 1 to 6,
The adhesive layer contacts a side surface of the diffusion pattern part along a lower surface of the diffusion part.
상기 하우징은 상기 단턱부의 상부면에 형성된 홈을 포함하고,
상기 확산부의 돌출부는 상기 단턱부의 홈과 결합하는 반도체 소자 패키지.According to claim 1,
The housing includes a groove formed on an upper surface of the stepped portion,
The semiconductor device package of claim 1 , wherein the protruding portion of the diffusion unit is coupled to the groove of the stepped portion.
상기 접착층은 상기 돌출부를 감싸도록 배치되고,
상기 돌출부는 상기 확산부의 하부면을 따라 띠 형상으로 형성되는
반도체 소자 패키지.
According to claim 8,
The adhesive layer is disposed to surround the protrusion,
The protruding portion is formed in a band shape along the lower surface of the diffusion portion.
Semiconductor device package.
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