KR102568598B1 - Cmos 이미지 센서들을 위한 적층 구조물 - Google Patents
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Abstract
일부 실시예들이 이미지 센서에 관한 것이다. 이미지 센서는 화소 영역과 주변 영역을 포함하는 반도체 기판을 포함한다. 후면 격리 구조물이 반도체 기판의 후면 내로 연장되고 화소 영역을 측방으로 둘러싼다. 후면 격리 구조물은 금속 코어를 포함하고, 유전체 라이너가 반도체 기판으로부터 금속 코어를 분리한다. 도전성 피처가 반도체 기판의 전면에 배치된다. 기판 관통 비아가 도전성 피처와 접촉하도록 반도체 기판의 후면으로부터 주변 영역을 통하여 연장된다. 기판 관통 비아는 후면 격리 구조물로부터 측방으로 오프셋된다. 도전성 브리지가 반도체 기판의 후면 밑에 배치되고 후면 격리 구조물의 금속 코어를 기판 관통 비아에 전기적으로 커플링시킨다.
Description
관련 출원에 대한 참조
본 출원은 2021년 1월 27일자로 출원된 미국 가출원 제63/142,029호를 우선권 주장하며, 그 내용들은 그 전부가 참조로 본 명세서에 포함된다.
이미지 센서들을 갖는 집적 회로들(Integrated circuits, IC)은, 예를 들어 카메라들과 셀 전화기들과 같은 광범위한 현대의 전자 디바이스들에서 사용된다. 상보성 금속산화물 반도체(complementary metal-oxide semiconductor, CMOS) 디바이스들은 인기 있는 IC 이미지 센서들이 되었다. 전하 결합 소자들(charge-coupled devices, CCD)과 비교하여, CMOS 이미지 센서들은 저 소비 전력, 작은 사이즈, 빠른 데이터 프로세싱, 데이터의 직접 출력, 및 낮은 제조 비용으로 인해 점점 더 선호되고 있다. IC의 사이즈가 축소됨에 따라, CMOS 디바이스들에서의 작은 화소 사이즈들이 바람직하다. 화소 사이즈들이 더 작으면, 고유 해법들이 작은 CMOS 화소 사이즈들의 성능을 개선할 수 있는 화소들 사이의 크로스토크가 염려될 수 있다.
본 개시의 양태들은 다음의 상세한 설명으로부터 첨부 도면들과 함께 읽을 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처(feature)들이 축척대로 그려지지 않았음에 주의한다. 사실, 다양한 피처들의 치수들은 논의의 명료화를 위해 자의적으로 확대되거나 또는 축소될 수도 있다.
도 1은 주변 영역에 커플링되어 화소 어레이 영역을 음으로 바이어싱하도록 구성되는 음의 바이어스 회로를 포함하는 음의 바이어스 회로를 예시한다.
도 2는 도 1 및 도 2에서 절단선 A-A' 및 B-B'에 의해 나타낸 바와 같은 도 1의 이미지 센서의 일부 실시예들의 평면도를 도시한다.
도 3은 도 1 및 도 3에서 절단선 C-C' 및 D-D'에 의해 나타낸 바와 같은 도 1의 이미지 센서의 일부 실시예들의 평면도를 도시한다.
도 4a는 오프셋된 후면(backside) 도전성 트레이스를 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 4b는 불규칙한 유전체 층을 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 4c는 오프셋된 후면 도전성 트레이스 및 불규칙한 유전체 층을 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 5는 도 4a 및 도 5의 절단선 C-C' 및 D-D'에 의해 나타낸 바와 같은 도 4a의 이미지 센서의 일부 실시예들의 평면도를 도시한다.
도 6a는 분리층을 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 6b는 분리층 및 후면 분리 트레이스를 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 7은 도 6a 및 도 7의 절단선 C-C' 및 D-D'에 의해 나타낸 바와 같은 도 6a의 이미지 센서의 일부 실시예들의 평면도를 도시한다.
도 8 및 도 9는 금속 코어에 대한 후면 도전성 트레이스의 상이한 가능한 오프셋들을 예시하는 도 1, 도 5, 및 도 6의 이미지 센서들의 대체 실시예들의 평면도들을 도시한다.
도 10은 광검출기의 상세한 뷰를 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 11 내지 도 29는 음의 바이어스 회로가 주변 영역에 커플링되어 화소 어레이 영역을 음으로 바이어싱하도록 구성되는 이미지 센서를 형성하는 방법들의 일부 실시예들의 단면도 및 평면도들을 도시한다.
도 30은 주변 영역에 커플링되어 화소 어레이 영역을 음으로 바이어싱하도록 구성되는 음의 바이어스 회로를 포함하는 이미지 센서를 형성하는 방법의 일부 실시예들의 흐름도를 도시한다.
도 1은 주변 영역에 커플링되어 화소 어레이 영역을 음으로 바이어싱하도록 구성되는 음의 바이어스 회로를 포함하는 음의 바이어스 회로를 예시한다.
도 2는 도 1 및 도 2에서 절단선 A-A' 및 B-B'에 의해 나타낸 바와 같은 도 1의 이미지 센서의 일부 실시예들의 평면도를 도시한다.
도 3은 도 1 및 도 3에서 절단선 C-C' 및 D-D'에 의해 나타낸 바와 같은 도 1의 이미지 센서의 일부 실시예들의 평면도를 도시한다.
도 4a는 오프셋된 후면(backside) 도전성 트레이스를 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 4b는 불규칙한 유전체 층을 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 4c는 오프셋된 후면 도전성 트레이스 및 불규칙한 유전체 층을 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 5는 도 4a 및 도 5의 절단선 C-C' 및 D-D'에 의해 나타낸 바와 같은 도 4a의 이미지 센서의 일부 실시예들의 평면도를 도시한다.
도 6a는 분리층을 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 6b는 분리층 및 후면 분리 트레이스를 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 7은 도 6a 및 도 7의 절단선 C-C' 및 D-D'에 의해 나타낸 바와 같은 도 6a의 이미지 센서의 일부 실시예들의 평면도를 도시한다.
도 8 및 도 9는 금속 코어에 대한 후면 도전성 트레이스의 상이한 가능한 오프셋들을 예시하는 도 1, 도 5, 및 도 6의 이미지 센서들의 대체 실시예들의 평면도들을 도시한다.
도 10은 광검출기의 상세한 뷰를 포함하는 이미지 센서의 일부 실시예들의 단면도를 도시한다.
도 11 내지 도 29는 음의 바이어스 회로가 주변 영역에 커플링되어 화소 어레이 영역을 음으로 바이어싱하도록 구성되는 이미지 센서를 형성하는 방법들의 일부 실시예들의 단면도 및 평면도들을 도시한다.
도 30은 주변 영역에 커플링되어 화소 어레이 영역을 음으로 바이어싱하도록 구성되는 음의 바이어스 회로를 포함하는 이미지 센서를 형성하는 방법의 일부 실시예들의 흐름도를 도시한다.
다음의 개시내용은 제공된 발명의 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시를 단순화하는 컴포넌트들 및 배열체들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉으로 형성되는 실시예들을 포함할 수도 있고 추가적인 피처들이 제1 및 제2 피처들 사이에 형성될 수도 있는 실시예들을 또한 포함할 수도 있어서, 제1 및 제2 피처들은 직접 접촉되지 않을 수도 있다. 덧붙여서, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료화 목적을 위한 것이고 그것 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
게다가, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같은 하나의 엘리먼트 또는 피처의 다른 엘리먼트(들) 또는 피처(들)에 대한 관계를 설명하기 위한 설명 편의를 위해 본 개시내용에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향 외에도 사용 또는 작업 시의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될 (90 도 회전될 또는 다른 배향들에 있을) 수도 있고 본 개시에서 사용되는 공간적으로 상대적인 디스크립터들이 그에 따라 해석될 수도 있다.
일부 이미지 센서들은 반도체 기판을 포함하며 반도체 기판 내에 광검출기들의 어레이 및 후면 격리 구조물이 배열된다. 후면 격리 구조물은 정사각형 또는 링 형상 그리드 세그먼트들의 외부 에지들이 서로 인접하여 격리 그리드를 구성하는 그들 정사각형 또는 링 형상 그리드 세그먼트들로 만들어지는 격리 그리드를 형성한다. 각각의 그리드 세그먼트는 광검출기 어레이의 하나 이상의 광검출기들을 측방으로 둘러싸고, 하나 이상의 광검출기들 및 인접한 광검출기들 사이의 크로스토크를 감소시킨다. 따라서, 후면 격리 구조물은 광검출기 어레이의 제1 광검출기를 향해 진행되는 광자들이 광검출기 어레이의 제2 광검출기로 이동하고 그 제2 광검출기에 의해 흡수되며/감지되는 것을 방지함으로써 크로스토크를 감소시킨다. 그러나, 연관된 광검출기들 및 격리 그리드가 사이즈가 감소함에 따라, 광검출기들 사이의 크로스토크는 증가할 수 있고 광검출기들의 양자 효율(quantum efficiency)이 감소할 수 있다.
감소된 격리 그리드 사이즈들로 이미지 센서들의 성능을 개선하는 것에 대한 하나의 접근법이 화소 어레이 영역에서의 격리 구조물을 음으로 바이어싱하는 것이다. 일부 실시예들에서, 이미지 센서는 광검출기들 및 후면 격리 구조물을 포함하는 화소 어레이 영역, 뿐만 아니라 후면 격리 구조물에 커플링되는 음의 바이어스 회로를 포함하는 주변 영역으로 형성될 수도 있다. 이와 같이, 이미지 센서는, 후면 격리 구조물로부터 측방으로 오프셋되고 주변 영역에서 반도체 기판의 후면을 통해 연장되는 기판 관통 비아를 포함한다. 도전성 피처가 반도체 기판의 전면(front side)에 배치되어 기판 관통 비아와 접촉한다. 반도체 기판 내에 배치된 후면 연결 구조물이 화소 어레이 영역 및 주변 영역 둘 다를 가로질러 연장하고 후면 격리 구조물에 전기적으로 커플링된다. 반도체 기판의 후면 밑에 배치된 도전성 브리지가 후면 격리 구조물을 기판 관통 비아에 전기적으로 커플링시킨다. 음의 바이어스 회로가 도전성 피처 및 반도체 기판에 커플링되고 도전성 피처를 통해 후면 격리 구조물에 음의 바이어스를 인가하도록 구성된다.
음의 바이어스가 후면 격리 구조물에 인가될 때, 반도체 기판 내의 후면 격리 구조물에 인접한 전자 홀들의 수는 바이어스 없는 구성에 비해 감소된다. 이와 같이, 후면 격리 구조물의 대향하는 측면들 상의 반도체 기판의 전기 컨덕턴스는 음의 바이어스 구성이 바이어스 없는 구성에 비해 감소된다. 전기 컨덕턴스의 감소는 광검출기들 사이의 크로스토크 감소와 광검출기들의 양자 효율의 증가를 초래할 수 있다. 이미지 센서의 감지 성능은 개선되고 이미지 센서로부터 생성되는 이미지들의 신뢰도 및/또는 정확도는 개선된다.
도 1은 이미지 센서의 주변 영역(138)에 커플링되는 음의 바이어스 회로(134)를 포함하는 이미지 센서(100)의 일부 실시예들의 단면도를 도시한다. 음의 바이어스 회로(134)는 이미지 센서의 화소 어레이 영역(135)을 음으로 바이어싱하도록 구성된다.
이미지 센서(100)는 반도체 기판(110)을 포함하며 반도체 기판은 적어도 하나의 화소 영역(136)을 포함하는 화소 어레이 영역(135)과 화소 어레이 영역(135)으로부터 측방으로 오프셋된 주변 영역(138)을 포함한다. 일부 실시예들에서, 반도체 기판(110)은 임의의 유형의 반도체 바디(예컨대, 단결정 실리콘/CMOS 벌크, 실리콘-게르마늄(SeGe), SOI(silicon on insulator) 등)를 포함하며 그리고/또는 제1 도핑 유형(예컨대, P형 도핑)을 갖는다. 제1 유전체 층(102)이 반도체 기판(110)의 전면 전체에 걸쳐 배치된다. 제2 유전체 층(106)은 반도체 기판(110)으로부터 제1 유전체 층(102)을 분리한다. 제3 유전체 층(116)이 반도체 기판(110)의 후면 전체에 걸쳐 배치된다. 제1, 제2, 및 제3 유전체 층들(102, 106, 116)은, 예를 들어, 실리콘 이산화물, 탄탈룸 산화물, 유전체, 저-k 유전체, 다른 적합한 산화물 또는 유전체와 같은 산화물일 수도 있거나 또는 그러한 산화물을 포함할 수도 있다.
광검출기들(112)이 반도체 기판(110)에서 제2 유전체 층(106)과 제3 유전체 층(116) 사이에 배치된다. 광검출기들(112)은 전자기 방사(예컨대, 광자들)를 전기 신호들로 변환하도록 구성된다. 예를 들어, 광검출기들(112)은 전자기 방사로부터 전자-홀 쌍들을 생성할 수도 있다. 광검출기들(112)은 제1 도핑 유형과는 반대인 제2 도핑 유형(예컨대, n형 도핑)을 포함한다. 일부 실시예들에서, 제1 도핑 유형은 p형이고 제2 도핑 유형은 n형이거나, 또는 반대의 경우도 마찬가지이다.
뒷면 격리 구조물(115)이 반도체 기판(110)의 후면 내로 연장되고 화소 어레이 영역(135)과 화소 어레이 영역(135) 내의 개별 화소 영역들을 측방으로 둘러싼다. 후면 격리 구조물(115)은 제1 유전체 라이너(114), 금속 코어(124), 및 제1 유전체 라이너(114)를 금속 코어(124)로부터 분리시키는 제2 유전체 라이너(118)를 포함한다. 제1 유전체 라이너(114)는 반도체 기판(110)의 측벽들과 접촉한다. 금속 코어(124)와 제2 유전체 라이너(118)는 제3 유전체 층(116)을 통해 추가로 연장된다. 제2 유전체 라이너(118)는 금속 코어(124)의 측벽들 및 전면 표면을 따라 연장되고, 반도체 기판(110)의 후면을 통해 제3 유전체 층(116)의 후면 표면까지 추가로 연장된다. 제1 유전체 라이너(114)는 제2 유전체 라이너(118)의 측벽들 및 전면 표면을 따라 연장되고, 반도체 기판(110)을 통해 반도체 기판(110)의 후면 표면까지 추가로 연장된다. 제1 유전체 라이너(114)와 제2 유전체 라이너(118)는, 예를 들어, 산화물, 금속 산화물, 알루미늄 산화물, 하프늄 산화물, 고-k 유전체, 저-k 유전체 등일 수도 있거나 또는 그러한 것을 포함할 수도 있다.
뒷면 격리 구조물(115)의 상부면은 STI(shallow trench isolation) 구조물(108)에 의해 반도체 기판의 전면으로부터 분리된다. STI 구조물(108)은 제1 유전체 라이너(114)의 상부 표면을 가로질러 연장되고 제1 유전체 라이너(114)의 대향하는 측벽들을 따라 연속적으로 연장된다. STI 구조물(108)은, 예를 들어, 유전체 재료(예컨대, 실리콘 이산화물), 저-k 유전체 등일 수도 있거나 또는 그러한 것을 포함할 수도 있다.
반도체 디바이스(104)가 제2 유전체 층(106)에 배치되며, 반도체 기판(110)의 전면으로 돌출하고, 광검출기(112)에 커플링된다. 일부 실시예들에서, 반도체 디바이스(104)는, 예를 들어, 전송 트랜지스터일 수도 있다. 게이트 전극(152)이 반도체 기판(110)의 전면에 배치되고, 게이트 유전체(150)가 반도체 기판(110)으로부터 게이트 전극(152)을 분리시킨다. 반도체 디바이스(104)는 (예컨대, 입사 방사 흡수를 통해) 축적된 전하를 광검출기(112)로부터 소스/드레인(151)으로 전달하기 위해 광검출기(112)와 부동 확산(floating diffusion) 노드에 해당하는 소스/드레인 영역(151) 사이에 도전성 채널을 선택적으로 형성할 수도 있다. 일부 실시예들에서, 게이트 전극(152)은, 예를 들어, 폴리실리콘, 알루미늄, 구리 등을 포함할 수도 있다. 추가 실시예들에서, 게이트 유전체(150)는, 예를 들어, 산화물, 고-k 유전체 등을 포함할 수도 있다.
컬러 필터 층(120)이 제2 유전체 층(118)의 후면 상에 배치되고, 제4 유전체 층(122)이 컬러 필터 층(120)의 후면 상에 배치된다. 복수의 마이크로렌즈들(144)이 제4 유전체 층(122)의 후면 상에 배치된다. 예를 들어, 제4 유전체 층(122)은, 예를 들어 저-k 유전체 또는 실리콘 이산화물과 같은 유전체일 수도 있다. 복수의 마이크로렌즈들은, 예를 들어, 마이크로 렌지 재료, 이를테면 유리일 수도 있다.
기판 관통 비아(130)가 주변 영역(138) 내의 후면 격리 구조물(115)로부터 측방으로 오프셋되고, 후면의 제3 유전체 층(116), 제2 유전체 라이너(118), 제1 유전체 라이너(114), 반도체 기판(110), 제2 유전체 층(106)을 통해 제1 유전체 층(102) 내로 연장된다. 비아 STI(shallow trench isolation) 구조물(148)이 제2 유전체 층(106)의 후면 표면으로부터 반도체 기판(110) 내로 연장되고 기판 관통 비아(130)를 측방으로 둘러싼다. 관통 유전체 라이너(132)가 제3 유전체 층(116)의 후면 아래로부터 반도체 기판(110)을 통해, 비아 STI 구조물(148) 내로 기판 관통 비아의 외부 측벽들을 따라 연장된다. 도전성 피처(126)가 제1 유전체 층(102) 내에 배치되고 제2 유전체 층(106)의 전면에 배치된다. 도전성 피처(126)는 추가로 기판 관통 비아(130)와 접촉한다. 관통 유전체 라이너(132)는, 예를 들어, 산화물, 금속 산화물, 알루미늄 산화물, 하프늄 산화물, 고-k 유전체, 저-k 유전체 등일 수도 있거나 또는 그러한 것을 포함할 수도 있다.
기판 관통 비아(130)는 연결 금속 코어(128) 및 도전성 브리지(142)를 통해 금속 코어(124)에 전기적으로 커플링된다. 따라서, 도전성 피처(126)는 기판 관통 비아(130)를 통해 금속 코어(124)에 전기적으로 커플링된다. 도 2(이는 도 1의 이미지 센서의 평면도를 예시함)를 간략히 참조하면, 연결 금속 코어(128)는 화소 어레이 영역(135)의 금속 코어(124)로부터 주변 영역(138)으로 연장된다. 이와 같이, 연결 금속 코어(128)는 금속 코어(124)에 전기적으로 커플링된다. 더욱이, 주변 영역에 배치된 연결 금속 코어(128), 제1 유전체 라이너(114), 및 제2 유전체 라이너는 후면 격리 구조물(115)에 커플링되는 후면 연결 구조물(117)이라고 지칭될 수 있다. 도전성 브리지(142)는 연결 금속 코어(128)의 후면 표면 및 기판 관통 비아(130)의 후면 표면을 따라 배치된다. 기판 관통 비아(130), 금속 코어(124), 도전성 피처(126), 후면 도전성 트레이스(140), 및 도전성 브리지(142)는, 예를 들어, 알루미늄, 구리, 알루미늄 구리, 텅스텐 등일 수도 있거나 또는 그러한 것을 포함할 수도 있다. 평면도(200)에서 알 수 있는 바와 같이, 광검출기들(112)은 반도체 기판(110) 내에 그리고 금속 코어(124)의 측벽들 사이에 배치되어 격리 셀(202)을 생성한다. 따라서, 금속 코어(124)는 그리드 세그먼트들이 각각의 광검출기들(112)을 둘러싸는 격리 그리드로서 배열된다. 격리 그리드는 정사각형 또는 링 형상 그리드 세그먼트들의 외부 에지들이 서로 인접하여 격리 그리드를 구성하는 그들 정사각형 또는 링 형상 그리드 세그먼트들로 만들어진다.
도 1을 다시 참조하면, 음의 바이어스 회로(134)가 도전성 피처(126) 및 반도체 기판(110)에 전기적으로 커플링된다. 음의 바이어스 회로(134)는 도전성 피처(126), 기판 관통 비아(130), 도전성 브리지(142), 및 연결 금속 코어(128)에 의해 금속 코어(124)에 음의 바이어스를 인가하도록 구성된다. 일부 실시예들에서, 음의 바이어스는 대략 -0.01V 내지 -10V 범위이다.
다수의 전자 홀들(146)이 반도체 기판(110) 내에 후면 격리 구조물(115)에 인접하여 배치된다. 일부 실시예들에서, 이미지 센서(100)는 노출 기간들 사이에 상이한 바이어스 상태들 사이에서 전환할 수도 있다. 이와 같이, 이미지 센서(100)는 상이한 시간들에서 바이어스 없음 상태와 음의 바이어스 상태를 포함하는 하나 이상의 상이한 바이어스 상태들을 인가하도록 구성될 수 있다. 음의 바이어싱이 가해질 때, 음의 바이어스 상태는 인가되어 있는 바이어스 없음 상태로부터 초래되는 전자 홀들의 제2 수 미만인 제1 수의 전자 홀들(146)을 초래한다. 바이어스 없음 상태에 비해 음의 바이어스 상태의 결과로서의 전자 홀들(146)의 수의 감소는 반도체 기판(110) 내의 후면 격리 구조물의 대향하는 측면들에서 반도체 기판의 전기 컨덕턴스의 감소를 초래한다. 비슷하게, 광검출기들(112) 사이의 전기 저항은 음의 바이어스 상태가 바이어스 없음 상태에 비해 증가되게 한다.
음의 바이어스 회로(134)가 음의 바이어스를 금속 코어(124)에 인가하도록 구성된 결과로서, 이웃하는 광검출기들(112) 사이의 크로스토크는 감소되고, 광검출기들(112)의 양자 효율은 증가된다. 이와 같이, 이미지 센서(100)의 감지 성능은 개선되고 이미지 센서(100)로부터 생성된 이미지들의 신뢰도 및/또는 정확도는 개선된다.
도 3은 도 1 및 도 3에서 절단선 A-A' 및 C-C'에 의해 나타낸 바와 같은 도 1의 이미지 센서의 일부 실시예들의 평면도(300)를 도시한다. 평면도(300)에서 알 수 있는 바와 같이, 후면 도전성 트레이스(140)가 컬러 필터 층(120) 내에 배치된 후면 금속 그리드로서 배열된다. 후면 금속 그리드는 정사각형 또는 링 형상 그리드 세그먼트들의 외부 에지들이 서로 인접하여 후면 금속 그리드를 구성하는 그들 정사각형 또는 링 형상 그리드 세그먼트들로 만들어진다. 컬러 필터 층(120)은 제1 주파수 범위의 전자기 방사를 차단하는 반면 제2 주파수 범위의 전자기 방사를 밑에 있는 광검출기들(112)로 통과시키도록 구성된다. 컬러 필터 층(120)은, 예를 들어, 컬러 스펙트럼(예컨대, 적색, 녹색, 청색)에 대응하는 입사 방사의 특정된 파장을 필터링하기 위한 염료 계 또는 안료 계 폴리머 또는 수지, 또는 특정 주파수 범위를 갖는 전자기 방사의 투과를 허용하지만 특정된 주파수 범위 밖의 주파수들의 전자기 방사는 투과가 차단되는 재료를 포함할 수도 있다. 후면 도전성 트레이스(140)는 금속 코어(124)의 후면을 따라 배치되고(도 1 참조) 후면 도전성 트레이스(140)의 중앙은 금속 코어(124)의 중앙과 정렬된다(도 1 참조).
도 4a는 오프셋된 후면 도전성 트레이스(140)를 포함하는 이미지 센서(400a)의 일부 실시예들의 단면도를 도시한다. 이미지 센서(400a)는 금속 코어(124)에 대한 후면 도전성 트레이스(140)의 오프셋에 관한 대체 실시예를 보여준다(오프셋(401) 참조). 따라서, 오프셋(401)에 의해 도시된 바와 같이, 금속 코어(124)의 측벽들은 도 4a의 후면 도전성 트레이스(140)의 측벽들로부터 오프셋되는 반면 도전성 트레이스(140) 및 금속 코어(124)는 도 1에서 정렬되었다. 이미지 센서(400a)는 후면 도전성 트레이스(140)를 제외하면 도 1에서 설명된 실시예들의 모두와 동일한 설명을 공유한다. 도 1의 일부 특징들은 예시의 편의를 위해 도 4a에서 생략된다.
이미지 센서(400a)에서, 후면 도전성 트레이스(140)가 컬러 필터 층(120) 내에 배치되고 금속 코어(124)의 후면을 따라 배치되고 금속 코어(124)로부터 오프셋 정렬된다. 후면 도전성 트레이스(140)는 제2 유전체 라이너(118)의 후면 표면과는 중첩되어 후면 도전성 트레이스(140)의 표면이 제2 유전체 라이너(118)로부터 금속 코어(124)까지 연속하여 걸쳐져 있다.
도 4b는 불규칙한 유전체 층(402)을 포함하는 이미지 센서(400b)의 일부 실시예들의 단면도를 도시한다. 이미지 센서(400b)는 후면 도전성 트레이스(140)의 외부 측벽들 내로 돌출하는 불규칙한 유전체 층(402)에 관한 대체 실시예를 도시한다. 이미지 센서(400b)는 후면 도전성 트레이스(140) 및 불규칙한 유전체 층(402)을 제외하면 도 1에서 설명된 실시예들의 모두와 동일한 설명을 공유한다. 도 1의 일부 특징들은 예시의 편의를 위해 도 4b에서 생략된다.
이미지 센서(400b)에서, 후면 도전성 트레이스(140)는 컬러 필터 층(120) 내에 배치되고 금속 코어(124)의 후면 표면을 따라 배치되고 금속 코어(124)와 정렬된다. 불규칙한 유전체 층(402)이 제2 유전체 라이너(118)의 후면을 따라 배치되고 후면 도전성 트레이스(140)의 대향하는 측벽들 내로 돌출한다. 후면 도전성 트레이스(140) 내로 돌출하는 불규칙한 유전체 층(402)의 부분들은 일련의 만곡된 형상들(404)을 갖는 불규칙한 측벽을 포함한다. 더욱이, 불규칙한 유전체 층(402)의 부분들은 후면 도전성 트레이스(140)의 후면을 향해 연장되는데 도전성 트레이스(140)에 의해 경계가 정해지는 불규칙한 유전체 층(402)의 제1 영역은 후면 도전성 트레이스(140)에 인접하는 불규칙한 유전체 층(402)의 제2 영역보다 두꺼운 제1 두께를 갖는다. 불규칙한 유전체 층(402)은, 예를 들어, 산화물, 금속 산화물, 알루미늄 산화물, 하프늄 산화물, 고-k 유전체 등일 수도 있거나 또는 그러한 것을 포함할 수도 있다. 불규칙한 유전체 층(402)은, 예를 들어, 400 내지 900 옹스트롬의 두께 범위를 가질 수도 있다.
도 4c는 오프셋된 후면 도전성 트레이스(140) 및 불규칙한 유전체 층(402)을 포함하는 이미지 센서(400c)의 일부 실시예들의 단면도를 도시한다. 이미지 센서(400c)는 불규칙한 유전체 층(402)의 후면 표면 상에 배치되는 오프셋된 후면 도전성 트레이스(140)에 관한 대체 실시예를 도시한다. 이미지 센서(400c)는 후면 도전성 트레이스(140), 금속 코어(124), 및 불규칙한 유전체 층(402)을 제외하면 도 1에서 설명된 실시예들의 모두와 동일한 설명을 공유한다. 도 1의 일부 특징들은 예시의 편의를 위해 도 4c에서 생략된다.
이미지 센서(400c)에서, 불규칙한 유전체 층(402)이 제2 유전체 라이너(118)의 후면 표면 및 금속 코어(124)의 후면 표면을 따라 배치된다. 금속 코어(124)는 유전체 라이너(118)의 제1 후면 표면부터 유전체 라이너(118)의 제2 후면 표면 아래까지 연장된다. 금속 코어(124)는 불규칙한 유전체 층(402)의 전면 표면이 일련의 만곡된 형상들이 있는 불규칙한 표면을 포함하도록 불규칙한 유전체 층(402) 내로 돌출한다. 도 4c의 불규칙한 유전체 층(402)은 금속 코어(124)를 후면 도전성 트레이스(140)로부터 분리시킨다. 컬러 필터 층(120)은 불규칙한 유전체 층(402)의 후면 표면을 따라 배치된다. 후면 도전성 트레이스(140)가 컬러 필터 층(120) 내에 배치되고 불규칙한 유전체 층(402)의 후면 표면을 따라 배치된다. 후면 도전성 트레이스(140)는 금속 코어(124)로부터 오프셋 정렬된다. 후면 도전성 트레이스(140)는 제2 유전체 라이너(118)의 후면 표면과는 중첩되어 후면 도전성 트레이스(140)의 표면이 제2 유전체 라이너(118)로부터 금속 코어(124)까지 연속하여 걸쳐져 있다. 불규칙한 유전체 층(402)은, 예를 들어, 산화물, 금속 산화물, 알루미늄 산화물, 하프늄 산화물, 고-k 유전체 등일 수도 있거나 또는 그러한 것을 포함할 수도 있다. 불규칙한 유전체 층(402)은, 예를 들어, 200 내지 350 옹스트롬의 두께 범위를 가질 수도 있다.
도 5는 도 4a 및 도 5의 절단선 C-C' 및 D-D'에 의해 나타낸 바와 같은 도 4a의 이미지 센서(400a)의 일부 실시예들의 평면도(500)를 도시한다.
평면도(500)에서 알 수 있는 바와 같이, 금속 코어(124)는 격리 그리드로서 배열되고 후면 도전성 트레이스(140)는 후면 금속 그리드로서 배열된다. 예시의 편의를 위해, 도 4a의 컬러 필터 층(120)은 금속 코어(124)에 대한 후면 도전성 트레이스(140)의 오프셋 정렬을 보여주기 위해 생략된다. 후면 금속 그리드의 수직 피처들이 격리 그리드의 수직 피처들의 좌측으로 오프셋된다. 후면 금속 그리드의 수평 피처들이 격리 그리드의 수평 피처들 아래로 오프셋된다.
도 6a는 분리층(602)을 포함하는 이미지 센서(600a)의 일부 실시예들의 단면도를 도시한다. 이미지 센서(600a)는 금속 코어(124)로부터 후면 도전성 트레이스(140)를 분리시킨 분리층(602)에 관한 대체 실시예를 도시한다. 이미지 센서(600a)는 후면 도전성 트레이스(140), 컬러 필터 층(120), 분리층(602), 및 도전성 브리지(142)를 제외하면 도 1에서 설명된 실시예들의 모두와 동일한 설명을 공유한다. 도 1의 일부 특징들은 예시의 편의를 위해 도 6a에서 생략된다.
이미지 센서(600a)에서, 분리층(602)이 화소 어레이 영역(135)에서 금속 코어(124)의 후면을 따라 그리고 제2 유전체 라이너(118)의 후면 표면을 따라 배치된다. 덧붙여서, 분리층(602)은 주변 영역(138)에서 제2 유전체 라이너(118)를 따라, 연결 금속 코어(128)의 후면 표면을 따라, 관통 유전체 라이너(132)의 후면 표면을 따라, 그리고 기판 관통 비아(130)의 후면 표면을 따라 배치된다. 분리층(602)은, 예를 들어, 산화물, 금속 산화물, 알루미늄 산화물, 하프늄 산화물, 고-k 유전체, 저-k 유전체 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 컬러 필터 층(120)이 화소 영역에서 분리층(602)의 후면을 따라 배치된다. 도전성 브리지(142)가 주변 영역(138)에서 분리층(602)의 후면을 따라 배치된다. 후면 도전성 트레이스(140)가 컬러 필터 층(120) 내에 배치되고 분리층(602)의 후면을 따라 배치된다. 일부 실시예들에서, 후면 도전성 트레이스(140)의 중앙이 금속 코어(124)의 중앙으로부터 오프셋된다. 다른 실시예들(도시되지 않음)에서, 후면 도전성 트레이스(140)의 중앙은 금속 코어(124)의 중앙과는, 예를 들어 후면 도전성 트레이스(140)가 금속 코어(124)와 정렬되는 도 1에 도시된 바와 같이, 정렬된다. 일부 실시예들에서, 후면 도전성 트레이스(140)는 금속 코어(124)에 전기적으로 커플링되지만, 다른 실시예들에서, 후면 도전성 트레이스(140)는 금속 코어(124)로부터 전기적으로 격리된다.
도 6b는 분리층(602) 및 후면 분리 트레이스(604)를 포함하는 이미지 센서(600b)의 일부 실시예들의 단면도를 도시한다. 이미지 센서(600a)는 금속 코어(124)로부터 후면 도전성 트레이스(140)를 분리하는 분리층(602)과, 금속 코어(124)로부터 후면 도전성 트레이스(140)를 분리하는 후면 분리 트레이스(604)에 관한 대체 실시예를 도시한다. 이미지 센서(600b)는 반도체 기판(110), 제1 유전체 라이너(114), 제3 유전체 층(116), 제2 유전체 라이너(118), 후면 도전성 트레이스(140), 컬러 필터 층(120), 분리층(602), 및 후면 분리 트레이스(604)를 제외하면 도 1에서 설명된 실시예들의 모두와 동일한 설명을 공유한다. 도 1의 일부 특징들은 예시의 편의를 위해 도 6b에서 생략된다.
이미지 센서(600b)에서, 제3 유전체 층은 반도체 기판(110) 내로 돌출하고 화소 어레이 영역(135) 및 주변 영역(138) 둘 다에서 제1 유전체 라이너(114)로부터 제2 유전체 라이너(118)를 분리한다. 분리층(602)이 화소 어레이 영역(135)에서 금속 코어(124)의 후면 표면을 따라 그리고 제2 유전체 라이너(118)의 후면 표면을 따라 배치된다. 분리층(602)은, 예를 들어, 산화물, 금속 산화물, 알루미늄 산화물, 하프늄 산화물, 고-k 유전체, 저-k 유전체 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 컬러 필터 층(120)은 화소 영역에서 분리층(602)의 후면을 따라 배치된다. 후면 도전성 트레이스(140)가 컬러 필터 층(120) 내에 배치되어 금속 코어(124)와 정렬된다. 후면 분리 트레이스(604)는 분리층(602)의 후면을 따라 배치되고 후면 도전성 트레이스(140)를 분리층(602)으로부터 분리시킨다. 후면 분리 트레이스(604)는, 예를 들어, 알루미늄, 구리, 알루미늄 구리, 텅스텐, 티타늄 질화물 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 일부 실시예들에서 금속 코어(124), 후면 분리 트레이스(604), 및 후면 도전성 트레이스(140)는 동일한 재료를 포함한다. 다른 실시예들에서 금속 코어(124), 후면 분리 트레이스(604), 및 후면 도전성 트레이스(140)는 상이한 재료들을 포함한다. 예를 들어, 금속 코어(124)는 알루미늄 구리이며, 후면 분리 트레이스(604)는 티타늄 질화물이고, 후면 도전성 트레이스(140)는 텅스텐이다.
도 7은 도 6a 및 도 7의 절단선 C-C' 및 D-D'에 의해 나타낸 바와 같은 도 6a의 이미지 센서(600a)의 일부 실시예들의 평면도(700)를 도시한다.
평면도(700)에서 알 수 있는 바와 같이, 금속 코어(124)는 격리 그리드로서 배열되고 후면 도전성 트레이스(140)는 후면 금속 그리드로서 배열된다. 예시의 편의를 위해, 도 6a의 컬러 필터 층(120)은 후면 금속 그리드의 전면 표면을 따라 배치된 분리층(602)을 보여주기 위해 생략된다.
도 8 및 도 9는 금속 코어(124)에 대한 후면 도전성 트레이스(140)의 상이한 가능한 오프셋들을 각각 예시하는, 도 1, 도 4a 내지 도 4c, 도 6a, 및 도 6b의 이미지 센서들(100, 400a~400c, 600a, 및 600b)의 대체 실시예들의 평면도(800) 및 평면도(900)를 각각 예시한다.
평면도(800) 및 평면도(900)에서 알 수 있는 바와 같이, 금속 코어(124)는 격리 그리드로서 배열되고 후면 도전성 트레이스(140)는 후면 금속 그리드로서 배열된다. 예시의 편의를 위해, 도 4a의 컬러 필터 층(120)과 도 6a의 분리층(602)은 금속 코어(124)에 대한 후면 도전성 트레이스(140)의 오프셋 정렬을 보여주기 위해 생략된다. 평면도(800)에서, 후면 금속 그리드의 수직 피처들은 격리 그리드의 수직 피처들의 좌측으로 오프셋되어, 후면 금속 그리드의 수직 피처들의 측벽들과 격리 그리드의 수직 피처들의 측벽들 사이에는 제1 갭이 있다. 후면 금속 그리드의 수평 피처들은 격리 그리드의 수평 피처들 위로 오프셋되어, 후면 금속 그리드의 수평 피처들의 측벽들과 격리 그리드의 수평 피처들의 측벽들 사이에는 제2 갭이 있다.
평면도(900)에서, 후면 금속 그리드의 수직 피처들은 격리 그리드의 수직 피처들의 우측으로 오프셋되고 후면 금속 그리드의 수평 피처들은 격리 그리드의 수직 피처들 아래로 오프셋된다. 후면 금속 그리드의 수평 및 수직 피처들 둘 다의 측벽들은 격리 그리드의 수평 및 수직 피처들 둘 다의 측벽들과 중첩된다.
평면도(800) 및 평면도(900)는 후면 금속 그리드와 격리 그리드 사이의 오프셋들에 관해 제한하고 있지 않다. 대체 실시예들(예시되지 않음)에서, 후면 금속 그리드는 격리 그리드를 기준으로 다른 방식들로 오프셋될 수 있다. 예를 들어, 후면 금속 그리드의 수직 피처들은 격리 그리드의 수직 피처들의 우측 또는 좌측으로 오프셋될 수 있다. 또한, 후면 금속 그리드의 수평 피처들은 격리 그리드의 수평 피처들 위 또는 아래로 오프셋될 수 있다. 후면 금속 그리드는 격리 그리드를 기준으로 갭에 의해 정렬, 중첩, 또는 분리될 수도 있다. 더욱이, 수직 및 수평 피처들의 관계와, 격리 그리드를 기준으로 한 후면 금속 그리드의 오프셋은 후면 금속 그리드 및 격리 그리드 사이의 공간적 로케이션에 따라 달라질 수 있다. 예를 들어, 후면 금속 그리드 및 격리 그리드의 중앙에서, 제1 오프셋이 발생할 수도 있고, 후면 금속 그리드 및 격리 그리드의 주변에서, 제2 오프셋이 발생할 수도 있다. 제1 오프셋은 후면 금속 그리드 및 격리 그리드가 정렬되는 도 1에 묘사된 것일 수도 있다. 제2 오프셋은 후면 금속 그리드의 측벽들 및 격리 그리드의 측벽들이 갭에 의해 분리되는 도 8에 묘사된 것일 수도 있다. 더욱이, 후면 금속 그리드 및 격리 그리드의 상이한 영역들은 추가적인 오프셋 시나리오들 또는 오프셋 시나리오들의 조합을 포함할 수도 있다. 도 8 및 도 9의 대체 실시예들은 제작 중에 등록 차이들의 결과로서 발생할 수 있다.
도 10은 광검출기(112)의 상세한 뷰를 포함하는 이미지 센서(1000)의 일부 실시예들의 단면도를 도시한다. 이미지 센서(1000)는 광검출기(112), 금속 코어(124), 및 STI 구조물(108)에 관한 대체 실시예들을 제외하면 도 1에서 설명된 모든 실시예들과 동일한 설명을 공유한다.
이미지 센서(1000)에서, 광검출기(112)가 제2 유전체 층(106)의 후면 아래에 배치된다. 광검출기(112)는 단일 광자 애벌란시 다이오드(single photon avalanche diode, SPAD)로서 구성될 수도 있다. SPAD는 매우 낮은 세기들을 갖는 입사 방사(예컨대, 단일 광자)를 검출할 수 있다. 일부 실시예들에서, SPAD는, 예를 들어, 근적외선(NIR) 직접 비행시간(direct-time of flight, D-TOF) 애플리케이션에서 사용될 수도 있다.
SPAD는 제2 유전체 층(106)의 후면 상에 배치된 제1 P형 도핑 영역(1004)을 포함할 수도 있다. 금속 코어는 반도체 기판(도 1의 110)의 후면 내로 연장되고, 제1 P형 도핑 영역(1004)을 측방으로 둘러싼다. P형 임플란트(1002)가 제2 유전체 층(106)으로부터 금속 코어(124)를 분리한다. P형 임플란트(1002)는 금속 코어(124)를 형성함에 있어서 제작 공정들로 인해 손실될 수도 있는 광 감지 기능을 복구한다. STI 구조물(108)이 P형 임플란트(1002) 및 금속 코어(124)의 부분들을 측방으로 둘러싸고 제2 유전체 층(106)의 후면으로부터 연장된다.
SPAD는 제1 N형 도핑 영역(1010), 제2 N형 도핑 영역(1014), 제3 N형 도핑 영역(1008), 제4 N형 도핑 영역(1006), 및 제2 P형 도핑 영역(1012)을 더 포함한다. 도핑 영역들(1010, 1014, 1008, 1006, 1012)은 제2 유전체 층(106)의 후면 아래에 그리고 제1 P형 도핑 영역(1004) 내에 배치된다. 제2 N형 도핑 영역(1014)은 제1 N형 도핑 영역(1010)의 측방향 측벽들 및 후면을 둘러싼다. 제2 P형 도핑 영역(1012)은 제2 N형 도핑 영역(1014)의 후면 아래에 배치된다. 제3 N형 도핑 영역(1008)은 제2 N형 도핑 영역(1014)의 측방향 측벽들 및 제2 P형 도핑 영역(1012)의 측방향 측벽들을 둘러싼다. 제4 N형 도핑 영역(1006)은 제3 N형 도핑 영역(1008)의 측방향 측벽들을 둘러싼다.
N형 도핑 영역들(1010, 1014, 1008, 1006)은 상이한 도핑 농도들을 포함할 수도 있다. 예를 들어, 제1 N형 도핑 영역(1010)의 도핑 농도는 제2 N형 도핑 영역(1014)의 도핑 농도보다 높다. 제2 N형 도핑 영역(1014)의 도핑 농도는 제3 N형 도핑 영역(1008)의 도핑 농도보다 높다. 제3 N형 도핑 영역(1008)의 도핑 농도는 제4 N형 도핑 영역(1006)의 도핑 농도보다 높다. N형 도핑 영역들(1010, 1014, 1008, 1006)은, 예를 들어, 1010 내지 1018 원자/cm3 범위의 도핑 농도를 포함할 수도 있다. 제2 P형 도핑 영역(1012)의 도핑 농도가 제1 P형 도핑 영역(1004)의 도핑 농도보다 높을 수도 있다. P형 도핑 영역들(1004, 1012)은, 예를 들어, 1010 내지 1015 원자/cm3의 도핑 농도 범위를 포함할 수도 있다.
도 11 내지 도 29는 음의 바이어스 회로(134)가 주변 영역(138)에 커플링되어 화소 어레이 영역(135)을 음으로 바이어싱하도록 구성되는 이미지 센서를 형성하는 방법들의 일부 실시예들의 단면도 및 평면도들을 도시한다. 도 11 내지 도 29에 도시된 단면도들(1100~2900)이 방법을 참조하여 설명되지만, 도 11 내지 도 29에 도시된 구조들은 그 방법으로 제한되지 않고 오히려 그 방법과는 별도로 독립적일 수도 있다는 것이 이해될 것이다. 더욱이, 도 11 내지 도 29가 일련의 액트들로서 설명되지만, 이들 액트들은 그 액트들의 순서가 다른 실시예들에서 변경될 수 있는 점에서 제한되지 않고, 개시된 방법들이 다른 구조들에 적용 가능하다는 것이 이해될 것이다. 다른 실시예들에서, 예시되며 그리고/또는 설명되는 일부 액트들은 전체적으로 또는 부분적으로 생략될 수도 있다. 또한, 도 1 내지 도 10에 묘사된 대체 실시예들은 도 11 내지 도 29의 실시예들로 대체될 수도 있지만 그것들은 도시되지 않을 수도 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 광검출기(112)가 반도체 기판(110)의 화소 어레이 영역(135) 내에 형성된다. 제2 유전체 층(106)이 반도체 기판(110)의 상단면에 형성된다. 반도체 디바이스(104)가 제2 유전체 층(106) 내에 형성되고 반도체 기판(110)의 전면 내로 돌출하고, 광검출기(112)에 커플링된다. 일부 실시예들에서, 반도체 기판(110)은 임의의 유형의 반도체 바디(예컨대, 단결정 실리콘/CMOS 벌크, 실리콘-게르마늄(SeGe), SOI(silicon on insulator) 등)를 포함하며 그리고/또는 제1 도핑 유형(예컨대, p형 도핑)을 갖는다.
일부 실시예들에서, 반도체 디바이스(104)는, 예를 들어, 전송 트랜지스터일 수도 있다. 게이트 전극(152)이 반도체 기판(110)의 전면에 배치되고, 게이트 유전체(150)가 반도체 기판(110)으로부터 게이트 전극(152)을 분리시킨다. 반도체 디바이스(104)는 (예컨대, 입사 방사 흡수를 통해) 축적된 전하를 광검출기(112)로부터 소스/드레인(151)으로 전달하기 위해 광검출기(112)와 부동 확산 노드에 해당하는 소스/드레인 영역(151) 사이에 도전성 채널을 선택적으로 형성할 수도 있다. 일부 실시예들에서, 게이트 전극(152)은, 예를 들어, 폴리실리콘, 알루미늄, 구리 등을 포함할 수도 있다. 추가 실시예들에서, 게이트 유전체(150)는, 예를 들어, 산화물, 고-k 유전체 등을 포함할 수도 있다.
STI 구조물(108)이 반도체 기판(110)의 화소 어레이 영역(135) 내에서 제2 유전체 층(106)의 후면을 따라 형성된다. STI 구조물(108)은 광검출기(112)를 측방으로 둘러싸게 형성된다. 비아 STI 구조물(148)이 제2 유전체 층(106)의 후면을 따라 형성되고 반도체 기판(110)의 주변 영역(138) 내에 형성되어 화소 어레이 영역(135)으로부터 측방으로 오프셋된다. STI 구조물(108) 및 비아 STI 구조물(148)은, 예를 들어, 유전체 재료(예컨대, 실리콘 이산화물), 고-k 유전체 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 제1 유전체 층(102)이 제2 유전체 층(106)의 전면 전체에 퇴적된다. 도 11의 일부 특징들은 예시의 편의를 위해 도 12에서 생략된다. 일부 실시예들에서, 제1 유전체 층(102)은, 예를 들어, 화학 증착(vapor deposition, CVD), 물리적 증착(physical vapor deposition, PVD), 원자 층 퇴적(atomic layer deposition ALD) 공정 또는 다른 적합한 성장 또는 퇴적 공정에 의해 퇴적될 수도 있다. 제1 유전체 층(102)은 비아 STI 구조물(148)의 상단면 위의 제1 유전체 층(102) 내에 도전성 피처 개구부(도시되지 않음)를 정의하도록 패터닝된다. 도전성 재료가 도전성 피처 개구부 내에 (예컨대, PVD, CVD, ALD 등에 의해) 퇴적되어 도전성 피처(126)를 형성한다. 도전성 피처(126)는, 예를 들어, 알루미늄, 구리, 알루미늄 구리, 텅스텐 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다.
하드 마스크 층(1202)이 반도체 기판(110)의 후면 상에 퇴적된다. 일부 실시예들에서, 하드 마스크 층(1202)은, 예를 들어, PVD, CVD 또는 ALD 공정에 의해 퇴적될 수도 있고 실리콘 질화물과 같은 실리콘 계 재료일 수도 있거나 또는 그러한 것을 포함할 수도 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 제1 패터닝 공정이 하드 마스크 층(1202) 및 반도체 기판(110) 상에 수행되어 화소 어레이 영역(135)에 공동 개구부(1302)를 그리고 주변 영역(138)에 공동 개구부(1304)를 형성한다. 공동 개구부(1302)는 광검출기(112)를 측방으로 둘러싸고, 반도체 기판(110)의 측벽들, STI 구조물(108)의 후면 표면 및 STI 구조물(108)의 수직 부분들의 측벽들을 노출시킨다. 공동 개구부(1302)의 폭(1306)이, 예를 들어, 약 0.12 마이크로미터(um), 약 0.1 um 내지 약 0.14 um의 범위 내, 또는 다른 적합한 값일 수도 있다. 공동 개구부(1304)는 비아 STI 구조물(148)로부터 측방으로 오프셋되게 형성된다.
패터닝은, 예를 들어, 포토리소그래피 공정 및 에칭 공정 중 임의의 것을 포함할 수도 있다. 일부 실시예들(도시되지 않음)에서, 포토레지스트가 하드 마스크 층(도 12의 1202) 위에 형성된다. 포토레지스트는 노출된 포토 레지스트를 현상하기 위해 허용가능 포토리소그래피 기법에 의해 패터닝된다. 노출된 포토 레지스트가 제자리에 있는 상태로, 공동 개구부들(1302, 1304)을 정의하기 위해, 에칭이 수행되어 노출된 포토 레지스트로부터의 패턴을 밑에 있는 층들, 예를 들어, 반도체 기판(110) 및 하드 마스크 층(1202)에 전사한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 일부 다른 적합한 에칭 공정을 포함할 수도 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 하드 마스크 층(도 13의 1202)은 제거된다. 하드 마스크 층(도 13의 1202)은, 예를 들어, 화학적 세척 공정, 에칭 공정, 평탄화 공정, 애싱 공정 또는 다른 적합한 제거 공정을 통해 제거될 수도 있다. 제1 유전체 라이너(114)가 반도체 기판(110)의 후면 표면, 공동 개구부들(도 13의 1302, 1304)에 의해 노출되는 반도체 기판(110)의 측벽들, STI 구조물(108)의 수직 부분들의 측벽들, 및 STI 구조물(108)의 후면 표면을 따라 퇴적된다. 제3 유전체 층(116)이 제1 유전체 라이너(114)의 후면 표면 및 측벽들 전체에 퇴적된다. 제1 유전체 라이너(114)는, 예를 들어, 산화물, 금속 산화물, 알루미늄 산화물, 하프늄 산화물, 고-k 유전체, 저-k 유전체 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 일부 실시예들에서, 제1 유전체 라이너(114)는, 예를 들어, PVD, CVD, ALD, 플라즈마 강화(plasma-enhanced) CVD(PECVD), 플라즈마 강화 ALD(PEALD) 공정 또는 다른 적합한 공정에 의해 100 내지 250 옹스트롬의 두께까지 퇴적될 수도 있다. 제1, 제2, 및 제3 유전체 층들(102, 106, 116)은, 예를 들어, 실리콘 이산화물, 탄탈룸 산화물, 유전체, 저-k 유전체, 고-k 유전체, 다른 적합한 산화물 또는 유전체와 같은 산화물일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 일부 실시예들에서, 제3 유전체 층(116)은, 예를 들어, PVD, CVD, ALD 공정 또는 다른 적합한 공정에 의해 퇴적될 수도 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 제2 에칭 공정이 제3 유전체 층(116)에 대해 수행되어 화소 어레이 영역(135)에 공동 개구부(1502)를 그리고 주변 영역(138)에 공동 개구부(1504)를 형성한다. 공동 개구부(1502) 및 공동 개구부(1504)는 화소 어레이 영역(135) 및 주변 영역(138)에서 제1 유전체 라이너(114)의 하부 표면, 제1 유전체 라이너(114)의 측벽들, 및 제3 유전체 층(116)의 측벽들을 노출시킨다. 일부 실시예들에서, 제2 에칭 공정은 다음을 포함할 수도 있다: 1) 제3 유전체 층(116) 위에 하드 마스크 (도시되지 않음)를 형성하는 것; 2) 제1 유전체 라이너(114)의 후면 표면에 도달되기까지 하나 이상의 에천트들에 제3 유전체 층(116)의 비마스킹 영역들을 노출시키는 것; 및 3) 마스킹 층을 제거하기 위해 제거 공정을 수행하는 것. 일부 실시예들에서, 에칭은 습식 에칭 공정, 건식 에칭 공정 또는 다른 적합한 에칭 공정을 포함할 수도 있다. 일부 실시예들에서, 제3 유전체 층(116)의 열린 공동 개구부들(1502 및 1504)은 라인들(1506)에 의해 도시된 바와 같이 제1 유전체 라이너(114)의 내부 측벽들보다 더 넓어, 제1 유전체 라이너(114)의 내부 측벽들과 제3 유전체 층(116)의 내부 측벽들 사이에는 측방향 "계단"이 있을 수도 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 제2 유전체 라이너(118)가 화소 어레이 영역(135) 및 주변 영역(138) 둘 다에서, 제3 유전체 층(116)의 후면 표면 위에, 제3 유전체 층(116)의 측벽들을 따라, 제1 유전체 라이너(114)의 측벽들을 따라, 그리고 제1 유전체 라이너(114)의 후면 표면을 따라 퇴적된다. 제2 유전체 라이너(118)는 공동 개구부들(도 15의 1502, 1504)에 퇴적되어 화소 어레이 영역(135)에 후면 격리 트렌치(1602)를 그리고 주변 영역(138)에 제2 유전체 라이너(118)의 측벽들에 의해 경계가 정해지는 후면 연결 트렌치(1604)를 생성한다. 후면 격리 트렌치(1602) 및 후면 연결 트렌치(1604)는 제3 유전체 층(116)을 통해 연장되고 반도체 기판(110) 내로 연장된다. 제2 유전체 라이너(118)는, 예를 들어, 산화물, 금속 산화물, 알루미늄 산화물, 하프늄 산화물, 고-k 유전체, 저-k 유전체 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 일부 실시예들에서, 제2 유전체 라이너(118)는, 예를 들어, PVD, CVD, ALD, PECVD, PEALD 공정 또는 다른 적합한 공정에 의해, 약 200 옹스트롬의 두께로, 약 150 내지 250 옹스트롬의 범위 내로, 또는 다른 적합한 값으로 퇴적될 수도 있다.
도 17은 도 16 및 도 17에서 절단선 A-A' 및 B-B'에 의해 나타낸 바와 같은 도 16의 단면도(1600)의 일부 실시예들의 평면도(1700)를 도시한다. 도 16의 일부 특징들은 예시의 편의를 위해 도 17에서 생략된다.
평면도(1700)에서 알 수 있는 바와 같이, 후면 격리 트렌치(1602)는 후면 격리 트렌치(1602) 및 후면 연결 트렌치(1604)가 교차하도록 후면 격리 트렌치 그리드(1602)로서 배열된다. 광검출기들(112)은 반도체 기판(110) 내에 그리고 반도체 기판(110)의 측벽들 사이에 배치된다. 광검출기들(112)은 전자기 방사(예컨대, 광자들)를 전기 신호들로 변환하도록 구성된다. 예를 들어, 광검출기들(112)은 전자기 방사로부터 전자-홀 쌍들을 생성할 수도 있다. 광검출기들(112)은 제1 도핑 유형과는 반대인 제2 도핑 유형(예컨대, n형 도핑)을 포함한다. 일부 실시예들에서, 제1 도핑 유형은 p형이고 제2 도핑 유형은 n형이거나, 또는 반대의 경우도 마찬가지이다.
도 18의 단면도(1800)에 도시된 바와 같이, 후면 격리 트렌치(도 16 및 도 17의 1602)와 후면 연결 트렌치(도 16 및 도 17의 1604)는 채워져서 금속 코어(124) 및 연결 금속 코어(128)를 형성한다. 금속 코어(124) 및 연결 금속 코어(128)를 형성하는 것은, 예를 들어, 다음을 포함할 수도 있다: 1) 제2 유전체 라이너(118)의 후면 표면과, 제2 유전체 라이너(118)의 측벽들을 덮는 제1 도전 층(도시되지 않음)을 퇴적하여 후면 격리 트렌치(도 16 및 도 17의 1602) 및 후면 연결 트렌치(도 16 및 도 17의 1604)를 채우는 것; 및 2) 제2 유전체 라이너(118)의 후면 표면과 동일한 레벨의 제1 도전 층(도시되지 않음)의 부분을 제거하는 것. 제1 도전 층(도시되지 않음)의 부분을 제거하는 것은, 예를 들어, 화학적 세척 공정, 에칭 공정, 평탄화 공정, 또는 다른 적합한 제거 공정을 통한 제거일 수도 있다. 금속 코어(124)와 연결 금속 코어(128)는, 예를 들어, 알루미늄, 구리, 알루미늄 구리, 텅스텐 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 제1 유전체 라이너(114), 금속 코어(124), 및 제2 유전체 라이너(118)는 반도체 기판(110)의 후면 내로 연장하고 화소 어레이 영역(135)을 측방으로 둘러싸는 후면 격리 구조물(115)을 형성한다. 제1 유전체 라이너(114), 제2 유전체 라이너(118), 및 연결 금속 코어(128)는 후면 격리 구조물(115)에 커플링되고 화소 어레이 영역(135)으로부터 주변 영역(138)까지 연장되는 후면 연결 구조물(117)을 형성한다.
도 19는 도 18 및 도 19에서 절단선 A-A' 및 B-B'에 의해 나타낸 바와 같은 도 18의 단면도(1800)의 일부 실시예들의 평면도(1900)를 도시한다.
평면도(1900)에서 알 수 있는 바와 같이, 금속 코어(124)는 격리 그리드로서 배열된다. 격리 그리드는 정사각형 또는 링 형상 그리드 세그먼트들의 외부 에지들이 서로 인접하여 격리 그리드를 구성하는 그들 정사각형 또는 링 형상 그리드 세그먼트들로 만들어진다. 광검출기들(112)은 반도체 기판(110) 내에(도 18 참조) 그리고 격리 셀(202)을 생성하는 금속 코어(124)의 측벽들 사이에 배치된다. 연결 금속 코어(128)는 화소 어레이 영역(135)의 격리 그리드로부터 주변 영역(138)으로 연장하여 형성된다.
도 20의 단면도(2000)에 도시된 바와 같이, 제3 에칭 공정이 제2 유전체 라이너(118), 제3 유전체 층(116), 제1 유전체 라이너(114), 반도체 기판(110), 및 비아 STI 구조물(148)에 대해 수행되어 비아 공동 개구부(2002)를 형성한다. 일부 실시예들에서, 제3 에칭 공정은 다음을 포함할 수도 있다: 1) 제2 유전체 라이너(118)의 후면 표면과 금속 코어(124) 및 연결 금속 코어(128) 둘 다의 후면 표면에 하드 마스크(도시되지 않음)를 형성하는 것; 2) 하나 이상의 에천트들이 비아 STI 구조물(148) 내로 에칭되고 비아 STI 구조물(148)의 후면 표면에 도달되기까지 하나 이상의 에천트들에 제2 유전체 라이너(118)의 비마스킹 영역들 및 밑에 있는 층들을 노출시키는 것; 및 3) 마스킹 층을 제거하기 위해 제거 공정을 수행하는 것. 일부 실시예들에서, 제3 에칭은 습식 에칭 공정, 건식 에칭 공정 또는 다른 적합한 에칭 공정을 포함할 수도 있다.
관통 유전체 라이너(132)가 제2 유전체 라이너(118)의 후면 표면과 금속 코어(124) 및 연결 금속 코어 둘 다의 후면 표면을 따라 퇴적된다. 관통 유전체 라이너(132)는 추가로 비아 공동 개구부(2002)에서 제2 유전체 라이너(118), 제3 유전체 층(116), 제1 유전체 라이너(114), 반도체 기판(110), 및 비아 STI 구조물(148)의 측벽들을 따라 퇴적된다. 관통 유전체 라이너(132)는 비아 STI 구조물(148)의 후면 표면을 따라 퇴적된다. 관통 유전체 라이너(132)는, 예를 들어, 산화물, 금속 산화물, 알루미늄 산화물, 하프늄 산화물, 고-k 유전체, 저-k 유전체 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다.
도 21의 단면도(2100)에 도시된 바와 같이, 제4 에칭이 수행되어 제2 유전체 라이너(118)의 후면 표면으로부터 관통 유전체 라이너(132)의 부분을 제거하고, 유전체 라이너(132), 비아 STI 구조물(148), 제2 유전체 층(106)을 통해, 도전성 피처(126) 내로 에칭되어, 도전성 피처(126)의 후면 표면을 노출시킨다. 일부 실시예들에서, 제3 에칭은 포함할 수도 있다: 1) 비아 공동 개구부(도 20의 2002)에서 관통 유전체 라이너(132)의 측벽들 위에 제1 하드 마스크(도시되지 않음)를 형성하는 것; 2) 제2 유전체 라이너(118), 금속 코어(124), 연결 금속 코어(128), 및 비아 STI 구조물의 후면 표면에 도달되기까지 하나 이상의 에천트들에 관통 유전체 라이너(132)의 비마스킹 영역들을 노출시키는 것; 3) 비아 STI 구조물(148)의 후면 표면이 노출되도록, 제2 유전체 라이너(118), 금속 코어(124), 및 연결 금속 코어(128)의 후면 표면에 제2 하드 마스크(도시되지 않음)를 형성하는 것; 4) 도전성 피처(126)의 후면 표면에 도달하기까지 하나 이상의 에천트들에 비아 STI 구조물(148)의 후면 표면의 비마스킹 영역 및 밑에 있는 층들을 노출시키는 것; 및 5) 제1 마스킹 층(도시되지 않음) 및 제2 마스킹 층(도시되지 않음)을 제거하기 위해 제거 공정을 수행하는 것.
제4 에칭을 완료한 후, 제2 도전 층(2102)이 제2 유전체 라이너(118), 금속 코어(124), 및 연결 금속 코어(128)의 후면 표면에 퇴적된다. 제2 도전 층(2102)은 추가로 퇴적되어 비아 공동 개구부(도 20의 2002)를 채우고 관통 유전체 라이너(132), 비아 STI 구조물(148), 제2 유전체 층(106), 도전성 피처(126)의 측벽들을 덮고, 도전성 피처(126)의 후면 표면을 덮는다. 일부 실시예들에서, 제2 도전 층(2102)은, 예를 들어, PVD, CVD, ALD, 공정 또는 다른 적합한 공정에 의해 퇴적될 수도 있다. 제2 도전 층(2102)은, 예를 들어, 알루미늄, 구리, 알루미늄 구리, 텅스텐 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 일부 실시예들에서, 제2 도전 층(2102)은 본질적으로 알루미늄으로 이루어진다. 다른 실시예들에서, 제2 도전 층(2102)은 본질적으로 텅스텐으로 이루어진다. 더욱이, 제2 도전 층(2102)이 제2 유전체 라이너(118) 및 연결 금속 코어(128)의 후면 표면에서 비아 공동 개구부(도 20의 2002)에 기판 관통 비아(130)를 그리고 주변 영역(138)에 도전성 브리지(142)를 형성하여, 도전성 브리지(142)가 연결 금속 코어(128)를 기판 관통 비아(130)에 전기적으로 커플링한다.
도 22의 단면도(2200)에 도시된 바와 같이, 제5 에칭 공정이 화소 어레이 영역(135)에 후면 도전성 트레이스(140)를 형성하기 위해 수행되어, 후면 도전성 트레이스(140)는 금속 코어(124)의 후면 표면 위와 금속 코어(124)의 측벽들 사이에서 연장한다. 일부 실시예들에서, 제5 에칭 공정은 다음을 포함한다: 1) 화소 어레이 영역(135)에서 제2 도전 층(2102) 위에 비마스킹 영역의 측벽들이 금속 코어(124)의 측벽들과 정렬되는 마스킹 층(도시되지 않음)을 형성하고 주변 영역(138)에서 도전성 브리지(142) 위에 마스킹 층(도시되지 않음)을 형성하는 것; 2) 제2 유전체 라이너(118)의 후면 표면에 도달되기까지 하나 이상의 에천트들에 제2 도전 층(2102)의 비마스킹 영역들을 노출시키는 것; 및 3) 마스킹 층을 제거하기 위해 제거 공정을 수행하는 것. 일부 실시예들에서, 제5 에칭 공정은 습식 에칭, 건식 에칭, 또는 다른 적합한 에칭 공정을 수행하는 것을 포함할 수도 있다. 제5 에칭 공정의 완료 시, 후면 도전성 트레이스(140)의 중앙이 금속 코어(124)의 중앙과 정렬된다.
도 23은 도 22 및 도 23에서 절단선 A-A' 및 B-B'에 의해 나타낸 바와 같은 도 22의 단면도(2200)의 일부 실시예들의 평면도(2300)를 도시한다. 평면도(2300)에서 알 수 있는 바와 같이, 도전성 브리지(142)는 기판 관통 비아(130)의 후면 전체에, 연결 금속 코어의 후면 전체에 형성되고, 도전성 피처(126)로부터 수직으로 연장된다. 복수의 기판 관통 비아들(130)이 형성되어 연결 금속 코어(128) 및 도전성 브리지(142)를 통해 금속 코어(124)에 전기적으로 커플링된다. 더욱이, 복수의 기판 관통 비아들(130)은 형성되어 도전성 피처(126)에 전기적으로 커플링된다.
도 24의 단면도(2400)는 금속 코어(124)와 연결 금속 코어(128) 사이에 대체 오프셋을 형성하는 도 22의 단면도(2200)의 대체 실시예를 도시한다. 도 24에 대해 방법적으로 도 21이 선행한다.
도 24의 단면도(2400)에 도시된 바와 같이, 제5 에칭 공정이, 후면 도전성 트레이스(140)의 중앙이 금속 코어(124)의 중앙으로부터 오프셋되도록, 금속 코어(124)의 후면 표면 및 제2 유전체 라이너(118)의 후면 표면 위로 연장하는 후면 도전성 트레이스(140)를 화소 어레이 영역(135)에 형성하도록 수행된다. 일부 실시예들에서, 제5 에칭 공정은 다음을 포함한다: 1) 화소 어레이 영역(135)에서 비마스킹 영역의 측벽들이 금속 코어(124) 및 제2 유전체 라이너(118) 위에 있는 마스킹 층(도시되지 않음)을 제2 도전 층(2102) 전체에 형성하는 것; 및 주변 영역(138)에서 제2 도전 층(142)의 제2 부분에 마스킹 층(도시되지 않음)을 형성하는 것; 2) 제2 유전체 라이너(118)의 후면 표면 및 금속 코어(124)에 도달되기까지 하나 이상의 에천트들에 제2 도전 층(2102)의 비마스킹 영역들을 노출시키는 것; 및 3) 마스킹 층을 제거하기 위해 제거 공정을 수행하는 것. 일부 실시예들에서, 제5 에칭 공정은 습식 에칭, 건식 에칭, 또는 다른 적합한 에칭 공정을 수행하는 것을 포함할 수도 있다. 제5 에칭 공정의 완료 시, 후면 도전성 트레이스(140)의 중앙이 금속 코어(124)의 중앙으로부터 측방으로 오프셋되고, 도전성 브리지(142)가 주변 영역(138)에 존재한다.
도 25는 도 24 및 도 25에서 절단선 C-C' 및 D-D'에 의해 나타낸 바와 같은 도 24의 단면도(2400)의 일부 실시예들의 평면도(2500)를 도시한다.
평면도(2500)에서 알 수 있는 바와 같이, 금속 코어(124)는 격리 그리드로서 형성되고 후면 도전성 트레이스(140)는 후면 금속 그리드로서 형성된다. 후면 금속 그리드의 수직 피처들이 격리 그리드의 수직 피처들의 좌측으로 오프셋되어 형성된다. 후면 금속 그리드의 수평 피처들이 격리 그리드의 수평 피처들 아래로 오프셋된다.
도 26의 단면도(2600)는 도 21의 단면도(2100)의 대체 실시예를 도시하는데, 제2 유전체 라이너(118)의 후면 전체에 형성된 분리층(602)을 보여준다. 도 26에 대해 방법적으로 도 20이 선행한다.
도 26의 단면도(2600)에 도시된 바와 같이, 제4 에칭이 수행되어 제2 유전체 라이너(118)의 후면 표면으로부터 관통 유전체 라이너(132)의 부분을 제거하고, 유전체 라이너(132), 비아 STI 구조물(148), 제2 유전체 층(106)을 통해, 도전성 피처(126) 내로 에칭되어, 도전성 피처(126)의 후면 표면을 노출시킨다. 제4 에칭은 도 21에 설명된 바와 동일한 제4 에칭 단계들을 포함한다. 제4 에칭을 완료한 후, 기판 관통 비아(130)가 퇴적되어 비아 공동 개구부(도 20의 2002)를 채우고 관통 유전체 라이너(132), 비아 STI 구조물(148), 도전성 피처(126)의 측벽들을 덮고, 도전성 피처(126)의 후면 표면을 덮는다. 기판 관통 비아(130)는, 예를 들어, 알루미늄, 구리, 알루미늄 구리, 텅스텐 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 일부 실시예들에서, 기판 관통 비아(130)는, 예를 들어, PVD, CVD, ALD, 공정 또는 다른 적합한 공정에 의해 퇴적될 수도 있다.
분리층(602)이 제2 유전체 라이너(118), 금속 코어(124), 연결 금속 코어(128), 관통 유전체 라이너(132), 및 기판 관통 비아(130)의 후면 표면 전체에 퇴적된다. 분리층(602)은, 예를 들어, 산화물, 금속 산화물, 알루미늄 산화물, 하프늄 산화물, 고-k 유전체, 저-k 유전체 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 일부 실시예들에서, 분리층(602)은, 예를 들어, PVD, CVD, ALD, 공정 또는 다른 적합한 공정에 의해 400 내지 600 옹스트롬의 두께로 퇴적될 수도 있다. 도전성 트레이스 층(2602)이 화소 어레이 영역(135) 및 주변 영역(138) 둘 다에서 분리층(602)의 후면 표면 상에 퇴적된다. 도전성 트레이스 층(2602)은, 예를 들어, 알루미늄, 구리, 알루미늄 구리, 텅스텐 등일 수도 있거나, 또는 그러한 것을 포함할 수도 있다. 일부 실시예들에서, 도전성 트레이스 층(2602)은 본질적으로 알루미늄으로 이루어진다. 다른 실시예들에서, 도전성 트레이스 층(2602)은 본질적으로 텅스텐으로 이루어진다.
도 27의 단면도(2700)는 금속 코어(124)와 분리층에 의해 제2 유전체 라이너(118)로부터 분리된 연결 금속 코어(128) 사이에 오프셋을 형성하는, 도 22 및 도 24의 단면도들(2200 및 2400)의 대체 실시예를 도시한다. 도 27에 대해 방법 흐름에서 도 26이 선행한다.
도 27의 단면도(2700)에 도시된 바와 같이, 제5 에칭 공정이, 후면 도전성 트레이스(140)의 중앙이 금속 코어(124)의 중앙으로부터 오프셋되도록, 금속 코어(124) 및 제2 유전체 라이너(118) 위로 연장하는 후면 도전성 트레이스(140)를 화소 어레이 영역(135)에 형성하도록 수행된다. 일부 실시예들에서, 제5 에칭 공정은 다음을 포함한다: 1) 화소 어레이 영역(135) 및 주변 영역(138)에서의 도전성 트레이스 층(도 26의 2602)의 제1 부분에, 비마스킹 영역의 측벽들이 금속 코어(124) 및 제2 유전체 라이너(118) 아래에 놓이는마스킹 층(도시되지 않음)을 형성하는 것; 2) 분리층(602)의 후면 표면에 도달되기까지 하나 이상의 에천트들에 도전성 트레이스 층(도 26의 2602)의 비마스킹 영역들을 노출시키는 것; 및 3) 마스킹 층을 제거하기 위해 제거 공정을 수행하는 것. 일부 실시예들에서, 제5 에칭 공정은 습식 에칭, 건식 에칭, 또는 다른 적합한 에칭 공정을 수행하는 것을 포함할 수도 있다. 제5 에칭 공정의 완료 시, 후면 도전성 트레이스(140)의 중앙이 금속 코어(124)의 중앙으로부터 측방으로 오프셋되고 도전성 브리지(142)가 주변 영역(138)에서 분리층(602)의 후면 표면을 따라 형성된다.
도 28은 도 27 및 도 28의 절단선 C-C' 및 D-D'에 의해 나타낸 바와 같은 도 27의 단면도(2700)의 일부 실시예들의 평면도(2800)를 도시한다. 평면도(2800)에서 알 수 있는 바와 같이, 금속 코어(124)는 격리 그리드로서 배열되고 후면 도전성 트레이스(140)는 후면 금속 그리드로서 배열된다. 후면 금속 그리드의 수직 피처들이 격리 그리드의 수직 피처들의 좌측으로 오프셋되어 형성된다. 후면 금속 그리드의 수평 피처들이 격리 그리드의 수평 피처들 위로 오프셋된다.
도 24 내지 도 28의 대체 실시예들은 후면 금속 그리드와 격리 그리드 사이의 오프셋들에 관해 제한하고 있지 않다. 후면 금속 그리드와 격리 그리드는 도 4 내지 도 9에서 논의된 특징들을 반영하도록 형성될 수도 있다. 대체 실시예들(예시되지 않음)에서, 후면 금속 그리드는 격리 그리드를 기준으로 다른 방식들로 오프셋되어 형성될 수 있다. 예를 들어, 후면 금속 그리드의 수직 피처들은 격리 그리드의 수직 피처들의 우측 또는 좌측으로 오프셋되어 형성될 수 있다. 또한, 후면 금속 그리드의 수평 피처들은 격리 그리드의 수평 피처들 위로 또는 아래로 오프셋되어 형성될 수 있다. 후면 금속 그리드는 격리 그리드를 기준으로 갭에 의해 정렬, 중첩, 또는 분리 형성될 수도 있다. 더욱이, 수직 및 수평 피처들의 관계와, 격리 그리드를 기준으로 한 후면 금속 그리드의 오프셋은 후면 금속 그리드 및 격리 그리드 사이의 공간적 로케이션에 따라 달라질 수 있다. 예를 들어, 후면 금속 그리드 및 격리 그리드의 중앙에서, 제1 오프셋이 발생할 수도 있고, 후면 금속 그리드 및 격리 그리드의 주변에서, 제2 오프셋이 발생할 수도 있다. 제1 오프셋은 후면 금속 그리드 및 격리 그리드가 정렬되는 도 22에 묘사된 것일 수도 있다. 제2 오프셋은 도 8, 도 9, 도 24, 또는 도 27 중 임의의 것에서 묘사된 것일 수도 있다. 더욱이, 후면 금속 그리드 및 격리 그리드의 상이한 영역들은 추가적인 오프셋 시나리오들 또는 오프셋 시나리오들의 조합을 포함할 수도 있다. 도 24 내지 도 28의 대체 실시예들은 제작 중의 등록 차이들의 결과로서 발생할 수 있다.
도 29의 단면도(2900)에는 도 22의 단면도(2200)가 선행하고 단면도(2900)는 화소 어레이 영역(135)에서의 컬러 필터 층(120), 제4 유전체 층(122), 및 복수의 마이크로렌즈들(144), 뿐만 아니라 음의 바이어스 회로(134)를 형성하는 것을 보여준다.
도 29의 단면도(2900)에 도시된 바와 같이, 컬러 필터 층(120)이 화소 어레이 영역(135)에서 후면 도전성 트레이스(140) 및 제2 유전체 라이너의 후면 표면과, 후면 도전성 트레이스(140)의 측벽들에 퇴적된다. 컬러 필터 층(120)은, 예를 들어, 컬러 스펙트럼(예컨대, 적색, 녹색, 청색)에 대응하는 입사 방사의 특정된 파장을 필터링하기 위한 염료 계 또는 안료 계 폴리머 또는 수지, 또는 특정 주파수 범위를 갖는 전자기 방사의 투과를 허용하지만 특정된 주파수 범위 밖의 주파수들의 전자기 방사는 투과가 차단되는 재료를 포함할 수도 있다. 제4 유전체 층(122)이 컬러 필터 층(120)의 후면 표면 위에 퇴적되고 복수의 마이크로렌즈들(144)이 제4 유전체 층(122)의 후면 표면 상에 형성된다. 이와 같이, 복수의 마이크로렌즈들(144) 및 밑에 있는 구조물들은 적어도 하나의 화소 영역(136)을 포함하는 화소 어레이 영역(135)을 형성한다. 제4 유전체 층(122)은, 예를 들어, 벌크 기판(예컨대, 벌크 실리콘 기판), SOI 기판, 또는 일부 다른 적합한 기판일 수도 있다. 복수의 마이크로렌즈들은, 예를 들어, 마이크로 렌즈 재료일 수도 있다. 컬러 필터 층(120), 제4 유전체 층(122), 및 복수의 마이크로렌즈들(144)은 퇴적 및 에칭 공정들의 조합에 의해 형성될 수도 있다.
음의 바이어스 회로(134)가 형성되어 도전성 피처(126) 및 반도체 기판(110)에 전기적으로 커플링되며 여기서 음의 바이어스 회로는 도전성 피처(126), 기판 관통 비아(130), 및 연결 금속 코어(128)에 의해 금속 코어(124)에 음의 바이어스를 인가하도록 구성된다. 다수의 전자 홀들(146)이 반도체 기판(110) 내에 후면 격리 구조물(115)에 인접하여 배치될 수도 있다. 음의 바이어스 회로(134)는, 음의 바이어스 상태 동안, 바이어스 없음 상태에 비해 전자 홀들(146)의 수를 감소시키기 위해 음의 바이어스를 금속 코어(124)에 인가하도록 구성된다. 음의 바이어스 회로(134)가 음의 바이어스를 금속 코어(124)에 인가하도록 구성된 결과로서, 이웃하는 광검출기들(112) 사이의 크로스토크는 감소되고, 광검출기들(112)의 양자 효율은 증가된다. 이와 같이, 이미지 센서(100)의 감지 성능은 개선되고 이미지 센서(100)로부터 생성된 이미지들의 신뢰도 및/또는 정확도는 개선된다.
도 30은 주변 영역에 커플링되어 화소 어레이 영역을 음으로 바이어싱하도록 구성되는 음의 바이어스 회로를 포함하는 이미지 센서를 형성하는 방법(3000)의 일부 실시예들의 흐름도를 도시한다.
액트 3002에서, 광검출기가 반도체 기판의 화소 영역 내에 형성된다. 제2 유전체 층이 반도체 기판의 상단면에 형성된다. STI 구조물이 제2 유전체 층의 후면을 따라 형성되어 광검출기(112)를 측방으로 둘러싼다. 도전성 피처가 이미지 센서의 주변에서 제2 유전체 층 내에 형성된다. 도 11은 액트 3002의 일부 실시예들에 대응하는 단면도(1100)를 도시한다.
액트 3004에서, 제1 에칭이 반도체 기판 내로 수행되어 반도체 기판의 화소 영역 및 주변 영역에서 개구부들을 노출시킨다. 그 에칭은 화소 영역에서 STI 구조의 후면 표면을 노출시킨다. 도 12 및 도 13은 액트 3004의 일부 실시예들에 각각 대응하는 단면도들(1200 및 1300)을 도시한다.
액트 3006에서, 제1 유전체 라이너가 반도체 기판 및 STI 구조물의 노출된 표면들을 따라 퇴적된다. 제3 유전체 층이 제1 유전체 라이너의 후면 표면 전체에 퇴적되고 제1 에칭에 의해 생성된 개구부들을 채운다. 제2 에칭이 수행되어 반도체 기판 내의 제3 유전체 층 및 제1 유전체 라이너의 측벽들을 노출시킨다. 도 14 및 도 15는 액트 3006의 일부 실시예들에 각각 대응하는 단면도들(1400 및 1500)을 도시한다.
액트 3008에서, 제2 에칭에 의해 생성된 개구부들에서 제3 유전체 층 및 제1 유전체 라이너의 표면을 따라 제2 유전체 라이너를 퇴적한다. 화소 및 주변 영역들에서 제2 유전체 라이너의 측벽들 내에 금속 코어 및 연결 금속 코어를 퇴적한다. 주변 영역에서 제3 및 제4 에칭을 수행하고 주변 영역에서 도전성 피처에 커플링되는 기판 관통 비아를 형성한다. 금속 코어, 제2 유전체 층, 연결 금속 코어, 및 기판 관통 비아의 후면에 도전성 트레이스 층을 퇴적한다. 도 16 내지 도 21은 액트 3008의 일부 실시예들에 각각 대응하는 단면도들(1600 및 2100)을 도시한다.
액트 3010에서, 금속 코어에 정렬되거나 또는 오프셋된 금속 코어의 후면 표면 위의 화소 영역에서 기판 관통 비아 및 도전성 트레이스에 연결 금속 코어를 전기적으로 커플링하는 도전성 브리지를 주변 영역에 형성하기 위해 도전성 트레이스 층을 에칭한다. 도 22 내지 도 28은 액트 3010의 일부 실시예들에 각각 대응하는 단면도들(2200 내지 2800)을 예시한다.
액트 3012에서, 도전성 트레이스 위에 컬러 필터 층 및 복수의 마이크로렌즈들을 형성한다. 기판 관통 비아 및 반도체 기판에 커플링되는 음의 바이어스 회로를 형성한다. 도 29는 액트 3012의 일부 실시예들에 대응하는 단면도(2900)를 도시한다.
방법(3000)이 일련의 액트들 또는 이벤트들로서 예시되며 그리고/또는 설명되지만, 그 방법(3000)은 예시된 순서 또는 액트들로 제한되지 않는다는 것이 이해될 것이다. 따라서, 일부 실시예들에서, 액트들은 예시된 것과는 상이한 순서들로 수행될 수도 있으며 그리고/또는 동시에 수행될 수도 있다. 게다가, 일부 실시예들에서, 예시된 액트들 또는 이벤트들은 다른 액트들 또는 서브-액트들과는 별도의 시간들에 또는 동시에 수행될 수도 있는 다수의 액트들 또는 이벤트들로 세분될 수도 있다. 일부 실시예들에서, 일부 예시된 액트들 또는 이벤트들은 생략될 수도 있고, 다른 예시되지 않은 액트들 또는 이벤트들이 포함될 수도 있다.
일부 실시예들이 이미지 센서에 관한 것이다. 이미지 센서는 화소 영역과 주변 영역을 포함하는 반도체 기판을 포함한다. 후면 격리 구조물이 반도체 기판의 후면 내로 연장되고 화소 영역을 측방으로 둘러싼다. 후면 격리 구조물은 금속 코어를 포함하고, 유전체 라이너가 반도체 기판으로부터 금속 코어를 분리한다. 도전성 피처가 반도체 기판의 전면에 배치된다. 기판 관통 비아가 도전성 피처와 접촉하도록 반도체 기판의 후면으로부터 주변 영역을 통하여 연장된다. 기판 관통 비아는 후면 격리 구조물로부터 측방으로 오프셋된다. 도전성 브리지가 반도체 기판의 후면 밑에 배치되고 후면 격리 구조물의 금속 코어를 기판 관통 비아에 전기적으로 커플링시킨다.
이미지 센서가 주변 영역으로부터 측방으로 오프셋된 화소 영역을 포함하는 반도체 기판을 포함한다. 후면 격리 구조물이 반도체 기판의 후면 내로 연장되고 화소 영역을 측방으로 둘러싼다. 기판 관통 비아가 주변 영역에서 반도체 기판을 통해 연장되고 반도체 기판의 후면 밑에 배치된 도전성 브리지에 의해 후면 격리 구조물에 전기적으로 커플링된다. 도전성 피처가 반도체 기판의 전면에 배치되고 기판 관통 비아에 전기적으로 커플링된다. 음의 바이어스 회로가 도전성 피처를 통해 후면 격리 구조물 및 반도체 기판에 걸쳐 상이한 시간들에 제1 바이어스 상태 및 제2 바이어스 상태를 인가하도록 구성된다.
이미지 센서를 형성하는 방법이 반도체 기판의 전면에 도전성 피처를 형성하는 단계를 포함한다. 반도체 기판은 화소 영역에 후면 격리 트렌치 및 후면 연결 트렌치를 후면 격리 트렌치 및 후면 연결 트렌치가 교차하도록 형성하기 위해 패터닝된다. 관통 홀이 화소 영역에서 측방으로 오프셋된 주변 영역에서 반도체 기판을 통해 연장하도록 패터닝된다. 도전성 재료가 도전성 피처와 접촉하도록 후면 격리 트렌치에 후면 격리 구조물, 후면 연결 트렌치에 후면 연결 구조물, 및 관통 홀에 기판 관통 비아를 형성하기 위해 제공된다. 도전성 브리지가 기판 관통 비아의 후면 표면 및 후면 연결 구조물의 후면 표면에 형성된다.
전술한 바는 본 기술분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수도 있도록 여러 실시예들의 특징들을 개괄한다. 본 기술분야의 통상의 기술자들은 동일한 목적들을 수행하며 그리고/또는 본 개시에서 소개되는 실시예들의 동일한 장점들을 성취하기 위한 다른 공정들 및 구조체들을 설계 또는 수정하기 위한 근거로서 본 개시를 쉽사리 사용할 수도 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자들은 이러한 동등한 구성들이 본 개시의 정신 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 정신 및 범위로부터 벗어남 없이 본 개시 내에서 다양한 변경들, 치환들, 및 개조들을 할 수도 있다는 것 또한 알아야 한다.
실시예
1. 이미지 센서에 있어서,
화소 영역과 주변 영역을 포함하는 반도체 기판;
상기 반도체 기판의 후면 내로 연장하고 상기 화소 영역을 측방으로 둘러싸는 후면 격리 구조물 ― 상기 후면 격리 구조물은 금속 코어 및 상기 반도체 기판으로부터 상기 금속 코어를 분리하는 유전체 라이너를 포함함 ―;
상기 반도체 기판의 전면 위에 배치되는 도전성 피처;
상기 도전성 피처와 접촉하기 위해 상기 반도체 기판의 상기 후면으로부터 상기 주변 영역을 통해 연장하는 기판 관통 비아(through substrate via) ― 상기 기판 관통 비아는 상기 후면 격리 구조물로부터 측방으로 오프셋되어 있음 ―; 및
상기 반도체 기판의 상기 후면 밑에 배치되고 상기 후면 격리 구조물의 상기 금속 코어를 상기 기판 관통 비아에 전기적으로 커플링시키는 도전성 브리지를 포함하는, 이미지 센서.
2. 제1항에 있어서,
상기 화소 영역 및 상기 주변 영역 둘 다에 걸쳐 연장되고 상기 도전성 브리지 및 상기 후면 격리 구조물의 상기 금속 코어 둘 다와 직접 접촉하는 후면 연결 구조물을 더 포함하는, 이미지 센서.
3. 제1항에 있어서,
상기 후면 격리 구조물의 상기 금속 코어 바로 아래에 있고 상기 금속 코어와 정렬되는 후면 도전성 트레이스를 더 포함하는, 이미지 센서.
4. 제3항에 있어서, 상기 후면 도전성 트레이스와 상기 후면 격리 구조물의 상기 금속 코어 사이에 배치되는 유전체 재료를 포함하는 분리층을 더 포함하는, 이미지 센서.
5. 제4항에 있어서, 상기 후면 도전성 트레이스는 알루미늄 또는 텅스텐을 포함하는 것인, 이미지 센서.
6. 제1항에 있어서,
상기 후면 격리 구조물의 상기 금속 코어 바로 아래에 있고 상기 금속 코어로부터 측방으로 오프셋된 후면 도전성 트레이스를 더 포함하는, 이미지 센서.
7. 제1항에 있어서,
상기 반도체 기판의 상기 후면으로부터 상기 주변 영역을 통해 연장되고 상기 기판 관통 비아로부터 측방으로 이격되는 추가의 기판 관통 비아 ― 상기 추가의 기판 관통 비아는 상기 화소 영역에 전기적으로 커플링되고 상기 도전성 피처에 직접 접촉함 ― 를 더 포함하는, 이미지 센서.
8. 제1항에 있어서,
상기 도전성 피처에 커플링되고 상기 도전성 피처에 의해 상기 금속 코어에 음의 바이어스를 인가하도록 구성되는 음의 바이어스 회로를 더 포함하는, 이미지 센서.
9. 제8항에 있어서,
상기 화소 영역에 이웃하는 추가의 화소 영역 ― 상기 음의 바이어스는 상기 화소 영역과 상기 추가의 화소 영역 사이에 전기 저항을 증가시킴 ― 을 더 포함하는, 이미지 센서.
10. 이미지 센서에 있어서,
주변 영역으로부터 측방으로 오프셋된 화소 영역을 포함하는 반도체 기판;
상기 반도체 기판의 후면 내로 연장되고 상기 화소 영역을 측방으로 둘러싸는 후면 격리 구조물;
상기 주변 영역에서 상기 반도체 기판을 통해 연장되고 상기 반도체 기판의 상기 후면 밑에 배치된 도전성 브리지에 의해 상기 후면 격리 구조물에 전기적으로 커플링되는 기판 관통 비아;
상기 반도체 기판의 전면 위에 배치되고 상기 기판 관통 비아에 전기적으로 커플링되는 도전성 피처; 및
상기 도전성 피처를 통해 상기 후면 격리 구조물 및 상기 반도체 기판에 걸쳐 상이한 시간들에서 제1 바이어스 상태 및 제2 바이어스 상태를 인가하도록 구성되는 음의 바이어스 회로를 포함하는, 이미지 센서.
11. 제10항에 있어서, 상기 제1 바이어스 상태는 상기 제2 바이어스 상태에 비해 상기 반도체 기판 내의 상기 후면 격리 구조물에 인접한 전자 홀들의 수를 감소시키는 음의 바이어스인 것인, 이미지 센서.
12. 제10항에 있어서, 상기 제1 바이어스 상태는 상기 제2 바이어스 상태에 비해 상기 후면 격리 구조물의 대향하는 측면들 상의 상기 반도체 기판의 전기 컨덕턴스를 감소시키는 것인, 이미지 센서.
13. 제10항에 있어서,
상기 반도체 기판으로부터 상기 도전성 피처를 분리하는 격리 유전체 층을 더 포함하는, 이미지 센서.
14. 제10항에 있어서,
상기 반도체 기판의 상기 후면 위에 배치되고 상기 반도체 기판으로부터 상기 기판 관통 비아를 분리하는 관통 유전체 라이너(through dielectric liner)를 더 포함하는, 이미지 센서.
15. 제10항에 있어서, 상기 후면 격리 구조물은 상기 반도체 기판의 상기 후면 내로 연장되는 금속 코어를 포함하고, 상기 이미지 센서는,
상기 금속 코어 아래의 후면 도전성 트레이스 ― 상기 후면 도전성 트레이스의 중앙은 상기 금속 코어의 중앙으로부터 오프셋됨 ― 를 더 포함하는, 이미지 센서.
16. 제10항에 있어서, 상기 후면 격리 구조물은 상기 반도체 기판의 상기 후면 내로 연장되는 금속 코어를 포함하고, 상기 이미지 센서는,
상기 후면 도전성 트레이스와 상기 후면 격리 구조물 사이에 배치되는 유전체 재료를 포함하는 분리층 ― 상기 후면 도전성 트레이스는 상기 금속 코어에 전기적으로 커플링되도록 상기 분리층을 통해 연장됨 ― 을 더 포함하는, 이미지 센서.
17. 제10항에 있어서, 상기 후면 격리 구조물은 상기 반도체 기판의 상기 후면 내로 연장되는 트렌치 내의 금속 코어를 포함하고, 상기 이미지 센서는,
상기 트렌치의 내부 측벽들을 따라 배치되는 제1 유전체 라이너;
상기 제1 유전체 층의 내부 측벽들을 따라 배치되고 상기 제1 유전체 라이너로부터 상기 금속 코어를 분리하는 제2 유전체 라이너; 및
상기 제1 유전체 라이너의 하단 표면을 상기 제2 유전체 라이너로부터 수직으로 분리하는 유전체 층을 더 포함하는, 이미지 센서.
18. 이미지 센서를 형성하는 방법에 있어서,
반도체 기판의 전면 상에 도전성 피처를 형성하는 단계;
후면 격리 트렌치와 후면 연결 트렌치가 교차하도록 상기 후면 격리 트렌치 및 상기 후면 연결 트렌치를 화소 영역에 형성하기 위해 상기 반도체 기판을 패터닝하는 단계;
상기 화소 영역으로부터 측방으로 오프셋된 주변 영역에서 상기 반도체 기판을 통해 연장되는 관통 홀을 패터닝하는 단계;
상기 도전성 피처와 접촉하도록 상기 후면 격리 트렌치 내의 후면 격리 구조물, 상기 후면 연결 트렌치 내의 후면 연결 구조물, 및 상기 관통 홀 내의 기판 관통 비아를 형성하기 위해 도전성 재료를 제공하는 단계; 및
상기 기판 관통 비아의 후면 표면 및 상기 후면 연결 구조물의 후면 표면 위에 도전성 브리지를 형성하는 단계를 포함하는, 이미지 센서를 형성하는 방법.
19. 제18항에 있어서,
상기 도전성 재료를 제공하기 전에, 상기 후면 격리 트렌치, 상기 후면 연결 트렌치, 및 상기 관통 홀의 측벽들을 따라 유전체 라이너를 형성하는 단계를 더 포함하는, 이미지 센서를 형성하는 방법.
20. 제18항에 있어서,
상기 화소 영역 위에 상기 후면 격리 구조물을 덮는 금속 층을 형성하는 단계; 및
상기 후면 격리 구조물과 정렬된 격리 그리드를 형성하기 위해 상기 금속 층을 패터닝하는 단계를 더 포함하는, 이미지 센서를 형성하는 방법.
Claims (10)
- 이미지 센서에 있어서,
화소 영역과 주변 영역을 포함하는 반도체 기판;
상기 반도체 기판의 후면 내로 연장하고 상기 화소 영역을 측방으로 둘러싸는 후면 격리 구조물 - 상기 후면 격리 구조물은 금속 코어 및 상기 반도체 기판으로부터 상기 금속 코어를 분리하는 유전체 라이너를 포함함 - ;
상기 반도체 기판의 전면 위에 배치되는 도전성 피처;
상기 도전성 피처와 접촉하기 위해 상기 반도체 기판의 상기 후면으로부터 상기 주변 영역을 통해 연장하는 기판 관통 비아(through substrate via) - 상기 기판 관통 비아는 상기 후면 격리 구조물로부터 측방으로 오프셋되어 있음 - ;
상기 반도체 기판의 상기 후면 밑에 배치되고 상기 후면 격리 구조물의 상기 금속 코어를 상기 기판 관통 비아에 전기적으로 커플링시키는 도전성 브리지; 및
상기 화소 영역 및 상기 주변 영역 둘 다에 걸쳐 연장되고, 상기 도전성 브리지 및 상기 후면 격리 구조물의 상기 금속 코어 둘 다와 직접 접촉하는 후면 연결 구조물
을 포함하는, 이미지 센서. - 삭제
- 제1항에 있어서,
상기 후면 격리 구조물의 상기 금속 코어 바로 아래에 있고 상기 금속 코어와 정렬되는 후면 도전성 트레이스를 더 포함하는, 이미지 센서. - 제3항에 있어서,
상기 후면 도전성 트레이스와 상기 후면 격리 구조물의 상기 금속 코어 사이에 배치되는 유전체 재료를 포함하는 분리층을 더 포함하는, 이미지 센서. - 제1항에 있어서,
상기 후면 격리 구조물의 상기 금속 코어 바로 아래에 있고 상기 금속 코어로부터 측방으로 오프셋된 후면 도전성 트레이스를 더 포함하는, 이미지 센서. - 제1항에 있어서,
상기 반도체 기판의 상기 후면으로부터 상기 주변 영역을 통해 연장되고 상기 기판 관통 비아로부터 측방으로 이격되는 추가의 기판 관통 비아 - 상기 추가의 기판 관통 비아는 상기 화소 영역에 전기적으로 커플링되고 상기 도전성 피처에 직접 접촉함 - 를 더 포함하는, 이미지 센서. - 제1항에 있어서,
상기 도전성 피처에 커플링되고 상기 도전성 피처에 의해 상기 금속 코어에 음의 바이어스를 인가하도록 구성되는 음의 바이어스 회로를 더 포함하는, 이미지 센서. - 제7항에 있어서,
상기 화소 영역에 이웃하는 추가의 화소 영역 - 상기 음의 바이어스는 상기 화소 영역과 상기 추가의 화소 영역 사이에 전기 저항을 증가시킴 - 을 더 포함하는, 이미지 센서. - 이미지 센서에 있어서,
주변 영역으로부터 측방으로 오프셋된 화소 영역을 포함하는 반도체 기판;
상기 반도체 기판의 후면 내로 연장되고 상기 화소 영역을 측방으로 둘러싸는 후면 격리 구조물;
상기 주변 영역에서 상기 반도체 기판을 통해 연장되고 상기 반도체 기판의 상기 후면 밑에 배치된 도전성 브리지에 의해 상기 후면 격리 구조물에 전기적으로 커플링되는 기판 관통 비아;
상기 반도체 기판의 전면 위에 배치되고 상기 기판 관통 비아에 전기적으로 커플링되는 도전성 피처; 및
상기 도전성 피처를 통해 상기 후면 격리 구조물 및 상기 반도체 기판에 걸쳐 상이한 시간들에서 제1 바이어스 상태 및 제2 바이어스 상태를 인가하도록 구성되는 음의 바이어스 회로
를 포함하는, 이미지 센서. - 이미지 센서를 형성하는 방법에 있어서,
반도체 기판의 전면 상에 도전성 피처를 형성하는 단계;
후면 격리 트렌치와 후면 연결 트렌치가 교차하도록, 상기 후면 격리 트렌치를 화소 영역에 그리고 상기 후면 연결 트렌치를 상기 화소 영역 및 주변 영역에 형성하기 위해 상기 반도체 기판을 패터닝하는 단계;
상기 화소 영역으로부터 측방으로 오프셋된 상기 주변 영역에서 상기 반도체 기판을 통해 연장되는 관통 홀을 패터닝하는 단계;
상기 후면 격리 트렌치 내의 후면 격리 구조물, 상기 후면 연결 트렌치 내의 후면 연결 구조물, 및 상기 도전성 피처와 접촉하기 위한 상기 관통 홀 내의 기판 관통 비아를 형성하도록, 도전성 재료를 제공하는 단계; 및
상기 기판 관통 비아의 후면 표면 및 상기 후면 연결 구조물의 후면 표면 위에 도전성 브리지를 형성하는 단계
를 포함하고,
상기 후면 연결 구조물은 상기 화소 영역 및 상기 주변 영역 둘 다에 걸쳐 연장되는 것인, 이미지 센서를 형성하는 방법.
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