KR102565669B1 - Display device - Google Patents

Display device Download PDF

Info

Publication number
KR102565669B1
KR102565669B1 KR1020160138490A KR20160138490A KR102565669B1 KR 102565669 B1 KR102565669 B1 KR 102565669B1 KR 1020160138490 A KR1020160138490 A KR 1020160138490A KR 20160138490 A KR20160138490 A KR 20160138490A KR 102565669 B1 KR102565669 B1 KR 102565669B1
Authority
KR
South Korea
Prior art keywords
voltage
gate
low potential
potential voltage
transistor
Prior art date
Application number
KR1020160138490A
Other languages
Korean (ko)
Other versions
KR20180044677A (en
Inventor
이건영
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020160138490A priority Critical patent/KR102565669B1/en
Publication of KR20180044677A publication Critical patent/KR20180044677A/en
Application granted granted Critical
Publication of KR102565669B1 publication Critical patent/KR102565669B1/en

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels

Abstract

본 발명은 저전위전압을 다수의 레벨로 설정함으로써, 게이트전압을 지연없이 정상출력할 수 있는 표시장치 제공하는 데 있다. 본 발명에 따른 표시장치는 표시패널, 상기 표시패널에 실장되어 게이트전압을 출력하는 게이트구동부 및 상기 게이트구동부에 고전위전압 및 다수 레벨의 저전위전압을 출력하는 전원제어부를 포함한다.An object of the present invention is to provide a display device capable of normally outputting a gate voltage without delay by setting a low potential voltage to a plurality of levels. A display device according to the present invention includes a display panel, a gate driver mounted on the display panel to output a gate voltage, and a power control unit to output a high potential voltage and a multi-level low potential voltage to the gate driver.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로, 특히 게이트전압을 지연없이 정상출력할 수 있는 표시장치 및 이의 구동방법에 관한 것이다. The present invention relates to a display device, and more particularly, to a display device capable of normally outputting a gate voltage without delay and a method for driving the same.

통상의 액정표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정표시패널과 상기 액정표시패널을 구동하기 위한 구동부를 구비한다.A typical liquid crystal display device displays an image by adjusting light transmittance of liquid crystal having dielectric anisotropy using an electric field. To this end, the liquid crystal display device includes a liquid crystal display panel in which pixel areas are arranged in a matrix form and a driving unit for driving the liquid crystal display panel.

액정표시패널에는 다수개의 게이트라인과 다수개의 데이터라인이 교차하게 배열되고, 게이트라인들과 데이터라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 형성된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)와 접속된다. 박막트랜지스터는 게이트라인의 게이트전압에 의해 턴온(turn-on)되어, 데이터라인의 데이터신호가 화소전극에 충전되도록 한다.In the liquid crystal display panel, a plurality of gate lines and a plurality of data lines are arranged to cross each other, and a pixel area is located in an area defined by the vertical intersection of the gate lines and the data lines. Further, pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed. Each of the pixel electrodes is connected to a thin film transistor (TFT) that is a switching element. The thin film transistor is turned on by the gate voltage of the gate line, so that the data signal of the data line is charged in the pixel electrode.

게이트구동부는 게이트전압들을 순차적으로 출력하기 위해 쉬프트레지스터를 구비한다. 쉬프트레지스터는 서로 종속적으로 연결된 다수의 스테이지들로 구성된다. 다수의 스테이지들은 게이트전압을 순차적으로 출력하여 액정표시패널의 게이트라인들을 순차적으로 스캐닝한다. 상기, 게이트구동부는 액정표시패널을 형성하는 박막트랜지스터 어레이 기판에 내장되는 GIP(Gate In Panel)형태로 형성될 수 있다.The gate driver includes a shift register to sequentially output gate voltages. The shift register is composed of a number of stages connected in a subordinate manner to each other. A plurality of stages sequentially output gate voltages to sequentially scan gate lines of the liquid crystal display panel. The gate driver may be formed in a GIP (Gate In Panel) form embedded in a thin film transistor array substrate forming a liquid crystal display panel.

도 1은 종래의 쉬프트레지스터의 각 스테이지의 등가회로를 나타내는 도면이다.1 is a diagram showing an equivalent circuit of each stage of a conventional shift register.

도 1에 도시된 바와 같이, 각 스테이지는 게이트전압(Vg)을 풀업(pull-up)하는 제7 트랜지스터(Tr7), 게이트전압(Vg)을 풀다운(pull-down)하는 제8 트랜지스터(Tr8) 및 이를 제어하는 다수의 트랜지스터(Tr1~Tr6)를 포함할 수 있다.As shown in FIG. 1, each stage includes a seventh transistor Tr7 that pulls up the gate voltage Vg and an eighth transistor Tr8 that pulls down the gate voltage Vg. and a plurality of transistors Tr1 to Tr6 controlling the same.

즉, 제1 트랜지스터 내지 제3 트랜지스터(Tr1~Tr3)는 제7 트랜지스터(Tr7)의 게이트인 Q노드(Q)의 전압레벨을 제어하고, 제4 트랜지스터 내지 제6 트랜지스터(Tr4~Tr6)는 제8 트랜지스터(Tr8)의 게이트인 QB노드(QB)의 전압레벨을 제어한다. 또한, 상기 스테이지는 고전위전압(VDD) 및 저전위전압(VSS)의 두레벨의 전압을 인가 받아, 게이트전압(Vg)을 출력하게 된다.That is, the first to third transistors Tr1 to Tr3 control the voltage level of the Q node Q, which is the gate of the seventh transistor Tr7, and the fourth to sixth transistors Tr4 to Tr6 control the voltage level of the Q node Q, which is the gate of the seventh transistor Tr7. 8 Controls the voltage level of the QB node QB, which is the gate of the transistor Tr8. In addition, the stage receives two levels of voltages, a high potential voltage (VDD) and a low potential voltage (VSS), and outputs a gate voltage (Vg).

최근에는 네로우베젤(narrow bezel)을 추구하는 경향에 따라, GIP형태의 게이트구동부의 사이즈를 축소하는 이슈가 대두된다. 따라서, 상기 쉬프트레지스터에 실장되는 트랜지스터(Tr)의 크기를 최소화시키는 것이 요구된다.Recently, according to the tendency to pursue a narrow bezel, the issue of reducing the size of the GIP type gate driver has emerged. Therefore, it is required to minimize the size of the transistor Tr mounted on the shift register.

여기서, 상기 구성으로 이루어지는 쉬프트레지스터의 각 스테이지는 하기와 같은 문제점이 발생한다.Here, the following problems occur in each stage of the shift register having the above structure.

상기 스테이지는 제7 트랜지스터(Tr7)에서 부트스트랩 회로(bootstrap circuit)를 구성하여, 게이트전압(Vg)을 출력하게 된다. 상기 부트스트랩 회로(bootstrap circuit)에서 부트스트랩핑(bootstrapping)되는 Q노드(Q)의 전압레벨은 제7 트랜지스터(Tr7)의 드레인(d)에 인가되는 클락신호(CLK)의 전압차 및 제7 트랜지스터(Tr7)의 게이트-소스 커패시터(Vgs)의 정전용량에 비례한다. 여기서, 제7 트랜지스터(Tr7)의 크기가 축소되어, 게이트-소스 커패시터(Cgs)의 정전용량이 감소하게 되어 게이트전압(Vg)이 정상적으로 출력되지 못하게 된다. 또한, 상기 클락신호(CLK)가 저전위전압(VSS) 및 고전위전압(VDD) 사이를 스윙하게 되는데, 상기 저전위전압(VSS)과 고전위전압(VDD)의 전압차가 충분하지 않아 게이트전압(Vg)이 정상적으로 출력되지 못한다는 문제점이 발생한다.In this stage, a bootstrap circuit is configured in the seventh transistor Tr7 to output a gate voltage Vg. The voltage level of the Q node (Q) bootstrapping in the bootstrap circuit is the voltage difference between the clock signal (CLK) applied to the drain (d) of the seventh transistor (Tr7) and the voltage level of the seventh transistor (Tr7). It is proportional to the capacitance of the gate-source capacitor Vgs of the transistor Tr7. Here, since the size of the seventh transistor Tr7 is reduced, the capacitance of the gate-source capacitor Cgs is reduced, so that the gate voltage Vg is not normally output. In addition, the clock signal (CLK) swings between the low potential voltage (VSS) and the high potential voltage (VDD), but the voltage difference between the low potential voltage (VSS) and the high potential voltage (VDD) is not sufficient, so that the gate voltage There is a problem that (Vg) is not output normally.

그리고, 제3 트랜지스터(Tr3)가 축소됨에 따라, 제3 트랜지스터(Tr3)의 채널의 길이가 짧아지게 된다. 따라서, 제3 트랜지스터(Tr3)에서 누설전류(leakage current)가 증가하게 되어, 충전된 Q노드(Q)의 전압레벨이 점점 감소하게 되어, Q노드(Q)가 접속되는 제7 트랜지스터(Tr7)의 제어가 어려워진다. 이로써, 게이트전압(Vg)이 지연되어 출력되어 액정표시패널이 라인별로 깜빡이는 현상이 발생하거나 휘도가 저하되는 문제점이 발생하게 된다.Also, as the third transistor Tr3 is reduced, the length of the channel of the third transistor Tr3 is shortened. Therefore, the leakage current increases in the third transistor Tr3, and the voltage level of the charged Q node Q gradually decreases, so that the seventh transistor Tr7 to which the Q node Q is connected. becomes difficult to control. As a result, the gate voltage (Vg) is delayed and output, causing a phenomenon in which the liquid crystal display panel flickers line by line or a decrease in luminance.

본 발명은 저전위전압을 다수의 레벨로 설정함으로써, 게이트전압을 지연없이 정상출력할 수 있는 표시장치 제공하는 데 있다.An object of the present invention is to provide a display device capable of normally outputting a gate voltage without delay by setting a low potential voltage to a plurality of levels.

본 발명에 따른 표시장치는 표시패널, 게이트구동부 및 전원제어부를 포함한다.A display device according to the present invention includes a display panel, a gate driver, and a power control unit.

상기 게이트구동부는 다수의 스테이지가 종속연결된 쉬프트레지스터를 포함하여, 상기 표시패널에 실장되어 게이트전압을 출력한다.The gate driver includes a shift register to which a plurality of stages are cascaded, and is mounted on the display panel to output a gate voltage.

상기 전원제어부는 상기 게이트구동부에 고전위전압 및 다수 레벨의 저전위전압을 출력한다.The power controller outputs a high potential voltage and a multi-level low potential voltage to the gate driver.

이렇게 저전위전압의 레벨을 다수로 설정함으로써, 풀업 트랜지스터의 부트스트랩핑(bootstrapping)되는 전압을 상승시켜 게이트전압이 고전위전압으로 충분하게 충전될 수 있도록 한다. 또한 방전 트랜지스터의 누설전류(leakage current)를 감소시켜 후술할 Q노드의 전압이 하강되지 않도록 하여, 게이트전압이 지연없이 정상출력될 수 있도록 한다.By setting the low potential voltage to a plurality of levels, the bootstrapping voltage of the pull-up transistor is raised so that the gate voltage can be sufficiently charged with the high potential voltage. In addition, the leakage current of the discharge transistor is reduced so that the voltage of the Q node, which will be described later, does not fall, so that the gate voltage can be normally output without delay.

도 1은 종래의 쉬프트레지스터의 각 스테이지의 등가회로를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 표시장치의 쉬프트레지스터를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 표시장치의 제1 스테이지의 등가회로를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 표시장치의 게이트구동부 내부신호의 파형을 나타내는 도면이고, 도 6 내지 도 9는 도 5에 도시된 구간에 따른 스테이지의 등가회로를 나타내는 도면이다.
도 10은 트랜지스터의 Vgs에 따른 Ids를 나타낸 그래프이고, 도 11a 및 도 11b는 Q노드에 인가되는 제1 전압과 게이트전압을 나타내는 그래프이다.1 is a diagram showing an equivalent circuit of each stage of a conventional shift register.
2 is a diagram illustrating a display device according to an exemplary embodiment of the present invention.
3 is a diagram illustrating a shift register of a display device according to an exemplary embodiment of the present invention.
4 is a diagram illustrating an equivalent circuit of a first stage of a display device according to an exemplary embodiment of the present invention.
5 is a diagram showing waveforms of internal signals of a gate driver of a display device according to an embodiment of the present invention, and FIGS. 6 to 9 are diagrams showing equivalent circuits of stages according to the section shown in FIG. 5 .
10 is a graph showing Ids according to Vgs of a transistor, and FIGS. 11A and 11B are graphs showing a first voltage applied to a Q node and a gate voltage.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 표시장치에 대해 상세히 설명한다.Hereinafter, a display device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.2 is a diagram illustrating a display device according to an exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 표시장치(100)는 표시패널(110), 표시패널(110)을 구동하는 게이트/데이터구동부(123,125), 게이트/데이터구동부(123,125)를 제어하는 타이밍제어부(131) 및 각 구동전원을 공급하는 전원제어부(133)를 포함한다.As shown in FIG. 2 , the display device 100 according to an exemplary embodiment of the present invention includes a display panel 110 , gate/data drivers 123 and 125 driving the display panel 110 , and gate/data drivers 123 and 125 . It includes a timing control unit 131 for controlling and a power control unit 133 for supplying each driving power.

표시패널(110)은 글라스 또는 플라스틱을 이용한 기판(미도시) 상에 다수의 게이트라인(GL)과 다수의 데이터라인(DL)이 매트릭스 형태로 교차 형성되어 있다. 그리고 게이트라인(GL)과 데이터라인(DL)의 교차지점에 다수의 화소(미도시)가 정의 되어 있다. 그리고, 상기 화소의 화소전극(미도시)에 대향하는 공통전극(미도시)이 배치될 수 있다.In the display panel 110, a plurality of gate lines GL and a plurality of data lines DL are crossed in a matrix form on a substrate (not shown) using glass or plastic. Also, a plurality of pixels (not shown) are defined at intersections of the gate line GL and the data line DL. Also, a common electrode (not shown) facing the pixel electrode (not shown) of the pixel may be disposed.

다수의 화소 각각은 박막트랜지스터(미도시)및 액정캐패시터(미도시)를 포함할 수 있다. 박막트랜지스터는 게이트전극이 게이트라인(GL)에 연결되고, 소스전극이 데이터라인(DL)에 연결되며, 드레인전극이 화소전극에 연결된다. 상기 박막트랜지스터는 게이트라인(GL)을 통해 제공된 게이트전압(Vg)에 의해 턴온(turn-on)되고, 데이터라인(DL)을 통해 제공된 데이터전압을 화소전극에 전달한다. 액정캐패시터에서는 박막트랜지스터를 통해 화소전극에 제공된 데이터전압과 공통전극에 인가된 공통전압이 전계를 이루며, 이에 따라 액정의 배열상태를 변화시켜 광 투과율을 조절함으로써 화상을 표시하게 된다. Each of the plurality of pixels may include a thin film transistor (not shown) and a liquid crystal capacitor (not shown). The thin film transistor has a gate electrode connected to the gate line GL, a source electrode connected to the data line DL, and a drain electrode connected to the pixel electrode. The thin film transistor is turned on by the gate voltage Vg provided through the gate line GL, and transfers the data voltage provided through the data line DL to the pixel electrode. In the liquid crystal capacitor, the data voltage provided to the pixel electrode through the thin film transistor and the common voltage applied to the common electrode form an electric field, and accordingly, an image is displayed by changing the arrangement of liquid crystals to adjust light transmittance.

본 발명의 실시예에 따른 표시장치(100)를 액정표시장치 중심으로 설명하지만, 이에 한정되지 않고 상기 표시장치(100)는 유기발광 표시장치(OLED Display), 전기영동 표시장치(EPD), 플라즈마 디스플레이 패널(PDP) 등의 평판표시패널을 기반으로 구현될 수 있다.The display device 100 according to an embodiment of the present invention will be described with a focus on a liquid crystal display device, but is not limited thereto, and the display device 100 includes an organic light emitting display device (OLED display), an electrophoretic display device (EPD), and a plasma display device. It may be implemented based on a flat display panel such as a display panel (PDP).

타이밍제어부(131)는 외부시스템(미도시)으로부터 전송되는 타이밍신호(미도시)를 인가 받아, 게이트제어신호(GCS) 및 데이터제어신호(DCS)를 생성한다. 게이트제어신호(GCS)는 게이트구동부(123)로 출력되고, 데이터제어신호(DCS)는 EPI배선쌍을 통하여 데이터구동부(125)로 출력된다. 여기서, 상기 타이밍신호는 데이터인에이블신호(DE), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 클록신호(CLK)일 수 있다. 또한, 타이밍제어부(131)는 외부시스템에서 전송된 영상신호(미도시)로부터 디지털형태의 영상데이터(RGB)를 생성하고, 이를 EPI배선쌍을 통하여 데이터구동부(125)로 출력한다. The timing control unit 131 receives a timing signal (not shown) transmitted from an external system (not shown) and generates a gate control signal (GCS) and a data control signal (DCS). The gate control signal GCS is output to the gate driver 123 and the data control signal DCS is output to the data driver 125 through the EPI wire pair. Here, the timing signal may be a data enable signal (DE), a horizontal synchronization signal (Hsync), a vertical synchronization signal (Vsync), and a clock signal (CLK). In addition, the timing control unit 131 generates digital image data (RGB) from an image signal (not shown) transmitted from an external system and outputs it to the data driver 125 through an EPI wire pair.

전원제어부(133)은 외부전원(미도시)로부터 인가된 전원을 표시장치(100)의 각 구성요소에 필요한 전원으로 변환하여 공급한다.The power controller 133 converts power applied from an external power source (not shown) into power required for each component of the display device 100 and supplies the same.

보다 상세하게는, 전원제어부(133)는 게이트구동부(123)에 고전위전압(VDD), 제1 저전위전압(VSS1), 제2 저전위전압(VSS2) 및 제3 저전위전압(VSS3)을 공급할 수 있다. More specifically, the power control unit 133 sends a high potential voltage (VDD), a first low potential voltage (VSS1), a second low potential voltage (VSS2) and a third low potential voltage (VSS3) to the gate driver 123. can supply

여기서 저전위전압은 전압레벨이 다른 제1 저전위전압(VSS1), 제2 저전위전압(VSS2) 및 제3 저전위전압(VSS3)으로 분리하여 공급될 수 있다. 여기서, 제1 저전위전압(VSS1)보다 상기 제2 저전위전압(VSS2)이 낮고, 그리고 제2 저전위전압(VSS2)보다 제3 저전위전압(VSS3)이 낮다. 보다, 상세하게는 고전위전압(VDD)는 30V, 제1 저전위전압(VSS1)은 -5V, 제2 저전위전압(VSS2)은 -11V 내지 -12V, 제3 저전위전압은(VSS3)은 -14 내지 -15V일 수 있다.Here, the low potential voltage may be separately supplied into a first low potential voltage VSS1, a second low potential voltage VSS2, and a third low potential voltage VSS3 having different voltage levels. Here, the second low potential voltage VSS2 is lower than the first low potential voltage VSS1, and the third low potential voltage VSS3 is lower than the second low potential voltage VSS2. More specifically, the high potential voltage (VDD) is 30V, the first low potential voltage (VSS1) is -5V, the second low potential voltage (VSS2) is -11V to -12V, and the third low potential voltage is (VSS3) may be -14 to -15V.

후술하겠지만, 이렇게 저전위전압의 레벨을 다수로 설정함으로써, 후술할 제7 트랜지스터(Tr7)의 부트스트랩핑(bootstrapping)되는 전압을 상승시켜 게이트전압(Vg)이 고전위전압(VDD)으로 충분하게 충전될 수 있도록 한다. 또한 후술할 제3 트랜지스터(Tr3)의 누설전류(leakage current)를 감소시켜 후술할 Q노드(Q)의 전압이 하강되지 않도록 하여, 게이트전압(Vg)이 지연없이 출력될 수 있도록 한다.As will be described later, by setting the level of the low potential voltage to multiple levels, the bootstrapping voltage of the seventh transistor Tr7, which will be described later, is raised so that the gate voltage Vg becomes the high potential voltage VDD. allow it to be recharged. In addition, the leakage current of the third transistor Tr3, which will be described later, is reduced to prevent the voltage of the Q node Q, which will be described later, from falling, so that the gate voltage Vg can be output without delay.

데이터구동부(125)는 타이밍제어부(131)로부터 EPI배선쌍을 통해 제공된 디지털형태의 영상데이터(RGB)를 데이터제어신호(DCS)에 따라, 아날로그 데이터전압으로 변환한다. 그리고, 데이터구동부(125)는 상기 아날로그 데이터전압을 데이터라인(DL)을 통해 각 화소의 화소전극에 인가한다. The data driver 125 converts the digital image data RGB provided from the timing controller 131 through the EPI wire pair into an analog data voltage according to the data control signal DCS. And, the data driver 125 applies the analog data voltage to the pixel electrode of each pixel through the data line DL.

또한, 상기 데이터제어신호(DCS)는 소스스타트펄스(SSP), 소스쉬프트클록(SSC) 및 소스출력인에이블신호(SOE)를 포함한다. 소스스타트펄스(SSP)는 데이터구동부(125)의 영상데이터(RGB)의 샘플링 시작 타이밍을 결정한다. 소스쉬프트클록(SSC)은 데이터구동부(125)에서 데이터 샘플링동작을 제어하는 클록신호다. 소스출력인에이블신호(SOE)는 데이터구동부(125)의 출력 제어한다.In addition, the data control signal (DCS) includes a source start pulse (SSP), a source shift clock (SSC) and a source output enable signal (SOE). The source start pulse SSP determines sampling start timing of the image data RGB of the data driver 125 . The source shift clock (SSC) is a clock signal that controls a data sampling operation in the data driver 125 . The source output enable signal SOE controls the output of the data driver 125.

게이트구동부(123)는 타이밍제어부(131)로부터 제공된 게이트제어신호(GCS)에 응답하여, 게이트라인(GL)을 통해 1 수평기간씩 순차적으로 게이트전압(Vg)을 출력할 수 있다. 이에 따라, 각 게이트라인(GL)에 연결된 박막트랜지스터는 1수평기간씩 턴온(turn-on)한다. 여기서, 게이트구동부(123)는 다수의 게이트라인(GL)에 연결된 다수의 쉬프트레지스터(미도시)로 이루어질 수 있으며, 표시패널(110)내부에 실장되는 GIP(Gate In Panel)형태로 구성될 수 있다.The gate driver 123 may sequentially output the gate voltage Vg by one horizontal period through the gate line GL in response to the gate control signal GCS provided from the timing controller 131 . Accordingly, the thin film transistors connected to each gate line GL are turned on by one horizontal period. Here, the gate driver 123 may include a plurality of shift registers (not shown) connected to a plurality of gate lines GL, and may be configured in the form of a GIP (Gate In Panel) mounted inside the display panel 110. there is.

여기서, 게이트제어신호(GCS)는 게이트스타트펄스(GSP), 게이트쉬프트클록(GSC) 및 게이트출력인에이블신호(GOE)를 포함한다. 게이트 스타트펄스(GSP)는 첫번째 게이트라인(GL1)에 게이트전압(Vg)을 출력하는 시기를 결정하는 신호로서 게이트구동부(123)의 쉬프트레지스터에 인가된다. 게이트 쉬프트클록(CLK)은 각 쉬프트레지스터에 공통으로 인가되며, 차기 쉬프트레지스터(미도시)를 인에이블하는 클록신호다. 게이트출력인에이블 신호(GOE)는 쉬프트레지스터의 출력을 제어한다.Here, the gate control signal GCS includes a gate start pulse GSP, a gate shift clock GSC, and a gate output enable signal GOE. The gate start pulse GSP is applied to the shift register of the gate driver 123 as a signal for determining when to output the gate voltage Vg to the first gate line GL1. The gate shift clock CLK is commonly applied to each shift register and is a clock signal enabling the next shift register (not shown). The gate output enable signal GOE controls the output of the shift register.

도 3은 본 발명의 실시예에 따른 표시장치의 쉬프트레지스터를 나타내는 도면이다.3 is a diagram illustrating a shift register of a display device according to an exemplary embodiment of the present invention.

상기 쉬프트레지스터는 타이밍제어부(131)로부터 제공된 게이트쉬프트클록 (CLK)와 게이트스타트펄스(GSP)에 응답하여 게이트전압(Vg1 ~ Vgn)을 순차적으로 출력하는 제1 내지 제n 스테이지(S1 ~ Sn)를 구비한다. 이때, 각 스테이지들(S1 ~ Sn)은 매 프레임에 한번씩 게이트전압(Vg1 ~ Vgn)을 출력하고, 제1 스테이지(S1)부터 제n 스테이지(Sn)까지 차례로 게이트전압(Vg1 ~ Vgn)을 출력한다.The shift registers are first to nth stages (S1 to Sn) sequentially outputting gate voltages (Vg1 to Vgn) in response to the gate shift clock (CLK) and gate start pulse (GSP) provided from the timing controller 131. to provide At this time, each stage (S1 to Sn) outputs gate voltages (Vg1 to Vgn) once in every frame, and outputs gate voltages (Vg1 to Vgn) in sequence from the first stage (S1) to the nth stage (Sn). do.

제1 내지 제n 스테이지(S1 ~ Sn) 각각은 이전단 스테이지의 게이트전압를 공급받아서 하이레벨의 게이트전압(Vg1 ~ Vgn)을 출력하는데 이용하고, 다음단 스테이지의 게이트전압(Vg1 ~ Vgn)을 공급받아서 로우레벨의 게이트전압(Vg1 ~ Vgn)을 출력하는데 이용한다. 단, 제1 스테이지(S1)는 이전단 스테이지가 존재하지 않으므로, 타이밍제어부(131)로부터 게이트스타트 펄스(GSP)를 제공받는다. 또한, 제n 스테이지(Sn)는 더미 스테이지(미도시)로부터 제공된 신호에 응답하여 로우레벨의 게이트전압(Vg1 ~ Vgn)을 출력한다.Each of the first to nth stages (S1 to Sn) receives the gate voltage of the previous stage and uses it to output a high-level gate voltage (Vg1 to Vgn), and supplies the gate voltage (Vg1 to Vgn) of the next stage. received and used to output low-level gate voltages (Vg1 ~ Vgn). However, since the previous stage does not exist in the first stage S1 , the gate start pulse GSP is received from the timing controller 131 . In addition, the nth stage (Sn) outputs low-level gate voltages (Vg1 to Vgn) in response to a signal provided from a dummy stage (not shown).

도 4는 본 발명의 실시예에 따른 제1 스테이지의 등가회로를 나타내는 도면이다.4 is a diagram showing an equivalent circuit of a first stage according to an embodiment of the present invention.

이하, 각 스테이지(S1 ~ Sn)가 게이트전압(Vg1 ~ Vgn)을 출력하는 동작에 대해 제1 스테이지(S1)를 예를 들어 설명하기로 한다. 후술할 트랜지스터는 NMOS를 기준으로 설명하며, 이에 한정되지 않고 PMOS, COMS등 다양한 형태의 트랜지스터로 구성될 수 있다.Hereinafter, an operation of outputting gate voltages Vg1 to Vgn of each stage S1 to Sn will be described using the first stage S1 as an example. Transistors to be described later will be described based on NMOS, but are not limited thereto and may include various types of transistors such as PMOS and COMS.

도 4에 도시된 바와 같이, 제1 스테이지는 게이트전압(Vg)을 출력하는 출력부(P3), 상기 출력부(P3)는 제어하는 제1 제어부(P1) 및 제2 제어부(P2)를 포함한다.As shown in FIG. 4, the first stage includes an output unit P3 that outputs a gate voltage Vg, and a first control unit P1 and a second control unit P2 that control the output unit P3. do.

상기 출력부(P3)는 게이트전압(Vg)을 풀업(pull-up)하는 트랜지스터인 제7 트랜지스터(Tr7) 및 게이트전압(Vg)을 풀다운(pull-down)하는 트랜지스터인 제8 트랜지스터(Tr8)를 포함한다. The output unit P3 includes a seventh transistor Tr7 that is a transistor that pulls up the gate voltage (Vg) and an eighth transistor (Tr8) that is a transistor that pulls down the gate voltage (Vg). includes

여기서 제7 트랜지스터(Tr7)는 게이트에 Q노드(Q), 드레인에 입력인 게이트쉬프트클록(CLK), 소스에 출력되는 게이트라인(GL)이 연결되는 풀업(pull-up) 트랜지스터이다. 제7 트랜지스터(Tr7)는 Q노드(Q)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 게이트쉬프트클록(CLK)를 게이트전압(Vg)으로 출력한다.Here, the seventh transistor Tr7 is a pull-up transistor having a Q node Q connected to a gate, a gate shift clock CLK as an input to a drain, and a gate line GL output to a source connected. The seventh transistor Tr7 is turned on or turned off according to the logic state of the Q node Q, and when turned on, the gate shift clock CLK is set to a gate voltage ( Vg) output.

그리고, 제8 트랜지스터(Tr8)는 게이트에 QB노드(QB), 드레인에 입력인 제1 저전위전압(VSS1), 소스에 출력되는 게이트라인(GL)이 연결되는 풀다운(pull-down) 트랜지스터이다. 제8 트랜지스터(Tr8)는 QB노드(QB)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제1 저전위전압(VSS1)를 게이트전압(Vg)으로 출력한다.Further, the eighth transistor Tr8 is a pull-down transistor having a QB node QB connected to a gate, a first low potential voltage VSS1 input to a drain, and a gate line GL output to a source connected. . The eighth transistor Tr8 is turned on or turned off according to the logic state of the QB node QB, and when turned on, the first low potential voltage VSS1 is applied to the gate. Output as voltage (Vg).

상기 제1 제어부(P1)는 상기 Q노드(Q)에 인가되는 제1 전압을 제어하며, 제1 트랜지스터(Tr1), 제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3)를 포함한다.The first controller P1 controls the first voltage applied to the Q node Q, and includes a first transistor Tr1, a second transistor Tr2, and a third transistor Tr3.

여기서 제1 트랜지스터(Tr1)는 게이트에 게이트스타트펄스(GSP), 드레인에 입력인 고전위전압(VDD), 소스에 Q노드(Q)가 연결된다. 제1 트랜지스터(Tr1)는 게이트스타트펄스(GSP)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 고전위전압(VDD)를 Q노드(Q)에 인가되는 제1 전압으로 출력한다.Here, the gate of the first transistor Tr1 is connected to the gate start pulse (GSP), the drain to the input high potential voltage (VDD), and the source to the Q node (Q). The first transistor Tr1 is turned on or turned off according to the logic state of the gate start pulse GSP, and when turned on, the high potential voltage VDD is applied to the Q node. It outputs as the first voltage applied to (Q).

제2 트랜지스터(Tr2)는 게이트에 차기 게이트전압(NEXT), 드레인에 입력인 제2 저전위전압(VSS2), 소스에 Q노드(Q)가 연결된다. 제2 트랜지스터(Tr2)는 차기 게이트전압(NEXT)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제2 저전위전압(VSS2)를 Q노드(Q)에 인가되는 제1 전압으로 출력한다. 여기서, 차기 게이트전압(NEXT)은 제1 스테이지기준(S1)으로 차기 스테이지인 제2 스테이지(S2)에서 출력되는 게이트전압(Vg)인 제2 게이트전압(Vg2)을 의미한다.The second transistor Tr2 has a gate connected to the next gate voltage NEXT, a drain connected to the input second low potential voltage VSS2, and a source connected to the Q node Q. The second transistor Tr2 is turned on or turned off according to the logic state of the next gate voltage NEXT, and when turned on, the second low potential voltage VSS2 is applied. The first voltage applied to the Q node (Q) is output. Here, the next gate voltage NEXT means the second gate voltage Vg2 that is the gate voltage Vg output from the second stage S2, which is the next stage, based on the first stage reference S1.

제3 트랜지스터(Tr3)는 게이트에 QB노드(QB), 드레인에 입력인 제2 저전위전압(VSS2), 소스에 Q노드(Q)가 연결된다. 제3 트랜지스터(Tr3)는 QB노드(QB)에 인가되는 제2 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제2 저전위전압(VSS2)을 Q노드(Q)에 인가되는 제1 전압으로 출력한다.The third transistor Tr3 has a gate connected to the QB node QB, a drain connected to the second low potential voltage VSS2 as an input, and a source connected to the Q node Q. The third transistor Tr3 is turned on or turned off according to the logic state of the second voltage applied to the QB node QB, and when turned on, the second low potential is turned on. The voltage VSS2 is output as the first voltage applied to the Q node Q.

상기 제2 제어부(P2)는 상기 QB노드(QB)에 인가되는 제2 전압을 제어하며, 제4 트랜지스터(Tr4), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6)를 포함한다.The second controller P2 controls the second voltage applied to the QB node QB, and includes a fourth transistor Tr4, a fifth transistor Tr5, and a sixth transistor Tr6.

여기서 제4 트랜지스터(Tr4)는 게이트와 드레인이 연결되어 고전위전압(VDD)을 인가받고, 소스에 QB노드(QB)가 연결된다. 제4 트랜지스터(Tr4)는 고전위전압(VDD)을 QB노드(QB)에 인가되는 제2 전압으로 출력한다.Here, the gate and drain of the fourth transistor Tr4 are connected to receive the high potential voltage VDD, and the QB node QB is connected to the source. The fourth transistor Tr4 outputs the high potential voltage VDD as a second voltage applied to the QB node QB.

제5 트랜지스터(Tr5)는 게이트에 게이트스타트펄스(GSP), 드레인에 입력인 제3 저전위전압(VSS3), 소스에 QB노드(QB)가 연결된다. 제5 트랜지스터(Tr5)는 게이트스타트펄스(GSP)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제3 저전위전압(VSS3)를 QB노드(QB)에 인가되는 제2 전압으로 출력한다. The fifth transistor Tr5 is connected to a gate start pulse (GSP), a drain to a third low potential voltage (VSS3) as an input, and a QB node (QB) to a source. The fifth transistor Tr5 is turned on or turned off according to the logic state of the gate start pulse GSP, and when turned on, the third low potential voltage VSS3 is applied. The second voltage applied to the QB node QB is output.

제6 트랜지스터(Tr6)는 게이트에 Q노드(Q), 드레인에 입력인 제3 저전위전압(VSS3), 소스에 QB노드(QB)가 연결된다. 제6 트랜지스터(Tr6)는 Q노드(Q)에 인가되는 제1 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 제3 저전위전압(VSS3)을 QB노드(QB)에 인가되는 제2 전압으로 출력한다.The sixth transistor Tr6 has a Q node Q connected to its gate, a third low potential voltage VSS3 as an input to its drain, and a QB node QB connected to its source. The sixth transistor Tr6 is turned on or turned off according to the logic state of the first voltage applied to the Q node Q. When turned on, the sixth transistor Tr6 has a third low potential. The voltage VSS3 is output as the second voltage applied to the QB node QB.

전술한 바와 같이, 제1 제어부(P1)에는 제2 저전위전압(VSS2)이 인가되고, 제2 제어부(P2)에는 제3 저전위전압(VSS3)이 인가되고, 출력부(P3)에는 제1 저전위전압(VSS1)이 인가된다. 여기서, 제1 저전위전압(VSS1)보다 상기 제2 저전위전압(VSS2)이 낮고, 그리고 제2 저전위전압(VSS2)보다 제3 저전위전압(VSS3)이 낮다. 후술하겠지만, 이렇게 저전위전압의 레벨을 설정함으로써, 제7 트랜지스터(Tr7)의 부트스트랩핑(bootstrapping)되는 전압을 상승시켜 게이트전압(Vg)이 고전위전압(VDD)으로 충분하게 충전될 수 있도록 한다. 또한 제3 트랜지스터(Tr3)의 누설전류(leakage current)를 감소시켜 후술할 Q노드(Q)의 전압이 하강되지 않도록 하여, 게이트전압(Vg)이 지연없이 출력될 수 있도록 한다.As described above, the second low potential voltage VSS2 is applied to the first control unit P1, the third low potential voltage VSS3 is applied to the second control unit P2, and the second low potential voltage VSS3 is applied to the output unit P3. 1 Low potential voltage (VSS1) is applied. Here, the second low potential voltage VSS2 is lower than the first low potential voltage VSS1, and the third low potential voltage VSS3 is lower than the second low potential voltage VSS2. As will be described later, by setting the level of the low potential voltage in this way, the bootstrapping voltage of the seventh transistor Tr7 is raised so that the gate voltage Vg can be sufficiently charged with the high potential voltage VDD. do. In addition, the leakage current of the third transistor Tr3 is reduced to prevent the voltage of the Q node (Q), which will be described later, from falling, so that the gate voltage Vg can be output without delay.

도 5는 본 발명의 실시예에 따른 표시장치의 게이트구동부 내부신호의 파형을 나타내는 도면이고, 도 6 내지 도 9는 도 5에 도시된 구간에 따른 스테이지의 등가회로를 나타내는 도면이다.5 is a diagram showing waveforms of internal signals of a gate driver of a display device according to an embodiment of the present invention, and FIGS. 6 to 9 are diagrams showing equivalent circuits of stages according to the section shown in FIG. 5 .

이하, 도 5 내지 도 9를 참조하여 스테이지의 동작에 대하여 설명한다.Hereinafter, the operation of the stage will be described with reference to FIGS. 5 to 9 .

도 5에 도시된 바와 같이, 스테이지는 게이트전압(Vg)이 프리차징(prechaging)되는 제1 구간(t1), 게이트전압(Vg)이 완전히 풀업(pull-up)되는 제2 구간(t2), 게이트전압(Vg)이 풀다운(pull-down)되는 제3 구간(t3) 및 상기 풀다운(pull-down)된 게이트전압(Vg)이 유지되는 제4 구간(t4)으로 나누어 동작할 수 있다.As shown in FIG. 5, the stages include a first period t1 in which the gate voltage Vg is pre-charged, a second period t2 in which the gate voltage Vg is completely pulled up, The operation can be divided into a third period t3 in which the gate voltage Vg is pulled down and a fourth period t4 in which the pulled-down gate voltage Vg is maintained.

도 6을 참고하면, 제1 구간(t1)에서 하이레벨의 게이트스타트펄스(GSP)으로 인해 제1 트랜지스터(Tr1) 및 제5 트랜지스터(Tr5)가 턴온(turn-on)된다. 이에 따라, Q노드(Q)에는 고전위전압(VDD)이 인가되고 QB노드(QB)에는 제3 저전위전압(VSS3)이 인가된다. 따라서, Q노드(Q)가 게이트로 연결되는 제6 트랜지스터(Tr6) 및 제7 트랜지스터(Tr7)가 턴온(turn-on)되고, QB노드(QB)가 게이트로 연결되는 제3 트랜지스터(Tr3) 및 제8 트랜지스터(Tr8)가 턴오프(turn-off)된다. 따라서, 제7 트랜지스터(Tr7)의 드레인에서 제2 저전위전압(VSS2)인 게이트쉬프트클락(CLK)이 게이트라인(GL)을 통해 게이트전압(Vg)으로 출력된다. 따라서, 게이트전압(Vg)은 제1 구간(t1)에서 제2 저전위전압(VSS2)으로 출력된다.Referring to FIG. 6 , the first transistor Tr1 and the fifth transistor Tr5 are turned on due to the high-level gate start pulse GSP in the first period t1. Accordingly, the high potential voltage VDD is applied to the Q node Q and the third low potential voltage VSS3 is applied to the QB node QB. Therefore, the sixth transistor Tr6 and the seventh transistor Tr7 to which the Q node Q is connected as gates are turned on, and the third transistor Tr3 to which the QB node QB is connected to the gate. and the eighth transistor Tr8 is turned off. Accordingly, the gate shift clock CLK, which is the second low potential voltage VSS2, is output from the drain of the seventh transistor Tr7 as the gate voltage Vg through the gate line GL. Accordingly, the gate voltage Vg is output as the second low potential voltage VSS2 in the first period t1.

그 다음 도 7을 참고하면, 제2 구간(t2)에서 게이트쉬프트클록(CLK)이 고전위전압(VDD)으로 쉬프트된다. 턴온(turn-on)된 제7 트랜지스터(Tr7)의 게이트(g)-소스(s) 캐패시터(Cgs)로 인해, 부트스트랩 회로(bootstrap circuit)가 구성되고, 상기 게이트쉬프트클록(CLK)의 전압쉬프트로 인하여, Q노드(Q)에 인가된 고전위전압(VDD)인 제1 전압이 부트스트랩핑(bootstrapping)되어 전압이 상승하게 된다. 여기서 상승된 전압은 게이트쉬프트클락(CLK)의 전압상승량과 제7 트랜지스터(Tr7)의 게이트(g)-소스(s) 캐패시터(Cgs)의 정전용량에 비례하고, Q노드(Q)의 전체캐패시터의 정전용량의 합에 반비례한다. 즉, V1=(VDD-VSS2)*(Cgs/Ct)으로 표현가능하다. 설명의 편의상, V1=VDD로 설정하여 이하 설명한다. 따라서, 제7 트랜지스터(Tr7)의 게이트(g)에 인가된 제1 전압은 고전위전압(VDD)의 두배의 전압으로 부트스트래핑(bootstrapping)되어, 제7 트랜지스터(Tr7)의 소스(s)에 고전위전압(VDD)이 출력된다. 따라서 게이트전압(Vg)은 제2 구간(t2)에서 고전위전압(VDD)으로 출력된다.Next, referring to FIG. 7 , the gate shift clock CLK is shifted to the high potential voltage VDD in the second period t2. Due to the gate (g)-source (s) capacitor (Cgs) of the turned-on seventh transistor (Tr7), a bootstrap circuit is configured, and the voltage of the gate shift clock (CLK) is Due to the shift, the first voltage, which is the high potential voltage VDD applied to the Q node Q, is bootstrapping, so that the voltage rises. Here, the increased voltage is proportional to the amount of voltage increase of the gate shift clock (CLK) and the capacitance of the gate (g)-source (s) capacitor (Cgs) of the seventh transistor (Tr7), and the total capacitor of the Q node (Q) is inversely proportional to the sum of the capacitances of That is, it can be expressed as V1=(VDD-VSS2)*(Cgs/Ct). For convenience of description, V1 = VDD will be set and described below. Therefore, the first voltage applied to the gate g of the seventh transistor Tr7 is bootstrapping to a voltage twice the high potential voltage VDD and applied to the source S of the seventh transistor Tr7. A high potential voltage (VDD) is output. Accordingly, the gate voltage Vg is output as the high potential voltage VDD in the second period t2.

여기서, 네로우베젤(narrow bezel)을 구현하기 위해 모든 트랜지스터의 크기가 작아져, 트랜지스터의 채널의 길이가 4um 내지 7um일 수 있다. 이에 따라, 제7 트랜지스터(Tr7)의 게이트(g)-소스(s) 캐패시터(Cgs)의 정전용량이 작아지게 되어, Q노드(Q)에 인가되는 제1 전압의 상승량은 감소될 수 있다. 그러나, 게이트쉬프트클록(CLK)의 로우레벨의 전압을 제2 저전위전압(VSS2)으로 종래보다 낮게 설정함으로써, 즉, 게이트쉬프트클록(CLK)의 로우레벨을 -5V에서 -11V 내지 -12V로 변경함으로써, 게이트쉬프트클락(CLK)의 전압상승량이 증가하게 된다. 이로 인해, 제1 전압의 상승량은 감소되지 않게 되어, 제7 트랜지스터(Tr7)가 완전히 턴온(turn-on)될 수 있도록 한다. 따라서, 제7 트랜지스터(Tr7)의 크기 감소에도 불구하고, 게이트전압(Vg)이 고전위전압(VDD)으로 정상출력될 수 있다.Here, in order to implement a narrow bezel, the size of all transistors is reduced, and the length of a channel of the transistor may be 4 μm to 7 μm. Accordingly, the capacitance of the gate (g)-source (s) capacitor (Cgs) of the seventh transistor (Tr7) is reduced, so that the amount of increase in the first voltage applied to the Q node (Q) can be reduced. However, by setting the voltage of the low level of the gate shift clock (CLK) to the second low potential voltage (VSS2) lower than before, that is, the low level of the gate shift clock (CLK) is reduced from -5V to -11V to -12V. By changing, the amount of voltage rise of the gate shift clock (CLK) increases. As a result, the rising amount of the first voltage is not reduced, so that the seventh transistor Tr7 can be completely turned on. Accordingly, the gate voltage Vg may be normally output as the high potential voltage VDD despite the size reduction of the seventh transistor Tr7.

또한 제2 구간(t2)에서 Q노드(Q)에 인가되는 제1 전압으로 인해, Q노드(Q)가 게이트(g)로 연결되는 제6 트랜지스터(Tr6)가 계속 턴온(turn-on)되게 된다. 따라서, QB노드(QB)에는 제3 저전위전압(VSS3)이 인가된다. 따라서, Q노드(Q)에 인가되는 제1 전압으로 인해, Q노드(Q)가 게이트(g)로 연결되는 제3 트랜지스터(Tr3)가 계속 턴오프(turn-off)되게 된다.In addition, due to the first voltage applied to the Q node Q in the second period t2, the sixth transistor Tr6 connected to the gate g of the Q node Q is continuously turned on. do. Accordingly, the third low potential voltage VSS3 is applied to the QB node QB. Accordingly, the third transistor Tr3 connected to the gate g of the Q node Q is continuously turned off due to the first voltage applied to the Q node Q.

여기서, 제3 트랜지스터(Tr3)가 턴오프(turn-off)되어 제3 트랜지스터(Tr3)의 소스(s)와 드레인(d)에는 전류가 흐르지 않아야 하지만, 누설전류(leakage current)가 발생한다. 상기 누설전류(leakage current)는 소스(s)와 드레인(d)간의 전압차가 증가할수록 증가하게 되는데, 상기 제2 저전위전압(VSS2)이 낮은 전압레벨인 -11V 내지 -12V로 인가됨으로써, 누설전류(leakage current)의 양이 증가되게 된다. 이를 방지하기 위해, 제3 트랜지스터(Tr3)의 게이트(g)에 제2 저전위전압(VSS2)보다 낮은 전압인 제3 저전위전압(VSS3)을 인가한다. 여기서, 제3 저전위전압은(VSS3)은 -14 내지 -15V일 수 있고, 이에 따라, 제2 저전위전압(VSS2)과 제3 저전위전압(VSS3)의 전압차는 2V 내지 4V일 수 있다. 이로써, 제3 트랜지스터(Tr3)의 게이트(g)와 소스(s)간 전압차를 감소시켜, 누설전류를 감소시킬 수 있다. Here, since the third transistor Tr3 is turned off, current should not flow through the source (s) and drain (d) of the third transistor (Tr3), but leakage current is generated. The leakage current increases as the voltage difference between the source (s) and the drain (d) increases. As the second low potential voltage (VSS2) is applied at a low voltage level of -11V to -12V, leakage The amount of leakage current is increased. To prevent this, the third low potential voltage VSS3, which is lower than the second low potential voltage VSS2, is applied to the gate g of the third transistor Tr3. Here, the third low potential voltage VSS3 may be -14 to -15V, and thus, the voltage difference between the second low potential voltage VSS2 and the third low potential voltage VSS3 may be 2V to 4V. . Accordingly, a voltage difference between the gate g and the source s of the third transistor Tr3 may be reduced, thereby reducing leakage current.

그 다음으로 도 8을 참고하면, 제 3구간(t3)에서는 하이레벨의 차기 게이트전압(NEXT)이 인가되어, 제2 트랜지스터(Tr2)가 턴온(turn-on)된다. 이에 따라, Q노드(Q)는 제2 저전위전압(VSS2)이 인가된다. 그리고, 제4 트랜지스터(Tr4)가 턴온(turn-on)되어, QB노드(QB)에는 고전위전압(VDD)이 인가된다. 따라서, QB노드(QB)가 게이트로 연결되는 제8 트랜지스터(Tr8)가 턴온(turn-on)된다. 이로 인해, 제8 트랜지스터(Tr8)의 소스에는 제1 저전위전압(VSS1)이 출력되어 풀다운(pull-down)된다. 즉, 게이트전압(Vg)은 제1 저전위전압(VSS1)으로 출력된다.Next, referring to FIG. 8 , in the third period t3 , the high-level next gate voltage NEXT is applied, and the second transistor Tr2 is turned on. Accordingly, the second low potential voltage VSS2 is applied to the Q node Q. Also, the fourth transistor Tr4 is turned on, and the high potential voltage VDD is applied to the QB node QB. Accordingly, the eighth transistor Tr8 to which the QB node QB is connected as a gate is turned on. As a result, the first low potential voltage VSS1 is output to the source of the eighth transistor Tr8 and pulled down. That is, the gate voltage Vg is output as the first low potential voltage VSS1.

마지막으로, 도 9를 참고하면, 제4 구간(t4)에서는 제4 트랜지스터(Tr4)가 계속 턴온(turn-on)되어 QB노드(QB)를 고전위전압(VDD)으로 유지시킨다. 따라서, QB노드(QB)가 게이트로 연결되는 제3 트랜지스터(Tr3) 및 제8 트랜지스터(Tr8)가 계속 턴온(turn-on)되고 이에 따라, Q노드(Q)는 제2 저전위전압(VSS2)이 계속 인가되고, 게이트전압(Vg)은 제1 저전위전압(VSS1)으로 계속 유지된다.Finally, referring to FIG. 9 , in the fourth period t4, the fourth transistor Tr4 is continuously turned on to maintain the QB node QB at the high potential voltage VDD. Accordingly, the third transistor Tr3 and the eighth transistor Tr8 to which the QB node QB is connected as gates are continuously turned on, and accordingly, the Q node Q is connected to the second low potential voltage VSS2. ) is continuously applied, and the gate voltage Vg is continuously maintained at the first low potential voltage VSS1.

도 10은 트랜지스터의 Vgs에 따른 Ids를 나타낸 그래프이고, 도 11a 및 도 11b는 Q노드(Q)에 인가되는 제1 전압과 게이트전압(Vg)을 나타내는 그래프이다.10 is a graph showing Ids according to Vgs of a transistor, and FIGS. 11A and 11B are graphs showing a first voltage applied to a Q node (Q) and a gate voltage (Vg).

제2 구간(t2)에서는 제3 트랜지스터(Tr3)가 턴오프(turn-off) 되어, 소스와 드레인 사이에 전류가 흐르지 않도록하여, Q노드(Q)의 전압을 유지시켜야 한다. 그러나, 트랜지스터의 소스와 드레인 사이에 전압이 인가되면 누설전류(leakage current)가 발생하게 된다. 도 10에 도시된 바와 같이, 소스와 드레인간의 전압이 증가할수록 소스와 드레인에 흐르는 전류가 증가하게 된다. 본 발명에 따른 표시장치에서는 제1 저전위전압(VSS1)보다 낮은 제2 저전위전압(VSS2)을 소스에 인가함으로써, 소스와 드레인간 전압이 증가하여 누설전류가 증가하게 된다. 이러한 문제점을 방지하기 위해, QB노드(QB)에 제2 저전위전압(VSS2)보다 낮은 제3 저전위전압(VSS3)을 인가함으로써, 제3 트랜지스터(Tr3)의 게이트와 소스의 전압차를 감소시킨다. 이로써, 도 10에서 알 수 있듯이, 누설전류(leakage current)의 양은 감소하게 된다. 따라서, Q노드(Q)의 제1 전압은 제2 구간(t2)동안 유지되고, 이로 인해, 게이트전압(Vg)이 정상출력될 수 있다. In the second period t2, the third transistor Tr3 is turned off so that the current does not flow between the source and the drain to maintain the voltage at the Q node Q. However, when a voltage is applied between the source and drain of the transistor, leakage current is generated. As shown in FIG. 10, as the voltage between the source and drain increases, the current flowing through the source and drain increases. In the display device according to the present invention, by applying the second low potential voltage VSS2 lower than the first low potential voltage VSS1 to the source, the voltage between the source and the drain increases, thereby increasing the leakage current. In order to prevent this problem, the voltage difference between the gate and the source of the third transistor Tr3 is reduced by applying the third low potential voltage VSS3 lower than the second low potential voltage VSS2 to the QB node QB. let it As a result, as can be seen in FIG. 10 , the amount of leakage current is reduced. Accordingly, the first voltage of the Q node Q is maintained during the second period t2, and thus, the gate voltage Vg can be normally output.

도 11a에 도시된 바와 같이, 제3 저전위전압(VSS3)을 게이트에 인가하지 않을 경우, Q노드(Q)에 인가되는 제1 전압이 점점 전압강하되어, 게이트쉬프트클록(CLK)이 전압강하되기도 전에 제7 트랜지스터(Tr7)가 턴오프(turn-off)되게 되어, 게이트전압(Vg)이 지연되어 전압강하되게 된다. 따라서, 게이트라인(GL)은 계속 턴온(turn-on)되어 있어, 다음 라인의 데이터전압이 출력되게 되는 문제점이 있었다.As shown in FIG. 11A, when the third low potential voltage VSS3 is not applied to the gate, the first voltage applied to the Q node Q gradually drops, and the gate shift clock CLK drops in voltage. Even before this happens, the seventh transistor Tr7 is turned off, so that the gate voltage Vg is delayed and the voltage drops. Accordingly, there is a problem in that the gate line GL is continuously turned on, and the data voltage of the next line is output.

그러나 11b에 도시된 바와 같이, 제3 저전위전압(VSS3)을 게이트에 인가한 경우, 누설전류가 감소하여 Q노드(Q)에 인가되는 제1 제어전압이 거의 일정하게 유지된다. 따라서, 게이트쉬프트클록(CLK)이 전압강하된뒤, 제7 트랜지스터(Tr7)가 턴오프(turn-off)되게 된다. 이로써, 정상적인 타이밍에 게이트전압(Vg)이 전압강하되어, 게이트라인(GL)이 턴오프(turn-off)게 된다. 따라서, 다음 라인의 데이터전압이 출력되지 않고 정상화상을 구현할 수 있다.However, as shown in 11b, when the third low potential voltage VSS3 is applied to the gate, the leakage current decreases and the first control voltage applied to the Q node Q is maintained almost constant. Accordingly, after the voltage of the gate shift clock CLK drops, the seventh transistor Tr7 is turned off. Accordingly, the voltage of the gate voltage Vg drops at a normal timing, and the gate line GL is turned off. Therefore, a normal image can be implemented without outputting the data voltage of the next line.

전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.Although many details have been specifically described in the foregoing description, this should be interpreted as an example of a preferred embodiment rather than limiting the scope of the invention. Therefore, the invention should not be defined according to the described examples, but should be defined according to the scope of the claims and the scope of the claims.

100: 표시장치 110: 표시패널
123: 게이트구동부 131: 타이밍제어부
133: 전원제어부 S1: 제1 스테이지
Q: Q노드 QB: QB노드100: display device 110: display panel
123: gate driving unit 131: timing control unit
133: power control unit S1: first stage
Q: Q node QB: QB node

Claims (8)

표시패널;
상기 표시패널에 실장되어 게이트전압을 출력하는 게이트구동부; 및
상기 게이트구동부에 고전위전압 및 다수 레벨의 저전위전압을 출력하는 전원제어부를 포함하고,
상기 게이트구동부는 다수의 스테이지가 종속연결된 쉬프트레지스터를 포함하며,
상기 다수 레벨의 저전위전압은 제1 저전위전압, 제2 저전위전압 및 제3 저전위전압을 포함하며,
상기 스테이지 각각은 Q노드 및 QB노드에 따라, 게이트전압을 출력하는 출력부와, 상기 Q노드를 제어하는 제1 제어부와, 상기 QB노드를 제어하는 제2 제어부를 포함하며,
상기 출력부는 상기 제1 저전위전압을 인가받고 상기 제1 제어부는 상기 제2 저전위전압을 인가받고 상기 제2 제어부는 상기 제3 저전위전압을 인가받는 표시장치.display panel;
a gate driver mounted on the display panel to output a gate voltage; and
A power control unit outputting a high potential voltage and a low potential voltage of multiple levels to the gate driver;
The gate driver includes a shift register in which a plurality of stages are cascaded,
The multi-level low potential voltage includes a first low potential voltage, a second low potential voltage, and a third low potential voltage;
Each of the stages includes an output unit outputting a gate voltage according to a Q node and a QB node, a first control unit controlling the Q node, and a second control unit controlling the QB node,
The display device of claim 1 , wherein the output unit receives the first low potential voltage, the first control unit receives the second low potential voltage, and the second control unit receives the third low potential voltage. 삭제delete 제1항에 있어서,
상기 제1 저전위전압보다 상기 제2 저전위전압이 낮고,
상기 제2 저전위전압보다 상기 제3 저전위전압이 낮은 표시장치.According to claim 1,
The second low potential voltage is lower than the first low potential voltage,
The third low potential voltage is lower than the second low potential voltage. 제1항에 있어서,
상기 제2 저전위전압과 상기 제3 저전위전압의 전압차는 2V 내지 4V인 표시장치.According to claim 1,
A voltage difference between the second low potential voltage and the third low potential voltage is 2V to 4V. 제1항에 있어서,
상기 제2 저전위전압은 -11V 내지 -12V인 표시장치.According to claim 1,
The second low potential voltage is -11V to -12V. 제1항에 있어서,
상기 제3 저전위전압은 -14V 내지 -15V인 표시장치.According to claim 1,
The third low potential voltage is -14V to -15V. 제1항에 있어서,
상기 제1 제어부는
게이트스타트펄스에 따라, 상기 Q노드에 상기 고전위전압을 출력하는 제1 트랜지스터;
차기 게이트전압에 따라, 상기 Q노드에 상기 제2 저전위전압을 출력하는 제2 트랜지스터; 및
상기 QB노드에 인가되는 제2 전압에 따라, 상기 Q노드에 상기 제2 저전위전압을 출력하는 제3 트랜지스터를 포함하는 표시장치.According to claim 1,
The first control unit
a first transistor outputting the high potential voltage to the Q node according to a gate start pulse;
a second transistor outputting the second low potential voltage to the Q node according to a next gate voltage; and
and a third transistor configured to output the second low potential voltage to the Q node according to the second voltage applied to the QB node. 제1항에 있어서,
상기 제2 제어부는,
상기 QB노드에 상기 고전위전압을 인가하는 제4 트랜지스터;
게이트스타트펄스에 따라, 상기 QB노드에 상기 제3 저전위전압을 출력하는 제5 트랜지스터; 및
상기 Q노드에 인가되는 제1 전압에 따라, 상기 QB노드에 상기 제3 저전위전압을 출력하는 제6 트랜지스터를 포함하는 표시장치.
According to claim 1,
The second control unit,
a fourth transistor to apply the high potential voltage to the QB node;
a fifth transistor outputting the third low potential voltage to the QB node according to a gate start pulse; and
and a sixth transistor configured to output the third low potential voltage to the QB node according to the first voltage applied to the Q node.
KR1020160138490A 2016-10-24 2016-10-24 Display device KR102565669B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160138490A KR102565669B1 (en) 2016-10-24 2016-10-24 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160138490A KR102565669B1 (en) 2016-10-24 2016-10-24 Display device

Publications (2)

Publication Number Publication Date
KR20180044677A KR20180044677A (en) 2018-05-03
KR102565669B1 true KR102565669B1 (en) 2023-08-09

Family

ID=62244834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160138490A KR102565669B1 (en) 2016-10-24 2016-10-24 Display device

Country Status (1)

Country Link
KR (1) KR102565669B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113781967B (en) * 2021-09-27 2023-01-24 合肥京东方卓印科技有限公司 Shifting register unit, driving method thereof, grid driving circuit and display device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102281814B1 (en) * 2014-12-10 2021-07-26 엘지디스플레이 주식회사 Gate Driving Circuit And Display Device Including The Same

Also Published As

Publication number Publication date
KR20180044677A (en) 2018-05-03

Similar Documents

Publication Publication Date Title
CN108122523B (en) Gate driving circuit and display device using the same
KR101879145B1 (en) Gate drive circuit having self-compensation function
US9972266B2 (en) Gate driving circuits and display devices
US8731135B2 (en) Shift register and display device
KR101678214B1 (en) Shift register and display device using the same
US9076370B2 (en) Scanning signal line drive circuit, display device having the same, and drive method for scanning signal line
KR102175905B1 (en) Scan driver and display device using thereof
US20180122322A1 (en) Gate driver and display device using the same
KR102593458B1 (en) Gate driving circuit and display device using the same
KR101978782B1 (en) Gate shift register and display device using the same
KR20100083370A (en) Gate driving circuit and display device having the same
KR102281814B1 (en) Gate Driving Circuit And Display Device Including The Same
US10089915B2 (en) Gate driving circuit controlling a plurality of transistors with one Q node and display device using the same
KR102309625B1 (en) Gate driving circuit, driving metohd for gate driving circuit and display panel using the same
US20190108810A1 (en) Shift register and display device provided with same
KR102170087B1 (en) Driving Circuit And Display Device Including The Same
KR20180066934A (en) Display Device
KR102015848B1 (en) Liquid crystal display device
TWI419134B (en) Gate driver
CN106935216B (en) Gate driving unit and liquid crystal display device including the same
KR102565669B1 (en) Display device
KR20150086771A (en) Gate driver and display apparatus
KR102445577B1 (en) Gate driver and display device including the same
KR102634178B1 (en) Gate driving circuit and display device using the same
KR102051389B1 (en) Liquid crystal display device and driving circuit thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant