KR102555875B1 - 2-단자 디바이스 - Google Patents
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Abstract
기판을 포함하는 2-단자 디바이스로서, 기판은 제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지; 제1 단자 및 제2 단자 - 각 단자는 횡방향을 가로질러 기판의 대향하는 에지에서 또는 이를 향해 형성되고, 각 단자는 제1 전지 및 제2 전지와 전기적으로 연통함 -; 및 제1 전지와 제2 전지 사이의 연결 부분 - 상기 연결 부분은 제3 특성 저항을 가짐 -; 을 포함하고, 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일한 2-단자 디바이스가 제공된다. 또한 그러한 2-단자 디바이스의 형성 방법이 제공된다.
Description
본 발명은 2-단자 전자 디바이스에 관한 것이다. 특히, 2-단자 디바이스는 광전자 디바이스일 수 있다. 본 발명은 또한 2-단자 전자 디바이스 형성 방법에 관한 것이다.
2-단자 디바이스는 2개의 단자, 즉, 제1 단자 및 제2 단자를 갖는 전기 부품이다. 단자는 일반적으로 전기 부품으로의 또는 전기 부품으로부터의 전류의 유입 또는 유출을 허용하는 전기 부품의 에리어, 영역 또는 부분으로 정의된다. 2-단자 디바이스는 다이오드, 예를 들어, 발광 다이오드(LED)와 같은 디바이스를 포함한다. 2-단자 디바이스는 또한 광전자 디바이스 또는 광발전 디바이스, 트랜지스터, 광트랜지스터, 수직-캐비티 표면-발광 레이저(vertical-cavity surface-emitting laser, VCSEL), 에너지 저장 디바이스 등과 같은 디바이스를 포함한다. 당해 기술 분야의 통상의 기술자에 의해 인식되는 바와 같이, 이들은 단순히 2-단자 디바이스의 비망라적인 예이다.
일부 예에서, 다르게는 광발전으로 알려진, 광전자 기술과 같은 광전자 디바이스는 빛에 노출되는 2개의 재료 사이의 접합에서 빛으로부터 전기를 생성한다. 나아가, 광전자 디바이스는 전기의 입력으로부터 빛을 생성할 수 있다. 통상적으로 광전자에 사용되는 빛은 태양광이므로 광발전은 종종 태양광발전으로 지칭된다. 2개의 재료로 반도체를 사용하는 것으로 알려져 있다. 사용된 반도체 재료는 광발전 효과를 나타낸다.
사용되는 반도체 재료는 일반적으로 p형 반도체 재료 및 n형 반도체 재료이다. 이들 반도체 재료가 함께 접합될 때, 이들은 종종 p-n 접합으로 지칭되는 이들 사이의 계면을 형성한다. 반도체 재료의 다른 공지된 계면은 P-i-N 또는 PIN 접합으로 알려져 있다. p-n 접합은 반도체를 사용하는 대부분의 광전자 디바이스에서 발견된다. 이러한 광전자 디바이스는 광전지, 태양광전지, 다이오드, 발광 다이오드(LED) 및 트랜지스터를 포함한다. p-n 접합은 전기 에너지의 생성 또는 소비가 발생하는 활성 사이트(active site)로 여겨질 수 있다.
광전자 디바이스는 즉각 사용 또는 저장의 목적을 위해 전기를 생성하기 위한 디바이스로서 사용될 수 있다. 즉각 사용하기 위한 전기를 생성하는 데 사용되는 광전자 디바이스는 통상적으로 이들 사이에 반도체를 갖는 p-n 접합을 활용한다. 저장을 위해 전기를 생성하는 데 사용되는 광전자 디바이스는 에너지 저장 디바이스로서 간주된다.
기존의 2-단자 디바이스, 특히 광전자 기술에 사용되는 디바이스는 현재 상대적으로 고가의 전기 생성 방법이다. 재생 가능한 에너지원에 대한 수요가 증가함에 따라 태양광전지의 효율성을 개선하고 이러한 디바이스의 제조 및 운영과 관련된 비용을 절감하려는 움직임이 있다. 또한 기존의 태양광전지는 다른 전기 생성 방법에 비해 상대적으로 비효율적이다.
이러한 문제점을 극복하기 위한 시도로, 2-단자 디바이스, 특히 광발전 디바이스를 위해 홈이 있는 기판이 개발되었다. 다수의 일련의 홈이 서로 병렬로 제공되고 이어서 각 일련의 홈이 직렬로 연결된다. 이러한 예는 도 1에 도시되며, 이는 제1 전지(12a), 제2 전지(12b) 및 제3 전지(12c)를 포함하는 종래 기술의 디바이스(10)를 도시한다. 제1, 제2 및 제3 전지(12a, 12b, 12c)는 도 1에 도시된 바와 같이 광전지일 수 있다. 이 특정 예에서, 제1, 제2 및 제3 전지(12a, 12b, 12c)는 포토다이오드를 포함한다. 포토다이오드는 먼저 서로 병렬로 연결되며 따라서 전지(12a, 12b, 12c)를 형성한 다음 각 포토다이오드 또는 각 전지(12a, 12b, 12c)는 서로 직렬로 연결된다.
그러나, 이러한 컨피겨레이션은 의도하지 않은 전기 단락의 경우에, 2-단자 디바이스의 성능에 상당한 영향이 관찰될 수 있는 단점을 제공한다. 나아가, 도 1에 도시된 바와 같이, 전통적인 기판에서, 하나 이상의 전지(12a, 12b, 12c)의 포토다이오드가 빛 에너지를 전기 에너지로 변환할 수 없도록 포토다이오드의 일부가 사용 시 음영 처리되는 경우, 통상적으로 바이패스 다이오드(도시되지 않음)가 전지(12a, 12b, 12c) 중 하나 이상의 주변에 전기적 경로를 제공하기 위해 필요된다. 즉, 디바이스의 일부가 음영 처리되면 하나 이상의 전지(12a, 12b, 12c)가 기능하지 않을 수 있다. 디바이스의 일부가 음영 처리되면 전체 기판의 성능이 저하되고 일부 예에서, 이는 또한 기판을 손상되게 만들 수 있다. 따라서, 바이패스 다이오드는 통상적으로 임의의 기능하지 않는 전지(12a, 12b, 12c) 주변에 대안의 전류 경로를 제공함으로써 이러한 단점을 완화하도록 제공된다.
이러한 문제에 대한 한 가지 해결방안은 서로 평행하게 홈 섹션을 연결하기 위해 맞물린 홈 배열을 사용하는 것이다. 그러나 이러한 컨피겨레이션은 각 전지가 직렬로 함께 배선되어 단일 모듈을 제공하는 것을 요구하며, 이는 상업적으로 바람직하지 않다.
개선된 해결방안을 제공하기 위한 시도로, 2-단자 디바이스를 위한 추가 홈이 있는 기판이 개발되었다. 이러한 홈이 있는 기판은 다수의 일련의 홈을 제공하며, 일련의 홈 내의 각 홈은 직렬로 연결되고, 각 일련의 홈은 서로 병렬로 또는 직렬로 연결된다. 인접한 일련의 홈은 채널과 같은 경계 피처에 의해 서로 전기적으로 분리된다. 경계 피처는 전형적으로 경계 피처의 한 단부에서 제1 일련의 홈 중 하나 이상의 홈 및 경계 피처의 다른 단부에서 제2 일련의 홈 중 하나 이상의 홈을 횡단하거나 교차한다. 이러한 방식으로 홈이 코팅되고 적절한 재료로 채워져 2-단자 디바이스를 형성하면 일련의 홈 내의 홈이 기판의 표면을 가로질러 직렬로 전기적으로 연결되고, 이에 의해 기판의 기계 방향에 걸친 전압 추가를 허용한다. 따라서 일련의 홈에서 홈의 수를 변경함으로써 2-단자 디바이스의 출력 전압이 제어될 수 있다.
더욱이, 경계 피처는 인접한 일련의 홈을 전기적으로 절연시킨다. 2-단자 디바이스의 제1 및 제2 단자는 기판의 대향하는 측면에 제공되며, 각 일련의 홈으로부터 전하를 추출하도록 배열된다. 제1 단자는 일련의 홈 중 제1 홈에 전기적으로 연결되고, 제2 단자는 동일한 일련의 홈 중 마지막 홈에 전기적으로 연결된다.
홈이 있는 기판을 갖는 이러한 2-단자 디바이스는 다른 공지된 2-단자 디바이스보다 제조하기에 덜 고가이며 보다 효율적인 경향이 있지만, 이러한 홈이 있는 기판은 제조 결함에 취약할 수 있다. 특히, 이러한 홈이 있는 디바이스의 제조 중에, 홈은, 일련의 홈 내의 각 홈 사이에 전기적 연결이 제공될 수 있도록 채워진다. 그러나 이러한 단계가 홈의 형성 후에 수행되면 채움 재료가 채널과 같은 경계 피처에도 수집된다. 종종 채널에서의 채움 재료의 의도하지 않은 수집은, 채널에 걸쳐 전기적 연결이 제공되고 따라서 인접한 일련의 홈을 전기적으로 연결시켜 전기 단락을 유발하는 정도로 발생한다. 이는 종종 디바이스의 효율성이 극적으로 감소되기 때문에 매우 바람직하지 않은 것으로 이전에 생각되었다. 이러한 문제를 극복하기 위한 시도로, 제조업자는 경계 피처 내에 수집되는 채움 재료의 양을 조정하려고 한다. 그러나 이는 시간 소모적이고 비용이 많이 들며 종종 성공적이지 않을 수 있다.
그러나, 본 발명자는 놀랍게도, 인접한 병렬 또는 직렬 연결된 전지 사이에 전기적 연결을 갖는 2-단자 디바이스를 상업적으로 제조 가능할 뿐 아니라 본원에 추가로 설명되는 바와 같이, 실제로 이러한 2-단자 디바이스의 이점이 있음을 발견하였다.
따라서, 본 발명의 목적은 전술한 문제들 중 적어도 하나 이상을 완화하는 2-단자 디바이스를 제공하는 것이다.
본원에서 사용되는 바와 같이, "전지"라는 용어는 전기 에너지를 제공하는 구성요소를 설명하는 데 사용되며, 특히 일 유형의 에너지, 예를 들어 빛, 화학 등을 전기 에너지로 변환시킨다. 전지는 본원에 기재되는 바와 같이, 일련의 홈으로서 선택적으로 제공되는 하나 이상의 홈을 포함할 수 있다. 전지는 또한 홈 또는 일련의 홈 사이에 하나 이상의 연결 부분뿐만 아니라 홈으로부터 전하를 추출하는 수단을 포함할 수 있다.
본원에서 사용되는 바와 같이, "홈"이라는 용어는 기판에서 함몰부(depression), 만입부(indentation), 에칭(etch) 등을 설명하는 데 사용된다. 홈은 일반적으로 기다란 길이, 너비 및 깊이를 포함한다. 홈은 그 제1 및 제2 면에서 코팅되고 재료로 채워져 적절한 전지를 제공할 수 있다.
본원에서 사용되는 바와 같이, "저항성 소자"라는 용어는 저항을 갖는 소자를 설명하는 데 사용된다. 저항성 소자의 저항은 제3 특성 저항에 기여한다. 예를 들어, 저항성 소자는 연결 부분에 증가되는 저항을 부여할 수 있다.
본원에서 사용되는 바와 같이, "채널"이라는 용어는 저항성 소자의 일례를 설명하는 데 사용된다. 채널은 기판에서 함몰부, 만입부, 에칭 등의 형태를 취할 수 있다. 채널은 일반적으로 기다란 길이, 너비 및 깊이를 포함하며, 그 너비 또는 깊이는 홈의 깊이보다 크다.
본원에서 사용되는 바와 같이, "종횡비"라는 용어는 피처의 너비와 깊이 사이의 비율을 설명하는 데 사용된다. 종횡비는 너비:깊이 또는 너비/깊이로서 표시된다.
본 발명의 일 측면에 따르면, 기판을 포함하는 2-단자 디바이스가 제공되고, 기판은:
제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 횡방향을 가로질러 기판의 대향하는 에지에서 또는 이를 향해 형성되고, 각 단자는 제1 전지 및 제2 전지와 전기적으로 연통함 -;
제1 전지와 제2 전지 사이의 연결 부분 - 상기 연결 부분은 제3 특성 저항을 가짐 -;
을 포함하고,
제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하여, 제1 또는 제2 전지로부터의 전하가 연결 부분을 가로질러 제1 전지와 제2 전지 사이에서 이동되는 것에 우선하여 제1 단자 또는 제2 단자에서 추출되도록 한다.
2-단자 디바이스는 제1 단자 및 제2 단자를 갖는 임의의 적절한 디바이스일 수 있다. 2-단자 디바이스는 광전자 디바이스일 수 있다. 광전자 디바이스는 빛 에너지를 전기 에너지로 변환하고 및/또는 전기 에너지를 빛 에너지로 변환하는 디바이스로 규정될 수 있다. 빛 에너지라는 용어는 일반적으로 전자기 스펙트럼 내에서 임의의 빛의 파장을 정의하는 데 사용된다. 일부 예에서, 빛 에너지는 자외선, 가시광선 및/또는 적외선을 포함할 수 있다. 일부 예에서, 빛 에너지는 10nm 내지 1mm의 파장을 갖는 전자기 방사선을 포함할 수 있다.
기판은 가요성 기판일 수 있다. 가요성 기판은 가요성 재료의 웨브로 구성될 수 있다. 기판은 횡방향 즉, 기판의 너비를 가로지르는 방향 및 웨브 방향 즉, 기판의 기다란 길이를 가로지르는 방향을 가질 수 있다. 웨브 방향은 종방향 또는 기계 방향으로 간주될 수 있다. 기판은 웨브 방향으로 미리 결정된 길이, 횡방향으로 미리 결정된 너비 및 미리 결정된 깊이를 가질 수 있다.
가요성 기판은 연속적인 가요성 기판의 길이로서 제공될 수 있다. 일부 예에서, 연속적인 가요성 기판의 길이는 롤(roll) 또는 롤 코어(roll core)에 제공된다. 이는 롤투롤(roll-to-roll) 연속 제조를 제공하여 보다 비용 및 노동 효율적인 제조 프로세스를 제공한다. 일부 특정 예에서, 연속적인 가요성 기판의 길이는 최대 6000m, 즉, 6000m 이하이다.
제1 전지 및 제2 전지는 임의의 적절한 전기 전지, 즉, 한 형태의 에너지를 전기 또는 전기 에너지로 변환할 수 있는 디바이스일 수 있다. 제1 전지 및 제2 전지는 독립적으로 태양광전지와 같은 광전자 전지일 수 있다. 대안적으로, 제1 전지 및 제2 전지는 독립적으로 커패시터 또는 배터리일 수 있다. 제1 전지, 제2 전지 또는 제1 및 제2 전지 모두는 하나 이상의 홈 또는 일련의 홈을 포함할 수 있다. 이들의 임의의 조합이 상정될 수 있다. 제1 전지 및 제2 전지는 기판의 웨브 방향을 따라 또는 기판의 횡방향을 따라 이격될 수 있다. 제1 단자 및 제2 단자는 횡방향을 가로질러 기판의 대향하는 에지에서 또는 이를 향해 형성될 수 있거나, 웨브 방향을 가로질러 형성될 수 있다.
일부 예에서, 연결 부분은 제1 전지와 제2 전지 사이의 영역의 전부 또는 실질적으로 전부에 걸쳐 형성될 수 있다. 즉, 일부 예에서 연결 부분은 기판의 웨브 방향을 따라 제1 전지를 제2 전지에 연결할 수 있다. 연결 부분은 제1 전지와 제2 전지 사이에 전기적 연결을 제공할 수 있다. 대안적으로, 연결 부분은 제1 전지와 제2 전지 사이의 전기적 연결을 방지할 수 있다. 일부 예에서, 연결 부분은 제1 전지와 제2 전지 사이에 전기적 연결을 제공할 수 있지만, 바람직하게는 전하가 제1 단자 및 제2 단자로 흐른다. 즉, 사용 시, 전하는 제1 전지와 제2 전지 사이에서의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 추출 등이 된다. 이러한 선호도는 일반적으로 제1 특성 저항, 제2 특성 저항 또는 제1 특성 저항과 제2 특성 저항 모두에 대한 제3 특성 저항의 함수이다.
놀랍게도, 본 발명자는 연결 부분, 특히 그 내부의 저항성 소자가 저항기와 병렬로 역-바이어스된 다이오드로서 작용한다는 것을 발견했다. 이러한 방식으로, 연결 부분에 걸쳐 전기적 경로가 제공되지만, 전지로부터의 전하는 연결 부분에 걸친 전하 이동에 우선하여 단자에서 추출 가능하다.
특성 저항이라는 용어는 최대 전력 지점에서 전압을 전류로 나눈 함수로서의 저항을 정의하는 데 사용된다. 특성 저항은 다음과 같이 정의될 수 있다:
이는 제1 전지와 제2 전지 사이의 전기 단락이 방지되는 이점을 제공한다. 특히, 제1 전지와 제2 전지 사이의 전기 단락 생성과 같은 제조 결함이 최소화될 수 있다. 보다 구체적으로, 전하가 여전히 단자에서 추출 가능하도록 제3 특성 저항이 제공되기 때문에 개선된 제조 프로세스가 제공될 수 있고, 제조 프로세스 중 전기 단락 생성을 회피하기 위해 보다 적은 주의가 기울여질 수 있다. 즉, 제1 및 제2 전지를 전기적으로 연결하기 위한 연결 부분을 제공함으로써, 제조 프로세스 중 사용자 개입의 필요성 없이, 제1 전지와 제2 전지 사이의 전기 단락이 방지됨을 보장할 수 있다. 따라서, 보다 효율적 및/또는 신뢰 가능한 2-단자 디바이스가 형성될 수 있다.
특정 실시형태에서, 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크다.
즉, 제3 특성 저항은 제1 특성 저항, 제2 특성 저항, 또는 제1 및 제2 특성 저항 모두보다 클 수 있다.
특정 실시형태에서, 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 적어도 2배, 바람직하게는 적어도 5배, 가장 바람직하게는 적어도 10배 더 크다.
일부 예에서, 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 2배 내지 100배 더 크다. 일부 예에서, 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 2배 내지 20배 더 크다. 일부 예에서, 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 5배 내지 10배 더 크다. 본원에서 범위의 임의의 조합이 상정된다. 예를 들어, 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 2배, 5배, 10배, 또는 20배 내지 5배, 10배, 20배, 또는 50배 더 클 수 있다. 이들 사이의 임의의 정수 또한 상정된다. 나아가, 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 2배, 5배, 10배, 20배, 50배 또는 100배 더 클 수 있다.
즉, 제3 특성 저항은 제1 특성 저항, 제2 특성 저항, 또는 제1 및 제2 특성 저항 모두보다 적어도 2배 더 클 수 있다. 일부 예에서, 제3 특성 저항은 제1 특성 저항, 제2 특성 저항, 또는 제1 및 제2 특성 저항 모두보다 5배 더 클 수 있는 것이 바람직할 수 있다. 일부 예에서, 제3 특성 저항은 제1 특성 저항, 제2 특성 저항, 또는 제1 및 제2 특성 저항 모두보다 10배 더 클 수 있는 것이 바람직할 수 있다. 일부 예에서, 제3 특성 저항은 제1 특성 저항, 제2 특성 저항, 또는 제1 및 제2 특성 저항 모두보다 20배 더 클 수 있는 것이 바람직할 수 있다. 일부 예에서, 제3 특성 저항은 제1 특성 저항, 제2 특성 저항, 또는 제1 및 제2 특성 저항 모두보다 50배 더 클 수 있는 것이 바람직할 수 있다. 일부 예에서, 제3 특성 저항은 제1 특성 저항, 제2 특성 저항, 또는 제1 및 제2 특성 저항 모두보다 100배 더 클 수 있는 것이 바람직할 수 있다.
이는 제조 중 연결 부분에 걸친 전기 단락 제공의 가능성이 최소화되는 이점을 제공한다. 따라서, 2-단자 디바이스의 성능이 향상될 수 있다. 특히, 2-단자 디바이스는 보다 나은 효율성 및/또는 신뢰성을 가질 수 있다.
특정 실시형태에서, 연결 부분은 적어도 하나의 저항성 소자를 포함한다.
즉, 기판은 연결 부분 내에서 제1 전지와 제2 전지 사이에 적어도 하나의 저항성 소자를 포함할 수 있다.
일부 실시형태에서, 적어도 하나의 저항성 소자는 제3 특성 저항의 실질적으로 일부, 대부분 또는 전부를 제공한다. 일부 실시형태에서, 각 저항성 소자는 조합되어 제3 특성 저항의 실질적으로 일부, 대부분 또는 전부를 제공한다.
일부 실시형태에서, 전자 이동 경로는 연결 부분 내의 저항성 소자 또는 소자들 각각, 또는 일부를 가로질러 형성될 수 있다. 일부 실시형태에서, 전자 이동 경로는 연결 부분 내의 저항성 소자 또는 소자들 각각, 또는 모두를 가로질러 제1 전지와 제2 전지 사이로부터 형성된다.
이는 제3 특성 저항이 적어도 하나의 저항성 소자의 구조적 특성의 함수로서 수정될 수 있다는 이점을 제공한다. 예를 들어, 제3 특성 저항은 적어도 하나의 저항성 소자의 개수, 사이즈, 구조 등의 함수로서 수정될 수 있다. 즉, 제3 특성 저항은 적어도 하나의 저항성 소자의 함수로서 조정될 수 있다.
특정 실시형태에서, 적어도 하나의 저항성 소자는 기판의 피크, 기판의 불연속적 비절연 코팅 및/또는 기판의 요철 부분을 포함한다.
즉, 특정 실시형태에서, 적어도 하나의 저항성 소자는 기판의 하나 이상의 피크, 즉 기판에 형성된 하나 이상의 정출부(projection), 돌출부(protrusion) 등일 수 있거나 이를 포함할 수 있거나 또는 이로 구성될 수 있다.
대안적으로, 또는 추가적으로, 적어도 하나의 저항성 소자는 기판의 불연속적 비절연 코팅일 수 있거나, 이를 포함할 수 있거나 또는 이로 구성될 수 있다. 즉, 비절연 코팅이 하나 이상의 저항성 소자를 제공하기 위해 기판에 증착될 수 있다. 웨브 방향으로 기판에 걸쳐 불연속성이 존재한다는 점에서 비절연 코팅은 불연속적일 수 있다. 불연속적 비절연 코팅은 비절연 코팅을 노출시키기 위해 기판의 다른 코팅의 일부를 에칭 또는 제거함으로써 형성될 수 있다. 웨브 방향으로 기판에 걸쳐 불연속성이 존재한다는 점에서 비절연 코팅은 불연속적일 수 있다. 일부 실시형태에서, 불연속적 비절연 코팅은 제조 중에 연결 부분의 영역을 마스킹함으로써 형성될 수 있다. 따라서, 연결 부분의 영역에는 전도성 물질이 존재하지 않을 수 있다.
대안적으로, 또는 추가적으로, 적어도 하나의 저항성 소자는 기판의 요철 부분일 수 있거나, 이를 포함할 수 있거나 또는 이로 구성될 수 있다. 즉, 특정 실시형태에서 연결 부분은 하나 이상의 요철 부분 또는 영역을 가질 수 있다. 요철 부분은 톱니 형태(jagged)의, 불균일한, 기복의 표면 등으로서 규정될 수 있다.
특정 실시형태에서, 적어도 하나의 저항성 소자는 기판에 채널을 포함한다.
즉, 적어도 하나의 저항성 소자는 기판에서 채널로서 형성될 수 있거나, 이를 포함할 수 있거나 또는 이로 구성될 수 있다. 채널은 기판에서 만입부 또는 에칭 등으로서 간주될 수 있다.
이는 제1 전지 및 제2 전지가 서로 전기적으로 분리될 수 있거나 실질적으로 분리될 수 있다는 이점을 제공한다. 환언하면, 제1 전지 및 제2 전지는 제3 특성 저항을 가로질러 직렬로 연결된다.
특정 실시형태에서, 채널은 요철 베이스, 요철 벽 및/또는 비전도성 전기 절연체 재료를 내부에 포함한다.
즉, 일부 예에서 채널은 요철 바닥 또는 요철 베이스를 포함할 수 있다. 즉, 채널의 바닥 또는 베이스는, 바닥 또는 베이스가 톱니 형태의, 불균일한, 기복 등으로 이루어진다는 점에서 요철이 있을 수 있다.
추가적으로 또는 대안적으로, 채널은 요철 벽을 포함할 수 있다. 즉, 채널의 벽은, 벽이 톱니 형태의, 불균일한, 기복 등으로 이루어진다는 점에서 요철이 있을 수 있다.
이는 제1 전지와 제2 전지 사이의 전자 이동 경로가 증가되어 제3 특성 저항을 증가시키고 제조 프로세스 중 전기 단락의 생성을 방지할 수 있는 이점을 제공한다. 나아가, 제3 특성 저항은 요철 벽 또는 요철 바닥의 구조적 특성의 함수로서 수정될 수 있다. 예를 들어, 제3 특성 저항은 요철 벽 또는 요철 바닥의 개수, 사이즈, 구조 등의 함수로서 수정될 수 있다. 즉, 제3 특성 저항은 요철 벽 또는 요철 바닥의 함수로서 조정될 수 있다.
추가적으로 또는 대안적으로, 채널은 채널 내에 비전도성 전기 절연체 재료를 포함할 수 있다. 비전도성 전기 절연체는 채널을 부분적으로, 대부분 또는 완전히 채울 수 있다.
이는 제1 전지와 제2 전지 사이의 전자 이동 경로가 증가되어 제3 특성 저항을 증가시키고 제조 프로세스 중 전기 단락의 생성을 방지할 수 있는 이점을 제공한다. 나아가, 제3 특성 저항은 비전도성 전기 절연체 재료의 구조적 특성의 함수로서 수정될 수 있다. 예를 들어, 제3 특성 저항은 비전도성 전기 절연체 재료의 양, 사이즈, 구조 등의 함수로서 수정될 수 있다. 즉, 제3 특성 저항은 비전도성 전기 절연체 재료의 함수로서 조정될 수 있다.
특정 실시형태에서, 채널은 적어도 1:1.6의 종횡비를 갖는다.
즉, 특정 실시형태에서, 채널은 1:1.6 또는 1:1.6보다 클 수 있는 종횡비, 예를 들어 1:1.8, 1:1.9, 1:2.0 등을 가질 수 있다. 종횡비라는 용어는 너비와 깊이 사이의 비율을 규정하는 데 사용된다. 따라서, 적어도 1:1.6의 종횡비는 채널의 너비:깊이를 지칭하는 1:1.6 또는 그 이상의 비율로서 간주될 수 있다. 즉, 채널의 깊이는 채널의 너비보다 클 수 있다.
이는 제1 전지로부터 제2 전지로의 전자 이동 경로가 길어져 기판의 제3 특성 저항을 증가시키는 이점을 제공한다. 따라서, 기판의 제3 특성 저항이 조정될 수 있다.
특정 실시형태에서, 채널은 적어도 1.6:1의 종횡비를 갖는다.
이는 채널의 너비에 걸친 전자 이동 경로가 증가되어 전자가 채널에 의해 형성된 갭을 가로질러 "호핑(hop)"할 수 있는 가능성을 감소시키는 이점을 제공한다.
특정 실시형태에서, 제1 전지는 적어도 하나의 제1 홈을 포함하고 및/또는 제2 전지는 적어도 하나의 제2 홈을 포함한다.
즉, 특정 실시형태에서, 제1 전지는 적어도 하나의 홈, 또는 적어도 하나의 제1 홈을 포함하거나, 제2 전지는 적어도 하나의 홈, 또는 적어도 하나의 제2 홈을 포함하고 또는 제1 전지는 적어도 하나의 홈, 또는 적어도 하나의 제1 홈을 포함하고, 제2 전지는 적어도 하나의 홈, 또는 적어도 하나의 제2 홈을 포함한다.
"홈"이라는 용어는 기판에서 함몰부, 만입부, 에칭 등을 규정하는 데 사용될 수 있다. 홈 또는 각 홈은 깊이 또는 종횡비에서 채널과 상이할 수 있다. 예를 들어, 홈은 채널보다 작은 깊이를 가질 수 있다. 예를 들어, 홈은 대략 1:1 또는 1:1.1 또는 1:1.2 또는 1:1.2 이하 또는 적어도 1:1.2의 종횡비를 가질 수 있다. 예를 들어, 홈은 채널의 종횡비보다 작은 종횡비를 가질 수 있다.
일부 예에서, 적어도 하나의 홈은 대향하는 에지에서 인접한 평행 섹션을 갖는 단일 홈을 포함하여 실질적으로 반복되는 S-형상을 형성할 수 있다.
이는 2-단자 디바이스의 전류가 적어도 하나의 제1 홈의 길이 및/또는 적어도 하나의 제2 홈의 길이에 의해 제어될 수 있다는 이점을 제공한다. 특히, 전압 추가는 적어도 하나의 제1 및/또는 제2 홈의 웨브 방향을 따라 발생할 수 있다. 따라서, 적어도 하나의 제1 및/또는 제2 홈의 길이를 증가시키거나 감소시킴으로써 2-단자 디바이스의 출력 전압이 제어될 수 있다. 따라서, 이는 2-단자 디바이스가 조정 가능하다는 이점을 제공할 수 있다.
특정 실시형태에서, 채널은 적어도 하나의 제1 홈 및/또는 적어도 하나의 제2 홈의 일부를 횡단한다.
즉, 채널은 적어도 하나의 제1 홈, 적어도 하나의 제2 홈, 또는 적어도 하나의 제1 홈 및 적어도 하나의 제2 홈 양쪽 모두의 한 부분 또는 일부분, 일부, 대부분 또는 전부를 횡단하거나 교차할 수 있다.
이는 적어도 하나의 제1 및/또는 제2 홈이 웨브 방향을 가로질러 전기적으로 연결되어 전압 추가를 허용함과 함께 적어도 하나의 제2 홈(즉, 제2 전지)으로부터 적어도 하나의 제1 홈(즉, 제1 전지)을 전기적으로 절연시키는 이점을 제공한다.
특정 실시형태에서, 제1 전지는 적어도 하나의 제1 홈을 포함하고 및/또는 제2 전지는 적어도 하나의 제2 홈을 포함하고, 채널은 적어도 하나의 제1 홈의 일부 및/또는 적어도 하나의 제2 홈의 일부를 횡단한다.
즉, 특정 실시형태에서, 제1 전지는 적어도 하나의 홈을 포함하거나 제2 전지는 적어도 하나의 제2 홈을 포함하고, 또는 양쪽 모두 제1 전지는 적어도 하나의 제1 홈을 포함하고 제2 전지는 적어도 하나의 제2 홈을 포함한다. 나아가, 특정 실시형태에서, 채널은 적어도 하나의 제1 홈의 일부, 적어도 하나의 제2 홈의 일부, 또는 적어도 하나의 제1 홈의 일부 및 적어도 하나의 제2 홈의 일부 모두를 횡단한다. 채널은 적어도 하나의 제1 홈 및/또는 적어도 하나의 제2 홈의 일부, 부분, 대부분 또는 전부를 횡단할 수 있다.
특정 실시형태에서, 제1 전지는 제1 일련의 홈을 포함하고 및/또는 제2 전지는 제2 일련의 홈을 포함한다.
즉, 특정 실시형태에서, 제1 전지는 제1 일련의 홈을 포함하거나 제2 전지는 제2 일련의 홈을 포함하고, 또는 제1 전지는 제1 일련의 홈을 포함하고 제2 전지는 제2 일련의 홈을 포함한다.
제1 일련의 홈은 임의의 수의 홈을 포함하고, 제1 단자 홈 및 제2 단자 홈을 포함할 수 있다. 제1 일련의 홈의 각 홈은 기판의 횡방향을 가로질러 연장될 수 있다. 제1 일련의 홈의 각 홈은 평행하게 연장될 수 있다. 제1 단자 홈과 제2 단자 홈 사이의 제1 일련의 홈 내에 임의의 수의 홈이 제공될 수 있다. 제1 단자 홈은 일단 또는 제1 단부, 예를 들어, 원위 단부에서 제1 일련의 홈의 말단을 형성하거나 종결시킬 수 있다. 제2 단자 홈은 다른 단부 또는 제2 단부, 예를 들어 근위 단부에서 제1 일련의 홈의 말단을 형성하거나 종결시킬 수 있다. 원위 단부 및 근위 단부는 기판의 웨브 방향을 가로지르는 제1 일련의 홈의 단부를 표시한다.
제2 일련의 홈은 임의의 수의 홈을 포함하고, 제1 단자 홈 및 제2 단자 홈을 포함할 수 있다. 제2 일련의 홈의 각 홈은 기판의 횡방향을 가로질러 연장될 수 있다. 제2 일련의 홈의 각 홈은 평행하게 연장될 수 있다. 제2 일련의 홈의 각 홈은 제1 일련의 홈의 각 홈과 평행할 수 있다. 제1 단자 홈과 제2 단자 홈 사이의 제2 일련의 홈 내에 임의의 수의 홈이 제공될 수 있다. 제1 단자 홈은 일단 또는 제1 단부, 예를 들어 원위 단부에서 제2 일련의 홈의 말단을 형성하거나 종결시킬 수 있다. 제2 단자 홈은 다른 단부 또는 제2 단부, 예를 들어 근위 단부에서 제2 일련의 홈의 말단을 형성하거나 종결시킬 수 있다. 원위 단부 및 근위 단부는 기판의 웨브 방향을 가로지르는 제2 일련의 홈의 단부를 표시한다. 제1 단자 홈 및 제2 단자 홈은 각각 기판의 연결 부분에 근접할 수 있다.
제1 일련의 홈의 제2 단자 홈과 제2 일련의 홈의 제1 단자는 연결 부분에 의해 분리되거나 이격될 수 있다. 즉, 제1 일련의 홈과 제2 일련의 홈 사이에 연결 부분이 존재할 수 있다.
제1 일련의 홈 및 제2 일련의 홈은 개별적으로 제1 특성 저항 및 제2 특성 저항을 가질 수 있다. 제3 특성 저항은 제1 특성 저항, 제2 특성 저항, 또는 제1 및 제2 특성 저항 모두보다 클 수 있다. 제3 특성 저항은 제1 특성 저항, 제2 특성 저항, 또는 제1 및 제2 특성 저항 모두와 동일하거나 실질적으로 동일할 수 있다.
일부 실시형태에서, 적어도 하나의 제1 홈 및/또는 적어도 하나의 제2 홈은 제1 면에서 제1 재료로 코팅될 수 있고, 제2 면에서 제2 재료로 코팅될 수 있고 및/또는 제3 재료로 적어도 부분적으로, 바람직하게는 대부분 또는 전체적으로 채워질 수 있다.
즉, 적어도 하나의 제1 홈 및/또는 적어도 하나의 제2 홈의 제1 면은 제1 재료로 코팅된다. 즉, 적어도 하나의 제1 홈 및/또는 적어도 하나의 제2 홈의 제2 면은 제2 재료로 코팅된다. 즉, 적어도 하나의 제1 홈 및/또는 적어도 하나의 제2 홈은 제3 재료로 적어도 부분적으로 채워진다. 특정 실시형태에서, 해당 홈 또는 홈들은, 제3 재료가 제1 면 및/또는 제2 면에 증착된 제1 재료 및/또는 제2 재료와 접촉할 정도로 제3 재료로 채워진다.
일부 실시형태에서, 제1 일련의 홈의 일부 및/또는 제2 일련의 홈의 일부는 제1 면에서 제1 재료로 코팅될 수 있고, 제2 면에서 제2 재료로 코팅될 수 있고 및/또는 제3 재료로 적어도 부분적으로, 바람직하게는 대부분 또는 전체적으로 채워질 수 있다.
즉, 제1 일련의 홈 및/또는 제2 일련의 홈의 일부, 바람직하게는 대부분 또는 전부의 제1 면이 제1 재료로 코팅된다. 즉, 제1 일련의 홈 및/또는 제2 일련의 홈의 일부, 바람직하게는 대부분 또는 전부의 제2 면이 제2 재료로 코팅된다. 즉, 제1 일련의 홈 및/또는 제2 일련의 홈의 일부, 바람직하게는 대부분 또는 전부가 제3 재료로 적어도 부분적으로 채워진다. 특정 실시형태에서, 해당 홈 또는 홈들은, 제3 재료가 제1 면 및/또는 제2 면에 증착된 제1 재료 및/또는 제2 재료와 접촉할 정도로 제3 재료로 채워진다.
특정 실시형태에서, 각각의 홈 또는 홈들의 제1 면 및/또는 제2 면은 축외 방향성 코팅 프로세스에 의해 제1 재료 및/또는 제2 재료로 코팅된다.
이는 홈 또는 홈들의 특정 면이 제조 중에 선택적으로 코팅될 수 있다는 이점을 제공한다.
특정 실시형태에서, 각각의 홈 또는 홈들은 제3 재료를 기판에 프린팅함으로써 적어도 부분적으로 채워진다.
이는 2-단자 디바이스가 보다 효율적으로 제조될 수 있다는 이점을 제공한다.
특정 실시형태에서, 제1 재료는 비절연 재료를 포함한다.
일부 실시형태에서, 제1 재료는 전도체 재료, 반도체 재료, 전자 이동층, 탄소-60(C60, 벅민스터풀러렌(Buckminsterfullerene)으로도 알려짐) 또는 이들의 조합을 포함한다. 일부 예에서, 복수의 재료가 있을 수 있다. 즉, 적어도 하나의 제1 재료가 존재할 수 있다. 일부 예에서, 반도체 재료는 금속 산화물을 포함한다. 일부 예에서, 금속 산화물은 니오븀(niobium) 산화물, 즉 Nb2O5, 또는 주석 산화물, 즉 주석(IV) 산화물, SnO2를 포함한다. 금속 산화물은 적절한 재료로 도핑될 수 있다.
특정 실시형태에서, 제2 재료는 비절연 재료를 포함한다.
일부 실시형태에서, 제2 재료는 전도체 재료, 반도체 재료, 정공 수송층(hole transport layer) 또는 이들의 조합을 포함한다. 일부 예에서, 복수의 재료가 있을 수 있다. 즉, 적어도 하나의 제2 재료가 존재할 수 있다. 일부 예에서, 반도체 재료는 금속 산화물을 포함한다. 일부 예에서, 금속 산화물은 니켈 산화물, 즉 니켈(II) 산화물 또는 NiO, 또는 구리 산화물, 즉 구리(I) 산화물, Cu2O를 포함한다. 금속 산화물은 적절한 재료로 도핑될 수 있다.
특정 실시형태에서, 제3 재료는 커패시터 재료, 슈퍼커패시터(supercapacitor) 재료, 유전체 재료 또는 페로브스카이트(perovskite) 구조의 재료를 포함한다.
제3 재료가 페로브스카이트 구조의 재료를 포함하는 것이 바람직할 수 있다. 페로브스카이트 구조의 재료는 칼슘 티타늄 산화물인, CaTiO3에 대응하는 결정 구조를 갖는 재료, 즉 ABX3의 일반적인 화학 구조를 갖는 재료, 예를 들어 XIIA2+ VIB4+ X2- 3이며, 여기서 A 및 B는 상이한 사이즈의 2개의 상이한 양이온이고, X는 A와 B 모두에 화학적으로 결합하는 음이온이다.
바람직한 예에서, 페로브스카이트 구조의 재료는 1.1eV와 2.5eV 사이의 광학 밴드갭(optical bandgap)을 갖는다.
바람직한 예에서, 페로브스카이트 구조의 재료는 메틸암모늄 납 삼염화물(methylammonium lead trichloride), 삼브롬화물(tribromide) 또는 삼요오드화물(triiodide)과 같은 유기 납 삼할로겐화물(organic lead trihalide), 포름아미디늄(formamidinium) 납 삼염화물, 삼브롬화물 또는 삼요오드화물과 같은 포름아미디늄 납 삼할로겐화물, 세슘 주석 삼요오드화물과 같은 세슘 주석 삼할로겐화물 또는 위에서 약술된 바와 같이 ABX3의 일반적인 화학 구조를 갖는 유기 납 또는 주석 할로겐화물 조합과 유사한 다른 것을 포함한다.
페로브스카이트는 일반적으로 매장량이 풍부(earth abundant)하여 저렴하다. 또한 페로브스카이트는 저온 가공 및 제조에 적합하고 또한 용액 가공에 적합하여 제조상의 이점을 제공한다. 나아가, 페로브스카이트는 일반적으로 빛 에너지를 전기 에너지로 변환하는 측면에서 매우 효율적이다.
제1 재료, 제2 재료 및 제3 재료의 임의의 조합이 본원에서 상정된다.
특정 실시형태에서, 채널은 제1 일련의 홈의 일부 및/또는 제2 일련의 홈의 일부를 횡단한다.
즉, 채널을 포함하는 적어도 하나의 저항성 소자가 있는 특정 실시형태에서 채널은 제1 일련의 홈, 제2 일련의 홈, 또는 제1 일련의 홈 및 제2 일련의 홈 모두의 일부, 즉 하나, 일부분, 대부분 또는 전부를 횡단하거나, 교차하거나 가로지르거나 등을 한다.
특정 실시형태에서, 제1 전지는 제1 일련의 홈을 포함하고 및/또는 제2 전지는 제2 일련의 홈을 포함하고, 채널은 제1 일련의 홈의 일부 및/또는 제2 일련의 홈의 일부를 횡단한다.
즉, 채널을 포함하는 적어도 하나의 저항성 소자가 있는 특정 실시형태에서 채널은 적어도 하나의 제1 홈, 적어도 하나의 제2 홈, 또는 적어도 하나의 제1 홈 및 적어도 하나의 제2 홈 모두의 일부, 즉 하나, 일부분, 대부분 또는 전체를 횡단하거나, 교차하거나 가로지르거나 등을 한다.
이는 제1 일련의 홈의 일부 및/또는 제2 일련의 홈의 일부가 웨브 방향을 가로질러 전기적으로 연결되어 전압 추가를 허용함과 함께 각 일련의 홈(즉, 제1 전지 및 제2 전지)을 전기적으로 절연시키는 이점을 제공한다.
특정 실시형태에서, 채널은 제1 일련의 홈 전체 및/또는 제2 일련의 홈 전체를 횡단한다.
즉, 특정 실시형태에서, 채널은 제1 일련의 홈, 제2 일련의 홈 또는 제1 일련의 홈 및 제2 일련의 홈 모두의 전체, 즉 전부 또는 각각 그리고 모든 홈들을 횡단한다.
특정 실시형태에서, 채널은 각 홈의 단부를 향해 제1 일련의 홈 및/또는 제2 일련의 홈을 횡단한다.
즉, 채널을 포함하는 적어도 하나의 저항성 소자가 있는 특정 실시형태에서, 채널은 각 홈의 단부를 향해 제1 일련의 홈, 제2 일련의 홈, 또는 제1 일련의 홈 및 제2 일련의 홈 모두를 횡단한다. 일부 예에서, 채널은 각 홈의 단부에서 제1 일련의 홈, 제2 일련의 홈, 또는 제1 일련의 홈 및 제2 일련의 홈 모두를 횡단한다. 일부 예에서, 채널은 각각의 홈 또는 홈들의 근위 단부를 향해 제1 일련의 홈의 홈 또는 홈들을 횡단하고, 채널은 각각의 홈 또는 홈들의 원위 단부를 향해 제2 일련의 홈의 홈 또는 홈들을 횡단한다.
특정 실시형태에서, 채널은 실질적으로 미리 결정된 각도를 갖는 Z-형상이다.
즉, 채널은 예를 들어 위에서 바라볼 때 실질적인 Z-형상을 형성할 수 있다. Z-형상 채널은 실질적으로 평행하게 연장되는 제1 영역 및 제2 영역을 포함할 수 있다. 제1 및 제2 채널 영역은 기판의 웨브 방향을 따라 연장될 수 있다. 제1 채널 영역은 제1 일련의 홈의 일부를 횡단할 수 있다. 제2 채널 영역은 제2 일련의 홈의 일부를 횡단할 수 있다. 실질적인 Z-형상을 형성하는 채널은 제1 영역의 일단으로부터 제2 영역의 일단까지 연장되는 제3 영역을 더 포함할 수 있다. 제3 영역은 기판의 웨브 방향으로 연장될 수 있다. 제1 영역과 제3 영역 사이에 제1 미리 결정된 각도가 형성될 수 있다. 제2 영역과 제3 영역 사이에 제2 미리 결정된 각도가 형성될 수 있다. 제1 미리 결정된 각도는 제2 미리 결정된 각도와 동일할 수 있다. 이러한 경우, Z-형상 채널은 미리 결정된 각도를 갖는 것으로 간주될 수 있다. 대안적으로, 제1 미리 결정된 각도는 제2 미리 결정된 각도와 동일하지 않을 수 있으며, 이 경우 Z-형상 채널은 제1 미리 결정된 각도 및 제2 미리 결정된 각도를 갖는 것으로 간주될 수 있다.
일부 실시형태에서, 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도가 독립적으로 0도를 제외하고 90도를 제외한 0도 내지 90도의 범위에 있다. 일부 실시형태에서, 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도가 0도 및 180도를 제외한 0도 내지 180도의 범위에 있다. 일부 실시형태에서, 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도는 독립적으로 0도와 90도 사이로, 즉 0도와 90도를 제외한다. 일부 실시형태에서, 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도가 독립적으로 30도 또는 60도를 포함하거나 30도 및 60도를 포함하는 30도 내지 60도의 범위에 있다. 일부 실시형태에서, 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도는 독립적으로 30도와 60도 사이로, 즉 30도와 60도를 제외한다. 일부 실시형태에서, 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도는 독립적으로 40도 또는 50도를 포함하거나 40도 및 50도를 포함하는 40도 내지 50도의 범위에 있다. 일부 실시형태에서, 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도는 독립적으로 40도와 50도 사이로, 즉 40도와 50도를 제외한다. 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도가 독립적으로 대략 45도인 것이 바람직할 수 있다.
일부 실시형태에서, 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도는 독립적으로 1도, 5도, 10도, 15도, 20도, 25도, 30도, 35도, 40도, 45도, 50도, 55도, 60도, 65도, 70도, 75도, 80도, 85도, 90도, 95도, 100도, 105도, 110도, 115도, 120도, 125도, 130도, 135도, 140도, 145도, 150도, 155도, 160도, 165도, 170도, 175도 또는 그 사이의 임의의 정수의 하한을 가질 수 있다. 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도의 상한은 독립적으로 5도, 10도, 15도, 20도, 25도, 30도, 35도, 40도, 45도, 50도, 55도, 60도, 65도, 70도, 75도, 80도, 85도, 90도, 95도, 100도, 105도, 110도, 115도, 120도, 125도, 130도, 135도, 140도, 145도, 150도, 155도, 160도, 165도, 170도, 175도, 179도 또는 그 사이의 임의의 정수일 수 있다. 당해 기술 분야의 통상의 기술자에 의해 인식되는 바와 같이, 하한 및 상한의 임의의 조합이 사용될 수 있다.
다른 실시형태에서, 미리 결정된 각도, 또는 제1 및 제2 미리 결정된 각도는 독립적으로 90도보다 큰 상한을 가질 수 있다.
2-단자 디바이스의 제조 중에, 홈의 한 면과 경계 피처가 선택적으로 코팅되는 축외 방향성 코팅 프로세스가 종종 사용된다. 이는 제조 프로세스가 배치 프로세스(batch process)가 아닌 연속 프로세스로서 수행될 수 있기 때문에 이러한 2-단자 디바이스의 롤투롤 제조에 특히 유용하다. 이러한 경우 홈의 대향하는 면은 코팅될 면에 섀도우을 드리워 코팅될 면의 오직 일부만이 인커밍 재료에 의해 코팅될 수 있도록 한다. 이는 "섀도잉 효과"로 알려져 있다. 따라서 섀도잉 효과는 홈의 면에 증착되는 재료의 양을 통제한다. 섀도잉 효과는 축외 방향성 코팅의 각도를 증가시키거나 감소시킴으로써 수정될 수 있다.
Z-형상 채널은 이러한 기판을 사용하는 2-단자 디바이스의 제조 중에 섀도잉 효과가 증가되어 일련의 홈과 채널 사이의 계면에서 보다 적은 재료가 코팅되는 이점을 제공한다. 따라서, 채널의 특성 저항, 따라서 기판의 제3 특성 저항은 제조 프로세스 중에 증가될 수 있다. 이는 채널을 가로질러, 그리고 따라서 제1 전지와 제2 전지 사이에서 전기 단락이 방지되는 이점을 제공할 수 있다.
특정 실시형태에서, 적어도 하나의 저항성 소자는 기판에 복수의 채널을 포함한다.
즉, 적어도 하나의 저항성 소자는 기판에서 하나, 하나 이상, 또는 둘 이상, 또는 다수의, 또는 복수의 채널에 의해 형성될 수 있거나, 이를 포함할 수 있거나 이로 구성될 수 있다. 채널은 기판에서 만입부 또는 에칭 등으로서 형성될 수 있다. 저항성 소자는 채널 및 본원에 설명되는 다른 유형의 저항성 소자, 예를 들어 비전도성 전기 절연 재료, 채널의 요철 바닥 또는 요철 벽 등을 포함할 수 있다.
이는 예를 들어 제조 중에 생성된 하나의 채널에 걸쳐 전기 단락이 있는 경우, 제1 전지와 제2 전지 사이의 전기적 연결을 방지하기 위해 다른 채널이 존재한다는 이점을 제공한다. 따라서, 하나의 저항성 소자가 의도치 않게 전기 단락을 그에 걸쳐 제공하는 경우에 다수의 저항성 소자를 통해 중복화(redundancy)가 제공된다. 따라서 제조 중 전기 단락이 생성될 가능성이 감소될 수 있다. 따라서, 이는 보다 효율적 및/또는 신뢰 가능한 2-단자 디바이스가 제공될 수 있다는 이점을 제공할 수 있다.
특정 실시형태에서, 복수의 채널 중 하나 이상은 요철 베이스, 요철 벽 및/또는 비전도성 전기 절연체 재료를 내부에 포함한다.
특정 실시형태에서, 복수의 채널 중 하나, 일부, 대부분 또는 전부는 요철 베이스, 또는 요철 벽, 또는 비전도성 전기 절연체 재료를 내부에 포함하거나, 또는 이들의 임의의 조합을 포함한다.
일부 예에서, 복수의 채널 중 하나, 일부, 대부분, 또는 전부는 요철 바닥 또는 요철 베이스를 포함할 수 있다. 즉, 복수의 채널 중 하나, 일부, 대부분 또는 전부의 바닥 또는 베이스는 요철이 있을 수 있다. 보다 구체적으로, 바닥 또는 베이스는 톱니 형태의, 불균일한, 기복 등으로 이루어진다.
추가적으로 또는 대안적으로 복수의 채널 중 하나, 일부, 대부분 또는 전부는 요철 벽을 포함할 수 있다. 즉, 복수의 채널 중 하나, 일부, 대부분 또는 전부의 벽은 벽이 톱니 형태의, 불균일한, 기복 등으로 이루어진다는 점에서 요철이 있을 수 있다.
추가적으로 또는 대안적으로, 복수의 채널 중 하나, 일부, 대부분 또는 전부는 채널 내에 비전도성 전기 절연체 재료를 포함할 수 있다. 비전도성 전기 절연체는 복수의 채널 중 하나, 일부, 대부분 또는 전부를 부분적으로, 대부분 또는 완전히 채울 수 있다.
이는 채널 또는 각 채널의 저항, 그리고 따라서 제3 특성 저항이 증가되어 제1 전지와 제2 전지 사이에 전기 단락이 형성될 가능성을 감소시키는 이점을 제공한다. 나아가, 제3 특성 저항은 채널 또는 각 채널 내에, 또는 채널 또는 각 채널의 일부로서 형성되는 저항성 소자의 개수 및 유형에 기초하여 조정될 수 있다.
특정 실시형태에서, 복수의 채널 중 하나 이상은 적어도 1:1.6의 종횡비를 갖는다. 즉, 특정 실시형태에서, 복수의 채널 중 하나, 일부, 대부분 또는 전부는 1:1.6 또는 1:1.6보다 클 수 있는 종횡비, 예를 들어 1:1.8, 1:1.9, 1:2.0 등을 가질 수 있다. 종횡비라는 용어는 너비와 깊이 사이의 비율을 규정하는 데 사용된다. 따라서, 적어도 1:1.6의 종횡비는 1:1.6 또는 그 이상의 비율로서 간주될 수 있으며, 이는 복수의 채널 중 하나, 일부, 대부분 또는 전부의 너비:깊이를 지칭한다. 즉, 복수의 채널 중 하나, 일부, 대부분 또는 전부의 깊이는 각각의 채널의 너비보다 클 수 있다.
이는 종횡비가 증가함에 따라 제1 전지와 제2 전지 사이의 전자 이동 경로가 증가하는 이점을 제공한다. 즉, 제1 전지와 제2 전지 사이의 전자 이동 경로는 채널 또는 채널들의 종횡비의 함수로서 증가한다. 이러한 방식으로, 제3 특성 저항은 채널 또는 채널들의 종횡비의 함수로서 증가한다. 이러한 방식으로, 제3 특성 저항은 채널 또는 채널들의 종횡비의 함수로서 수정되거나 조정될 수 있다.
특정 실시형태에서, 복수의 채널 중 하나 이상은 적어도 1.6:1의 종횡비를 갖는다.
특정 실시형태에서, 복수의 채널 중 하나, 일부, 대부분 또는 전부는 1.6:1 또는 1.6:1보다 클 수 있는 종횡비, 예를 들어, 1.8:1, 1.9:1, 2.0:1 등을 가질 수 있다. 종횡비라는 용어는 너비와 깊이 사이의 비율을 규정하는 데 사용된다. 따라서, 적어도 1.6:1의 종횡비는 1.6:1 또는 그 이상의 비율로서 간주될 수 있으며, 이는 복수의 채널 중 하나, 일부, 대부분 또는 전부의 너비:깊이를 지칭한다. 즉, 복수의 채널 중 하나, 일부, 대부분 또는 전부의 너비는 각각의 채널의 깊이보다 클 수 있다.
이는 종횡비가 증가함에 따라 제1 전지와 제2 전지 사이의 전자 이동 경로가 증가하는 이점을 제공한다. 즉, 제1 전지와 제2 전지 사이의 전자 이동 경로는 채널 또는 채널들의 종횡비의 함수로서 증가한다. 이러한 방식으로, 제3 특성 저항은 채널 또는 채널들의 종횡비의 함수로서 증가한다. 이러한 방식으로, 제3 특성 저항은 채널 또는 채널들의 종횡비의 함수로서 수정되거나 조정될 수 있다. 특정 실시형태에서, 제1 전지는 적어도 하나의 제1 홈을 포함하고 및/또는 제2 전지는 적어도 하나의 제2 홈을 포함하고, 각 채널은 적어도 하나의 제1 홈 및/또는 적어도 하나의 제2 홈을 횡단한다.
특정 실시형태에서, 제1 전지는 적어도 하나의 제1 홈을 포함하거나 제2 전지는 적어도 하나의 제2 홈을 포함하고, 또는 양쪽 모두 제1 전지는 적어도 하나의 제1 홈을 포함하고 제2 전지는 적어도 하나의 제2 홈을 포함한다. 또한, 특정 실시형태에서, 채널의 하나 이상, 일부, 대부분, 각각 또는 전부는 적어도 하나의 제1 홈, 적어도 하나의 제2 홈 또는 적어도 하나의 제1 홈 및 적어도 하나의 제2 홈 모두를 횡단한다.
이는 채널 중 하나가 그 전기 절연에 있어 장애가 발생한 경우에도 제1 전지와 제2 전지 사이의 전기 단락이 방지되도록 연결 부분 내에 중복화가 구축되는 것 외에 제3 특성 저항이 조정 가능하다는 이점을 제공한다. 또한, 이러한 배열은 홈과 단자 사이의 횡단 영역에 걸쳐 전기 단락을 방지할 수 있다. 즉, 채널은 일련의 홈과 인접한 단자 사이의 전기 절연이 달성되도록 홈을 횡단할 수 있다. 따라서, 보다 효율적 및/또는 신뢰 가능한 2-단자 디바이스가 제공될 수 있다.
특정 실시형태에서, 제1 전지는 제1 일련의 홈을 포함하고 및/또는 제2 전지는 제2 일련의 홈을 포함하고, 각 채널은 제1 일련의 홈의 일부 및/또는 제2 일련의 홈의 일부를 횡단한다.
특정 실시형태에서, 제1 전지는 제1 일련의 홈을 포함하거나 제2 전지는 제2 일련의 홈을 포함하고, 또는 양쪽 모두 제1 전지는 제1 일련의 홈을 포함하고 제2 전지는 제2 일련의 홈을 포함한다. 위에서 논의된 바와 같이, 제1 및 제2 일련의 홈은 임의의 수의 홈을 가질 수 있고 단자 홈을 가질 수 있다. 나아가, 특정 실시형태에서, 채널의 하나 이상, 일부, 대부분, 각각 또는 전부는 제1 일련의 홈, 제2 일련의 홈 또는 제1 일련의 홈 및 제2 일련의 홈 모두의 일부, 즉 하나, 일부분, 대부분 또는 전부를 횡단한다. 각 채널은 제1 일련의 홈 및/또는 제2 일련의 홈 전체를 횡단할 수 있다.
이는 채널 중 하나가 그 전기 절연에 있어 장애가 발생한 경우에도 제1 전지와 제2 전지 사이의 전기 단락이 방지되도록 연결 부분 내에 중복화가 구축되는 것 외에, 제3 특성 저항이 조정 가능하다는 이점을 제공한다. 또한, 이러한 배열은 홈과 단자 사이의 횡단 영역에 걸쳐 전기 단락을 방지할 수 있다. 즉, 채널은 일련의 홈과 인접한 단자 사이의 전기 절연이 달성되도록 홈을 횡단할 수 있다. 따라서, 보다 효율적 및/또는 신뢰 가능한 2-단자 디바이스가 제공될 수 있다.
특정 실시형태에서, 각 채널은 각 홈의 단부를 향해 제1 일련의 홈 및/또는 제2 일련의 홈을 횡단한다.
특정 실시형태에서, 각 채널, 즉 채널의 하나 이상, 일부, 대부분 또는 전부는 각 횡단된 홈 각각의 단부를 향해 제1 일련의 홈, 제2 일련의 홈, 또는 제1 일련의 홈 및 제2 일련의 홈 모두를 횡단한다. 일부 예에서, 각 채널은 각 홈의 단부에서 제1 일련의 홈 및/또는 제2 일련의 홈을 횡단한다.
특정 실시형태에서, 복수의 채널은 제1 채널 특성 저항을 갖는 제1 채널 및 제2 채널 특성 저항을 갖는 제2 채널을 포함하고, 제1 채널 특성 저항 및 제2 채널 특성 저항은 실질적으로 제3 특성 저항의 전부를 제공한다.
즉, 특정 실시형태에서 복수의 채널은 제1 채널 및 제2 채널을 포함한다. 제1 채널은 제1 채널 특성 저항을 가질 수 있다. 제2 채널은 제2 채널 특성 저항을 가질 수 있다. 제1 채널 특성 저항 및 제2 채널 특성 저항, 즉 이들의 조합은 제3 특성 저항의 전부 또는 실질적으로 전부를 제공할 수 있다.
이는 제1 및 제2 채널의 특성 저항에 따라 제3 특성 저항이 조정 가능할 수 있다는 이점을 제공한다.
특정 실시형태에서, 복수의 채널은 제3 채널 특성 저항을 갖는 제3 채널을 더 포함하고, 제1 채널 특성 저항, 제2 채널 특성 저항 및 제3 채널 특성 저항은 실질적으로 제3 특성 저항의 전부를 제공한다.
특정 실시형태에서, 복수의 채널은 제1 채널, 제2 채널 및 제3 채널을 포함한다. 제1 채널은 제1 채널 특성 저항을 가질 수 있다. 제2 채널은 제2 채널 특성 저항을 가질 수 있다. 제3 채널은 제3 채널 특성 저항을 가질 수 있다. 제1 채널 특성 저항, 제2 채널 특성 저항 및 제3 채널 특성 저항, 즉 이들의 조합은 제3 특성 저항의 전부 또는 실질적으로 전부를 제공할 수 있다.
이는 제3 특성 저항이 추가 채널을 제공함으로써 추가로 조정될 수 있다는 이점을 제공한다. 나아가, 추가 채널을 제공함으로써 제3 특성 저항이 증가될 수 있다.
특정 실시형태에서, 채널, 또는 복수의 채널의 각 채널은 실질적으로 미리 결정된 각도를 갖는 Z-형상이다.
특정 실시형태에서, 복수의 채널의 각 채널은 실질적으로 미리 결정된 각도를 갖는 Z-형상이다.
Z-형상 채널 또는 채널들은 Z-형상 채널과 관련하여 위에서 설명된 임의의 피처를 포함할 수 있다.
특정 실시형태에서, 2-단자 디바이스는:
복수의 채널의 각 채널을 그 원위 단부에서 횡단하고 적어도 하나의 제1 홈을 횡단하는 제1 횡단 채널;
복수의 채널의 각 채널을 그 근위 단부에서 횡단하고 적어도 하나의 제2 홈을 횡단하는 제2 횡단 채널
을 더 포함한다.
즉, 특정 실시형태에서, 제1 전지는 적어도 하나의 제1 홈을 포함하고, 제2 전지는 적어도 하나의 제2 홈을 포함하고, 기판은 복수의 채널의 각 채널을 그 원위 단부에서 횡단하고 적어도 하나의 제1 홈을 횡단하는 제1 횡단 채널; 및 복수의 채널의 각 채널을 그 근위 단부에서 횡단하고 적어도 하나의 제2 홈을 횡단하는 제2 횡단 채널을 더 포함한다.
즉, 특정 실시형태에서 복수의 채널이 제공될 수 있으며, 각 채널은 제1 횡단 채널에 의해 그 원위 단부에서 횡단되고, 각 채널은 제2 횡단 채널에 의해 그 근위 단부에서 횡단된다. 제1 횡단 채널은 적어도 하나의 제1 홈을 횡단할 수 있다. 제2 횡단 채널은 적어도 하나의 제2 홈을 횡단할 수 있다. 복수의 채널은 기판의 횡방향을 가로질러 연장될 수 있다. 제1 횡단 채널 및 제2 횡단 채널은 기판의 웨브 방향을 가로질러 연장될 수 있다. 제1 횡단 채널, 제2 횡단 채널, 또는 제1 횡단 채널 및 제2 횡단 채널 모두는 복수의 채널의 각 채널에 수직으로 연장될 수 있다.
이는 각 홈의 단부에 걸쳐 전기 단락이 실질적으로 방지되는 이점을 제공한다. 특정 실시형태에서, 제1 횡단 채널은 복수의 채널의 각 채널을 그 원위 단부에서 횡단하고 제1 일련의 홈의 일부를 횡단하며 및/또는 제2 횡단 채널은 복수의 채널의 각 채널을 그 근위 단부에서 횡단하고 제2 일련의 홈의 일부를 횡단한다.
특정 실시형태에서, 제1 횡단 채널은 제1 일련의 홈 전체를 횡단하고 및/또는 제2 횡단 채널은 제2 일련의 홈 전체를 횡단한다.
특정 실시형태에서, 제1 횡단 채널 및/또는 제2 횡단 채널은 각 홈의 단부를 향해 각각의 홈 또는 홈들을 횡단한다.
특정 실시형태에서, 복수의 채널은 제1 채널 및 제2 채널을 포함하며, 제1 횡단 채널은 제1 채널 및 제2 채널을 그 원위 단부에서 횡단하고, 제2 횡단 채널은 제1 채널 및 제2 채널을 그 근위 단부에서 횡단한다.
즉, 특정 실시형태에서 복수의 채널은 제1 채널 및 제2 채널을 포함한다. 제1 채널 및 제2 채널은 서로 평행하게 연장될 수 있다. 제1 횡단 채널은 그 원위 단부에서 제1 채널 및 제2 채널을 횡단한다. 제2 횡단 채널은 그 근위 단부에서 제1 채널 및 제2 채널을 횡단한다. 원위 단부 및 근위 단부는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 있을 수 있다.
특정 실시형태에서, 복수의 채널은 제3 채널을 더 포함하고, 제1 횡단 채널은 그 원위 단부에서 제3 채널을 추가로 횡단하고, 제2 횡단 채널은 그 근위 단부에서 제3 채널을 추가로 횡단한다.
즉, 특정 실시형태에서 복수의 채널은 제1 채널, 제2 채널 및 제3 채널을 포함한다. 제1 채널, 제2 채널 및 제3 채널은 서로 평행하게 연장될 수 있다. 제1 횡단 채널은 그 원위 단부에서 제1 채널, 제2 채널 및 제3 채널을 횡단한다. 제2 횡단 채널은 그 근위 단부에서 제1 채널, 제2 채널 및 제3 채널을 횡단한다. 원위 단부 및 근위 단부는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 있을 수 있다.
특정 실시형태에서, 각 채널, 제1 횡단 채널 및 제2 횡단 채널은 미리 결정된 각도를 갖는 실질적인 Z-형상을 형성한다. 형성된 실질적으로 Z-형상인 피처는 미리 결정된 각도를 포함하여 Z-형상 채널과 관련하여 위에서 설명된 임의의 피처를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 2-단자 디바이스 형성 방법이 제공되고, 방법은:
- 기판을 제공하는 단계;
- 기판 내에 제1 전지를 형성하는 단계 - 상기 제1 전지는 제1 특성 저항을 가짐 -;
- 기판 내에 기판의 웨브 방향을 따라 제1 전지로부터 이격된 제2 전지를 형성하는 단계 - 상기 제2 전지는 제2 특성 저항을 가짐 -;
- 제1 단자 및 제2 단자를 형성하는 단계 - 각 단자는 웨브 방향을 가로질러 기판의 대향하는 에지에서 또는 이를 향해 형성되고, 하나의 또는 각 단자는 제1 전지 및 제2 전지와 전기적으로 연결되어 형성됨 -;
- 제1 전지와 제2 전지 사이에 연결 부분을 형성하는 단계 - 상기 연결 부분은 제3 특성 저항을 가짐 -;
를 포함하고,
- 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하여, 제1 또는 제2 전지로부터의 전하가 연결 부분을 가로질러 제1 전지로부터 제2 전지로 이동되는 것에 우선하여 제1 단자 또는 제2 단자에서 추출되도록 한다.
이는 제1 전지와 제2 전지 사이의 전기 단락이 방지되는 이점을 제공한다. 특히, 제1 전지와 제2 전지 사이의 전기 단락 생성과 같은 제조 결함이 최소화될 수 있다. 따라서, 보다 효율적 및/또는 신뢰 가능한 2-단자 디바이스가 형성될 수 있다.
특정 실시형태에서, 제1 전지를 형성하는 단계는 기판 내에 적어도 하나의 제1 홈을 형성하는 단계를 포함한다.
특정 실시형태에서, 적어도 하나의 제1 홈을 형성하는 단계는 기판 내에 제1 일련의 홈을 형성하는 단계를 포함한다.
직렬로 연결된 제1 일련의 홈은 직렬 내의 홈의 수의 함수로서 전압 추가를 제공한다. 따라서, 이는 제1 전지, 즉 제1 일련의 홈의 전압이 제1 일련의 홈 내의 홈의 수를 변화시킴으로써 수정되거나 조정될 수 있다는 이점을 제공한다.
특정 실시형태에서, 제2 전지를 형성하는 단계는 기판 내에 적어도 하나의 제2 홈을 형성하는 단계를 포함한다.
특정 실시형태에서, 적어도 하나의 제2 홈을 형성하는 단계는 기판 내에 제2 일련의 홈을 형성하는 단계를 포함한다.
직렬로 연결된 제2 일련의 홈은 직렬 내의 홈의 수의 함수로서 전압 추가를 제공한다. 따라서, 이는 제2 전지, 즉 제2 일련의 홈의 전압이 제2 일련의 홈 내의 홈의 수를 변화시킴으로써 수정되거나 조정될 수 있다는 이점을 제공한다.
특정 실시형태에서, 연결 부분을 형성하는 단계는 제1 전지와 제2 전지 사이의 연결 부분 내에 적어도 하나의 저항성 소자를 형성하는 단계를 더 포함하고, 적어도 하나의 저항성 소자는 제3 특성 저항을 제공한다.
특정 실시형태에서, 적어도 하나의 저항성 소자는 적어도 하나의 채널을 포함한다.
특정 실시형태에서, 방법은:
- 제1 일련의 홈의 각 홈, 제2 일련의 홈의 각 홈 및 채널 또는 각 채널의 제1 면을 제1 재료로 코팅하는 단계;
- 제1 일련의 홈의 각 홈, 제2 일련의 홈의 각 홈 및 채널 또는 각 채널의 제2 면을 제2 재료로 코팅하는 단계; 및
- 제1 일련의 홈의 각 홈, 제2 일련의 홈의 각 홈 및 채널 또는 각 채널을 제3 재료로 적어도 부분적으로 채우는 단계
를 더 포함한다.
특정 실시형태에서, 제1 전지를 형성하는 단계는 기판 내에 제1 일련의 홈을 형성하는 단계를 포함하고, 제2 전지를 형성하는 단계는 기판 내에 제2 일련의 홈을 형성하는 단계를 포함하고, 연결 부분을 형성하는 단계는 연결 부분 내에 적어도 하나의 채널을 형성하는 단계를 포함하고, 방법은:
- 제1 일련의 홈의 각 홈, 제2 일련의 홈의 각 홈 및 채널 또는 각 채널의 제1 면을 제1 재료로 코팅하는 단계;
- 제1 일련의 홈의 각 홈, 제2 일련의 홈의 각 홈 및 채널 또는 각 채널의 제2 면을 제2 재료로 코팅하는 단계; 및
- 제1 일련의 홈의 각 홈, 제2 일련의 홈의 각 홈 및 채널 또는 각 채널을 제3 재료로 적어도 부분적으로 채우는 단계
를 더 포함한다.
특정 실시형태에서, 제1 면을 제1 재료로 코팅하는 단계 및/또는 제2 면을 제2 재료로 코팅하는 단계는 축외 방향성 코팅 프로세스를 포함한다.
특정 실시형태에서, 홈 및 채널 또는 각 채널을 제3 재료로 적어도 부분적으로 채우는 단계는 기판 위에 제3 재료를 프린팅하는 단계를 포함한다. 이러한 방식으로, 제3 재료가 기판 위에 프린팅될 때, 제3 재료는 홈 또는 각 홈 내에 부분적으로 또는 완전히 프린팅된다.
특정 실시형태에서, 제1 일련의 홈 및 제2 일련의 홈의 각 홈을 적어도 부분적으로 채우는 단계는 각 홈을 제3 재료로 채우는 단계를 포함하여, 이에 의해 제1 일련의 홈의 각 홈에 걸친 전기적 연결 및 제2 일련의 홈의 각 홈에 걸친 전기적 연결을 제공한다.
특정 실시형태에서, 채널 또는 각 채널을 적어도 부분적으로 채우는 단계는 채널 또는 각 채널을 제3 재료로 채우는 단계를 포함하여, 이에 의해 채널 또는 각 채널에 걸쳐 전기적 연결을 제공한다.
본 발명의 또 다른 측면에 따르면, 기판을 포함하는 2-단자 디바이스가 또한 제공되고, 기판은:
제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 형성됨 -;
채널을 포함하는, 제1 전지와 제2 전지 사이의 연결 부분 - 상기 연결 부분은 제3 특성 저항을 가짐 -;
을 포함하고,
채널은 제3 특성 저항이 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하도록 적어도 1:1.6의 종횡비를 가져, 전하가 연결 부분에 걸친 제1 전지로부터 제2 전지로의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 제1 전지 및 제2 전지로부터 추출되도록 한다.
즉, 제3 특성 저항은 채널의 깊이의 함수로서 조정될 수 있다. 즉, 더 깊은 채널은 보다 큰 전자 이동 경로, 그리고 따라서 보다 높은 제3 특성 저항을 제공할 수 있다. 위에서 논의된 바와 같이 이는 전기 단락을 방지한다.
본 발명의 또 다른 측면에 따르면, 기판을 포함하는 2-단자 디바이스가 또한 제공되고, 기판은:
단자 홈 또는 단자 부분을 갖는 적어도 하나의 제1 홈 - 상기 적어도 하나의 제1 홈은 제1 특성 저항을 가짐 - 및 단자 홈 또는 단자 단부를 가지며 기판의 웨브 방향을 따라 적어도 하나의 제1 홈으로부터 이격되는, 제2 특성 저항을 갖는 적어도 하나의 제2 홈;
제1 단자 및 제2 단자 - 각 단자는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 형성됨 -;
채널을 포함하는, 적어도 하나의 제1 홈의 단자 홈 또는 단자 부분과 적어도 하나의 제2 홈의 단자 홈 또는 단자 부분 사이의 연결 부분 - 상기 연결 부분은 제3 특성 저항을 가짐 -;
을 포함하고,
채널은 제3 특성 저항이 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하도록, 적어도 하나의 제1 홈의 단자 홈 또는 단자 부분 및 적어도 하나의 제2 홈의 단자 홈 또는 단자 부분 중 적어도 하나의 종횡비보다 큰, 바람직하게는 20%와 50% 사이로 큰 종횡비를 가져, 전하가 연결 부분에 걸친 적어도 하나의 제1 홈의 단자 홈 또는 단자 부분으로부터 적어도 하나의 제 2홈의 단자 홈 또는 단자 부분으로의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 적어도 하나의 제1 홈 및 적어도 하나의 제2 홈으로부터 추출되도록 한다.
즉, 제3 특성 저항은 인접한 홈에 대한 채널의 깊이의 함수로서 조정될 수 있다. 즉, 인접한 홈보다 큰, 예를 들어 20% 내지 50% 큰 종횡비를 갖는 채널은 보다 큰 전자 이동 경로, 그리고 따라서 보다 높은 제3 특성 저항을 제공할 수 있다. 위에서 논의된 바와 같이 이는 전기 단락을 방지한다.
본 발명의 또 다른 측면에 따르면, 기판을 포함하는 2-단자 디바이스가 또한 제공되고, 기판은:
제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 형성됨 -;
채널을 포함하는, 제1 전지와 제2 전지 사이의 연결 부분 - 상기 연결 부분은 제3 특성 저항을 가짐 -;
을 포함하고,
채널은 제3 특성 저항이 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하도록 요철 베이스, 요철 벽 및/또는 비전도성 전기 절연체를 내부에 포함하여, 전하가 연결 부분에 걸친 제1 전지로부터 제2 전지로의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 제1 전지 및 제2 전지로부터 추출되도록 한다.
즉, 채널은 요철 베이스, 요철 벽, 비전도성 전기 절연체 또는 이들의 임의의 조합을 내부에 포함할 수 있다. 이는 제3 특성 저항의 조정 가능성을 제공할 수 있다.
본 발명의 또 다른 측면에 따르면, 기판을 포함하는 2-단자 디바이스가 또한 제공되고, 기판은:
제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 형성됨 -;
복수의 채널을 포함하는, 제1 전지와 제2 전지 사이의 연결 부분 - 상기 복수의 채널 각각은 채널 저항을 가지며, 채널 저항의 조합은 제3 특성 저항을 형성함 -;
을 포함하고,
제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하여, 제1 또는 제2 전지의 전하가 연결 부분을 가로질러 제1 전지로부터 제2 전지로 이동하는 것에 우선하여 제1 단자 또는 제2 단자에서 추출되도록 한다.
즉, 연결 부분 내에 형성된 복수의 채널이 있을 수 있다. 이는 복수의 채널 중 하나가 제1 전지 및 제2 전지의 그 전기 절연에 있어 장애를 발생시키는 경우 중복화를 제공할 수 있다. 따라서 2-단자 디바이스의 제조 중에 제1 전지와 제2 전지 사이의 전기 단락이 방지될 수 있다.
본 발명의 또 다른 측면에 따르면, 기판을 포함하는 2-단자 디바이스가 또한 제공되고, 기판은:
제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 형성됨 -;
복수의 채널을 포함하는, 제1 전지와 제2 전지 사이의 연결 부분 - 상기 복수의 채널 각각은 채널 저항을 가지며, 채널 저항의 조합은 제3 특성 저항을 형성함 -;
을 포함하고,
제3 특성 저항은 제1 특성 저항 또는 제2 특성 저항 중 하나와 동일하고, 제1 특성 저항 및 제2 특성 저항 중 다른 하나보다 커, 전하가 연결 부분에 걸친 제1 전지로부터 제2 전지로의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 제1 전지 및 제2 전지로부터 추출되도록 한다.
당해 기술 분야의 통상의 기술자에게 자명한 바와 같이, 상기 또는 하기에 논의되는 피처의 임의의 조합이 사용될 수 있으며, 단 그러한 피처는 상호 양립할 수 없다. 이 점을 예시하는 예로서, 통상의 기술자는 제1 전지가 적어도 하나의 홈을 포함할 수 있고, 제2 전지가 일련의 홈을 포함할 수 있음을 인식할 것이다. 이 점을 예시하는 추가 예로서, 통상의 기술자는 임의의 수의 저항성 소자 및 임의의 유형의 저항성 소자, 예를 들어, 기판의 하나 이상의 피크와 조합된 하나 이상의 채널 등이 연결 부분 내에 사용될 수 있음을 인식할 것이다.
특정 용어는 오직 편의의 목적으로 다음의 설명에서 사용되며 제한적이지 않는다. '오른쪽', '왼쪽', '하측', '상측', '앞', '뒤', '상방', '아래' 및 '하방'이라는 단어는 참조되는 도면에서 방향을 지정하고 조립 및 장착 시 설명되는 구성요소와 관련이 있다. '내측', '내부' 및 '외측', '외부'라는 단어는 개별적으로 설명되는 요소의 기하학적 중심(예를 들어, 중심축) 또는 지정된 중심선을 향하거나 이로부터 멀어지는 방향을 지칭하며, 특정 의미는 설명의 문맥으로부터 자명하다.
또한, 본원에서 사용되는 바와 같이, 용어 '연결되는', '부착되는', '커플링되는', '장착되는'은 그 사이에 삽입되는 임의의 다른 부재가 없는 두 부재 사이의 직접 연결뿐만 아니라 그 사이에 하나 이상의 다른 부재가 삽입되는 부재 간의 간접 연결 또한 포함하도록 의도된다. 용어는 위에서 구체적으로 언급된 단어, 그 파생어 및 유사한 의미의 단어를 포함한다.
나아가, 달리 명시되지 않는 한, "제1", "제2", "제3" 등과 같은 서수 형용사의 사용은 단지 유사한 객체의 상이한 인스턴스가 언급되고 있음을 나타내며 그렇게 기술된 객체가 시간적으로, 공간적으로, 순위에서 또는 임의의 다른 방식에서 주어진 순서대로 있어야 함을 의미하도록 의도되지 않는다.
아래에서, 비제한적인 예의 비망라적인 목록이 제공된다. 이들 예의 임의의 하나 이상의 피처는 본원에 설명되는 다른 예, 실시형태 또는 측면의 임의의 하나 이상의 피처와 조합될 수 있으며, 단, 이들은 상호 양립할 수 없다. 특히, 예 1 내지 예 56 중 임의의 하나는 예 57 내지 예 96 중 임의의 하나와 조합될 수 있지만, 단, 이들은 상호 양립할 수 없다.
예 1. 기판을 포함하는 2-단자 디바이스로서, 기판은:
제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 횡방향을 가로질러 기판의 대향하는 에지에서 또는 이를 향해 형성되고, 각 단자는 제1 전지 및 제2 전지와 전기적으로 연통함 -;
제1 전지와 제2 전지 사이의 연결 부분 - 상기 연결 부분은 제3 특성 저항을 가짐 -;
을 포함하고,
제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하여, 전하가 연결 부분에 걸친 제1 전지와 제2 전지 사이의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 제1 전지 및 제2 전지로부터 추출되도록 하는, 2-단자 디바이스.
예 2. 예 1에 있어서, 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 큰, 2-단자 디바이스.
예 3. 예 2에 있어서, 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 적어도 2배, 바람직하게는 적어도 5배, 가장 바람직하게는 적어도 10배 더 큰, 2-단자 디바이스.
예 4. 전술한 예 중 어느 한 예에 있어서, 연결 부분은 적어도 하나의 저항성 소자를 포함하는, 2-단자 디바이스.
예 5. 예 4에 있어서, 적어도 하나의 저항성 소자는 기판의 피크, 기판의 불연속적 비절연 코팅 및/또는 기판의 요철 부분을 포함하는, 2-단자 디바이스.
예 6. 예 4 또는 예 5에 있어서, 적어도 하나의 저항성 소자는 기판에 채널을 포함하는, 2-단자 디바이스.
예 7. 예 6에 있어서, 채널은 요철 베이스, 요철 벽 및/또는 비전도성 전기 절연체 재료를 내부에 포함하는, 2-단자 디바이스.
예 8. 예 6 또는 예 7에 있어서, 채널은 적어도 1:1.6의 종횡비를 갖는, 2-단자 디바이스.
예 9. 예 8에 있어서, 채널은 적어도 1:2의 종횡비를 갖는, 2-단자 디바이스.
예 10. 전술한 예 중 어느 한 예에 있어서, 제1 전지는 적어도 하나의 제1 홈을 포함하고 및/또는 제2 전지는 적어도 하나의 제2 홈을 포함하는, 2-단자 디바이스.
예 11. 예 10에 있어서, 제1 전지는 제1 일련의 홈을 포함하고 및/또는 제2 전지는 제2 일련의 홈을 포함하는, 2-단자 디바이스.
예 12. 예 6 내지 예 9 중 어느 한 예에 종속될 때 예 10에 있어서, 채널은 적어도 하나의 제1 홈의 일부 및/또는 적어도 하나의 제2 홈의 일부를 횡단하는, 2-단자 디바이스.
예 13. 예 10 및 예 6 내지 예 9 중 어느 한 예에 종속될 때 예 11에 있어서, 채널은 제1 일련의 홈의 일부 및/또는 제2 일련의 홈의 일부를 횡단하는, 2-단자 디바이스.
예 14. 예 13에 있어서, 채널은 제1 일련의 홈 전체 및/또는 제2 일련의 홈 전체를 횡단하는, 2-단자 디바이스.
예 15. 예 13 또는 예 14에 있어서, 채널은 각 홈의 단부를 향해 제1 일련의 홈 및/또는 제2 일련의 홈을 횡단하는, 2-단자 디바이스.
예 16. 예 6 내지 예 15 중 어느 한 예에 있어서, 채널은 실질적으로 미리 결정된 각도를 갖는 Z-형상인, 2-단자 디바이스.
예 17. 예 4에 있어서, 적어도 하나의 저항성 소자는 기판에 복수의 채널을 포함하는, 2-단자 디바이스.
예 18. 예 17에 있어서, 복수의 채널 중 하나 이상은 요철 베이스, 요철 벽 및/또는 비전도성 전기 절연체를 내부에 포함하는, 2-단자 디바이스.
예 19. 예 17 또는 예 18에 있어서, 복수의 채널 중 하나 이상은 적어도 1:1.6의 종횡비를 갖는, 2-단자 디바이스.
예 20. 예 17 또는 예 18에 있어서, 복수의 채널 중 하나 이상은 적어도 1.6:1의 종횡비를 갖는, 2-단자 디바이스.
예 21. 예 17 내지 예 20 중 어느 한 예에 있어서, 제1 전지는 적어도 하나의 제1 홈을 포함하고 및/또는 제2 전지는 적어도 하나의 제2 홈을 포함하는, 2-단자 디바이스.
예 22. 예 21에 있어서, 제1 전지는 제1 일련의 홈을 포함하고 및/또는 제2 전지는 제2 일련의 홈을 포함하는, 2-단자 디바이스.
예 23. 예 17 내지 예 20 중 어느 한 예에 종속될 때 예 21에 있어서, 각 채널은 적어도 하나의 제1 홈 및/또는 적어도 하나의 제2 홈을 횡단하는, 2-단자 디바이스.
예 24. 예 21 및 예 17 내지 예 20 중 어느 한 예에 종속될 때 예 22에 있어서, 각 채널은 제1 일련의 홈의 일부 및/또는 제2 일련의 홈의 일부를 횡단하는, 2-단자 디바이스.
예 25. 예 24에 있어서, 각 채널은 제1 일련의 홈 전체 및/또는 제2 일련의 홈 전체를 횡단하는, 2-단자 디바이스.
예 26. 예 24 또는 예 25에 있어서, 각 채널은 각 홈의 단부를 향해 제1 일련의 홈 및/또는 제2 일련의 홈을 횡단하는, 2-단자 디바이스.
예 27. 예 17 내지 예 26 중 어느 한 예에 있어서, 복수의 채널은 제1 채널 특성 저항을 갖는 제1 채널 및 제2 채널 특성 저항을 갖는 제2 채널을 포함하고, 제1 채널 특성 저항 및 제2 채널 특성 저항은 실질적으로 제3 특성 저항의 전부를 제공하는, 2-단자 디바이스.
예 28. 예 27에 있어서, 복수의 채널은 제3 채널 특성 저항을 갖는 제3 채널을 더 포함하고, 제1 채널 특성 저항, 제2 채널 특성 저항 및 제3 채널 특성 저항은 실질적으로 제3 특성 저항의 전부를 제공하는, 2-단자 디바이스.
예 29. 예 17 내지 예 28 중 어느 한 예에 있어서, 복수의 채널의 각 채널은 실질적으로 미리 결정된 각도를 갖는 Z-형상인, 2-단자 디바이스.
예 30. 예 21에 있어서,
복수의 채널의 각 채널을 그 원위 단부에서 횡단하고 적어도 하나의 제1 홈을 횡단하는 제1 횡단 채널;
복수의 채널의 각 채널을 그 근위 단부에서 횡단하고 적어도 하나의 제2 홈을 횡단하는 제2 횡단 채널
을 더 포함하는, 2-단자 디바이스.
예 31. 예 22에 있어서,
복수의 채널의 각 채널을 그 원위 단부에서 횡단하고 제1 일련의 홈의 일부를 횡단하는 제1 횡단 채널; 및
복수의 채널의 각 채널을 그 근위 단부에서 횡단하고 제2 일련의 홈의 일부를 횡단하는 제2 횡단 채널
을 더 포함하는, 2-단자 디바이스.
예 32. 예 31에 있어서, 제1 횡단 채널은 제1 일련의 홈 전체를 횡단하고, 제2 횡단 채널은 제2 일련의 홈 전체를 횡단하는, 2-단자 디바이스.
예 33. 예 31 또는 예 32에 있어서, 제1 횡단 채널 및/또는 제2 횡단 채널은 각 홈의 단부를 향해 홈들을 횡단하는, 2-단자 디바이스.
예 34. 예 30 내지 예 33 중 어느 한 예에 있어서, 복수의 채널은 제1 채널 및 제2 채널을 포함하고, 제1 횡단 채널은 그 원위 단부에서 제1 채널 및 제2 채널을 횡단하고, 제2 횡단 채널은 그 근위 단부에서 제1 채널 및 제2 채널을 횡단하는, 2-단자 디바이스.
예 35. 예 34에 있어서, 복수의 채널은 제3 채널을 더 포함하고, 제1 횡단 채널은 그 원위 단부에서 제3 채널을 더 횡단하고, 제2 횡단 채널은 그 근위 단부에서 제3 채널을 더 횡단하는, 2-단자 디바이스.
예 36. 예 30 내지 예 35 중 어느 한 예에 있어서, 각 채널, 제1 횡단 채널 및 제2 횡단 채널은 미리 결정된 각도를 갖는 실질적인 Z-형상을 형성하는, 2-단자 디바이스.
예 37. 전술한 예 중 어느 한 예에 있어서, 2-단자 디바이스는 광전자 디바이스인, 2-단자 디바이스.
예 38. 2-단자 디바이스 형성 방법으로서,
- 기판을 제공하는 단계;
- 기판 내에 제1 전지를 형성하는 단계 - 상기 제1 전지는 제1 특성 저항을 가짐 -;
- 기판 내에 기판의 웨브 방향을 따라 제1 전지로부터 이격된 제2 전지를 형성하는 단계 - 상기 제2 전지는 제2 특성 저항을 가짐 -;
- 제1 전지와 제2 전지 사이에 연결 부분을 형성하는 단계 - 상기 연결 부분은 제3 특성 저항을 가짐 -;
를 포함하고,
- 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하여, 전하가 연결 부분에 걸친 제1 전지로부터 제2 전지로의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 제1 전지 및 제2 전지로부터 추출되도록 하는, 방법.
예 39. 예 38에 있어서, 제1 전지를 형성하는 단계는 기판 내에 적어도 하나의 제1 홈을 형성하는 단계를 포함하는, 방법.
예 40. 예 39에 있어서, 적어도 하나의 제1 홈을 형성하는 단계는 기판 내에 제1 일련의 홈을 형성하는 단계를 포함하는, 방법.
예 41. 예 38 내지 예 40 중 어느 한 예에 있어서, 제2 전지를 형성하는 단계는 기판 내에 적어도 하나의 제2 홈을 형성하는 단계를 포함하는, 방법.
예 42. 예 41에 있어서, 적어도 하나의 제2 홈을 형성하는 단계는 기판 내에 제2 일련의 홈을 형성하는 단계를 포함하는, 방법.
예 43. 예 38 내지 예 42 중 어느 한 예에 있어서, 연결 부분을 형성하는 단계는 제1 전지와 제2 전지 사이의 연결 부분 내에 적어도 하나의 저항성 소자를 형성하는 단계를 더 포함하고, 적어도 하나의 저항성 소자는 제3 특성 저항을 제공하는, 방법.
예 44. 예 43에 있어서, 적어도 하나의 저항성 소자는 적어도 하나의 채널을 포함하는, 방법.
예 45. 예 40, 42 및 43에 종속될 때 예 44에 있어서,
- 제1 일련의 홈의 각 홈, 제2 일련의 홈의 각 홈 및 채널 또는 각 채널의 제1 면을 제1 재료로 코팅하는 단계;
- 제1 일련의 홈의 각 홈, 제2 일련의 홈의 각 홈 및 채널 또는 각 채널의 제2 면을 제2 재료로 코팅하는 단계; 및
- 제1 일련의 홈의 각 홈, 제2 일련의 홈의 각 홈 및 채널 또는 각 채널을 제3 재료로 적어도 부분적으로 채우는 단계
를 더 포함하는, 방법.
예 46. 예 45에 있어서, 제1 면을 제1 재료로 코팅하는 단계 및/또는 제2 면을 제2 재료로 코팅하는 단계는 축외 방향성 코팅 프로세스를 포함하는, 방법.
예 47. 예 45 또는 예 46에 있어서, 홈 및 채널 또는 각 채널을 제3 재료로 적어도 부분적으로 채우는 단계는 기판 위에 제3 재료를 프린팅하는 단계를 포함하는, 방법.
예 48. 예 45 내지 예 47 중 어느 한 예에 있어서, 제1 일련의 홈 및 제2 일련의 홈의 각 홈을 적어도 부분적으로 채우는 단계는 각 홈을 제3 재료로 채우는 단계를 포함하여, 이에 의해 제1 일련의 홈의 각 홈에 걸친 전기적 연결 및 제2 일련의 홈의 각 홈에 걸친 전기적 연결을 제공하는, 방법.
예 49. 예 45 내지 예 48 중 어느 한 예에 있어서, 채널 또는 각 채널을 적어도 부분적으로 채우는 단계는 채널 또는 각 채널을 제3 재료로 채우는 단계를 포함하여, 이에 의해 채널 또는 각 채널에 걸쳐 전기적 연결을 제공하는, 방법.
예 50: 예 38 내지 예 49 중 어느 한 예에 있어서, 획득 가능한 2-단자 디바이스.
예 51: 예 38 내지 예 49 중 어느 한 예에 있어서, 획득 가능한 광전자 디바이스.
예 52. 기판을 포함하는 2-단자 디바이스로서, 기판은:
제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 형성됨 -;
채널을 포함하는, 제1 전지와 제2 전지 사이의 연결 부분 - 상기 연결 부분은 제3 특성 저항을 가짐 -;
을 포함하고,
채널은 제3 특성 저항이 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하도록 적어도 1:1.6의 종횡비를 가져, 전하가 연결 부분에 걸친 제1 전지로부터 제2 전지로의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 제1 전지 및 제2 전지로부터 추출되도록 하는, 2-단자 디바이스.
예 53. 기판을 포함하는 2-단자 디바이스로서, 기판은:
단자 홈 또는 단자 부분을 갖는 적어도 하나의 제1 홈 - 상기 적어도 하나의 제1 홈은 제1 특성 저항을 가짐 - 및 단자 홈 또는 단자 부분을 가지며 기판의 웨브 방향을 따라 적어도 하나의 제1 홈으로부터 이격되는, 제2 특성 저항을 갖는 적어도 하나의 제2 홈;
제1 단자 및 제2 단자 - 각 단자는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 형성됨 -;
채널을 포함하는, 적어도 하나의 제1 홈의 단자 홈 또는 단자 부분과 적어도 하나의 제2 홈의 단자 홈 또는 단자 부분 사이의 연결 부분 - 상기 연결 부분은 제3 특성 저항을 가짐 -;
을 포함하고,
채널은 제3 특성 저항이 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하도록 적어도 하나의 제1 홈의 단자 홈 또는 단자 부분 및 적어도 하나의 제2 홈의 단자 홈 또는 단자 부분 중 적어도 하나의 종횡비보다 큰, 바람직하게는 20%와 50% 사이로 큰 종횡비를 가져, 전하가 연결 부분에 걸친 적어도 하나의 제1 홈의 단자 홈 또는 단자 부분으로부터 적어도 하나의 제 2홈의 단자 홈 또는 단자 부분으로의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 적어도 하나의 제1 홈 및 적어도 하나의 제2 홈으로부터 추출되도록 하는, 2-단자 디바이스.
예 54. 기판을 포함하는 2-단자 디바이스로서, 기판은:
제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 형성됨 -;
채널을 포함하는, 제1 전지와 제2 전지 사이의 연결 부분 - 상기 연결 부분은 제3 특성 저항을 가짐 -;
을 포함하고,
채널은 제3 특성 저항이 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하도록 요철 베이스, 요철 벽 및/또는 비전도성 전기 절연체를 내부에 포함하여, 전하가 연결 부분에 걸친 제1 전지로부터 제2 전지로의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 제1 전지 및 제2 전지로부터 추출되도록 하는, 2-단자 디바이스.
예 55. 기판을 포함하는 2-단자 디바이스로서, 기판은:
제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 형성됨 -;
복수의 채널을 포함하는, 제1 전지와 제2 전지 사이의 연결 부분 - 상기 복수의 채널 각각은 채널 저항을 가지며, 채널 저항의 조합은 제3 특성 저항을 형성함 -;
을 포함하고,
제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나보다 크거나 동일하여, 전하가 연결 부분에 걸친 제1 전지로부터 제2 전지로의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 제1 전지 및 제2 전지로부터 추출되도록 하는, 2-단자 디바이스.
예 56. 기판을 포함하는 2-단자 디바이스로서, 기판은:
제1 특성 저항을 갖는 제1 전지 및 기판의 웨브 방향을 따라 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 기판의 횡방향을 따라 대향하는 에지에서 또는 이를 향해 형성됨 -;
복수의 채널을 포함하는, 제1 전지와 제2 전지 사이의 연결 부분 - 상기 복수의 채널 각각은 채널 저항을 가지며, 채널 저항의 조합은 제3 특성 저항을 형성함 -;
을 포함하고,
제3 특성 저항은 제1 특성 저항 또는 제2 특성 저항 중 하나와 동일하고, 제1 특성 저항 및 제2 특성 저항 중 다른 하나보다 커, 전하가 연결 부분에 걸친 제1 전지로부터 제2 전지로의 전하 이동에 우선하여 제1 단자 및 제2 단자에서 제1 전지 및 제2 전지로부터 추출되도록 하는, 2-단자 디바이스.
예 57: 2-단자 디바이스를 위한 기판으로서, 제1 일련의 홈 및 제2 일련의 홈 - 각 홈은 기판의 횡방향을 가로질러 근위 단부 및 원위 단부를 가짐 - 및 각 홈의 근위 단부를 향해 제1 일련의 홈의 일부 및 제2 일련의 홈의 일부를 횡단하는 채널을 포함하고, 각 홈의 깊이는 각 홈의 근위 단부를 향하는 횡단 영역에서 채널의 깊이를 향하는 경향이 있는, 기판.
예 58: 예 57에 있어서, 각 홈의 깊이는 채널의 깊이를 비선형적으로 향하는 경향이 있는, 기판.
예 59: 예 58에 있어서, 각 홈의 깊이는 채널의 깊이를 점진적으로 향하는 경향이 있는, 기판.
예 60: 예 58 또는 예 59에 있어서, 횡단 영역은 실질적으로 아치형인, 기판.
예 61: 예 57에 있어서, 각 홈은 채널의 깊이를 선형적으로 향하는 경향이 있는, 기판.
예 62: 예 61에 있어서, 각 홈의 깊이는, 각 홈의 기다란 베이스를 따라 연장되는 축에 대해 형성되는, 0° 및 90°를 제외한 0°와 90° 사이의 각도에서 채널의 깊이를 선형적으로 향하는 경향이 있는, 기판.
예 63: 예 57 내지 예 62 중 어느 한 예에 있어서, 채널은 실질적으로 미리 결정된 각도를 갖는 Z-형상인, 기판.
예 64: 예 57 내지 예 63 중 어느 한 예에 있어서, 각 홈은 횡단 영역을 제외하고, 원위 단부로부터 근위 단부까지 적어도 1:1, 바람직하게는 적어도 1:1.2의 종횡비를 갖는, 기판.
예 65: 예 57 내지 예 64 중 어느 한 예에 있어서, 채널은 적어도 1:1.6의 종횡비를 갖는, 기판.
예 66: 예 57 내지 예 65 중 어느 한 예에 있어서, 횡단 영역은 적어도 1:1, 바람직하게는 1:1.2부터 적어도 1:1.6까지의 경향을 보이는 종횡비를 갖는, 기판.
예 67: 예 57 내지 예 66 중 어느 한 예에 있어서, 채널은 제1 일련의 홈 및/또는 제2 일련의 홈의 각 홈을 횡단하는, 기판.
예 68: 예 57 내지 예 67 중 어느 한 예에 있어서, 복수의 채널을 포함하는, 기판.
예 69: 예 68에 있어서, 복수의 채널의 각 채널은 각 홈의 근위 단부를 향해 제1 일련의 홈의 일부 및 제2 일련의 홈의 일부를 횡단하는, 기판.
예 70: 예 68에 있어서, 복수의 채널의 각 채널은 각 홈의 근위 단부를 향해 제1 일련의 홈의 각 홈 및 제2 일련의 홈의 각 홈을 횡단하는, 기판.
예 71: 예 68 내지 예 70 중 어느 한 예에 있어서, 복수의 채널의 각 채널은 실질적으로 미리 결정된 각도를 갖는 Z-형상인, 기판.
예 72: 예 68에 있어서,
복수의 채널의 각 채널을 그 원위 단부에서 횡단하는 제1 횡단 채널 - 상기 제1 횡단 채널은 각 홈의 근위 단부를 향해 제1 일련 세트의 홈 전체를 횡단함 -; 및
복수의 채널의 각 채널을 그 근위 단부에서 횡단하는 제2 횡단 채널 - 상기 제2 횡단 채널은 각 홈의 근위 단부를 향해 제2 일련의 홈 전체를 횡단함 -
을 더 포함하는, 기판.
예 73: 예 72에 있어서, 제1 횡단 채널, 복수의 채널 및 제2 횡단 채널은 실질적으로 미리 결정된 각도를 갖는 Z-형상을 형성하는, 기판.
예 74: 예 63, 예 71 또는 예 73에 있어서, 미리 결정된 각도는 대략 0도와 대략 90도 사이, 바람직하게는 대략 30도와 대략 60도 사이인, 기판.
예 75: 예 74에 있어서, 미리 결정된 각도는 대략 40도와 대략 50도 사이, 바람직하게는 대략 45도인, 기판.
예 76: 예 57 내지 예 75 중 어느 한 예의 기판을 포함하는 2-단자 디바이스.
예 77: 예 76에 있어서, 2-단자 디바이스는 광전자 디바이스인, 2-단자 디바이스.
예 78: 2-단자 디바이스를 위한 기판 형성 방법으로서,
- 가요성 재료의 웨브를 제공하는 단계; 및
- 가요성 재료의 웨브 내에 제1 일련의 홈을 형성하는 단계;
- 가요성 재료의 웨브 내에 제2 일련의 홈을 형성하는 단계;
- 가요성 재료의 웨브 내에서 제1 일련의 홈과 제2 일련의 홈 사이에 채널을 형성하는 단계 - 상기 채널은 각 홈의 근위 단부를 향해 제1 및 제2 일련의 홈의 일부를 횡단함 -
를 포함하고,
채널을 형성하는 단계는 각 홈의 근위 단부에서 채널의 깊이를 향하는 경향이 있는 각 홈의 깊이를 형성하는 단계를 포함하는, 방법.
예 79: 예 78에 있어서, 제1 일련의 홈, 제2 일련의 홈 및 채널이 단일 단계로서 형성되는, 방법.
예 80: 예 78 또는 예 79에 있어서, 가요성 재료의 웨브 내에 제1 일련의 홈을 형성하는 단계는 가요성 재료의 웨브를 엠보싱하여 제1 일련의 홈을 형성하는 단계를 포함하는, 방법.
예 81: 예 78 내지 예 80 중 어느 한 예에 있어서, 가요성 재료의 웨브 내에 제2 일련의 홈을 형성하는 단계는 가요성 재료의 웨브를 엠보싱하여 제2 일련의 홈을 형성하는 단계를 포함하는, 방법.
예 82: 예 78 내지 예 81 중 어느 한 예에 있어서, 가요성 재료의 웨브 내에 채널을 형성하는 단계는 재료의 웨브를 엠보싱하여 채널을 형성하는 단계를 포함하는, 방법.
예 83: 예 80 내지 예 82 중 어느 한 예에 있어서, 엠보싱 단계는:
- 제1 일련의 홈, 제2 일련의 홈 및 채널 중 적어도 하나에 대응하는 적어도 하나의 돌출부를 갖는 하나 이상의 심을 제공하는 단계;
- 가요성 재료의 웨브 표면을 UV 경화성 코팅으로 코팅하는 단계;
- 심 또는 각 심의 적어도 하나의 돌출부를 가요성 재료의 코팅된 웨브와 맞물리는 단계;
- UV 경화성 코팅을 적어도 부분적으로 UV 경화하는 단계; 및
- UV 경화성 코팅이 완전히 경화되기 전에 가요성 재료의 코팅된 웨브로부터 심 또는 각 심의 적어도 하나의 돌출부를 제거하는 단계
를 포함하는, 방법.
예 84: 예 83에 있어서, 심은 제1 일련의 홈에 대응하는 적어도 하나의 돌출부, 제2 일련의 홈에 대응하는 적어도 하나의 돌출부 및 채널에 대응하는 적어도 하나의 돌출부를 포함하는 마스터 심인, 방법.
예 85: 예 84에 있어서, 마스터 심은 니켈 도금된 마스터 심인, 방법.
예 86: 예 83 내지 예 85 중 어느 한 예에 있어서, 심 또는 각 심이 원통형 스탬핑 롤로서 형성되는, 방법.
예 87: 예 83 내지 예 85 중 어느 한 예에 있어서, 심 또는 각 심이 스탬핑 플레이트로서 형성되는, 방법.
예 88: 2-단자 디바이스 형성 방법으로서,
- 예 78 내지 예 87 중 어느 한 예의 방법에 따른 기판을 형성하는 단계;
- 제1 일련의 홈, 제2 일련의 홈 및 채널의 제1 면을 적어도 하나의 제1 재료로 코팅하는 단계;
- 제1 일련의 홈, 제2 일련의 홈 및 채널의 대향하는 제2 면을 적어도 하나의 제2 재료로 코팅하는 단계; 및
- 채널을 제3 재료로 적어도 부분적으로 채우는 단계
를 포함하는, 방법.
예 89: 예 88에 있어서, 제1 면을 적어도 하나의 제1 재료로 코팅하고 제2 면을 적어도 하나의 제2 재료로 코팅하는 단계는, 채널을 제3 재료로 적어도 부분적으로 채우는 단계 이전인, 방법.
예 90: 예 88 또는 예 89에 있어서, 제1 면을 적어도 하나의 제1 재료로 코팅 및/또는 제2 면을 적어도 하나의 제2 재료로 코팅하는 단계는 축외 방향성 코팅 프로세스를 포함하는, 방법.
예 91: 예 88 내지 예 90 중 어느 한 예에 있어서, 채널을 제3 재료로 적어도 부분적으로 채우는 단계는 기판 위에 제3 재료를 프린팅하는 단계를 포함하는, 방법.
예 92: 예 88 내지 예 91 중 어느 한 예에 있어서, 적어도 하나의 제1 재료는 비절연 재료를 포함하는, 방법.
예 93: 예 88 내지 예 92 중 어느 한 예에 있어서, 적어도 하나의 제2 재료는 비절연 재료를 포함하는, 방법.
예 94: 예 88 내지 예 93 중 어느 한 예에 있어서, 제3 재료는 커패시터 재료, 슈퍼커패시터 재료 또는 페로브스카이트를 포함하는, 방법.
예 95: 예 78 내지 예 87 중 어느 한 예의 방법에 의해 획득 가능한 기판.
예 96: 예 88 내지 예 94 중 어느 한 예의 방법에 의해 획득 가능한 2-단자 디바이스.
다른 예는 전술한 발명의 요약 및 아래에 언급되는 상세한 설명으로부터 명백해질 것이다.
본 발명의 실시형태는 첨부 도면을 참조하여 이하에서 추가로 설명되며:
도 1은 종래 기술에 따른 2-단자 디바이스의 전기도를 도시하고;
도 2는 (a) 본 발명에 따른 2-단자 디바이스의 전기도 및 (b) (a)의 전기도의 일부의 확대도를 도시하고;
도 3은 본 발명의 일 실시형태에 따른 기판의 평면도를 도시하고;
도 4는 본 발명의 일 실시형태에 따른 기판의 평면도를 도시하고;
도 5는 본 발명의 일 실시형태에 따른 기판의 평면도를 도시하고;
도 6은 본 발명의 일 실시형태에 따른 기판의 평면도를 도시하고;
도 7은 (a) 본 발명의 일 실시형태에 따른 기판의 평면도 및 (b) 본 발명의 일 실시형태에 따른 다른 기판의 평면도를 도시하고;
도 8은 (a) 도 5의 기판의 확대 상면도, (b) 도 5의 기판의 확대 사시도, (c) 도 5의 기판의 다른 확대 상면도 및 (d) 도 5의 기판의 횡단 영역의 확대 사시도를 도시하고;
도 9는 (a) 도 7(a)의 기판의 확대 사시도 및 (b) 도 7(a)의 기판의 횡단 영역의 확대 사시도를 도시하고;
도 10은 본 발명의 일 실시형태에 따른 기판의 홈, 횡단 영역 및 채널의 단면도를 도시하고;
도 11은 본 발명의 일 실시형태에 따른 기판의 홈, 횡단 영역 및 채널의 단면도를 도시하고;
도 12는 본 발명의 일 실시형태에 따른 기판 형성 방법을 도시하고;
도 13은 본 발명의 일 실시형태에 따른 기판 형성 방법을 도시하고;
도 14는 본 발명의 일 실시형태에 따른 2-단자 디바이스 형성 방법을 도시하고;
도 15는 도 14의 방법의 코팅 프로세스를 도시하고;
도 16은 본 발명의 일 실시형태에 따른 2-단자 디바이스를 도시하고;
도 17은 본 발명의 일 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 18은 본 발명의 다른 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 19는 본 발명의 추가 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 20은 본 발명의 다른 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 21은 본 발명의 다른 추가 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 22는 본 발명의 다른 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 23은 도 1의 2-단자 디바이스와 도 2(a) 및 도 3의 2-단자 디바이스의 성능을 비교하는 그래프를 도시하고;
도 24는 본원에 기술된 바와 같은 2-단자 디바이스의 성능을 표시하는 그래프를 도시하고; 그리고
도 25는 본원에 기술된 바와 같은 2-단자 디바이스의 성능을 표시하는 또 다른 그래프를 도시한다.
도 1은 종래 기술에 따른 2-단자 디바이스의 전기도를 도시하고;
도 2는 (a) 본 발명에 따른 2-단자 디바이스의 전기도 및 (b) (a)의 전기도의 일부의 확대도를 도시하고;
도 3은 본 발명의 일 실시형태에 따른 기판의 평면도를 도시하고;
도 4는 본 발명의 일 실시형태에 따른 기판의 평면도를 도시하고;
도 5는 본 발명의 일 실시형태에 따른 기판의 평면도를 도시하고;
도 6은 본 발명의 일 실시형태에 따른 기판의 평면도를 도시하고;
도 7은 (a) 본 발명의 일 실시형태에 따른 기판의 평면도 및 (b) 본 발명의 일 실시형태에 따른 다른 기판의 평면도를 도시하고;
도 8은 (a) 도 5의 기판의 확대 상면도, (b) 도 5의 기판의 확대 사시도, (c) 도 5의 기판의 다른 확대 상면도 및 (d) 도 5의 기판의 횡단 영역의 확대 사시도를 도시하고;
도 9는 (a) 도 7(a)의 기판의 확대 사시도 및 (b) 도 7(a)의 기판의 횡단 영역의 확대 사시도를 도시하고;
도 10은 본 발명의 일 실시형태에 따른 기판의 홈, 횡단 영역 및 채널의 단면도를 도시하고;
도 11은 본 발명의 일 실시형태에 따른 기판의 홈, 횡단 영역 및 채널의 단면도를 도시하고;
도 12는 본 발명의 일 실시형태에 따른 기판 형성 방법을 도시하고;
도 13은 본 발명의 일 실시형태에 따른 기판 형성 방법을 도시하고;
도 14는 본 발명의 일 실시형태에 따른 2-단자 디바이스 형성 방법을 도시하고;
도 15는 도 14의 방법의 코팅 프로세스를 도시하고;
도 16은 본 발명의 일 실시형태에 따른 2-단자 디바이스를 도시하고;
도 17은 본 발명의 일 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 18은 본 발명의 다른 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 19는 본 발명의 추가 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 20은 본 발명의 다른 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 21은 본 발명의 다른 추가 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 22는 본 발명의 다른 실시형태에 따른 2-단자 디바이스의 단면도를 도시하고;
도 23은 도 1의 2-단자 디바이스와 도 2(a) 및 도 3의 2-단자 디바이스의 성능을 비교하는 그래프를 도시하고;
도 24는 본원에 기술된 바와 같은 2-단자 디바이스의 성능을 표시하는 그래프를 도시하고; 그리고
도 25는 본원에 기술된 바와 같은 2-단자 디바이스의 성능을 표시하는 또 다른 그래프를 도시한다.
유사한 참조 번호는 전체에 걸쳐 유사한 피처를 표시하는 데 사용된다.
위에서 설명된 상세한 설계에 대해 다양한 수정이 예상된다. 예를 들어, 임의의 수의 일련의 홈(groove) 내에서 임의의 수의 홈이 사용될 수 있다. 동일하게, 채널, 횡단 채널(transection channel) 등과 같은 임의의 수의 경계 피처(delineation feature)가 사용될 수 있다. 나아가, 그러한 경계 피처의 임의의 조합이 사용될 수 있다.
위에서 설명된 임의의 실시형태와 관련하여 설명되는 피처가 상이한 실시형태들 사이에서 상호교환 가능하게 적용될 수 있다는 점이 당해 기술 분야의 통상의 기술자에게 명백할 것이다. 상술한 실시형태는 본 발명의 다양한 피처를 설명하기 위한 예이다.
본 명세서의 설명 및 청구범위 전반에 걸쳐, "포함하다(comprise)" 및 "수용하다(contain)"라는 단어와 이들의 변형은 "포함하지만 이에 제한되지 않음"을 의미하며, 다른 부분(moiety), 첨가물, 구성요소, 정수 또는 단계를 배제하도록(및 배제하지 않도록) 의도되지 않는다. 본 명세서의 설명 및 청구범위에 걸쳐, 문맥에서 달리 요구하지 않는 한 단수형은 복수형을 포함한다. 특히, 부정관사가 사용되는 경우, 본 명세서는 문맥에서 달리 요구하지 않는 한 단수뿐만 아니라 복수 또한 상정하는 것으로 이해되어야 한다.
본 발명의 특정 측면, 실시형태 또는 예와 함께 설명되는 피처, 정수, 특성, 화합물, 화학적 부분 또는 그룹은 이와 함께 양립할 수 없는 경우를 제외하고 본원에 설명되는 임의의 다른 측면, 실시형태 또는 예에 적용 가능한 것으로 이해되어야 한다. 본 명세서에 개시된 모든 피처(임의의 첨부된 청구범위, 요약 또는 도면 포함) 및/또는 그렇게 개시된 임의의 방법 또는 프로세스의 모든 단계는, 이러한 피처 및/또는 단계 중 적어도 일부가 상호 배타적인 조합을 제외하고 임의의 조합에 조합될 수 있다. 본 발명은 임의의 전술한 실시형태의 세부사항에 제한되지 않는다. 본 발명은 본 명세서에 개시된 피처(임의의 첨부된 청구범위, 요약 및 도면 포함)의 임의의 신규한 것 또는 임의의 신규한 조합, 또는 그렇게 개시된 임의의 방법 또는 프로세스 단계의 임의의 신규한 것 또는 임의의 신규한 조합으로 확장된다.
독자의 주의는, 본 출원과 관련하여 본 명세서와 동시에 또는 그 이전에 제출되고 본 명세서와 함께 공공 열람을 위해 공개되는 모든 논문 및 문서에 집중되며, 그러한 모든 논문 및 문서의 내용은 참조에 의해 본원에 통합된다.
도 2(a) 및 도 2(b)는 본 발명에 따른, 기판을 갖는 2-단자 디바이스(50)의 일례를 도시한다. 기판은 제1 전지(54a), 제2 전지(54b) 및 제3 전지(54c)를 포함한다. 제1, 제2 및 제3 전지(54a, 54b, 54c)는 도 2(a) 및 도 2(b)에 도시된 바와 같은 광전지(photovoltaic cell)일 수 있다. 이 특정 예에서, 제1, 제2 및 제3 전지(54a, 54b, 54c)는 제1 일련의 홈(54a), 제2 일련의 홈(54b) 및 제3 일련의 홈(54c)으로서 형성된다. 각 일련의 홈(54a, 54b, 54c)은 복수의 홈을 포함한다.
도 2(a) 및 도 2(b)에 도시된 바와 같이, 홈은 서로 직렬로 연결되어 제1 일련의 홈(54a)을 형성한다. 유사하게, 홈은 직렬로 연결되어 제2 일련의 홈(54b)을 형성하고, 추가 홈은 직렬로 연결되어 제3 일련의 홈(54c)을 형성한다. 이러한 방식으로, 각각의 일련의 홈(54a, 54b, 54c)의 홈이 먼저 직렬로 연결되어 각 일련의 홈(54a, 54b, 54c) 각각을 형성한 다음, 각 일련의 홈(54a, 54b, 54c)은 서로 병렬로 연결된다. 따라서, 도 2(a) 및 도 2(b)의 2-단자 디바이스(50)는 도 1에 도시된 바와 같은 종래 기술의 디바이스와 상이하다.
도 2(a) 및 도 2(b)의 2-단자 디바이스(50)는 도 1에 도시된 것과 같은 전통적인 기판에서 통상적으로 요구되는 바이패스 다이오드가 필요하지 않다는 이점을 제공한다. 대신에, 일련의 홈(54a, 54b, 54c) 내의 각 홈이 사용 중에 실질적으로 또는 정확히 동일한 빛 조건을 경험하도록, 홈은 일부 예에서, 각 홈 사이가 약 0.1mm 또는 그 미만의 간격으로 서로 상대적으로 근접하게 직렬로 배치된다. 나아가, 각 일련의 홈(54a, 54b, 54c)은 병렬로 연결되기 때문에, 개별 일련의 홈(54a, 54b, 54c)의 홈의 음영은 디바이스의 전체 성능에 덜 현저한 영향을 미친다. 따라서, 본 발명에서 바이패스 다이오드의 전제 조건은 무효화된다.
또한, 도 2(a) 및 도 2(b)에 도시되는 바와 같이, 2-단자 디바이스(50)는 제1 경계 피처(56a)를 포함하는 제1 연결 부분 및 제2 경계 피처(56b)를 포함하는 제2 연결 부분을 포함한다. 제1 경계 피처(56a)는 제1 일련의 홈(54a)과 제2 일련의 홈(54b) 사이에 제공된다. 제2 경계 피처(54b)는 제2 일련의 홈(54b)과 제3 일련의 홈(54c) 사이에 제공된다. 본원에 설명되는 바와 같이, 그 사이에 임의의 수의 경계 피처(56a, 56b)를 갖는 임의의 수의 일련의 홈(54a, 54b, 54c)에 임의의 수의 홈이 존재할 수 있다. 나아가, 경계 피처(56a, 56b)는 본원에서 추가로 논의되는 바와 같이 임의의 적절한 형태를 취할 수 있다.
각 일련의 홈(54a, 54b, 54c)은 제1 전기 연결부(58)와 제2 전기 연결부(60) 사이에 전기적 연결을 제공한다. 도시된 실시형태에서 제1 전기 연결부(58)는 양의 전기 연결부이고 제2 전기 연결부(60)는 음의 전기 연결부이다. 대안적으로, 제1 전기 연결부(58)는 음의 전기 연결부일 수 있고 제2 전기 연결부(60)는 양의 전기 연결부일 수 있다. 양 및 음의 전기 연결부(58, 60)는 각각의 단자, 예를 들어 2-단자 디바이스(50)의 양 및 음의 모선(busbar)(62, 64)에 연결될 수 있다. 이러한 방식으로, 양전하가 양의 모선(62)으로 운반되고 음전하가 대향하는 음의 모선(64)으로 운반된다. 모선(62, 64)은 커패시터 등과 같은 다른 전기 소자에 연결될 수 있다.
본원에 설명되는 바와 같이, 경계 피처는 통상적으로 인접한 일련의 홈 사이에 전기 분리를 제공하거나 전기 절연을 제공하는 역할을 한다. 그러나, 본원에 기술되는 바와 같이, 이는 종종 불가능하며, 따라서 이러한 디바이스의 제조 중에 하나 이상의 경계 피처에 걸쳐 전기 단락이 발생한다. 이 경우에, 본 발명자는 놀랍게도 전도성 경계 피처(56a, 56b), 즉, 이에 걸쳐 전기적 연결을 제공하는 경계 피처는 도 2(a)에 도시된 바와 같이, 역-바이어스된 다이오드(reverse-biased diode)와 병렬로 저항기에 모델링될 수 있음을 발견하였다. 이러한 방식으로, 각 경계 피처(56a, 56b)는, 일련의 홈(54a, 54b, 54c)의 단자 홈으로부터 그 인접한 전기 연결부(58, 60)까지의 전기적 경로가 경계 피처(56a, 56b)를 가로지르는 전기적 경로보다 선호되도록 저항을 제공한다. 따라서, 경계 피처(56a, 56b)를 가로지르는 전하 이동, 즉 경계 피처(56a, 56b)를 가로지르는 단락 회로보다 우선적으로 양 및 음의 모선(62, 64)에서 전하가 추출 가능하다.
더욱이, 본 발명자는 놀랍게도, 경계 피처(56a, 56b)가 전도성인 경우, 상기 경계 피처(56a, 56b)가 인접한 일련의 홈들 사이에 전하 차단 및 실질적인 전기 절연을 동시에 제공함을 발견하였다. 즉, 경계 피처(56a, 56b)는 바이패스 다이오드에 사용되는 것과 동일한 배향으로 전하 차단을 제공한다. 이러한 방식으로, 전도성 경계 피처(56a, 56b)는 인접한 일련의 홈(54a, 54b, 54c)을 역 바이어스 손상으로부터, 즉, 일련의 홈(54a, 54b, 54c) 내의 각 홈을 가로지르는 전하의 흐름과 반대 방향으로 흐르는 전하로부터 보호한다. 예를 들어, 도 2(b)를 참조하면, 경계 피처(56a)는 양의 모선(62)에 연결된 양의 전기 연결부(58)로부터 경계 피처(56a)를 통해 홈 및 음의 모선(64)에 연결된 음의 전기 연결부(60)를 향해 흐르는 전하를 방지한다. 따라서, 발명자는 매우 놀랍게도, 전도성 경계 피처(56a, 56b)가 비전도성 경계 피처에서와 같이 전하 추출을 허용할 뿐만 아니라 전도성 경계 피처(56a, 56b)가 또한 역 바이어스 손상에 대해 보호를 제공할 수 있음을 발견하였다.
도 3은 기판(102)을 포함하는 2-단자 디바이스(100)의 평면도를 도시한다. 기판(102)은 복수의 일련의 홈(104a-104d)을 포함하는 표면을 갖는다. 특히, 기판(102)은 제1 일련의 홈(104a), 제2 일련의 홈(104b), 제3 일련의 홈(104c) 및 제4 일련의 홈(104d)을 포함한다. 추가 일련의 홈이 기판(102)의 기계 방향(machine direction, MD)으로 제공될 수 있다. 일련의 홈(104a-104d)의 각 홈은 일반적으로 예를 들어, 아래에서 설명되는 바와 같이 제1 단자(112)에 근접한 근위 단부(proximal end)로부터 예를 들어, 아래에서 설명되는 바와 같이 제1 단자(112)에 대해 먼 원위 단부(distal end)로 연장되는 기판(102)의 횡방향(transverse direction, TD)에 걸쳐 서로 평행하게 이어진다. 채널(106)은 각 일련의 홈(104a-104d) 사이에 제공된다.
2-단자 디바이스(100)는 태양광전지와 같은 광전자 디바이스일 수 있다. 이러한 2-단자 디바이스(100)는 맞물린(병렬 연결된) 그리고 캐스케이드된(cascaded)(직렬 연결된) 홈(104a-104d)의 혼합을 포함한다. 이러한 2-단자 디바이스(100)의 작동 전압은 일련의 홈(104a-104d)의 수를 변경함으로써 제어될 수 있다. 일련의 홈(104a-104d)의 수를 증가시키면 2-단자 디바이스(100)의 작동 전압이 증가한다. 이러한 2-단자 디바이스(100)는 병렬로 또는 직렬 및 병렬 배열의 조합으로 작동될 수 있다. 2-단자 디바이스(100)의 이점은 원하는 출력 전압을 달성하기 위해 직렬로 캐스케이드된 홈 구조를 연결하는 데 사용되는 추가 프로세스 단계의 필요성을 제거한다는 점일 수 있다.
채널(106)은 캐스케이드된(직렬 연결된) 홈(104a-104d)을 물리적으로 분리시킨다. 채널(106)은 캐스케이드된 홈(104a-104d)이 전기적 연결을 통해 제1 및 제2 단자(112, 114)에 병렬로 연결될 수 있게 한다. 이러한 방식으로, 캐스케이드된 홈 구조(104a-104d)의 수에 의해 설계된 전압에서 생성된 원하는 전하를 추출하는 것이 가능하다.
경계 또는 구조적 경계 피처로 또한 지칭되는 채널(106)은 먼저 기판(102)의 일단(one end)을 향해 제1 일련의 홈(104a)과 교차한 다음, 제1 일련의 홈(104a)과 제2 일련의 홈(104b) 사이의 스페이서(spacer)(108)와 교차하고 후속적으로 기판(102)의 반대쪽 에지를 향해 제2 일련의 홈(104b)과 교차한다. 다수의 이러한 채널(106)이 사용되기 때문에, 각 일련의 홈(104a, 104b)은 예를 들어, 도 3에 도시된 바와 같이, 2개의 연속적인 개별 채널(106)의 소자에 의해 각 에지를 향해 교차된다. 채널(106)은 일련의 홈(104a, 104b, 104c, 104d)의 각 홈의 단부를 향해 교차한다. 그러나, 다른 실시형태에서, 채널(106)은 일련의 홈(104a, 104b, 104c, 104d)의 각 홈의 단부를 종결, 즉 단부에서 교차할 수 있다.
함께, 스페이서(108) 및 채널(106)은 기판(102)을 제1 에리어(110a) 및 제2 에리어(110b)로 분할한다. 제1 에리어(110a)는 양전하를 운반하고, 제2 에리어(110b)는 음전하를 운반한다. 제1 에리어(110a)는 기판(102)의 한 에지에서 제1 또는 양의 단자(112)에서 종결되고, 제2 에리어(110b)는 횡방향(TD)을 참조하여 기판(102)의 다른 반대쪽 에지에서 제2 또는 음의 단자(114)에서 종결된다. 제1 에리어(110a)는 제1 단자(112)에 각 일련의 홈(104a-104d)의 제1 홈의 전기적 연결을 제공한다. 제2 에리어(110b)는 제2 단자(114)에 각 일련의 홈(104a-104d)의 마지막 홈의 전기적 연결을 제공한다. 따라서, 제1 단자(112) 및 제2 단자(114)를 갖는 2-단자 디바이스(100)가 형성된다.
도 4는 기판(202)을 포함하는 다른 2-단자 디바이스(200)의 평면도를 도시한다. 기판(202)은 복수의 일련의 홈(204a-204d)을 포함하는 표면을 갖는다. 특히, 기판(202)은 제1 일련의 홈(204a), 제2 일련의 홈(204b), 제3 일련의 홈(204c) 및 제4 일련의 홈(204d)을 포함한다. 추가 일련의 홈이 기판(202)의 기계 방향(MD)으로 제공될 수 있다. 일련의 홈(204a-204d)의 각 홈은 일반적으로 예를 들어, 아래에서 설명되는 바와 같이 제1 단자(212)에 근접한 근위 단부로부터 예를 들어, 아래에서 설명되는 바와 같이 제1 단자(212)에 대해 먼 원위 단부로 연장되는 기판(102)의 횡방향(TD)에 걸쳐 서로 평행하게 이어진다. 이 경우에 복수의 채널(206a-206c)인 채널(206)은 각 일련의 홈(204a-204d) 사이에 제공된다.
2-단자 디바이스(200)는 태양광전지와 같은 광전자 디바이스일 수 있다. 이러한 2-단자 디바이스(200)는 맞물린(병렬 연결된) 그리고 캐스케이드된(직렬 연결됨) 홈(204a-204d)의 혼합을 포함한다. 이러한 2-단자 디바이스(200)의 작동 전압은 일련의 홈(204a-204d)의 수를 변경함으로써 제어될 수 있다. 일련의 홈(204a-204d)의 수를 증가시키면 2-단자 디바이스(200)의 작동 전압이 증가한다. 이러한 2-단자 디바이스(200)는 병렬로 또는 직렬 및 병렬 배열의 조합으로 작동될 수 있다. 2-단자 디바이스(200)의 이점은 원하는 출력 전압을 달성하기 위해 직렬로 캐스케이드된 홈 구조를 연결하는 데 사용되는 추가 프로세스 단계의 필요성을 제거한다는 점일 수 있다.
복수의 채널(206a-206c)의 각 채널은 캐스케이드된(직렬 연결된) 홈(204a-204d)을 물리적으로 분리시킨다. 각 복수의 채널(206a-206c)은 캐스케이드된(직렬 연결된) 홈(204a-204d)이 제1 및 제2 단자(212, 214)에 병렬로 전기적으로 연결될 수 있게 한다. 이러한 방식으로, 캐스케이드된 홈 구조(204a-204d)의 수에 의해 설계된 전압에서 생성된 원하는 전하를 추출하는 것이 가능하다.
제1 경계 또는 구조적 경계 피처로 또한 지칭되는 제1 채널(206a)은 먼저 기판(202)의 일단을 향해 제1 일련의 홈(204a)과 교차한 다음, 제1 일련의 홈(204a)과 제2 일련의 홈(204b) 사이의 스페이서(208)와 교차하고, 후속적으로 기판(202)의 반대쪽 에지를 향해 제2 일련의 홈(204b)과 교차한다. 다수의 이러한 채널이 사용되기 때문에, 각 일련의 홈(204a, 204b)은 예를 들어, 도 4에 도시된 바와 같이, 2개의 연속적인 개별 채널의 소자에 의해 각 에지를 향해 교차된다. 제1 채널(206a)은 일련의 홈(204a, 204b, 204c, 204d)의 각 홈의 단부를 향해 교차한다. 그러나, 다른 실시형태에서, 제1 채널(206a)은 일련의 홈(204a, 204b, 204c, 204d)의 각 홈의 단부를 종결, 즉 단부에서 교차할 수 있다.
제2 채널(206b)은 제1 채널(206a)과 마찬가지로, 먼저 기판(202)의 일단을 향해 제1 일련의 홈(204a)과 교차한 다음, 제1 일련의 홈(204a)과 제2 일련의 홈(204b) 사이의 스페이서(208)와 교차하고, 후속적으로 기판(202)의 반대쪽 에지를 향해 제2 일련의 홈(204b)과 교차한다. 제 3 채널(206c)은 제 1 채널(206a) 및 제2 채널(206b)과 동일한 방식으로 제 1 일련의 홈(204a), 스페이서(208) 및 제 2 일련의 홈(204b)과 교차한다.
복수의 채널(206a-206c)을 사용하여 제1 일련의 홈(204a)과 제2 일련의 홈(204b) 사이의 계면(interface)에 걸쳐, 즉, 복수의 채널(206a-206c)에 걸쳐 형성되는 전기 단락의 가능성을 완화하는 것은 이로울 수 있다. 따라서, 복수의 채널(206a-206c)은 보다 효율적이고 신뢰 가능한 2-단자 디바이스(200)를 보장한다.
함께, 스페이서(208) 및 채널(206)은 기판(202)을 제1 에리어(210a) 및 제2 에리어(210b)로 분할한다. 제1 에리어(210a)는 양전하를 운반하고, 제2 에리어(210b)는 음전하를 운반한다. 제1 에리어(210a)는 기판(202)의 한 에지에서 제1 또는 양의 단자(212)에서 종결되고, 제2 에리어(210b)는 횡방향(TD)을 참조하여 기판(202)의 다른 반대쪽 에지에서 제2 또는 음의 단자(214)에서 종결된다. 제1 에리어(210a)는 제1 단자(212)에 각 일련의 홈(204a-204d)의 제1 홈의 전기적 연결을 제공한다. 제2 에리어(210b)는 제2 단자(214)에 각 일련의 홈(204a-204d)의 마지막 홈의 전기적 연결을 제공한다. 따라서, 제1 단자(212) 및 제2 단자(214)를 갖는 2-단자 디바이스(200)가 형성된다.
도 5는 기판(302)을 포함하는 또 다른 2-단자 디바이스(300)의 평면도를 도시한다. 기판(302)은 복수의 일련의 홈(304a-304d)을 포함하는 표면을 갖는다. 특히, 기판(302)은 제1 일련의 홈(304a), 제2 일련의 홈(304b), 제3 일련의 홈(304c) 및 제4 일련의 홈(304d)을 포함한다. 추가 일련의 홈이 기판(302)의 기계 방향(MD)으로 제공될 수 있다. 일련의 홈(304a-304d)의 각 홈은 일반적으로 예를 들어, 아래에서 설명되는 바와 같이 제1 단자(312)에 근접한 근위 단부로부터 예를 들어, 아래에서 설명되는 바와 같이 제1 단자(312)에 대해 먼 원위 단부로 연장되는 기판(302)의 횡방향(TD)에 걸쳐 서로 평행하게 이어진다. 경계 피처(306a, 306b, 306c, 316, 318)는 각 일련의 홈(304a-304d) 사이에 제공된다.
2-단자 디바이스(300)는 태양광전지와 같은 광전자 디바이스일 수 있다. 이러한 2-단자 디바이스(300)는 맞물린(병렬 연결된) 그리고 캐스케이드된(직렬 연결된) 홈(304a-304d)의 혼합을 포함한다. 이러한 2-단자 디바이스(300)의 작동 전압은 일련의 홈(304a-304d)의 수를 변경함으로써 제어될 수 있다. 일련의 홈(304a-304d)의 수를 증가시키면 2-단자 디바이스(300)의 작동 전압이 증가한다. 이러한 2-단자 디바이스(300)는 병렬로 또는 직렬 및 병렬 배열의 조합으로 작동될 수 있다. 2-단자 디바이스(300)의 이점은 원하는 출력 전압을 달성하기 위해 직렬로 캐스케이드된 홈 구조를 연결하는 데 사용되는 추가 프로세스 단계의 필요성을 제거한다는 점일 수 있다.
경계 피처(306a, 306b, 306c, 316, 318)는 캐스케이드된(직렬 연결된) 홈(304a-304d)을 물리적으로 분리시킨다. 경계 피처는 캐스케이드된(직렬 연결된) 홈(304a-304d)이 전기적 연결을 통해 제1 및 제2 단자(312, 314)에 병렬로 연결될 수 있게 한다. 이러한 방식으로, 캐스케이드된 홈 구조(304a-304d)의 수에 의해 설계된 전압에서 생성된 원하는 전하를 추출하는 것이 가능하다.
경계 피처는 복수의 채널, 구체적으로 제1 채널(306a), 제2 채널(306b) 및 제3 채널(306c)을 포함한다. 각 채널(306a-306c)은 그들의 원위 단부에서 제1 횡단 채널(316)에 연결되고 그들의 근위 단부에서 제2 횡단 채널(318)에 연결된다. 제1 및 제2 횡단 채널(316, 318)은 경계 피처의 일부를 형성하고 실질적으로 채널과 유사하거나 추가 채널일 수 있다. 제1 및 제2 횡단 채널(316, 318)은 일반적으로 그들의 각각의 단부에서 수직으로 각 채널(306a-306c)에 연결된다. 제1 횡단 채널(316)은 먼저 기판(302)의 일단을 향해 제1 일련의 홈(304a)과 교차한 다음, 제1 일련의 홈(304a)과 제2 일련의 홈(304b) 사이의 스페이서(308)와 교차하고, 후속적으로 기판(302)의 반대쪽 에지를 향해 제2 일련의 홈(304b)과 교차한다. 다수의 이러한 경계 피처가 사용되기 때문에, 각 일련의 홈(304a, 304b)은 예를 들어, 도 5에 도시된 바와 같이, 2개의 연속적인 횡단 채널(316, 318)의 소자에 의해 각 에지를 향해 교차된다. 경계 피처, 구체적으로 횡단 채널(316, 318)은 일련의 홈(304a, 304b, 304c, 304d)의 각 홈의 단부를 향해 교차한다. 그러나, 다른 실시형태에서, 횡단 채널(316, 318)은 일련의 홈(304a, 304b, 304c, 304d)의 각 홈의 단부를 종결, 즉 단부에서 교차할 수 있다.
일련의 홈 사이의 복수의 채널(306a-306c)을 사용하여 제1 일련의 홈(304a)과 제2 일련의 홈(304b) 사이의 계면에 걸쳐, 즉, 경계 피처에 걸쳐 형성되는 전기 단락의 가능성을 완화하는 것은 이로울 수 있다. 또한, 구체적으로 각 채널(306a-306c)의 각 단부에서 횡단 채널(316, 318)의 기술된 배열은 이러한 효율적이고 신뢰 가능한 기판의 보다 용이한 제조를 제공할 수 있다.
함께, 스페이서(308) 및 복수의 채널(306a-306c)은 기판(302)을 제1 에리어(310a) 및 제2 에리어(310b)로 분할한다. 제1 에리어(310a)는 양전하를 운반하고 제2 에리어(310b)는 음전하를 운반한다. 제1 에리어(310a)는 기판(302)의 한 에지에서 제1 또는 양의 단자(312)에서 종결되고, 제2 에리어(310b)는 횡방향(TD)을 참조하여 기판(302)의 다른 반대쪽 에지에서 제2 또는 음의 단자(314)에서 종결된다. 제1 에리어(310a)는 제1 단자(312)에 각 일련의 홈(304a-304d)의 제1 홈의 전기적 연결을 제공한다. 제2 에리어(310b)는 제2 단자(314)에 각 일련의 홈(304a-304d)의 마지막 홈의 전기적 연결을 제공한다. 따라서, 제1 단자(312) 및 제2 단자(314)를 갖는 2-단자 디바이스(300)가 형성된다.
도 6은 기판(402)을 포함하는 또 다른 2-단자 디바이스(400)의 평면도를 도시한다. 기판(402)은 복수의 일련의 홈(404a-404c)을 포함하는 표면을 갖는다. 특히, 기판(402)은 제1 일련의 홈(404a), 제2 일련의 홈(404b) 및 제3 일련의 홈(404c)을 포함한다. 추가 일련의 홈이 기판(402)의 기계 방향(MD)으로 제공될 수 있다. 일련의 홈(404a-404c)의 각 홈은 일반적으로 예를 들어, 아래에서 설명되는 바와 같이 제1 단자(412)에 근접한 근위 단부로부터 예를 들어, 아래에서 설명되는 바와 같이 제1 단자(412)에 대해 먼 원위 단부로 연장되는 기판(402)의 횡방향(TD)에 걸쳐 서로 평행하게 이어진다. 채널(406)은 각 일련의 홈(404a-404c) 사이에 제공된다.
2-단자 디바이스(400)는 태양광전지와 같은 광전자 디바이스일 수 있다. 이러한 2단자 디바이스(400)는 맞물린(병렬 연결된) 그리고 캐스케이드된(직렬 연결된) 홈(404a-404c)의 혼합을 포함한다. 이러한 2-단자 디바이스(400)의 작동 전압은 일련의 홈(404a-404c)의 수를 변경함으로써 제어될 수 있다. 일련의 홈(404a-404c)의 수를 증가시키면 2-단자 디바이스(400)의 작동 전압이 증가한다. 이러한 2-단자 디바이스(400)는 병렬로 또는 직렬 및 병렬 배열의 조합으로 작동될 수 있다. 2-단자 디바이스(400)의 이점은 원하는 출력 전압을 달성하기 위해 직렬로 캐스케이드된 홈 구조를 연결하는 데 사용되는 추가 프로세스 단계의 필요성을 제거한다는 점일 수 있다.
채널(406)은 캐스케이드된(직렬 연결된) 홈(404a-404c)을 물리적으로 분리시킨다. 채널(406)은 캐스케이드된 홈(404a-404c)이 전기적 연결을 통해 제1 및 제2 단자(412, 414)에 병렬로 연결될 수 있게 한다. 이러한 방식으로, 캐스케이드된 홈 구조(404a-404c)의 수에 의해 설계된 전압에서 생성된 원하는 전하를 추출하는 것이 가능하다.
경계 피처 또는 구조적 경계 피처로 또한 지칭되는 채널(406)은 기계 방향(MD)을 따라 연장되는 제1 영역, 기계 방향(MD)을 따라 연장되고 제1 영역에 실질적으로 평행한 제2 영역 및 그 사이에 횡방향(TD)을 따라 연장되고 제1 영역을 제2 영역에 연결하는 제3 영역을 포함한다. 채널(406)은 먼저 기판(402)의 일단을 향해 제1 일련의 홈(404a)과 교차한 다음, 제1 일련의 홈(404a)과 제2 일련의 홈(404b) 사이의 스페이서(408)와 교차하고, 후속적으로 기판(402)의 반대쪽 에지를 향해 제2 일련의 홈(404b)과 교차한다. 다수의 이러한 채널(406)이 사용되기 때문에, 각 일련의 홈(404a, 404b)은 예를 들어, 도 6에 도시된 바와 같이, 2개의 연속적인 채널(406)의 소자에 의해 각 에지를 향해 교차된다. 채널(406)은 일련의 홈(404a, 404b, 404c)의 각 홈의 단부에서 종결, 즉 교차한다. 그러나 다른 실시형태에서 채널(406)은 일련의 홈(404a, 404b, 404c)의 각 홈의 단부을 향해 교차, 즉 단부를 종결시키지 않을 수 있다.
나아가, 채널(406)은 도시된 실시형태에서 실질적으로 Z-형상이다. 도 6에 도시된 바와 같이, 제1 미리 결정된 각도(α)가 채널(406)의 제1 영역과 채널(406)의 제3 영역 사이에 형성된다. 제2 미리 결정된 각도(β)가 채널(406)의 제2 영역과 채널(406)의 제3 영역 사이에 형성된다. 이 예에서 α = β이지만 다른 예에서 α ≠ β이다. 이 특정 예에서 α와 β는 대략 70도이다. α와 β는 다른 예에서 상이한 값, 예를 들어 1도와 179도 사이의 임의의 값을 가질 수 있다.
Z-형상 채널(406)을 사용하는 것이 이러한 기판의 제조 동안 유리할 수 있기 때문에 바람직할 수 있다. 아래에서 추가로 설명되는 바와 같이, 이러한 기판은 축외 방향성 코팅 방법(off-axis directional coating method)을 사용하여 코팅된다. 따라서, 채널(406)의 다양한 영역 사이에 각도를 제공함으로써 섀도잉 효과(shadowing effect)가 증가되어, 재료로 코팅되지 않은 채널(406)의 영역이 제공된다. 이러한 방식으로, 아래에서 더 설명되는 바와 같이 채널(406)에 걸쳐 단락 회로의 가능성이 완화된다.
함께, 스페이서(408) 및 채널(406)은 기판(402)을 제1 에리어(410a) 및 제2 에리어(410b)로 분할한다. 제1 에리어(410a)는 양전하를 운반하고 제2 에리어(410b)는 음전하를 운반한다. 제1 에리어(410a)는 기판(402)의 한 에지에서 제1 또는 양의 단자(412)에서 종결되고, 제2 에리어(410b)는 횡방향(TD)을 참조하여 기판(402)의 다른 반대쪽 에지에서 제2 또는 음의 단자(414)에서 종결된다. 제1 에리어(410a)는 제1 단자(412)에 각 일련의 홈(404a-404c)의 제1 홈의 전기적 연결을 제공한다. 제2 에리어(410b)는 제2 단자(414)에 각 일련의 홈(404a-404c)의 마지막 홈의 전기적 연결을 제공한다. 따라서, 제1 단자(412) 및 제2 단자(414)를 갖는 2-단자 디바이스(400)가 형성된다.
도 7(a) 및 도 7(b)는 기판(502)을 포함하는 또 다른 2-단자 디바이스(500)의 평면도를 도시한다. 도 7(a) 및 도 7(b)의 2-단자 디바이스(500)는 도 6의 2-단자 디바이스와 구성에 있어 유사하다. 즉, 2-단자 디바이스(500)는 기판(502), 복수의 일련의 홈(504a-504d), 채널(506), 스페이서(508), 양전하를 운반하는 제1 에리어(510a), 음전하를 운반하는 제2 에리어(510b) 그리고 제1 및 제2 단자(512, 514)를 포함한다. 이러한 피처는 도 6과 관련하여 설명되고 본원에서 추가로 논의되지 않는다.
도 7(a) 및 도 7(b)의 2-단자 디바이스(500)는 제1 및 제2 미리 결정된 각도(α, β)가 상이하게 형성된다는 점에서 도 6과 상이하다. 도 6에서, 채널(406)의 제3 영역은 각을 이루고 있으며, 제1 및 제2 영역은 일련의 홈(404a-404c)에 실질적으로 수직이다. 그러나, 도 7(a)에 도시된 바와 같이, 2-단자 디바이스(500)의 본 예에서, 채널(506)의 제3 영역은 일련의 홈(504a-504d)에 실질적으로 평행하게 연장되고, 제1 및 제2 영역은 제3 영역에 대해 각을 이루어 형성된다. 도시된 예에서 α = β이지만 다른 예에서 α ≠ β이다. 이 특정 예에서 α와 β는 대략 45도이다. 일부 예(도시되지 않음)에서, α 및 β는 90도 이상, 예를 들어 180도까지 확대될 수 있지만 이를 포함하지는 않는다. 도 7(b)에 도시된 바와 같이, 경계 피처는 기판에 임의의 적절한 방식으로 배치되는 임의의 각도를 갖는 임의의 형상을 취할 수 있다.
Z-형상 채널(506)을 사용하는 것이 이러한 기판의 제조 동안 유리할 수 있기 때문에 바람직할 수 있다. 아래에서 추가로 기술되는 바와 같이, 이러한 기판은 축외 방향성 코팅 방법을 사용하여 코팅된다. 따라서, 채널(506)의 다양한 영역 사이에 각도를 제공함으로써 섀도잉 효과가 증가되어 재료로 코팅되지 않은 채널(506)의 영역이 제공된다. 이러한 방식으로, 아래에서 더 설명되는 바와 같이 채널(506)에 걸쳐 단락 회로의 가능성이 완화된다. 나아가, Z-형상 채널(506)은 일련의 홈(504a-504d) 사이의 공간의 보다 효율적인 사용을 허용하기 때문에 선호될 수 있다.
도 8(a) 내지 도 8(d)는 도 5에 도시된 2-단자 디바이스(300)의 다양한 도면을 예시한다. 도 8(a) 내지 도 8(d)에서 유사한 숫자는 유사한 피처를 나타낸다. 도 8(c) 및 도 8(d)에 가장 잘 도시된 바와 같이, 2-단자 디바이스(300)는 일련의 홈(304)을 포함하며, 각 홈은 홈 베이스(groove base)(350)를 갖는다. 경계 피처, 구체적으로 경계 피처의 횡단 채널(316, 318)은 각각 채널 베이스(354)를 포함한다. 도 8(a) 내지 도 8(d)에서 알 수 있는 바와 같이, 그리고 아래에서 논의되는 도 10 및 도 11을 추가로 참조하면, 홈 베이스(350)는 홈(304)의 기다란 너비에 걸쳐 실질적으로 일정한 깊이를 갖는다. 추가적으로, 홈 베이스(350)는 횡단 영역(352)에서 채널 베이스(354)를 향하는 경향이 있다. 즉, 홈(304)의 각 홈의 깊이는 경계 피처 또는 채널의 깊이, 이 예에서는 횡단 영역(352) 내의 횡단 채널(316, 318)을 향하는 경향이 있다. 이는 도 10 및 도 11을 참조하여 아래에서 더 자세히 설명된다.
도 9(a) 및 도 9(b)는 도 7(a)에 도시된 2-단자 디바이스(500)의 다양한 도면을 예시한다. 도 9(a) 및 도 9(b)에서 유사한 숫자는 유사한 피처를 나타낸다. 2-단자 디바이스(500)는 일련의 홈(504)을 포함하며, 각 홈은 홈 베이스(550)를 갖는다. 경계 피처, 구체적으로 채널(506)은 채널 베이스(554)를 포함한다. 도 9(b)에서 가장 잘 도시된 바와 같이, 그리고 아래에서 논의되는 도 10 및 도 11을 추가로 참조하면, 홈 베이스(550)는 홈(504)의 기다란 너비에 걸쳐 실질적으로 일정한 깊이를 갖는다. 추가적으로, 홈 베이스(550)는 횡단 영역(552)에서 채널 베이스(554)를 향하는 경향이 있다. 즉, 홈(504)의 각 홈의 깊이는, 경계 피처의 깊이, 이 예에서는 횡단 영역(552) 내의 채널(506)을 향하는 경향이 있다. 이는 도 10 및 도 11을 참조하여 아래에서 더 상세히 설명된다.
도 10은 본원에서 논의되는 임의의 예에 적용될 수 있는 홈과 채널 사이의 횡단 영역의 하나의 예의 단면도를 도시한다. 구체적으로, 도 10은 일련의 홈 중 홈(604) 및 채널(606)을 갖는 기판(602)을 도시한다. 채널(606)은 그 근위 단부에서 홈(604)을 횡단한다. 홈(604)은 홈 베이스(650)를 포함하고, 채널(606)은 채널 베이스(654)를 포함한다.
홈(604), 구체적으로 홈 베이스(650)는 횡단 영역(652)에서 채널(606), 구체적으로 채널 베이스(654)를 향하는 경향이 있다. 횡단 영역(652)은 도시된 예에서 실질적으로 아치형인 횡단 영역 베이스(656)를 갖는다. 즉, 횡단 영역 베이스(656)는 홈 베이스(650)로부터 채널 베이스(654)로의 경향이 있기 때문에 가변 깊이를 갖는다. 가변 깊이는 도시된 예에서 비선형이다.
도 11은 본원에서 논의되는 임의의 예에 적용될 수 있는 홈과 채널 사이의 횡단 영역의 다른 예를 도시한다. 구체적으로, 도 11은 일련의 홈 중 홈(704) 및 채널(706)을 갖는 기판(702)을 도시한다. 채널(706)은 그 근위 단부에서 홈(704)을 횡단한다. 홈(704)은 홈 베이스(750)를 포함하고, 채널(706)은 채널 베이스(754)를 포함한다.
홈(704), 구체적으로 홈 베이스(750)는 횡단 영역(752)에서 채널(706), 구체적으로 채널 베이스(754)를 향하는 경향이 있다. 횡단 영역(752)은 도시된 예에서 실질적으로 선형 또는 직선인 횡단 영역 베이스(756)를 갖는다. 즉, 횡단 영역 베이스(756)는 홈 베이스(750)로부터 채널 베이스(754)로의 경향이 있기 때문에 가변 깊이를 갖는다. 가변 깊이는 도시된 예에서 선형이다.
도 11에 도시된 바와 같이, 선형 횡단 영역(752)은 홈 베이스(750)의 연속체로서 형성된 가상의 축에 대해 각도(γ)를 형성한다. 각도(γ)는 도시된 예에서 대략 45도로 도시된다. 그러나 다른 각도가 사용될 수 있다.
도 12는 본원에 기술되는 바와 같이, 기판 형성 방법(800)을 도시한다. 방법(800)은 가요성 재료의 웨브(web)를 제공하는 단계(810), 가요성 재료의 웨브 내에 제1 일련의 홈을 형성하는 단계(820), 가요성 재료의 웨브 내에 제2 일련의 홈을 형성하는 단계(830) 및 가요성 재료의 웨브 내의 제1 일련의 홈과 제2 일련의 홈 사이에 채널을 형성하는 단계(840)를 포함한다.
각각의 단계(810, 820, 830, 840)는 순차적으로, 즉 순서대로 수행될 수 있다. 예를 들어, 단계(810, 820, 830, 840)는 도 12에 기술된 순서대로 수행될 수 있다. 대안적으로, 단계(810, 820, 830, 840)는 임의의 다른 순서로 수행될 수 있다. 예를 들어, 채널을 형성하는 단계(840)는 제1 일련의 홈을 형성하는 단계(820)와 제2 일련의 홈을 형성하는 단계(830) 사이에 수행될 수 있다. 나아가, 단계(810, 820, 830, 840) 중 둘 이상 또는 모두는 함께 또는 동시에, 즉, 동일한 시각에 수행될 수 있다. 예를 들어, 제1 일련의 홈을 형성하는 단계(820), 제2 일련의 홈을 형성하는 단계(830), 채널을 형성하는 단계(840)는 모두 동시에 수행될 수 있다.
채널을 형성하는 단계(840)는 채널이 각 홈의 근위 단부를 향해 제1 일련의 홈 및 제2 일련의 홈의 일부를 횡단하도록 채널을 형성하는 단계를 더 포함한다. 또한, 채널을 형성하는 단계(840)는 각 홈의 근위 단부에서 채널의 깊이를 향하는 경향이 있는 각 홈의 깊이를 형성하는 단계를 포함한다.
일부 예에서, 도 13과 관련하여 설명되는 바와 같이, 제1 일련의 홈을 형성하는 단계(820), 제2 일련의 홈을 형성하는 단계(830) 및 그 사이에 채널을 형성하는 단계(840) 중 하나 이상은 엠보싱(embossing) 프로세스를 포함한다.
도 13은 본원에 기술되는 바와 같이 기판을 형성하는 특정 방법(900)을 도시한다. 방법(900)은 도 12의 방법(800)의 특정 예일 수 있고, 예를 들어, 방법(900)은 엠보싱 프로세스를 나타낼 수 있다. 방법(900)은 가요성 재료의 웨브(902)를 제공하는 단계(910)로 시작된다. 방법(900)은 또한 가요성 재료의 웨브(902)를 UV-경화성 조성물(UV-curable composition)로 코팅하여 가요성 재료의 웨브(902)의 적어도 하나의 표면에 UV-경화성 코팅(904)을 형성하는 단계(920)를 포함한다. 본 방법은 또한 가요성 재료의 코팅된 웨브(902, 904)를, 이 특정 예에서 마스터 심(master shim)이 원통형 스탬핑 롤(cylindrical stamping roll)(906)로 도시된, 심과 맞물리는 단계(930)를 포함할 수 있다. 다른 예에서, 복수의 심, 단일 마스터 심 또는 하나 이상의 복수의 심이나 단일 마스터 심으로서 형성된 스탬핑 플레이트(stamping plate)가 있을 수 있다. 즉, 통상의 기술자는 심이 마스터 심 또는 원통형 스탬핑 롤(906)일 필요가 없음을 인식할 것이다. 도시된 예에서, 원통형 스탬핑 롤(906)은 일련의 돌출부(908)를 포함한다. 돌출부(908)는 아래에서 더 설명되는 바와 같이, 제1 일련의 홈, 제2 일련의 홈 및 채널에 대응한다.
돌출부(908)가 가요성 재료의 코팅된 웨브(902, 904)와 맞물림에 따라, UV-경화성 코팅(904)은 맞물림 단계(930) 동안 적어도 부분적으로 UV-경화 단계(940)가 된다. 그 후, 돌출부(908)는 가요성 재료의 코팅된 웨브(902, 904)로부터 제거되는 단계(950)가 된다. 돌출부(908)가 제거되는 단계(950)일 때, 가요성 재료의 코팅된 웨브(902, 904)는 UV-경화성 코팅(904)의 부분적 UV-경화로 인해 제거되는 단계(950)가 될 때 원통형 스탬핑 롤(906)의 돌출부(908)를 향해 당겨지게 된다. 그러나, UV-경화성 코팅(904)은 부분적으로만 UV-경화, 즉 완전히 경화되지 않기 때문에, 가요성 재료의 코팅된 웨브(902, 904)는 그 후 원통형 스탬핑 롤(906)의 돌출부(908)가 완전히 제거됨에 따라 이완된다. 이러한 방식으로, 제1 일련의 홈 또는 제2 일련의 홈 그리고 채널 사이의 횡단 영역은 먼저 원통형 스탬핑 롤(906)을 향해 위쪽으로 당겨지게 되고, 이어서 이완되어 위에서 기술된 바와 같이, 홈의 깊이가 채널의 깊이를 향하게 하는 방식으로 횡단 영역이 형성되도록 한다.
원통형 스탬핑 롤(906)은 가요성 재료의 코팅된 웨브(902, 904)의 기계 방향(MD)에 걸쳐 연속적으로 롤링되는 단계(960)가 된다. 따라서 기계 방향(MD)을 따라 프로세스가 반복된다. 또한, 기계 방향(MD)을 따라 다양한 간격으로 형성된 기판을 절단하는 것이 바람직할 수 있다. 그러한 경우에, 방법(900)은 마스터 기판을 복수의 기판으로 절단하는 단계를 선택적으로 포함할 수 있다.
도 14는 본원에 기술되는 바와 같은 기판을 갖는 2-단자 디바이스 형성 방법(1000)을 도시한다. 방법(1000)은 도 12의 방법(800) 또는 도 13의 방법(900)의 연속일 수 있다. 방법(1000)은 본원에 설명되는 바와 같이 기판(1001)을 제공하거나 형성하는 단계(1010)로 시작된다. 방법(1000)은 또한 제1 일련의 홈(1006), 제2 일련의 홈(1008) 및 채널(1011)의 제1 면(1002)을 제1 재료(1012)로 코팅하는 단계(1020)를 포함할 수 있다. 방법(1000)은 또한 제1 일련의 홈(1006), 제2 일련의 홈(1008) 및 채널(1010)의 제2 면(1004)을 제2 재료(1014)로 코팅하는 단계(1040)를 포함할 수 있다. 제1 재료(1012) 및 제2 재료(1014)는 상이할 수 있다.
코팅하는 단계(1020, 1040)는 도 14 및 도 15(a) 내지 15(c)에 가장 잘 도시된 바와 같이, 축외 방향성 코팅을 포함할 수 있다. 즉, 코팅하는 단계(1020, 1040)는 기판(1001)의 평면에 대해 형성된 각도로 코팅하는 단계를 포함할 수 있다. 도 15에 도시된 바와 같이, 이러한 각도(δ)는 30 내지 70도의 범위 내, 예를 들어 대략 45도일 수 있다.
도 15(a) 및 도 15(b)는 각각 도 10 및 도 11 기판의 코팅 프로세스를 도시한다. 도 15(c)는 기술되는 바와 같이 도 10 및 도 11의 횡단 영역을 갖지 않는 비교 코팅 프로세스를 추가로 도시한다. 도 15(a) 및 도 15(b)는 입사 코팅 각도(δ)를 갖는 코팅 프로세스를 도시한다. 화살표 C는 재료의 인커밍(incoming) 코팅을 도시한다. 도시된 바와 같이, 위에서 기술된 홈 깊이(650, 750)로부터 채널 깊이(654, 754)로의 경향을 보이는 횡단 영역(652, 752)은, 코팅 프로세스 동안 채널(606, 706)의 벽(W)에 의해, 화살표 C 아래 영역에 의해 표시되는 횡단 영역(652, 752)의 넓은 비율, 즉, 홈(604, 704)을 채널(606, 706)에 연결하는 영역이 섀도잉됨(shadowed)을 보장한다. 이러한 방식으로, 코팅 프로세스 동안, 횡단 영역(652, 752)의 넓은 비율이 인커밍 재료로 코팅되지 않는다. 따라서, 일단 홈(604, 704) 및 채널(606, 706)이 전기적 경로를 허용하는 재료로 채워지면, 아래에서 설명되는 바와 같이, 횡단 영역(652, 752)에서의 코팅된 재료의 부족이 홈(604, 704)과 채널(606, 706) 사이에 전기적 연결이 없음을 보장한다.
이와 비교하여, 도 15(c)를 참조하면, 기술된 홈 깊이로부터 채널 깊이로의 경향을 보이는 횡단 영역(652, 752) 없이, 인접한 일련의 홈(780)과 채널(790) 사이의 계면이 도 15(a) 및 도 15(b)에서와 동일한 입사 코팅 각도(δ)에서 재료로 코팅된다. 즉, 도 15(c)의 예에서, 제조 중 전기 단락의 생성은 오로지 홈(780) 및 채널(790)에 채워질 재료의 양에 의존한다. 이는 제어하기 곤란한 것으로 알려져 있다. 반면에 홈 깊이가 채널 깊이로의 경향을 보이는 횡단 영역의 사용을 통해 전기 단락이 완화되며, 따라서 제조 중 홈과 채널 사이 영역의 섀도잉을 증가시킨다.
방법(1000)은 채널(1010)을 제3 재료(1016)로 적어도 부분적으로 채우는 단계(1060)를 더 포함한다. 제3 재료(1016)는 제1 재료(1012) 및 제2 재료(1014)와 상이할 수 있다. 일부 예에서, 채널(1010)을 적어도 부분적으로 채우는 단계(1060)는 프린팅(printing) 프로세스를 포함할 수 있다. 도 14에 도시된 바와 같이, 채널(1010)이 제3 재료(1016)로 채워지는 것에 더하여, 제1 일련의 홈(1006), 제2 일련의 홈(1008) 또는 제1 및 제2 일련의 홈(1006, 1008) 양쪽 모두가 동일한 제3 재료(1016)로 적어도 부분적으로 채워질 수 있다. 도 14는 채널(1004)이 제3 재료(1016)로 채워지거나 완전히 채워지는 실시형태를 도시한다.
제1 재료(1012), 제2 재료(1014) 및 제3 재료(1016)는 형성될 2-단자 디바이스의 의도된 용도에 따라 변동한다. 예를 들어, 일부 경우에는 디바이스에 전기를 공급할 수 있는 태양광발전 디바이스를 생산하는 것이 바람직할 수 있다. 이 예에서, 제1 재료(1012)는 전도체 또는 반도체와 같은 비절연 재료일 수 있고, 제2 재료(1014)는 전도체 또는 반도체와 같은 비절연 재료일 수 있고, 제3 재료(1016)는 페로브스카이트 구조의 재료일 수 있다. 당해 기술 분야의 통상의 기술자에 의해 인식되는 바와 같이, 2-단자 디바이스는 생산될 2-단자 디바이스의 의도되는 최종 용도에 적합한 적절한 코팅으로 생산될 수 있다.
도 16은 본원에 기술되는 바와 같은 기판(1102)을 포함하는 2-단자 디바이스(1100)를 도시한다. 기판(1102)은 제1 일련의 홈(1104), 제2 일련의 홈(1106) 및 그 사이의 채널(1108)을 포함한다. 채널(1108)은 도시된 바와 같이 홈(1104, 1106)의 깊이보다 더 깊은 깊이를 가질 수 있다.
제1 일련의 홈(1104)은 제1 면(1104a), 대향하는 제2 면(1104b) 및 그 사이의 캐비티(1104c)를 포함한다. 제2 일련의 홈(1106)은 제1 면(1106a), 대향하는 제2 면(1106b) 및 그 사이의 캐비티(1106c)를 포함한다. 채널(1108)은 제1 면(1108a), 대향하는 제2 면(1108b) 및 그 사이의 캐비티(1108c)를 포함한다. 제1 면(1104a, 1106a, 1108a)은 제1 재료(1110)로 코팅된다. 제2 면(1104b, 1106b, 1108b)은 제2 재료(1112)로 코팅된다. 추가적으로, 제3 재료(1114)는 캐비티(1104c, 1106c, 1108c) 내에 제공된다. 도 16에 도시되는 바와 같이, 제1 및 제2 일련의 홈(1104, 1106)의 캐비티(1104c, 1106c)는 대향하는 면들(1104a, 1104b 및 1106a, 1106b)의 제1 재료(1110) 및 제2 재료(1112)가 제3 재료(1114)와 접촉할 정도로 채워진다. 이러한 방식으로, 제1 일련의 홈(1104) 및 제2 일련의 홈(1106)에 걸쳐 전기적 경로가 형성된다.
도 16에서 알 수 있는 바와 같이, 채널(1108)의 캐비티(1108c)는 제3 재료(1114)가 제1 면(1108a)의 제1 재료(1110) 또는 제2 면(1108b)의 제2 재료(1112)와 접촉하도록 제3 재료(1114)로 채워진다. 따라서 전기적 경로가 제공된다. 그러나, 본원에 설명되는 기판의 특성 및 이의 형성 방법으로 인해, 채널(1108)의 캐비티(1108c)는 제3 재료(1114)로 보다 적은 정도로 채워질 수 있다. 따라서, 캐비티(1108c)가 도시된 바와 같이 넓은 정도로 채워지더라도 홈(1104, 1106)이 채널(1108)과 만나는 횡단 영역 내에서 제1 재료(1110) 또는 제2 재료(1112)와 접촉하지 않을 것이다. 이러한 방식으로, 전기적 경로, 따라서 전기 단락이 채널(1108)에 걸쳐 방지되는 한편, 보다 단순한 제조 프로세스가 허용된다.
도 17은 2-단자 디바이스(1200)를 도시한다. 2-단자 디바이스(1200)는 기판(1202)을 포함한다. 기판(1202)은 제1 전지 및 제1 전지로부터 이격된 제2 전지를 갖는다. 제2 전지는 기판(1202)의 웨브 방향을 따라 기판(1202)을 따라 제1 전지로부터 이격된다. 제1 전지에는 제1 일련의 홈(1204)이 제공된다. 제1 일련의 홈(1204) 각각은 제1 면(1204a), 대향하는 제2 면(1204b) 및 그 사이의 캐비티(1204c)를 포함한다. 제2 전지에는 제2 일련의 홈(1206)이 제공된다. 제2 일련의 홈(1206) 각각은 제1 면(1206a), 대향하는 제2 면(1206b) 및 그 사이의 캐비티(1206c)를 포함한다. 제1 채널(1208) 및 제2 채널(1209)을 포함하는 연결 부분이 제1 전지와 제2 전지 사이에 제공된다. 제1 채널(1208)은 제1 면(1208a), 대향하는 제2 면(1208b) 및 그 사이의 캐비티(1208c)를 갖는다. 제2 채널(1209)은 제1 채널(1208)과 제2 전지 사이에 제공된다. 제2 채널(1209)은 제1 면(1209a), 대향하는 제2 면(1209b) 및 그 사이의 캐비티(1209c)를 갖는다. 다른 예에서, 하나의 채널(1208)은 제1 전지와 제2 전지 사이에 제공된다. 다른 추가적인 예에서, 2개 이상의 채널(1208, 1209)이 제1 전지와 제2 전지 사이에 제공된다. 기판(1202)에는 제1 단자 및 제2 단자가 제공된다. 제1 및 제2 단자는 기판(1202)의 횡방향을 가로질러 기판(1202)의 대향하는 에지에서 형성된다. 제1 및 제2 단자는 도 3 내지 도 7과 관련하여 설명된 것과 유사한 방식으로 제1 전지 및 제2 전지에 전기적으로 연결된다. 즉, 제1 및 제2 단자는 제1 전지 및 제2 전지 각각과 전기적으로 연통한다. 일부 예에서, 캐비티(1208c, 1209c) 중 하나 또는 양쪽 모두는, 그 캐비티(1208c, 1209c) 내의 제3 재료(1214)가 제1 재료(1210) 및 제2 재료(1212)와 접촉하여 그에 걸쳐 전기적 연결을 제공하는 정도로 채워질 수 있다. 그러나, 채널(1208, 1209)의 결합된 저항으로 인해, 아래에서 더 논의되는 바와 같이, 제1 또는 제2 전지로부터의 전하는 연결 부분(1208, 1209)을 가로질러 이동되기보다는 디바이스의 제1 및 제2 단자에서 추출된다.
제1 면(1204a, 1206a, 1208a, 1209a)은 제1 재료(1210)로 코팅된다. 제2 면(1204b, 1206b, 1208b, 1209b)은 제2 재료(1212)로 코팅된다. 추가적으로, 제3 재료(1214)는 캐비티(1204c, 1206c, 1208c, 1209c) 내에 제공된다. 제1 및 제2 일련의 홈(1204, 1206)의 캐비티(1204c, 1206c)는 대향하는 면들(1204a, 1204b 및 1206a, 1206b)의 제1 재료(1210) 및 제2 재료(1212)가 제3 재료(1214)와 접촉할 정도로 채워진다. 이는 제1 전지의 제1 일련의 홈(1204)에 걸쳐, 그리고 제2 전지의 제2 일련의 홈(1206) 사이에 전기적 경로를 형성한다.
제1 채널(1208)의 캐비티(1208c)는 제3 재료(1214)로 부분적으로 채워져 캐비티(1208c) 내의 제3 재료(1214)가 제1 면(1208a)의 제1 재료(1210) 및 제2 면(1208b)의 제2 재료(1212)와 접촉하지 않도록 한다. 제3 재료(1214)와 제1 면(1208a)의 제1 재료(1210) 사이에 전기적 경로가 제공되지 않는다. 제3 재료(1214)와 제2 면(1208b)의 제2 재료(1212) 사이에 전기적 경로가 제공되지 않는다. 제2 채널(1209)의 캐비티(1209c)는 제3 재료(1214)로 부분적으로 채워져 캐비티(1209c) 내의 제3 재료(1214)가 제1 면(1209a)의 제1 재료(1210) 및 제2 면(1209b)의 제2 재료(1212)와 접촉하지 않도록 한다. 제3 재료(1214)와 제1 면(1209a)의 제1 재료(1210) 사이에 전기적 경로가 제공되지 않는다. 제3 재료(1214)와 제2 면(1209b)의 제2 재료(1212) 사이에 전기적 경로가 제공되지 않는다. 제1 및 제2 채널(1208, 1209)은 연결 부분의 일 측으로부터 다른 측으로의 전기 저항이 있음을 보장한다.
사용 시, 제1 및 제2 채널(1208, 1209)에 걸친 결합 저항, 즉 연결 부분에 걸친 저항은 제1 전지에 걸친 저항보다 크다. 제1 및 제2 채널(1208, 1209)에 걸친 결합 저항은 제2 전지에 걸친 저항보다 크다. 보다 구체적으로, 제1 전지는 제1 특성 저항을 갖는다. 제2 전지는 제2 특성 저항을 갖는다. 제1 및 제2 채널(1208, 1209)에 걸친 결합 저항은 제1 전지에 걸친 제1 특성 저항보다 큰 제3 특성 저항이다. 제3 특성 저항은 제2 전지에 걸친 제2 특성 저항보다 크다. 제1 전지 및 제2 전지에 걸친 저항보다 큰, 제1 및 제2 채널(1208, 1209)에 걸친 결합 저항을 가짐으로써 전하는 제1 전지와 제2 전지 사이를 가로질러, 연결 부분을 가로질러 이동되기보다는 제1 및 제2 단자로부터 추출된다. 이 특정 예에서, 제1 특성 저항의 저항값과 제2 특성 저항의 저항값은 동일하다. 일부 예에서, 연결 부분에 걸친 제3 특성 저항은 제1 특성 저항 및 제2 특성 저항 중 적어도 하나와 동일한 것으로 예상된다. 2개 이상의 채널(1208, 1209)이 제1 전지와 제2 전지 사이에 제공될 수 있음이 예상된다. 제1 전지와 제2 전지 사이에 다수의 채널을 제공함으로써 결합 저항은 채널의 수와 함께 증가된다. 채널 사이의 공간은 증가되어 연결 부분에 걸친 결합 저항을 더 증가시킬 수 있다. 이 특정 예에서 연결 부분에 걸친 결합 저항은 제1 전지에 걸친 저항의 5배이다. 이 특정 예에서, 연결 부분에 걸친 저항은 또한 제2 전지에 걸친 저항의 5배이다. 제1 전지에 걸친 그리고 제2 전지에 걸친 저항은 이 특정 예에서 동일하다.
도 18은 2-단자 디바이스(1300)를 도시한다. 2-단자 디바이스(1300)는 기판(1302)을 포함한다. 기판(1302)은 도 17에 관하여 이전에 설명된 바와 같이 제1 전지(1304), 제2 전지(1306), 제1 단자 및 제2 단자를 가지며, 따라서 다시 상세히 기술되지 않을 것이다. 도 18에서 숫자 "12" 대신 "13"으로 시작된다는 점을 제외하고 도 17에 대해 유사한 숫자가 적용된다. 연결 부분은 제1 전지(1304)와 제2 전지(1306) 사이에 제공된다. 연결 부분은 다수의 채널을 포함한다. 이 특정 예에서, 연결 부분에는 도 17과 관련하여 설명된 바와 같이 제3 재료(1314)로 채워진 2개의 채널(1308, 1309)이 제공된다. 유의해야 할 바와 같이, 도 18은 연결 부분 내의 채널이 채워져 각 채널의 일 측의 제1 재료(1310)와 각 채널의 다른 측의 제2 재료(1312) 사이에 전기적 연결이 이루어지도록 한다는 점을 제외하고 도 17의 것과 동일하다. 따라서 전기적 경로가 그에 걸쳐 형성된다.
사용 시, 연결 부분에 걸친 저항은 제1 전지(1304)에 걸친 저항보다 크다. 연결 부분에 걸친 저항은 또한 제2 전지(1306)에 걸친 저항보다 크다. 보다 구체적으로, 제1 전지는 제1 특성 저항을 갖는다. 제2 전지는 제2 특성 저항을 갖는다. 연결 부분에 걸친 저항은 제1 전지(1304)에 걸친 제1 특성 저항보다 큰 제3 특성 저항이다. 제3 특성 저항은 또한 제2 전지(1306)에 걸친 제2 특성 저항보다 크다. 연결 부분에 걸친 저항이 제1 전지(1304)에 걸친 제1 특성 저항보다 크고 제2 전지(1306)에 걸친 제2 특성 저항보다 큰 배열을 가짐으로써, 전하는 제1 및 제2 단자를 가로질러 이동되기보다는 제1 및 제2 단자로부터 추출된다. 이 특정 예에서, 제3 특성 저항은 제1 전지(1304)에 걸친 제1 특성 저항의 3배이다. 제3 특성 저항은 제2 전지(1306)에 걸친 제2 특성 저항의 3배이다. 일부 예에서, 연결 부분에는 연결 부분에 걸친 저항을 증가시키는 저항성 소자(도시되지 않음)가 추가적으로 제공된다.
도 19는 2-단자 디바이스(1400)를 도시한다. 2-단자 디바이스(1400)는 도 17에 관하여 이전에 설명된 바와 같이 실질적으로 제1 전지(1404) 및 제2 전지(1406)를 갖는 기판(1402)을 포함하며, 따라서 본원에서 다시 상세히 기술되지 않을 것이다. 기판(1402)에는 도 17을 참조하여 이전에 설명된 바와 같이 실질적으로 제1 단자 및 제2 단자가 제공되고, 따라서 본원에서 다시 상세히 설명되지 않을 것이다. 연결 부분(1408)은 제1 전지(1404)와 제2 전지(1406) 사이에 제공된다. 이 특정 예에서, 연결 부분(1408)은 제1 전지(1404)를 형성하는 제1 일련의 홈과 제2 전지(1406)를 형성하는 제2 일련의 홈 사이에서 그리고 이로부터 연장되는 평면 요소이다. 연결 부분(1408)은 기판(1402)의 웨브 방향을 따르는 방향으로 제1 전지(1404)와 제2 전지(1406) 사이에서 연장된다. 제1 일련의 홈은 제1 면(1404a), 대향하는 제2 면(1404b) 및 그 사이의 캐비티(1404c)를 포함한다. 제2 일련의 홈은 제1 면(1406a), 대향하는 제2 면(1406b) 및 그 사이의 캐비티(1406c)를 포함한다. 제1 면(1404a, 1406a)은 제1 재료(1410)로 코팅된다. 제2 면(1404b, 1406b)은 제2 재료(1412)로 코팅된다. 연결 부분(1408)에 근접한 홈(1404)의 제2 면(1404b)을 코팅하는 제2 재료(1412)는 연결 부분(1408)을 부분적으로 코팅한다.
연결 부분(1408)에 근접한 홈(1404)의 제1 면(1406a)을 코팅하는 제1 재료(1410)는 연결 부분(1408)을 부분적으로 코팅한다. 이러한 방식으로, 제1 전지(1404)와 제2 전지(1406) 사이에 제공되는 연결 부분(1408)은 제1 전지(1404)에 근접한 연결 부분(1408)의 단부에서 제2 재료(1412)로 부분적으로 코팅된다. 제1 전지(1404)와 제2 전지(1406) 사이에 제공되는 연결 부분(1408)은 제2 전지(1406)에 근접한 연결 부분(1408)의 단부에서 제1 재료(1410)로 부분적으로 코팅된다. 따라서 연결 부분(1408)은 제1 전지(1404)와 제2 전지(1406) 사이에 제공되고, 제1 전지(1404)에 근접한 제1 단부에서 제2 재료(1412)로 부분적으로 코팅되고, 제2 전지(1406)에 근접한 제2 단부에서 제1 재료(1410)로 부분적으로 코팅된다. 연결 부분(1408)을 부분적으로 코팅하는 제1 재료(1410) 및 제2 재료(1412)는 서로 전기적으로 분리된다. 연결 부분(1408)은 일 측으로부터 다른 측으로의 전기 저항을 보장한다.
사용 시, 연결 부분(1408)에 걸친 저항은 제1 전지(1404)에 걸친 저항보다 크다. 연결 부분(1408)에 걸친 저항은 제2 전지(1406)에 걸친 저항보다 크다. 제1 전지(1404)는 제1 특성 저항을 갖는다. 제2 전지(1406)는 제2 특성 저항을 갖는다. 연결 부분(1408)에 걸친 저항은 제1 전지(1404)에 걸친 제1 특성 저항보다 큰 제3 특성 저항이다. 제3 특성 저항은 제2 전지(1406)에 걸친 제2 특성 저항보다 크다. 제1 전지(1404)와 제2 전지(1406) 사이의 연결 부분(1408)에 걸쳐 보다 큰 저항을 갖는 배열은 제1 또는 제2 전지로부터의 전하가 제1 전지(1404)와 제2 전지(1406) 사이에서, 연결 부분(1408)을 가로질러 이동되기보다는 제1 및 제2 단자로부터 추출되도록 허용한다.
도 20은 2-단자 디바이스(1500)를 도시한다. 2-단자 디바이스(1500)는 기판(1502)을 포함한다. 기판(1502)은 제1 전지(1504) 및 기판(1502)의 웨브 방향을 따라 기판(1502)을 따라 제1 전지(1504)로부터 이격된 제2 전지(1506)를 갖는다. 제 1 전지(1504) 및 제 2 전지(1506)는 도 17을 참조하여 이전에 설명된 바와 같으므로 본원에서 다시 상세하게 설명되지 않을 것이다. 기판(1502)에는 도 17에 관하여 설명된 바와 같이 제1 단자 및 제2 단자가 제공되며, 따라서 또한 본원에서 다시 상세하게 기술되지 않을 것이다. 연결 부분은 제1 전지(1504)와 제2 전지(1506) 사이에 제공된다. 연결 부분은 제1 면(1508a), 대향하는 제2 면(1508b) 및 그 사이의 캐비티(1508c)가 제공되는 채널(1508)을 포함한다. 채널(1508)은 제1 전지(1504) 및 제2 전지(1506) 각각의 홈보다 더 깊은 깊이를 갖는다.
제1 면(1504a, 1506a, 1508a)은 제1 재료(1510)로 코팅된다. 제2 면(1504b, 1506b, 1508b)은 제2 재료(1512)로 코팅된다. 추가적으로, 제3 재료(1514)는 캐비티(1504c, 1506c, 1508c) 내에 제공된다. 제1 전지(1504) 및 제2 전지(1506)의 캐비티(1504c, 1506c)는 개별적으로 대향하는 면들(1504a, 1504b 및 1506a, 1506b)의 제1 재료(1510) 및 제2 재료(1512)가 제3 재료(1514)와 접촉할 정도로 채워진다. 이는 제1 전지(1504)에 걸쳐 그리고 제2 전지(1506)에 걸쳐 전기적 경로를 형성한다.
캐비티가 재료(1016)에 의해 완전히 채워지는 도 14에 도시된 2-단자 디바이스와 달리, 캐비티(1508c)의 면들(1508a, 1508b)에 의해 형성된 벽은 제3 재료(1514)로 코팅된다. 캐비티(1508c)의 코팅은 캐비티(1508c) 내의 제3 재료(1514)가 제1 면(1508a)의 제1 재료(1510) 및 제2 면(1508b)의 제2 재료(1512)에 전기적으로 연결되도록 한다. 따라서 연결 부분(1508)의 제1 면(1508a)의 제1 재료(1510)와 연결 부분(1508)의 제2 면(1508b)의 제2 재료(1512) 사이에 전기적 경로가 제공된다. 채널(1508)은 일 측으로부터 다른 측으로의 전기적 연결을 생성한다. 즉, 채널(1508)은 제2 전지(1506)에 근접한 다른 측으로부터 제1 전지(1504)에 근접한 일 측을 전기적으로 연결한다.
사용 시, 연결 부분에 걸친 저항은 제1 전지(1504)에 걸친 저항보다 크다. 연결 부분에 걸친 저항은 제2 전지(1506)에 걸친 저항보다 크다. 제1 전지(1504)는 제1 특성 저항을 갖는다. 제2 전지(1506)는 제2 특성 저항을 갖는다. 연결 부분에 걸친 저항은 제1 전지(1504)에 걸친 제 1 특성 저항보다 큰 제3 특성 저항이다. 제3 특성 저항은 제2 전지(1506)에 걸친 제2 특성 저항보다 크다. 이러한 배열은 제1 또는 제2 전지로부터의 전하가 제1 전지(1504)와 제2 전지(1506) 사이에서, 연결 부분(1508)을 가로질러 이동되기보다는 제1 및 제2 단자로부터 추출되도록 허용한다.
도 21은 2-단자 디바이스(1600)를 도시한다. 2-단자 디바이스(1600)는 도 20을 참조하여 전술된 바와 같이 제1 전지(1604), 제2 전지(1606), 제1 단자 및 제2 단자를 갖는 기판(1602)을 포함하며, 따라서 본원에서 다시 상세히 기술되지 않을 것이다. 채널(1608)을 포함하는 연결 부분이 제1 전지(1604)와 제2 전지(1606) 사이에 제공된다. 채널(1608)에는 제1 전지(1604)에 근접한 제1 면(1608a) 및 제2 전지(1606)에 근접한 대향하는 제2 면(1608b)이 제공된다. 채널(1608)에는 제1 면(1608a)과 제2 면(1608b) 사이에 캐비티(1608c)가 제공된다. 채널(1608)의 제1 면(1608a) 및 채널(1608)의 제2 면(1608b)은 제1 전지(1604) 및 제2 전지(1606)의 홈의 깊이보다 깊은 깊이로 기판(1602)내로 연장된다. 이 특정 예에서, 채널(1608)은 실질적으로 제1 면(1608a), 제2 면(1608b) 및 바닥 요철(rutted) 부분을 갖는 U-형상이다. 이 예에서 바닥 요철 부분은 8개의 기복(undulation)으로 형성된다. 채널(1608)의 캐비티(1608c)는 개별적으로 제1 전지(1604) 및 제2 전지(1606)의 캐비티(1604c, 1606c)에 비해 사이즈에서 보다 크다. 제1 전지(1604) 및 제2 전지(1606)의 홈과 비교하여 채널(1608)의 보다 큰 사이즈와 깊이는 개별적으로 제1 전지(1604) 및 제2 전지(1606)에 걸친 저항에 비해 연결 부분에 걸쳐 보다 큰 저항을 제공한다.
제1 면(1604a, 1606a, 1608a)은 제1 재료(1610)로 코팅된다. 제2 면(1604b, 1606b, 1608b)은 제2 재료(1612)로 코팅된다. 추가적으로, 제3 재료(1614)는 캐비티(1604c, 1606c, 1608c) 내에 제공된다. 제1 전지(1604) 및 제2 전지(1606)의 캐비티(1604c, 1606c)는 개별적으로 대향하는 면들(1604a, 1604b 및 1606a, 1606b)의 제1 재료(1610) 및 제2 재료(1612)가 제3 재료(1614)와 접촉할 정도로 채워진다. 이는 제1 전지(1604)의 홈에 걸쳐 그리고 제2 전지(1606)의 홈 사이에 전기적 경로를 형성한다.
이 특정 예에서, 캐비티(1608c)를 형성하는 바닥 요철 부분의 홈 각각은 제3 재료(1614)로 부분적으로 채워져, 예를 들어 코팅된다. 이러한 방식으로, 제3 재료(1614)는 코팅을 형성하거나, 채널(1608)의 기복 내에서 제3 재료(1614)의 정합된(conformed) 코팅 또는 필름을 형성한다. 따라서, 제3 재료(1614)는 제1 면(1608a)의 제1 재료(1610)와 접촉한다. 제3 재료(1614)는 또한 제2 면(1608b)의 제2 재료(1612)와 접촉한다. 제3 재료(1614)와 제1 면(1608a)의 제1 재료(1610) 사이에 전기적 경로가 제공된다. 제3 재료(1614)와 제2 면(1608b)의 제2 재료(1612) 사이에 전기적 경로가 제공된다. 연결 부분은 일 측으로부터 다른 측으로의 전기적 연결을 제공한다. 즉, 연결 부분은 제1 전지(1604)에 근접한 연결 부분의 일 측으로부터 제2 전지(1606)에 근접한 연결 부분의 다른 측으로 전기적 연결을 제공한다.
사용 시, 연결 부분에 걸친 저항은 제1 전지(1604)에 걸친 저항보다 크다. 연결 부분에 걸친 저항은 또한 제2 전지(1606)에 걸친 저항보다 크다. 제1 전지(1604)는 제1 특성 저항을 갖는다. 제2 전지(1606)는 제2 특성 저항을 갖는다. 연결 부분에 걸친 저항은 제1 전지(1604)에 걸친 제1 특성 저항보다 큰 제3 특성 저항을 갖는다. 연결 부분에 걸친 제3 특성 저항은 제2 전지(1606)에 걸친 제2 특성 저항보다 크다. 제1 전지(1604) 및 제2 전지(1606)에 걸친 저항보다 큰 연결 부분에 걸친 저항을 가짐으로써, 제1 또는 제2 전지로부터의 전하는 제1 전지(1604)와 제2 전지(1606) 사이를 가로질러 이동되기보다는 제1 및 제2 단자로부터 추출된다.
도 22는 2-단자 디바이스(1700)를 도시한다. 2-단자 디바이스(1700)는 기판(1702)을 포함한다. 기판(1702)은 제1 전지(1704) 및 기판(1702)의 웨브 방향을 따라 기판(1702)을 따라 제1 전지(1704)로부터 이격된 제2 전지(1706)를 갖는다. 제1 전지(1704) 및 제2 전지(1706)는 도 20을 참조하여 이전에 설명된 바와 같으므로 본원에서 다시 상세하게 설명되지 않을 것이다. 기판(1702)에는 제1 단자 및 제2 단자가 제공된다. 제1 및 제2 단자는 기판(1702)의 횡방향을 가로질러 기판(1702)의 대향하는 에지에서 형성된다. 제1 및 제2 단자는 제1 전지(1704) 및 제2 전지(1706)에 전기적으로 연결된다. 즉, 제1 및 제2 단자는 제1 전지(1704) 및 제2 전지(1706) 각각과 전기적으로 연통한다.
기판(1702)의 피크(peak)(1708)를 포함하는 연결 부분이 제1 전지(1704)와 제2 전지(1706) 사이에 제공된다. 피크(1708)에는 제1 면(1708a) 및 대향하는 제2 면(1708b)이 제공된다. 이 예에서, 피크(1708)는 제1 전지(1704) 및 제2 전지(1706)의 홈 방향에 반대 방향인 상방으로 지향된다. 피크(1708)의 제1 면(1708a)은 제1 전지(1704)에 근접한 측에 제공된다. 피크(1708)의 제2 면(1708b)은 제2 전지(1706)에 근접한 측에 제공된다. 피크(1708)는 제1 전지(1704) 및 제2 전지(1706) 각각의 홈의 깊이보다 큰 높이를 갖는다. 이 특정 예에서, 피크(1708)는 제1 면(1708a)에 배치된 제1 재료 및 제2 면(1708b)에 배치된 제2 재료를 갖는 블록 재료로부터 형성된다. 그 위에 배치되는 이러한 제1 및 제2 재료는 후술하는 바와 같이 전지(1704, 1706)의 면들(1704a, 1704b, 1706a, 1706b)에 배치되는 제1 및 제2 재료(1710, 1712)와 동일할 수 있다. 특히, 제1 면(1708a)은 전도체와 같은 비절연 재료로 코팅될 수 있다. 특히, 제2 면(1708b)은 전도체와 같은 비절연 재료로 코팅될 수 있다. 제1 면 및 제2 면(1708a, 1708b) 사이에는 갭과 같이 재료가 제공되지 않는 영역이 있을 수 있다. 이는 제1 면(1708a) 및 제2 면(1708b)에 제공된 재료의 일부를 제거함으로써 제공될 수 있다. 대안적으로, 이러한 일부는 제조 중에 마스킹될(masked) 수 있다. 나아가, 다른 실시형태에서, 블록 재료의 상측 부분은 제1 면(1708a) 및 제2 면(1708b)을 코팅한 후에 제거되어, 이에 의해 각각의 면들 사이에 전기 저항을 제공할 수 있다. 이 예에서 연결 부분은 캐비티를 갖지 않는다. 연결 부분은 제1 전지(1704) 및 제2 전지(1706)의 홈의 원위 단부에서 피크를 포함한다.
제1 전지(1704) 및 제2 전지(1706)의 제1 면(1704a, 1706a)은 개별적으로 제1 재료(1710)로 코팅된다. 제1 전지(1704) 및 제2 전지(1706)의 제2 면(1704b, 1706b)은 개별적으로 제2 재료(1712)로 코팅된다. 추가적으로, 제3 재료(1714)는 제1 전지(1704) 및 제2 전지(1706)의 캐비티(1704c, 1706c) 내에 개별적으로 제공된다. 캐비티(1704c, 1706c)는 대향하는 면들(1704a, 1704b 및 1706a, 1706b)의 제1 재료(1710) 및 제2 재료(1712)가 제3 재료(1714)와 접촉할 정도로 채워진다. 이는 제1 전지(1704)에 걸쳐 그리고 제2 전지(1706)에 걸쳐 전기적 경로를 형성한다.
사용 시, 연결 부분에 걸친 저항은 제1 전지(1704)에 걸친 저항보다 크다. 연결 부분에 걸친 저항은 제2 전지(1706)에 걸친 저항보다 크다. 제1 전지(1704)는 제1 특성 저항을 갖고, 제2 전지(1706)는 제2 특성 저항을 갖는다. 연결 부분에 걸친 저항은 제1 전지(1704)에 걸친 제1 특성 저항보다 큰 제3 특성 저항이다. 제3 특성 저항은 제2 전지(1706)에 걸친 제2 특성 저항보다 크다. 이러한 배열은 제1 또는 제2 전지로부터의 전하가 제1 전지(1704)와 제2 전지(1706) 사이에서 연결 부분을 가로질러 이동되기보다는 제1 및 제2 단자로부터 추출되도록 허용한다.
도 23은 도 1과 관련하여 설명된 2-단자 디바이스("병렬 우선")와 도 2(a) 및 도 3과 관련하여 설명된 2-단자 디바이스("직렬 우선(경계(delin) 포함)") 간의 비교를 도시한다. 도 23은 홈 섹션당 전기 단락 확률의 함수로서 각 디바이스의 성능을 도시한다. 디바이스의 성능은 들어오는 빛 에너지가 전기 에너지로 변환되는 백분율(PCE) 또는 비율로서 정의된다. 도 23에서 알 수 있듯이 도 2(a) 및 도 3에서 설명되는 2-단자 디바이스의 성능은 도 1에서 설명되는 2-단자 디바이스의 성능보다 매우 우수하다. 특히, 도 2(a) 및 도 3의 디바이스는 홈 섹션당 높은 단락 확률에서도 높은 작동 성능을 유지한다. 한편, 도 1의 디바이스의 작동 성능은 홈 섹션당 단락 확률이 증가함에 따라 급격히 감소한다. 이러한 방식으로, 본원에서 설명되는 2-단자 디바이스는 종래 기술보다 우수한 성능을 갖는다.
도 24는 본원에 설명되는 2-단자 디바이스에 대해 인접한 홈의 특성 저항에 대한 경계 피처의 저항의 함수로서, 구체적으로, 경계 피처의 특성 저항의 배수로서 측정된 경계 피처가 없는 2-단자 디바이스에 대한 성능, 구체적으로, 최적 성능의 비율을 도시한다. 도 24에 도시되는 바와 같이, 경계 피처, 즉, 연결 부분의 특성 저항이 인접한 홈의 특성 저항에 대해 증가됨에 따라 디바이스의 성능은 예상되는 이상적인 성능을 향하는 경향이 있다.
도 25는 일련의 홈 내의 전류의 비율로서, 경계 단락 회로 전류의 함수로서 경계 피처가 없는 2-단자 디바이스에 대한 성능, 구체적으로, 최적 성능의 비율을 도시한다. 특히, 본원에서 설명되는 바와 같이, 경계 피처는 역-바이어스된 다이오드로서 작용하기에 작동 전압이 반대 방향으로 흐를 때 생성된 개방 회로 전압은 중요하지 않다. 이는 도 25에서 예시되는 바와 같이, 이러한 함수 간의 선형 관계로 도시된다.
상기 실시형태(들)는 단지 예시로서 설명되었으며 어떠한 제한적인 의미도 아니며, 첨부된 청구범위에 의해 규정되는 본 발명의 범주로부터 일탈하지 않고서 다양한 변경 및 수정이 가능하다는 점이 당해 기술 분야의 통상의 기술자에 의해 이해될 것이다. 위에서 설명되는 바와 같은 세부 설계에 대한 다양한 수정이 가능하며, 예를 들어 개수, 형상, 사이즈, 배열, 조립 등에 있어 변형이 존재할 수 있다. 예를 들어, 임의의 수의 홈 및 임의의 수의 일련의 홈이 사용될 수 있고, 임의의 수의 채널 또는 경계 피처가 사용될 수 있다. 나아가, 채널(들)은 임의의 적절한 각도로 홈과 교차할 수 있고 임의의 적절한 방식으로 형상을 이룰 수 있다. 또한, 다양한 홈, 채널, 연결 부분 등은 본원에서 설명된 바와 같이 부분적으로 채워지거나, 채워지거나, 완전히 채워지거나 또는 코팅될 수 있다. 일 실시형태에서 코팅 또는 채움(filling)에 대한 단순한 언급은 상기 실시형태의 피처를 개별적으로 채움 또는 코팅할 가능성을 배제하지 않는다.
Claims (28)
- 기판을 포함하는 2-단자 디바이스로서, 상기 기판은:
제1 특성 저항을 갖는 제1 전지 및 상기 기판의 웨브 방향(web direction)을 따라 상기 제1 전지로부터 이격되며, 제2 특성 저항을 갖는 제2 전지;
제1 단자 및 제2 단자 - 각 단자는 횡방향을 가로질러 상기 기판의 대향하는 에지에서 또는 이를 향해 형성되고, 각 단자는 상기 제1 전지 및 상기 제2 전지와 전기적으로 연통함 -;
상기 제1 전지와 상기 제2 전지 사이의 연결 부분 - 상기 연결 부분은 상기 제1 전지와 상기 제2 전지 사이에 전기적 연결을 제공하며 제3 특성 저항을 가짐 -;
을 포함하고,
상기 제3 특성 저항은 상기 제1 특성 저항 및 상기 제2 특성 저항 모두보다 커, 상기 제1 또는 제2 전지로부터의 전하가 상기 연결 부분을 가로질러 상기 제1 전지와 상기 제2 전지 사이에서 이동되는 것에 우선하여 상기 제1 단자 또는 상기 제2 단자에서 추출되도록 하는, 2-단자 디바이스. - 제1항에 있어서, 상기 제3 특성 저항은 상기 제1 특성 저항 및 상기 제2 특성 저항 중 적어도 하나보다 적어도 2배 더 큰, 2-단자 디바이스.
- 제1항에 있어서, 상기 제3 특성 저항은 상기 제1 특성 저항 및 상기 제2 특성 저항 중 적어도 하나보다 적어도 5배 더 큰, 2-단자 디바이스.
- 제1항에 있어서, 상기 제3 특성 저항은 상기 제1 특성 저항 및 상기 제2 특성 저항 중 적어도 하나보다 적어도 10배 더 큰, 2-단자 디바이스.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 연결 부분은 적어도 하나의 저항성 소자를 포함하고, 바람직하게는, 상기 적어도 하나의 저항성 소자는 상기 기판의 피크(peak) 및/또는 상기 기판의 요철 부분(rutted portion)을 포함하는, 2-단자 디바이스.
- 제5항에 있어서, 상기 적어도 하나의 저항성 소자는 상기 기판에 채널을 포함하고, 바람직하게는, 상기 채널은 상기 기판에 함몰부(depression), 만입부(indentation) 또는 에칭(etch)으로서 형성되는, 2-단자 디바이스.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 전지는 적어도 하나의 제1 홈을 포함하고 및/또는 상기 제2 전지는 적어도 하나의 제2 홈을 포함하고, 상기 적어도 하나의 제1 홈 및/또는 상기 적어도 하나의 제2 홈은 제3 재료로 적어도 부분적으로 채워지며, 바람직하게는, 상기 제3 재료는 커패시터 재료, 슈퍼커패시터 재료(supercapacitor material), 유전체 재료 또는 페로브스카이트 구조의 재료(perovskite structured material)를 포함하는, 2-단자 디바이스.
- 제7항에 있어서, 상기 적어도 하나의 제1 홈 및/또는 상기 적어도 하나의 제2 홈은 제1 면에서 제1 재료로 코팅될 수 있고 및/또는 제2 면에서 제2 재료로 코팅될 수 있는, 2-단자 디바이스.
- 제8항에 있어서, 상기 제3 재료는 상기 제1 면의 상기 제1 재료 및/또는 상기 제2 면에 코팅된 상기 제2 재료와 접촉하는, 2-단자 디바이스.
- 제8항에 있어서, 상기 제1 재료는 비절연 재료를 포함하고, 바람직하게는, 상기 제1 재료는 전도체 재료, 반도체 재료, 전자 이동층 또는 이들의 조합을 포함하는, 2-단자 디바이스.
- 제8항에 있어서, 상기 제2 재료는 비절연 재료를 포함하고, 바람직하게는, 상기 제2 재료는 전도체 재료, 반도체 재료, 정공 수송층(hole transport layer) 또는 이들의 조합을 포함하는, 2-단자 디바이스.
- 제7항에 있어서, 상기 제3 재료는 페로브스카이트 구조의 재료이고, 상기 페로브스카이트 구조의 재료는 ABX3의 일반적인 화학 구조를 가지며, 여기서 A 및 B는 상이한 사이즈의 2개의 상이한 양이온이고, X는 A와 B 모두에 화학적으로 결합하는 음이온인, 2-단자 디바이스.
- 제12항에 있어서, 상기 페로브스카이트 구조의 재료는 1.1eV와 2.5eV 사이의 광학 밴드갭(optical bandgap)을 갖는, 2-단자 디바이스.
- 제6항에 있어서, 상기 제1 전지는 제1 일련의 홈을 포함하고 및/또는 상기 제2 전지는 제2 일련의 홈을 포함하고, 상기 채널은 상기 제1 일련의 홈의 일부 및/또는 상기 제2 일련의 홈의 일부를 횡단하며, 바람직하게는, 상기 채널은 각 홈의 단부를 향해 상기 제1 일련의 홈 및/또는 상기 제2 일련의 홈을 횡단하는, 2-단자 디바이스.
- 제5항에 있어서, 상기 적어도 하나의 저항성 소자는 상기 기판에 복수의 채널을 포함하는, 2-단자 디바이스.
- 제15항에 있어서, 상기 제1 전지는 제1 일련의 홈을 포함하고 및/또는 상기 제2 전지는 제2 일련의 홈을 포함하고, 상기 복수의 채널의 각 채널은 상기 제1 일련의 홈의 일부 및/또는 상기 제2 일련의 홈의 일부를 횡단하며, 바람직하게는, 각 채널은 각 홈의 단부를 향해 상기 제1 일련의 홈 및/또는 상기 제2 일련의 홈을 횡단하는, 2-단자 디바이스.
- 제15항에 있어서, 상기 복수의 채널은 제1 채널 특성 저항을 갖는 제1 채널 및 제2 채널 특성 저항을 갖는 제2 채널을 포함하고, 상기 제1 채널 특성 저항 및 상기 제2 채널 특성 저항이 조합되어 상기 제3 특성 저항을 제공하는, 2-단자 디바이스.
- 제17항에 있어서, 상기 복수의 채널은 제3 채널 특성 저항을 갖는 제3 채널을 더 포함하고, 상기 제1 채널 특성 저항, 상기 제2 채널 특성 저항 및 상기 제3 채널 특성 저항이 조합되어 상기 제3 특성 저항을 제공하는, 2-단자 디바이스.
- 제6항에 있어서, 상기 채널은 미리 결정된 각도를 갖는 Z-형상인, 2-단자 디바이스.
- 제15항에 있어서, 상기 복수의 채널의 각 채널은 미리 결정된 각도를 갖는 Z-형상인, 2-단자 디바이스.
- 제16항에 있어서, 상기 제1 전지는 제1 일련의 홈을 포함하고, 상기 제2 전지는 제2 일련의 홈을 포함하고, 상기 기판은:
상기 복수의 채널의 각 채널을 그 원위 단부에서 횡단하고 상기 제1 일련의 홈의 일부를 횡단하는 제1 횡단 채널; 및
상기 복수의 채널의 각 채널을 그 근위 단부에서 횡단하고 상기 제2 일련의 홈의 일부를 횡단하는 제2 횡단 채널
을 더 포함하는, 2-단자 디바이스. - 제21항에 있어서, 상기 제1 횡단 채널 및/또는 상기 제2 횡단 채널은 각 홈의 단부를 향해 상기 각각의 홈 또는 홈들을 횡단하는, 2-단자 디바이스.
- 제21항에 있어서, 각 채널, 상기 제1 횡단 채널 및 상기 제2 횡단 채널은 미리 결정된 각도를 갖는 Z-형상을 형성하는, 2-단자 디바이스.
- 제6항에 있어서, 상기 채널은 적어도 1:1.6의 종횡비(aspect ratio)를 갖는, 2-단자 디바이스.
- 제15항에 있어서, 상기 복수의 채널 중 하나 이상은 적어도 1:1.6의 종횡비(aspect ratio)를 갖는, 2-단자 디바이스.
- 2-단자 디바이스 형성 방법으로서,
- 기판을 제공하는 단계;
- 상기 기판 내에 제1 전지를 형성하는 단계 - 상기 제1 전지는 제1 특성 저항을 가짐 -;
- 상기 기판 내에 상기 기판의 웨브 방향을 따라 상기 제1 전지로부터 이격된 제2 전지를 형성하는 단계 - 상기 제2 전지는 제2 특성 저항을 가짐 -;
- 제1 단자 및 제2 단자를 형성하는 단계 - 각 단자는 상기 웨브 방향을 가로질러 상기 기판의 대향하는 에지에서 또는 이를 향해 형성되고, 하나의 또는 각 단자는 상기 제1 전지 및 상기 제2 전지와 전기적으로 연결되어 형성됨 -;
- 상기 제1 전지와 상기 제2 전지 사이에 연결 부분을 형성하는 단계 - 상기 연결 부분은 상기 제1 전지와 상기 제2 전지 사이에 전기적 연결을 제공하고 제3 특성 저항을 가짐 -;
를 포함하고,
상기 제3 특성 저항은 상기 제1 특성 저항 및 상기 제2 특성 저항 모두보다 커, 상기 제1 또는 제2 전지로부터의 전하가 상기 연결 부분을 가로질러 상기 제1 전지로부터 상기 제2 전지로 이동되는 것에 우선하여 상기 제1 단자 또는 상기 제2 단자에서 추출되도록 하는, 방법. - 제26항에 있어서,
- 상기 제1 전지를 형성하는 단계는 상기 기판 내에 제1 일련의 홈을 형성하는 단계를 포함하고;
- 상기 제2 전지를 형성하는 단계는 상기 기판 내에 제2 일련의 홈을 형성하는 단계를 포함하고; 그리고
- 상기 연결 부분을 형성하는 단계는 상기 연결 부분 내에 적어도 하나의 채널을 형성하는 단계를 포함하고;
상기 방법은:
- 상기 제1 일련의 홈의 각 홈, 상기 제2 일련의 홈의 각 홈 및 상기 채널의 제1 면을 제1 재료로 코팅하는 단계;
- 상기 제1 일련의 홈의 각 홈, 상기 제2 일련의 홈의 각 홈 및 상기 채널의 제2 면을 제2 재료로 코팅하는 단계; 및
- 상기 제1 일련의 홈의 각 홈, 상기 제2 일련의 홈의 각 홈 및 상기 채널을 제3 재료로 적어도 부분적으로 채우는 단계
를 더 포함하며,
- 바람직하게는, 상기 제3 재료는 페로브스카이트 구조의 재료인, 방법. - 제26항에 있어서,
- 상기 제1 전지를 형성하는 단계는 상기 기판에 제1 일련의 홈을 형성하는 단계를 포함하고;
- 상기 제2 전지를 형성하는 단계는 제2 일련의 홈을 형성하는 단계를 포함하고; 그리고
- 상기 방법은 상기 제1 일련의 홈 및 상기 제2 일련의 홈의 각 홈을 제3 재료로 적어도 부분적으로 채워, 이에 의해 상기 제1 일련의 홈의 각 홈에 걸친 전기적 연결 및 상기 제2 일련의 홈의 각 홈에 걸친 전기적 연결을 형성하는 단계를 더 포함하며,
- 바람직하게는, 상기 제3 재료는 페로브스카이트 구조의 재료인, 방법.
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