KR102555622B1 - 반도체 디바이스 및 제조하는 방법 - Google Patents

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Abstract

반도체 디바이스가 제공된다. 반도체 디바이스는 기판 위의 도파관을 포함한다. 반도체 디바이스는 기판 위의 제1 유전체 구조물을 포함하고, 여기서 도파관의 일부는 제1 유전체 구조물 내에 있다. 반도체 디바이스는 도파관 아래의 제2 유전체 구조물을 포함하고, 여기서 제2 유전체 구조물의 제1 측벽은 기판의 제1 측벽에 인접하다.

Description

반도체 디바이스 및 제조하는 방법{SEMICONDUCTOR DEVICE AND METHOD OF MAKING}
반도체 디바이스는, 휴대폰, 랩탑, 데스크탑, 태블릿, 시계, 게임 시스템 및 다양한 다른 산업용, 상업용, 소비자용 전자 제품과 같은 다수의 전자 디바이스에 사용된다. 반도체 디바이스는 일반적으로 반도체부 및 반도체부 내부에 형성된 배선부를 포함한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처부는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처부의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 내지 도 1c는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 2a 내지 도 2c는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 3a 내지 도 3c는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 4a 내지 도 4d는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 5a 내지 도 5e는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 6a 내지 도 6c는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 7a 내지 도 7f는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 8a 내지 도 8f는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 9a 내지 도 9d는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 10a 내지 도 10e는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 11a 내지 도 11c는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 12a 내지 도 12c는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 13a 내지 도 13c는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 14a 내지 도 14c는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 15a 내지 도 15f는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 16a 내지 도 16f는 일부 실시예에 따른 제조 단계에서의 반도체 디바이스를 도시한다.
도 17은 일부 실시예에 따른 반도체 디바이스를 도시한다.
도 18은 일부 실시예에 따른 반도체 디바이스를 도시한다.
도 19는 일부 실시예에 따른 반도체 디바이스를 도시한다.
아래의 개시는 제공되는 주제의 상이한 피처부를 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치의 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처부 위의 또는 그 상의 제1 피처부의 형성은, 제1 및 제2 피처부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처부가 제1 및 제2 피처부 사이에 형성되어 제1 및 제2 피처부가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에", "아래에", "하부의", "위에", "상부의" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처부와 다른 요소 또는 피처부 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 배향 외에도, 이용 또는 작동 중인 디바이스의 상이한 배향을 망라하도록 의도된다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배향될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
일부 실시예는 반도체 디바이스에 관한 것이다. 일부 실시예에 따르면, 반도체 디바이스는 기판 위의 도파관(waveguide) 및 기판 위의 제1 유전체 구조물을 포함하고, 여기서 도파관의 일부는 제1 유전체 구조물 내에 있다. 반도체 디바이스는 도파관 아래에 제2 유전체 구조물을 포함한다. 제2 유전체 구조물의 제1 측벽은 기판의 제1 부분의 제1 측벽에 인접하다. 제2 유전체 구조물의 제2 측벽은 기판의 제2 부분의 제1 측벽에 인접하다. 반도체 디바이스의 다른 구조물 및 구성은 본 개시의 범위에 속한다. 기판의 제2 부분이 제거되어, 기판과 제1 유전체 구조물 사이에 생성되는 보이드(void)가 제2 유전체 구조물의 제2 측벽에 의해 적어도 부분적으로 규정되도록 한다. 기판의 제2 부분이 제거될 때, 제2 유전체 구조물은 기판의 제1 부분의 제거를 억제한다.
일부 실시예에서, 반도체 디바이스는, 트랜시버와 같은 통신 디바이스, 실리콘-계 포토닉 집적 회로(Integrated Circuit, IC)와 같은 포토닉 디바이스, 또는 상이한 유형의 디바이스 중 적어도 하나를 포함한다. 반도체 디바이스는 광통신 또는 광신호의 전파 중 적어도 하나를 위해 구성된다. 반도체 디바이스의 다른 구조물 및 구성은 본 개시의 범위에 속한다. 일부 실시예에서, 제1 유전체 구조물은 커플러 구조물이다. 광신호는, 제1 유전체 구조물을 통해, 예를 들어 광섬유 또는 상이한 구성 요소 중 적어도 하나와 같은 구성요소로 전달된다. 기판과 제1 유전체 구조물 사이의 보이드는 광신호가 기판 내로 누출되는 것을 억제한다. 제2 유전체 구조물은, 도파관을 포함하는 제1 유전체 구조물을 위한 구조적 지지물을 제공하여, 제1 유전체 구조물이 보이드를 향한 방향으로 굽혀지거나 처지는 것을 억제하는데, 여기서 이러한 편향은, 예를 들어 도파관과 구성 요소 사이의 오정렬로 인해 도파관에서 구성 요소로 전달되는 광신호의 감소를 야기한다. 제2 유전체 구조물의 존재는, 예를 들어, 보이드가 신호 누설을 억제하기에 충분한 크기이지만 도파관이 처져서 구성 요소와 오정렬되지 않게 너무 크지는 않도록, 제거되는 기판의 양을 제어함으로써, 신호 전달을 촉진, 활성화, 향상시키는 등의 역할을 한다.
도 1a 내지 도 8f는 일부 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스(100)를 도시한다. 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a는 다양한 제조 단계에서의 반도체 디바이스(100)의 평면도를 도시한다. 도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b는, 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a의 선(B-B)을 따라 취한 반도체 디바이스(100)의 단면도를 각각 도시한다. 도 1c, 도 2c, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c 및 도 8c는 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a 및 도 8a의 선(C-C)을 따라 취한 반도체 디바이스(100)의 단면도를 각각 도시한다. 도 4d, 도 5d, 도 7d 및 도 8d는 도 4a, 도 5a, 도 7a 및 도 8a의 선(D-D)을 따라 취한 반도체 디바이스(100)의 단면도를 각각 도시한다. 도 5e, 도 7e 및 도 8e는 도 5a, 도 7a 및 도 8a의 선(E-E)을 따라 취한 반도체 디바이스(100)의 단면도를 각각 도시한다. 도 7f 및 도 8f는 도 7a 및 도 8a의 선(F-F)을 따라 취한 반도체 디바이스(100)의 단면도를 각각 도시한다. 도 1c, 도 2c, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c 및 도 8c에 도시된 도면은, 도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b에 도시된 도면에 대해 각각 90도이다. 도 4c, 도 5c, 도 7c 및 도 8c에 도시된 도면은, 도 4d, 도 5d, 도 7d 및 도 8d에 도시된 도면에 대해 각각 90도이다. 도 5c, 도 7c 및 도 8c에 도시된 도면은, 도 5e, 도 7e 및 도 8e에 도시된 도면에 대해 각각 90도이다. 도 7f 및 도 8f에 도시된 도면은, 도 7b 및 도 8b에 도시된 도면에 대해 각각 90도이다.
일부 실시예에서, 반도체 디바이스(100)는, 트랜시버와 같은 통신 디바이스, 실리콘-계 포토닉 IC와 같은 포토닉 디바이스, 또는 상이한 유형의 디바이스 중 적어도 하나를 포함한다. 반도체 디바이스(100)는 광통신 또는 광신호의 전파 중 적어도 하나를 위해 구성된다. 반도체 디바이스(100)의 다른 구조물 및 구성은 본 개시의 범위에 속한다.
도 1a, 도 1b 및 도 1c는 일부 실시예에 따른 반도체 디바이스(100)를 도시한다. 일부 실시예에서, 반도체 디바이스(100)는 제1 유전체층(102) 및 기판(104)을 포함한다. 기판(104)은 에피택셜층, 실리콘-온-인슐레이터(Silicon-On-Insulator, SOI) 구조물, 웨이퍼, 또는 웨이퍼로부터 형성된 다이 중 적어도 하나를 포함한다. 기판(104)의 다른 구조물 및 구성은 본 개시의 범위에 속한다. 기판(104)은, 실리콘, 게르마늄, 탄화물, 비화물, 갈륨, 비소, 인화물, 인듐, 안티몬화물, SiGe, SiC, GaAs, GaN, GaP, InGaP, InP, InAs, InSb, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 또는 기타 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따르면, 기판(104)은 단결정 실리콘, <100>의 결정학적 배향을 갖는 결정질 실리콘, <110>의 결정학적 배향을 갖는 결정질 실리콘, 또는 다른 적합한 물질을 포함한다. 일부 실시예에서, 기판(104)은 적어도 하나의 도핑 영역을 포함한다.
일부 실시예에서, 제1 유전체층(102)이 기판(104) 위에 형성된다. 제1 유전체층(102)은, 기판(104) 위에 놓이거나, 기판(104)의 상단 표면과 직접 접촉하거나, 기판(104)의 상단 표면과 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이 제1 유전체층(102)과 기판(104) 사이에 있다.
일부 실시예에서, 제1 유전체층(102)은, 실리콘, 질화물, SiO2와 같은 산화물, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 제1 유전체층(102)은 하단 산화물(Bottom Oxide, BOX)이다. 제1 유전체층(102)의 다른 구조물 및 구성은 본 개시의 범위에 속한다. 제1 유전체층(102)은, 물리적 기상 증착(Physical Vapor Deposition, PVD), 스퍼터링, 화학적 기상 증착(Chemical Vapor Deposition, CVD), 저압 CVD(Low Pressure CVD, LPCVD), 원자층 화학적 기상 증착(Atomic Layer CVD, ALCVD), 초고진공 CVD(Ultrahigh Vacuum CVD, UHVCVD), 감압 CVD(Reduced Pressure CVD, RPCVD), 원자층 퇴적(Atomic Layer Deposition, ALD), 분자 빔 에피택시(Molecular Beam Epitaxy, MBE), 액상 에피택시(Liquid Phase Epitaxy, LPE), 스핀 온, 성장, 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제1 유전체층(102)은 약 10,000 옹스트롬과 약 30,000 옹스트롬 사이의 두께(106)를 갖는다. 두께(106)의 다른 값은 본 개시의 범위에 속한다.
도 2a, 도 2b 및 도 2c는 일부 실시예에 따라 제1 유전체층(102) 위에 형성된 반도체층(202)을 도시한다. 반도체층(202)은, 제1 유전체층(102) 위에 놓이거나, 제1 유전체층(102)의 상단 표면과 직접 접촉하거나, 제1 유전체층(102)의 상단 표면과 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이 반도체층(202)과 제1 유전체층(102) 사이에 있다. 반도체층(202)은, 반도체 물질 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따르면, 반도체층(202)은, 단결정 실리콘과 같은 실리콘, <100>의 결정학적 배향을 갖는 결정질 실리콘, <110>의 결정학적 배향을 갖는 결정질 실리콘, 또는 다른 적합한 물질을 포함한다. 반도체층(202)의 다른 구조물 및 구성은 본 개시의 범위에 속한다. 일부 실시예에서, 반도체층(202)은 약 2,000 옹스트롬과 약 4,000 옹스트롬 사이의 두께(204)를 갖는다. 두께(204)의 다른 값은 본 개시의 범위에 속한다.
도 3a, 도 3b 및 도 3c는 일부 실시예에 따라 제1 유전체층(102) 위에 형성된 도파관(302)을 도시한다. 일부 실시예에서, 반도체층(202)은, 예를 들어 포토레지스트(도시되지 않음)를 이용하여 패터닝되어 도파관(302)을 형성한다. 일부 실시예에서, 패터닝되기 전 또는 후 중 적어도 하나에, 반도체층(202)은, 반도체층(202)에 선택적으로 형성되는 피처부, 요소 등을 갖거나, 반도체층(202)에 선택적으로 주입되는 도펀트를 갖는 등과 같이 처리된다. 포토레지스트는 반도체층(202) 위에 형성된다. 포토레지스트는 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 포토레지스트는 감광성 물질을 포함하며, 여기서 포토레지스트의 용해도와 같은 특성은 빛의 영향을 받는다. 포토레지스트는 네거티브 포토레지스트 또는 포지티브 포토레지스트이다. 네거티브 포토레지스트에 대하여, 네거티브 포토레지스트의 영역들은 광원에 의해 조사되면 불용성이 되어, 후속 현상 단계 중에 네거티브 포토레지스트에 용매를 가하면 네거티브 포토레지스트의 비(非)-조사 영역들이 제거된다. 따라서, 네거티브 포토레지스트에 형성되는 패턴은, 광원과 네거티브 포토레지스트 사이의 예를 들어 마스크와 같은 템플릿의 불투명 영역들에 의해 규정된 패턴의 네거티브 이미지이다. 포지티브 포토레지스트에서, 포지티브 포토레지스트의 조사된 영역들은 가용성이 되고, 현상 중에 용매를 가하면 제거된다. 따라서, 포지티브 포토레지스트에 형성되는 패턴은, 광원과 포지티브 포토레지스트 사이의 예를 들어 마스크와 같은 템플릿의 불투명 영역들의 포지티브 이미지이다. 하나 이상의 에천트는 선택성을 가져서, 하나 이상의 에천트가 포토레지스트를 제거 또는 에칭하는 것보다 더 큰 속도로, 하나 이상의 에천트는 포토레지스트에 의해 노출되거나 덮이지 않은 하나 이상의 층을 제거하거나 에칭하도록 한다. 일부 실시예에서, 하나 이상의 층은 반도체층(202)을 포함한다. 포토레지스트의 개구부는, 하나 이상의 에천트가 포토레지스트 아래의 하나 이상의 층 내에 대응하는 개구부를 형성하도록 하고, 이에 의해 포토레지스트의 패턴을 포토레지스트 아래의 하나 이상의 층으로 전사한다. 패턴 전사 후에, 포토레지스트는 예를 들어 화학적 기계적 평탄화(Chemical Mechanical Planarization, CMP), 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에 따르면, 포토레지스트는, 수소 불화물(Hydrogen Fluoride, HF), 희석된 HF, 수소 염화물(HCl2)과 같은 염소 화합물, 수소 황화물(H2S), 또는 다른 적합한 물질 중 적어도 하나를 이용하여 스트리핑되거나 세척되거나 중에 적어도 하나이다. 반도체층(202)을 패터닝하는 단계 또는 도파관(302)을 형성하는 단계 중 적어도 하나를 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
반도체층(202)의 부분들을 제거하여 제1 유전체층(102)의 부분들을 노출시키고 도파관(302)을 형성하는 데 이용되는 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다. 제1 유전체층(102)의 부분들을 노출시키도록 반도체층(202)의 부분들을 제거하는 단계 또는 도파관(302)을 형성하는 단계 중 적어도 하나를 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
일부 실시예에서, 도파관(302)은 약 2,000 옹스트롬과 약 4,000 옹스트롬 사이의 두께(308)(도 3c에 도시됨)를 갖는다. 두께(308)의 다른 값은 본 개시의 범위에 속한다. 일부 실시예에서, 도파관(302)은 제1 테이퍼형(tapered) 측벽(304) 또는 제2 테이퍼형 측벽(306) 중 적어도 하나를 갖는다. 도파관(302)의 제1 테이퍼형 측벽(304)은 제1 기울기를 갖는다. 도파관(302)의 제2 테이퍼형 측벽(306)은 제2 기울기를 갖는다. 일부 실시예에서, 제1 기울기는 제2 기울기에 대해 극성이 반대이다.
도파관(302)의 적어도 일부는 방향(312)으로 연장된다. 일부 실시예에서, 도파관(302)의 단면적이 방향(312)을 따라 감소하거나, 도파관(302)의 제1 부분(310)의 단면적이 방향(312)을 따라 감소하거나 중에 적어도 하나이다. 도파관(302)의 제1 부분(310)은 도파관(302)의 끝점(305)을 포함하고, 여기서 도파관(302)은 끝점을 지나 방향(312)으로 연장되지 않는다.
일부 실시예에 따르면, 도파관(302)의 제1 부분(310)은 나이프-에지 테이퍼에 따라 측벽들을 갖도록 형성된다. 일부 실시예에서, 도파관(302)의 제1 부분(310)의 폭(314)(도 3a에 도시됨)이 방향(312)을 따라 감소하거나, 도파관(302)의 제2 부분(316)의 높이(318)(도 3b에 도시됨)가 방향(312)을 따라 감소하거나 중에 적어도 하나이다. 도파관(302)의 제2 부분(316)은 도파관(302)의 제1 부분(310)의 일부이거나, 도파관(302)의 제1 부분(310)에 대응하거나 중에 적어도 하나이다. 제1 부분(310), 제2 부분(316), 폭(314) 또는 높이(318) 중 적어도 하나의 다른 값 및 구성은 본 개시의 범위에 속한다.
도 4a, 도 4b, 도 4c 및 도 4d는, 일부 실시예에 따라 제1 유전체층(102) 및 기판(104)에 형성된 제1 트렌치(404) 및 제2 트렌치(406)를 도시한다. 일부 실시예에서, 제1 트렌치(404)가 기판(104)의 일부를 노출시키거나, 제2 트렌치(406)가 기판(104)의 일부를 노출시키거나 중에 적어도 하나이다. 제1 트렌치(404)를 형성하도록 제1 유전체층(102)의 일부 및 기판(104)의 일부가 제거되거나, 제2 트렌치(406)를 형성하도록 제1 유전체층(102)의 일부 및 기판(104)의 일부가 제거되거나 중에 적어도 하나이다. 기판(104)의 제1 부분(434)(도 4b 및 도 4d에 도시됨)은 제1 트렌치(404)의 제1 측 및 제2 트렌치(406)의 제1 측에 인접하다. 기판(104)의 제2 부분(436)(도 4b 및 도 4d에 도시됨)은 제1 트렌치(404)의 제2 측 및 제2 트렌치(406)의 제2 측에 인접하다.
일부 실시예에서, 제1 트렌치(404) 및 제2 트렌치(406)는 방향(312)에 직각인 방향으로 도파관(302)으로부터 오프셋된다. 일부 실시예에서, 기판(104)의 제3 부분(402)은 제1 트렌치(404)와 제2 트렌치(406) 사이에 있고, 여기서 도파관(302)은 기판(104)의 제3 부분(402) 위에 놓인다. 일부 실시예에서, 제1 유전체층(102)의 제1 부분(408)은 제1 트렌치(404)와 제2 트렌치(406) 사이에 있고, 여기서 제1 유전체층(102)의 제1 부분(408)은 기판(104)의 제3 부분(402) 위에 놓인다. 도파관(302)은 기판(104)의 제3 부분(402) 및 제1 유전체층(102)의 제1 부분(408) 위에 놓인다.
제1 트렌치(404)는, 제1 유전체층(102)의 제1 부분(408)의 제1 측벽(414)(도 4c에 도시됨), 기판(104)의 제3 부분(402)의 제1 측벽(416)(도 4c에 도시됨), 제1 유전체층(102)의 측벽(410)(도 4c에 도시됨), 기판(104)의 측벽(412)(도 4c에 도시됨), 제1 유전체층(102)의 측벽(426)(도 4b에 도시됨), 제1 유전체층(102)의 측벽(430)(도 4b에 도시됨), 기판(104)의 제1 부분(434)의 제1 측벽(428)(도 4b에 도시됨), 또는 기판(104)의 제2 부분(436)의 제1 측벽(432)(도 4b에 도시됨) 중 적어도 하나에 의해 규정된다. 제1 트렌치(404)의 다른 구조물 및 구성은 본 개시의 범위에 속한다.
제2 트렌치(406)는, 제1 유전체층(102)의 제1 부분(408)의 제2 측벽(418)(도 4c에 도시됨), 기판(104)의 제3 부분(402)의 제2 측벽(420)(도 4c에 도시됨), 제1 유전체층(102)의 측벽(422)(도 4c에 도시됨), 기판(104)의 측벽(424)(도 4c에 도시됨), 제1 유전체층(102)의 측벽(438)(도 4d에 도시됨), 제1 유전체층(102)의 측벽(442)(도 4d에 도시됨), 기판(104)의 제1 부분(434)의 제2 측벽(440)(도 4d에 도시됨), 또는 기판(104)의 제2 부분(436)의 제2 측벽(444)(도 4d에 도시됨) 중 적어도 하나에 의해 규정된다. 제2 트렌치(406)의 다른 구조물 및 구성은 본 개시의 범위에 속한다.
일부 실시예에서, 제1 트렌치(404) 및 제2 트렌치(406)를 형성하도록, 제1 유전체층(102) 및 기판(104)이 예를 들어 포토레지스트(도시되지 않음)를 이용하여 패터닝된다. 포토레지스트는 제1 유전체층(102) 위에 형성된다. 포토레지스트는 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 포토레지스트는 감광성 물질을 포함하며, 여기서 포토레지스트의 용해도와 같은 특성은 빛의 영향을 받는다. 포토레지스트는 네거티브 포토레지스트 또는 포지티브 포토레지스트이다.
하나 이상의 에천트는 선택성을 가져서, 하나 이상의 에천트가 포토레지스트를 제거 또는 에칭하는 것보다 더 큰 속도로, 하나 이상의 에천트는 포토레지스트에 의해 노출되거나 덮이지 않은 하나 이상의 층을 제거하거나 에칭하도록 한다. 일부 실시예에서, 하나 이상의 층은 제1 유전체층(102) 및 기판(104)을 포함한다. 포토레지스트의 개구부는, 하나 이상의 에천트가 포토레지스트 아래의 하나 이상의 층에, 예를 들어 제1 트렌치(404) 또는 제2 트렌치(406) 중 적어도 하나와 같은 대응하는 개구부를 형성하도록 하고, 이에 의해 포토레지스트의 패턴을 포토레지스트 아래의 하나 이상의 층으로 전사한다. 패턴 전사 후에, 포토레지스트는 예를 들어 CMP, 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에 따르면, 포토레지스트는 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용하여 스트리핑되거나 세척되거나 중에 적어도 하나이다. 제1 유전체층(102) 및 기판(104)을 패터닝하는 단계 또는 제1 트렌치(404) 및 제2 트렌치(406)를 형성하는 단계 중 적어도 하나를 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
제1 트렌치(404) 및 제2 트렌치(406)를 형성하는 데 이용되는 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은, HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다. 제1 트렌치(404) 또는 제2 트렌치(406) 중 적어도 하나를 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
일부 실시예에 따르면, 제1 트렌치 및 제2 트렌치는 마스크층(도시되지 않음)을 이용하여 형성되며, 여기서 마스크층은 제1 유전체층(102) 위에 형성된다. 일부 실시예에서, 마스크층은 하드 마스크층이다. 마스크층은 산화물, 질화물, 금속 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 마스크층은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에 따르면, 마스크층은 예를 들어 포토레지스트(도시되지 않음)를 이용하여 패터닝되어, 패터닝된 마스크층(도시되지 않음)을 형성한다. 일부 실시예에서, 패터닝된 마스크층이 형성된 후에, 포토레지스트는 예를 들어 CMP, 에칭 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에 따르면, 포토레지스트는 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용하여 스트리핑되거나 세척되거나 중에 적어도 하나이다.
마스크층의 부분들을 제거하여 제1 유전체층(102)의 부분들을 노출시키고 패터닝된 마스크층을 형성하는 데 이용되는 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다.
일부 실시예에서, 제1 트렌치(404) 및 제2 트렌치(406)를 형성하도록 에칭 공정이 수행되는데, 여기서 패터닝된 마스크층의 개구부들은 에칭 공정 중에 가해지는 하나 이상의 에천트가 제1 유전체층(102) 및 기판(104)의 부분들을 제거할 수 있도록 하는 반면, 패터닝된 마스크층은 패터닝된 마스크층에 의해 덮인 제1 유전체층(102)의 부분들을 보호하거나 차폐한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다. 일부 실시예에서, 제1 트렌치(404) 및 제2 트렌치(406)가 형성된 후에, 패터닝된 마스크층이 예를 들어 CMP, 에칭 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 제1 트렌치(404) 또는 제2 트렌치(406) 중 적어도 하나를 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
도 5a, 도 5b, 도 5c, 도 5d 및 도 5e는 일부 실시예에 따라 제1 유전체층(102) 위에 형성된 제2 유전체층(502)을 도시한다. 일부 실시예에서, 제2 유전체층(502)은 제1 유전체층(102) 및 기판(104) 위에 놓인다. 제2 유전체층(502)은 실리콘, 질화물, SiO2와 같은 산화물, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 제2 유전체층(502)은, PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제2 유전체층(502)은 약 20,000 옹스트롬과 약 60,000 옹스트롬 사이의 두께(538)를 갖는다. 두께(538)의 다른 값은 본 개시의 범위에 속한다.
일부 실시예에서, 제2 유전체층(502)은 제1 유전체층(102)의 상단 표면과 직접 접촉한다. 제2 유전체층(502)은 예를 들어 상이한 물질 조성을 갖는 것과 같이 제1 유전체층(102)과는 상이하여, 계면이 제2 유전체층(502)과 제1 유전체층(102) 사이에 규정되도록 한다. 일부 실시예에서, 제2 유전체층(502)은 제1 유전체층(102)과는 상이한 물질 조성을 갖지 않는다. 그럼에도 불구하고, 제2 유전체층(502)과 제1 유전체층(102)은 예컨대 분리된, 상이한 층이기 때문에, 계면이 제2 유전체층(502)과 제1 유전체층(102) 사이에 규정된다. 일부 실시예에서, 제2 유전체층(502)은 제1 유전체층(102)의 상단 표면과 간접 접촉하고, 여기서 버퍼층과 같은 하나 이상의 층이 제2 유전체층(502)과 제1 유전체층(102) 사이에 있다.
제2 유전체층(502)은, 도파관(302) 위에 놓이거나, 도파관(302)의 측벽 또는 상단 표면 중 적어도 하나와 직접 접촉하거나, 도파관(302)의 상단 표면과 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이 제2 유전체층(502)과 도파관(302) 사이에 있다.
제1 유전체 구조물(504)을 형성하도록 예를 들어 제1 유전체 물질로 제1 트렌치(404)를 충전함으로써, 제1 유전체 구조물(504)이 제1 트렌치(404) 내에 형성된다. 일부 실시예에서, 제2 유전체층(502)이 제1 트렌치(404) 내에 형성되어, 제1 유전체 구조물(504)을 형성한다. 제1 유전체 구조물(504)은 제1 트렌치(404) 내의 제2 유전체층(502)의 일부이거나 제1 트렌치(404)를 충전하는 제2 유전체층(502)의 일부이거나 중에 적어도 하나이다.
제1 유전체 구조물(504)의 제1 측벽(508)(도 5b에 도시됨)은 기판(104)의 제1 부분(434)의 제1 측벽(428) 또는 제1 유전체층(102)의 측벽(426) 중 적어도 하나에 인접하다. 제1 유전체 구조물(504)의 제1 측벽(508)은, 기판(104)의 제1 부분(434)의 제1 측벽(428) 또는 제1 유전체층(102)의 측벽(426) 중 적어도 하나와 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제1 유전체 구조물(504)의 제1 측벽(508)과 기판(104)의 제1 부분(434)의 제1 측벽(428) 또는 제1 유전체층(102)의 측벽(426) 중 적어도 하나 사이에 있다.
제1 유전체 구조물(504)의 제2 측벽(510)(도 5b에 도시됨)은 기판(104)의 제2 부분(436)의 제1 측벽(432) 또는 제1 유전체층(102)의 측벽(430) 중 적어도 하나에 인접하다. 제1 유전체 구조물(504)의 제2 측벽(510)은, 기판(104)의 제2 부분(436)의 제1 측벽(432) 또는 제1 유전체층(102)의 측벽(430) 중 적어도 하나와 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제1 유전체 구조물(504)의 제2 측벽(510)과 기판(104)의 제2 부분(436)의 제1 측벽(432) 또는 제1 유전체층(102)의 측벽(430) 중 적어도 하나 사이에 있다.
일부 실시예에서, 제1 유전체 구조물(504)의 제1 측벽(508)과 제1 유전체 구조물(504)의 제2 측벽(510) 사이의 거리(540)(도 5b에 도시됨)는 약 5,000 옹스트롬과 약 30,000 옹스트롬 사이이다. 거리(540)의 다른 값은 본 개시의 범위에 속한다.
제1 유전체 구조물(504)의 제3 측벽(514)(도 5c에 도시됨)은 기판(104)의 측벽(412) 또는 제1 유전체층(102)의 측벽(410) 중 적어도 하나에 인접하다. 제1 유전체 구조물(504)의 제3 측벽(514)은, 기판(104)의 측벽(412) 또는 제1 유전체층(102)의 측벽(410) 중 적어도 하나와 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제1 유전체 구조물(504)의 제3 측벽(514)과 기판(104)의 측벽(412) 또는 제1 유전체층(102)의 측벽(410) 중 적어도 하나 사이에 있다.
제1 유전체 구조물(504)의 제4 측벽(512)(도 5c에 도시됨)은 기판(104)의 제3 부분(402)의 제1 측벽(416) 또는 제1 유전체층(102)의 제1 부분(408)의 제1 측벽(414) 중 적어도 하나에 인접하다. 제1 유전체 구조물(504)의 제4 측벽(512)은, 기판(104)의 제3 부분(402)의 제1 측벽(416) 또는 제1 유전체층(102)의 제1 부분(408)의 제1 측벽(414) 중 적어도 하나와 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제1 유전체 구조물(504)의 제4 측벽(512)과 기판(104)의 제3 부분(402)의 제1 측벽(416) 또는 제1 유전체층(102)의 제1 부분(408)의 제1 측벽(414) 중 적어도 하나 사이에 있다.
일부 실시예에서, 제1 유전체층(102)의 상단 표면과 제1 유전체 구조물(504)의 하단 표면 사이의 거리(526)(도 5c에 도시됨)는 약 30,000 옹스트롬과 약 90,000 옹스트롬 사이이다. 거리(526)의 다른 값은 본 개시의 범위에 속한다. 일부 실시예에서, 기판(104)의 상단 표면과 제1 유전체 구조물(504)의 하단 표면 사이의 거리(528)(도 5c에 도시됨)는 약 20,000 옹스트롬과 약 70,000 옹스트롬 사이이다. 거리(528)의 다른 값은 본 개시의 범위에 속한다. 일부 실시예에서, 제1 유전체 구조물(504)의 제3 측벽(514)과 제1 유전체 구조물(504)의 제4 측벽(512) 사이의 거리(530)(도 5c에 도시됨)는 약 70,000 옹스트롬과 약 150,000 옹스트롬 사이이다. 거리(530)의 다른 값은 본 개시의 범위에 속한다.
제2 유전체 구조물(506)을 형성하도록 예를 들어, 제2 유전체 물질로 제2 트렌치(406)를 충전함으로써, 제2 유전체 구조물(506)이 제2 트렌치(406) 내에 형성된다. 일부 실시예에서, 제2 유전체층(502)이 제2 트렌치(406) 내에 형성되어 제2 유전체 구조물(506)이 형성된다. 제2 유전체 구조물(506)은 제2 트렌치(406) 내의 제2 유전체층(502)의 일부 또는 제2 트렌치(406)를 충전하는 제2 유전체층(502)의 일부 중 적어도 하나이다.
제2 유전체 구조물(506)의 제1 측벽(520)(도 5e에 도시됨)은 기판(104)의 제1 부분(434)의 제2 측벽(440) 또는 제1 유전체층(102)의 측벽(438) 중 적어도 하나에 인접하다. 제2 유전체 구조물(506)의 제1 측벽(520)은, 기판(104)의 제1 부분(434)의 제2 측벽(440) 또는 제1 유전체층(102)의 측벽(438) 중 적어도 하나와 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제2 유전체 구조물(506)의 제1 측벽(520)과 기판(104)의 제1 부분(434)의 제2 측벽(440) 또는 제1 유전체층(102)의 측벽(438) 중 적어도 하나 사이에 있다.
제2 유전체 구조물(506)의 제2 측벽(522)(도 5e에 도시됨)은 기판(104)의 제2 부분(436)의 제2 측벽(444) 또는 제1 유전체층(102)의 측벽(442) 중 적어도 하나에 인접하다. 제2 유전체 구조물(506)의 제2 측벽(522)은, 기판(104)의 제2 부분(436)의 제2 측벽(444) 또는 제1 유전체층(102)의 측벽(442) 중 적어도 하나와 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제2 유전체 구조물(506)의 제2 측벽(522)과 기판(104)의 제2 부분(436)의 제2 측벽(444) 또는 제1 유전체층(102)의 측벽(442) 중 적어도 하나 사이에 있다.
일부 실시예에서, 제2 유전체 구조물(506)의 제1 측벽(520)과 제2 유전체 구조물(506)의 제2 측벽(522) 사이의 거리(542)(도 5e에 도시됨)는 약 5,000 옹스트롬과 약 30,000 옹스트롬 사이이다. 거리(542)는 거리(540)와 대략 동일하거나, 거리(542)는 거리(540)와는 상이하다. 거리(542)의 다른 값은 본 개시의 범위에 속한다.
제2 유전체 구조물(506)의 제3 측벽(518)(도 5c에 도시됨)은 기판(104)의 제3 부분(402)의 제2 측벽(420) 또는 제1 유전체층(102)의 제1 부분(408)의 제2 측벽(418) 중 적어도 하나에 인접하다. 제2 유전체 구조물(506)의 제3 측벽(518)은, 기판(104)의 제3 부분(402)의 제2 측벽(420) 또는 제1 유전체층(102)의 제1 부분(408)의 제2 측벽(418) 중 적어도 하나와 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제2 유전체 구조물(506)의 제3 측벽(518)과 기판(104)의 제3 부분(402)의 제2 측벽(420) 또는 제1 유전체층(102)의 제1 부분(408)의 제2 측벽(418) 중 적어도 하나 사이에 있다.
제2 유전체 구조물(506)의 제4 측벽(516)(도 5c에 도시됨)은 기판(104)의 측벽(424) 또는 제1 유전체층(102)의 측벽(422) 중 적어도 하나에 인접하다. 제2 유전체 구조물(506)의 제4 측벽(516)은, 기판(104)의 측벽(424) 또는 제1 유전체층(102)의 측벽(422) 중 적어도 하나와 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제2 유전체 구조물(506)의 제4 측벽(516)과 기판(104)의 측벽(424) 또는 제1 유전체층(102)의 측벽(422) 중 적어도 하나 사이에 있다.
일부 실시예에서, 제1 유전체층(102)의 상단 표면과 제2 유전체 구조물(506)의 하단 표면 사이의 거리(536)(도 5c에 도시됨)는 약 30,000 옹스트롬과 약 90,000 옹스트롬 사이이다. 거리(536)는 거리(526)와 대략 동일하거나, 거리(536)는 거리(526)와는 상이하다. 거리(536)의 다른 값은 본 개시의 범위에 속한다. 일부 실시예에서, 기판(104)의 상단 표면과 제2 유전체 구조물(506)의 하단 표면 사이의 거리(534)(도 5c에 도시됨)는 약 20,000 옹스트롬과 약 70,000 옹스트롬 사이이다. 거리(534)는 거리(528)와 대략 동일하거나, 거리(534)는 거리(528)와는 상이하다. 거리(534)의 다른 값은 본 개시의 범위에 속한다. 일부 실시예에서, 제2 유전체 구조물(506)의 제3 측벽(518)과 제2 유전체 구조물(506)의 제4 측벽(516) 사이의 거리(532)(도 5c에 도시됨)는 약 70,000 옹스트롬과 약 150,000 옹스트롬 사이이다. 거리(532)는 거리(530)와 대략 동일하거나, 거리(532)는 거리(530)와는 상이하다. 거리(532)의 다른 값은 본 개시의 범위에 속한다.
도파관(302)은, 제1 유전체 구조물(504)과 제2 유전체 구조물(506) 사이에 있거나, 제1 유전체 구조물(504)과 제2 유전체 구조물(506) 위에 있거나, 제1 유전체 구조물(504)과 제2 유전체 구조물(506) 사이에서 기판(104)의 제3 부분(402) 위에 놓이거나 중에 적어도 하나이다. 도파관(302)의 일부는, 제1 유전체 구조물(504)의 제1 측벽(508) 또는 제2 유전체 구조물(506)의 제1 측벽(520) 중 적어도 하나로부터 멀어지는 방향(313)으로 연장된다. 예를 들어 도파관(302)의 제1 부분(310)(도 3a)을 포함하는 도파관(302)의 일부는, 제1 유전체 구조물(504)의 제2 측벽(510) 또는 제2 유전체 구조물(506)의 제2 측벽(522) 중 적어도 하나로부터 멀어지는 방향(312)으로 연장된다.
도 6a, 도 6b 및 도 6c는, 일부 실시예에 따라, 기판(104) 위의, 제1 유전체층(102)의 일부 및 제2 유전체층(502)의 일부를 포함하는 제3 유전체 구조물(602)의 형성을 도시한다. 도파관(302)의 일부는 제3 유전체 구조물(602) 내에 있다. 일부 실시예에서, 제3 유전체 구조물(602)의 하단 표면과 제3 유전체 구조물(602)의 상단 표면 사이의 거리(604)(도 6b에 도시됨)는 약 30,000 옹스트롬과 약 90,000 옹스트롬 사이이다. 거리(604)의 다른 값은 본 개시의 범위에 속한다. 일부 실시예에서, 제3 유전체 구조물(602)의 하단 표면이 제1 유전체층(102)의 하단 표면에 대응하거나, 제3 유전체 구조물(602)의 상단 표면이 제2 유전체층(502)의 상단 표면에 대응하거나 중에 적어도 하나이다. 일부 실시예에서, 제3 유전체 구조물(602)의 제1 측(608)과 제3 유전체 구조물(602)의 제2 측(610) 사이의 거리(606)(도 6c에 도시됨)는 약 20,000 옹스트롬과 약 100,000 옹스트롬 사이이다. 거리(606)의 다른 값은 본 개시의 범위에 속한다.
예를 들어 포토레지스트(도시되지 않음)를 이용하여 제1 유전체층(102) 및 제2 유전체층(502)을 패터닝함으로써, 제1 유전체층(102) 및 제2 유전체층(502)의 하나 이상의 부분이 제거되어, 제3 유전체 구조물(602)을 형성하거나, 제3 유전체 구조물(602)의 제1 측(608) 및 제2 측(610)을 노출시키거나 중에 적어도 하나가 되도록 한다. 포토레지스트는 제2 유전체층(502) 위에 형성된다. 포토레지스트는 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 포토레지스트는 감광성 물질을 포함하며, 여기서 포토레지스트의 용해도와 같은 특성은 빛의 영향을 받는다. 포토레지스트는 네거티브 포토레지스트 또는 포지티브 포토레지스트이다.
하나 이상의 에천트는 선택성을 가져서, 하나 이상의 에천트가 포토레지스트를 제거 또는 에칭하는 것보다 더 큰 속도로 하나 이상의 에천트가 포토레지스트에 의해 노출되거나 덮이지 않은 하나 이상의 층을 제거하거나 에칭하도록 한다. 일부 실시예에서, 하나 이상의 층은 제2 유전체층(502) 및 제1 유전체층(102)을 포함한다. 포토레지스트의 개구부는, 하나 이상의 에천트가 포토레지스트 아래의 하나 이상의 층에, 예를 들어 제3 유전체 구조물(602)의 제1 측(608)에 인접한 개구부 및 제3 유전체 구조물(602)의 제2 측(610)에 인접한 개구부와 같은 대응하는 개구부를 형성하도록 하고, 이에 의해 포토레지스트의 패턴을 포토레지스트 아래의 하나 이상의 층으로 전사한다. 패턴 전사 후에, 포토레지스트는 예를 들어 CMP, 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에 따르면, 포토레지스트는 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 하나 이상을 이용하여 스트리핑되거나 세척되거나 중에 적어도 하나이다.
제3 유전체 구조물(602)을 형성하는 데 이용되는 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다. 제3 유전체 구조물(602)을 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
도 7a, 도 7b, 도 7c, 도 7d, 도 7e 및 도 7f는, 일부 실시예에 따른 제3 유전체 구조물(602)과 기판(104) 사이의 보이드(702)의 형성을 도시한다. 기판(104)의 제2 부분(436)(도 4b, 도 4d, 도 5b, 도 5e에 도시됨)이 제거되어, 제3 유전체 구조물(602)의 하단 표면을 노출시키거나, 기판(104)의 표면(708)을 노출시키거나, 보이드(702)를 생성하거나 중에 적어도 하나가 되도록 한다. 일부 실시예에서, 기판(104)의 제2 부분(436)이 에칭 공정을 이용하여 제거되어 보이드(702)를 생성한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다. 보이드(702)를 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
일부 실시예에서, 제3 유전체 구조물(602)의 하단 표면과 기판(104)의 표면(708) 사이의 거리(706)(도 7b에 도시됨)는 약 20,000 옹스트롬과 약 70,000 옹스트롬 사이이다. 거리(706)는 기판(104)의 상단 표면과 제1 유전체 구조물(504)의 하단 표면 사이의 거리(528)(도 5c에 도시됨) 또는 기판(104)의 상단 표면과 제2 유전체 구조물(506)의 하단 표면 사이의 거리(534)(도 5c에 도시됨) 중 적어도 하나와 대략 동일하거나, 거리(706)는 거리(528) 또는 거리(534) 중 적어도 하나와 상이하다. 거리(706)의 다른 값은 본 개시의 범위에 속한다.
기판(104)의 제2 부분(436)이 예를 들어 에칭에 의해 제거되어 보이드(702)를 생성할 때, 제1 유전체 구조물(504) 또는 제2 유전체 구조물(506) 중 적어도 하나가 기판(104)의 제1 부분(434)(도 4b, 도 4d, 도 5b, 도 5e에 도시됨)의 제거를 억제한다.
일부 실시예에서, 보이드(702)는, 제1 유전체 구조물(504)의 제2 측벽(510)(도 7b에 도시됨) 또는 제2 유전체 구조물(506)의 제2 측벽(522)(도 7e에 도시됨) 중 적어도 하나에 의해 규정된다. 일부 실시예에서, 기판(104)의 제2 부분(436)이 제거될 때, 제1 유전체 구조물(504)의 일부 또는 제2 유전체 구조물(506)의 일부 중 적어도 하나가 제거된다. 하나 이상의 에천트는, 하나 이상의 에천트가 제1 유전체 구조물(504) 또는 제2 유전체 구조물(506) 중 적어도 하나를 제거하거나 에칭하는 것보다 더 큰 속도로 기판(104)의 부분들을 제거하거나 에칭한다.
일부 실시예에서, 보이드(702)는 제1 유전체 구조물(504)과 제2 유전체 구조물(506) 사이의 기판(104)의 제3 부분(402)의 제3 측벽(704)(도 7d에 도시됨)에 의해 규정된다.
도 8a, 도 8b, 도 8c, 도 8d, 도 8e 및 도 8f는 기판(104)의 제3 부분(402)의 일부(403)(도 7d)가 제거되는 일부 실시예에 따른 반도체 디바이스(100)를 도시한다. 일부 실시예에서, 기판(104)의 제2 부분(436)이 제거될 때, 기판(104)의 제3 부분(402)의 일부(403)가 제거된다. 기판(104)의 제2 부분(436)을 제거하는 데 이용되는 에칭 공정은 기판(104)의 제3 부분(402)의 일부(403)를 제거한다. 제3 부분(402)의 일부(403)의 제거는, 제1 유전체 구조물(504)과 제2 유전체 구조물(506) 사이에 제2 보이드(802)(도 8d 및 도 8f에 도시됨)를 생성한다. 일부 실시예에서, 도파관(302)은 제2 보이드(802) 위에 놓인다. 일부 실시예에서, 제2 보이드(802)는 적어도 제1 유전체 구조물(504)의 제4 측벽(512), 제2 유전체 구조물(506)의 제3 측벽(518), 및 기판(104)의 제3 부분(402)의 제3 측벽(704)에 의해 규정되며, 기판(104)의 제2 부분(436)이 제거될 때 기판(104)의 제3 부분(402)의 제3 측벽(704)은 뒤로 이동되었거나, 리세싱되었거나, 도 8d의 페이지 상에서 오른쪽에서 왼쪽으로 이동되었다. 제2 보이드(802)를 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
일부 실시예에서, 광신호가 도파관(302) 중 적어도 일부를 통해 전파된다. 도파관(302)은, 도파관(302)의 굴절률보다 더 작은 굴절률을 갖는, 예를 들어 제1 유전체층(102) 또는 제2 유전체층(502) 중 적어도 하나의 부분들과 같은, 물질에 의해 둘러싸인다. 제1 유전체층(102) 또는 제2 유전체층(502) 중 적어도 하나가 SiO2를 포함하는 경우, 도파관(302)을 둘러싸는 물질의 굴절률은 약 1.4와 약 1.6 사이이다. 도파관(302)을 둘러싸는 물질의 다른 굴절률은 본 개시의 범위에 속한다. 도파관(302)이 실리콘 도파관인 경우, 도파관(302)의 굴절률은 약 3.3과 약 3.7 사이이다. 도파관(302)의 다른 굴절률은 본 개시의 범위에 속한다. 도파관(302) 또는 도파관(302)을 둘러싸는 물질 중 적어도 하나는 도파관(302) 내로 또는 도파관(302)을 통해 광신호를 안내하도록 구성된다. 도파관(302)을 둘러싸는 물질의 굴절률이 도파관(302)의 굴절률보다 더 작으므로, 광신호 중 적어도 일부는 도파관(302)을 둘러싸는 물질에 의해 반사되어, 광신호가 도파관(302) 내에 남거나, 도파관(302)으로부터 빠져나가는 것이 억제되거나 중에 적어도 하나가 되어, 광신호가 도파관(302)을 통해 전파되도록 한다. 광신호는 방향(312) 또는 방향(312)과는 상이한 방향, 예를 들어 반대 방향 중에 적어도 하나로 전파된다.
일부 실시예에서, 제3 유전체 구조물(602)은, 광섬유, 반도체 디바이스 또는 다른 구성 요소 중 적어도 하나와 같은 구성 요소로 광신호를 전달하도록 구성된 커플러 구조물이다. 일부 실시예에서, 예를 들어 도파관(302)의 제1 부분(310)(도 3a에 도시됨)의 적어도 일부와 같이, 문턱 크기보다 더 작은 도파관(302)의 일부에 광신호가 도달한 결과, 광신호가 도파관(302)에서 구성 요소로 전달된다. 예를 들어 도파관(302)의 제1 부분(310)과 같은 도파관(302)이 방향(312)을 따라 크기가 감소하거나 테이퍼링되는 결과, 광신호가 도파관(302)에서 구성 요소로 전달된다. 예를 들어 도파관(302)의 제1 부분(310)의 단면적과 같이 도파관(302)의 단면적이 방향(312)을 따라 감소하는 결과, 광신호가 도파관(302)에서 구성 요소로 전달된다.
제3 유전체 구조물(602)과 기판(104) 사이에 배치된 보이드(702)는, 예를 들어 보이드 내의 하나 이상의 가스로부터의, 예를 들어 보이드의 굴절률로 인해, 광신호가 제3 유전체 구조물(602) 외부로 또는 기판(104) 내로 누출되는 것 중 적어도 하나를 억제한다. 반도체 디바이스(100)에 제1 유전체 구조물(504) 또는 제2 유전체 구조물(506) 중 적어도 하나를 구현함으로써, 보이드(702)를 생성하도록 기판(104)의 제2 부분(436)(도 4b, 4d, 5b, 5e에 도시됨)이 제거될 때, 기판(104)의 제1 부분(434)의 제거를 억제하는 제1 유전체 구조물(504) 또는 제2 유전체 구조물(506) 중 적어도 하나로 인해, 보이드(702)의 길이(710)(도 7e에 도시됨)는 제1 문턱 길이를 초과하지 않는다. 길이(710)가 제1 문턱 길이를 초과하면, 제3 유전체 구조물(602)에 대한 구조적 지지가 불충분하여, 제3 유전체 구조물(602)이 기판(104)을 향해 파열되거나 굽혀지거나 중에 적어도 하나가 되도록 한다. 제3 유전체 구조물(602)의 이러한 편향은, 적어도 제3 유전체 구조물(602)과 구성 요소의 오정렬로 인해, 도파관(302)에서 구성 요소로 전달되는 광신호의 감소를 야기한다. 반도체 디바이스(100)에 제1 유전체 구조물(504) 또는 제2 유전체 구조물(506) 중 적어도 하나를 구현함으로써, 보이드(702)의 길이(710)는 제2 문턱 길이보다 더 작지 않다. 길이(710)가 제2 문턱 길이보다 더 작지 않으면, 예를 들어 제3 유전체 구조물(602) 바로 아래에 기판(104)이 아니라 보이드를 가짐으로써, 기판(104) 내로의 광신호의 누출이 억제된다.
제1 유전체 구조물(504) 또는 제2 유전체 구조물(506) 중 적어도 하나를 구현하면, 제1 유전체 구조물(504) 또는 제2 유전체 구조물(506) 중 적어도 하나가 기판(104)의 제1 부분(434)의 제거를 억제하기 때문에, 기판(104)의 제2 부분(436)(도 4b, 도 4d, 도 5b, 도 5e에 도시됨)의 제거를 보다 정확하게 제어할 수 있다. 제1 유전체 구조물(504) 또는 제2 유전체 구조물(506) 중 적어도 하나를 구현하면, 기판(104)의 제2 부분(436)의 제거를 제어하여, 보이드(702)의 길이(710)가 제1 문턱 길이를 초과하지 않거나 제2 문턱 길이보다 더 작지 않거나 중에 적어도 하나일 수 있도록 하고, 이에 의해 제3 유전체 구조물(602)과 구성 요소의 정렬이 촉진되고 기판으로의 광신호의 누출이 억제된다.
도 9a 내지 도 16f는 일부 실시예에 따른 다양한 제조 단계에서의 반도체 디바이스(900)를 도시한다. 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a 및 도 16a는 다양한 제조 단계에서의 반도체 디바이스(900)의 평면도를 도시한다. 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b 및 도 16b는 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a 및 도 16a의 선(B-B)을 따라 취한 반도체 디바이스(900)의 단면도를 각각 도시한다. 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c 및 도 16c는 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a 및 도 16a의 선(C-C)을 따라 취한 반도체 디바이스(900)의 단면도를 각각 도시한다. 도 9d, 도 10d, 도 15d 및 도 16d는 도 9a, 도 10a, 도 15a 및 도 16a의 선(D-D)을 따라 취한 반도체 디바이스(900)의 단면도를 각각 도시한다. 도 10e, 도 15e 및 도 16e는 도 10a, 도 15a 및 도 16a의 선(E-E)을 따라 취한 반도체 디바이스(900)의 단면도를 각각 도시한다. 도 15f 및 도 16f는 도 15a 및 도 16a의 선(F-F)을 따라 취한 반도체 디바이스(900)의 단면도를 각각 도시한다. 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c 및 도 16c에 도시된 도면은 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b 및 도 16b에 도시된 도면에 대해 각각 90도이다. 도 9c, 도 10c, 도 15c 및 도 16c는 도 9d, 도 10d, 도 15d 및 도 16d에 도시된 도면에 대해 각각 90도이다. 도 10c, 도 15c 및 도 16c는 도 10e, 도 15e 및 도 16e에 도시된 도면에 대해 각각 90도이다. 도 15f 및 도 16f에 도시된 도면은 도 15b 및 도 16b에 도시된 도면에 대해 각각 90도이다.
일부 실시예에서, 반도체 디바이스(900)는, 트랜시버와 같은 통신 디바이스, 실리콘-계 포토닉 IC와 같은 포토닉 디바이스 또는 상이한 유형의 디바이스 중 적어도 하나를 포함한다. 반도체 디바이스(900)는 광통신 또는 광신호의 전파 중 적어도 하나를 위해 구성된다. 반도체 디바이스(900)의 다른 구조물 및 구성은 본 개시의 범위에 속한다.
도 9a, 도 9b, 도 9c, 및 도 9d는 일부 실시예에 따른 반도체 디바이스(900)를 도시한다. 일부 실시예에서, 반도체 디바이스(900)는 기판(902)을 포함한다. 기판(902)은 에피택셜층, SOI 구조물, 웨이퍼, 또는 웨이퍼로부터 형성된 다이 중 적어도 하나를 포함한다. 기판(902)의 다른 구조물 및 구성은 본 개시의 범위에 속한다. 기판(902)은, 실리콘, 게르마늄, 탄화물, 비화물, 갈륨, 비소, 인화물, 인듐, 안티몬화물, SiGe, SiC, GaAs, GaN, GaP, InGaP, InP, InAs, InSb, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 또는 기타 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따르면, 기판(902)은 단결정 실리콘, <100>의 결정학적 배향을 갖는 결정질 실리콘, <110>의 결정학적 배향을 갖는 결정질 실리콘, 또는 다른 적합한 물질을 포함한다. 일부 실시예에서, 기판(902)은 적어도 하나의 도핑 영역을 포함한다.
제1 트렌치(904) 및 제2 트렌치(906)는, 예를 들어 기판(902)의 부분들을 제거함으로써, 일부 실시예에 따라 기판(902) 내에 형성된다. 기판(902)의 제1 부분(908)(도 9b 및 도 9d에 도시됨)은 제1 트렌치(904)의 제1 측 및 제2 트렌치(906)의 제1 측에 인접하다. 기판(902)의 제2 부분(910)(도 9b 및 도 9d에 도시됨)은 제1 트렌치(904)의 제2 측 및 제2 트렌치(906)의 제2 측에 인접하다.
일부 실시예에서, 기판(902)의 제3 부분(912)(도 9c에 도시됨)은 제1 트렌치(904)와 제2 트렌치(906) 사이에 있다. 제1 트렌치(904)는, 기판(902)의 제3 부분(912)의 제1 측벽(916)(도 9c에 도시됨), 기판(902)의 측벽(914)(도 9c에 도시됨), 기판(902)의 제1 부분(908)의 제1 측벽(924)(도 9b에 도시됨), 또는 기판(902)의 제2 부분(910)의 제1 측벽(926)(도 9b에 도시됨) 중 적어도 하나에 의해 규정된다. 제1 트렌치(904)의 다른 구조물 및 구성은 본 개시의 범위에 속한다.
제2 트렌치(906)는, 기판(902)의 제3 부분(912)의 제2 측벽(920)(도 9c에 도시됨), 기판(902)의 측벽(922)(도 9c에 도시됨), 기판(902)의 제1 부분(908)의 제2 측벽(928)(도 9d에 도시됨), 또는 기판(902)의 제2 부분(910)의 제2 측벽(930)(도 9d에 도시됨) 중 적어도 하나에 의해 규정된다. 제2 트렌치(906)의 다른 구조물 및 구성은 본 개시의 범위에 속한다.
일부 실시예에서, 기판(902)은 예를 들어 포토레지스트(도시되지 않음)를 이용하여 패터닝되어 제1 트렌치(904) 및 제2 트렌치(906)를 형성한다. 포토레지스트는 기판(902) 위에 형성된다. 포토레지스트는 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 포토레지스트는 감광성 물질을 포함하며, 여기서 포토레지스트의 용해도와 같은 특성은 빛의 영향을 받는다. 포토레지스트는 네거티브 포토레지스트 또는 포지티브 포토레지스트이다.
하나 이상의 에천트는 선택성을 가져서, 하나 이상의 에천트가 포토레지스트를 제거 또는 에칭하는 것보다 더 큰 속도로 하나 이상의 에천트가 포토레지스트에 의해 노출되거나 덮이지 않은 하나 이상의 층을 제거하거나 에칭하도록 한다. 일부 실시예에서, 하나 이상의 층은 기판(902)을 포함한다. 포토레지스트의 개구부는, 하나 이상의 에천트가 포토레지스트 아래의 하나 이상의 층에, 예를 들어 제1 트렌치(904) 또는 제2 트렌치(906) 중 적어도 하나와 같은 대응하는 개구부를 형성하도록 하고, 이에 의해 포토레지스트의 패턴을 포토레지스트 아래의 하나 이상의 층으로 전사한다. 패턴 전사 후에, 포토레지스트는 예를 들어 CMP, 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에 따르면, 포토레지스트는 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용하여 스트리핑되거나 세척되거나 중에 적어도 하나이다.
제1 트렌치(904) 및 제2 트렌치(906)를 형성하는 데 이용되는 에칭 공정은, 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다. 제1 트렌치(904) 또는 제2 트렌치(906) 중 적어도 하나를 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
일부 실시예에 따르면, 제1 트렌치 및 제2 트렌치는 마스크층(도시되지 않음)을 이용하여 형성되며, 여기서 마스크층은 기판(902) 위에 형성된다. 일부 실시예에서, 마스크층은 하드 마스크층이다. 마스크층은 산화물, 질화물, 금속 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 마스크층은 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에 따르면, 마스크층은 예를 들어 포토레지스트(도시되지 않음)를 이용하여 패터닝되어, 패터닝된 마스크층(도시되지 않음)을 형성한다. 일부 실시예에서, 패터닝된 마스크층이 형성된 후에, 포토레지스트는 예를 들어 CMP, 에칭 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에 따르면, 포토레지스트는 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 하나 이상을 이용하여 스트리핑되거나 세척되거나 중에 적어도 하나이다.
마스크층의 부분들을 제거하여 기판(902)의 부분들을 노출시키고 패터닝된 마스크층을 형성하는 데 이용되는 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다.
일부 실시예에서, 제1 트렌치(904) 및 제2 트렌치(906)를 형성하도록 에칭 공정이 수행되는데, 여기서 패터닝된 마스크층의 개구부들은, 에칭 공정 중에 가해지는 하나 이상의 에천트가 기판(902)의 부분들을 제거할 수 있도록 하는 반면, 패터닝된 마스크층은 패터닝된 마스크층에 의해 덮인 기판(902)의 부분들을 보호하거나 차폐한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다. 일부 실시예에서, 제1 트렌치(904) 및 제2 트렌치(906)가 형성된 후에, 패터닝된 마스크층이 예를 들어 CMP, 에칭 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 제1 트렌치(904) 또는 제2 트렌치(906) 중 적어도 하나를 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
도 10a, 도 10b, 도 10c, 도 10d 및 도 10e는 일부 실시예에 따라 기판(902) 위에 형성된 제1 유전체층(1002)을 도시한다. 제1 유전체층(1002)은, 기판(902) 위에 놓이거나, 기판(902)의 상단 표면과 직접 접촉하거나, 기판(902)의 상단 표면과 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층은 제1 유전체층(1002)과 기판(902) 사이에 있다.
제1 유전체층(1002)은, 실리콘, 질화물, SiO2와 같은 산화물, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에서, 제1 유전체층(1002)은 BOX이다. 제1 유전체층(1002)의 다른 구조물 및 구성은 본 개시의 범위에 속한다. 제1 유전체층(1002)은, PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제1 유전체층(1002)은 약 10,000 옹스트롬과 약 30,000 옹스트롬 사이의 두께(1008)를 갖는다. 두께(1008)의 다른 값은 본 개시의 범위에 속한다.
일부 실시예에서, 제1 유전체 구조물(1004)을 형성하도록 예를 들어 제1 유전체 물질로 제1 트렌치(904)를 충전함으로써, 제1 유전체 구조물(1004)이 제1 트렌치(904) 내에 형성된다. 일부 실시예에서, 제1 유전체 구조물(1004)을 형성하도록 제1 유전체층(1002)이 제1 트렌치(904) 내에 형성된다. 제1 유전체 구조물(1004)은 제1 트렌치(904) 내의 제1 유전체층(1002)의 일부 또는 제1 트렌치(904)를 충전하는 제1 유전체층(1002)의 일부 중 적어도 하나이다.
제1 유전체 구조물(1004)의 제1 측벽(1010)(도 10b에 도시됨)은 기판(902)의 제1 부분(908)의 제1 측벽(924)에 인접하다. 제1 유전체 구조물(1004)의 제1 측벽(1010)은, 기판(902)의 제1 부분(908)의 제1 측벽(924)과 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제1 유전체 구조물(1004)의 제1 측벽(1010)과 기판(902)의 제1 부분(908)의 제1 측벽(924) 사이에 있다.
제1 유전체 구조물(1004)의 제2 측벽(1012)(도 10b에 도시됨)은 기판(902)의 제2 부분(910)의 제1 측벽(926)에 인접하다. 제1 유전체 구조물(1004)의 제2 측벽(1012)은, 기판(902)의 제2 부분(910)의 제1 측벽(926)과 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제1 유전체 구조물(1004)의 제2 측벽(1012)과 기판(902)의 제2 부분(910)의 제1 측벽(926) 사이에 있다.
일부 실시예에서, 제1 유전체 구조물(1004)의 제1 측벽(1010)과 제1 유전체 구조물(1004)의 제2 측벽(1012) 사이의 거리(1014)(도 10b에 도시됨)는 약 5,000 옹스트롬과 약 30,000 옹스트롬 사이이다. 거리(1014)의 다른 값은 본 개시의 범위에 속한다.
제1 유전체 구조물(1004)의 제3 측벽(1018)(도 10c에 도시됨)은 기판(902)의 측벽(914)에 인접하다. 제1 유전체 구조물(1004)의 제3 측벽(1018)은, 기판(902)의 측벽(914)과 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제1 유전체 구조물(1004)의 제3 측벽(1018)과 기판(902)의 측벽(914) 사이에 있다.
제1 유전체 구조물(1004)의 제4 측벽(1016)(도 10c에 도시됨)은 기판(902)의 제3 부분(912)의 제1 측벽(916)에 인접하다. 제1 유전체 구조물(1004)의 제4 측벽(1016)은, 기판(902)의 제3 부분(912)의 제1 측벽(916)과 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제1 유전체 구조물(1004)의 제4 측벽(1016)과 기판(902)의 제3 부분(912)의 제1 측벽(916) 사이에 있다.
일부 실시예에서, 기판(902)의 상단 표면과 제1 유전체 구조물(1004)의 하단 표면 사이의 거리(1020)(도 10c에 도시됨)는 약 20,000 옹스트롬과 약 70,000 옹스트롬 사이이다. 거리(1020)의 다른 값은 본 개시의 범위에 속한다. 일부 실시예에서, 제1 유전체 구조물(1004)의 제3 측벽(1018)과 제1 유전체 구조물(1004)의 제4 측벽(1016) 사이의 거리(1022)(도 10c에 도시됨)는 약 70,000 옹스트롬과 약 150,000 옹스트롬 사이이다. 거리(1022)의 다른 값은 본 개시의 범위에 속한다.
예를 들어, 제2 트렌치(906)를 충전하여 제2 유전체 구조물(1006)을 형성함으로써, 제2 유전체 구조물(1006)이 제2 트렌치(906) 내에 형성된다. 일부 실시예에서, 제1 유전체층(1002)이 제2 트렌치(906) 내에 형성되어 제2 유전체 구조물(1006)이 형성된다. 제2 유전체 구조물(1006)은 제2 트렌치(906) 내의 제1 유전체층(1002)의 일부 또는 제2 트렌치(906)를 충전하는 제1 유전체층(1002)의 일부 중 적어도 하나이다.
제2 유전체 구조물(1006)의 제1 측벽(1024)(도 10e에 도시됨)은 기판(902)의 제1 부분(908)의 제2 측벽(928)에 인접하다. 제2 유전체 구조물(1006)의 제1 측벽(1024)은, 기판(902)의 제1 부분(908)의 제2 측벽(928)과 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제2 유전체 구조물(1006)의 제1 측벽(1024)과 기판(902)의 제1 부분(908)의 제2 측벽(928) 사이에 있다.
제2 유전체 구조물(1006)의 제2 측벽(1026)(도 10e에 도시됨)은 기판(902)의 제2 부분(910)의 제2 측벽(930)에 인접하다. 제2 유전체 구조물(1006)의 제2 측벽(1026)은, 기판(902)의 제2 부분(910)의 제2 측벽(930)과 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제2 유전체 구조물(1006)의 제2 측벽(1026)과 기판(902)의 제2 부분(910)의 제2 측벽(930) 사이에 있다.
일부 실시예에서, 제2 유전체 구조물(1006)의 제1 측벽(1024)과 제2 유전체 구조물(1006)의 제2 측벽(1026) 사이의 거리(1028)(도 10e에 도시됨)는 약 5,000 옹스트롬과 약 30,000 옹스트롬 사이이다. 거리(1028)는 거리(1014)와 대략 동일하거나, 거리(1028)는 거리(1014)와는 상이하다. 거리(1028)의 다른 값은 본 개시의 범위에 속한다.
제2 유전체 구조물(1006)의 제3 측벽(1032)(도 10c에 도시됨)은 기판(902)의 제3 부분(912)의 제2 측벽(920)에 인접하다. 제2 유전체 구조물(1006)의 제3 측벽(1032)은, 기판(902)의 제3 부분(912)의 제2 측벽(920)과 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제2 유전체 구조물(1006)의 제3 측벽(1032)과 기판(902)의 제3 부분(912)의 제2 측벽(920) 사이에 있다.
제2 유전체 구조물(1006)의 제4 측벽(1030)(도 10c에 도시됨)은 기판(902)의 측벽(922)에 인접하다. 제2 유전체 구조물(1006)의 제4 측벽(1030)은, 기판(902)의 측벽(922)과 정렬되거나, 직접 접촉하거나, 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이, 제2 유전체 구조물(1006)의 제4 측벽(1030)과 기판(902)의 측벽(922) 사이에 있다.
일부 실시예에서, 기판(902)의 상단 표면과 제2 유전체 구조물(1006)의 하단 표면 사이의 거리(1036)(도 10c에 도시됨)는 약 20,000 옹스트롬과 약 70,000 옹스트롬 사이이다. 거리(1036)는 거리(1020)와 대략 동일하거나, 거리(1036)는 거리(1020)와는 상이하다. 거리(1036)의 다른 값은 본 개시의 범위에 속한다. 일부 실시예에서, 제2 유전체 구조물(1006)의 제3 측벽(1032)과 제2 유전체 구조물(1006)의 제4 측벽(1030) 사이의 거리(1034)(도 10c에 도시됨)는 약 70,000 옹스트롬과 약 150,000 옹스트롬 사이이다. 거리(1034)는 거리(1022)와 대략 동일하거나, 거리(1034)는 거리(1022)와는 상이하다. 거리(1034)의 다른 값은 본 개시의 범위에 속한다.
도 11a, 도 11b 및 도 11c는 일부 실시예에 따라 제1 유전체층(1002) 위에 형성된 반도체층(1102)을 도시한다. 반도체층(1102)은, 제1 유전체층(1002) 위에 놓이거나, 제1 유전체층(1002)의 상단 표면과 직접 접촉하거나, 제1 유전체층(1002)의 상단 표면과 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이 반도체층(1102)과 제1 유전체층(1002) 사이에 있다. 반도체층(1102)은, 반도체 물질 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 일부 실시예에 따르면, 반도체층(1102)은 단결정 실리콘과 같은 실리콘, <100>의 결정학적 배향을 갖는 결정질 실리콘, <110>의 결정학적 배향을 갖는 결정질 실리콘, 또는 다른 적합한 물질을 포함한다. 반도체층(1102)의 다른 구조물 및 구성은 본 개시의 범위에 속한다. 일부 실시예에서, 반도체층(1102)은 약 2,000 옹스트롬과 약 4,000 옹스트롬 사이의 두께(1104)를 갖는다. 두께(1104)의 다른 값은 본 개시의 범위에 속한다.
도 12a, 도 12b 및 도 12c는 일부 실시예에 따라 제1 유전체층(1002) 위에 형성된 도파관(1202)을 도시한다. 일부 실시예에서, 반도체층(1102)은, 예를 들어 포토레지스트(도시되지 않음)를 이용하여 패터닝되어 도파관(1202)을 형성한다. 일부 실시예에서, 패터닝되기 전 또는 후 중 적어도 하나에, 반도체층(1102)은, 반도체층(1102)에 선택적으로 형성되는 피처부, 요소 등을 갖거나, 반도체층(1102)에 선택적으로 주입되는 도펀트들을 갖는 등과 같이 처리된다. 포토레지스트는 반도체층(1102) 위에 형성된다. 포토레지스트는 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 포토레지스트는 감광성 물질을 포함하며, 여기서 포토레지스트의 용해도와 같은 특성은 빛의 영향을 받는다. 포토레지스트는 네거티브 포토레지스트 또는 포지티브 포토레지스트이다.
하나 이상의 에천트는 선택성을 가져서, 하나 이상의 에천트가 포토레지스트를 제거 또는 에칭하는 것보다 더 큰 속도로 하나 이상의 에천트가 포토레지스트에 의해 노출되거나 덮이지 않은 하나 이상의 층을 제거하거나 에칭하도록 한다. 일부 실시예에서, 하나 이상의 층은 반도체층(1102)을 포함한다. 포토레지스트의 개구부는, 하나 이상의 에천트가 포토레지스트 아래의 하나 이상의 층에 대응하는 개구부를 형성하도록 하고, 이에 의해 포토레지스트의 패턴을 포토레지스트 아래의 하나 이상의 층으로 전사한다. 패턴 전사 후에, 포토레지스트는 예를 들어 CMP, 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에 따르면, 포토레지스트는 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 하나 이상을 이용하여 스트리핑되거나 세척되거나 중에 적어도 하나이다.
반도체층(1102)의 부분들을 제거하여 제1 유전체층(1002)의 부분들을 노출시키고 도파관(1202)을 형성하는 데 이용되는 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다. 도파관(1202)을 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
일부 실시예에서, 도파관(1202)은 약 2,000 옹스트롬과 약 4,000 옹스트롬 사이의 두께(1208)(도 12c에 도시됨)를 갖는다. 두께(1208)의 다른 값은 본 개시의 범위에 속한다. 일부 실시예에서, 도파관(1202)은 제1 테이퍼형 측벽(1204) 또는 제2 테이퍼형 측벽(1206) 중 적어도 하나를 갖는다. 도파관(1202)의 제1 테이퍼형 측벽(1204)은 제1 기울기를 갖는다. 도파관(1202)의 제2 테이퍼형 측벽(1206)은 제2 기울기를 갖는다. 일부 실시예에서, 제1 기울기는 제2 기울기에 대해 극성이 반대이다.
도파관(1202)의 적어도 일부는 방향(1212)으로 연장된다. 일부 실시예에서, 도파관(1202)의 단면적이 방향(1212)을 따라 감소하거나, 도파관(1202)의 제1 부분(1210)의 단면적이 방향(1212)을 따라 감소하거나 중에 적어도 하나이다. 도파관(1202)의 제1 부분(1210)은 도파관(1202)의 끝점(1205)을 포함하고, 여기서 도파관(1202)은 끝점을 지나 방향(1212)으로 연장되지 않는다.
일부 실시예에 따르면, 도파관(1202)의 제1 부분(1210)은 나이프-에지 테이퍼에 따라 측벽들을 갖도록 형성된다. 일부 실시예에서, 도파관(1202)의 제1 부분(1210)의 폭(1214)(도 12a에 도시됨)이 방향(1212)을 따라 감소하거나, 도파관(1202)의 제2 부분(1216)의 높이(1218)(도 12b에 도시됨)가 방향(1212)을 따라 감소하거나 중에 적어도 하나이다. 도파관(1202)의 제2 부분(1216)은, 도파관(1202)의 제1 부분(1210)의 일부이거나, 도파관(1202)의 제1 부분(1210)에 대응하거나 중에 적어도 하나이다. 제1 부분(1210), 제2 부분(1216), 폭(1214) 또는 높이(1218) 중 적어도 하나의 다른 값 및 구성은 본 개시의 범위에 속한다.
도파관(1202)은, 제1 유전체 구조물(1004)과 제2 유전체 구조물(1006) 사이에 있거나, 제1 유전체 구조물(1004)과 제2 유전체 구조물(1006) 사이에서 기판(902)의 제3 부분(912) 위에 놓이거나, 제1 유전체 구조물(1004)과 제2 유전체 구조물(1006) 위에 있거나 중에 적어도 하나이다. 도파관(1202)의 일부는, 제1 유전체 구조물(1004)의 제1 측벽(1010)(도 10b에 도시됨) 또는 제2 유전체 구조물(1006)의 제1 측벽(1024)(도 10e에 도시됨) 중 적어도 하나로부터 멀어지는 방향(1213)으로 연장된다. 도파관(1202)의 제1 부분(1210)(도 12a)을 포함하는 것과 같은 도파관(1202)의 일부는, 제1 유전체 구조물(1004)의 제2 측벽(1012)(도 10b에 도시됨) 또는 제2 유전체 구조물(1006)의 제2 측벽(1026)(도 10e에 도시됨) 중 적어도 하나로부터 멀어지는 방향(1212)으로 연장된다.
도 13a, 도 13b, 도 13c, 도 13d 및 도 13e는 일부 실시예에 따라 제1 유전체층(1002) 위에 형성된 제2 유전체층(1302)을 도시한다. 일부 실시예에서, 제2 유전체층(1302)은 제1 유전체층(1002) 및 기판(902) 위에 놓인다. 제2 유전체층(1302)은 실리콘, 질화물, SiO2와 같은 산화물, 또는 다른 적합한 물질 중 적어도 하나를 포함한다. 제2 유전체층(1302)은, PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 일부 실시예에서, 제2 유전체층(1302)은 약 20,000 옹스트롬과 약 60,000 옹스트롬 사이의 두께(1304)를 갖는다. 두께(1304)의 다른 값은 본 개시의 범위에 속한다.
일부 실시예에서, 제2 유전체층(1302)은 제1 유전체층(1002)의 상단 표면과 직접 접촉한다. 제2 유전체층(1302)은 예를 들어 상이한 물질 조성을 갖는 것과 같이 제1 유전체층(1002)과는 상이하여, 계면이 제2 유전체층(1302)과 제1 유전체층(1002) 사이에 규정되도록 한다. 일부 실시예에서, 제2 유전체층(1302)은 제1 유전체층(1002)과는 상이한 물질 조성을 갖지 않는다. 그럼에도 불구하고, 제2 유전체층(1302)과 제1 유전체층(1002)은 예컨대 분리된, 상이한 층이기 때문에, 계면이 제2 유전체층(1302)과 제1 유전체층(1002) 사이에 규정된다. 일부 실시예에서, 제2 유전체층(1302)은 제1 유전체층(1002)의 상단 표면과 간접 접촉하고, 여기서 버퍼층과 같은 하나 이상의 층이 제2 유전체층(1302)과 제1 유전체층(1002) 사이에 있다.
제2 유전체층(1302)은, 도파관(1202) 위에 놓이거나, 도파관(1202)의 측벽 또는 상단 표면 중 적어도 하나와 직접 접촉하거나, 도파관(1202)의 상단 표면과 간접 접촉하거나 중에 적어도 하나이다. 일부 실시예에서, 버퍼층과 같은 하나 이상의 층이 제2 유전체층(1302)과 도파관(1202) 사이에 있다.
도 14a, 도 14b 및 도 14c는, 일부 실시예에 따라, 기판(902) 위의, 제1 유전체층(1002)의 일부 및 제2 유전체층(1302)의 일부를 포함하는 제3 유전체 구조물(1402)의 형성을 도시한다. 도파관(1202)의 일부는 제3 유전체 구조물(1402) 내에 있다. 일부 실시예에서, 제3 유전체 구조물(1402)의 하단 표면과 제3 유전체 구조물(1402)의 상단 표면 사이의 거리(1404)(도 14b에 도시됨)는 약 30,000 옹스트롬과 약 90,000 옹스트롬 사이이다. 거리(1404)의 다른 값은 본 개시의 범위에 속한다. 일부 실시예에서, 제3 유전체 구조물(1402)의 하단 표면이 제1 유전체층(1002)의 하단 표면에 대응하거나, 제3 유전체 구조물(1402)의 상단 표면이 제2 유전체층(1302)의 상단 표면에 대응하거나 중에 적어도 하나이다. 일부 실시예에서, 제3 유전체 구조물(1402)의 제1 측(1408)과 제3 유전체 구조물(1402)의 제2 측(1410) 사이의 거리(1406)(도 14c에 도시됨)는 약 20,000 옹스트롬과 약 100,000 옹스트롬 사이이다. 거리(1406)의 다른 값은 본 개시의 범위에 속한다.
예를 들어 포토레지스트(도시되지 않음)를 이용하여 제1 유전체층(1002) 및 제2 유전체층(1302)을 패터닝함으로써, 제1 유전체층(1002) 및 제2 유전체층(1302)의 하나 이상의 부분이 제거되어, 제3 유전체 구조물(1402)을 형성하거나, 제3 유전체 구조물(1402)의 제1 측(1408) 및 제2 측(1410)을 노출시키거나 중에 적어도 하나가 되도록 한다. 포토레지스트는 제2 유전체층(1302) 위에 형성된다. 포토레지스트는 PVD, 스퍼터링, CVD, LPCVD, ALCVD, UHVCVD, RPCVD, ALD, MBE, LPE, 스핀 온, 성장 또는 다른 적합한 기법 중 적어도 하나에 의해 형성된다. 포토레지스트는 감광성 물질을 포함하며, 여기서 포토레지스트의 용해도와 같은 특성은 빛의 영향을 받는다. 포토레지스트는 네거티브 포토레지스트 또는 포지티브 포토레지스트이다.
하나 이상의 에천트는 선택성을 가져서, 하나 이상의 에천트가 포토레지스트를 제거 또는 에칭하는 것보다 더 큰 속도로 하나 이상의 에천트가 포토레지스트에 의해 노출되거나 덮이지 않은 하나 이상의 층을 제거하거나 에칭하도록 한다. 일부 실시예에서, 하나 이상의 층은 제2 유전체층(1302) 및 제1 유전체층(1002)을 포함한다. 포토레지스트의 개구부는, 하나 이상의 에천트가 포토레지스트 아래의 하나 이상의 층에, 예를 들어 제3 유전체 구조물(1402)의 제1 측(1408)에 인접한 개구부 및 제3 유전체 구조물(1402)의 제2 측(1410)에 인접한 개구부와 같은 대응하는 개구부를 형성하도록 하고, 이에 의해 포토레지스트의 패턴을 포토레지스트 아래의 하나 이상의 층으로 전사한다. 패턴 전사 후에, 포토레지스트는 예를 들어 CMP, 에칭, 또는 다른 적합한 기법 중 적어도 하나에 의해 제거된다. 일부 실시예에 따르면, 포토레지스트는 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 하나 이상을 이용하여 스트리핑되거나 세척되거나 중에 적어도 하나이다.
제3 유전체 구조물(1402)을 형성하는 데 이용되는 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다. 제3 유전체 구조물(1402)을 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
도 15a, 도 15b, 도 15c, 도 15d, 도 15e 및 도 15f는, 일부 실시예에 따른 제3 유전체 구조물(1402)과 기판(902) 사이의 보이드(1502)의 형성을 도시한다. 기판(902)의 제2 부분(910)(도 9b, 도 9d, 도 10b, 도 10e에 도시됨)이 제거되어, 제3 유전체 구조물(1402)의 하단 표면을 노출시키거나, 기판(902)의 표면(1508)을 노출시키거나, 보이드(1502)를 생성하거나 중에 적어도 하나가 되도록 한다. 일부 실시예에서, 기판(902)의 제2 부분(910)이 에칭 공정을 이용하여 제거되어 보이드(1502)를 생성한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 이방성 에칭 공정, 등방성 에칭 공정, 또는 다른 적합한 공정 중 적어도 하나이다. 에칭 공정은 HF, 희석된 HF, HCl2와 같은 염소 화합물, H2S, 또는 다른 적합한 물질 중 적어도 하나를 이용한다. 보이드(1502)를 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
일부 실시예에서, 제3 유전체 구조물(1402)의 하단 표면과 기판(902)의 표면(1508) 사이의 거리(1506)(도 15b에 도시됨)는 약 20,000 옹스트롬과 약 70,000 옹스트롬 사이이다. 거리(1506)는 기판(902)의 상단 표면과 제1 유전체 구조물(1004)의 하단 표면 사이의 거리(1020)(도 10c에 도시됨) 또는 기판(902)의 상단 표면과 제2 유전체 구조물(1006)의 하단 표면 사이의 거리(1036)(도 10c에 도시됨) 중 적어도 하나와 대략 동일하거나, 거리(1506)는 거리(1020) 또는 거리(1036) 중 적어도 하나와는 상이하다. 거리(1506)의 다른 값은 본 개시의 범위에 속한다.
기판(902)의 제2 부분(910)이 예를 들어 에칭에 의해 제거되어 보이드(1502)를 생성할 때, 제1 유전체 구조물(1004) 또는 제2 유전체 구조물(1006) 중 적어도 하나가 기판(902)의 제1 부분(934)(도 9b, 도 9d, 도 10b, 도 10e에 도시됨)의 제거를 억제한다.
일부 실시예에서, 보이드(1502)는, 제1 유전체 구조물(1004)의 제2 측벽(1012)(도 15b에 도시됨) 또는 제2 유전체 구조물(1006)의 제2 측벽(1026)(도 15e에 도시됨) 중 적어도 하나에 의해 규정된다. 일부 실시예에서, 기판(902)의 제2 부분(910)이 제거될 때, 제1 유전체 구조물(1004)의 일부 또는 제2 유전체 구조물(1006)의 일부 중 적어도 하나가 제거된다. 하나 이상의 에천트는, 하나 이상의 에천트가 제1 유전체 구조물(1004) 또는 제2 유전체 구조물(1006) 중 적어도 하나를 제거하거나 에칭하는 것보다 더 큰 속도로 기판(902)의 부분들을 제거하거나 에칭한다.
일부 실시예에서, 보이드(1502)는 제1 유전체 구조물(1004)과 제2 유전체 구조물(1006) 사이의 기판(902)의 제3 부분(912)의 제3 측벽(1504)(도 15d에 도시됨)에 의해 규정된다.
도 16a, 도 16b, 도 16c, 도 16d, 도 16e 및 도 16f는 기판(902)의 제3 부분(912)의 일부(913)(도 15d)가 제거되는 일부 실시예에 따른 반도체 디바이스(900)를 도시한다. 일부 실시예에서, 기판(902)의 제2 부분(910)이 제거될 때, 기판(902)의 제3 부분(912)의 일부(913)가 제거된다. 기판(902)의 제2 부분(910)을 제거하는 데 이용되는 에칭 공정은 기판(902)의 제3 부분(912)의 일부(913)를 제거한다. 제3 부분(912)의 일부(913)의 제거는, 제1 유전체 구조물(1004)과 제2 유전체 구조물(1006) 사이에 제2 보이드(1602)(도 16d 및 도 16f에 도시됨)를 생성한다. 일부 실시예에서, 도파관(1202)은 제2 보이드(1602) 위에 놓인다. 일부 실시예에서, 제2 보이드(1602)는 적어도 제1 유전체 구조물(1004)의 제4 측벽(1016), 제2 유전체 구조물(1006)의 제3 측벽(1032), 및 기판(902)의 제3 부분(912)의 제3 측벽(1504)에 의해 규정되며, 기판(902)의 제2 부분(910)이 제거될 때 기판(902)의 제3 부분(912)의 제3 측벽(1504)은 뒤로 이동되었거나, 리세싱되었거나, 도 16d의 페이지 상에서 오른쪽에서 왼쪽으로 이동되었다. 제2 보이드(1602)를 형성하기 위한 다른 공정 및 기법은 본 개시의 범위에 속한다.
일부 실시예에서, 광신호가 도파관(1202) 중 적어도 일부를 통해 전파된다. 도파관(1202)은, 도파관(1202)의 굴절률보다 더 작은 굴절률을 갖는, 예를 들어 제1 유전체층(1002) 또는 제2 유전체층(1302) 중 적어도 하나의 부분들과 같은, 물질에 의해 둘러싸인다. 제1 유전체층(1002) 또는 제2 유전체층(1302) 중 적어도 하나가 SiO2를 포함하는 경우, 도파관(1202)을 둘러싸는 물질의 굴절률은 약 1.4와 약 1.6 사이이다. 도파관(1202)을 둘러싸는 물질의 다른 굴절률은 본 개시의 범위에 속한다. 도파관(1202)이 실리콘 도파관인 경우, 도파관(1202)의 굴절률은 약 3.3과 약 3.7 사이이다. 도파관(1202)의 다른 굴절률은 본 개시의 범위에 속한다. 도파관(1202) 또는 도파관(1202)을 둘러싸는 물질 중 적어도 하나는 도파관(1202) 내로 또는 도파관(1202)을 통해 광신호를 안내하도록 구성된다. 도파관(1202)을 둘러싸는 물질의 굴절률이 도파관(1202)의 굴절률보다 더 작으므로, 광신호 중 적어도 일부는 도파관(1202)을 둘러싸는 물질에 의해 반사되어, 광신호가 도파관(1202) 내에 남거나, 도파관(1202)으로부터 빠져나가는 것이 억제되거나 중에 적어도 하나가 되어, 광신호가 도파관(1202)을 통해 전파되도록 한다. 광신호는 방향(1212), 또는 방향(1212)과는 상이한 방향, 예를 들어 반대 방향 중 적어도 하나로 전파된다.
일부 실시예에서, 제3 유전체 구조물(1402)은, 광섬유, 반도체 디바이스 또는 상이한 구성 요소 중 적어도 하나와 같은 구성 요소로 광신호를 전달하도록 구성된 커플러 구조물이다. 일부 실시예에서, 예를 들어 도파관(1202)의 제1 부분(1210)(도 12a에 도시됨)의 적어도 일부와 같이, 문턱 크기보다 더 작은 도파관(1202)의 일부에 광신호가 도달한 결과, 광신호가 도파관(1202)에서 구성 요소로 전달된다. 예를 들어 도파관(1202)의 제1 부분(1210)과 같은 도파관(1202)이 방향(1212)을 따라 크기가 감소하거나 테이퍼링되는 결과, 광신호가 도파관(1202)에서 구성 요소로 전달된다. 예를 들어 도파관(1202)의 제1 부분(1210)의 단면적과 같이 도파관(1202)의 단면적이 방향(1212)을 따라 감소하는 결과, 광신호가 도파관(1202)에서 구성 요소로 전달된다.
제3 유전체 구조물(1402)과 기판(902) 사이에 배치된 보이드(1502)는, 예를 들어 보이드 내의 하나 이상의 가스로부터의, 예를 들어 보이드의 굴절률로 인해, 광신호가 제3 유전체 구조물(1402) 외부로 또는 기판(902) 내로 누출되는 것 중 적어도 하나를 억제한다. 반도체 디바이스(900)에 제1 유전체 구조물(1004) 또는 제2 유전체 구조물(1006) 중 적어도 하나를 구현함으로써, 보이드(1502)를 생성하도록 기판(902)의 제2 부분(910)(도 9b, 도 9d, 도 10b, 도 10e에 도시됨)이 제거될 때, 기판(902)의 제1 부분(908)의 제거를 억제하는 제1 유전체 구조물(1004) 또는 제2 유전체 구조물(1006) 중 적어도 하나로 인해, 보이드(1502)의 길이(1510)(도 15e에 도시됨)는 제1 문턱 길이를 초과하지 않는다. 길이(1510)가 제1 문턱 길이를 초과하면, 제3 유전체 구조물(1402)에 대한 구조적 지지가 불충분하여, 제3 유전체 구조물(1402)이 기판(902)을 향해 파열되거나 굽혀지거나 중에 적어도 하나가 되도록 한다. 제3 유전체 구조물(1402)의 이러한 편향은, 적어도 제3 유전체 구조물(1402)과 구성 요소의 오정렬로 인해, 도파관(1202)에서 구성 요소로 전달되는 광신호의 감소를 야기한다. 반도체 디바이스(900)에 제1 유전체 구조물(1004) 또는 제2 유전체 구조물(1006) 중 적어도 하나를 구현함으로써, 보이드(1502)의 길이(1510)는 제2 문턱 길이보다 더 작지 않다. 길이(1510)가 제2 문턱 길이보다 더 작지 않으면, 예를 들어 제3 유전체 구조물(1402) 바로 아래에 기판(902)이 아니라 보이드를 가짐으로써, 기판(902) 내로의 광신호의 누출이 억제된다.
제1 유전체 구조물(1004) 또는 제2 유전체 구조물(1006) 중 적어도 하나를 구현하면, 제1 유전체 구조물(1004) 또는 제2 유전체 구조물(1006) 중 적어도 하나가 기판(902)의 제1 부분(908)의 제거를 억제하기 때문에, 기판(902)의 제2 부분(910)(도 9b, 도 9d, 도 10b, 도 10e에 도시됨)의 제거를 보다 정확하게 제어할 수 있다. 제1 유전체 구조물(1004) 또는 제2 유전체 구조물(1006) 중 적어도 하나를 구현하면, 기판(902)의 제2 부분(910)의 제거를 제어하여, 보이드(1502)의 길이(1510)가 제1 문턱 길이를 초과하지 않거나 제2 문턱 길이보다 더 작지 않거나 중에 적어도 하나일 수 있도록 하고, 이에 의해 제3 유전체 구조물(1402)과 구성 요소의 정렬이 촉진되고 기판으로의 광신호의 누출이 억제된다.
도 17은 일부 실시예에 따른 반도체 디바이스(100)의 단면도를 도시한다. 디바이스는 도 1 내지 도 8과 관련하여 논의된 것에 대응하는 반면, 일부 실시예에 따르면 이하의 설명은 도 9 내지 도 16의 반도체 디바이스(900)에 유사하게 적용된다. 일부 실시예에서, 광신호는 도파관(302) 중 적어도 일부를 통해 전파된다. 광신호(1702)는 도파관(302)으로부터, 예를 들어 광섬유, 반도체 디바이스 또는 상이한 구성 요소 중 적어도 하나인 구성 요소(1704)로 전달된다. 광신호(1702)는, 광신호(1702)의 모드 면적이 구성 요소(1704)의 면적 이하이도록, 도파관(302)에서 구성 요소(1704)로 광 모드 확장을 이용하여 전달된다. 광신호(1702)의 치수(1706)는 구성 요소(1704)의 치수(1708) 이하이다. 구성 요소(1704)가 원통형 광섬유와 같은 원통형 구성 요소인 경우, 광신호(1702)의 치수(1706)는 광신호(1702)의 직경에 대응하고, 치수(1708)는 구성 요소(1704)의 직경에 대응한다. 일부 실시예에서, 제2 유전체층(502)의 상단 표면과 기판(104)의 표면(708) 사이의 거리(1710)는 적어도 구성 요소(1704)의 치수(1708)에 대응한다. 일부 실시예에서, 구성 요소(1704)의 치수(1708)는 약 60,000 옹스트롬과 약 100,000 옹스트롬 사이이다. 치수(1708)의 다른 값은 본 개시의 범위에 속한다.
도 18은 일부 실시예에 따른 반도체 디바이스(1800)를 도시한다. 반도체 디바이스(1800)는 트랜시버와 같은 통신 디바이스를 포함한다. 일부 실시예에서, 반도체 디바이스(1800)는 신호를 생성하는 레이저(1802)를 포함하고, 여기서 신호는 반도체 디바이스(100)의 도파관(302) 또는 반도체 디바이스(900)의 도파관(1202) 중 적어도 하나와 같은 도파관(1804)을 통해 변조기 구조물(1806)로 전파된다. 일부 실시예에서, 변조기 구조물(1806)은, 신호 및 전기 입력(1814)을 이용하여 광신호를 생성한다. 광신호는, 도파관(1804)을 통해, 예를 들어 반도체 디바이스(100)의 제3 유전체 구조물(602) 또는 반도체 디바이스(900)의 제3 유전체 구조물(1402) 중 적어도 하나와 같은 커플러 구조물(1810)로 전파된다. 광신호는 커플러 구조물(1810)을 통해 광섬유(1812)로 전달된다. 도 18은 트랜시버에 대하여 설명되었지만, 일부 실시예에 따르면, 반도체 디바이스(1800)는 송신기, 수신기, 실리콘-계 포토닉 IC와 같은 포토닉 디바이스 또는 상이한 유형의 디바이스 중 적어도 하나를 포함한다.
도 19는 일부 실시예에 따른 반도체 디바이스(1900)를 도시한다. 반도체 디바이스(1900)는 트랜시버와 같은 통신 디바이스를 포함한다. 일부 실시예에서, 반도체 디바이스(1900)는, 반도체 디바이스(100)의 제3 유전체 구조물(602) 또는 반도체 디바이스(900)의 제3 유전체 구조물(1402) 중 적어도 하나와 같은 커플러 구조물(1908)을 포함하며, 여기서 광신호는 커플러 구조물(1908)을 통해 광섬유(1910)로부터 반도체 디바이스(1900)로 전달된다. 광신호는, 반도체 디바이스(100)의 도파관(302) 또는 반도체 디바이스(900)의 도파관(1202) 중 적어도 하나와 같은 도파관(1906)을 통해 광 검출기(1904)로 전파된다. 일부 실시예에서, 광 검출기(1904)는 광신호를 전기 신호로 변환한다. 일부 실시예에서, 광 검출기(1904)는 전기 신호를 수신기(1902)로 전송한다. 도 19는 트랜시버에 대하여 설명되었지만, 일부 실시예에 따르면, 반도체 디바이스(1900)는 송신기, 수신기, 실리콘-계 포토닉 IC와 같은 포토닉 디바이스 또는 상이한 유형의 디바이스 중 적어도 하나를 포함한다.
일부 실시예에 따르면, 본 명세서에 개시된 하나 이상의 층, 피처부, 구조물, 요소 등 중 적어도 하나는, 본 명세서에 개시된 하나 이상의 층, 피처부, 구조물, 요소 등 중 다른 하나와 직접 접촉한다. 일부 실시예에 따르면, 예를 들어 하나 이상의 예컨대 개재하는, 분리하는 등의 층, 피처부, 구조물, 요소 등이 존재하는 경우, 본 명세서에 개시된 하나 이상의 층, 피처부, 구조물, 요소 등 중 적어도 하나는, 본 명세서에 개시된 하나 이상의 층, 피처부, 구조물, 요소 등 중 다른 하나와 직접 접촉하지 않는다.
일부 실시예에서, 반도체 디바이스가 제공된다. 반도체 디바이스는 기판 위의 도파관을 포함한다. 반도체 디바이스는 기판 위의 제1 유전체 구조물을 포함하고, 여기서 도파관의 일부는 제1 유전체 구조물 내에 있다. 반도체 디바이스는 도파관 아래의 제2 유전체 구조물을 포함하고, 여기서 제2 유전체 구조물의 제1 측벽은 기판의 제1 측벽에 인접하다.
일부 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 방법은 기판 위에 제1 유전체 구조물을 형성하는 단계를 포함하고, 여기서 도파관의 일부는 제1 유전체 구조물 내에 있다. 방법은 도파관 아래에 제2 유전체 구조물을 형성하는 단계를 포함한다. 기판의 제1 부분은 제2 유전체 구조물의 제1 측에 인접하다. 기판의 제2 부분은 제2 유전체 구조물의 제2 측에 인접하다. 방법은 제1 유전체 구조물과 기판 사이에 보이드를 생성하도록 기판의 제1 부분을 제거하는 단계를 포함하고, 여기서 제2 유전체 구조물은 기판의 제2 부분의 제거를 억제한다.
일부 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 방법은 기판 내에 제1 트렌치를 형성하는 단계를 포함한다. 방법은 제1 트렌치 내에 제1 유전체 구조물을 형성하는 단계를 포함한다. 기판의 제1 부분은 제1 유전체 구조물의 제1 측에 인접하다. 기판의 제2 부분은 제1 유전체 구조물의 제2 측에 인접하다. 방법은 기판의 제1 부분 및 기판의 제2 부분 위에 제2 유전체 구조물을 형성하는 단계를 포함하고, 여기서 제2 유전체 구조물 내에 도파관의 일부가 있다. 방법은 제2 유전체 구조물과 기판 사이에 보이드를 생성하도록 기판의 제1 부분을 제거하는 단계를 포함하고, 여기서 제1 유전체 구조물은 기판의 제2 부분의 제거를 억제한다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 피처부를 개략적으로 설명한다. 당업자는, 본 명세서에 소개된 실시예들과 동일한 목적을 수행하거나 동일한 장점을 달성하기 위해 다른 공정 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 또한, 당업자는 이러한 등가 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 수정을 행할 수 있음을 인식해야 한다.
주제는 구조적 피처부 또는 방법론적 동작에 특유한 언어로 설명되었지만, 첨부된 청구 범위의 주제는 반드시 전술한 특정 피처부 또는 동작으로 제한되는 것은 아니라는 것이 이해되어야 한다. 오히려, 전술한 특정 피처부 및 동작은 청구 범위 중 적어도 일부를 구현하는 예시적인 형태로서 개시되었다.
실시예들의 다양한 동작들이 본 명세서에 제공된다. 동작의 일부 또는 전부가 설명되는 순서는 이들 동작이 반드시 순서에 의존적임을 암시하는 것으로 해석되어서는 안 된다. 본 설명의 이점을 갖는 대안적인 순서가 이해될 것이다. 또한, 모든 동작이 본 명세서에 제공된 각 실시예에 반드시 존재하는 것은 아니라는 것이 이해될 것이다. 또한, 일부 실시예에서 모든 동작이 필요한 것은 아니라는 것이 이해될 것이다.
본 명세서에 도시된 층, 피처부, 요소 등은, 예를 들어, 단순성 및 이해의 용이성을 위해, 구조적 치수 또는 배향과 같이, 서로에 대해 상대적인 특정 치수로 도시되어 있고, 일부 실시예에서 동일물의 실제 치수는 본 명세서에 도시된 것과 실질적으로 상이하다는 것을 이해할 것이다. 또한, 예를 들어 에칭 기법, 평탄화 기법, 주입 기법, 도핑 기법, 스핀-온 기법, 스퍼터링 기법, 성장 기법 또는 화학적 기상 증착(CVD)과 같은 퇴적 기법 중 적어도 하나와 같이, 본 명세서에 언급된 층, 영역, 피처부, 요소 등을 형성하기 위한 다양한 기법이 존재한다.
또한, 본 명세서에서 이용되는 "예시적인"은 예시, 실례, 도시 등으로서 소용됨을 의미하며, 반드시 유리한 것은 아니다. 본 출원에서 이용된 바와 같이, "또는"은, 배타적인 "또는"보다는 포괄적인 "또는"을 의미하는 것으로 의도된다. 또한, 본 출원 및 첨부된 청구 범위에 이용된 단수형은 달리 명시되거나 문맥상 단수 형태로 지시되는 것이 분명하지 않은 한 "하나 이상"을 의미하는 것으로 일반적으로 해석된다. 또한, A 및 B 중 적어도 하나 및/또는 그와 유사한 것은 일반적으로 A 또는 B 또는 A와 B 둘 다를 의미한다. 또한, "포함한다", "갖는", "갖는다", "함께" 또는 이들의 변이형이 이용되는 범위에서, 이러한 용어는 "구비하는"이라는 용어와 유사한 방식으로 포괄적인 것으로 의도된다. 또한, 달리 명시되지 않는 한 "제1", "제2" 등은 시간적 측면, 공간적 측면, 순서 등을 의미하도록 의도되지 않는다. 오히려, 이러한 용어는 단지 피처부, 요소, 항목 등에 대한 식별자, 명칭 등으로서 이용된다. 예를 들어, 제1 요소 및 제2 요소는 요소(A) 및 요소(B) 또는 서로 다른 두 개의 요소 또는 두 개의 동일한 요소에 일반적으로 대응한다.
또한, 본 개시가 하나 이상의 구현예와 관련하여 도시되고 설명되었지만, 본 명세서 및 첨부 도면을 읽고 이해하는 것에 기초하여 등가의 변경 및 수정이 당업자에게 떠오를 것이다. 본 개시는 이러한 모든 수정 및 변경을 포함하며, 다음의 청구항의 범위에 의해서만 제한된다. 특히, 전술한 구성 요소(예를 들어, 요소, 자원 등)에 의해 수행되는 다양한 기능과 관련하여, 이러한 구성 요소를 설명하기 위해 이용된 용어는, 달리 지시되지 않는 한, 비록 개시된 구조물과 구조적으로 등가는 아니지만, (예를 들어, 기능적으로 등가인) 설명된 구성 요소의 명시된 기능을 수행하는 임의의 구성 요소에 대응하도록 의도된 것이다. 또한, 본 개시의 특정 피처부는 몇몇 구현예 중 하나에 대해서만 개시되었을 수 있지만, 이러한 피처부는 임의의 주어진 또는 특정 응용예에 바람직하고 유리할 수 있는 바와 같이 다른 구현예의 하나 이상의 다른 피처부와 결합될 수 있다.
<부기>
1. 반도체 디바이스에 있어서,
기판 위의 도파관;
상기 기판 위의 제1 유전체 구조물 - 상기 도파관의 일부는 상기 제1 유전체 구조물 내에 있음 - ; 및
상기 도파관 아래의 제2 유전체 구조물 - 상기 제2 유전체 구조물의 제1 측벽은 상기 기판의 제1 측벽에 인접함 -
을 포함하는, 반도체 디바이스.
2. 제1항에 있어서, 상기 제1 유전체 구조물과 상기 기판 사이에 보이드(void)가 배치되는, 반도체 디바이스.
3. 제2항에 있어서, 상기 보이드는 상기 제2 유전체 구조물의 제2 측벽에 의해 규정되는, 반도체 디바이스.
4. 제3항에 있어서, 상기 도파관의 제1 부분은 상기 제2 유전체 구조물의 제1 측벽으로부터 멀어지는 방향으로 연장되고, 상기 도파관의 제2 부분은 상기 제2 유전체 구조물의 제2 측벽으로부터 멀어지는 방향으로 연장되는, 반도체 디바이스.
5. 제1항에 있어서,
상기 도파관 아래의 제3 유전체 구조물을 더 포함하며, 상기 제3 유전체 구조물의 제1 측벽은 상기 기판의 제2 측벽에 인접한, 반도체 디바이스.
6. 제5항에 있어서,
상기 도파관은 상기 기판의 제1 부분 위에 놓이고;
상기 기판의 제1 부분은 상기 제3 유전체 구조물로부터 상기 제2 유전체 구조물을 분리시키는, 반도체 디바이스.
7. 제6항에 있어서,
상기 제2 유전체 구조물의 제2 측벽은 상기 기판의 제1 부분의 제1 측벽에 인접하고;
상기 제3 유전체 구조물의 제2 측벽은 상기 기판의 제1 부분의 제2 측벽에 인접한, 반도체 디바이스.
8. 제7항에 있어서,
상기 제1 유전체 구조물과 상기 기판 사이에 보이드가 배치되고;
상기 보이드는 상기 제2 유전체 구조물의 제3 측벽, 상기 제3 유전체 구조물의 제3 측벽, 및 상기 기판의 제1 부분의 제3 측벽에 의해 규정되는, 반도체 디바이스.
9. 제5항에 있어서,
상기 제2 유전체 구조물과 상기 제3 유전체 구조물 사이에 제1 보이드가 배치되고;
상기 도파관은 상기 제1 보이드 위에 놓이고;
상기 제1 보이드는 상기 제2 유전체 구조물의 제2 측벽 및 상기 제3 유전체 구조물의 제2 측벽에 의해 규정되고;
상기 제1 유전체 구조물과 상기 기판 사이에 제2 보이드가 배치되고;
상기 제2 보이드는 상기 제2 유전체 구조물의 제3 측벽 및 상기 제3 유전체 구조물의 제3 측벽에 의해 규정되는, 반도체 디바이스.
10. 제1항에 있어서,
상기 도파관은, 제1 기울기를 갖는 제1 테이퍼형(tapered) 측벽 및 제2 기울기를 갖는 제2 테이퍼형 측벽을 갖고;
상기 제2 기울기는 상기 제1 기울기에 대해 극성이 반대인, 반도체 디바이스.
11. 반도체 디바이스를 형성하기 위한 방법에 있어서,
기판 위에 제1 유전체 구조물을 형성하는 단계 - 상기 제1 유전체 구조물 내에 도파관의 일부가 있음 - ;
상기 도파관 아래에 제2 유전체 구조물을 형성하는 단계 -
상기 기판의 제1 부분은 상기 제2 유전체 구조물의 제1 측에 인접하고;
상기 기판의 제2 부분은 상기 제2 유전체 구조물의 제2 측에 인접함 - ; 및
상기 제1 유전체 구조물과 상기 기판 사이에 보이드를 생성하도록 상기 기판의 제1 부분을 제거하는 단계 - 상기 제2 유전체 구조물은 상기 기판의 제2 부분의 제거를 억제함 -
를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
12. 제11항에 있어서, 상기 제2 유전체 구조물을 형성하는 단계는,
상기 기판 내에 제1 트렌치를 형성하는 단계; 및
제1 유전체 물질로 상기 제1 트렌치를 충전시키는 단계
를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
13. 제11항에 있어서, 상기 제1 유전체 구조물을 형성하는 단계는,
상기 기판 위에 제1 유전체층을 형성하는 단계;
상기 제1 유전체층 위에 상기 도파관을 형성하는 단계;
상기 제1 유전체층 위에 제2 유전체층을 형성하는 단계; 및
상기 제1 유전체 구조물을 형성하도록 상기 제1 유전체층 및 상기 제2 유전체층을 패터닝하는 단계
를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
14. 제13항에 있어서,
상기 도파관을 형성하는 단계는, 테이퍼형 측벽을 갖도록 상기 도파관을 형성하는 단계를 포함하고,
상기 제2 유전체층을 형성하는 단계는, 상기 도파관의 테이퍼형 측벽과 정렬되는 테이퍼형 측벽을 갖도록 상기 제2 유전체층을 형성하는 단계를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
15. 제11항에 있어서,
상기 도파관 아래에 제3 유전체 구조물을 형성하는 단계 -
상기 기판의 제1 부분은 상기 제3 유전체 구조물의 제1 측에 인접하고;
상기 기판의 제2 부분은 상기 제3 유전체 구조물의 제2 측에 인접하고;
상기 기판의 제1 부분이 제거될 때, 상기 제3 유전체 구조물은 상기 기판의 제2 부분의 제거를 억제함 -
를 더 포함하는, 반도체 디바이스를 형성하기 위한 방법.
16. 제15항에 있어서,
상기 제2 유전체 구조물을 형성하는 단계는,
상기 기판 내에 제1 트렌치를 형성하는 단계 - 상기 기판의 제3 부분의 제1 측벽이 상기 제1 트렌치를 규정함 - ; 및
상기 제2 유전체 구조물을 형성하도록 제1 유전체 물질로 상기 제1 트렌치를 충전시키는 단계
를 포함하고;
상기 제3 유전체 구조물을 형성하는 단계는,
상기 기판 내에 제2 트렌치를 형성하는 단계 - 상기 기판의 제3 부분의 제2 측벽이 상기 제2 트렌치를 규정함 - ; 및
상기 제3 유전체 구조물을 형성하도록 제2 유전체 물질로 상기 제2 트렌치를 충전시키는 단계
를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
17. 반도체 디바이스를 형성하기 위한 방법에 있어서,
기판 내에 제1 트렌치를 형성하는 단계;
상기 제1 트렌치 내에 제1 유전체 구조물을 형성하는 단계 -
상기 기판의 제1 부분은 상기 제1 유전체 구조물의 제1 측에 인접하고;
상기 기판의 제2 부분은 상기 제1 유전체 구조물의 제2 측에 인접함 - ;
상기 기판의 제1 부분 및 상기 기판의 제2 부분 위에 제2 유전체 구조물을 형성하는 단계 - 상기 제2 유전체 구조물 내에 도파관의 일부가 있음 - ; 및
상기 제2 유전체 구조물과 상기 기판 사이에 보이드를 생성하도록 상기 기판의 제1 부분을 제거하는 단계 - 상기 제1 유전체 구조물은 상기 기판의 제2 부분의 제거를 억제함 -
를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
18. 제17항에 있어서, 상기 제2 유전체 구조물을 형성하는 단계는,
상기 기판의 제1 부분 및 상기 기판의 제2 부분 위에 제1 유전체층을 형성하는 단계;
상기 제1 유전체층 위에 상기 도파관을 형성하는 단계;
상기 제1 유전체층 위에 제2 유전체층을 형성하는 단계; 및
상기 제2 유전체 구조물을 형성하도록 상기 제1 유전체층 및 상기 제2 유전체층을 패터닝하는 단계
를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
19. 제18항에 있어서,
상기 도파관을 형성하는 단계는, 테이퍼형 측벽을 갖도록 상기 도파관을 형성하는 단계를 포함하고;
상기 제2 유전체층을 형성하는 단계는, 상기 도파관의 테이퍼형 측벽과 정렬되는 테이퍼형 측벽을 갖도록 상기 제2 유전체층을 형성하는 단계를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
20. 제17항에 있어서,
상기 기판 내에 제2 트렌치를 형성하는 단계; 및
상기 제2 트렌치 내에 제3 유전체 구조물을 형성하는 단계 -
상기 기판의 제1 부분은 상기 제3 유전체 구조물의 제1 측에 인접하고;
상기 기판의 제2 부분은 상기 제3 유전체 구조물의 제2 측에 인접하고;
상기 기판의 제1 부분이 제거될 때, 상기 제3 유전체 구조물은 상기 기판의 제2 부분의 제거를 억제함 -
를 더 포함하는, 반도체 디바이스를 형성하기 위한 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판 위의 도파관;
    상기 기판 위의 제1 유전체 구조물 - 상기 도파관의 일부는 상기 제1 유전체 구조물 내에 있음 - ; 및
    상기 도파관 아래의 제2 유전체 구조물 - 상기 제2 유전체 구조물의 제1 측벽은 상기 기판의 제1 측벽과 측방향으로 직접 접촉함 -
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 유전체 구조물과 상기 기판 사이에 보이드(void)가 배치되는, 반도체 디바이스.
  3. 제2항에 있어서, 상기 보이드는 상기 제2 유전체 구조물의 제2 측벽에 의해 규정되는, 반도체 디바이스.
  4. 제3항에 있어서, 상기 도파관의 제1 부분은 상기 제2 유전체 구조물의 제1 측벽으로부터 멀어지는 방향으로 연장되고, 상기 도파관의 제2 부분은 상기 제2 유전체 구조물의 제2 측벽으로부터 멀어지는 방향으로 연장되는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 도파관 아래의 제3 유전체 구조물을 더 포함하며, 상기 제3 유전체 구조물의 제1 측벽은 상기 기판의 제2 측벽에 인접한, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 도파관은 상기 기판의 제1 부분 위에 놓이고;
    상기 기판의 제1 부분은 상기 제3 유전체 구조물로부터 상기 제2 유전체 구조물을 분리시키는, 반도체 디바이스.
  7. 제5항에 있어서,
    상기 제2 유전체 구조물과 상기 제3 유전체 구조물 사이에 제1 보이드가 배치되고;
    상기 도파관은 상기 제1 보이드 위에 놓이고;
    상기 제1 보이드는 상기 제2 유전체 구조물의 제2 측벽 및 상기 제3 유전체 구조물의 제2 측벽에 의해 규정되고;
    상기 제1 유전체 구조물과 상기 기판 사이에 제2 보이드가 배치되고;
    상기 제2 보이드는 상기 제2 유전체 구조물의 제3 측벽 및 상기 제3 유전체 구조물의 제3 측벽에 의해 규정되는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 도파관은, 제1 기울기를 갖는 제1 테이퍼형(tapered) 측벽 및 제2 기울기를 갖는 제2 테이퍼형 측벽을 갖고;
    상기 제2 기울기는 상기 제1 기울기에 대해 극성이 반대인, 반도체 디바이스.
  9. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    기판 위에 제1 유전체 구조물을 형성하는 단계 - 상기 제1 유전체 구조물 내에 도파관의 일부가 있음 - ;
    상기 도파관 아래에 제2 유전체 구조물을 형성하는 단계 -
    상기 기판의 제1 부분은 상기 제2 유전체 구조물의 제1 측에 인접하고;
    상기 기판의 제2 부분은 상기 제2 유전체 구조물의 제2 측에 인접함 - ; 및
    상기 제1 유전체 구조물과 상기 기판 사이에 보이드를 생성하도록 상기 기판의 제1 부분을 제거하는 단계 - 상기 제2 유전체 구조물은 상기 기판의 제2 부분의 제거를 억제함 -
    를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  10. 반도체 디바이스를 형성하기 위한 방법에 있어서,
    기판 내에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 제1 유전체 구조물을 형성하는 단계 -
    상기 기판의 제1 부분은 상기 제1 유전체 구조물의 제1 측에 인접하고;
    상기 기판의 제2 부분은 상기 제1 유전체 구조물의 제2 측에 인접함 - ;
    상기 기판의 제1 부분 및 상기 기판의 제2 부분 위에 제2 유전체 구조물을 형성하는 단계 - 상기 제2 유전체 구조물 내에 도파관의 일부가 있음 - ; 및
    상기 제2 유전체 구조물과 상기 기판 사이에 보이드를 생성하도록 상기 기판의 제1 부분을 제거하는 단계 - 상기 제1 유전체 구조물은 상기 기판의 제2 부분의 제거를 억제함 -
    를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
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