CN113311536B - 半导体器件及其制作方法 - Google Patents

半导体器件及其制作方法 Download PDF

Info

Publication number
CN113311536B
CN113311536B CN202010933260.XA CN202010933260A CN113311536B CN 113311536 B CN113311536 B CN 113311536B CN 202010933260 A CN202010933260 A CN 202010933260A CN 113311536 B CN113311536 B CN 113311536B
Authority
CN
China
Prior art keywords
substrate
dielectric structure
dielectric
sidewall
waveguide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010933260.XA
Other languages
English (en)
Other versions
CN113311536A (zh
Inventor
陈怡臻
曾李全
林诗玮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113311536A publication Critical patent/CN113311536A/zh
Application granted granted Critical
Publication of CN113311536B publication Critical patent/CN113311536B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G02B6/1228—Tapered waveguides, e.g. integrated spot-size transformers
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/132—Integrated optical circuits characterised by the manufacturing method by deposition of thin films
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G02B6/1221—Basic optical elements, e.g. light-guiding paths made from organic materials
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/131—Integrated optical circuits characterised by the manufacturing method by using epitaxial growth
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/136—Integrated optical circuits characterised by the manufacturing method by etching
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/26—Optical coupling means
    • G02B6/30—Optical coupling means for use between fibre and thin-film device
    • G02B6/305—Optical coupling means for use between fibre and thin-film device and having an integrated mode-size expanding section, e.g. tapered waveguide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/16—Dielectric waveguides, i.e. without a longitudinal conductor
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12035—Materials
    • G02B2006/12061—Silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12083—Constructional arrangements
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12083—Constructional arrangements
    • G02B2006/12121—Laser
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12133—Functions
    • G02B2006/12138—Sensor
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12133—Functions
    • G02B2006/12142—Modulator

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Optical Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

提供一种半导体器件及其形成方法。所述半导体器件包括位于衬底之上的波导。所述半导体器件包括位于衬底之上的第一介电结构，其中波导的一部分位于第一介电结构中。所述半导体器件包括位于波导下方的第二介电结构，其中第二介电结构的第一侧壁邻近衬底的第一侧壁。

Description

半导体器件及其制作方法
技术领域
本发明的实施例是涉及一种半导体器件及其制作方法，且是涉及一种包括波导的半导体器件及其制作方法。
背景技术
半导体器件用于例如移动电话、膝上型计算机(laptop)、台式计算机(desktop)、平板电脑(tablet)、手表、游戏系统及各种其他工业、商业及消费性电子组件(consumerelectronics)等众种电子器件。半导体器件一般包括半导体部分及形成在半导体部分内的配线部分。
发明内容
在一些实施例中，提供一种半导体器件。所述半导体器件包括位于衬底之上的波导。半导体器件包括位于衬底之上的第一介电结构，其中波导的一部分位于第一介电结构中。所述半导体器件包括位于波导下方的第二介电结构，其中第二介电结构的第一侧壁邻近衬底的第一侧壁。
在一些实施例中，提供一种形成半导体器件的方法。所述方法包括在衬底之上形成第一介电结构，其中波导的一部分位于第一介电结构中。所述方法包括在波导下方形成第二介电结构。衬底的第一部分邻近第二介电结构的第一侧。衬底的第二部分邻近第二介电结构的第二侧。所述方法包括移除衬底的第一部分以在第一介电结构与衬底之间产生空隙，其中第二介电结构抑制对衬底的第二部分的移除。
在一些实施例中，提供一种形成半导体器件的方法。所述方法包括在衬底中形成第一沟槽。所述方法包括在第一沟槽中形成第一介电结构。衬底的第一部分邻近第一介电结构的第一侧。衬底的第二部分邻近第一介电结构的第二侧。所述方法包括在衬底的第一部分及衬底的第二部分之上形成第二介电结构，其中波导的一部分位于第二介电结构中。所述方法包括移除衬底的第一部分，以在第二介电结构与衬底之间产生空隙，其中第一介电结构抑制对衬底的第二部分的移除。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的方面。注意，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1C示出根据一些实施例的处于制造阶段的半导体器件。
图2A至图2C示出根据一些实施例的处于制造阶段的半导体器件。
图3A至图3C示出根据一些实施例的处于制造阶段的半导体器件。
图4A至图4D示出根据一些实施例的处于制造阶段的半导体器件。
图5A至图5E示出根据一些实施例的处于制造阶段的半导体器件。
图6A至图6C示出根据一些实施例的处于制造阶段的半导体器件。
图7A至图7F示出根据一些实施例的处于制造阶段的半导体器件。
图8A至图8F示出根据一些实施例的处于制造阶段的半导体器件。
图9A至图9D示出根据一些实施例的处于制造阶段的半导体器件。
图10A至图10E示出根据一些实施例的处于制造阶段的半导体器件。
图11A至图11C示出根据一些实施例的处于制造阶段的半导体器件。
图12A至图12C示出根据一些实施例的处于制造阶段的半导体器件。
图13A至图13C示出根据一些实施例的处于制造阶段的半导体器件。
图14A至图14C示出根据一些实施例的处于制造阶段的半导体器件。
图15A至图15F示出根据一些实施例的处于制造阶段的半导体器件。
图16A至图16F示出根据一些实施例的处于制造阶段的半导体器件。
图17示出根据一些实施例的半导体器件。
图18示出根据一些实施例的半导体器件。
图19示出根据一些实施例的半导体器件。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的若干不同的实施例或例子。以下阐述组件及排列的具体例子以简化本公开。当然，这些仅为例子而非旨在进行限制。例如，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，并且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种例子中可重复使用参考编号或字母。此种重复使用是出于简明及清晰的目的，而自身并不表示所论述的各种实施例或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…下方(beneath)”、“在…下面(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，并且本文中所使用的空间相对性描述语可同样相应地进行解释。
一些实施例涉及一种半导体器件。根据一些实施例，所述半导体器件包括位于衬底之上的波导及位于衬底之上的第一介电结构，其中波导的一部分位于第一介电结构中。所述半导体器件包括位于波导下方的第二介电结构。第二介电结构的第一侧壁邻近衬底的第一部分的第一侧壁。第二介电结构的第二侧壁邻近衬底的第二部分的第一侧壁。半导体器件的其他结构及配置在本公开的范围内。衬底的第二部分被移除，使得衬底与第一介电结构之间的所得空隙(void)至少部分地由第二介电结构的第二侧壁界定。当衬底的第二部分被移除时，第二介电结构抑制对衬底的第一部分的移除。
在一些实施例中，半导体器件包括通信器件(例如收发器)、光子器件(例如硅系光子集成电路(integrated circuit，IC))或不同类型的器件中的至少一者。半导体器件被配置用于光通信或光信号传播中的至少一者。半导体器件的其他结构及配置在本公开的范围内。在一些实施例中，第一介电结构是耦合器结构。光信号经由第一介电结构传送到组件(例如光纤或不同的组件中的至少一者)。衬底与第一介电结构之间的空隙抑制光信号泄漏到衬底中。第二介电结构为包含波导的第一介电结构提供结构支撑，以抑制第一介电结构在朝向空隙的方向上弯曲或下垂，其中此种偏转导致从波导传送到组件的光信号的减少(例如由于波导与组件之间的未对准)。第二介电结构的存在起到例如通过以下方式对信号传送进行促成、促进、增强等等的作用：管控所移除的衬底的量，以使空隙的大小被确定为足以抑制信号泄漏，但又不至于大到使波导下垂且因此与组件未对准。
图1A至8F示出根据一些实施例的处于各种制造阶段的半导体器件100。图1A、图2A、图3A、图4A、图5A、图6A、图7A及图8A示出处于各种制造阶段的半导体器件100的俯视图。图1B、图2B、图3B、图4B、图5B、图6B、图7B及图8B分别示出沿图1A、图2A、图3A、图4A、图5A、图6A、图7A及图8A所示的线B-B截取的半导体器件100的剖视图。图1C、图2C、图3C、图4C、图5C、图6C、图7C及图8C分别示出沿图1A、图2A、图3A、图4A、图5A、图6A、图7A及图8A所示的线C-C截取的半导体器件100的剖视图。图4D、图5D、图7D及图8D分别示出沿图4A、图5A、图7A及图8A所示的线D-D截取的半导体器件100的剖视图。图5E、图7E及图8E分别示出沿图5A、图7A及图8A所示的线E-E截取的半导体器件100的剖视图。图7F及图8F分别示出沿图7A及图8A所示的线F-F截取的半导体器件100的剖视图。图1C、图2C、图3C、图4C、图5C、图6C、图7C及图8C中所示的图分别相对于图1B、图2B、图3B、图4B、图5B、图6B、图7B及图8B中所示的图成90度。图4C、图5C、图7C及图8C中所示的图分别相对于图4D、图5D、图7D及图8D中所示的图成90度。图5C、图7C及图8C中所示的图分别相对于图5E、图7E及图8E中所示的图成90度。图7F及图8F中所示的图分别相对于图7B及图8B中所示的图成90度。
在一些实施例中，半导体器件100包括通信器件(例如收发器)、光子器件(例如硅系光子IC)或不同类型的器件中的至少一者。半导体器件100被配置用于光通信或光信号传播中的至少一者。半导体器件100的其他结构及配置在本公开的范围内。
图1A、图1B及图1C示出根据一些实施例的半导体器件100。在一些实施例中，半导体器件100包括第一介电层102及衬底104。衬底104包括外延层、绝缘体上硅(silicon-on-insulator，SOI)结构、芯片或由芯片形成的管芯中的至少一者。衬底104的其他结构及配置在本公开的范围内。衬底104包含硅、锗、碳化物、砷化物、镓、砷、磷化物、铟、锑化物、SiGe、SiC、GaAs、GaN、GaP、InGaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其他合适的材料中的至少一者。根据一些实施例，衬底104包含单晶硅、具有<100>晶体学取向的结晶硅、具有<110>晶体学取向的结晶硅或其他合适的材料。在一些实施例中，衬底104包括至少一个掺杂区。
在一些实施例中，在衬底104之上形成第一介电层102。第一介电层102存在以下情形中的至少一者：上覆在衬底104之上、与衬底104的顶表面直接接触、或者与衬底104的顶表面间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第一介电层102与衬底104之间。
在一些实施例中，第一介电层102包含硅、氮化物、氧化物(例如SiO2)或其他合适的材料中的至少一者。在一些实施例中，第一介电层102是底部氧化物(bottom oxide，BOX)。第一介电层102的其他结构及配置在本公开的范围内。第一介电层102是通过物理气相沉积(physical vapor deposition，PVD)、溅镀、化学气相沉积(chemical vapordeposition，CVD)、低压化学气相沉积(low pressure CVD，LPCVD)、原子层化学气相沉积(atomic layer chemical vapor deposition，ALCVD)、超高真空化学气相沉积(ultrahighvacuum CVD，UHVCVD)、减压化学气相沉积(reduced pressure CVD，RPCVD)、原子层沉积(atomic layer deposition，ALD)、分子束外延磊晶(molecular beam epitaxy，MBE)、液相外延磊晶(liquid phase epitaxy，LPE)、旋涂(spin on)、生长或其他合适的技术中的至少一者形成。在一些实施例中，第一介电层102具有介于约10,000埃到约30,000埃之间的厚度106。厚度106的其他值在本公开的范围内。
图2A、图2B及图2C示出根据一些实施例在第一介电层102之上形成的半导体层202。半导体层202存在以下情形中的至少一者：上覆在第一介电层102之上、与第一介电层102的顶表面直接接触、或者与第一介电层102的顶表面间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于半导体层202与第一介电层102之间。半导体层202包含半导体材料或其他合适的材料中的至少一者。根据一些实施例，半导体层202包含硅，例如单晶硅、具有<100>晶体学取向的结晶硅、具有<110>晶体学取向的结晶硅或其他合适的材料。半导体层202的其他结构及配置在本公开的范围内。在一些实施例中，半导体层202具有介于约2,000埃到约4,000埃之间的厚度204。厚度204的其他值在本公开的范围内。
图3A、图3B及图3C示出根据一些实施例在第一介电层102之上形成的波导302。在一些实施例中，例如使用光刻胶(未示出)图案化半导体层202以形成波导302。在一些实施例中，在图案化之前或图案化之后中的至少一种情形中，半导体层202被处理成例如：在其中选择性地形成有特征、组件等，在其中选择性地植入有掺杂剂等。在半导体层202之上形成光刻胶。光刻胶是通过PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。光刻胶包括其中光刻胶的性质(例如溶解度(solubility))受光影响的感旋光性材料。光刻胶是负型光刻胶或正型光刻胶。对于负型光刻胶，当被光源照射时，负型光刻胶的区域变得不可溶，使得在后续显影阶段期间向负型光刻胶施加溶剂会移除负型光刻胶的非照射区域。因此，在负型光刻胶中形成的图案是由光源与负型光刻胶之间的模板(例如掩模)的不透明区域界定的图案的负片。在正型光刻胶中，正型光刻胶的被照射区域变得可溶，并且在显影期间通过施加溶剂而被移除。因此，在正型光刻胶中形成的图案是光源与正型光刻胶之间的模板(例如掩模)的不透明区域的正型图像。一种或多种刻蚀剂具有选择性，使得所述一种或多种刻蚀剂以比所述一种或多种刻蚀剂移除或刻蚀掉光刻胶大的速率移除或刻蚀掉被光刻胶暴露出或未被光刻胶覆盖的一个或多个层。在一些实施例中，所述一个或多个层包括半导体层202。光刻胶中的开口使得所述一种或多种刻蚀剂能够在光刻胶下方的所述一个或多个层中形成对应的开口，并且因此将光刻胶中的图案转移到光刻胶下方的所述一个或多个层。在图案转移之后，例如通过化学机械平坦化(chemical mechanical planarization，CMP)、刻蚀或其他合适的技术中的至少一者来移除光刻胶。根据一些实施例，使用氟化氢(HF)、稀释的HF、例如氯化氢(HCl2)等氯化合物、硫化氢(H2S)或其他合适的材料中的至少一者对光刻胶进行剥除或冲洗中的至少一者。用于图案化半导体层202或形成波导302中的至少一种情形的其他工艺及技术在本公开的范围内。
用于移除半导体层202的部分以暴露出第一介电层102的部分且形成波导302的刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。用于移除半导体层202的部分以暴露出第一介电层102的部分或形成波导302中的至少一种情形的其他工艺及技术在本公开的范围内。
在一些实施例中，波导302具有介于约2,000埃到约4,000埃之间的厚度308(在图3C中示出)。厚度308的其他值在本公开的范围内。在一些实施例中，波导302具有第一锥形侧壁304或第二锥形侧壁306中的至少一者。波导302的第一锥形侧壁304具有第一斜率。波导302的第二锥形侧壁306具有第二斜率。在一些实施例中，第一斜率相对于第二斜率在极性(polarity)上相反。
波导302的至少一部分在方向312上延伸。在一些实施例中，存在以下中的至少一种情形：波导302的横截面积沿方向312减小或者波导302的第一部分310的横截面积沿方向312减小。波导302的第一部分310包括波导302的端点305，其中波导302不在方向312上延伸超过端点。
根据一些实施例，将波导302的第一部分310形成为具有随刀口锥度(knife-edgetaper)变化的侧壁。在一些实施例中，存在以下中的至少一种情形：波导302的第一部分310的宽度314(在图3A中示出)沿方向312减小或者波导302的第二部分316的高度318(在图3B中示出)沿方向312减小。波导302的第二部分316存在以下中的至少一种情形：是波导302的第一部分310的一部分或者对应于波导302的第一部分310。第一部分310、第二部分316、宽度314或高度318中的至少一者的其他值及配置在本公开的范围内。
图4A、图4B、图4C及图4D示出根据一些实施例在第一介电层102及衬底104中形成的第一沟槽404及第二沟槽406。在一些实施例中，存在以下中的至少一种情形：第一沟槽404暴露出衬底104的一部分或者第二沟槽406暴露出衬底104的一部分。存在以下中的至少一种情形：移除第一介电层102的一部分及衬底104的一部分以形成第一沟槽404或者移除第一介电层102的一部分及衬底104的一部分以形成第二沟槽406。衬底104的第一部分434(在图4B及图4D中示出)邻近第一沟槽404的第一侧及第二沟槽406的第一侧。衬底104的第二部分436(在图4B及图4D中示出)邻近第一沟槽404的第二侧及第二沟槽406的第二侧。
在一些实施例中，第一沟槽404及第二沟槽406在垂直于方向312的方向上偏离波导302。在一些实施例中，衬底104的第三部分402位于第一沟槽404与第二沟槽406之间，其中波导302上覆在衬底104的第三部分402之上。在一些实施例中，第一介电层102的第一部分408位于第一沟槽404与第二沟槽406之间，其中第一介电层102的第一部分408上覆在衬底104的第三部分402之上。波导302上覆在衬底104的第三部分402及第一介电层102的第一部分408之上。
第一沟槽404由第一介电层102的第一部分408的第一侧壁414(在图4C中示出)、衬底104的第三部分402的第一侧壁416(在图4C中示出)、第一介电层102的侧壁410(在图4C中示出)、衬底104的侧壁412(在图4C中示出)、第一介电层102的侧壁426(在图4B中示出)、第一介电层102的侧壁430(在图4B中示出)、衬底104的第一部分434的第一侧壁428(在图4B中示出)或衬底104的第二部分436的第一侧壁432(在图4B中示出)中的至少一者界定。第一沟槽404的其他结构及配置在本公开的范围内。
第二沟槽406由第一介电层102的第一部分408的第二侧壁418(在图4C中示出)、衬底104的第三部分402的第二侧壁420(在图4C中示出)、第一介电层102的侧壁422(在图4C中示出)、衬底104的侧壁424(在图4C中示出)、第一介电层102的侧壁438(在图4D中示出)、第一介电层102的侧壁442(在图4D中示出)、衬底104的第一部分434的第二侧壁440(在图4D中示出)或衬底104的第二部分436的第二侧壁444(在图4D中示出)中的至少一者界定。第二沟槽406的其他结构及配置在本公开的范围内。
在一些实施例中，例如使用光刻胶(未示出)图案化第一介电层102及衬底104以形成第一沟槽404及第二沟槽406。在第一介电层102之上形成光刻胶。光刻胶是通过PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。光刻胶包括其中光刻胶的性质(例如溶解度)受光影响的感旋光性材料。光刻胶是负型光刻胶或正型光刻胶。
一种或多种刻蚀剂具有选择性，使得所述一种或多种刻蚀剂以比所述一种或多种刻蚀剂移除或刻蚀掉光刻胶大的速率移除或刻蚀掉被光刻胶暴露出或未被光刻胶覆盖的一个或多个层。在一些实施例中，所述一个或多个层包括第一介电层102及衬底104。光刻胶中的开口使得所述一种或多种刻蚀剂在光刻胶下方的所述一个或多个层中形成对应的开口(例如第一沟槽404或第二沟槽406中的至少一者)，并且因此将光刻胶中的图案转移到光刻胶下方的所述一个或多个层。在图案转移之后，例如通过CMP、刻蚀或其他合适的技术中的至少一者来移除光刻胶。根据一些实施例，使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者对光刻胶进行剥除或冲洗中的至少一者。用于图案化第一介电层102及衬底104或形成第一沟槽404及第二沟槽406中的至少一种情形的其他工艺及技术在本公开的范围内。
用于形成第一沟槽404及第二沟槽406的刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。用于形成第一沟槽404或第二沟槽406中的至少一者的其他工艺及技术在本公开的范围内。
根据一些实施例，使用掩模层(未示出)形成第一沟槽及第二沟槽，其中掩模层形成在第一介电层102之上。在一些实施例中，掩模层是硬掩模层。掩模层包括氧化物、氮化物、金属或其他合适的材料中的至少一者。掩模层是通过PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。根据一些实施例，例如使用光刻胶(未示出)图案化掩模层以形成图案化掩模层(未示出)。在一些实施例中，在形成图案化掩模层之后，例如通过CMP、刻蚀或其他合适的技术中的至少一者来移除光刻胶。根据一些实施例，使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者对光刻胶进行剥除或冲洗中的至少一者。
用于移除掩模层的部分以暴露出第一介电层102的部分且形成图案化掩模层的刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。
在一些实施例中，实行刻蚀工艺以形成第一沟槽404及第二沟槽406，其中在图案化掩模层保护或屏蔽第一介电层102的被图案化掩模层覆盖的部分的同时，图案化掩模层中的开口使得在刻蚀工艺期间施加的一种或多种刻蚀剂能够移除第一介电层102的部分及衬底104的部分。刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。在一些实施例中，在形成第一沟槽404及第二沟槽406之后，例如通过CMP、刻蚀或其他合适的技术中的至少一者来移除图案化掩模层。用于形成第一沟槽404或第二沟槽406中的至少一者的其他工艺及技术在本公开的范围内。
图5A、图5B、图5C、图5D及图5E示出根据一些实施例在第一介电层102之上形成的第二介电层502。在一些实施例中，第二介电层502上覆在第一介电层102及衬底104之上。第二介电层502包含硅、氮化物、氧化物(例如SiO2)或其他合适的材料中的至少一者。第二介电层502是通过PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。在一些实施例中，第二介电层502具有介于约20,000埃到约60,000埃之间的厚度538。厚度538的其他值在本公开的范围内。
在一些实施例中，第二介电层502与第一介电层102的顶表面直接接触。第二介电层502不同于第一介电层102(例如具有不同的材料组成)，使得在第二介电层502与第一介电层102之间界定有界面。在一些实施例中，第二介电层502不具有不同于第一介电层102的材料组成。然而，由于第二介电层502与第一介电层102是分开的、不同的等等性质的层，因此在第二介电层502与第一介电层102之间界定有界面。在一些实施例中，第二介电层502与第一介电层102的顶表面间接接触，其中一个或多个层(例如缓冲层)位于第二介电层502与第一介电层102之间。
第二介电层502存在以下中的至少一种情形：上覆在波导302之上、与波导302的侧壁或顶表面中的至少一者直接接触、或者与波导302的顶表面间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第二介电层502与波导302之间。
例如通过用第一介电材料填充第一沟槽404以形成第一介电结构504来在第一沟槽404中形成第一介电结构504。在一些实施例中，在第一沟槽404中形成第二介电层502，以形成第一介电结构504。第一介电结构504是第二介电层502的位于第一沟槽404中的一部分或第二介电层502的填充第一沟槽404的一部分中的至少一者。
第一介电结构504的第一侧壁508(在图5B中示出)邻近衬底104的第一部分434的第一侧壁428或第一介电层102的侧壁426中的至少一者。第一介电结构504的第一侧壁508存在以下中的至少一种情形：与衬底104的第一部分434的第一侧壁428或第一介电层102的侧壁426中的至少一者对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第一介电结构504的第一侧壁508与衬底104的第一部分434的第一侧壁428或第一介电层102的侧壁426中的至少一者之间。
第一介电结构504的第二侧壁510(在图5B中示出)邻近衬底104的第二部分436的第一侧壁432或第一介电层102的侧壁430中的至少一者。第一介电结构504的第二侧壁510存在以下中的至少一种情形：与衬底104的第二部分436的第一侧壁432或第一介电层102的侧壁430中的至少一者对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第一介电结构504的第二侧壁510与衬底104的第二部分436的第一侧壁432或第一介电层102的侧壁430中的至少一者之间。
在一些实施例中，第一介电结构504的第一侧壁508与第一介电结构504的第二侧壁510之间的距离540(在图5B中示出)介于约5,000埃到约30,000埃之间。距离540的其他值在本公开的范围内。
第一介电结构504的第三侧壁514(在图5C中示出)邻近衬底104的侧壁412或第一介电层102的侧壁410中的至少一者。第一介电结构504的第三侧壁514存在以下中的至少一种情形：与衬底104的侧壁412或第一介电层102的侧壁410中的至少一者对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第一介电结构504的第三侧壁514与衬底104的侧壁412或第一介电层102的侧壁410中的至少一者之间。
第一介电结构504的第四侧壁512(在图5C中示出)邻近衬底104的第三部分402的第一侧壁416或第一介电层102的第一部分408的第一侧壁414中的至少一者。第一介电结构504的第四侧壁512存在以下中的至少一种情形：与衬底104的第三部分402的第一侧壁416或第一介电层102的第一部分408的第一侧壁414中的至少一者对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第一介电结构504的第四侧壁512与衬底104的第三部分402的第一侧壁416或第一介电层102的第一部分408的第一侧壁414中的至少一者之间。
在一些实施例中，第一介电层102的顶表面与第一介电结构504的底表面之间的距离526(在图5C中示出)介于约30,000埃到约90,000埃之间。距离526的其他值在本公开的范围内。在一些实施例中，衬底104的顶表面与第一介电结构504的底表面之间的距离528(在图5C中示出)介于约20,000埃到约70,000埃之间。距离528的其他值在本公开的范围内。在一些实施例中，第一介电结构504的第三侧壁514与第一介电结构504的第四侧壁512之间的距离530(在图5C中示出)介于约70,000埃到约150,000埃之间。距离530的其他值在本公开的范围内。
例如通过用第二介电材料填充第二沟槽406以形成第二介电结构506来在第二沟槽406中形成第二介电结构506。在一些实施例中，在第二沟槽406中形成第二介电层502，以形成第二介电结构506。第二介电结构506是第二介电层502的位于第二沟槽406中的一部分或第二介电层502的填充第二沟槽406的一部分中的至少一者。
第二介电结构506的第一侧壁520(在图5E中示出)邻近衬底104的第一部分434的第二侧壁440或第一介电层102的侧壁438中的至少一者。第二介电结构506的第一侧壁520存在以下中的至少一种情形：与衬底104的第一部分434的第二侧壁440或第一介电层102的侧壁438中的至少一者对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第二介电结构506的第一侧壁520与衬底104的第一部分434的第二侧壁440或第一介电层102的侧壁438中的至少一者之间。
第二介电结构506的第二侧壁522(在图5E中示出)邻近衬底104的第二部分436的第二侧壁444或第一介电层102的侧壁442中的至少一者。第二介电结构506的第二侧壁522存在以下中的至少一种情形：与衬底104的第二部分436的第二侧壁444或第一介电层102的侧壁442中的至少一者对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第二介电结构506的第二侧壁522与衬底104的第二部分436的第二侧壁444或第一介电层102的侧壁442中的至少一者之间。
在一些实施例中，第二介电结构506的第一侧壁520与第二介电结构506的第二侧壁522之间的距离542(在图5E中示出)介于约5,000埃到约30,000埃之间。距离542约等于距离540，或者距离542不同于距离540。距离542的其他值在本公开的范围内。
第二介电结构506的第三侧壁518(在图5C中示出)邻近衬底104的第三部分402的第二侧壁420或第一介电层102的第一部分408的第二侧壁418中的至少一者。第二介电结构506的第三侧壁518存在以下中的至少一种情形：与衬底104的第三部分402的第二侧壁420或第一介电层102的第一部分408的第二侧壁418中的至少一者对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第二介电结构506的第三侧壁518与衬底104的第三部分402的第二侧壁420或第一介电层102的第一部分408的第二侧壁418中的至少一者之间。
第二介电结构506的第四侧壁516(在图5C中示出)邻近衬底104的侧壁424或第一介电层102的侧壁422中的至少一者。第二介电结构506的第四侧壁516存在以下中的至少一种情形：与衬底104的侧壁424或第一介电层102的侧壁422中的至少一者对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第二介电结构506的第四侧壁516与衬底104的侧壁424或第一介电层102的侧壁422中的至少一者之间。
在一些实施例中，第一介电层102的顶表面与第二介电结构506的底表面之间的距离536(在图5C中示出)介于约30,000埃到约90,000埃之间。距离536约等于距离526，或者距离536不同于距离526。距离536的其他值在本公开的范围内。在一些实施例中，衬底104的顶表面与第二介电结构506的底表面之间的距离534(在图5C中示出)介于约20,000埃到约70,000埃之间。距离534约等于距离528，或者距离534不同于距离528。距离534的其他值在本公开的范围内。在一些实施例中，第二介电结构506的第三侧壁518与第二介电结构506的第四侧壁516之间的距离532(在图5C中示出)介于约70,000埃到约150,000埃之间。距离532约等于距离530，或者距离532不同于距离530。距离532的其他值在本公开的范围内。
波导302存在以下中的至少一种情形：位于第一介电结构1004与第二介电结构1006之间、位于第一介电结构504及第二介电结构506之上、或者上覆在衬底104的位于第一介电结构504与第二介电结构506之间的第三部分402之上。波导302的一部分在远离第一介电结构504的第一侧壁508或第二介电结构506的第一侧壁520中的至少一者的方向313上延伸。波导302的一部分(例如包括波导302的第一部分310(图3A))在远离第一介电结构504的第二侧壁510或第二介电结构506的第二侧壁522中的至少一者的方向312上延伸。
图6A、图6B及图6C示出根据一些实施例在衬底104之上形成第三介电结构602，第三介电结构602包括第一介电层102的一部分及第二介电层502的一部分。波导302的一部分位于第三介电结构602中。在一些实施例中，第三介电结构602的底表面与第三介电结构602的顶表面之间的距离604(在图6B中示出)介于约30,000埃到约90,000埃之间。距离604的其他值在本公开的范围内。在一些实施例中，存在以下中的至少一种情形：第三介电结构602的底表面对应于第一介电层102的底表面或者第三介电结构602的顶表面对应于第二介电层502的顶表面。在一些实施例中，第三介电结构602的第一侧608与第三介电结构602的第二侧610之间的距离606(在图6C中示出)介于约20,000埃到约100,000埃之间。距离606的其他值在本公开的范围内。
例如通过使用光刻胶(未示出)图案化第一介电层102及第二介电层502来移除第一介电层102及第二介电层502的一个或多个部分，以实现以下中的至少一种情形：形成第三介电结构602或暴露出第三介电结构602的第一侧608及第二侧610。在第二介电层502之上形成光刻胶。光刻胶是通过PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。光刻胶包括其中光刻胶的性质(例如溶解度)受光影响的感旋光性材料。光刻胶是负型光刻胶或正型光刻胶。
一种或多种刻蚀剂具有选择性，使得所述一种或多种刻蚀剂以比所述一种或多种刻蚀剂移除或刻蚀掉光刻胶大的速率移除或刻蚀掉被光刻胶暴露出或未被光刻胶覆盖的一个或多个层。在一些实施例中，所述一个或多个层包括第二介电层502及第一介电层102。光刻胶中的开口使得所述一种或多种刻蚀剂在光刻胶下方的所述一个或多个层中形成对应的开口(例如邻近第三介电结构602的第一侧608的开口及邻近第三介电结构602的第二侧610的开口)，并且因此将光刻胶中的图案转移到光刻胶下方的所述一个或多个层。在图案转移之后，例如通过CMP、刻蚀或其他合适的技术中的至少一者来移除光刻胶。根据一些实施例，使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者对光刻胶进行剥除或冲洗中的至少一者。
用于形成第三介电结构602的刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。用于形成第三介电结构602的其他工艺及技术在本公开的范围内。
图7A、图7B、图7C、图7D、图7E及图7F示出根据一些实施例在第三介电结构602与衬底104之间形成空隙702。移除衬底104的第二部分436(在图4B、图4D、图5B、图5E中示出)，以实现以下中的至少一种情形：暴露出第三介电结构602的底表面、暴露出衬底104的表面708或产生空隙702。在一些实施例中，使用刻蚀工艺移除衬底104的第二部分436以产生空隙702。刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。用于形成空隙702的其他工艺及技术在本公开的范围内。
在一些实施例中，第三介电结构602的底表面与衬底104的表面708之间的距离706(在图7B中示出)介于约20,000埃到约70,000埃之间。距离706约等于衬底104的顶表面与第一介电结构504的底表面之间的距离528(在图5C中示出)或衬底104的顶表面与第二介电结构506的底表面之间的距离534(在图5C中示出)中的至少一者，或者距离706不同于距离528或距离534中的至少一者。距离706的其他值在本公开的范围内。
当例如通过刻蚀移除衬底104的第二部分436以产生空隙702时，第一介电结构504或第二介电结构506中的至少一者抑制对衬底104的第一部分434(在图4B、图4D、图5B、图5E中示出)的移除。
在一些实施例中，空隙702由第一介电结构504的第二侧壁510(在图7B中示出)或第二介电结构506的第二侧壁522(在图7E中示出)中的至少一者界定。在一些实施例中，当移除衬底104的第二部分436时，第一介电结构504的一部分或第二介电结构506的一部分中的至少一者被移除。一种或多种刻蚀剂以比所述一种或多种刻蚀剂移除或刻蚀掉第一介电结构504或第二介电结构506中的至少一者大的速率移除或刻蚀掉衬底104的部分。
在一些实施例中，空隙702由衬底104的位于第一介电结构504与第二介电结构506之间的第三部分402的第三侧壁704(在图7D中示出)界定。
图8A、图8B、图8C、图8D、图8E及图8F示出根据一些实施例的半导体器件100，其中衬底104的第三部分402的一部分403(图7D)被移除。在一些实施例中，当移除衬底104的第二部分436时，衬底104的第三部分402的部分403被移除。用于移除衬底104的第二部分436的刻蚀工艺会移除衬底104的第三部分402的部分403。移除第三部分402的部分403会在第一介电结构504与第二介电结构506之间产生第二空隙802(在图8D及图8F中示出)。在一些实施例中，波导302上覆在第二空隙802之上。在一些实施例中，第二空隙802至少由第一介电结构504的第四侧壁512、第二介电结构506的第三侧壁518及衬底104的第三部分402的第三侧壁704界定，当衬底104的第二部分436被移除时，第三侧壁704已在图8D中的页面上向后移动、凹陷或从右向左移动。用于形成第二空隙802的其他工艺及技术在本公开的范围内。
在一些实施例中，经由波导302中的至少一些波导302传播光信号。波导302被折射率小于波导302的折射率的材料(例如第一介电层102或第二介电层502中的至少一者的部分)环绕。在第一介电层102或第二介电层502中的至少一者包含SiO2的情形中，环绕波导302的材料的折射率介于约1.4到约1.6之间。环绕波导302的材料的其他折射率在本公开的范围内。在波导302是硅波导的情形中，波导302的折射率介于约3.3到约3.7之间。波导302的其他折射率在本公开的范围内。波导302或环绕波导302的材料中的至少一者被配置成将光信号引导到波导302中或将光信号引导通过波导302。环绕波导302的材料的折射率小于波导302的折射率使得光信号中的至少一些光信号被环绕波导302的材料反射，使得光信号实现保持在波导302内或者受到抑制而不从波导302出射中的至少一种情形，以经由波导302传播。光信号在方向312或与方向312不同(例如相反)的方向中的至少一者上传播。
在一些实施例中，第三介电结构602是耦合器结构，其被配置成将光信号传送到例如光纤、半导体器件或不同的组件中的至少一者等组件。在一些实施例中，由于光信号到达波导302的小于阈值大小的一部分(例如波导302的第一部分310的至少一部分(在图3A中示出))，因此光信号从波导302传送到组件。由于波导302(例如波导302的第一部分310)的大小减小或沿方向312逐渐变细，因此光信号从波导302传送到组件。由于波导302的横截面积(例如波导302的第一部分310的横截面积)在方向312上减小，因此光信号从波导302传送到组件。
设置在第三介电结构602与衬底104之间的空隙702抑制光信号出现以下中的至少一种情形：例如由于空隙的折射率(例如因空隙中的一种或多种气体)而从第三介电结构602中泄漏出或泄露到衬底104中。通过在半导体器件100中实施第一介电结构504或第二介电结构506中的至少一者，空隙702的长度710(在图7E中示出)不超过第一阈值长度，这是因为当移除衬底104的第二部分436(在图4B、图4D、图5B、图5E中示出)以产生空隙702时，第一介电结构504或第二介电结构506中的至少一者会抑制对衬底104的第一部分434的移除。由于对第三介电结构602的结构支撑不足，超过第一阈值长度的长度710使得第三介电结构602能够存在朝向衬底104断裂或弯曲中的至少一种情形。至少由于第三介电结构602与组件的未对准，第三介电结构602的此种偏转导致从波导302传送到组件的光信号减少。通过在半导体器件100中实施第一介电结构504或第二介电结构506中的至少一者，空隙702的长度710不小于第二阈值长度。长度710不小于第二阈值长度会例如通过在紧邻于第三介电结构602下方具有与衬底104相对的空隙来抑制光信号泄漏到衬底104中。
由于第一介电结构504或第二介电结构506中的至少一者抑制对衬底104的第一部分434的移除，因此实施第一介电结构504或第二介电结构506中的至少一者使得更精确地控制对衬底104的第二部分436(在图4B、图4D、图5B、图5E中示出)的移除。实施第一介电结构504或第二介电结构506中的至少一者使得能够控制对衬底104的第二部分436的移除，使得空隙702的长度710存在不超过第一阈值长度或不小于第二阈值长度中的至少一种情形，并且因此第三介电结构602与组件的对准得到提升，并且光信号向衬底中的泄漏受到抑制。
图9A至图16F示出根据一些实施例的处于各种制造阶段的半导体器件900。图9A、图10A、图11A、图12A、图13A、图14A、图15A及图16A示出处于各种制造阶段的半导体器件900的俯视图。图9B、图10B、图11B、图12B、图13B、图14B、图15B及图16B分别示出沿图9A、图10A、图11A、图12A、图13A、图14A、图15A及图16A所示的线B-B截取的半导体器件900的剖视图。图9C、图10C、图11C、图12C、图13C、图14C、图15C及图16C分别示出沿图9A、图10A、图11A、图12A、图13A、图14A、图15A及图16A所示的线C-C截取的半导体器件900的剖视图。图9D、图10D、图15D及图16D分别示出沿图9A、图10A、图15A及图16A所示的线D-D截取的半导体器件900的剖视图。图10E、图15E及图16E分别示出沿图10A、图15A及图16A所示的线E-E截取的半导体器件900的剖视图。图15F及图16F分别示出沿图15A及图16A所示的线F-F截取的半导体器件900的剖视图。图9C、图10C、图11C、图12C、图13C、图14C、图15C及图16C中所示的图分别相对于图9B、图10B、图11B、图12B、图13B、图14B、图15B及图16B中所示的图成90度。图9C、图10C、图15C及图16C中所示的图分别相对于图9D、图10D、图15D及图16D中所示的图成90度。图10C、图15C及图16C中所示的图分别相对于图10E、图15E及图16E中所示的图成90度。图15F及图16F中所示的图分别相对于图15B及图16B中所示的图成90度。
在一些实施例中，半导体器件900包括通信器件(例如收发器)、光子器件(例如硅系光子IC)或不同类型的器件中的至少一者。半导体器件900被配置用于光通信或光信号传播中的至少一者。半导体器件100的其他结构及配置在本公开的范围内。
图9A、图9B、图9C及图9D示出根据一些实施例的半导体器件900。在一些实施例中，半导体器件900包括衬底902。衬底902包括外延层、SOI结构、芯片或由芯片形成的管芯中的至少一者。衬底902的其他结构及配置在本公开的范围内。衬底902包含硅、锗、碳化物、砷化物、镓、砷、磷化物、铟、锑化物、SiGe、SiC、GaAs、GaN、GaP、InGaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或其他合适的材料中的至少一者。根据一些实施例，衬底902包含单晶硅、具有<100>晶体学取向的结晶硅、具有<110>晶体学取向的结晶硅或其他合适的材料。在一些实施例中，衬底902包括至少一个掺杂区。
根据一些实施例，例如通过移除衬底902的部分在衬底902中形成第一沟槽904及第二沟槽906。衬底902的第一部分908(在图9B及图9D中示出)邻近第一沟槽904的第一侧及第二沟槽906的第一侧。衬底902的第二部分910(在图9B及图9D中示出)邻近第一沟槽904的第二侧及第二沟槽906的第二侧。
在一些实施例中，衬底902的第三部分912(在图9C中示出)位于第一沟槽904与第二沟槽906之间。第一沟槽904由衬底902的第三部分912的第一侧壁916(在图9C中示出)、衬底902的侧壁914(在图9C中示出)、衬底902的第一部分908的第一侧壁924(在图9B中示出)或衬底902的第二部分910的第一侧壁926(在图9B中示出)中的至少一者界定。第一沟槽904的其他结构及配置在本公开的范围内。
第二沟槽906由衬底902的第三部分912的第二侧壁920(在图9C中示出)、衬底902的侧壁922(在图9C中示出)、衬底902的第一部分908的第二侧壁928(在图9D中示出)或衬底902的第二部分910的第二侧壁930(在图9D中示出)中的至少一者界定。第二沟槽906的其他结构及配置在本公开的范围内。
在一些实施例中，例如使用光刻胶(未示出)图案化衬底902以形成第一沟槽904及第二沟槽906。在衬底902之上形成光刻胶。光刻胶是通过PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。光刻胶包括其中光刻胶的性质(例如溶解度)受光影响的感旋光性材料。光刻胶是负型光刻胶或正型光刻胶。
一种或多种刻蚀剂具有选择性，使得所述一种或多种刻蚀剂以比所述一种或多种刻蚀剂移除或刻蚀掉光刻胶大的速率移除或刻蚀掉被光刻胶暴露出或未被光刻胶覆盖的一个或多个层。在一些实施例中，所述一个或多个层包括衬底902。光刻胶中的开口使得所述一种或多种刻蚀剂在光刻胶下方的所述一个或多个层中形成对应的开口(例如第一沟槽904或第二沟槽906中的至少一者)，并且因此将光刻胶中的图案转移到光刻胶下方的所述一个或多个层。在图案转移之后，例如通过CMP、刻蚀或其他合适的技术中的至少一者来移除光刻胶。根据一些实施例，使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者对光刻胶进行剥除或冲洗中的至少一者。
用于形成第一沟槽904及第二沟槽906的刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。用于形成第一沟槽904或第二沟槽906中的至少一者的其他工艺及技术在本公开的范围内。
根据一些实施例，使用掩模层(未示出)形成第一沟槽及第二沟槽，其中掩模层形成在衬底902之上。在一些实施例中，掩模层是硬掩模层。掩模层包含氧化物、氮化物、金属或其他合适的材料中的至少一者。掩模层是通过PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。根据一些实施例，例如使用光刻胶(未示出)图案化掩模层以形成图案化掩模层(未示出)。在一些实施例中，在形成图案化掩模层之后，例如通过CMP、刻蚀或其他合适的技术中的至少一者来移除光刻胶。根据一些实施例，使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者对光刻胶进行剥除或冲洗中的至少一者。
用于移除掩模层的部分以暴露出衬底902的部分且形成图案化掩模层的刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。
在一些实施例中，实行刻蚀工艺以形成第一沟槽904及第二沟槽906，其中在图案化掩模层保护或屏蔽衬底902的被图案化掩模层覆盖的部分的同时，图案化掩模层中的开口使得在刻蚀工艺期间施加的一种或多种刻蚀剂能够移除衬底902的部分。刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。在一些实施例中，在形成第一沟槽904及第二沟槽906之后，例如通过CMP、刻蚀或其他合适的技术中的至少一者来移除图案化掩模层。用于形成第一沟槽904或第二沟槽906中的至少一者的其他工艺及技术在本公开的范围内。
图10A、图10B、图10C、图10D及图10E示出根据一些实施例在衬底902之上形成的第一介电层1002。第一介电层1002存在以下中的至少一种情形：上覆在衬底902之上、与衬底902的顶表面直接接触、或者与衬底902的顶表面间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第一介电层1002与衬底902之间。
第一介电层1002包含硅、氮化物、氧化物(例如SiO2)或其他合适的材料中的至少一者。在一些实施例中，第一介电层1002是BOX。第一介电层1002的其他结构及配置在本公开的范围内。第一介电层1002由PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。在一些实施例中，第一介电层1002具有介于约10,000埃到约30,000埃之间的厚度1008。厚度1008的其他值在本公开的范围内。
在一些实施例中，例如通过用第一介电材料填充第一沟槽904以形成第一介电结构1004来在第一沟槽904中形成第一介电结构1004。在一些实施例中，在第一沟槽904中形成第一介电层1002，以形成第一介电结构1004。第一介电结构1004是第一介电层1002的位于第一沟槽904中的一部分或第一介电层1002的填充第一沟槽904的一部分中的至少一者。
第一介电结构1004的第一侧壁1010(在图10B中示出)邻近衬底902的第一部分908的第一侧壁924。第一介电结构1004的第一侧壁1010存在以下中的至少一种情形：与衬底902的第一部分908的第一侧壁924对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第一介电结构1004的第一侧壁1010与衬底902的第一部分908的第一侧壁924之间。
第一介电结构1004的第二侧壁1012(在图10B中示出)邻近衬底902的第二部分910的第一侧壁926。第一介电结构1004的第二侧壁1012存在以下中的至少一种情形：与衬底902的第二部分910的第一侧壁926对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第一介电结构1004的第二侧壁1012与衬底902的第二部分910的第一侧壁926之间。
在一些实施例中，第一介电结构1004的第一侧壁1010与第一介电结构1004的第二侧壁1012之间的距离1014(在图10B中示出)介于约5,000埃到约30,000埃之间。距离1014的其他值在本公开的范围内。
第一介电结构1004的第三侧壁1018(在图10C中示出)邻近衬底902的侧壁914。第一介电结构1004的第三侧壁1018存在以下中的至少一种情形：与衬底902的侧壁914对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第一介电结构1004的第三侧壁1018与衬底902的侧壁914之间。
第一介电结构1004的第四侧壁1016(在图10C中示出)邻近衬底902的第三部分912的第一侧壁916。第一介电结构1004的第四侧壁1016存在以下中的至少一种情形：与衬底902的第三部分912的第一侧壁916对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第一介电结构1004的第四侧壁1016与衬底902的第三部分912的第一侧壁916之间。
在一些实施例中，衬底902的顶表面与第一介电结构1004的底表面之间的距离1020(在图10C中示出)介于约20,000埃到约70,000埃之间。距离1020的其他值在本公开的范围内。在一些实施例中，第一介电结构1004的第三侧壁1018与第一介电结构1004的第四侧壁1016之间的距离1022(在图10C中示出)介于约70,000埃到约150,000埃之间。距离1022的其他值在本公开的范围内。
例如通过填充第二沟槽906以形成第二介电结构1006来在第二沟槽906中形成第二介电结构1006。在一些实施例中，在第二沟槽906中形成第一介电层1002，以形成第二介电结构1006。第二介电结构1006是第一介电层1002的位于第二沟槽906中的一部分或第一介电层1002的填充第二沟槽906的一部分中的至少一者。
第二介电结构1006的第一侧壁1024(在图10E中示出)邻近衬底902的第一部分908的第二侧壁928。第二介电结构1006的第一侧壁1024存在以下中的至少一种情形：与衬底902的第一部分908的第二侧壁928对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第二介电结构1006的第一侧壁1024与衬底902的第一部分908的第二侧壁928之间。
第二介电结构1006的第二侧壁1026(在图10E中示出)邻近衬底902的第二部分910的第二侧壁930。第二介电结构1006的第二侧壁1026存在以下中的至少一种情形：与衬底902的第二部分910的第二侧壁930对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第二介电结构1006的第二侧壁1026与衬底902的第二部分910的第二侧壁930之间。
在一些实施例中，第二介电结构1006的第一侧壁1024与第二介电结构1006的第二侧壁1026之间的距离1028(在图10E中示出)介于约5,000埃到约30,000埃之间。距离1028约等于距离1014，或者距离1028不同于距离1014。距离1028的其他值在本公开的范围内。
第二介电结构1006的第三侧壁1032(在图10C中示出)邻近衬底902的第三部分912的第二侧壁920。第二介电结构1006的第三侧壁1032存在以下中的至少一种情形：与衬底902的第三部分912的第二侧壁920对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第二介电结构1006的第三侧壁1032与衬底902的第三部分912的第二侧壁920之间。
第二介电结构1006的第四侧壁1030(在图10C中示出)邻近衬底902的侧壁922。第二介电结构1006的第四侧壁1030存在以下中的至少一种情形：与衬底902的侧壁922对准、直接接触或间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第二介电结构1006的第四侧壁1030与衬底902的侧壁922之间。
在一些实施例中，衬底902的顶表面与第二介电结构1006的底表面之间的距离1036(在图10C中示出)介于约20,000埃到约70,000埃之间。距离1036约等于距离1020或者距离1036不同于距离1020。距离1036的其他值在本公开的范围内。在一些实施例中，第二介电结构1006的第三侧壁1032与第二介电结构1006的第四侧壁1030之间的距离1034(在图10C中示出)介于约70,000埃到约150,000埃之间。距离1034约等于距离1022，或者距离1034不同于距离1022。距离1034的其他值在本公开的范围内。
图11A、图11B及图11C示出根据一些实施例在第一介电层1002之上形成的半导体层1102。半导体层1102存在以下中的至少一种情形：上覆在第一介电层1002之上、与第一介电层1002的顶表面直接接触、或者与第一介电层1002的顶表面间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于半导体层1102与第一介电层1002之间。半导体层1102包含半导体材料或其他合适的材料中的至少一者。根据一些实施例，半导体层1102包含硅，例如单晶硅、具有<100>晶体学取向的结晶硅、具有<110>晶体学取向的结晶硅或其他合适的材料。半导体层1102的其他结构及配置在本公开的范围内。在一些实施例中，半导体层1102具有介于约2,000埃到约4,000埃之间的厚度1104。厚度1104的其他值在本公开的范围内。
图12A、图12B及图12C示出根据一些实施例在第一介电层1002之上形成的波导1202。在一些实施例中，例如使用光刻胶(未示出)图案化半导体层1102以形成波导1202。在一些实施例中，在图案化之前或图案化之后中的至少一种情形中，半导体层202被处理成例如：在其中选择性地形成有特征、组件等，在其中选择性地植入有掺杂剂等。在半导体层1102之上形成光刻胶。光刻胶是通过PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。光刻胶包括其中光刻胶的性质(例如溶解度)受光影响的感旋光性材料。光刻胶是负型光刻胶或正型光刻胶。
一种或多种刻蚀剂具有选择性，使得所述一种或多种刻蚀剂以比所述一种或多种刻蚀剂移除或刻蚀掉光刻胶大的速率移除或刻蚀掉被光刻胶暴露出或未被光刻胶覆盖的一个或多个层。在一些实施例中，所述一个或多个层包括半导体层1102。光刻胶中的开口使得所述一种或多种刻蚀剂能够在光刻胶下方的所述一个或多个层中形成对应的开口，并且因此将光刻胶中的图案转移到光刻胶下方的所述一个或多个层。在图案转移之后，例如通过CMP、刻蚀或其他合适的技术中的至少一者来移除光刻胶。根据一些实施例，使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者对光刻胶进行剥除或冲洗中的至少一者。
用于移除半导体层1102的部分以暴露出第一介电层1002的部分且形成波导1202的刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。用于形成波导1202的其他工艺及技术在本公开的范围内。
在一些实施例中，波导1202具有介于约2,000埃到约4,000埃之间的厚度1208(在图12C中示出)。厚度1208的其他值在本公开的范围内。在一些实施例中，波导1202具有第一锥形侧壁1204或第二锥形侧壁1206中的至少一者。波导1202的第一锥形侧壁1204具有第一斜率。波导1202的第二锥形侧壁1206具有第二斜率。在一些实施例中，第一斜率相对于第二斜率在极性上相反。
波导1202的至少一部分在方向1212上延伸。在一些实施例中，存在以下中的至少一种情形：波导1202的横截面积沿方向1212减小或者波导1202的第一部分1210的横截面积沿方向1212减小。波导1202的第一部分1210包括波导1202的端点1205，其中波导1202不在方向1212上延伸超过端点。
根据一些实施例，将波导1202的第一部分1210形成为具有随刀口锥度变化的侧壁。在一些实施例中，存在以下中的至少一种情形：波导1202的第一部分1210的宽度1214(在图12A中示出)沿方向1212减小或者波导1202的第二部分1216的高度1218(在图12B中示出)沿方向1212减小。波导1202的第二部分1216存在以下中的至少一种情形：是波导1202的第一部分1210的一部分或者对应于波导1202的第一部分1210。第一部分1210、第二部分1216、宽度1214或高度1218中的至少一者的其他值及配置在本公开的范围内。
波导1202存在以下中的至少一种情形：位于第一介电结构1004与第二介电结构1006之间、上覆在衬底902的位于第一介电结构1004与第二介电结构1006之间的第三部分912之上、或者位于第一介电结构1004及第二介电结构1006之上。波导1202的一部分在远离第一介电结构1004的第一侧壁1010(在图10B中示出)或第二介电结构1006的第一侧壁1024(在图10E中示出)中的至少一者的方向1213上延伸。波导1202的一部分(例如包括波导1202的第一部分1210(图12A))在远离第一介电结构1004的第二侧壁1012(在图10B中示出)或第二介电结构1006的第二侧壁1026(在图10E中示出)中的至少一者的方向1212上延伸。
图13A、图13B、图13C示出根据一些实施例在第一介电层1002之上形成的第二介电层1302。在一些实施例中，第二介电层1302上覆在第一介电层1002及衬底902之上。第二介电层1302包含硅、氮化物、氧化物(例如SiO2)或其他合适的材料中的至少一者。第二介电层1302是通过PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。在一些实施例中，第二介电层1302具有介于约20,000埃到约60,000埃之间的厚度1304。厚度1304的其他值在本公开的范围内。
在一些实施例中，第二介电层1302与第一介电层1002的顶表面直接接触。第二介电层1302不同于第一介电层1002(例如具有不同的材料组成)，使得在第二介电层1302与第一介电层1002之间界定有界面。在一些实施例中，第二介电层1302不具有不同于第一介电层1002的材料组成。然而，由于第二介电层1302与第一介电层1002是分开的、不同的等性质的层，因此在第二介电层1302与第一介电层1002之间界定有界面。在一些实施例中，第二介电层1302与第一介电层1002的顶表面间接接触，其中一个或多个层(例如缓冲层)位于第二介电层1302与第一介电层1002之间。
第二介电层1302存在以下中的至少一种情形：上覆在波导1202之上，与波导1202的侧壁或顶表面中的至少一者直接接触或者与波导1202的顶表面间接接触。在一些实施例中，一个或多个层(例如缓冲层)位于第二介电层1302与波导1202之间。
图14A、图14B及图14C示出根据一些实施例在衬底902之上形成第三介电结构1402，第三介电结构1402包括第一介电层1002的一部分及第二介电层1302的一部分。波导1202的一部分位于第三介电结构1402中。在一些实施例中，第三介电结构1402的底表面与第三介电结构1402的顶表面之间的距离1404(在图14B中示出)介于约30,000埃到约90,000埃之间。距离1404的其他值在本公开的范围内。在一些实施例中，存在以下中的至少一种情形：第三介电结构1402的底表面对应于第一介电层1002的底表面或者第三介电结构1402的顶表面对应于第二介电层1302的顶表面。在一些实施例中，第三介电结构1402的第一侧1408与第三介电结构1402的第二侧1410之间的距离1406(在图14C中示出)介于约20,000埃到约100,000埃之间。距离1406的其他值在本公开的范围内。
例如通过使用光刻胶(未示出)图案化第一介电层1002及第二介电层1302来移除第一介电层1002及第二介电层1302的一个或多个部分，以实现以下中的至少一种情形：形成第三介电结构1402或暴露出第三介电结构1402的第一侧1408及第二侧1410。在第二介电层1302之上形成光刻胶。光刻胶是通过PVD、溅镀、CVD、LPCVD、ALCVD、UHVCVD、RPCVD、ALD、MBE、LPE、旋涂、生长或其他合适的技术中的至少一者形成。光刻胶包括其中光刻胶的性质(例如溶解度)受光影响的感旋光性材料。光刻胶是负型光刻胶或正型光刻胶。
一种或多种刻蚀剂具有选择性，使得所述一种或多种刻蚀剂以比所述一种或多种刻蚀剂移除或刻蚀掉光刻胶大的速率移除或刻蚀掉被光刻胶暴露出或未被光刻胶覆盖的一个或多个层。在一些实施例中，所述一个或多个层包括第二介电层1302及第一介电层1002。光刻胶中的开口使得所述一种或多种刻蚀剂能够在光刻胶下方的所述一个或多个层中形成对应的开口(例如邻近第三介电结构1402的第一侧1408的开口及邻近第三介电结构1402的第二侧1410的开口)，并且因此将光刻胶中的图案转移到光刻胶下方的所述一个或多个层。在图案转移之后，例如通过CMP、刻蚀或其他合适的技术中的至少一者来移除光刻胶。根据一些实施例，使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者对光刻胶进行剥除或冲洗中的至少一者。
用于形成第三介电结构1402的刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。用于形成第三介电结构1402的其他工艺及技术在本公开的范围内。
图15A、图15B、图15C、图15D、图15E及图15F示出根据一些实施例在第三介电结构1402与衬底902之间形成空隙1502。移除衬底902的第二部分910(在图9B、图9D、图10B、图10E中示出)以实现以下中的至少一种情形：暴露出第三介电结构1402的底表面、暴露出衬底902的表面1508或产生空隙1502。在一些实施例中，使用刻蚀工艺移除衬底902的第二部分910以产生空隙1502。刻蚀工艺是干刻蚀工艺、湿刻蚀工艺、各向异性刻蚀工艺、各向同性刻蚀工艺或另一种合适工艺中的至少一者。刻蚀工艺使用HF、稀释的HF、例如HCl2等氯化合物、H2S或其他合适的材料中的至少一者。用于形成空隙702的其他工艺及技术在本公开的范围内。
在一些实施例中，第三介电结构1402的底表面与衬底902的表面1508之间的距离1506(在图15B中示出)介于约20,000埃到约70,000埃之间。距离1506约等于衬底902的顶表面与第一介电结构1004的底表面之间的距离1020(在图10C中示出)或衬底902的顶表面与第二介电结构1006的底表面之间的距离1036(在图10C中示出)中的至少一者，或者距离1506不同于距离1020或距离1036中的至少一者。距离1506的其他值在本公开的范围内。
当例如通过刻蚀移除衬底902的第二部分910以产生空隙1502时，第一介电结构1004或第二介电结构1006中的至少一者抑制对衬底902的第一部分908(在图9B、图9D、图10B、图10E中示出)的移除。
在一些实施例中，空隙1502由第一介电结构1004的第二侧壁1012(在图15B中示出)或第二介电结构1006的第二侧壁1026(在图15E中示出)中的至少一者界定。在一些实施例中，当移除衬底902的第二部分910时，第一介电结构1004的一部分或第二介电结构1006的一部分中的至少一者被移除。一种或多种刻蚀剂以比所述一种或多种刻蚀剂移除或刻蚀掉第一介电结构1004或第二介电结构1006中的至少一者大的速率移除或刻蚀掉衬底902的部分。
在一些实施例中，空隙1502由衬底902的位于第一介电结构1004与第二介电结构1006之间的第三部分912的第三侧壁1504(在图15D中示出)界定。
图16A、图16B、图16C、图16D、图16E及图16F示出根据一些实施例的半导体器件900，其中衬底902的第三部分912的一部分913(图15D)被移除。在一些实施例中，当移除衬底902的第二部分910时，衬底902的第三部分912的部分913被移除。用于移除衬底902的第二部分910的刻蚀工艺会移除衬底902的第三部分912的部分913。移除第三部分912的部分913会在第一介电结构1004与第二介电结构1006之间产生第二空隙1602(在图16D及图16F中示出)。在一些实施例中，波导1202上覆在第二空隙1602之上。在一些实施例中，第二空隙1602至少由第一介电结构1004的第四侧壁1016、第二介电结构1006的第三侧壁1032及衬底902的第三部分912的第三侧壁1504界定，当衬底902的第二部分910被移除时，第三侧壁1504已在图16D中的页面上向后移动、凹陷或从右向左移动。用于形成第二空隙1602的其他工艺及技术在本公开的范围内。
在一些实施例中，经由波导1202中的至少一些来传播光信号。波导1202被折射率小于波导1202的折射率的材料(例如第一介电层1002或第二介电层1302中的至少一者的部分)环绕。在第一介电层1002或第二介电层1302中的至少一者包含SiO2的情形中，环绕波导1202的材料的折射率介于约1.4到约1.6之间。环绕波导1202的材料的其他折射率在本公开的范围内。在波导1202是硅波导的情形中，波导1202的折射率介于约3.3到约3.7之间。波导1202的其他折射率在本公开的范围内。波导1202或环绕波导1202的材料中的至少一者被配置成将光信号引导到波导1202中或将光信号引导通过波导1202。环绕波导1202的材料的折射率小于波导1202的折射率使得光信号中的至少一些光信号被环绕波导1202的材料反射，使得光信号实现保持在波导1202内或者受到抑制而不从波导1202出射中的至少一种情形，以经由波导1202传播。光信号在方向1212或与方向1212不同(例如相反)的方向中的至少一者上传播。
在一些实施例中，第三介电结构1402是耦合器结构，其被配置成将光信号传送到例如光纤、半导体器件或不同的组件中的至少一者等组件。在一些实施例中，由于光信号到达波导1202的小于阈值大小的一部分(例如波导1202的第一部分1210的至少一部分(在图12A中示出))，因此光信号从波导1202传送到组件。由于波导1202(例如波导1202的第一部分1210)的大小减小或沿方向1212逐渐变细，因此光信号从波导1202传送到组件。由于波导1202的横截面积(例如波导1202的第一部分1210的横截面积)在方向1212上减小，因此光信号从波导1202传送到组件。
设置在第三介电结构1402与衬底902之间的空隙1502抑制光信号出现以下中的至少一种情形：例如由于空隙的折射率(例如因空隙中的一种或多种气体)而从第三介电结构1402中泄漏出或泄露到衬底902中。通过在半导体器件100中实施第一介电结构1004或第二介电结构1006中的至少一者，空隙1502的长度1510(在图15E中示出)不超过第一阈值长度，这是因为当移除衬底902的第二部分910(在图9B、图9D、图10B、图10E中示出)以产生空隙1502时，第一介电结构1004或第二介电结构1006中的至少一者会抑制对衬底902的第一部分908的移除。由于对第三介电结构1402的结构支撑不足，超过第一阈值长度的长度1510使得第三介电结构1402能够存在朝向衬底902断裂或弯曲中的至少一种情形。至少由于第三介电结构1402与组件的未对准，第三介电结构1402的此种偏转导致从波导1202传送到组件的光信号减少。通过在半导体器件100中实施第一介电结构1004或第二介电结构1006中的至少一者，空隙1502的长度1510不小于第二阈值长度。长度1510不小于第二阈值长度会例如通过在紧邻于第三介电结构1402下方具有与衬底902相对的空隙来抑制光信号泄漏到衬底902中。
由于第一介电结构1004或第二介电结构1006中的至少一者抑制对衬底902的第一部分908的移除，因此实施第一介电结构1004或第二介电结构1006中的至少一者使得更精确地控制对衬底902的第二部分910(在图9B、图9D、图10B、图10E中示出)的移除。实施第一介电结构1004或第二介电结构1006中的至少一者使得能够控制对衬底902的第二部分910的移除，使得空隙1502的长度1510存在不超过第一阈值长度或不小于第二阈值长度中的至少一种情形，因此第三介电结构1402与组件的对准得到提升，并且光信号向衬底中的泄漏受到抑制。
图17示出根据一些实施例的半导体器件100的剖视图。根据一些实施例，尽管所述器件对应于针对图1至图8论述的器件，然而以下论述相似地适用于图9至图16所示半导体器件900。在一些实施例中，光信号经由波导302中的至少一些波导302传播。光信号1702从波导302传送到组件1704(例如光纤、半导体器件或不同的组件中的至少一者)。光信号1702通过光学模式扩展(optical mode expansion)从波导302传送到组件1704，使得光信号1702的模态面积(mode area)小于或等于组件1704的面积。光信号1702的尺寸1706小于或等于组件1704的尺寸1708。在组件1704是圆柱形组件(例如圆柱形光纤)的情形中，光信号1702的尺寸1706对应于光信号1702的直径，并且尺寸1708对应于组件1704的直径。在一些实施例中，第二介电层502的顶表面与衬底104的表面708之间的距离1710至少对应于组件1704的尺寸1708。在一些实施例中，组件1704的尺寸1708介于约60,000埃到约100,000埃之间。尺寸1708的其他值在本公开的范围内。
图18示出根据一些实施例的半导体器件1800。半导体器件1800包括例如收发器等通信器件。在一些实施例中，半导体器件1800包括产生信号的激光1802，其中信号经由波导1804(例如半导体器件100的波导302或半导体器件900的波导1202中的至少一者)传播到调制器结构1806。在一些实施例中，调制器结构1806使用信号及电输入1814产生光信号。光信号经由波导1804传播到耦合器结构1810，例如半导体器件100的第三介电结构602或半导体器件900的第三介电结构1402中的至少一者。光信号经由耦合器结构1810传送到光纤1812。尽管图18针对收发器进行阐述，然而根据一些实施例，半导体器件1800包括发射器、接收器、光子器件(例如硅系光子IC)或不同类型的器件中的至少一者。
图19示出根据一些实施例的半导体器件1900。半导体器件1900包括例如收发器等通信器件。在一些实施例中，半导体器件1900包括耦合器结构1908(例如半导体器件100的第三介电结构602或半导体器件900的第三介电结构1402中的至少一者)，其中光信号经由耦合器结构1908从光纤1910传送到半导体器件1900。光信号经由波导1906(例如半导体器件100的波导302或半导体器件900的波导1202中的至少一者)传播到光电探测器1904。在一些实施例中，光电探测器1904将光信号转换为电信号。在一些实施例中，光电探测器1904将电信号传输到接收器1902。尽管图19针对收发器进行阐述，然而根据一些实施例，半导体器件1900包括发射器、接收器、光子器件(例如硅系光子IC)或不同类型的器件中的至少一者。
根据一些实施例，本文所公开的所述一个或多个层、特征、结构、组件等中的至少一者与本文所公开的所述一个或多个层、特征、结构、组件等中的另一者直接接触。根据一些实施例，本文所公开的所述一个或多个层、特征、结构、组件等中的至少一者不与本文所公开的所述一个或多个层、特征、结构、组件等中例如其中存在一个或多个介入的、分开的、等等性质的层、特征、结构、组件等的另一者直接接触。
在一些实施例中，提供一种半导体器件。所述半导体器件包括位于衬底之上的波导。半导体器件包括位于衬底之上的第一介电结构，其中波导的一部分位于第一介电结构中。所述半导体器件包括位于波导下方的第二介电结构，其中第二介电结构的第一侧壁邻近衬底的第一侧壁。
在一些实施例中，在所述第一介电结构与所述衬底之间设置有空隙。在一些实施例中，所述空隙由所述第二介电结构的第二侧壁界定。在一些实施例中，所述波导的第一部分在远离所述第二介电结构的所述第一侧壁的方向上延伸，并且所述波导的第二部分在远离所述第二介电结构的所述第二侧壁的方向上延伸。在一些实施例中，半导体器件还包括位于所述波导下方的第三介电结构，其中所述第三介电结构的第一侧壁邻近所述衬底的第二侧壁。在一些实施例中，所述波导上覆在所述衬底的第一部分之上，所述衬底的所述第一部分将所述第二介电结构与所述第三介电结构分开。在一些实施例中，所述第二介电结构的第二侧壁邻近所述衬底的所述第一部分的第一侧壁，所述第三介电结构的第二侧壁邻近所述衬底的所述第一部分的第二侧壁。在一些实施例中，在所述第一介电结构与所述衬底之间设置有空隙，所述空隙由所述第二介电结构的第三侧壁、所述第三介电结构的第三侧壁及所述衬底的所述第一部分的第三侧壁界定。在一些实施例中，在所述第二介电结构与所述第三介电结构之间设置有第一空隙，所述波导上覆在所述第一空隙之上，所述第一空隙由所述第二介电结构的第二侧壁及所述第三介电结构的第二侧壁界定，在所述第一介电结构与所述衬底之间设置有第二空隙，所述第二空隙由所述第二介电结构的第三侧壁及所述第三介电结构的第三侧壁界定。在一些实施例中，所述波导具有拥有第一斜率的第一锥形侧壁及拥有第二斜率的第二锥形侧壁，所述第二斜率相对于所述第一斜率在极性上相反。
在一些实施例中，提供一种形成半导体器件的方法。所述方法包括在衬底之上形成第一介电结构，其中波导的一部分位于第一介电结构中。所述方法包括在波导下方形成第二介电结构。衬底的第一部分邻近第二介电结构的第一侧。衬底的第二部分邻近第二介电结构的第二侧。所述方法包括移除衬底的第一部分以在第一介电结构与衬底之间产生空隙，其中第二介电结构抑制对衬底的第二部分的移除。
在一些实施例中，形成所述第二介电结构包括在所述衬底中形成第一沟槽及用第一介电材料填充所述第一沟槽。在一些实施例中，形成所述第一介电结构包括在所述衬底之上形成第一介电层，在所述第一介电层之上形成所述波导，在所述第一介电层之上形成第二介电层，图案化所述第一介电层及所述第二介电层以形成所述第一介电结构。在一些实施例中，形成所述波导包括将所述波导形成为具有锥形侧壁，形成所述第二介电层包括将所述第二介电层形成为具有与所述波导的所述锥形侧壁对准的锥形侧壁。在一些实施例中，在所述波导下方形成第三介电结构，其中所述衬底的所述第一部分邻近所述第三介电结构的第一侧，所述衬底的所述第二部分邻近所述第三介电结构的第二侧，当所述衬底的所述第一部分被移除时，所述第三介电结构抑制对所述衬底的所述第二部分的移除。在一些实施例中，形成所述第二介电结构包括在所述衬底中形成第一沟槽，其中所述衬底的第三部分的第一侧壁界定所述第一沟槽及用第一介电材料填充所述第一沟槽以形成所述第二介电结构，形成所述第三介电结构包括在所述衬底中形成第二沟槽，其中所述衬底的所述第三部分的第二侧壁界定所述第二沟槽以及用第二介电材料填充所述第二沟槽以形成所述第三介电结构。
在一些实施例中，提供一种形成半导体器件的方法。所述方法包括在衬底中形成第一沟槽。所述方法包括在第一沟槽中形成第一介电结构。衬底的第一部分邻近第一介电结构的第一侧。衬底的第二部分邻近第一介电结构的第二侧。所述方法包括在衬底的第一部分及衬底的第二部分之上形成第二介电结构，其中波导的一部分位于第二介电结构中。所述方法包括移除衬底的第一部分，以在第二介电结构与衬底之间产生空隙，其中第一介电结构抑制对衬底的第二部分的移除。
在一些实施例中，形成所述第二介电结构包括在所述衬底的所述第一部分及所述衬底的所述第二部分之上形成第一介电层，在所述第一介电层之上形成所述波导，在所述第一介电层之上形成第二介电层，图案化所述第一介电层及所述第二介电层以形成所述第二介电结构。在一些实施例中，形成所述波导包括将所述波导形成为具有锥形侧壁，形成所述第二介电层包括将所述第二介电层形成为具有与所述波导的所述锥形侧壁对准的锥形侧壁。在一些实施例中，所述的方法还包括在所述衬底中形成第二沟槽及在所述第二沟槽中形成第三介电结构，其中所述衬底的所述第一部分邻近所述第三介电结构的第一侧，所述衬底的所述第二部分邻近所述第三介电结构的第二侧，当所述衬底的所述第一部分被移除时，所述第三介电结构抑制对所述衬底的所述第二部分的移除。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各方面。所属领域中的技术人员应知，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及更改。
尽管已采用结构特征或方法动作专用的语言阐述了本主题，然而据理解，随附权利要求的主题未必仅限于上述具体特征或动作。确切来说，上述具体特征及动作是作为实施权利要求中的至少一些权利要求的示例性形式而公开的。
本文中提供实施例的各种操作。阐述一些或所有所述操作时的次序不应被理解为暗示这些操作必须依照次序进行。将理解，替代次序也具有本说明的有益效果。此外，将理解，并非所有操作均必须存在于本文中提供的每一实施例中。此外，将理解，在一些实施例中，并非所有操作均是必要的。
将理解，在一些实施例中，例如出于简洁及便于理解的目的，本文中绘示的层、特征、组件等是以相对于彼此的特定尺寸(例如，结构尺寸或取向)进行例示，并且所述层、特征、组件等的实际尺寸实质上不同于本文中所例示的尺寸。另外，举例来说，存在例如以下中的至少一者等各种技术来形成本文中所提及的层、区、特征、组件等：刻蚀技术、平坦化技术、植入技术、掺杂技术、旋涂技术、溅镀技术、生长技术或沉积技术(例如，化学气相沉积(CVD))。
此外，本文中使用“示例性”来指充当例子、实例、示例等，而未必指为有利的。本申请中使用的“或”旨在指包含的“或”而不是指排他的“或”。另外，除非另有指明或从上下文中清楚地表明指单数形式，否则本申请及随附权利要求书中使用的“一(a及an)”一般被视为指“一个或多个”。此外，A及B中的至少一者和/或类似表述一般指A或B、或A与B两者。此外，就使用“包含(includes)”、“具有(having、has)”、“带有(with)”或其变型的程度而言，此种用语旨在以相似于用语“包括(comprising)”的方式表示包含。此外，除非另有指明，否则“第一(first)”、“第二(second)”等并不旨在暗示时间方面、空间方面、次序等。确切来说，此种用语仅用作特征、组件、物项等的标别符、名称等。举例来说，第一组件及第二组件一般对应于组件A及组件B、或两个不同组件、或两个相同组件、或同一组件。
此外，尽管已针对一种或多种实施方案示出并阐述了本公开，然而所属领域中的普通技术人员在阅读及理解本说明书及附图后将想到等效更改及修改形式。本公开包括所有此种修改及更改形式，并且仅受限于以上权利要求书的范围。特别对于由上述组件(例如，组件、资源等)实行的各种功能而言，用于阐述此种组件的用语旨在对应于实行所述组件的指定功能的(例如，功能上等效的)任意组件(除非另有表明)，即使所述组件在结构上不与所公开的结构等效。另外，尽管可能仅相对于若干实施方案中的一种实施方案公开了本公开的特定特征，然而在对于任意给定或特定应用而言可能为期望的及有利的时，此种特征可与其他实施方案的一种或多种其他特征进行组合。
[符号的说明]
100、900、1800、1900：半导体器件
102、1002：第一介电层
104、902：衬底
106、204、308、538、1008、1104、1208、1304：厚度
202、1102：半导体层
302、1202、1804、1906：波导
304、1204：第一锥形侧壁
305、1205：端点
306、1206：第二锥形侧壁
310、408、434、908、1210：第一部分
312、313、1212、1213：方向
314、1214：宽度
316、436、910、1216：第二部分
318、1218：高度
402、912：第三部分
403、913：部分
404、904：第一沟槽
406、906：第二沟槽
410、412、422、424、426、430、438、442、914、922：侧壁
414、416、428、432、508、520、916、924、926、1010、1024：第一侧壁
418、420、440、444、510、522、920、928、930、1012、1026：第二侧壁
502、1302：第二介电层
504、1004：第一介电结构
506、1006：第二介电结构
512、516、1016、1030：第四侧壁
514、518、704、1018、1032、1504：第三侧壁
526、528、530、532、534、536、540、542、604、606、706、1014、1020、1022、1028、1034、1036、1404、1406、1506、1710：距离
602、1402：第三介电结构
608、1408：第一侧
610、1410：第二侧
702、1502：空隙
708、1508：表面
710、1510：长度
802、1602：第二空隙
1702：光信号
1704：组件
1706、1708：尺寸
1802：激光
1806：调制器结构
1810、1908：耦合器结构
1812、1910：光纤
1814：电输入
1902：接收器
1904：光电探测器
B-B、C-C、D-D、E-E、F-F：线

Claims (27)

1.一种半导体器件，包括：
波导，位于衬底之上；
第一介电结构，位于所述衬底之上，其中所述波导的一部分位于所述第一介电结构中；以及
第二介电结构，位于所述波导下方，其中所述第二介电结构的第一侧壁邻近所述衬底的第一侧壁，其中在所述第一介电结构与所述衬底之间设置有第一空隙，所述第一空隙由所述第二介电结构的第二侧壁界定。
2.根据权利要求1所述的半导体器件，其中所述波导的第一部分在远离所述第二介电结构的所述第一侧壁的方向上延伸，并且所述波导的第二部分在远离所述第二介电结构的所述第二侧壁的方向上延伸。
3.根据权利要求1所述的半导体器件，包括：
第三介电结构，位于所述波导下方，其中所述第三介电结构的第一侧壁邻近所述衬底的第二侧壁。
4.根据权利要求3所述的半导体器件，其中：
所述波导在所述衬底的第一部分之上；及
所述衬底的所述第一部分将所述第二介电结构与所述第三介电结构分开。
5.根据权利要求4所述的半导体器件，其中：
所述第二介电结构的第三侧壁邻近所述衬底的所述第一部分的第一侧壁；及
所述第三介电结构的第二侧壁邻近所述衬底的所述第一部分的第二侧壁。
6.根据权利要求5所述的半导体器件，其中：
所述空隙由所述第二介电结构的所述第二侧壁、所述第三介电结构的第三侧壁及所述衬底的所述第一部分的第三侧壁界定。
7.根据权利要求3所述的半导体器件，其中：
在所述第二介电结构与所述第三介电结构之间设置有第二空隙；
所述波导上覆在所述第二空隙之上；
所述第二空隙由所述第二介电结构的第三侧壁及所述第三介电结构的第二侧壁界定；
及
所述第一空隙由所述第二介电结构的所述第二侧壁及所述第三介电结构的第三侧壁界定。
8.根据权利要求1所述的半导体器件，其中：
所述波导具有拥有第一斜率的第一锥形侧壁及拥有第二斜率的第二锥形侧壁；及
所述第二斜率相对于所述第一斜率在极性上相反。
9.一种形成半导体器件的方法，包括：
在衬底之上形成第一介电结构，其中波导的一部分位于所述第一介电结构中；
在所述波导下方形成第二介电结构，其中：
所述衬底的第一部分邻近所述第二介电结构的第一侧；及
所述衬底的第二部分邻近所述第二介电结构的第二侧；以及
移除所述衬底的所述第一部分以在所述第一介电结构与所述衬底之间产生空隙，其中所述第二介电结构抑制对所述衬底的所述第二部分的移除。
10.根据权利要求9所述形成半导体器件的方法，其中形成所述第二介电结构包括：
在所述衬底中形成第一沟槽；以及
用第一介电材料填充所述第一沟槽。
11.根据权利要求9所述形成半导体器件的方法，其中形成所述第一介电结构包括：
在所述衬底之上形成第一介电层；
在所述第一介电层之上形成所述波导；
在所述第一介电层之上形成第二介电层；以及
图案化所述第一介电层及所述第二介电层以形成所述第一介电结构。
12.根据权利要求11所述形成半导体器件的方法，其中：
形成所述波导包括将所述波导形成为具有锥形侧壁；及
形成所述第二介电层包括将所述第二介电层形成为具有与所述波导的所述锥形侧壁对准的锥形侧壁。
13.根据权利要求9所述形成半导体器件的方法，包括：
在所述波导下方形成第三介电结构，其中：
所述衬底的所述第一部分邻近所述第三介电结构的第一侧；
所述衬底的所述第二部分邻近所述第三介电结构的第二侧；及
当所述衬底的所述第一部分被移除时，所述第三介电结构抑制对所述衬底的所述第二部分的移除。
14.根据权利要求13所述形成半导体器件的方法，其中：
形成所述第二介电结构包括：
在所述衬底中形成第一沟槽，其中所述衬底的第三部分的第一侧壁界定所述第一沟槽；以及
用第一介电材料填充所述第一沟槽以形成所述第二介电结构；及
形成所述第三介电结构包括：
在所述衬底中形成第二沟槽，其中所述衬底的所述第三部分的第二侧壁界定所述第二沟槽；以及
用第二介电材料填充所述第二沟槽以形成所述第三介电结构。
15.一种形成半导体器件的方法，包括：
在衬底中形成第一沟槽；
在所述第一沟槽中形成第一介电结构，其中：
所述衬底的第一部分邻近所述第一介电结构的第一侧；及
所述衬底的第二部分邻近所述第一介电结构的第二侧；
在所述衬底的所述第一部分及所述衬底的所述第二部分之上形成第二介电结构，其中波导的一部分位于所述第二介电结构中；以及
移除所述衬底的所述第一部分以在所述第二介电结构与所述衬底之间产生空隙，其中所述第一介电结构抑制对所述衬底的所述第二部分的移除。
16.根据权利要求15所述形成半导体器件的方法，其中形成所述第二介电结构包括：
在所述衬底的所述第一部分及所述衬底的所述第二部分之上形成第一介电层；
在所述第一介电层之上形成所述波导；
在所述第一介电层之上形成第二介电层；以及
图案化所述第一介电层及所述第二介电层以形成所述第二介电结构。
17.根据权利要求16所述形成半导体器件的方法，其中：
形成所述波导包括将所述波导形成为具有锥形侧壁；及
形成所述第二介电层包括将所述第二介电层形成为具有与所述波导的所述锥形侧壁对准的锥形侧壁。
18.根据权利要求15所述形成半导体器件的方法，包括：
在所述衬底中形成第二沟槽；以及
在所述第二沟槽中形成第三介电结构，其中：
所述衬底的所述第一部分邻近所述第三介电结构的第一侧；
所述衬底的所述第二部分邻近所述第三介电结构的第二侧；及
当所述衬底的所述第一部分被移除时，所述第三介电结构抑制对所述衬底的所述第二部分的移除。
19.一种半导体器件，包括：
第一介电结构，由第一介电层及在所述第一介电层之上的第二介电层界定；
波导，在所述第一介电层及所述第二介电层之间的所述第一介电结构中；以及
衬底，在所述波导之下，其中：
第一空隙界定在所述第一介电层及所述衬底之间，以及所述第一空隙由所述第一介电层及所述第二介电层中的一者的侧壁界定，及
所述第一空隙在所述波导之下。
20.根据权利要求19所述的半导体器件，其中所述第一空隙由所述第二介电层的侧壁界定。
21.根据权利要求20所述的半导体器件，其中所述第一空隙进一步由所述第一介电层的底表面界定。
22.根据权利要求19所述的半导体器件，其中所述第一空隙由所述第一介电层的侧壁界定。
23.根据权利要求22所述的半导体器件，其中所述第一空隙进一步由所述第一介电层的底表面界定。
24.根据权利要求19所述的半导体器件，包括：
第二介电结构，由所述第一介电层及所述第二介电层中的至少一者界定；以及
第三介电结构，由所述第一介电层及所述第二介电层中的所述至少一者界定，其中第二空隙界定在所述二介电结构及所述第三介电结构之间。
25.根据权利要求24所述的半导体器件，其中：
所述第二空隙具有在从所述第二介电结构延伸到所述第三介电结构的第一方向上测量的第一宽度，
所述第一空隙具有在所述第一方向上测量的第二宽度，及
所述第二宽度大于所述第一宽度。
26.一种半导体器件，包括：
波导；以及
衬底，在所述波导之下，其中空隙界定在所述波导及所述衬底之间，其中介电层设置在所述波导之上，其中所述空隙由所述介电层的侧壁界定。
27.根据权利要求26所述的半导体器件，其中介电层设置在所述波导之下，其中所述空隙由所述介电层的所述侧壁及所述介电层的底表面界定。
CN202010933260.XA 2020-02-27 2020-09-08 半导体器件及其制作方法 Active CN113311536B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/802,704 US11921325B2 (en) 2020-02-27 2020-02-27 Semiconductor device and method of making
US16/802,704 2020-02-27

Publications (2)

Publication Number Publication Date
CN113311536A CN113311536A (zh) 2021-08-27
CN113311536B true CN113311536B (zh) 2023-10-13

Family

ID=77270953

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010933260.XA Active CN113311536B (zh) 2020-02-27 2020-09-08 半导体器件及其制作方法

Country Status (5)

Country Link
US (2) US11921325B2 (zh)
KR (1) KR102555622B1 (zh)
CN (1) CN113311536B (zh)
DE (1) DE102020107246B4 (zh)
TW (1) TWI753552B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220163998A1 (en) * 2019-08-12 2022-05-26 Hewlett-Packard Development Company, L.P. Body panels with connectors
US11869991B2 (en) * 2020-09-18 2024-01-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of making

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1967301A (zh) * 2005-11-17 2007-05-23 中国科学院半导体研究所 用标准工艺制作金属间氧化层光波导的方法
CN101300668A (zh) * 2005-10-31 2008-11-05 斯班逊有限公司 用于制造半导体组件的方法
CN101369598A (zh) * 2007-08-15 2009-02-18 台湾积体电路制造股份有限公司 半导体结构
CN101620296A (zh) * 2008-06-30 2010-01-06 Jds尤尼弗思公司 一种光电衬底上的高约束波导
CN102859406A (zh) * 2010-04-07 2013-01-02 阿尔卡特朗讯 光学波导光栅耦合器
CN107329208A (zh) * 2017-07-10 2017-11-07 昆明理工大学 一种折射率梯度变化的硅光子模斑转换器
CN109003935A (zh) * 2017-06-07 2018-12-14 中芯国际集成电路制造（天津）有限公司 半导体器件及其制造方法
CN110168720A (zh) * 2016-12-30 2019-08-23 英特尔公司 半导体封装中的衬底电介质波导
US10416381B1 (en) * 2016-12-23 2019-09-17 Acacia Communications, Inc. Spot-size-converter design for facet optical coupling

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0789332B2 (ja) 1988-02-02 1995-09-27 日本電気株式会社 ファイルのマイグレーション・リコール方式
JP3659284B2 (ja) * 1997-09-25 2005-06-15 京セラ株式会社 高周波用多層配線基板およびその製造方法
JP3850569B2 (ja) * 1998-12-09 2006-11-29 富士通株式会社 フェルールアセンブリ及び光モジュール
US6387720B1 (en) 1999-12-14 2002-05-14 Phillips Electronics North America Corporation Waveguide structures integrated with standard CMOS circuitry and methods for making the same
US6828171B2 (en) 2002-01-16 2004-12-07 Xerox Corporation Systems and methods for thermal isolation of a silicon structure
US6884327B2 (en) 2002-03-16 2005-04-26 Tao Pan Mode size converter for a planar waveguide
TWI369159B (en) * 2008-05-30 2012-07-21 Unimicron Technology Corp Wiring board with optical waveguide layer and method of fabricating the same
US8326100B2 (en) 2010-09-27 2012-12-04 Alcatel Lucent Low loss broadband fiber coupler to optical waveguide
TW201229591A (en) * 2011-01-14 2012-07-16 Univ Nat Central Waveguide structure filled with electrically tunable material and manufacturing method thereof
US8508029B2 (en) * 2011-09-29 2013-08-13 Broadcom Corporation Semiconductor package including an integrated waveguide
TWM441217U (en) * 2012-06-04 2012-11-11 C-S Bruce Chou Optical sensor device
WO2014190189A2 (en) 2013-05-22 2014-11-27 Shih-Yuan Wang Microstructure enhanced absorption photosensitive devices
EP2881773B1 (en) 2013-12-03 2018-07-11 ams AG Semiconductor device with integrated mirror and method of producing a semiconductor device with integrated mirror
US9703038B1 (en) * 2014-07-11 2017-07-11 Acacia Communications, Inc. Facet optical coupler
US9946029B2 (en) 2014-08-05 2018-04-17 SiFotonics Technologies Co, Ltd. Optical coupler having anchored cantilever structure with multi-stage inverse taper core waveguide and fabrication method thereof
US11256114B2 (en) * 2020-02-11 2022-02-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of making

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101300668A (zh) * 2005-10-31 2008-11-05 斯班逊有限公司 用于制造半导体组件的方法
CN1967301A (zh) * 2005-11-17 2007-05-23 中国科学院半导体研究所 用标准工艺制作金属间氧化层光波导的方法
CN101369598A (zh) * 2007-08-15 2009-02-18 台湾积体电路制造股份有限公司 半导体结构
CN101620296A (zh) * 2008-06-30 2010-01-06 Jds尤尼弗思公司 一种光电衬底上的高约束波导
CN102859406A (zh) * 2010-04-07 2013-01-02 阿尔卡特朗讯 光学波导光栅耦合器
US10416381B1 (en) * 2016-12-23 2019-09-17 Acacia Communications, Inc. Spot-size-converter design for facet optical coupling
CN110168720A (zh) * 2016-12-30 2019-08-23 英特尔公司 半导体封装中的衬底电介质波导
CN109003935A (zh) * 2017-06-07 2018-12-14 中芯国际集成电路制造（天津）有限公司 半导体器件及其制造方法
CN107329208A (zh) * 2017-07-10 2017-11-07 昆明理工大学 一种折射率梯度变化的硅光子模斑转换器

Also Published As

Publication number Publication date
CN113311536A (zh) 2021-08-27
KR20210110136A (ko) 2021-09-07
US11675129B2 (en) 2023-06-13
DE102020107246A1 (de) 2021-09-02
KR102555622B1 (ko) 2023-07-13
TW202132834A (zh) 2021-09-01
TWI753552B (zh) 2022-01-21
US20210271024A1 (en) 2021-09-02
DE102020107246B4 (de) 2022-04-21
US20220373740A1 (en) 2022-11-24
US11921325B2 (en) 2024-03-05

Similar Documents

Publication Publication Date Title
US20220373740A1 (en) Semiconductor device and method of making
KR102526309B1 (ko) 반도체 디바이스 및 제조 방법
TWI538183B (zh) 光學通訊整合
KR102007258B1 (ko) 광전 집적회로 기판의 제조방법
US10770374B2 (en) Through-silicon vias for heterogeneous integration of semiconductor device structures
EP4033279A1 (en) Simultaneous processing of multiple photonic device layers
US9618776B2 (en) Electro-absorption optical modulation device and method of fabricating the same
US20240088309A1 (en) Semiconductor device and method of making
US8513037B2 (en) Method of integrating slotted waveguide into CMOS process
US11588062B2 (en) Photodetectors including a coupling region with multiple tapers
CN112186075B (zh) 一种波导型光电探测器及制造方法
US20240111096A1 (en) Hybrid edge couplers with voids
US11803009B2 (en) Photonics structures having a locally-thickened dielectric layer
US11705529B2 (en) Photodetectors integrated with an inverse taper including a curved tip
CN114578477B (zh) 具有衰减器的波导
US20240111088A1 (en) Structure including hybrid plasmonic waveguide using metal silicide layer
KR20220056092A (ko) 게르마늄 광검출기에 대한 인시츄 캡
CN117233887A (zh) 光波导结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant