KR20130133009A - 효율적인 실리콘-온-인슐레이터 격자 결합기 - Google Patents

효율적인 실리콘-온-인슐레이터 격자 결합기 Download PDF

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Abstract

반도체 광학 모드를 위한 효율적인 격자 결합기는 도파관 두께들을 다르게 하여 제한된 도파관 모드들 사이에 광을 결합하기 위해 테이퍼링된 에지를 포함한다. 광학 회로 또는 레이저는 광을 회로 밖으로 통과시키는 격자 결합기를 갖고 있는 도파관 섹션의 높이와 다른 높이를 갖고 있는(예로, 다양한 수직 제한을 갖고 있는) 리브 또는 스트립 도파관 섹션 내에 도파관을 갖고 있다. 테이퍼링된 에지는 손실과 후방-반사가 매우 낮게 광을 2개의 도파관 섹션들 간에 결합할 수 있다. 낮은 손실과 최소 후방-반사는 웨이퍼 레벨에서의 포토닉스 회로의 테스팅과 격자 결합기를 통한 개선된 성능을 가능하게 해준다.

Description

효율적인 실리콘-온-인슐레이터 격자 결합기{EFFICIENT SILICON-ON-INSULATOR GRATING COUPLER}
본 발명의 실시 예들은 일반적으로 컴퓨팅 장치용 광학에 관한 것이고 특히는 반도체 레이저용 격자 결합기(grating coupler)에 관한 것이다.
저작권 표시/허가
이 특허 문서의 공개의 일부들은 저작권 보호 대상인 재료를 포함하고 있을 수 있다. 저작권자는 특허상표청 파일 또는 기록에 나타나는 대로 특허 문서 또는 특허 공개를 누군가가 복제하는데 이의를 제기하지 않지만, 그 외에는 모든 저작권을 보유한다. 저작권 표시는 이하 설명되는 것과 첨부 도면에 있는 바와 같은 모든 데이터는 물론이고 이하 설명되는 어떤 소프트웨어에도 적용된다: Copyrightⓒ 2011, Intel Corporation, All Rights Reserved.
컴퓨팅 시스템에 광학의 이용이 현저하게 증가하고 있다. 반도체 포토닉스(photonics)는 이러한 광학의 이용 증가에 맞추어서 그이 이용이 증가하고 있다. 반도체 포토닉스는 공지된 처리 기술들과 함께 집적 회로(I/C)에 집적된다. 최종 포토닉 I/Cs(PICs)은 작은 폼 팩터(form factor)를 갖고 있으며, 원격통신 및 데이터 통신, 생체의학 기기, 바이오-센싱 시스템, 게임 시스템 및 기타의 용도에서의 이용을 위한 회로에 집적될 수 있다.
Si 포토닉스 재료 처리는 표준 CMOS(complementary metal-oxide semiconductor) 제조 기술 및 장비와 호환될 수 있기 때문에 실리콘-기반 포토닉스(Si 포토닉스)의 이용에 관심이 있어왔다. 실리콘 처리의 전반적 이용(pervasive use) 및 지식은 현재의 기술로 매우 조밀한 Si 포토닉스 기기를 설계 및 제조할 수 있게 해준다.
그러나, 고효율의 실리콘-온-인슐레이터(SOI) PICs와 같은 서브-마이크론 반도체 장치의 안팎으로 광을 결합하는 것은 도파관 모드 크기가 작고 큰 광 빔 발산이 수반되기 때문에 어렵다. 현재 기술은 광이 평탄한 PICs의 평면 밖으로 결합될 수 있게 SOI 도파관을 주기적으로 에칭하여 형성한 표면 격자 결합기(GC)의 이용을 포함한다. 개별화된(singulated) 기기들(예를 들어, 다이(die)들)의 연마된 광면(optical facet)들이 요구되는 에지 결합과는 달리, GCs의 이용은 웨이퍼 표면으로부터 기기들에 접근할 수 있게 해주므로 다량의 제조 요구에 필수적인 웨이퍼-레벨 테스팅 및 특성화를 가능하게 해준다.
GCs의 주요 결함은 이들의 결합 효율이 에지 결합 방법의 결합 효율보다 통상적으로 낮다는 것이다. GCs는 다른 것들에서보다 특정 처리 두께에서 더 효율적일 수 있다. 예를 들어, 전통적인 GC 디자인은 220 nm SOI 플랫폼에 결합할 때 비교적 높은 효율을 갖지만, 이 효율은 SOI 두께가 증가함에 따라서 급속히 감소한다. SOI PICs를 위한 양호한 통합 플랫폼이 400 nm 두께를 기반으로 한다면, GC의 결합 효율은 상당히 감소한다.
게다가, 종래의 GC 디자인은 통상 SOI 내의 깊은 에치(etch)에 의한 결합 효율의 증강 결과로서 높은 후방-반사를 특징으로 한다. 후방-반사는 기기 스펙트럼 응답을 측정하는데 있어서 불확실성을 일으킴은 물론이고 집적된 레이저를 작동할 때 불안정성을 쉽게 일으킬 수 있다. 전통적으로, 광은 도파관에서 전파되어 GC 영역에 도달할 때, GC의 주기적인 구조들에 의해 산란된다. 어떤 산란된 전력은 원하는 대로 도파관 평면 밖으로 지향될 수 있고, 일부는 기판 내에서 하향 산란되어 손실된다.
그러므로, 기판 내로 산란된 전력에 의해 결정되는 전통적인 결합 효율은 통상 최대 -3dB에 한정된다. 그러나, 제조 결함과 같은 다른 손실 메커니즘의 요인 및 GC와 결합 섬유 간의 모드 부조화(mode mismatch)로 인해서, 통상 성취할 수 있는 결합 효율은 -6dB 미만이 되는 것이 일반적이다.
다음의 설명은 본 발명의 실시 예들의 구현 예로서 주어진 도해를 갖는 도면들에 대한 논의를 포함한다. 도면들은 예인 것으로 이해되어야 하고 제한 의미로 이해되어서는 안된다. 여기서 이용되는 하나 이상의 "실시 예들"에 대한 참조는 본 발명의 적어도 하나의 구현에 포함된 특정의 피처, 구조 또는 특징을 설명하는 것으로 이해되어야 한다. 그러므로, 본 명세서에 나오는 "한 실시 예에서" 또는 "대안 실시 예에서"와 같은 구절은 본 발명의 다양한 실시 예들과 구현들을 설명하는 것이지 반듯이 동일 실시 예를 참조하는 것이 아니다. 그러나, 이들은 또한 상호 배타적인 것도 아니다.
도 1은 테이퍼링된(tapered) 도파관 에지와 광학적으로 접속하는 격자 결합기의 실시 예의 투시도이다.
도 2는 격자 결합기 디자인의 실시 예의 블록 도이다.
도 3a-3b는 격자 결합기 회절 효율의 비교 실시 예를 보여주고 있다.
도 4a-4b는 제조된 주기적 격자 결합기와 역 테이퍼 디자인의 실시 예를 각각 보여주고 있다.
도 5는 경사진 클래딩이 있는 격자 결합기의 실시 예의 블록 도이다.
도 6은 경사진 클래딩의 연속 면들이 있는 격자 결합기의 실시 예의 블록 도이다.
도 7은 집적된 테이퍼링된 에지와 격자 결합기 컴포넌트를 갖는 광 회로를 갖춘 웨이퍼용 테스트 시스템의 실시 예의 블록 도이다.
도 8은 집적된 테이퍼링된 에지와 격자 결합기 컴포넌트를 갖는 광 회로를 생성하고 테스트하기 위한 프로세스의 실시 예의 흐름도이다.
이하 설명되는 살사예의 일부 또는 전부를 보여주는 도면의 설명은 물론이고 본 명세서에 제시된 신규 개념의 다른 잠재적인 실시 예 또는 구현의 논의를 포함해서 특정 세부사항 및 구현에 대한 설명이 이어진다. 본 발명의 실시 예에 대한 개요가 이하에 설명되고 도면을 참조한 상세한 설명이 뒤따른다.
여기에 제시된 바와 같이, 효율적인 격자 결합기(grating coupler)는 도파관 두께를 달리함으로써 제한된 도파관 모드들 사이에서 광을 결합하기 위해 테이퍼링된 에지를 포함한다. 광 회로 또는 레이저는 격자 결합기 내의 도파관 모드와는 다른 수직 제한(vertical constraints)을 갖는 활성 영역(active region) 내의 도파관 모드를 갖는 리브(rib) 또는 스트립(strip) 도파관 섹션을 포함한다. 테이퍼링된 에지는 리브 도파관과 격자 결합기 사이를 인터페이스하는 리브 도판관 섹션의 단부에 포함되어 있고(예를 들어, 슬랩(slab) 도파관 섹션을 통해서), 손실이 매우 낮게 그리고 후방-반사가 매우 낮게 광을 리브 도파관과 격자 결합기 사이에 결합(couple)한다.
회로 동작에 있어서 개선된 커플링 성능은 광학 칩이 보다 효율적으로 이용될 수 있게 해준다. 게다가, 개선된 커플링 성능은 인-웨이퍼(in-wafer)로 광학 회로를 테스트할 수 있게 해주는 성능을 제공하며 이는 대량 제조 요구의 충족을 행상시킨다. 한 실시 예에서, 최종 광학 회로는 하이브리드 레이저, 고속 실리콘 변조기 및 질화물 반전된 테이퍼 결합기를 기반으로 한 완전-집적 송신기(FIT)를 포함한다.
도 1은 테이퍼링된 도파관 에지와 광학적으로 인터페이스하기 위한 격자 결합기의 실시 예의 투시도이다. 회로(100)는 집적 회로(I/C)의 일부를 보여주고 있다. 이 I/C는 광 송신기 및/또는 수신기, 광 처리 요소, 전기-광 또는 광-전기 변환 회로, 또는 기타 기기와 같은 광신호를 이용하는 다수의 기기들 중 어떤 기기의 일부일 수 있다. 위에 언급한 것과 유사하게, 그러한 광신호 기기들은 원격통신 및/또는 데이터 통신, 생체 의학 기기, 생체 감지 시스템, 환경 센서, 게이밍 시스템 또는 다른 영역에 이용되는 기기를 포함할 수 있다.
도시된 바와 같이, 회로(100)는 슬랩(slab) 도파관(140)을 통해서 격자 결합기(120)에 연결될 수 있는 리브(rib) 도파관(110)을 포함한다. 리브 도파관(110)은 "역 테이퍼(inverted taper)"라 불리기도 하는 테이퍼(130)를 포함한다. 간결성을 위해, 일반적으로 테이퍼 또는 테이퍼링된 에지를 참조하고 있지만, 리브 도파관(110)의 바디와 격자 결합기(120) 사이의 테이퍼링된 단부(tapered end)를 설명하는데 "역 테이퍼"가 이용될 수도 있음을 이해하여야 한다.
리브 도파관(110)은 "스트립" 도파관으로 지칭될 수도 있으며, 일반적으로 수직 에지들, 및 반도체 기판 또는 슬랩의 표면 위의 상부 표면을 갖는 재료의 일부를 갖는 것으로 정의된다. 리브 도파관(110)은 회로(100)가 광신호를 송신 및/또는 수신할 수 있게 적절한 바이어스와 시그널링이 제공되는 도파관 모드를 갖고 있다. 이 도파관 모드는 회로(100)가 적절히 바이어스될 때 회로(100)의 활성 영역에서 활성화되는 영역임을 이해하여야 한다. 간결한 설명을 위해서, 회로(100)는 명시적으로 이 회로의 활성 영역을 지칭할 필요이 없이 단순히 도파관을 갖고 있는 것으로 설명될 것이다. 도파관 모드는 리브 도파관(110) 안에 존재하여 반도체 기판에 평행한 방향으로 리브 도파관(110)에 의해 제한되는 광신호를 운반한다.
수직 에지는 일반적으로 도파관 모드를 제한하며 광자들을 리브 도파관(110)의 길이방향 축의 도파관 모드를 따라서 이동시킨다. 리브 도판관(110)의 상부 표면은 일반적으로 수직방향으로 도파관 모드를 제한한다. 리브 도판관(110)의 상부 표면은 그것이 집적되는 반도체 기판의 시작에 대한 두께 또는 높이를 갖는다. 위에 설명한 바와 같이, 실리콘 레이저 회로들은 보통 대략 400 nm의 두께로 설계된다. 한 실시 예에서, 실리콘-온-인슐레이터(SOI) 이외의 반도체 재료가 이용될 수 있고, 도파관을 공정하는데 다른 반도체 재료(예로, III-V 재료)가 이용될 수 있다. 특정 실시 예들에서는, 광학 회로의 반도체 재료 유형과 원하는 용도에 따라서, 다른 두께가 이용될 수도 있다.
격자 결합기(120)는 회로(100)의 격자 영역이다. 격자 결합기(120)의 수직 구조들은 리브 도파관(110)을 따라서 이동하는(양 방향으로 나아가는) 방향 광에 수직이다. 이들 구조는 트렌치들을 격자 영역 내로 단순히 에칭하는 전통적인 디자인과는 대조적으로, 격자 영역에서 반도체 기판 밖으로 돌출하고 있음을 알 수 있다. 따라서, 구별을 위해 종래의 격자 디자인은 "트렌치" 격자 결합기라 칭하고, 여기 제시되는 구조 또는 디자인은 "핀(fin)" 격자 결합기라 칭할 수 있다. 핀들은 이들 핀의 상부 표면에서 리브 도파관(110)과 동일하거나 대략 동일한 높이까지 연장된다. 그러므로, 이들은 한 실시 예에서, 리브 도파관과 동일한 평면에 있다고 말할 수 있다. 이들 핀은 높이 및/또는 기판들이 반드시 동일하게 정렬(align)되어야 하는 것은 아니라는 점에서 실질적으로 동일 평면에 있을 수 있다.
이들 핀은 어떤 간격(spacing)으로 주기적으로 서로 떨어져 있다. 한 실시 예에서, 이 간격은 핀들의 높이와 대략 동일하다. 도파관 모드는 회로(100)의 격자 결합기 영역 내에 존재한다. 다시, 도파관은 활성 영역 내에 존재하며, 이 영역은 구체적으로 언급하지 않는다. 격자 결합기 영역 내의 도파관 모드에 대한 수직 제한들은 리브 도파관(110)의 수직 제한들보다 엄격하다. 그래서, 격자 결합기(120) 내의 도파관 모드는 리브 도파관(110)의 도파관 모드의 수직 두께와는 다른 수직 두께에 의해 제한된다. 격자 결합기와 테이퍼의 이용은 적어도 10 퍼센트 이상의 수직 차 때문에 효과적이다. 한 실시 예에서, 격자 결합기(120)는 약 200 nm에서 가장 높은 효율을 갖는다. 이는 위에 언급한 리브 도파관(110)의 예로든 400 nm보다 거의 50% 낮다. 한 실시 예에서, 슬랩 도파관(140)의 두께는 대략 200 nm이다.
높이들(또는 두께들 또는 수직 제한들)을 나타내는 데 있어 중요한 점은 리브 도파관(110)과 격자 결합기(120) 사이에 다양한 도파관 모드 두께들이 존재함을 짚어내는 것이다. 특정 두께들을 참조하는 예들이 설명될지라도 이들은 단지 예일 뿐이지 한정하는 것이 아님을 이해하여야 한다.
테이퍼(130)는 리브 도파관(110) 내에 포함(그 위에 또는 함께 집적)되어 있다. 이는 개별 컴포넌트로 설명될지라도, 리브 도파관(110)을 생성하는 것과 동일한 공정 단계로 생성될 수 있음을 이해하여야 한다. 그러므로, 한 실시 예에서는 테이퍼(130)을 리브 도파관(110)의 일부로 고려할 수 있다. 테이퍼(130)는 리브 도파관(110)의 바깥 수직 에지들을 더 좁은 구조가 되도록 테이퍼링한다. 한 실시 예에서, 더 좁은 부분은 수직 에지들이 수렴하는 한 점(또는 수직 라인)이다. 테이퍼링은 도파관 안에서 광이 전파되는 방향의 수평 축을 따라 리브 도판관으로부터 격자 결합기(120)로 "포인팅"한다.
테이퍼(130)는 리브 도파관(110)과 격자 결합기(120) 사이에 광을 집중시키거나 확장시킨다. 광학 모드의 집중(focusing)은 더 큰 도파관 모드를 더 작은 도파관 모드로 점차 "스퀴즈(squeeze)"하거나 역방향으로 더 작은 도파관 모드에서 더 큰 도파관 모드로 확장하는 것으로 이해할 수 있다. 테이퍼(130)는 광섬유들을 함께 결합하는 렌즈 컴포넌트와 유사한 기능을 하는 것으로 이해할 수 있다. 렌즈와는 대조적으로, 테이퍼(130)는 도파관과 동일한 반도체 기판에 직접 집적되어 온-다이(ondie)로 광신호를 교환한다.
한 실시 예에서, 회로(100)는 슬랩 도파관(140)을 포함하고 있으며, 이 도파관은 리브 도파관(110)과 격자 결합기(120) 사이에 또는 엄밀하게는 테이퍼(130)와 격자 결합기(120) 사이에 위치하거나 그렇지 않을 수 있다. 한 실시 예에서, 슬랩 도파관(140)의 두께는 격자 결합기(120) 내의 도파관 모드의 수직 제한을 제공하는 것이다. 슬랩 도파관(140)은 리브 도파관(110)과 격자 결합기(120) 사이의 광 경로를 규정하기 위해서 제거된 기판의 영역들로 정의된다.
격자 결합기(120)를 테이퍼(130)와 결합하여 이용하면 회로(100)의 매칭(matching)이 더 양호해지고 성능이 더 효율적이 된다. 더 큰 도파관 모드에서 더 작은 도파관 모드로, 또는 더 작은 도파관 모드에서 더 큰 도파관 모드로의 전환(transfer)은 광학 모드 미스매치(mismatch)를 줄여준다. 게다가, 효율이 높으므로 회로(100)의 기능 및 특성을 테스트하기 위해 에지들이 연마되어 있는 단일화된 기기를 생성할 필요가 없어진다.
도 2는 격자 결합기 디자인의 실시 예에 대한 블록 도이다. 회로(200)는 도 1의 회로(100)와 같이, 여기서 설명되는 임의 실시 예에 따른 포토닉스 회로의 일례를 보여주고 있다. 회로(200)는 집적 회로들이 집적되어 있는 임의 벌크 또는 베이스 재료를 나타내는 반도체 벌크(210)를 포함한다. 반도체 벌크(210)는 I/C들이 처리되는 웨이퍼 재료를 포함한다. 회로(200)에 도시된 다양한 피처들은 축척대로 그려진 것이 아니고 단지 여기서 설명되는 포토닉스 회로에 제시된 피처와 기능을 나타내는 것임을 이해할 것이다.
반도체 기판(220)은 반도체 벌크(210)에 공정되는 반도체 재료를 나타내고 있다. 기판은 피착, 성장, 에칭 또는 기타 기술을 포함하는 임의 공지된 처리 기술을 통해서 반도체 벌크(210) 상에 공정될 수 있다. 한 실시 예에서, 반도체 기판(220)은 실리콘-온-인슐레이터(SOI)를 포함한다. 반도체 기판(220)은 주기적인 격자 연결된 일련의 또는 연속적인 핀들을 포함한다. 한 실시 예에서, 격자 부분은 테이퍼가 있는 슬랩 도파관에 연결되어 있고, 이 테이퍼는 슬랩 도파관을 리브 도파관에 인터페이스한다.
회로(200)의 활성 영역에서, 도파관 모드는 반도체 기판(220) 내에 유도되고, 이는 광(222)을 회로(200)의 다른 영역들로부터 클래딩(230)의 상부 밖으로의 방출을 위한 격자 영역으로 운반한다(광신호의 전송을 위해 도시된 것과 같음). 광(222)은 다른 영역(도시되지 않음)으로부터 반도체 기판(220)을 통해서 전송되고, 광(224)은 전송 모드에서 격자 결합기를 통해서 방출된다. 위에서 설명한 것에 따라서, 반도체 기판(220)은 두께(242)(예로, ~200 nm)를 갖고 있다. 광(222)은 두께(242)(예로, ~400 nm)보다 큰 두께(244)를 갖고 있는 영역에서 발생한다.
도 2에는 도시되어 있지 않지만, 위에 설명한 것에 따라서, 광(222)이 보다 큰 두께(244)의 영역에서 발생하여 테이퍼링된 에지를 통해 두께(242)에 초점이 맞추어진다.
한 실시 예에서는, 여기서 설명된 테이퍼 및 격자 결합기 외에도 매립 층(212) 또는 깊은 층(deep layer)이 이용된다. 깊은 층은 일반적으로 회로(200)에서 매립 층(212)으로 표현되며 이중 SOI 기판으로부터 격자 결합기 영역 아래에 공정된 매립 금속 반사기까지의 것을 나타낼 수 있다. 대안으로, 깊은 층은 단순히 회절 효율을 향상시키기 위해 매립 인슐레이터 층을 제거하는데 이용되는 언더컷 에지(undercut edge)일 수 있다. 그러므로, 격자 결합기가 공정되는 기판은 매립 층(212)이거나 이를 포함할 수 있다.
테이퍼와 격자 결합기를 이용하는 한 장점은 이들이 표준 에칭 기술로 처리될 수 있다는 것임을 이해해야 한다. 대안으로, 실리콘 오버레이 층은 기판(220) 위에 배치될 수 있고(예를 들어, a-Si 피착 또는 c-Si 에피택시를 이용하여), 격자 결합기는 그 위에 정의된다. 그러한 구현으로 인해, 수퍼스트레이트(superstrate)와 기판 간의 기하학적 유사성이 강해지고 이는 수퍼스트레이트 내로 산란된 전력을 강화시킬 수 있다. 격자 결합기 아래에 금(Au) 또는 알루미늄(Al)과 같은 금속 막을 이용하면 기기가 광신호를 수퍼스트레이트까지 반사시킬 수 있다. 적절한 구조적인 간섭 조건하에서, 수퍼스트레이트 내로 산란된 전력은 강화된다.
여기에 설명된 테이퍼와 격자 결합기의 이용으로 인해서 공정 복잡성이 증가하지는 않으며 오히려 이들 기술 중 하나가 이용된 상황에서 성능이 개선될 수 있다.
도 3a 및 도 3b는 격자 결합기 회절 효율의 비교의 실시 예를 보여주고 있다. 양 도면은 에치 깊이, 에치 폭 및 격자 주기의 함수로서 회절(수퍼스트레이트를 향한) 효율을 보여주고 있다. 이 효율은 도 3a에서 SOI상에 "트렌치" 격자 결합기를 갖고 있는 전통적인 회로와 도 3b에서 여기에 설명된 바와 같이 SOI상에 "핀" 격자 결합기 및 테이퍼링된 에지를 갖고 있는 회로의 시뮬레이션을 통해 도표로 그려져 있다. 양 도면에서, 상부 산화물 클래딩은 두께가 1㎛인 것으로 되어 있고, 에치 폭은 격자 주기로 정규화되어 있고 에치 폭은 400 nm로 정규화되어 있다.
도 3a에서, 회절 효율 세기(310)를 보여주는 최적의 동작점들에서, 기기 피처들은 대략 -2.5 dB 삽입 손실이 있다(여기서 어두운 음영은 증가한 효율을 보여준다). 시뮬레이션은 최대 회절 효율이 56%이고 대응하는 후방-반사는 11%임을 보여주고 있다.
도 3b에서, 회절 효율 세기(320)를 보여주는 최적의 동작점들에서, 기기 피처들은 대략 -1.9 dB 삽입 손실이 있고, 이는 기판 내에 내장된 금속 반사기와 함께 보고된 최상의 격자 결합기보다 우수하다. 시뮬레이션은 최대 회절 효율 76%를 보여주고 있으며 대응하는 매우 낮은 후방-반사는 0.4%이다.
낮은 회절 효율과 강한 후방-반사의 문제점을 관찰해보면 도파관 영역과 격자 영역 사이에 큰 모드 미스매치(mismatch)가 있음을 알 수 있고 이는 원하지 않는 산란을 일으킨다. 그러므로, 입력 도파관 높이를 대략 200 nm로 줄이기 위해서 여기 설명한 바와 같은 테이퍼링된 에지를 이용하면, 두 영역 간의 모드 미스매치가 상당히 없어진다.
도 4a 및 도 4b는 각각 제조된 주기적인 격자 결합기와 역 테이퍼 디자인의 실시 예를 보여주고 있다. 도 4a는 제조된 주기적인 격자의 예를 보여주고 있다. 격자(402)는 핀들(410)을 포함한다. 실리콘 오버레이 층을 배치한 후 격자 영역을 정의하는 것과는 다르게, 핀들(410) 내의 격자(402)는 단지 제조를 위해 수 개의 리소그래피 단계를 필요로 하며, 보통 이용되는 제조 공정과 호환된다.
도 4b는 리브 도파관 상에 제조된 역 테이퍼 구조의 예를 보여주고 있다. 회로(404)는 리브 도파관을 슬랩 도파관(430)에 연결하는 테이퍼(420)를 갖고 있는 것으로 도시되어 있다. 테이퍼(420)는 단열적으로 리브 도파관의 크기와 격자 영역 도파관의 크기(예를 들어, 각각, 400 nm 및 200 nm) 사이에서 수직 모드 크기를 트랜스퍼(transfer)한다. 한 실시 예에서, 이들 구조는 단지 2개의 리소그래피 마스크를 갖는 것으로 설계된다. 그러므로, 한 실시 예에서, 리브 도파관, 역-테이퍼, 및 주기적인 격자는 200 nm 에치의 한 단계에서 생성되고, 슬랩 도파관은 SOI 시스템에서 매립 산화물에 도달하도록 200 nm 에치의 추가 단계에 의해 정의된다.
제조된 구조들은 단일-모드 섬유(SMF)를 이용하여 격자 결합기 성능에 대해 측정되었다. 전체 결합 손실(SMF 결합 효율 곱하기 회절 효율 배수로 계산됨)은 3dB였고, 3dB 대역폭은 60 nm였고, 이는 시뮬레이션의 예측과 매우 비슷하였다. 스펙트럼 프린지 콘트라스트(spectral fringe contrast)는 0.04dB이었고 후방-반사의 -27dB에 대응한다.
도 5는 경사진 클래딩이 있는 격자 결합기의 실시 예에 대한 블록 도이다. 회로(500)는 광학 집적 회로의 일부이며 격자 결합기(520), 테이퍼(532) 및 슬랩 도파관(534)이 집적되어 있는 반도체 벌크(510)를 포함한다. 역 테이퍼가 있는 격자 결합기의 이용은 위에서 논의하였으므로, 이들 요소에 대한 상세한 설명은 여기서 반복하지 않는다.
회로(500)는 또한 광학 I/C에 대한 광 교환을 제공하기 위해 클래딩(542)을 회로 위에 포함한다. 한 실시 예에서, 클래딩(542)은 회로(500)로부터의 광을 수직 방출할 수 있게 경사져 있다. 통상, 회로(500)로부터의 광의 방출은 클래딩(542)이 통상 실행되는 것과 같이 평탄하다면 수직이 아닐 것이다. 그러므로, 클래딩(542)은, 회로(500)에서 전송시 광학 모드의 방향으로부터 수직 상향으로 그리고 수평으로 멀어지게 경사진 면(550)과 함께 도시된다. 그러므로, 광은 테이퍼(532)로부터 격자 결합기(520) 내로 방출된다. 면(550)은 테이퍼(532) 위에 그의 최저 레벨이 있고 테이퍼(532)로부터 가장 먼 격자 영역의 단부까지 경사진다.
한 실시 예에서, 면(550)은 수직으로 상향 대신에 수직으로 하향 경사져 있다. 면(550)이 상향 또는 하향 경사질지 여부는 격자 결합기(520)의 설계된 방출 방향에 의존한다.
클래딩(544)은 회로(500)를 덮는 다른 클래딩을 보여주고 있다. 면(550)은 방출된 광을 수직 방향(즉, 반도체 벌크(510)에 실질적으로 직각)으로 지향시키기 위해 격자 결합기(520) 위에 직접 제공된다. 단일 면(550)에 대한 높이 필요조건은 클래딩의 7 마이크론보다 크다는 것을 알 수 있다.
도 6은 경사진 클래딩의 연속 면들이 있는 격자 결합기의 실시 예의 블록 도이다. 7 마이크론 두께의 균일한 품질 클래딩을 성취하는데 어려움이 있다면, 회로(600)에 도시된 바와 같이 다수의 면을 이용하는 것이 바람직할 수 있다.
회로(600)는 반도체 벌크(610)를 포함하고 있고, 그 위에는 격자 결합기(620), 테이퍼(632) 및 슬랩 도파관(634)이 집적될 수 있다. 회로(600)의 클래딩은 도시된 바와 같이 다수의 면(650)이 노출되도록 세그먼트(642, 644 및 646)로 분리되어 있다. 클래딩 내의 면들은 광이 수직 방출될 수 있게 해주지만, 높이 필요조건은 대략 3 마이크론으로 훨씬 낮다. 면들(650)은 회로(600)로부터 광이 전송될 수 있게 광(660)의 방향으로 테이퍼(632)로부터 수직 상향으로 그리고 수평으로 멀어지게 경사진다. 도 5를 참조로 위에서 설명한 것과 유사하게, 대안으로, 면들(650)은 테이퍼(632)로부터 수직으로 하향 및 수평으로 떨어져 경사질 수 있다.
도 7은 테이퍼링된 에지와 격자 결합기 컴포넌트가 집적되어 있는 광학 회로가 있는 웨이퍼용 테스트 시스템의 실시 예의 블록 도이다. 시스템(700)은 웨이퍼(710)를 보여주고 있고, 이는 적어도 하나의 포토닉스 집적 회로(PIC)(712)를 포함한다. PIC(712)는 웨이퍼(710)에 대해 축척대로 그려진 것이 아님은 이해할 수 있다. PIC(712)는 PIC 밖으로 광을 전송하기 위해 역 테이퍼로부터 집중된 광을 수신하는 격자 결합기(714)를 포함한다.
테스트 시스템(720)은 PIC(712)의 기능을 입증하는데 이용될 수 있는 테스트 장비를 나타낸다. 테스트 시스템(720)은 구체적으로 회로를 테스트하기 전에 개별 칩들을 웨이퍼(710)로부터 분리할 필요가 없이 인-웨이퍼(in-wafer)로 PIC(712)를 테스트할 수 있다. 이는 실질적인 공정/테스팅 비용을 절감할 수 있다. 테스트 시스템(720)은 웨이퍼(710)로부터 격자 결합기(714)를 통해서 PIC(712)를 테스트하는 광학 테스트 회로를 포함한다.
예를 들어, PIC(712)는 테스트 신호를 생성하여 격자 결합기(714) 밖으로 전송할 수 있고, 이는 신호 무결성은 물론이고 방향 및 세기에 대해서도 테스트될 수 있다. 한 실시 예에서, 테스트 시스템(720)은 실제 응용에서 회로로부터 예측될 수 있는 바와 같이, 섬유와 기기의 결합을 테스트하기 위해 PIC(712)와 인터페이스하는 광섬유를 포함한다. 테스트 교환(722)은 PIC(712)와 테스트 시스템(720) 간에 광신호의 임의 교환을 나타낸다.
도 8은 테이퍼링된 에지와 격자 결합기 컴포넌트가 집적되어 있는 광학 회로를 생성하여 테스트하기 위한 공정의 실시 예의 흐름도이다. 여기에 도시된 흐름도는 다양한 프로세스 액션들의 시퀀스의 예를 보여주고 있다. 특정 시퀀스 또는 순서로 도시되어 있을지라도, 다르게 명시하지 않는다면, 이들 액션의 순서는 수정될 수 있다. 그러므로, 예시된 구현들은 단지 예로서 이해되어야 하고, 이 프로세스는 다른 순서로 실행될 수 있고, 몇몇 액션들은 병렬로 실행될 수도 있다. 게다가, 1 이상의 액션들은 본 발명의 다양한 실시 예에서 생략될 수도 있고; 그러므로, 모든 구현에 있어서 모든 액션들이 필요한 것은 아니다. 다른 프로세스 플로우도 가능하다.
한 실시 예에서, 매립 층 또는 이중 SOI 층(DSOI)은 격자 결합기 효율을 위해 이용된다. 그러한 층이 이용되면, 반도체 기판은 이 기판에 격자 결합기를 처리하기 전에 준비되어야 한다. 부가 층이 모든 경우에 필요한 것은 아니다. 부가 층이 이용되는 경우, 반도체 기판은 격자 결합기 영역의 한 위치에 매립 층이 형성되도록 공정될 수 있다(802). 매립 층은 매립 SOI 층일 수 있다. 매립 층은 매립 금속 반사기 층일 수 있다.
한 실시 예에서, 매립 산화물층은 반도체 기판에서 제거되며, 이는 격자 결합기의 성능을 향상시킬 수 있다. 그러므로, 한 실시 예에서, 매립 인슐레이터 층은 언더컷 에치, 통상은 습식 에치를 통해서 제거된다.
여기에 설명된 바와 같은 포토닉스의 공정은 광학 반도체 기판을 제조하는 것을 포함한다(804). 어떤 웨이퍼들은 광학 다이 공정을 위해 전-처리될 수 있다. 반도체 기판 상의 리브 또는 스트립 도파관을 공정함으로써 준비된 웨이퍼상에 다이 공정이 계속된다(806). 한 실시 예에서, 반도체 기판상의 리브 도파관의 공정의 일부는 격자 결합기 영역을 "포인팅"하는 리브 도파관상에 테이퍼링된 에지를 공정하는 것을 포함한다(806). 한 실시 예에서, 테이퍼링된 에지 공정은 개별 공정 작업을 통해서 성취된다.
포토닉스 다이의 공정은 격자 결합기 영역에서 반도체 기판상의 핀 격자 결합기를 공정함으로써 계속된다(808). 포토닉스 다이의 공정은 슬랩 도파관을 공정함으로써 계속된다(810). 슬랩 도파관은 그의 모양을 에치함으로써 형성되며, 이는 광을 리브 도파관으로부터 격자 영역 내로 집중시킨다. 일례로, 기판 재료를 리브 도파관 주위와 격자 영역을 향한 리브 도판관 사이를 제거함으로써 형성된 구조에 의해 정의된 기판 내의 활성 영역을 보여주고 있는 도 1의 투시도를 고려하기로 한다. 포토닉스 다이의 형성은 포토닉스 다이에 클래딩을 공정함으로써 마감될 수 있다(812). 한 실시 예에서, 테스팅은 웨어퍼상의 포토닉스 다이의 처리를 실행하는 조직체(organization)에 의해 실행되고, 테스팅은 웨이퍼 상에서 실행된다(814). 한 실시 예에서, 포토닉스 다이상의 클래딩의 공정은 격자 영역 위의 클래딩 내로 하나 이상의 경사진 면들(facets)을 공정하는 것을 포함할 수 있다.
다양한 동작 또는 기능이 여기서 설명되었으며, 이들은 소프트웨어 코드, 명령어, 구성, 및/또는 데이터로서 설명되거나 정의될 수 있다. 콘텐츠는 직접 실행가능파일("오브젝트" 또는 "실행가능" 형태), 소스 코드, 또는 다른 코드("델타(delta)" 또는 "패치(patch)" 코드)일 수 있다. 여기서 설명된 실시 예들의 소프트웨어 콘텐츠는 이 콘텐츠가 저장되는 제조 용품을 통해서 또는 통신 인터페이스를 통해서 데이터를 전송하기 위한 통신 인터페이스를 작동하는 방법을 통해서 제공될 수 있다. 기계 판독가능한 매체 또는 컴퓨터 판독가능한 매체는 기계가 설명되는 기능 또는 작업을 실행하게 하며, 예로, 기록가능/기록가능하지 않은 저장 매체(예를 들어, 판독전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광 저장 매체, 플래시 메모리 장치 또는 기타 저장 매체)를 통해서 또는 전송 매체(예를 들어, 광, 디지털, 전기, 음향 신호 또는 다른 전파 신호)를 통해서 기계(예를 들어, 컴퓨팅 장치, 전자 시스템, 또는 기타 장치)에 의해 액세스가능한 형태로 정보를 제공(즉, 저장 및/또는 전송)하는 임의 메커니즘을 포함한다. 통신 인터페이스는 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 연결, 디스크 제어기와 같은, 다른 장치에 통신하기 위해 하드웨어, 무선, 광 또는 기타 매체 중 임의 매체에 인터페이스하는 임의 메커니즘을 포함한다. 통신 인터페이스는 구성 파라미터를 제공함으로써 및/또는 소프트웨어 콘텐츠를 기술하는 데이터 신호를 제공하기 위해 통신 인터페이스를 준비하기 위한 신호를 전송함으로써 환경설정될 수 있다.
여기 설명된 다양한 컴포넌트는 여기 설명된 동작들 또는 기능들을 실행하기 위한 수단일 수 있다. 여기 설명된 각 컴포넌트는 소프트웨어, 하드웨어 또는 이들의 결합을 포함한다. 이들 컴포넌트는 소프트웨어 모듈, 하드웨어 모듈, 특정-목적 하드웨어(예를 들어, 애플리케이션 특정 하드웨어, 애플리케이션 특정 집적 회로(ASICs), 디지털 신호 프로세서(DSPs) 등), 내장 제어기, 하드웨어 회로 등으로 구현될 수 있다.
여기 설명된 것 외에도, 본 발명의 범위를 벗어남이 없이 공개된 본 발명의 실시 예들 및 구현들을 다양하게 수정할 수 있다. 그러므로, 여기 설명된 도해 및 예들은 예시적인 것으로 해석되어야 하고 제한 의미로 해석되어서는 아니 된다. 본 발명의 범위는 오로지 뒤이은 청구항들을 참조해서 해석되어야 한다.

Claims (20)

  1. 반도체 기판 상에 집적된 리브 도파관 - 상기 리브 도파관은 상기 반도체 기판의 평면에 평행한 방향으로 제1 도파관 모드를 갖고 있으며, 상기 제1 도파관 모드는 상기 리브 도파관의 두께에 의해 수직으로 제한됨 -;
    상기 반도체 기판 상에 집적된 격자 결합기(grating coupler) - 상기 격자 결합기는 상기 리브 도파관과 동일한 평면에서 주기적으로 간격을 두고 있는 다수의 수직 핀들(fins)을 갖고 있으며, 각 수직 핀은 상기 제1 도파관 모드의 방향에 실질적으로 수직이며, 상기 격자 결합기는 상기 반도체 기판의 평면에 평행한 방향으로 제2 도파관 모드를 갖고 있으며, 상기 제2 도파관 모드는 상기 리브 도파관의 두께보다 적어도 10% 작은 제2 두께에 의해 수직으로 제한됨 -; 및
    상기 격자 결합기를 향해 상기 리브 도파관을 테이퍼링(tapering)하는 테이퍼링된 에지 - 상기 테이퍼링된 에지는 상기 제1 도파관 모드로부터 상기 제2 도파관 모드로 광을 집중시킴 -
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 반도체 기판은 실리콘-온-인슐레이터(SOI)를 포함하는 장치.
  3. 제2항에 있어서,
    상기 격자 결합기는 언더컷 에치(undercut etch)를 통해서 제거된 매립 인슐레이터를 갖는 장치.
  4. 제1항에 있어서,
    상기 리브 도파관의 두께는 대략 400 nm이고, 상기 제2 두께는 상기 테이퍼링된 에지와 상기 격자 결합기 사이의 슬랩(slab) 도파관의 대략 200 nm 두께인 장치.
  5. 제1항에 있어서,
    상기 반도체 기판은 이중 SOI를 포함하는 장치.
  6. 제5항에 있어서,
    상기 격자 결합기는 언터컷 에치를 통해서 제거된 매립 인슐레이터를 갖는 장치.
  7. 제1항에 있어서,
    상기 반도체 기판은 매립 금속 반사기를 포함하는 장치.
  8. 제1항에 있어서,
    상기 격자 결합기 위에 수직으로 위치한 경사진 클래딩을 더 포함하고, 상기 경사진 클래딩은 상기 제1 도파관 모드의 방향으로 상기 테이퍼링된 에지로부터 수직 상향으로 그리고 수평으로 멀어지게 경사지는 면(facet)을 갖는 장치.
  9. 제7항에 있어서,
    상기 경사진 클래딩은 상기 제1 도파관 모드의 방향으로 상기 테이퍼링된 에지로부터 수직 상향으로 그리고 수평으로 멀어지게 경사지는 다수의 연속 면들을 포함하는 장치.
  10. 제1항에 있어서,
    상기 격자 결합기 위에 수직으로 위치한 경사진 클래딩을 더 포함하고, 상기 경사진 클래딩은 상기 제1 도파관 모드의 방향으로 상기 테이퍼링된 에지로부터 수직으로 하향으로 그리고 수평으로 멀어지게 경사지는 면을 갖는 장치.
  11. 제10항에 있어서,
    상기 경사진 클래딩은 상기 제1 도파관 모드의 방향으로 상기 테이퍼링된 에지로부터 수직 하향으로 그리고 수평으로 멀어지게 경사지는 다수의 연속 면들을 포함하는 장치.
  12. 포토닉 집적 회로를 포함하는 반도체 다이 - 상기 포토닉 집적 회로는
    반도체 기판 상에 집적된 리브 도파관 - 상기 리브 도파관은 상기 반도체 기판의 평면에 평행한 방향으로 제1 도파관 모드를 갖고 있으며, 상기 제1 도파관 모드는 상기 리브 도파관의 두께에 의해 수직으로 제한됨 -;
    상기 반도체 기판 상에 집적된 격자 결합기 - 상기 격자 결합기는 상기 리브 도파관과 동일한 평면에서 주기적으로 간격을 두고 있는 다수의 수직 핀들(fins)을 갖고 있으며, 각 수직 핀은 상기 제1 도파관 모드의 방향에 실질적으로 수직이며, 상기 격자 결합기는 상기 반도체 기판의 평면에 평행한 방향으로 제2 도파관 모드를 갖고 있으며, 상기 제2 도파관 모드는 상기 리브 도파관의 두께보다 적어도 10% 작은 제2 두께에 의해 수직으로 제한됨 -; 및
    상기 격자 결합기를 향해 상기 리브 도파관을 테이퍼링(tapering)하는 테이퍼링된 에지 - 상기 테이퍼링된 에지는 상기 제1 도파관 모드로부터 상기 제2 도파관 모드로 광을 집중시킴 -
    를 포함함 -; 및
    상기 다이가 웨이퍼 상에 있는 동안 상기 격자 결합기를 통해서 상기 포토닉 집적 회로를 테스트하기 위한 광학 테스트 회로
    를 포함하는 시스템.
  13. 제12항에 있어서,
    상기 반도체 기판은 실리콘-온-인슐레이터(SOI)를 포함하는 시스템.
  14. 제12항에 있어서,
    상기 리브 도파관의 두께는 대략 400 nm이고, 상기 제2 두께는 상기 테이퍼링된 에지와 상기 격자 결합기 사이의 슬랩 도파관의 대략 200 nm 두께인 시스템.
  15. 제12항에 있어서,
    상기 반도체 기판은 매립 금속 반사기를 포함하는 시스템.
  16. 제12항에 있어서,
    상기 격자 결합기 위에 수직으로 위치한 경사진 클래딩을 더 포함하고, 상기 경사진 클래딩은 경사진 면을 갖는 시스템.
  17. 반도체 기판 상에 리브 도파관을 집적하는 단계 - 상기 리브 도파관은 상기 반도체 기판의 평면에 평행한 방향으로 제1 도파관 모드를 갖고 있으며, 상기 제1 도파관 모드는 상기 리브 도파관의 두께에 의해 수직으로 제한됨 -;
    상기 반도체 기판 상에 격자 결합기를 집적하는 단계 - 상기 격자 결합기를 집적하는 단계는 상기 리브 도파관과 동일한 평면에서 주기적으로 간격을 두고 있는 다수의 수직 핀들을 형성하는 단계를 포함하고, 각 수직 핀은 상기 제1 도파관 모드의 방향에 실질적으로 수직이며, 상기 격자 결합기는 상기 반도체 기판의 평면에 평행한 방향으로 제2 도파관 모드를 갖고 있으며, 상기 제2 도파관 모드는 상기 리브 도파관의 두께보다 적어도 10% 작은 제2 두께에 의해 수직으로 제한됨 -; 및
    상기 격자 결합기를 향해 상기 리브 도파관을 테이퍼링하는 테이퍼링된 에지를 집적하는 단계 - 상기 테이퍼링된 에지는 상기 제1 도파관 모드로부터 상기 제2 도파관 모드로 광을 집중시킴 -
    를 포함하는 방법.
  18. 제17항에 있어서,
    상기 반도체 기판 상에 상기 격자 결합기를 집적하는 단계는 SOI 기판 상에 상기 격자 결합기를 집적하는 단계를 포함하는 방법.
  19. 제17항에 있어서,
    상기 격자 결합기 위에 수직으로 경사진 클래딩을 집적하는 단계를 더 포함하고, 상기 경사진 클래딩은 경사진 면을 갖는 방법.
  20. 제17항에 있어서,
    반도체 다이가 처리된 웨이퍼 상에 있는 동안 상기 격자 결합기를 통해서 광학 모드를 테스트하는 단계를 더 포함하는 방법.
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035406B2 (en) * 2011-05-23 2015-05-19 Omnivision Technologies, Inc. Wafer level optical packaging system, and associated method of aligning optical wafers
CN103998961A (zh) 2011-09-29 2014-08-20 英特尔公司 用于平面光子电路的垂直光学耦合器
KR101342805B1 (ko) * 2011-11-11 2013-12-18 한국과학기술원 도파로를 이용한 광변조기
US9028157B2 (en) 2011-12-15 2015-05-12 Intel Corporation Efficient backside-emitting/collecting grating coupler
JP5811273B2 (ja) * 2012-03-30 2015-11-11 富士通株式会社 光素子、光送信素子、光受信素子、ハイブリッドレーザ、光送信装置
US9529156B2 (en) * 2012-06-26 2016-12-27 Acacia Communications, Inc. Cladding defined transmission grating
US9922887B2 (en) 2012-12-11 2018-03-20 Acacia Communications, Inc. Wafer-scale testing of photonic integrated circuits using horizontal spot-size converters
US9464883B2 (en) 2013-06-23 2016-10-11 Eric Swanson Integrated optical coherence tomography systems and methods
US9683928B2 (en) 2013-06-23 2017-06-20 Eric Swanson Integrated optical system and components utilizing tunable optical sources and coherent detection and phased array for imaging, ranging, sensing, communications and other applications
GB201319207D0 (en) * 2013-10-31 2013-12-18 Ibm Photonic circuit device with on-chip optical gain measurement structures
GB2522410A (en) 2014-01-20 2015-07-29 Rockley Photonics Ltd Tunable SOI laser
JP6548581B2 (ja) * 2014-01-24 2019-07-24 技術研究組合光電子融合基盤技術研究所 グレーティングカプラ
US9453969B2 (en) 2014-04-29 2016-09-27 Corning Optical Communications LLC Grating-coupler assembly with small mode-field diameter for photonic-integrated-circuit systems
JP6172679B2 (ja) 2014-06-26 2017-08-02 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 光結合構造、半導体デバイス、マルチ・チップ・モジュールのための光インターコネクト構造、および光結合構造のための製造方法
US9766410B1 (en) 2014-07-11 2017-09-19 Acacia Communications, Inc. Wafer-level testing of photonic integrated circuits with optical IOs
US9348099B2 (en) * 2014-07-18 2016-05-24 Intel Corporation Optical coupler
DE102014219663A1 (de) * 2014-09-29 2016-03-31 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Photonisch integrierter Chip, optisches Bauelement mit photonisch integriertem Chip und Verfahren zu deren Herstellung
US9274283B1 (en) 2014-09-30 2016-03-01 Globalfoundries Inc. Silicon photonics alignment tolerant vertical grating couplers
KR20160075045A (ko) * 2014-12-19 2016-06-29 삼성전자주식회사 광 커플러, 및 이를 포함하는 광 커플링 시스템 및 광 시스템
US20160282558A1 (en) * 2015-03-27 2016-09-29 Intel Corporation Optical higher-order mode frustration in a rib waveguide
US9588298B2 (en) * 2015-06-04 2017-03-07 Elenion Technologies, Llc Edge coupler
KR102472132B1 (ko) 2015-09-18 2022-11-29 삼성전자주식회사 광학 장치
US10359567B2 (en) * 2015-09-21 2019-07-23 Elenion Technologies, Llc Test systems and methods for chips in wafer scale photonic systems
US9632249B1 (en) 2015-11-16 2017-04-25 International Business Machines Corporation Wafer prober for testing in-wafer photonic integrated circuits
CN107046229A (zh) * 2016-02-05 2017-08-15 南京威宁锐克信息技术有限公司 一种激光器阵列的制作方法及激光器阵列
US10620371B2 (en) * 2016-03-05 2020-04-14 Huawei Technologies Canada Co., Ltd. Waveguide crossing having rib waveguides
US10983275B2 (en) * 2016-03-21 2021-04-20 The Regents Of The University Of Colorado, A Body Corporate Method and apparatus for optical waveguide-to-semiconductor coupling for integrated photonic circuits
GB2552264B (en) * 2016-07-13 2021-06-02 Rockley Photonics Ltd Integrated structure and manufacturing method thereof
CN110268588B (zh) * 2016-12-06 2021-07-20 菲尼萨公司 具有光学插入器的表面耦合激光器
US10495815B2 (en) 2016-12-22 2019-12-03 Nokia Of America Corporation Optical grating coupler with back-side reflector
CN106772801A (zh) * 2017-03-01 2017-05-31 上海理工大学 基于亚波长光栅结构的宽带氮化硅波导耦合器
US10145758B2 (en) * 2017-04-28 2018-12-04 Cisco Technology, Inc. Wafer level optical probing structures for silicon photonics
CN107315223B (zh) * 2017-07-14 2019-11-15 上海交通大学 集偏振滤波器和层间均等耦合器的光互联器件
CN109541744B (zh) * 2017-09-22 2020-08-25 北京万集科技股份有限公司 一种基于反射层的硅基光学天线及制备方法
US10514499B2 (en) 2018-01-19 2019-12-24 Elenion Technologies, Llc Photonic chip with an input wavelength filter
US10649138B2 (en) 2018-09-21 2020-05-12 Nokia Solutions And Networks Oy Optical device having a photonic chip with one or more suspended functional portions
US11041999B2 (en) 2018-11-21 2021-06-22 Nokia Solutions And Networks Oy Chip-to-chip optical interconnect
CN111355127A (zh) * 2020-03-10 2020-06-30 中国科学院半导体研究所 基于倾斜光栅的硅基垂直耦合激光器及其制备方法
TWI768794B (zh) * 2020-03-31 2022-06-21 台灣積體電路製造股份有限公司 光學裝置與其製造方法
US11476289B2 (en) 2020-04-07 2022-10-18 Globalfoundries U.S. Inc. Photodetector with buried airgap reflectors
US11204463B1 (en) * 2020-07-17 2021-12-21 Globalfoundries U.S. Inc. Integrated circuit structure with optical absorber layer over optical grating coupler
US11366269B2 (en) * 2020-08-05 2022-06-21 Globalfoundries U.S. Inc. Edge couplers with a partially-etched inverse taper
US11588062B2 (en) * 2020-10-08 2023-02-21 Globalfoundries U.S. Inc. Photodetectors including a coupling region with multiple tapers
US11320589B1 (en) 2020-10-29 2022-05-03 Globalfoundries U.S. Inc. Grating couplers integrated with one or more airgaps
US11531164B2 (en) * 2021-02-08 2022-12-20 Globalfoundries U.S. Inc. Hybrid edge couplers with layers in multiple levels
US11502214B2 (en) 2021-03-09 2022-11-15 Globalfoundries U.S. Inc. Photodetectors used with broadband signal
CN113126204A (zh) * 2021-04-13 2021-07-16 中山大学 一种可见光波段薄膜铌酸锂光栅耦合器及其制备方法
CN113484950A (zh) * 2021-07-01 2021-10-08 中国科学院半导体研究所 基于模斑变换与光栅耦合的混合封装装置
US11567277B1 (en) 2021-09-13 2023-01-31 Globalfoundries U.S. Inc. Distributed Bragg reflectors including periods with airgaps
US11782212B1 (en) 2022-05-13 2023-10-10 City University Of Hong Kong Guided-wave-driven metasurface antennas
CN114825045B (zh) * 2022-06-24 2022-09-23 度亘激光技术（苏州）有限公司 抗反射激光器及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208882A (en) 1991-11-14 1993-05-04 Eastman Kodak Company Hybrid thin film optical waveguide structure having a grating coupler and a tapered waveguide film
US6381380B1 (en) * 1998-06-24 2002-04-30 The Trustees Of Princeton University Twin waveguide based design for photonic integrated circuits
US6483863B2 (en) 2001-01-19 2002-11-19 The Trustees Of Princeton University Asymmetric waveguide electroabsorption-modulated laser
KR101141014B1 (ko) * 2004-03-08 2012-05-02 시옵티컬 인코포레이티드 웨이퍼-레벨 광-전자 테스트 장치 및 방법
KR100803288B1 (ko) 2006-12-20 2008-02-13 인하대학교 산학협력단 폴리머 집광 도파로 격자 커플러 및 광 ｐｃｂ
JP4312239B2 (ja) * 2007-02-16 2009-08-12 富士通株式会社 光素子及びその製造方法
US20090290837A1 (en) * 2008-05-22 2009-11-26 The Chinese University Of Hong Kong Optical devices for coupling of light
US8098969B2 (en) * 2009-12-08 2012-01-17 Onechip Photonics Inc. Waveguide optically pre-amplified detector with passband wavelength filtering

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