KR102552424B1 - Semiconductor package - Google Patents

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KR102552424B1
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Abstract

본 발명은, 전기적 패턴이 형성된 한 개 이상의 제1기판(110), 제1기판(110) 상에 탑재되는 한 개 이상의 제1반도체칩(120), 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결되는 한 개 이상의 제2기판(130), 제2기판(130) 상에 탑재되어 한 개 이상의 제1기판(110)과 전기적으로 연결되는 한 개 이상의 제2반도체칩(140), 및 제1반도체칩(120) 및 제2반도체칩(140)을 감싸는 봉지재(150)를 포함하고, 제1반도체칩(120) 상면과 제2반도체칩(140) 하면 사이에 개재된 제1절연층(145)을 통해 전기적으로 절연되어 제1반도체칩(120)과 제2반도체칩(140)이 수직적층구조를 이루고, 제1기판(110)은 리드프레임으로, 제1반도체칩(120)이 탑재되되 한 개 이상의 금속층(111-2, 111-3)과 한 개 이상의 절연층(111-1)이 적층 형성된 한 개 이상의 패드(111)와, 한 개 이상의 패드(111)와 전기적으로 연결되는 한 개 이상의 제1 이너 리드(112-1)와, 제2반도체칩(140)과 전기적으로 연결되는 제2 이너 리드(112-2)와, 제1 이너 리드(112-1) 및 제2 이너 리드(112-2)로부터 각각 연장되어 봉지재(150) 외측으로 적어도 일부가 노출되어 전기적 신호를 인가받는 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)를 포함하고, 제2기판(130)은 제2반도체칩(140)이 탑재되는 수평부(F)와, 수평부(F)로부터 연장형성되되 제1기판(110)과 제1반도체칩(120)에 대향하여 일정 높이로 돌출 또는 다운셋 벤딩 형성된 연장부(E)를 포함하고, 제2기판(130)의 상면은 한 개 이상의 제1 아우터 리드(113-1) 또는 제2 아우터 리드(113-2)의 상면과 동일한 가상의 평면 상에 위치하거나, 혹은 제2기판(130)의 상면이 제1 아우터 리드(113-1) 또는 제2 아우터 리드(113-2)의 상면보다 높게 위치하여, 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현함과 아울러, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지할 수 있는, 반도체 패키지를 개시한다.The present invention includes one or more first substrates 110 on which electrical patterns are formed, one or more first semiconductor chips 120 mounted on the first substrate 110, one or more first substrates 110, and one or more first substrates 110. One or more second substrates 130 electrically connected to one or more first semiconductor chips 120, and as long as they are mounted on the second substrate 130 and electrically connected to one or more first substrates 110 It includes at least one second semiconductor chip 140 and an encapsulant 150 surrounding the first semiconductor chip 120 and the second semiconductor chip 140, and includes a top surface of the first semiconductor chip 120 and a second semiconductor chip. (140) The first semiconductor chip 120 and the second semiconductor chip 140 are electrically insulated through the first insulating layer 145 interposed between the lower surfaces to form a vertically stacked structure, and the first substrate 110 As a lead frame, one or more pads 111 on which the first semiconductor chip 120 is mounted, on which one or more metal layers 111-2 and 111-3 and one or more insulating layers 111-1 are stacked, one or more first inner leads 112-1 electrically connected to one or more pads 111 and second inner leads 112-2 electrically connected to the second semiconductor chip 140; The first outer lead 113-1 and the first outer lead 113-1 extending from the first inner lead 112-1 and the second inner lead 112-2 and at least partially exposed to the outside of the encapsulant 150 to receive electrical signals. It includes two outer leads 113-2, and the second substrate 130 extends from the horizontal portion F where the second semiconductor chip 140 is mounted, and the first substrate 110 extends from the horizontal portion F. ) and an extension E formed by protruding or down-set bending at a certain height facing the first semiconductor chip 120, and the upper surface of the second substrate 130 includes one or more first outer leads 113-1. ) or located on the same imaginary plane as the upper surface of the second outer lead 113-2, or the upper surface of the second substrate 130 is the first outer lead 113-1 or the second outer lead 113-2 2), it is located higher than the top surface of a plurality of semiconductor chips to integrate a plurality of semiconductor chips to realize miniaturization and multifunctionality of the package, as well as to maximize the heat dissipation effect and to mount various semiconductor chips. Disclosed is a semiconductor package capable of preventing warping after molding by maintaining the balance of the package.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor package {SEMICONDUCTOR PACKAGE}

본 발명은 상이한 기능을 수행하는 반도체칩들 사이에 절연층을 개재하여 전기적으로 절연시켜 적층구조를 이루어서 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있는 동시에, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지할 수 있는, 반도체 패키지에 관한 것이다.According to the present invention, semiconductor chips performing different functions are electrically insulated by interposing an insulating layer between them to form a stacked structure, thereby integrating a plurality of semiconductor chips to realize miniaturization and multifunctionality of the package, while maximizing the heat dissipation effect. The present invention relates to a semiconductor package capable of mounting various semiconductor chips and maintaining a balance of the semiconductor package during molding with an encapsulant to prevent a bending phenomenon after molding.

일반적으로, 반도체 패키지는, 하나 이상의 반도체칩들을 리드프레임 또는 인쇄회로기판 상에 탑재하고 밀봉수지로 밀봉시켜 제조한 후에, 마더보드 또는 인쇄회로기판 상에 장착하여 사용한다.In general, a semiconductor package is manufactured by mounting one or more semiconductor chips on a lead frame or a printed circuit board and sealing them with a sealing resin, and then mounting them on a motherboard or a printed circuit board for use.

한편, 전자기기의 고속화, 대용량화 및 고집적화로 인해, 전자기기에 적용되는 전력소자들의 소형화, 경량화 및 다기능화가 요구되고 있다.Meanwhile, due to high-speed, high-capacity, and high integration of electronic devices, power devices applied to electronic devices are required to be miniaturized, lightweight, and multifunctional.

이에 따라, 하나의 반도체칩에 복수의 전력용 반도체칩과 제어용 반도체칩이 집적된 파워 모듈 패키지가 제시되었다.Accordingly, a power module package in which a plurality of power semiconductor chips and control semiconductor chips are integrated in one semiconductor chip has been proposed.

이와 관련된 선행기술로서, 한국 등록특허공보 제10-1505552호가 개시되어 있는데, 종래의 복합 반도체 패키지 및 그 제조방법, 제1패키지(100'), 제2패키지(200'), 및 제1패키지(100')와 제2패키지(200')를 전기적으로 연결하는 연결 부재(310')를 포함하고, 연결 부재(310')상에 제2패키지(200')가 장착되고, 연결 부재(310')는 Al 또는 Au 와이어(343')에 의해 패키징 기판(110')의 상부 도전막(113')에 전기적으로 연결되거나 반도체 칩들(120')과 전기적으로 연결되고, 제1리드들(341')이 패키징 기판(110')의 상부 도전막(113')과 솔더를 통해 전기적으로 연결되고, 제2리드들(345')이 솔더를 통해 연결 부재(310')와 전기적으로 연결되도록 구성되어서, 파워 모듈 패키지 내에 소형 패키지가 내장되도록 한다.As a prior art related to this, Korean Patent Registration No. 10-1505552 is disclosed, which includes a conventional composite semiconductor package and a manufacturing method thereof, a first package 100 ', a second package 200 ', and a first package ( 100') and the second package 200', and includes a connection member 310' electrically connecting the connection member 310', the second package 200' is mounted on the connection member 310', and the connection member 310' ) is electrically connected to the upper conductive film 113' of the packaging substrate 110' by Al or Au wires 343' or electrically connected to the semiconductor chips 120', and the first leads 341' ) is electrically connected to the upper conductive film 113' of the packaging substrate 110' through solder, and the second leads 345' are configured to be electrically connected to the connecting member 310' through solder. , so that a small package is embedded within the power module package.

하지만, 패키지의 상호 연결시에 와이어를 통해 전기적으로 연결하여 패키지를 소형화하는데 한계가 있고, 반도체 칩의 발열을 냉각하는 구조적 한계로 인해 구조적 안정성과 열적 안정성이 충분히 확보되지 못하는 문제점이 있다.However, there are limitations in miniaturizing packages by electrically connecting them through wires when interconnecting packages, and structural and thermal stability are not sufficiently secured due to structural limitations in cooling heat generated from semiconductor chips.

한국 등록특허공보 제10-1208332호 (반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지, 2012.12.05)Korean Patent Registration No. 10-1208332 (Clip structure for semiconductor package and semiconductor package using the same, 2012.12.05) 한국 등록특허공보 제10-1008534호 (전력용 반도체모듈패키지 및 그 제조방법, 2011.01.14)Korean Patent Registration No. 10-1008534 (Power Semiconductor Module Package and Manufacturing Method, 2011.01.14) 한국 등록특허공보 제10-1231792호 (반도체 패키지, 2013.02.08)Korean Patent Registration No. 10-1231792 (Semiconductor Package, 2013.02.08) 한국 등록특허공보 제10-1505552호 (복합 반도체 패키지 및 그 제조방법, 2015.03.24)Korean Patent Registration No. 10-1505552 (Composite Semiconductor Package and Manufacturing Method, 2015.03.24)

본 발명의 사상이 이루고자 하는 기술적 과제는, 상이한 기능을 수행하는 반도체칩들 사이에 절연층을 개재하여 전기적으로 절연시켜 적층구조를 이루어서 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있는 동시에, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지할 수 있는, 반도체 패키지를 제공하는 데 있다.The technical problem to be achieved by the spirit of the present invention is to implement a miniaturization and multifunctionalization of a package by integrating a plurality of semiconductor chips by forming a stacked structure by electrically insulating semiconductor chips by interposing an insulating layer between semiconductor chips performing different functions. At the same time, it is possible to maximize the heat dissipation effect, to mount various semiconductor chips, and to provide a semiconductor package that can prevent bending after molding by maintaining the balance of the semiconductor package during molding by an encapsulant.

전술한 목적을 달성하고자, 본 발명은, 전기적 패턴이 형성된 한 개 이상의 제1기판; 상기 제1기판 상에 탑재되는 한 개 이상의 제1반도체칩; 한 개 이상의 상기 제1기판 및 한 개 이상의 상기 제1반도체칩과 각각 전기적으로 연결되는 한 개 이상의 제2기판; 상기 제2기판 상에 탑재되어 한 개 이상의 상기 제1기판과 전기적으로 연결되는 한 개 이상의 제2반도체칩; 및 상기 제1반도체칩 및 상기 제2반도체칩을 감싸는 봉지재;를 포함하고, 상기 제1반도체칩 상면과 상기 제2반도체칩 하면 사이에 개재된 제1절연층을 통해 전기적으로 절연되어 상기 제1반도체칩과 상기 제2반도체칩이 적층구조를 이루고, 상기 제1기판은 리드프레임으로, 상기 제1반도체칩이 탑재되되 한 개 이상의 금속층과 한 개 이상의 제2절연층이 적층 형성된 한 개 이상의 패드와, 한 개 이상의 상기 패드와 전기적으로 연결되는 한 개 이상의 제1 이너 리드와, 상기 제2반도체칩과 전기적으로 연결되는 한 개 이상의 제2 이너 리드와, 상기 제1 이너 리드 및 상기 제2 이너 리드로부터 각각 연장되어 상기 봉지재 외측으로 적어도 일부가 노출되어 전기적 신호를 인가받는 제1 아우터 리드 및 제2 아우터 리드를 포함하고, 상기 제2기판은 상기 제2반도체칩이 탑재되는 수평부와, 상기 수평부로부터 연장 형성되되 상기 제1기판과 상기 제1반도체칩에 대향하여 일정 높이로 돌출 또는 다운셋 벤딩 형성된 연장부를 포함하고, 상기 제2기판의 상면은 한 개 이상의 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 상면과 동일한 가상의 평면 상에 위치하거나, 혹은 상기 제2기판의 상면이 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 상면보다 높게 위치하는, 반도체 패키지를 제공한다.In order to achieve the above object, the present invention, one or more first substrates on which electrical patterns are formed; one or more first semiconductor chips mounted on the first substrate; at least one second substrate electrically connected to at least one first substrate and at least one first semiconductor chip; one or more second semiconductor chips mounted on the second substrate and electrically connected to one or more of the first substrates; and an encapsulant surrounding the first semiconductor chip and the second semiconductor chip, and is electrically insulated through a first insulating layer interposed between an upper surface of the first semiconductor chip and a lower surface of the second semiconductor chip, and is electrically insulated from the first semiconductor chip. The first semiconductor chip and the second semiconductor chip form a stacked structure, the first substrate is a lead frame, and the first semiconductor chip is mounted, and one or more metal layers and one or more second insulating layers are stacked. a pad, one or more first inner leads electrically connected to one or more pads, and one or more second inner leads electrically connected to the second semiconductor chip; A first outer lead and a second outer lead each extending from the inner lead and at least partially exposed to the outside of the encapsulant to receive an electrical signal, and the second substrate includes a horizontal portion on which the second semiconductor chip is mounted and , An extension portion extending from the horizontal portion and protruding at a predetermined height or being bent downward to face the first substrate and the first semiconductor chip, and the upper surface of the second substrate includes at least one first outer lead. Alternatively, the semiconductor package is provided on the same imaginary plane as the upper surface of the second outer lead, or the upper surface of the second substrate is higher than the upper surface of the first outer lead or the second outer lead.

또한, 상기 제1 이너 리드 또는 상기 제2 이너 리드는 금속재질로 구성될 수 있다.Also, the first inner lead or the second inner lead may be made of a metal material.

또한, 상기 패드는 한 개 이상의 제1금속층과, 한 개 이상의 상기 제2절연층과, 한 개 이상의 제2금속층이 순차 적층 형성될 수 있다.In addition, the pad may be formed by sequentially stacking one or more first metal layers, one or more second insulating layers, and one or more second metal layers.

또한, 상기 제2반도체칩과 상기 제2 이너 리드는 전도성 와이어 또는 전도성 클립에 의해 전기적으로 연결될 수 있다.Also, the second semiconductor chip and the second inner lead may be electrically connected by a conductive wire or a conductive clip.

또한, 상기 제1반도체칩은 IGBT, MOSFET 또는 다이오드일 수 있다.Also, the first semiconductor chip may be an IGBT, MOSFET or diode.

또한, 한 개 이상의 상기 제1반도체칩과 전기적으로 연결되는 상기 제2기판의 제3금속층과, 한 개 이상의 상기 제2반도체칩의 하면 사이에는 한 개 이상의 상기 제1절연층이 개재될 수 있다.In addition, one or more first insulating layers may be interposed between a third metal layer of the second substrate electrically connected to one or more first semiconductor chips and a lower surface of one or more second semiconductor chips. .

또한, 상기 제2기판은 한 개 이상의 제3절연층을 구비하는 절연기판일 수 있다.Also, the second substrate may be an insulating substrate having one or more third insulating layers.

또한, 상기 절연기판은 한 개 이상의 제4금속층을 구비한 세라믹 절연기판이거나 PCB일 수 있다.In addition, the insulating substrate may be a ceramic insulating substrate having one or more fourth metal layers or a PCB.

또한, 상기 제2기판은 금속클립이고, 상기 금속클립과 상기 제2반도체칩 사이에는 상기 제1절연층이 개재될 수 있다.Also, the second substrate may be a metal clip, and the first insulating layer may be interposed between the metal clip and the second semiconductor chip.

또한, 상기 제1절연층의 절연소재는, 에폭시 성분을 포함하는 페이스트이고, 100℃ 이상의 온도에 의하여 열경화되어 형성될 수 있다.In addition, the insulating material of the first insulating layer is a paste containing an epoxy component, and may be formed by thermally curing at a temperature of 100° C. or higher.

또한, 상기 제1절연층의 절연소재는, 시트형태로 상기 금속클립과 상기 제2반도체칩 사이에 개재될 수 있다.In addition, the insulating material of the first insulating layer may be interposed between the metal clip and the second semiconductor chip in the form of a sheet.

또한, 상기 제1절연층의 절연소재는, 선행하여 상기 제2반도체칩의 하면에 접착되고, 후속하여 상기 금속클립에 접착될 수 있다.In addition, the insulating material of the first insulating layer may be previously adhered to the lower surface of the second semiconductor chip and subsequently adhered to the metal clip.

또한, 상기 제2반도체칩의 상면에는 5개 이상의 단자가 전기적으로 연결될 수 있다.In addition, five or more terminals may be electrically connected to the upper surface of the second semiconductor chip.

또한, 상기 제2반도체칩은 HVIC 또는 LVIC일 수 있다.Also, the second semiconductor chip may be HVIC or LVIC.

또한, 상기 제2반도체칩 하면의 표면은 Si 성분을 80% 이상 포함할 수 있다.In addition, the surface of the lower surface of the second semiconductor chip may contain 80% or more of Si.

또한, 상기 제1반도체칩의 상면 또는 하면의 최외각 금속층은 Ag 성분 또는 Au 성분을 80% 이상 포함할 수 있다.In addition, the outermost metal layer on the upper or lower surface of the first semiconductor chip may contain 80% or more of Ag or Au.

또한, 한 개 이상의 상기 제1반도체칩 하면과 상기 제1기판은 솔더 계열의 소재를 통해 전기적으로 연결될 수 있다.In addition, one or more lower surfaces of the first semiconductor chip and the first substrate may be electrically connected through a solder-based material.

또한, 상기 제2반도체칩은 상기 제1기판에 초음파웰딩에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있다.In addition, the second semiconductor chip may be electrically connected to the first substrate through a metal material bonded by ultrasonic welding.

또한, 상기 금속소재의 초음파웰딩시 상기 제2반도체칩에 100℃ 이상의 온도를 가하여 전기적으로 연결할 수 있다.In addition, during the ultrasonic welding of the metal material, the second semiconductor chip may be electrically connected by applying a temperature of 100° C. or higher.

또한, 상기 제2반도체칩은 상기 제1기판에 솔더링에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있다.Also, the second semiconductor chip may be electrically connected to the first substrate through a metal material bonded to the first substrate by soldering.

또한, 상기 제1기판의 적어도 일부가 상기 봉지재의 상면, 하면 또는 측면으로 노출될 수 있다.In addition, at least a portion of the first substrate may be exposed to an upper surface, a lower surface, or a side surface of the encapsulant.

또한, 상기 제1절연층의 두께는 10㎛ 내지 400㎛일 수 있다.In addition, the thickness of the first insulating layer may be 10 μm to 400 μm.

또한, 상기 봉지재 외부로 노출된 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 피치는 1mm 이상일 수 있다.In addition, a pitch of the first outer lead or the second outer lead exposed to the outside of the encapsulant may be 1 mm or more.

또한, 상기 봉지재에 의해 몰딩되는 상기 제1기판의 최상위 표면에는 Ag, Au 또는 Ni로 도금되고, 도금면적의 합이 2mm * 2mm 이상일 수 있다.In addition, Ag, Au, or Ni may be plated on the uppermost surface of the first substrate molded by the encapsulant, and the sum of the plating areas may be 2 mm * 2 mm or more.

본 발명에 의하면, 상이한 기능을 수행하는 반도체칩들 사이에 절연층을 개재하여 전기적으로 절연시켜 적층구조를 이루어서 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있고, 적층구조의 반도체로부터 발생한 발열을 효과적으로 냉각하여 열적 안정성을 제공할 수 있는 효과가 있다.According to the present invention, semiconductor chips performing different functions are electrically insulated by interposing an insulating layer to form a stacked structure to integrate a plurality of semiconductor chips to realize miniaturization and multifunctionality of a package, and a semiconductor having a stacked structure. There is an effect of providing thermal stability by effectively cooling the heat generated from.

또한, 본 발명에 의하면, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지할 수 있는 효과가 있다.In addition, according to the present invention, it is possible to maximize the heat dissipation effect, it is possible to mount various semiconductor chips, and there is an effect of preventing bending after molding by maintaining the balance of the semiconductor package during molding by the encapsulant.

도 1은 종래기술에 의한 반도체 패키지용 클립 구조 및 이를 이용한 반도체 패키지를 예시한 것이다.
도 2는 본 발명의 실시예에 의한 반도체 패키지의 사시도를 각각 도시한 것이다.
도 3은 도 2의 반도체 패키지의 내부구조를 도시한 것이다.
도 4는 도 2의 반도체 패키지의 단면구조를 도시한 것이다.
도 5는 도 3의 반도체 패키지의 분해 사시도를 도시한 것이다.
도 6 내지 도 9는 도 2의 반도체 패키지의 제조공정을 각각 도시한 것이다.
도 10은 본 발명의 다른 실시예에 의한 반도체 패키지의 단면구조를 도시한 것이다.1 illustrates a clip structure for a semiconductor package according to the prior art and a semiconductor package using the same.
2 is a perspective view of a semiconductor package according to an embodiment of the present invention, respectively.
FIG. 3 illustrates an internal structure of the semiconductor package of FIG. 2 .
FIG. 4 illustrates a cross-sectional structure of the semiconductor package of FIG. 2 .
FIG. 5 is an exploded perspective view of the semiconductor package of FIG. 3 .
6 to 9 each illustrate a manufacturing process of the semiconductor package of FIG. 2 .
10 illustrates a cross-sectional structure of a semiconductor package according to another embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. This invention may be embodied in many different forms and is not limited to the embodiments set forth herein.

본 발명의 실시예에 의한 반도체 패키지는, 전기적 패턴이 형성된 한 개 이상의 제1기판(110), 제1기판(110) 상에 탑재되는 한 개 이상의 제1반도체칩(120), 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결되는 한 개 이상의 제2기판(130), 제2기판(130) 상에 탑재되어 한 개 이상의 제1기판(110)과 전기적으로 연결되는 한 개 이상의 제2반도체칩(140), 및 제1반도체칩(120) 및 제2반도체칩(140)을 감싸는 봉지재(150)를 포함하고, 제1반도체칩(120) 상면과 제2반도체칩(140) 하면 사이에 개재된 절연층(145)을 통해 전기적으로 절연되어 제1반도체칩(120)과 제2반도체칩(140)이 수직적층구조를 이루어, 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현하는 것을 요지로 한다.A semiconductor package according to an embodiment of the present invention includes one or more first substrates 110 on which electrical patterns are formed, one or more first semiconductor chips 120 mounted on the first substrate 110, and one or more first substrates. One or more second substrates 130 electrically connected to the first substrate 110 and one or more first semiconductor chips 120, respectively, and one or more first substrates 110 mounted on the second substrate 130 ) and at least one second semiconductor chip 140 electrically connected to, and an encapsulant 150 surrounding the first semiconductor chip 120 and the second semiconductor chip 140, and the first semiconductor chip 120 ) The first semiconductor chip 120 and the second semiconductor chip 140 are electrically insulated through the insulating layer 145 interposed between the upper surface and the lower surface of the second semiconductor chip 140 to form a vertically stacked structure, It is an object of the present invention to realize miniaturization and multifunctionality of a package by integrating semiconductor chips.

이하, 도 2 내지 도 9를 참조하여, 전술한 구성의 반도체 패키지를 구체적으로 상술하면 다음과 같다.Hereinafter, referring to FIGS. 2 to 9 , the semiconductor package having the above configuration will be described in detail.

우선, 제1기판(110)은 전기적 패턴이 형성된 한 개 이상으로 구성되고, 제1기판(110)의 상단에는 제1반도체칩(120)이 탑재된다.First, the first substrate 110 is composed of one or more electrical patterns, and the first semiconductor chip 120 is mounted on the top of the first substrate 110 .

여기서, 제1기판(110)은 금속재질로 구성되는 리드프레임(lead frame)으로서, 도 2 내지 도 5에 도시된 바와 같이, 리드프레임은 제1반도체칩(120)이 탑재되는 한 개 이상의 패드(111)와, 제2반도체칩(140)과 전기적으로 연결되는 한 개 이상의 이너 리드(inner lead)(112)와, 이너 리드(112)로부터 연장되어 봉지재(150) 외측으로 노출되어 전기적 신호를 인가받는 아우터 리드(outer lead)(113)를 포함할 수 있다.Here, the first substrate 110 is a lead frame made of a metal material, and as shown in FIGS. 2 to 5, the lead frame includes one or more pads on which the first semiconductor chip 120 is mounted. 111, one or more inner leads 112 electrically connected to the second semiconductor chip 140, and extending from the inner lead 112 and exposed to the outside of the encapsulant 150, thereby generating electrical signals It may include an outer lead (outer lead) 113 to which is applied.

한편, 이너 리드(112) 및 아우터 리드(113)는 이웃하는 다른 이너 리드(112) 및 아우터 리드(113)와 절연되도록 갭이 형성되어 패턴형성되고, 패드(111)는 일부 이너 리드(112)로부터 절곡 연장형성되어 제1반도체칩(120)과 전기적으로 연결될 수 있다.On the other hand, the inner lead 112 and the outer lead 113 are patterned with gaps formed so as to be insulated from neighboring other inner leads 112 and outer leads 113, and the pad 111 is formed with a portion of the inner lead 112 It can be bent and extended from and electrically connected to the first semiconductor chip 120 .

또한, 제1기판(110)은, 도시되지는 않았으나, 한 개 이상의 금속층과 한 개 이상의 절연층을 포함하여 구성될 수 있다.Also, although not shown, the first substrate 110 may include one or more metal layers and one or more insulating layers.

또한, 봉지재(150) 외부로 노출된 아우터 리드(113)의 피치는 1mm 이상으로 형성되어 외부신호인가를 위한 안정적인 연결성을 확보하도록 할 수 있다.In addition, the pitch of the outer lead 113 exposed to the outside of the encapsulant 150 may be formed to be 1 mm or more to ensure stable connectivity for external signal application.

또한, 봉지재(150)에 의해 몰딩되어 내부에 위치하는 제1기판(110)의 최상위 표면에는 Ag, Au 또는 Ni로 도금되고, 도금면적의 합이 2mm * 2mm 이상으로 형성되어, 제1기판(110) 상단에 탑재되는 제1반도체칩(120)과의 양호한 전기전도성 및 열전도성을 확보하도록 할 수 있다.In addition, Ag, Au, or Ni is plated on the uppermost surface of the first substrate 110, which is molded by the encapsulant 150 and located inside, and the sum of the plating areas is formed to be 2 mm * 2 mm or more, so that the first substrate 110 (110) It is possible to ensure good electrical conductivity and thermal conductivity with the first semiconductor chip 120 mounted on the top.

다음, 제1반도체칩(120)은 한 개 이상으로 구성되어 제1기판(110) 상에 탑재되어 제1기판(110)과 전기적으로 연결된다.Next, one or more first semiconductor chips 120 are formed and mounted on the first substrate 110 to be electrically connected to the first substrate 110 .

또한, 제1반도체칩(120)의 상면 또는 하면의 최외각 금속층은 Ag 성분 또는 Au 성분을 80% 이상 포함하여서, 제1반도체칩(120)의 상면과 전기적으로 연결되는 제2기판(130) 또는 하면과 전기적으로 연결되는 제1기판(110)으로의 양호한 전기전도성과 열전도성을 제공할 수 있다.In addition, the outermost metal layer on the upper or lower surface of the first semiconductor chip 120 contains 80% or more of Ag or Au, so that the second substrate 130 is electrically connected to the upper surface of the first semiconductor chip 120. Alternatively, good electrical conductivity and thermal conductivity may be provided to the first substrate 110 electrically connected to the lower surface.

또한, 도 4 및 도 5에 도시된 바와 같이, 한 개 이상의 제1반도체칩(120) 하면과 제1기판(110)은 솔더 계열의 소재(121)를 통해 전기적으로 연결될 수 있다.Also, as shown in FIGS. 4 and 5 , one or more lower surfaces of the first semiconductor chip 120 and the first substrate 110 may be electrically connected through a solder-based material 121 .

다음, 제2기판(130)은 한 개 이상으로 구성되어, 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결된다.Next, one or more second substrates 130 are configured and electrically connected to one or more first substrates 110 and one or more first semiconductor chips 120, respectively.

예컨대, 도 3 및 도 5를 참고하면, 제2기판(130)은 제1기판(110) 및 제1반도체칩(120) 상부에 적층 형성되고, 제2기판(130)의 저면은 하부의 제1기판(110)과 제1반도체칩(120)에 대향하여 일정 높이로 돌출 형성되어 각각 전기적으로 연결되되, 도 3에 확대도시된 바와 같이, 제2기판(130)의 저면 일측은 제1기판(110)과 접촉하여 전기적으로 연결되고, 타측은 제1반도체칩(120)과 접촉하여 전기적으로 연결된다.For example, referring to FIGS. 3 and 5 , the second substrate 130 is laminated on the first substrate 110 and the first semiconductor chip 120, and the bottom surface of the second substrate 130 is the lower surface. The first substrate 110 and the first semiconductor chip 120 are formed to protrude at a certain height to face each other, and are electrically connected to each other. As shown enlarged in FIG. 110 and is electrically connected, and the other side is in contact with and electrically connected to the first semiconductor chip 120.

또한, 제2기판(130)은 한 개 이상의 절연층을 구비하는 절연기판일 수 있고, 절연기판은 한 개 이상의 금속층을 구비한 DBC(Direct Bonded Copper) 또는 AMB(Active Metal Brazing)의 제조공정을 통해 생성된 세라믹 절연기판이거나 PCB일 수 있다.In addition, the second substrate 130 may be an insulating substrate having one or more insulating layers, and the insulating substrate is a manufacturing process of direct bonded copper (DBC) or active metal brazing (AMB) having one or more metal layers. It may be a ceramic insulating substrate or a PCB created through

또는, 제2기판(130)은 금속클립이고, 금속클립과 제2반도체칩(140) 사이에는 절연층(145)이 개재될 수 있다.Alternatively, the second substrate 130 may be a metal clip, and an insulating layer 145 may be interposed between the metal clip and the second semiconductor chip 140 .

여기서, 절연층(145)을 이루는 절연소재는 에폭시 성분을 포함하는 페이스트로서, 100℃ 이상의 온도에 의하여 페이스트를 열경화하여 절연층(145)을 형성할 수 있고, 도 8의 (a) 및 (b)에 도시된 바와 같이, 절연소재는 선행하여 제2반도체칩(140)의 하면에 접착되고, 후속하여 금속클립 형태의 제2기판(130)에 접착될 수 있다.Here, the insulating material constituting the insulating layer 145 is a paste containing an epoxy component, and the insulating layer 145 can be formed by thermally curing the paste at a temperature of 100 ° C. or higher, and FIG. 8 (a) and ( As shown in b), the insulating material may be previously adhered to the lower surface of the second semiconductor chip 140 and subsequently adhered to the second substrate 130 in the form of a metal clip.

또는, 절연소재는 시트형태로 금속클립과 제2반도체칩(140) 사이에 개재되어 절연층(145)을 형성할 수 있다.Alternatively, the insulating material may be interposed between the metal clip and the second semiconductor chip 140 in the form of a sheet to form the insulating layer 145 .

다음, 제2반도체칩(140)은 제2기판(130) 상에 탑재되어 한 개 이상의 제1기판(110)과 전기적으로 연결된다.Next, the second semiconductor chip 140 is mounted on the second substrate 130 and electrically connected to one or more first substrates 110 .

여기서, 제1반도체칩(120) 상면과 제2반도체칩(140) 하면 사이에 개재된 절연층(145)을 통해 전기적으로 절연되도록 구성되는데, 제1반도체칩(120)은 스위칭 소자인 IGBT, MOSFET 또는 다이오드일 수 있고, 제2반도체칩(140)은 제어 IC인 HVIC(High-Voltage IC) 또는 LVIC(Low-Voltage IC)일 수 있어, 제1반도체칩(120)과 제2반도체칩(140)은 동일공간에 적층되어 상호 상이한 기능을 수행하도록 절연층(145)을 통해 전기적으로 절연된다.Here, it is configured to be electrically insulated through an insulating layer 145 interposed between the upper surface of the first semiconductor chip 120 and the lower surface of the second semiconductor chip 140. The first semiconductor chip 120 is a switching element, IGBT, It may be a MOSFET or a diode, and the second semiconductor chip 140 may be a control IC, a High-Voltage IC (HVIC) or a Low-Voltage IC (LVIC), so that the first semiconductor chip 120 and the second semiconductor chip ( 140) are electrically insulated through the insulating layer 145 so that they are stacked in the same space and perform different functions.

예컨대, 도 4에 확대도시된 바와 같이, 한 개 이상의 제1반도체칩(120)과 전기적으로 연결되는 제2기판(130)의 금속층과, 한 개 이상의 제2반도체칩(140)의 하면 사이에 절연층(145)이 개재되어서, 제2반도체칩(140)은 제1반도체칩(120)이 전기적으로 연결되는 제2기판(130)과 절연층(145)을 통해 절연상태를 유지할 수 있다.For example, as shown enlarged in FIG. 4 , between the metal layer of the second substrate 130 electrically connected to one or more first semiconductor chips 120 and the lower surface of one or more second semiconductor chips 140 With the insulating layer 145 interposed therebetween, the second semiconductor chip 140 can maintain an insulating state through the second substrate 130 and the insulating layer 145 to which the first semiconductor chip 120 is electrically connected.

여기서, 절연층(145)의 두께는 10㎛ 내지 400㎛로 형성되어, 제2기판(130)과의 절연성을 확보하도록 최소 10㎛이상이고 컴팩트한 적층구조를 확보하도록 최대 400㎛이하일 수 있다.Here, the thickness of the insulating layer 145 is formed to be 10 μm to 400 μm, and may be at least 10 μm or more to secure insulation with the second substrate 130 and up to 400 μm or less to secure a compact stacked structure.

또한, 도 3을 참고하면, 제2반도체칩(140)의 상면에는 5개 이상의 단자, 예컨대 와이어(146)가 전기적으로 연결될 수 있고, 제2반도체칩(140) 하면의 표면은 Si 성분을 80% 이상 포함하여 양호한 강도와 열적 안정성과 절연성을 제공할 수 있다.In addition, referring to FIG. 3 , five or more terminals, for example, wires 146, may be electrically connected to the upper surface of the second semiconductor chip 140, and the surface of the lower surface of the second semiconductor chip 140 contains Si components of 80 % or more can provide good strength, thermal stability and insulation.

또한, 제2반도체칩(140)은 제1기판(110)에 초음파웰딩에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있고, 금속소재의 초음파웰딩시 제2반도체칩(140)에 100℃ 이상의 온도를 가하여 전기적으로 연결할 수 있다.In addition, the second semiconductor chip 140 may be electrically connected to the first substrate 110 through a metal material bonded by ultrasonic welding, and when the metal material is ultrasonically welded, the second semiconductor chip 140 may be electrically connected to the second semiconductor chip 140 at 100° C. or more. It can be electrically connected by applying temperature.

또는, 제2반도체칩(140)은 제1기판(110)에 솔더링에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있다.Alternatively, the second semiconductor chip 140 may be electrically connected to the first substrate 110 through a metal material bonded to the first substrate 110 by soldering.

예컨대, 제2반도체칩(140)은 제1기판(110)에 와이어(146)를 통해 전기적으로 연결될 수 있다.For example, the second semiconductor chip 140 may be electrically connected to the first substrate 110 through a wire 146 .

다음, 봉지재(150)는, 도 2에 도시된 바와 같이, 제1반도체칩(120) 및 제2반도체칩(140)을 감싸서 보호한다.Next, as shown in FIG. 2 , the encapsulant 150 surrounds and protects the first semiconductor chip 120 and the second semiconductor chip 140 .

한편, 제1기판(110)의 적어도 일부가 봉지재(150)의 상면 또는 하면으로 노출되도록 구성되어(도 10 참조), 제1반도체칩(120)의 구동에 의한 발열을 제1기판(110)을 통해 봉지재(150) 외부로 전달하여 별도의 히트싱크에 의해 냉각하도록 하여 열적 안정성을 제공하도록 할 수 있다.On the other hand, at least a portion of the first substrate 110 is configured to be exposed to the upper or lower surface of the encapsulant 150 (see FIG. 10), so that heat generated by driving the first semiconductor chip 120 is dissipated from the first substrate 110. ) Through the transfer to the outside of the encapsulant 150 to be cooled by a separate heat sink to provide thermal stability.

도 6 내지 도 9는 도 2의 반도체 패키지의 제조공정을 각각 도시한 것으로, 이를 참조하여 반도체 패키지의 제조공정을 간략히 상술하면 다음과 같다.6 to 9 each show a manufacturing process of the semiconductor package of FIG. 2, and with reference to this, the manufacturing process of the semiconductor package will be briefly detailed as follows.

우선, 도 6의 (a)를 참고하면, 패드(111)와 이너 리드(112)와 아우터 리드(113)의 전기적 패턴이 형성된 한 개 이상의 제1기판(110)을 준비한다.First, referring to (a) of FIG. 6 , one or more first substrates 110 on which electrical patterns of pads 111, inner leads 112, and outer leads 113 are formed are prepared.

이후, 도 6의 (b)를 참고하면, 한 개 이상의 제1반도체칩(120) 하면과 제1기판(110)을 솔더 계열의 소재(121)를 통해 전기적으로 연결한다.Then, referring to (b) of FIG. 6 , the lower surface of one or more first semiconductor chips 120 and the first substrate 110 are electrically connected through a solder-based material 121 .

이후, 도 7의 (a)를 참고하면, 제2기판(130)이 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결되도록 전도성 접착제(131)를 개재하여 제1반도체칩(120) 상에 제2기판(130)을 적층한다.Then, referring to (a) of FIG. 7 , the conductive adhesive 131 is applied so that the second substrate 130 is electrically connected to the one or more first substrates 110 and the one or more first semiconductor chips 120, respectively. The second substrate 130 is laminated on the first semiconductor chip 120 via the.

이후, 제2반도체칩(140)은 절연층(145)을 개재하여 제2기판(130) 상에 탑재되어 제1반도체칩(120)과 제2반도체칩(140)의 수직방향의 적층구조를 형성한다.Thereafter, the second semiconductor chip 140 is mounted on the second substrate 130 with the insulating layer 145 interposed therebetween to form a stacked structure of the first semiconductor chip 120 and the second semiconductor chip 140 in the vertical direction. form

이후, 제2반도체칩(140)의 상면과 제1기판(110)의 이너 리드(112)를 와이어(146)를 통해 전기적으로 연결한다.Thereafter, the upper surface of the second semiconductor chip 140 and the inner lead 112 of the first substrate 110 are electrically connected through a wire 146 .

최종, 봉지재(150)를 몰딩하여 제1반도체칩(120) 및 제2반도체칩(140)을 감싸서 보호한다.Finally, the encapsulant 150 is molded to surround and protect the first semiconductor chip 120 and the second semiconductor chip 140 .

도 10은 본 발명의 다른 실시예에 의한 반도체 패키지의 단면구조를 도시한 것으로, 도 10과 함께, 도 1 내지 도 9를 참조하여 본 발명의 다른 실시예에 의한 반도체 패키지를 구체적으로 상술하면 다음과 같다.FIG. 10 shows a cross-sectional structure of a semiconductor package according to another embodiment of the present invention. Referring to FIG. 10 and FIGS. 1 to 9, the semiconductor package according to another embodiment of the present invention will be described in detail as follows. Same as

본 발명의 다른 실시예에 의한 반도체 패키지는, 전기적 패턴이 형성된 한 개 이상의 제1기판(110), 제1기판(110) 상에 탑재되는 한 개 이상의 제1반도체칩(120), 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결되는 한 개 이상의 제2기판(130), 제2기판(130) 상에 탑재되어 한 개 이상의 제1기판(110)과 전기적으로 연결되는 한 개 이상의 제2반도체칩(140), 및 제1반도체칩(120) 및 제2반도체칩(140)을 감싸는 봉지재(150)를 포함하고, 제1반도체칩(120) 상면과 제2반도체칩(140) 하면 사이에 개재된 절연층(145)을 통해 전기적으로 절연되어 제1반도체칩(120)과 제2반도체칩(140)이 수직적층구조를 이루고, 제1기판(110)은 리드프레임으로, 제1반도체칩(120)이 탑재되되 한 개 이상의 금속층(111-2, 111-3)과 한 개 이상의 절연층(111-1)이 적층 형성된 한 개 이상의 패드(111)와, 한 개 이상의 패드(111)와 전기적으로 연결되는 한 개 이상의 제1 이너 리드(112-1)와, 제2반도체칩(140)과 전기적으로 연결되는 제2 이너 리드(112-2)와, 제1 이너 리드(112-1) 및 제2 이너 리드(112-2)로부터 각각 연장되어 봉지재(150) 외측으로 적어도 일부가 노출되어 전기적 신호를 인가받는 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)를 포함하고, 제2기판(130)은 제2반도체칩(140)이 탑재되는 수평부(F)와, 수평부(F)로부터 연장형성되되 제1기판(110)과 제1반도체칩(120)에 대향하여 일정 높이로 돌출 또는 다운셋 벤딩 형성된 연장부(E)를 포함하고, 제2기판(130)의 상면은 제1 아우터 리드(113-1) 또는 제2 아우터 리드(113-2)의 상면과 동일한 가상의 평면 상에 위치하거나, 혹은 제2기판(130)의 상면이 제1 아우터 리드(113-1) 또는 제2 아우터 리드(113-2)의 상면보다 높게 위치하여, 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현함과 아울러, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지하는 것을 요지로 한다.A semiconductor package according to another embodiment of the present invention includes one or more first substrates 110 on which electrical patterns are formed, one or more first semiconductor chips 120 mounted on the first substrate 110, and one or more first substrates 110. One or more second substrates 130 electrically connected to the first substrate 110 and one or more first semiconductor chips 120, respectively, mounted on the second substrate 130, and one or more first substrates ( 110) and one or more second semiconductor chips 140 electrically connected, and an encapsulant 150 surrounding the first semiconductor chip 120 and the second semiconductor chip 140, and the first semiconductor chip ( 120) The first semiconductor chip 120 and the second semiconductor chip 140 are electrically insulated through the insulating layer 145 interposed between the upper surface and the lower surface of the second semiconductor chip 140 to form a vertically stacked structure, One substrate 110 is a lead frame, on which the first semiconductor chip 120 is mounted, and one or more metal layers 111-2 and 111-3 and one or more insulating layers 111-1 are laminated. Pad 111, one or more first inner leads 112-1 electrically connected to one or more pads 111, and second inner leads 112 electrically connected to second semiconductor chip 140 -2), and a first outer lead extending from the first inner lead 112-1 and the second inner lead 112-2, at least partially exposed to the outside of the encapsulant 150, to which an electrical signal is applied ( 113-1) and a second outer lead 113-2, and the second substrate 130 extends from the horizontal portion F where the second semiconductor chip 140 is mounted and the horizontal portion F. It includes an extension portion E that protrudes or is bent down to a certain height to face the first substrate 110 and the first semiconductor chip 120, and the upper surface of the second substrate 130 has a first outer lead ( 113-1) or the upper surface of the second outer lead 113-2 and the same virtual plane, or the upper surface of the second substrate 130 is the first outer lead 113-1 or the second outer lead 113-1 Located higher than the upper surface of (113-2), a plurality of semiconductor chips are integrated to realize miniaturization and multifunctionality of the package, as well as maximizing the heat dissipation effect and enabling the mounting of various semiconductor chips. The main point is to maintain the balance of the semiconductor package during molding to prevent warping after molding.

우선, 제1기판(110)은 패드와 리드를 포함하는 리드프레임일 수 있다.First, the first substrate 110 may be a lead frame including pads and leads.

여기서, 제1기판(110)은 제1반도체칩(120)이 탑재되되 한 개 이상의 금속층(111-2, 111-3)과 한 개 이상의 절연층(111-1)이 적층 형성된 한 개 이상의 패드(111)와, 패드(111)와 전기적으로 연결되는 한 개 이상의 제1 이너 리드(112-1)와, 제2반도체칩(140)과 전기적으로 연결되는 한 개 이상의 제2 이너 리드(112-2)와, 제1 이너 리드(112-1) 및 제2 이너 리드(112-2)로부터 각각 연장되어 봉지재(150) 외측으로 적어도 일부가 노출되어 전기적 신호를 인가받는 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)를 포함할 수 있다.Here, the first substrate 110 has one or more pads on which the first semiconductor chip 120 is mounted, on which one or more metal layers 111-2 and 111-3 and one or more insulating layers 111-1 are stacked. 111, one or more first inner leads 112-1 electrically connected to the pad 111, and one or more second inner leads 112-1 electrically connected to the second semiconductor chip 140 2), and the first outer lead 113 extending from the first inner lead 112-1 and the second inner lead 112-2 and at least partially exposed to the outside of the encapsulant 150 to which an electrical signal is applied. -1) and a second outer lead 113-2.

한편, 이너 리드(112-1, 112-2) 및 아우터 리드(113-1, 113-2)는 이웃하는 다른 이너 리드(112-1, 112-2) 및 아우터 리드(113-1, 113-2)와 절연되도록 갭이 형성되어 패턴형성되고, 이너 리드(112-1, 112-2)는 아우터 리드(113-1, 113-2)로부터 절곡 연장 형성되거나 또는 직선 연장 형성되어 구성될 수 있다.Meanwhile, the inner leads 112-1 and 112-2 and the outer leads 113-1 and 113-2 are adjacent to other inner leads 112-1 and 112-2 and the outer leads 113-1 and 113-1. 2), a gap is formed and patterned to be insulated from, and the inner leads 112-1 and 112-2 may be formed by bending and extending from the outer leads 113-1 and 113-2 or extending in a straight line. .

도 10을 참고하면, 제2기판(130)의 상면은 제1 아우터 리드(113-1)의 상면과 동일한 가상의 평면 상에 위치하고, 제2 아우터 리드(113-2)의 상면보다 높게 위치할 수 있다. 이때 제1 이너 리드(112-1)는 제1 아우터 리드(113-1)로부터 하향 절곡되도록 형성될 수 있고, 제2 이너 리드(112-2)는 제2 아우터 리드(113-2)로부터 직선 연장 형성될 수 있다.Referring to FIG. 10 , the upper surface of the second substrate 130 is located on the same virtual plane as the upper surface of the first outer lead 113-1 and is higher than the upper surface of the second outer lead 113-2. can In this case, the first inner lead 112-1 may be formed to be bent downward from the first outer lead 113-1, and the second inner lead 112-2 may be straight from the second outer lead 113-2. can be extended.

또는, 도시하지는 않았으나, 제2기판(130)의 상면은 제2 아우터 리드(113-2)의 상면과 동일한 가상의 평면 상에 위치하고, 제1 아우터 리드(113-1)의 상면보다 높게 위치할 수 있다. 이때 제2 이너 리드(112-2)는 제2 아우터 리드(113-2)로부터 하향 절곡되도록 형성될 수 있고, 제1 이너 리드(112-1)는 제1 아우터 리드(113-1)로부터 직선 연장 형성될 수 있다.Alternatively, although not shown, the upper surface of the second substrate 130 may be located on the same imaginary plane as the upper surface of the second outer lead 113-2 and higher than the upper surface of the first outer lead 113-1. can In this case, the second inner lead 112-2 may be formed to be bent downward from the second outer lead 113-2, and the first inner lead 112-1 may be straight from the first outer lead 113-1. can be extended.

또는, 도시하지는 않았으나, 제2기판(130)의 상면은 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)의 상면과 동일한 가상의 평면 상에 위치할 수 있다. 이때 제1 이너 리드(112-1) 및 제2 이너 리드(112-2)는 각각 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)로부터 하향 절곡되도록 형성될 수 있다.Alternatively, although not shown, the upper surface of the second substrate 130 may be located on the same virtual plane as the upper surfaces of the first outer lead 113-1 and the second outer lead 113-2. In this case, the first inner lead 112-1 and the second inner lead 112-2 may be formed to be bent downward from the first outer lead 113-1 and the second outer lead 113-2, respectively.

또는, 도시하지는 않았으나, 제2기판(130)의 상면은 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)의 상면보다 높게 위치할 수 있다. 이때 제1 이너 리드(112-1) 및 제2 이너 리드(112-2)는 각각 제1 아우터 리드(113-1) 및 제2 아우터 리드(113-2)로부터 직선 연장 형성될 수 있다.Alternatively, although not shown, the upper surface of the second substrate 130 may be located higher than the upper surfaces of the first outer lead 113-1 and the second outer lead 113-2. In this case, the first inner lead 112-1 and the second inner lead 112-2 may be linearly extended from the first outer lead 113-1 and the second outer lead 113-2, respectively.

한편, 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지하기 위해서는 이너 리드(112-1, 112-2)의 적어도 일부는 아우터 리드(113-1, 113-2)로부터 하향 절곡되도록 형성되는 것이 바람직하다.On the other hand, in order to prevent bending after molding by maintaining the balance of the semiconductor package during molding with an encapsulant, at least a portion of the inner leads 112-1 and 112-2 are removed from the outer leads 113-1 and 113-2. It is preferable to be formed so as to be bent downward.

구체적으로, 모든 이너 리드(112-1, 112-2)가 아우터 리드(113-1, 113-2)로부터 직선 연장 형성되는 경우, 봉지재(150)의 외측으로 노출되는 아우터 리드(113-1, 113-2)가 반도체 패키지의 측면 중앙부가 아닌 상부측 또는 하부측에 치우쳐 노출되는 구조가 되어 봉지재(150)의 몰딩 시 반도체 패키지의 밸런스가 무너져 몰딩 후 휨이 발생하는 문제가 발생하게 되므로, 이너 리드(112-1, 112-2)의 적어도 일부는 아우터 리드(113-1, 113-2)로부터 하향 절곡되도록 형성하고 아우터 리드(113-1, 113-2)가 반도체 패키지의 측면의 대략 중앙부에 노출되도록 하는 것이 바람직하다.Specifically, when all of the inner leads 112-1 and 112-2 extend straight from the outer leads 113-1 and 113-2, the outer leads 113-1 exposed to the outside of the encapsulant 150. , 113-2) is exposed to the upper or lower side of the semiconductor package rather than the center of the side surface, so that the balance of the semiconductor package collapses during molding of the encapsulant 150, resulting in a problem of bending after molding. , At least a portion of the inner leads 112-1 and 112-2 is formed to be bent downward from the outer leads 113-1 and 113-2, and the outer leads 113-1 and 113-2 are formed on the side of the semiconductor package. It is preferable to expose the approximately central portion.

이때, 이너 리드(112-1, 112-2)는 금속재질로 구성될 수 있으며, 이너 리드(112-1, 112-2)와 아우터 리드(113-1, 113-2)는 동일 재질 또는 상이한 재질로 구성될 수 있다. In this case, the inner leads 112-1 and 112-2 may be made of a metal material, and the inner leads 112-1 and 112-2 and the outer leads 113-1 and 113-2 may be made of the same material or different materials. It can be made of material.

또한, 제1기판(110)의 패드(111)는 한 개 이상의 금속층(111-2)과, 한 개 이상의 절연층(111-1)과, 한 개 이상의 금속층(111-3)이 순차 적층 형성되도록 구성될 수 있다. 제1기판(110)의 패드(111)를 금속 기판으로 사용하는 경우 금속 기판의 제조적 측면의 어려움으로 인해 다양한 칩을 탑재하는 것이 어려우나, 본 발명의 제1기판(110)의 패드(111)는 금속층(111-2, 113-3)과 절연층(111-1)이 적층 형성되는 절연기판을 사용함으로써, 제1반도체칩(120)이 탑재되는 측면에 적층된 금속층(113-3)을 다양한 형상과 모양으로 패턴 형성할 수 있어 다양한 성능과 종류의 반도체칩의 탑재가 가능해진다.In addition, the pad 111 of the first substrate 110 is formed by sequentially stacking one or more metal layers 111-2, one or more insulating layers 111-1, and one or more metal layers 111-3. It can be configured so that When the pad 111 of the first substrate 110 is used as a metal substrate, it is difficult to mount various chips due to difficulties in manufacturing the metal substrate, but the pad 111 of the first substrate 110 of the present invention By using an insulating substrate on which the metal layers 111-2 and 113-3 and the insulating layer 111-1 are stacked, the metal layer 113-3 stacked on the side of the first semiconductor chip 120 is mounted. Since patterns can be formed in various shapes and shapes, it is possible to mount various performance and types of semiconductor chips.

또한, 봉지재(150) 외부로 노출된 아우터 리드(113-1, 113-2)의 피치는 1mm 이상으로 형성되어 외부신호인가를 위한 안정적인 연결성을 확보하도록 할 수 있다.In addition, the pitch of the outer leads 113-1 and 113-2 exposed to the outside of the encapsulant 150 may be formed to be 1 mm or more to ensure stable connectivity for external signal application.

또한, 봉지재(150)에 의해 몰딩되어 내부에 위치하는 제1기판(110)의 최상위 표면에는 Ag, Au 또는 Ni로 도금되고, 도금면적의 합이 2mm * 2mm 이상으로 형성되어, 제1기판(110) 상단에 탑재되는 제1반도체칩(120)과의 양호한 전기전도성 및 열전도성을 확보하도록 할 수 있다.In addition, Ag, Au, or Ni is plated on the uppermost surface of the first substrate 110, which is molded by the encapsulant 150 and located inside, and the sum of the plating areas is formed to be 2 mm * 2 mm or more, so that the first substrate 110 (110) It is possible to ensure good electrical conductivity and thermal conductivity with the first semiconductor chip 120 mounted on the top.

다음, 제1반도체칩(120)은 한 개 이상으로 구성되어 제1기판(110) 상에 탑재되어 제1기판(110)과 전기적으로 연결된다.Next, one or more first semiconductor chips 120 are formed and mounted on the first substrate 110 to be electrically connected to the first substrate 110 .

또한, 제1반도체칩(120)의 상면 또는 하면의 최외각 금속층은 Ag 성분 또는 Au 성분을 80% 이상 포함하여서, 제1반도체칩(120)의 상면과 전기적으로 연결되는 제2기판(130) 또는 하면과 전기적으로 연결되는 제1기판(110)으로의 양호한 전기전도성과 열전도성을 제공할 수 있다.In addition, the outermost metal layer on the upper or lower surface of the first semiconductor chip 120 contains 80% or more of Ag or Au, so that the second substrate 130 is electrically connected to the upper surface of the first semiconductor chip 120. Alternatively, good electrical conductivity and thermal conductivity may be provided to the first substrate 110 electrically connected to the lower surface.

또한, 도 4 및 도 5에 도시된 바와 같이, 한 개 이상의 제1반도체칩(120) 하면과 제1기판(110)은 솔더 계열의 소재(121)를 통해 전기적으로 연결될 수 있다.Also, as shown in FIGS. 4 and 5 , one or more lower surfaces of the first semiconductor chip 120 and the first substrate 110 may be electrically connected through a solder-based material 121 .

다음, 제2기판(130)은 한 개 이상으로 구성되어, 한 개 이상의 제1기판(110) 및 한 개 이상의 제1반도체칩(120)과 각각 전기적으로 연결된다.Next, one or more second substrates 130 are configured and electrically connected to one or more first substrates 110 and one or more first semiconductor chips 120, respectively.

예컨대, 도 3, 도 5 및 도 10을 참고하면, 제2기판(130)은 제1기판(110) 및 제1반도체칩(120) 상부에 적층 형성되고, 제2기판(130)의 저면은 하부의 제1기판(110)과 제1반도체칩(120)에 대향하여 일정 높이로 돌출 형성되거나 다운셋 벤딩 형성되어 각각 전기적으로 연결되되, 도 3 및 도 10에 확대도시된 바와 같이, 제2기판(130)의 저면 일측은 제1기판(110)과 접촉하여 전기적으로 연결되고, 타측은 제1반도체칩(120)과 접촉하여 전기적으로 연결된다.For example, referring to FIGS. 3, 5, and 10, the second substrate 130 is laminated on the first substrate 110 and the first semiconductor chip 120, and the bottom surface of the second substrate 130 is Opposite the lower first substrate 110 and the first semiconductor chip 120, protrudes at a certain height or is formed by down-set bending, and are electrically connected to each other, as shown enlarged in FIGS. 3 and 10, the second One side of the bottom surface of the substrate 130 is in contact with the first substrate 110 to be electrically connected, and the other side is in contact with the first semiconductor chip 120 to be electrically connected to it.

또한, 제2기판(130)은 한 개 이상의 절연층을 구비하는 절연기판일 수 있고, 절연기판은 한 개 이상의 금속층을 구비한 DBC(Direct Bonded Copper) 또는 AMB(Active Metal Brazing)의 제조공정을 통해 생성된 세라믹 절연기판이거나 PCB일 수 있거나, 혹은, 제2기판(130)은 금속클립이고, 금속클립과 제2반도체칩(140) 사이에는 절연층(145)이 개재될 수 있다.In addition, the second substrate 130 may be an insulating substrate having one or more insulating layers, and the insulating substrate is a manufacturing process of direct bonded copper (DBC) or active metal brazing (AMB) having one or more metal layers. It may be a ceramic insulating substrate or PCB, or the second substrate 130 may be a metal clip, and an insulating layer 145 may be interposed between the metal clip and the second semiconductor chip 140 .

여기서, 절연층(145)을 이루는 절연소재는 에폭시 성분을 포함하는 페이스트로서, 100℃ 이상의 온도에 의하여 페이스트를 열경화하여 절연층(145)을 형성할 수 있고, 도 8의 (a) 및 (b), 및 도 10에 도시된 바와 같이, 절연소재는 선행하여 제2반도체칩(140)의 하면에 접착되고, 후속하여 금속클립 형태의 제2기판(130)에 접착될 수 있다.Here, the insulating material constituting the insulating layer 145 is a paste containing an epoxy component, and the insulating layer 145 can be formed by thermally curing the paste at a temperature of 100 ° C. or higher, and FIG. 8 (a) and ( b), and as shown in FIG. 10 , the insulating material may be previously adhered to the lower surface of the second semiconductor chip 140 and subsequently adhered to the second substrate 130 in the form of a metal clip.

또는, 절연소재는 시트형태로 금속클립과 제2반도체칩(140) 사이에 개재되어 절연층(145)을 형성할 수 있다.Alternatively, the insulating material may be interposed between the metal clip and the second semiconductor chip 140 in the form of a sheet to form the insulating layer 145 .

또한, 도 10을 참고하면, 제2기판(130)이 금속클립인 경우 제2반도체칩(140)이 탑재되는 수평부(F)와, 수평부(F)로부터 연장형성되되 제1기판(110)과 제1반도체칩(120)에 대향하여 일정 높이로 돌출 또는 다운셋 벤딩 형성된 연장부(E)를 포함하도록 구성될 수 있다.In addition, referring to FIG. 10 , when the second substrate 130 is a metal clip, a horizontal portion F on which the second semiconductor chip 140 is mounted, and a first substrate 110 extended from the horizontal portion F. ) and an extension portion E that protrudes or is bent at a predetermined height facing the first semiconductor chip 120 .

다음, 제2반도체칩(140)은 제2기판(130) 상에 탑재되어 한 개 이상의 제1기판(110)과 전기적으로 연결된다.Next, the second semiconductor chip 140 is mounted on the second substrate 130 and electrically connected to one or more first substrates 110 .

여기서, 제1반도체칩(120) 상면과 제2반도체칩(140) 하면 사이에 개재된 절연층(145)을 통해 전기적으로 절연되도록 구성되는데, 제1반도체칩(120)은 스위칭 소자인 IGBT, MOSFET 또는 다이오드일 수 있고, 제2반도체칩(140)은 제어 IC인 HVIC(High-Voltage IC) 또는 LVIC(Low-Voltage IC)일 수 있어, 제1반도체칩(120)과 제2반도체칩(140)은 동일공간에 적층되어 상호 상이한 기능을 수행하도록 절연층(145)을 통해 전기적으로 절연된다.Here, it is configured to be electrically insulated through an insulating layer 145 interposed between the upper surface of the first semiconductor chip 120 and the lower surface of the second semiconductor chip 140. The first semiconductor chip 120 is a switching element, IGBT, It may be a MOSFET or a diode, and the second semiconductor chip 140 may be a control IC, a High-Voltage IC (HVIC) or a Low-Voltage IC (LVIC), so that the first semiconductor chip 120 and the second semiconductor chip ( 140) are electrically insulated through the insulating layer 145 so that they are stacked in the same space and perform different functions.

예컨대, 도 10에 확대도시된 바와 같이, 한 개 이상의 제1반도체칩(120)과 전기적으로 연결되는 제2기판(130)의 금속층과, 한 개 이상의 제2반도체칩(140)의 하면 사이에 절연층(145)이 개재되어서, 제2반도체칩(140)은 제1반도체칩(120)이 전기적으로 연결되는 제2기판(130)과 절연층(145)을 통해 절연상태를 유지할 수 있다.For example, as shown enlarged in FIG. 10 , between the metal layer of the second substrate 130 electrically connected to one or more first semiconductor chips 120 and the lower surface of one or more second semiconductor chips 140 With the insulating layer 145 interposed therebetween, the second semiconductor chip 140 can maintain an insulating state through the second substrate 130 and the insulating layer 145 to which the first semiconductor chip 120 is electrically connected.

여기서, 절연층(145)의 두께는 10㎛ 내지 400㎛로 형성되어, 제2기판(130)과의 절연성을 확보하도록 최소 10㎛이상이고 컴팩트한 적층구조를 확보하도록 최대 400㎛이하일 수 있다.Here, the thickness of the insulating layer 145 is formed to be 10 μm to 400 μm, and may be at least 10 μm or more to secure insulation with the second substrate 130 and up to 400 μm or less to secure a compact stacked structure.

또한, 도 3 및 도 10을 참고하면, 제2반도체칩(140)의 상면에는 5개 이상의 단자, 예컨대 전도성 클립 또는 전도성 와이어(146)가 전기적으로 연결될 수 있고, 제2반도체칩(140) 하면의 표면은 Si 성분을 80% 이상 포함하여 양호한 강도와 열적 안정성과 절연성을 제공할 수 있다.3 and 10, five or more terminals, for example, conductive clips or conductive wires 146, may be electrically connected to the top surface of the second semiconductor chip 140, and the bottom surface of the second semiconductor chip 140 may be electrically connected. The surface of the Si component can provide good strength, thermal stability and insulation by containing 80% or more of the Si component.

또한, 제2반도체칩(140)은 제1기판(110)에 초음파웰딩에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있고, 금속소재의 초음파웰딩시 제2반도체칩(140)에 100℃ 이상의 온도를 가하여 전기적으로 연결할 수 있다.In addition, the second semiconductor chip 140 may be electrically connected to the first substrate 110 through a metal material bonded by ultrasonic welding, and when the metal material is ultrasonically welded, the second semiconductor chip 140 may be electrically connected to the second semiconductor chip 140 at 100° C. or more. It can be electrically connected by applying temperature.

또는, 제2반도체칩(140)은 제1기판(110)에 솔더링에 의해 결합되는 금속소재를 통해 전기적으로 연결될 수 있다.Alternatively, the second semiconductor chip 140 may be electrically connected to the first substrate 110 through a metal material bonded to the first substrate 110 by soldering.

예컨대, 제2반도체칩(140)은 제1기판(110)에 전도성 클립 또는 전도성 와이어(146)를 통해 전기적으로 연결될 수 있다.For example, the second semiconductor chip 140 may be electrically connected to the first substrate 110 through a conductive clip or a conductive wire 146 .

다음, 봉지재(150)는, 도 2 및 도 10에 도시된 바와 같이, 제1반도체칩(120) 및 제2반도체칩(140)을 감싸서 보호한다.Next, as shown in FIGS. 2 and 10 , the encapsulant 150 surrounds and protects the first semiconductor chip 120 and the second semiconductor chip 140 .

또한, 도 10을 참고하면, 제1기판(110)의 적어도 일부가 봉지재(150)의 상면, 하면, 또는 측면으로 노출되도록 구성되어, 제1반도체칩(120)의 구동에 의한 발열을 제1기판(110)을 통해 봉지재(150) 외부로 전달하여 별도의 히트싱크에 의해 냉각하도록 하여 열적 안정성을 제공하도록 할 수 있다.In addition, referring to FIG. 10 , at least a portion of the first substrate 110 is configured to be exposed to the upper, lower, or side surface of the encapsulant 150, thereby reducing heat generated by driving the first semiconductor chip 120. It may be transferred to the outside of the encapsulant 150 through one substrate 110 and cooled by a separate heat sink to provide thermal stability.

한편, 제1기판(110)의 패드(111)를 금속기판으로 사용하는 경우 별도의 절연재를 개재하여 히트싱크와 부착하게 되는데, 절연재로 인해 열 전달의 효율이 떨어지는 문제가 있으나, 본 발명의 제1기판(110)의 패드(111)는 금속층(111-2, 111-3)과 절연층(111-1)이 적층 형성된 절연기판을 사용함으로써, 별도의 절연재를 개재하지 않아도 되므로, 열 전달 효율을 좋게 할 수 있으며 이에 따라 방열효과를 극대화할 수 있다.On the other hand, when the pad 111 of the first substrate 110 is used as a metal substrate, it is attached to the heat sink through a separate insulating material, but there is a problem in that the efficiency of heat transfer is reduced due to the insulating material, but the present invention The pad 111 of the first substrate 110 uses an insulating substrate on which the metal layers 111-2 and 111-3 and the insulating layer 111-1 are laminated, so that a separate insulating material does not have to be interposed therebetween, so heat transfer efficiency is high. can be improved, thereby maximizing the heat dissipation effect.

따라서, 전술한 바와 같은 반도체 패키지의 구성에 의해서, 상이한 기능을 수행하는 반도체칩들 사이에 절연층을 개재하여 전기적으로 절연시켜 적층구조를 이루어서 복수의 반도체칩을 집적하여 패키지의 소형화 및 다기능화를 구현할 수 있고, 적층구조의 반도체로부터 발생한 발열을 효과적으로 냉각하여 열적 안정성을 제공할 수 있는 동시에, 방열효과를 극대화할 수 있고 다양한 반도체칩의 탑재가 가능하며 봉지재에 의한 몰딩 시 반도체 패키지의 밸런스를 유지시켜 몰딩 후 휨 현상을 방지할 수 있다.Therefore, by the configuration of the semiconductor package as described above, a plurality of semiconductor chips are integrated by forming a stacked structure by electrically insulating semiconductor chips with an insulating layer interposed between semiconductor chips performing different functions, thereby reducing the size and multifunctionality of the package. It can implement thermal stability by effectively cooling the heat generated from the stacked semiconductor, and at the same time, it can maximize the heat dissipation effect, it is possible to mount various semiconductor chips, and it is possible to balance the semiconductor package when molding with an encapsulant. It can be maintained to prevent warping after molding.

이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.In the above, the present invention has been described with reference to the embodiments shown in the drawings. However, the present invention is not limited thereto, and various modifications or other embodiments belonging to the scope equivalent to the present invention can be made by those skilled in the art. Therefore, the true scope of protection of the present invention will be defined by the following claims.

110 : 제1기판 111 : 패드
112, 112-1, 112-2 : 이너 리드 113, 113-1, 113-2 : 아우터 리드
120 : 제1반도체칩 121 : 솔더 계열의 소재
130 : 제2기판 131 : 전도성 접착제
140 : 제2반도체칩 145 : 절연층
146 : 와이어 150 : 봉지재110: first substrate 111: pad
112, 112-1, 112-2: inner lead 113, 113-1, 113-2: outer lead
120: first semiconductor chip 121: solder-based material
130: second substrate 131: conductive adhesive
140: second semiconductor chip 145: insulating layer
146: wire 150: encapsulant

Claims (24)

전기적 패턴이 형성된 한 개 이상의 제1기판;
상기 제1기판 상에 탑재되는 한 개 이상의 제1반도체칩;
한 개 이상의 상기 제1기판 및 한 개 이상의 상기 제1반도체칩과 각각 전기적으로 연결되는 한 개 이상의 제2기판;
상기 제2기판 상에 탑재되어 한 개 이상의 상기 제1기판과 전기적으로 연결되는 한 개 이상의 제2반도체칩; 및
상기 제1반도체칩 및 상기 제2반도체칩을 감싸는 봉지재;를 포함하고, 상기 제1반도체칩 상면과 상기 제2반도체칩 하면 사이에 개재된 제1절연층을 통해 전기적으로 절연되어 상기 제1반도체칩과 상기 제2반도체칩이 적층구조를 이루고,
상기 제1기판은 리드프레임으로, 상기 제1반도체칩이 탑재되되 한 개 이상의 금속층과 한 개 이상의 제2절연층이 적층 형성된 한 개 이상의 패드와, 한 개 이상의 상기 패드와 전기적으로 연결되는 한 개 이상의 제1 이너 리드와, 상기 제2반도체칩과 전기적으로 연결되는 한 개 이상의 제2 이너 리드와, 상기 제1 이너 리드 및 상기 제2 이너 리드로부터 각각 연장되어 상기 봉지재 외측으로 적어도 일부가 노출되어 전기적 신호를 인가받는 제1 아우터 리드 및 제2 아우터 리드를 포함하고,
상기 제2기판은 상기 제2반도체칩이 탑재되는 수평부와, 상기 수평부로부터 연장 형성되되 상기 제1기판과 상기 제1반도체칩에 대향하여 일정 높이로 돌출 또는 다운셋 벤딩 형성되며 상기 수평부와 일체로 형성되는 연장부를 포함하고,
상기 제2기판의 상면은 한 개 이상의 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 상면과 동일한 가상의 평면 상에 위치하거나, 혹은 상기 제2기판의 상면이 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 상면보다 높게 위치하며,
상기 제1 이너 리드와 상기 제2 이너 리드 각각은, 상기 제1 아우터 리드 및 상기 제2 아우터 리드 각각으로부터 하향 절곡되도록 형성되는 것을 특징으로 하는,
반도체 패키지.one or more first substrates on which electrical patterns are formed;
one or more first semiconductor chips mounted on the first substrate;
at least one second substrate electrically connected to at least one first substrate and at least one first semiconductor chip;
one or more second semiconductor chips mounted on the second substrate and electrically connected to one or more of the first substrates; and
and an encapsulant surrounding the first semiconductor chip and the second semiconductor chip, and is electrically insulated through a first insulating layer interposed between a top surface of the first semiconductor chip and a bottom surface of the second semiconductor chip, and the first semiconductor chip is electrically insulated. A semiconductor chip and the second semiconductor chip form a stacked structure;
The first substrate is a lead frame, on which the first semiconductor chip is mounted, one or more pads on which one or more metal layers and one or more second insulating layers are stacked, and one or more pads electrically connected to the one or more pads. One or more first inner leads, one or more second inner leads electrically connected to the second semiconductor chip, each extending from the first inner lead and the second inner lead, and at least partially exposed to the outside of the encapsulant It includes a first outer lead and a second outer lead to which an electrical signal is applied,
The second substrate has a horizontal portion on which the second semiconductor chip is mounted, and extends from the horizontal portion to face the first substrate and the first semiconductor chip and protrude or be bent at a predetermined height. And an extension integrally formed with,
The upper surface of the second substrate is located on the same virtual plane as the upper surface of one or more of the first outer leads or the second outer leads, or the upper surface of the second substrate is positioned on the same virtual plane as the first outer lead or the second outer lead. Located higher than the upper surface of the outer lead,
Characterized in that each of the first inner lead and the second inner lead is formed to be bent downward from each of the first outer lead and the second outer lead,
semiconductor package. 제 1 항에 있어서,
상기 제1 이너 리드 또는 상기 제2 이너 리드는 금속재질로 구성되는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that the first inner lead or the second inner lead is made of a metal material. 제 1 항에 있어서,
상기 패드는 한 개 이상의 제1금속층과, 한 개 이상의 상기 제2절연층과, 한 개 이상의 제2금속층이 순차 적층 형성되는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The pad is characterized in that at least one first metal layer, at least one second insulating layer, and at least one second metal layer are sequentially formed by stacking. 제 1 항에 있어서,
상기 제2반도체칩과 상기 제2 이너 리드는 전도성 와이어 또는 전도성 클립에 의해 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that the second semiconductor chip and the second inner lead are electrically connected by a conductive wire or a conductive clip. 제 1 항에 있어서,
상기 제1반도체칩은 IGBT, MOSFET 또는 다이오드인 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that the first semiconductor chip is an IGBT, MOSFET or diode. 제 1 항에 있어서,
한 개 이상의 상기 제1반도체칩과 전기적으로 연결되는 상기 제2기판의 제3금속층과, 한 개 이상의 상기 제2반도체칩의 하면 사이에는 한 개 이상의 상기 제1절연층이 개재되는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
Characterized in that at least one first insulating layer is interposed between a third metal layer of the second substrate electrically connected to at least one first semiconductor chip and a lower surface of at least one second semiconductor chip. , semiconductor package. 제 1 항에 있어서,
상기 제2기판은 한 개 이상의 제3절연층을 구비하는 절연기판인 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The second substrate is characterized in that the insulating substrate having one or more third insulating layers, the semiconductor package. 제 7 항에 있어서,
상기 절연기판은 한 개 이상의 제4금속층을 구비한 세라믹 절연기판이거나 PCB인 것을 특징으로 하는, 반도체 패키지.According to claim 7,
The insulating substrate is a ceramic insulating substrate having one or more fourth metal layers or a PCB, characterized in that, the semiconductor package. 제 1 항에 있어서,
상기 제2기판은 금속클립이고, 상기 금속클립과 상기 제2반도체칩 사이에는 상기 제1절연층이 개재되는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The second substrate is a metal clip, and the first insulating layer is interposed between the metal clip and the second semiconductor chip. 제 9 항에 있어서,
상기 제1절연층의 절연소재는, 에폭시 성분을 포함하는 페이스트이고, 100℃ 이상의 온도에 의하여 열경화되어 형성되는 것을 특징으로 하는, 반도체 패키지.According to claim 9,
The insulating material of the first insulating layer is a paste containing an epoxy component, characterized in that formed by thermal curing at a temperature of 100 ° C. or higher, the semiconductor package. 제 9 항에 있어서,
상기 제1절연층의 절연소재는, 시트형태로 상기 금속클립과 상기 제2반도체칩 사이에 개재되는 것을 특징으로 하는, 반도체 패키지.According to claim 9,
The insulating material of the first insulating layer is interposed between the metal clip and the second semiconductor chip in the form of a sheet, a semiconductor package. 제 9 항에 있어서,
상기 제1절연층의 절연소재는, 선행하여 상기 제2반도체칩의 하면에 접착되고, 후속하여 상기 금속클립에 접착되는 것을 특징으로 하는, 반도체 패키지.According to claim 9,
The semiconductor package, characterized in that the insulating material of the first insulating layer is previously adhered to the lower surface of the second semiconductor chip and subsequently adhered to the metal clip. 제 1 항에 있어서,
상기 제2반도체칩의 상면에는 5개 이상의 단자가 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
Characterized in that five or more terminals are electrically connected to the upper surface of the second semiconductor chip, the semiconductor package. 제 1 항에 있어서,
상기 제2반도체칩은 HVIC 또는 LVIC인 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The second semiconductor chip is characterized in that the HVIC or LVIC, the semiconductor package. 제 1 항에 있어서,
상기 제2반도체칩 하면의 표면은 Si 성분을 80% 이상 포함하는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that the surface of the lower surface of the second semiconductor chip contains 80% or more of Si component. 제 1 항에 있어서,
상기 제1반도체칩의 상면 또는 하면의 최외각 금속층은 Ag 성분 또는 Au 성분을 80% 이상 포함하는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The outermost metal layer of the upper or lower surface of the first semiconductor chip is a semiconductor package, characterized in that it contains 80% or more of the Ag component or the Au component. 제 1 항에 있어서,
한 개 이상의 상기 제1반도체칩 하면과 상기 제1기판은 솔더 계열의 소재를 통해 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that at least one lower surface of the first semiconductor chip and the first substrate are electrically connected through a solder-based material. 제 1 항에 있어서,
상기 제2반도체칩은 상기 제1기판에 초음파웰딩에 의해 결합되는 금속소재를 통해 전기적으로 연결되는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that the second semiconductor chip is electrically connected to the first substrate through a metal material bonded by ultrasonic welding. 제 18 항에 있어서,
상기 금속소재의 초음파웰딩시 상기 제2반도체칩에 100℃ 이상의 온도를 가하여 전기적으로 연결하는 것을 특징으로 하는, 반도체 패키지.According to claim 18,
Characterized in that, the semiconductor package is electrically connected by applying a temperature of 100 ℃ or more to the second semiconductor chip during ultrasonic welding of the metal material. 제 1 항에 있어서,
상기 제2반도체칩은 상기 제1기판에 솔더링에 의해 결합되는 금속소재를 통해 전기적으로 연결되는 것을 특징으로 하는. 반도체 패키지.According to claim 1,
Characterized in that the second semiconductor chip is electrically connected to the first substrate through a metal material bonded by soldering. semiconductor package. 제 1 항에 있어서,
상기 제1기판의 적어도 일부가 상기 봉지재의 상면, 하면 또는 측면으로 노출되는 것을 특징으로 하는, 반도체 패키지.According to claim 1,
Characterized in that at least a portion of the first substrate is exposed to the upper surface, lower surface or side surface of the encapsulant, the semiconductor package. 제 1 항에 있어서,
상기 제1절연층의 두께는 10㎛ 내지 400㎛인 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that the thickness of the first insulating layer is 10㎛ to 400㎛. 제 1 항에 있어서,
상기 봉지재 외부로 노출된 상기 제1 아우터 리드 또는 상기 제2 아우터 리드의 피치는 1mm 이상인 것을 특징으로 하는, 반도체 패키지.According to claim 1,
The semiconductor package, characterized in that the pitch of the first outer lead or the second outer lead exposed to the outside of the encapsulant is 1 mm or more. 제 1 항에 있어서,
상기 봉지재에 의해 몰딩되는 상기 제1기판의 최상위 표면에는 Ag, Au 또는 Ni로 도금되고, 도금면적의 합이 2mm * 2mm 이상인 것을 특징으로 하는, 반도체 패키지.
According to claim 1,
Ag, Au or Ni is plated on the uppermost surface of the first substrate molded by the encapsulant, and the sum of the plating areas is 2mm * 2mm or more, the semiconductor package.
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