KR102546554B1 - Producing method of multi silicon on insulator substrate and multi silicon on insulator substrate - Google Patents

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Abstract

본 발명은 멀티 SOI 기판 제조 방법 및 멀티 SOI 기판에 관한 것으로서, 멀티 SOI 기판 제조 방법은, (a) 단결정 실리콘 기판; 단결정 실리콘 기판 상에 형성된 산화층; 산화층 상에 형성된 복수의 제1 절연 패턴 및 제1 단결정 실리콘 에피택셜층;을 포함하는, SOI 기판을 준비하는 단계; (b) SOI 기판 상에 절연층을 형성하는 단계; (c) 절연층 상에 복수의 제2 절연 패턴 및 제2 단결정 실리콘 에피택셜층을 형성하는 단계 를 포함하는 것을 특징으로 한다.The present invention relates to a multi-SOI substrate manufacturing method and a multi-SOI substrate, wherein the multi-SOI substrate manufacturing method comprises: (a) a single crystal silicon substrate; an oxide layer formed on a single crystal silicon substrate; preparing an SOI substrate including a plurality of first insulating patterns and a first single-crystal silicon epitaxial layer formed on the oxide layer; (b) forming an insulating layer on the SOI substrate; (c) forming a plurality of second insulating patterns and a second single crystal silicon epitaxial layer on the insulating layer.

Description

멀티 SOI 기판 제조 방법 및 멀티 SOI 기판 {PRODUCING METHOD OF MULTI SILICON ON INSULATOR SUBSTRATE AND MULTI SILICON ON INSULATOR SUBSTRATE}Multi-SOI substrate manufacturing method and multi-SOI substrate {PRODUCING METHOD OF MULTI SILICON ON INSULATOR SUBSTRATE AND MULTI SILICON ON INSULATOR SUBSTRATE}

본 발명은 멀티 SOI 기판 제조 방법 및 멀티 SOI 기판에 관한 것이다. 보다 상세하게는, 표면 균일도가 우수하고, 제조 공정을 단순하여 생산성을 향상시킬 수 있는 멀티 SOI 기판 제조 방법 및 멀티 SOI 기판에 관한 것이다.The present invention relates to a multi-SOI substrate manufacturing method and a multi-SOI substrate. More specifically, it relates to a multi-SOI substrate manufacturing method and a multi-SOI substrate capable of improving productivity by having excellent surface uniformity and simplifying the manufacturing process.

반도체 소자의 고집적화 및 고성능화가 진행됨에 따라, 벌크 실리콘으로 이루어진 실리콘 웨이퍼를 대신하여 SOI(Silicon On Insulator) 웨이퍼를 이용한 반도체 집적 기술이 주목되고 있다. 이러한 SOI 기판 웨이퍼 상에 형성된 반도체 소자는 완전한 소자 분리와 기생 용량의 감소로 인하여, 고속 동작이 가능한 장점을 갖는다.As semiconductor devices become highly integrated and high-performance, semiconductor integration technology using a silicon on insulator (SOI) wafer instead of a silicon wafer made of bulk silicon is attracting attention. A semiconductor device formed on such an SOI substrate wafer has an advantage of being capable of high-speed operation due to complete device separation and reduction of parasitic capacitance.

종래에는, SOI 웨이퍼를 제조하기 위한 방법으로서, SIMOX(Seperation by Implanted Oxygen)법, Smart Cut 등의 방법이 있다. SIMOX는 산소 이온주입을 이용하고, 실리콘 층의 결정성 복구를 위해 고온 열처리를 수행하며, 실리콘 층과 매몰 산화막의 두께가 얇게 형성되므로 thin-SOI 기판의 제조에 유리한 것으로 평가되는 반면, 제조 시간이 길게 되는 단점이 있다. Smart Cut은 실리콘 웨이퍼 위에 열 산화막을 성장시킨 후, 산화막을 통과하도록 수소 이온을 주입하여 분리될 층을 형성하며, 다른 실리콘 웨이퍼의 접합 후 이온 주입 부분을 경계로 하여 실리콘 기판을 분리하여 SOI 웨이퍼를 제조한다. 이 방법은 제조 공정은 단순한 편이나, 이온 주입 부분의 경계의 표면 균일도가 우수하지 않은 단점이 있다.Conventionally, as a method for manufacturing an SOI wafer, there are methods such as SIMOX (Separation by Implanted Oxygen) method and Smart Cut. SIMOX uses oxygen ion implantation, performs high-temperature heat treatment to restore the crystallinity of the silicon layer, and is evaluated as advantageous in the manufacture of thin-SOI substrates because the thickness of the silicon layer and the buried oxide film is formed thin, while the manufacturing time is reduced. There is a downside to being long. Smart Cut grows a thermal oxide film on a silicon wafer, injects hydrogen ions to pass through the oxide film to form a layer to be separated, and separates the silicon substrate with the ion implanted part as a boundary after joining another silicon wafer to form an SOI wafer. manufacture This method has a simple manufacturing process, but has a disadvantage in that the surface uniformity of the boundary of the ion implantation part is not excellent.

따라서, 제조 공정을 단순화 하면서도 표면 균일도가 우수한 SOI 기판의 제조 방법이 필요한 실정이다. Therefore, there is a need for a method for manufacturing an SOI substrate having excellent surface uniformity while simplifying the manufacturing process.

한편, 도 1은 종래의 SOI 제조 프로세스를 나타내는 개념도이다. 종래의 SOI 웨이퍼들은 전면에 SOI가 형성된 상태에서, 포토레지스트/식각 공정 등을 통해 액티브(active) SOI 영역을 형성하는 것이 일반적이다. 이에, 액티브 SOI를 형성하기 위한 별도의 공정이 필요하므로, 생산성이 낮아지고, 액티브 SOI 영역을 형성하는 과정에서 SOI의 품질이 저하되는 문제점이 있었다.Meanwhile, FIG. 1 is a conceptual diagram illustrating a conventional SOI manufacturing process. Conventional SOI wafers generally form an active SOI region through a photoresist/etch process or the like with SOI formed on the entire surface. Accordingly, since a separate process for forming the active SOI is required, productivity is lowered, and the quality of the SOI is deteriorated in the process of forming the active SOI region.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위하여 안출된 것으로서, 처음부터 액티브 영역에만 SOI 층을 형성할 수 있는 멀티 SOI 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.Accordingly, the present invention has been made to solve various problems of the prior art as described above, and an object of the present invention is to provide a method of manufacturing a multi-SOI substrate capable of forming an SOI layer only in an active region from the beginning.

또한, 본 발명은 SOI를 복수개 적층하여 동작 성능을 향상시킬 수 있는 멀티 SOI 기판의 제조 방법 및 멀티 SOI 기판을 제공하는 것을 그 목적으로 한다.Another object of the present invention is to provide a method of manufacturing a multi-SOI substrate and a multi-SOI substrate capable of improving operational performance by stacking a plurality of SOIs.

또한, 본 발명은 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 멀티 SOI 기판의 제조 방법 및 멀티 SOI 기판을 제공하는 것을 그 목적으로 한다.In addition, an object of the present invention is to provide a multi-SOI substrate manufacturing method and a multi-SOI substrate capable of reducing process time and cost and improving productivity by simplifying the manufacturing process.

그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.However, these tasks are illustrative, and the scope of the present invention is not limited thereby.

본 발명의 상기의 목적은, (a) 단결정 실리콘 기판; 단결정 실리콘 기판 상에 형성된 산화층; 산화층 상에 형성된 복수의 제1 절연 패턴 및 제1 단결정 실리콘 에피택셜층;을 포함하는, SOI 기판을 준비하는 단계; (b) SOI 기판 상에 절연층을 형성하는 단계; (c) 절연층 상에 복수의 제2 절연 패턴 및 제2 단결정 실리콘 에피택셜층을 형성하는 단계;를 포함하는, 멀티 SOI 기판 제조 방법에 의해 달성된다.The above object of the present invention, (a) a single crystal silicon substrate; an oxide layer formed on a single crystal silicon substrate; preparing an SOI substrate including a plurality of first insulating patterns and a first single-crystal silicon epitaxial layer formed on the oxide layer; (b) forming an insulating layer on the SOI substrate; (c) forming a plurality of second insulating patterns and a second single-crystal silicon epitaxial layer on the insulating layer;

본 발명의 일 실시예에 따르면, (a) 단계는, (a1) 제1 단결정 실리콘 기판의 일면 상에 실리콘 박리층을 형성하는 단계; (a2) 실리콘 박리층 상에 제1-1 단결정 실리콘 에피택셜층을 형성하는 단계; (a3) 제1-1 단결정 실리콘 에피택셜층의 일면 상에 복수의 제1 절연 패턴을 형성하는 단계; (a4) 제1-1 단결정 실리콘 에피택셜층 및 제1 절연 패턴 상에 제1-2 단결정 실리콘 에피택셜층을 형성하는 단계; (a5) 제1-2 단결정 실리콘 에피택셜층의 일면을 평탄화하는 단계; (a6) 제1 단결정 실리콘 기판 및 표면 상에 산화층이 형성된 제2 단결정 실리콘 기판을 접합하는 단계; (a7) 실리콘 박리층에 에너지를 인가하여 제1 단결정 실리콘 기판을 분리 제거하는 단계; (a8) 제1-1 단결정 실리콘 에피택셜층의 타면으로부터 일면 방향으로 두께를 감축하면서 제거하는 단계를 포함할 수 있다.According to one embodiment of the present invention, step (a) includes: (a1) forming a silicon exfoliation layer on one surface of the first single crystal silicon substrate; (a2) forming a 1-1 single crystal silicon epitaxial layer on the silicon exfoliation layer; (a3) forming a plurality of first insulating patterns on one surface of the 1-1st single crystal silicon epitaxial layer; (a4) forming a 1-2 single crystalline silicon epitaxial layer on the 1-1st single crystalline silicon epitaxial layer and the first insulating pattern; (a5) planarizing one surface of the first-second single-crystal silicon epitaxial layer; (a6) bonding the first single-crystal silicon substrate and the second single-crystal silicon substrate having an oxide layer formed thereon; (a7) separating and removing the first single crystal silicon substrate by applying energy to the silicon exfoliation layer; (a8) removing the 1-1st single crystal silicon epitaxial layer while reducing the thickness in the direction from the other surface to one surface.

본 발명의 일 실시예에 따르면, (a5) 단계에서, 제1 절연 패턴이 형성된 부분까지 제1-2 단결정 실리콘 에피택셜층의 두께를 감축하며 평탄화 할 수 있다.According to one embodiment of the present invention, in step (a5), the thickness of the first and second single crystal silicon epitaxial layers may be reduced and planarized up to the portion where the first insulating pattern is formed.

본 발명의 일 실시예에 따르면, 제1 절연 패턴 및 제2 절연 패턴은 산화 실리콘, 질화 실리콘 중 적어도 어느 하나의 재질일 수 있다.According to an embodiment of the present invention, the first insulating pattern and the second insulating pattern may be made of at least one of silicon oxide and silicon nitride.

본 발명의 일 실시예에 따르면, (a5) 단계의 평탄화는 H2 어닐링, Ar 어닐링 또는 CMP 방법으로 수행할 수 있다.According to an embodiment of the present invention, the planarization in step (a5) may be performed by H 2 annealing, Ar annealing, or a CMP method.

본 발명의 일 실시예에 따르면, (a7) 단계는, 워터젯(water-jet) 방법 또는 기계적 충격(mechanical shock, mechanical lift) 방법으로 에너지를 인가하여 실리콘 박리층을 절단하고, 제1 단결정 실리콘 기판을 분리 제거하는 단계일 수 있다.According to one embodiment of the present invention, in step (a7), energy is applied by a water-jet method or a mechanical shock (mechanical lift) method to cut the silicon exfoliation layer, and the first single crystal silicon substrate It may be a step of separating and removing.

본 발명의 일 실시예에 따르면, (a8) 단계에서, 제1 절연 패턴이 형성된 부분까지 두께를 감축할 수 있다.According to one embodiment of the present invention, in step (a8), the thickness may be reduced even to the portion where the first insulating pattern is formed.

본 발명의 일 실시예에 따르면, 제1 절연 패턴이 두께 감축의 스톱퍼(stopper)로 기능할 수 있다.According to one embodiment of the present invention, the first insulating pattern may function as a stopper for thickness reduction.

본 발명의 일 실시예에 따르면, (c) 단계는, (c1) 제3 단결정 실리콘 기판; 제3 단결정 실리콘 기판 상에 형성된 실리콘 박리층; 실리콘 박리층 상에 형성된 제2-1 단결정 실리콘 에피택셜층; 제2-1 단결정 실리콘 에피택셜층 상에 형성된 복수의 제2 절연 패턴 및 제2-2 단결정 실리콘 에피택셜층;을 포함하는, 전사 기판을 준비하는 단계; (c2) 제2-2 단결정 실리콘 에피택셜층 및 절연층이 형성된 SOI 기판을 접합하는 단계; (c3) 실리콘 박리층에 에너지를 인가하여 제3 단결정 실리콘 기판을 분리 제거하는 단계; (c4) 제2-1 단결정 실리콘 에피택셜층의 타면으로부터 일면 방향으로 두께를 감축하면서 제거하는 단계를 포함할 수 있다.According to one embodiment of the present invention, step (c) may include (c1) a third single crystal silicon substrate; a silicon exfoliation layer formed on the third single crystal silicon substrate; a 2-1st single crystal silicon epitaxial layer formed on the silicon exfoliation layer; preparing a transfer substrate including a plurality of second insulating patterns formed on the 2-1 single crystalline silicon epitaxial layer and a 2-2 single crystalline silicon epitaxial layer; (c2) bonding the SOI substrate on which the 2-2nd single crystal silicon epitaxial layer and the insulating layer are formed; (c3) separating and removing the third single crystal silicon substrate by applying energy to the silicon exfoliation layer; (c4) removing the 2-1st single crystal silicon epitaxial layer while reducing the thickness in the direction from the other surface to one surface.

본 발명의 일 실시예에 따르면, (a4) 단계에서, 제2 절연 패턴이 형성된 부분까지 두께를 감축할 수 있다.According to one embodiment of the present invention, in step (a4), the thickness may be reduced even to the portion where the second insulating pattern is formed.

본 발명의 일 실시예에 따르면, (b) 단계 및 (c) 단계를 반복하여 수행할 수 있다.According to an embodiment of the present invention, steps (b) and (c) may be repeatedly performed.

그리고, 본 발명의 상기의 목적은, 단결정 실리콘 기판; 단결정 실리콘 기판 상에 형성된 산화층; 산화층 상에 형성된 복수의 제1 절연 패턴 및 제1 단결정 실리콘 에피택셜층; 복수의 제1 절연 패턴 및 제1 단결정 실리콘 에피택셜층 상에 형성된 절연층; 및 절연층 상에 형성된 복수의 제2 절연 패턴 및 제2 단결정 실리콘 에피택셜층을 포함하는, 멀티 SOI 기판에 의해 달성된다.And, the above object of the present invention, a single crystal silicon substrate; an oxide layer formed on a single crystal silicon substrate; a plurality of first insulating patterns and a first single crystal silicon epitaxial layer formed on the oxide layer; an insulating layer formed on the plurality of first insulating patterns and the first single-crystal silicon epitaxial layer; and a plurality of second insulating patterns and a second single crystal silicon epitaxial layer formed on the insulating layer.

본 발명의 일 실시예에 따르면, 절연층, 복수의 제2 절연 패턴 및 제2 단결정 실리콘 에피택셜이 복수회 반복하여 적층될 수 있다.According to an embodiment of the present invention, the insulating layer, the plurality of second insulating patterns, and the second single crystal silicon epitaxial layer may be repeatedly stacked a plurality of times.

상기와 같이 구성된 본 발명에 따르면, 처음부터 액티브 영역에만 SOI 층을 형성할 수 있는 효과가 있다.According to the present invention configured as described above, there is an effect that the SOI layer can be formed only in the active region from the beginning.

또한, 본 발명은 SOI를 복수개 적층하여 동작 성능을 향상시킬 수 있는 효과가 있다.In addition, the present invention has an effect of improving operating performance by stacking a plurality of SOIs.

또한, 본 발명은 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 효과가 있다.In addition, the present invention has the effect of simplifying the manufacturing process, reducing process time and cost, and improving productivity.

물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.Of course, the scope of the present invention is not limited by these effects.

도 1은 종래의 SOI process를 나타내는 개념도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 SOI 기판의 제조 과정을 나타내는 개략도이다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 멀티 SOI 기판의 제조 과정을 나타내는 개략도이다.
도 14는 본 발명의 일 실시예에 따른 멀티 SOI 기판의 응용예를 나타내는 개략도이다.1 is a conceptual diagram showing a conventional SOI process.
2 to 9 are schematic diagrams illustrating a manufacturing process of an SOI substrate according to an embodiment of the present invention.
10 to 13 are schematic diagrams illustrating a manufacturing process of a multi-SOI substrate according to an embodiment of the present invention.
14 is a schematic diagram showing an application example of a multi-SOI substrate according to an embodiment of the present invention.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The detailed description of the present invention which follows refers to the accompanying drawings which illustrate, by way of illustration, specific embodiments in which the present invention may be practiced. These embodiments are described in sufficient detail to enable one skilled in the art to practice the present invention. It should be understood that the various embodiments of the present invention are different from each other but are not necessarily mutually exclusive. For example, specific shapes, structures, and characteristics described herein may be implemented in one embodiment in another embodiment without departing from the spirit and scope of the invention. Additionally, it should be understood that the location or arrangement of individual components within each disclosed embodiment may be changed without departing from the spirit and scope of the invention. Accordingly, the detailed description set forth below is not to be taken in a limiting sense, and the scope of the present invention, if properly described, is limited only by the appended claims, along with all equivalents as claimed by those claims. Similar reference numerals in the drawings denote the same or similar functions in various aspects, and the length, area, thickness, and the like may be exaggerated for convenience.

이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily practice the present invention.

도 2 내지 도 9는 본 발명의 일 실시예에 따른 SOI 기판의 제조 과정을 나타내는 개략도이다. 도 2 내지 도 9는 SOI 기판의 일부분에 대한 측단면도를 나타내지만, 실제 SOI 기판(10)은 이보다 큰 스케일일 수 있으며, 제1 절연 패턴(140)은 평면상에서 가로, 세로 방향으로 더 많은 수의 복수 패턴이 이격되어 형성될 수 있음을 밝혀둔다. 2 to 9 are schematic diagrams illustrating a manufacturing process of an SOI substrate according to an embodiment of the present invention. 2 to 9 show side cross-sectional views of a portion of the SOI substrate, the actual SOI substrate 10 may have a larger scale than this, and the number of first insulating patterns 140 is larger in the horizontal and vertical directions on a plane. Note that a plurality of patterns of may be formed spaced apart.

본 발명의 멀티 SOI 기판(100)[도 13 참조]은, SOI 기판(10)[도 9 참조]을 제조한 후 그 상부에 절연층, 복수의 절연 패턴 및 단결정 실리콘 에피택셜층을 더 형성함에 따라 제조할 수 있다. 상부에 절연층, 복수의 절연 패턴 및 단결정 실리콘 에피택셜층을 반복하여 복수회 적층하는 것도 가능하다.In the multi-SOI substrate 100 (see FIG. 13) of the present invention, after manufacturing the SOI substrate 10 (see FIG. 9), an insulating layer, a plurality of insulating patterns, and a single crystal silicon epitaxial layer are further formed thereon. can be manufactured according to It is also possible to repeatedly laminate an insulating layer, a plurality of insulating patterns, and a single crystal silicon epitaxial layer on the upper portion a plurality of times.

이하에서는, 일 실시예에 따라, SOI 기판(10)을 제조하는 과정부터 설명하지만, SOI 기판(10)은 아래 제조 방법에 의해 제조된 것에 제한되지 않는다. 도 9에 도시된 바와 같이 단결정 실리콘 기판(210), 단결정 실리콘 기판(210) 상에 형성된 산화층(230), 산화층(230) 상에 형성된 복수의 제1 절연 패턴(140) 및 단결정 실리콘 에피택셜층(150)을 포함하는 구조라면 본 발명의 SOI 기판(10)으로 채택할 수 있다.Hereinafter, according to an embodiment, a process of manufacturing the SOI substrate 10 will be described, but the SOI substrate 10 is not limited to those manufactured by the manufacturing method below. 9, a single crystal silicon substrate 210, an oxide layer 230 formed on the single crystal silicon substrate 210, a plurality of first insulating patterns 140 formed on the oxide layer 230, and a single crystal silicon epitaxial layer. Any structure including 150 can be adopted as the SOI substrate 10 of the present invention.

일 실시예에 따른 SOI 기판(10)의 제조 방법은, (a1) 제1 단결정 실리콘 기판(110)의 일면 상에 실리콘 박리층(120)을 형성하는 단계, (a2) 실리콘 박리층(120) 상에 제1-1 단결정 실리콘 에피택셜층(130)을 형성하는 단계, (a3) 제1-1 단결정 실리콘 에피택셜층(130)의 일면 상에 복수의 제1 제1 절연 패턴(140)을 형성하는 단계, (a4) 제1-1 단결정 실리콘 에피택셜층(130) 및 제1 제1 절연 패턴(140) 상에 제1-2 단결정 실리콘 에피택셜층(150')을 형성하는 단계, (a5) 제1-2 단결정 실리콘 에피택셜층(150')의 일면을 평탄화(P)하는 단계, (a6) 제1 단결정 실리콘 기판(110) 및 표면 상에 제2 산화층(220)이 형성된 제2 단결정 실리콘 기판(210)을 접합하는 단계, (a7) 실리콘 박리층(120)에 에너지를 인가(S)하여 제1 단결정 실리콘 기판(110)을 분리 제거하는 단계, (a8) 제1-1 단결정 실리콘 에피택셜층(150)의 타면으로부터 일면 방향으로 두께를 감축하면서 제거(G)하는 단계를 포함하는 것을 특징으로 한다. 그리하여, 별도의 공정없이 액티브 SOI 영역이 형성된 SOI 기판을 제조할 수 있다.A method of manufacturing an SOI substrate 10 according to an embodiment includes (a1) forming a silicon exfoliation layer 120 on one surface of a first single crystal silicon substrate 110, (a2) a silicon exfoliation layer 120 Forming the 1-1st single-crystal silicon epitaxial layer 130 thereon, (a3) forming a plurality of first insulating patterns 140 on one surface of the 1-1st single-crystal silicon epitaxial layer 130 Forming step, (a4) forming a 1-2-th single-crystal silicon epitaxial layer 150' on the 1-1st single-crystal silicon epitaxial layer 130 and the first first insulating pattern 140, ( a5) planarizing (P) one surface of the 1-2nd single-crystal silicon epitaxial layer 150', (a6) a second oxide layer 220 formed on the first single-crystal silicon substrate 110 and the surface thereof; Bonding the single crystal silicon substrate 210, (a7) applying energy (S) to the silicon exfoliation layer 120 to separate and remove the first single crystal silicon substrate 110, (a8) 1-1 single crystal It is characterized in that it includes the step of removing (G) while reducing the thickness in the direction of one surface from the other surface of the silicon epitaxial layer 150. Thus, an SOI substrate having an active SOI region can be manufactured without a separate process.

먼저, 도 2를 참조하면, 제1 단결정 실리콘 기판(110)을 준비할 수 있다. 제1 단결정 실리콘 기판(110)은 단결정 실리콘 웨이퍼(wafer)를 사용할 수도 있고, 사각형 등의 단결정 실리콘 기판을 사용할 수도 있다.First, referring to FIG. 2 , a first single crystal silicon substrate 110 may be prepared. The first single crystal silicon substrate 110 may be a single crystal silicon wafer or a rectangular single crystal silicon substrate.

이어서, 제1 단결정 실리콘 기판(110)의 일면(예를 들어, 상부면) 상에 실리콘 박리층(120)[다공질 실리콘층(porous silicon)]을 형성할 수 있다. 양극 반응(anodizing) 등의 공지의 방법을 사용하여 제1 단결정 실리콘 기판(110) 상에 실리콘 박리층(120)을 형성할 수 있다.Subsequently, a silicon exfoliation layer 120 (porous silicon layer) may be formed on one surface (eg, upper surface) of the first single crystal silicon substrate 110 . The silicon exfoliation layer 120 may be formed on the first single crystal silicon substrate 110 using a known method such as anodizing.

이어서, 실리콘 박리층(120) 상에 제1-1 단결정 실리콘 에피택셜층(130)을 형성할 수 있다. 제1-1 단결정 실리콘 에피택셜층(130)은 공지의 에피택셜 방법을 사용하여 형성할 수 있다. 실리콘 박리층(120)의 일면(예를 들어, 상부면)으로부터 제1-1 단결정 실리콘 에피택셜층(130)이 형성될 수 있다. 일 실시예에 따르면, 제1-1 단결정 실리콘 에피택셜층(130)은 약 0.5~1 ㎛의 두께로 형성될 수 있다.Subsequently, a 1-1st single crystal silicon epitaxial layer 130 may be formed on the silicon exfoliated layer 120 . The 1-1st single crystal silicon epitaxial layer 130 may be formed using a known epitaxial method. A 1-1 single-crystal silicon epitaxial layer 130 may be formed from one surface (eg, an upper surface) of the silicon exfoliated layer 120 . According to one embodiment, the 1-1st single crystal silicon epitaxial layer 130 may be formed to a thickness of about 0.5 μm to about 1 μm.

다음으로, 도 3을 참조하면, 제1-1 단결정 실리콘 에피택셜층(130)의 일면(예를 들어, 상부면) 상에 복수의 제1 절연 패턴(140)을 형성할 수 있다. 제1 절연 패턴(140)은 실리콘 산화물(silicon oxide) 재질인 것이 바람직하나, 이에 제한되는 것은 아니며 실리콘 질화물 재질을 사용할 수도 있다. 제1 절연 패턴(140)은 증착, 프린팅 등 공지의 박막 형성 방법을 제한없이 사용하여 형성할 수 있다.Next, referring to FIG. 3 , a plurality of first insulating patterns 140 may be formed on one surface (eg, upper surface) of the 1-1st single crystal silicon epitaxial layer 130 . The first insulating pattern 140 is preferably made of silicon oxide, but is not limited thereto and may be made of silicon nitride. The first insulating pattern 140 may be formed using a known thin film formation method such as deposition or printing without limitation.

복수의 제1 절연 패턴(140)은 상호 간격을 이루어 형성될 수 있다. 후술할 제1-1, 1-2 단결정 실리콘 에피택셜층(130, 150)에 대한 두께 감축의 스톱퍼(stopper) 역할을 하는 목적의 범위 및 액티브 SOI 영역들을 분리해내는 목적의 범위라면, 제1-1 단결정 실리콘 에피택셜층(130)의 일면 상에서 일 방향으로 평행하게 형성되거나, 교차되도록 형성되는 등, 복수의 제1 절연 패턴(140)이 형성되는 형태에 대해서는 제한이 없다. 일 실시예에 따르면, 제1 절연 패턴(140)은 제1-1 단결정 실리콘 에피택셜층(130) 상에 약 30nm의 두께, 약 5~10㎛의 폭을 가지고 형성될 수 있다.The plurality of first insulating patterns 140 may be formed to be spaced apart from each other. If the purpose is to serve as a stopper for reducing the thickness of the 1-1 and 1-2 single crystal silicon epitaxial layers 130 and 150 to be described later and to separate the active SOI regions, the first -1 There is no limitation on the form in which the plurality of first insulating patterns 140 are formed, such as being formed parallel to one direction or crossing one surface of the single crystal silicon epitaxial layer 130 . According to an embodiment, the first insulating pattern 140 may be formed on the 1-1st single crystal silicon epitaxial layer 130 to have a thickness of about 30 nm and a width of about 5 to 10 μm.

다음으로, 도 4를 참조하면, 제1-1 단결정 실리콘 에피택셜층(130) 및 제1 절연 패턴(140) 상에 제1-2 단결정 실리콘 에피택셜층(150')을 형성할 수 있다. 제1-2 단결정 실리콘 에피택셜층(150')은 공지의 에피택셜 방법을 사용하여 형성할 수 있다. 제1-1 단결정 실리콘 에피택셜층(130)의 노출된 면으로부터 제1-2 단결정 실리콘 에피택셜층(150')이 형성될 수 있다. 일 실시예에 따르면, 제1-2 단결정 실리콘 에피택셜층(150')은 약 10~50 nm 의 두께로 형성될 수 있다.Next, referring to FIG. 4 , a 1-2 single crystalline silicon epitaxial layer 150 ′ may be formed on the 1-1 single crystalline silicon epitaxial layer 130 and the first insulating pattern 140 . The first and second single crystal silicon epitaxial layers 150' may be formed using a known epitaxial method. The 1-2nd single-crystal silicon epitaxial layer 150' may be formed from the exposed surface of the 1-1st single-crystal silicon epitaxial layer 130. According to an embodiment, the first and second single crystal silicon epitaxial layers 150' may be formed to a thickness of about 10 to 50 nm.

다음으로, 제1-2 단결정 실리콘 에피택셜층(150')을 평탄화(P) 할 수 있다. 여기서 평탄화(P)는 제1-2 단결정 실리콘 에피택셜층(150')의 일면(상면)을 경면화 하면서 동시에 제1-2 단결정 실리콘 에피택셜층(150')의 상부를 일부 제거하여 두께를 얇게 감축(150' -> 150)시키는 것을 의미한다. 평탄화(P)는 CMP(Chemical Mechanical Polishing), 수소 열처리(H2 anneal), 아르곤 열처리(Ar anneal)를 통해 수행하는 것이 바람직하나, 이에 제한되지 않는다.Next, the first and second single crystal silicon epitaxial layers 150' may be planarized (P). Here, planarization (P) mirrors one surface (upper surface) of the 1-2nd single-crystal silicon epitaxial layer 150' and at the same time partially removes the upper part of the 1-2nd single-crystal silicon epitaxial layer 150' to reduce the thickness. It means thin reduction (150'-> 150). The planarization (P) is preferably performed through chemical mechanical polishing (CMP), hydrogen heat treatment (H 2 anneal), or argon heat treatment (Ar anneal), but is not limited thereto.

도 5를 참조하면, 제1-2 단결정 실리콘 에피택셜층(150')이 평탄화(P)되어 두께 편차가 줄어듦과 동시에 두께가 얇게 감축(150' -> 150)될 수 있다. 평탄화(P)는 적어도 제1 절연 패턴(140)을 제거할 정도까지는 수행되지 않고, 제1 절연 패턴(140)이 스톱퍼(stopper)로 기능하여 제1 절연 패턴(140)의 높이까지 수행될 수 있다. 일 실시예에 따르면, 1,100 ~ 1,150℃의 수소 열처리, 1,200℃의 아르곤 열처리 또는 CMP를 통해, 제1-2 단결정 실리콘 에피택셜층(150)이 약 30 nm 정도의 두께를 가질 수 있다.Referring to FIG. 5 , the first and second single-crystal silicon epitaxial layers 150 ′ may be planarized (P) so that the thickness variation is reduced and the thickness is reduced (150 ′ -> 150 ). The flattening (P) is not performed at least to the extent of removing the first insulating pattern 140, and the first insulating pattern 140 functions as a stopper to the height of the first insulating pattern 140. there is. According to an embodiment, the first and second single crystal silicon epitaxial layers 150 may have a thickness of about 30 nm through hydrogen heat treatment at 1,100 to 1,150 ° C, argon heat treatment at 1,200 ° C, or CMP.

다음으로, 도 6을 참조하면, 제2 단결정 실리콘 기판(210)을 준비할 수 있다. 제2 단결정 실리콘 기판(210)은 제1 단결정 실리콘 기판(110)과 같은 단결정 실리콘 웨이퍼(wafer)를 사용할 수도 있고, 사각형 등의 단결정 실리콘 기판을 사용할 수도 있다. 또한, 제2 단결정 실리콘 기판(210)은 제1 단결정 실리콘 기판(110)과 동일한 크기, 형태를 가지는 것이 바람직하나, 이에 제한되지 않는다.Next, referring to FIG. 6 , a second single crystal silicon substrate 210 may be prepared. The second single-crystal silicon substrate 210 may use the same single-crystal silicon wafer as the first single-crystal silicon substrate 110 or a rectangular single-crystal silicon substrate. In addition, the second single-crystal silicon substrate 210 preferably has the same size and shape as the first single-crystal silicon substrate 110, but is not limited thereto.

한편, 제2 단결정 실리콘 기판(210)은 복수의 제1 단결정 실리콘 기판(110)의 면적을 합한 것과 대응하는 면적을 가질 수도 있다. 이 경우, 제2 단결정 실리콘 기판(210)에 도 5의 실리콘 박리층(120), 제1-1 단결정 실리콘 에피택셜층(130), 제1 절연 패턴(140), 제1-2 단결정 실리콘 에피택셜층(160) 및 산화층(160)이 형성된 제1 단결정 실리콘 기판(110)을 일정 간격을 두고 복수개 접합하여 후속 공정을 진행할 수도 있다.Meanwhile, the second single-crystal silicon substrate 210 may have an area corresponding to the sum of the areas of the plurality of first single-crystal silicon substrates 110 . In this case, the silicon exfoliation layer 120 of FIG. 5 , the 1-1st single-crystal silicon epitaxial layer 130, the first insulating pattern 140, and the 1-2nd single-crystal silicon epitaxial layer of FIG. A subsequent process may be performed by bonding a plurality of first single crystal silicon substrates 110 on which the taxial layer 160 and the oxide layer 160 are formed at regular intervals.

제2 단결정 실리콘 기판(210)은 표면 상에 산화층(220)이 형성된 것이 바람직하다. 산화층(220)은 공지의 박막 형성 방법을 통해 제2 단결정 실리콘 기판(210)의 표면 상에 형성될 수 있다. 일 실시예에 따르면, 산화층(220)은 약 10nm ~ 20nm의 두께로 형성될 수 있다. The oxide layer 220 is preferably formed on the surface of the second single crystal silicon substrate 210 . The oxide layer 220 may be formed on the surface of the second single crystal silicon substrate 210 through a known thin film forming method. According to one embodiment, the oxide layer 220 may be formed to a thickness of about 10 nm to about 20 nm.

다음으로, 제1 단결정 실리콘 기판(110)과 제2 단결정 실리콘 기판(210)을 접합(bonding)할 수 있다. 제1 단결정 실리콘 기판(110)과 제2 단결정 실리콘 기판(210)의 표면이 상호 접합되는 것은 아니며, 제1-1, 1-2 단결정 실리콘 에피택셜층(130, 150) 및 산화층(160, 220)을 매개하여 접합될 수 있다. 진공, 불활성 가스 등의 환경 하에서 수백~ ℃의 온도로 열처리를 통해 접합을 수행할 수 있다.Next, the first single crystal silicon substrate 110 and the second single crystal silicon substrate 210 may be bonded. The surfaces of the first single-crystal silicon substrate 110 and the second single-crystal silicon substrate 210 are not bonded to each other, and the 1-1 and 1-2 single-crystal silicon epitaxial layers 130 and 150 and the oxide layers 160 and 220 ) can be conjugated via. Bonding may be performed through heat treatment at a temperature of hundreds of degrees Celsius under an environment such as vacuum or inert gas.

한편, 평탄화 공정 후에 제1-2 단결정 실리콘 에피택셜층(150)이 제1 절연 패턴(140)과 동일 선상의 높이를 가지지 않고, 디싱(dishing)되어 더 움푹파이게 되는 경우가 나타날 수 있다. 이때는, 제1-2 단결정 실리콘 에피택셜층(150) 상에 열 산화(thermal oxidation), CVD 등 공지의 박막 형성 방법을 통해 산화층(160)을 더 형성함에 따라 디싱된 부분을 채울 수 있다. 또는, 산화층(160)을 두껍게 형성하고 CMP 등으로 산화층(160)을 경면 가공할 수도 있다. 일 실시예에 따르면, 산화층(160)은 약 10nm ~ 20nm의 두께로 형성될 수 있다. 산화층(160)과 산화층(220)의 재질이 동일하므로 계면에서 접합이 보다 잘 수행될 수 있다. 또한, 접합이 완료된 후에 산화층(230: 160, 220)[도 7 참조]은 SOI 기판(10)에서 절연체(insulator)로서 작용할 수 있다.Meanwhile, after the planarization process, there may be cases in which the first and second single crystal silicon epitaxial layers 150 do not have the same height as the first insulating pattern 140 and are dished to further dent. In this case, the dished portion may be filled by further forming an oxide layer 160 on the first and second single crystal silicon epitaxial layers 150 through a known thin film formation method such as thermal oxidation or CVD. Alternatively, the oxide layer 160 may be formed to be thick and the oxide layer 160 may be mirror-finished by CMP or the like. According to one embodiment, the oxide layer 160 may be formed to a thickness of about 10 nm to about 20 nm. Since the oxide layer 160 and the oxide layer 220 are made of the same material, bonding can be better performed at the interface. Further, the oxide layers 230 (160, 220) (see FIG. 7) can act as an insulator in the SOI substrate 10 after bonding is complete.

다음으로, 도 7을 참조하면, 실리콘 박리층(120)에 에너지를 인가(S)하여 제1 단결정 실리콘 기판(110)을 분리제거할 수 있다. 에너지의 인가(S)는 워터젯(water-jet) 방법으로 수행될 수 있다. 또는, 에너지의 인가(S)는 진동, 충격 등을 인가하는 기계적 충격(mechanical shock, mechanical lift) 방법으로 수행될 수 있다. 실리콘 박리층(120)은 다공성(porous) 특성 때문에 측면에서 에너지가 인가(S)되면 쉽게 절단될 수 있다. 실리콘 박리층(120)이 절단되면서 제1 단결정 실리콘 기판(110)이 분리될 수 있다. 본 발명은 제1 단결정 실리콘 기판(110)의 일면에 잔류한 다공질 실리콘을 세정제거함으로써 재사용이 가능한 이점이 있다.Next, referring to FIG. 7 , energy may be applied (S) to the silicon exfoliation layer 120 to separate and remove the first single crystal silicon substrate 110 . The application of energy (S) may be performed by a water-jet method. Alternatively, the energy application (S) may be performed by a mechanical shock (mechanical lift) method that applies vibration, shock, and the like. The silicon exfoliation layer 120 can be easily cut when energy is applied (S) from the side due to its porous nature. As the silicon exfoliation layer 120 is cut, the first single crystal silicon substrate 110 may be separated. The present invention has the advantage of being reusable by cleaning and removing the porous silicon remaining on one surface of the first single crystal silicon substrate 110 .

다음으로, 도 8를 참조하면, 제1-1 단결정 실리콘 에피택셜층(130)의 타면으로부터 일면 방향으로 두께를 감축하면서 제거(G)할 수 있다. 제1-1 단결정 실리콘 에피택셜층(130)의 일면은 제1 절연 패턴(140) 및 제1-2 단결정 실리콘 에피택셜층(150)이 형성된 면이고, 타면은 실리콘 박리층(120)이 절단되어 실리콘 박리층(120')이 잔류하는 면에 대응한다.Next, referring to FIG. 8 , the thickness of the 1-1st single-crystal silicon epitaxial layer 130 may be reduced (G) from the other surface toward one surface. One side of the 1-1st single crystalline silicon epitaxial layer 130 is the side on which the first insulating pattern 140 and the 1-2nd single crystalline silicon epitaxial layer 150 are formed, and the other side is the side where the silicon exfoliation layer 120 is cut. This corresponds to the surface where the silicon exfoliation layer 120' remains.

제1-1 단결정 실리콘 에피택셜층(130)은 ㎛ 스케일의 두께를 가지므로, 도 4의 평탄화(P)보다는 빠르게 두께를 감축할 수 있는 방법을 사용할 필요가 있다. 이를 고려하여, 제1-1 단결정 실리콘 에피택셜층(130)의 두께 감축 및 제거(G)는 그라인딩(grinding), 폴리싱(polishing), 식각(etching) 등의 방법을 사용할 수 있다. 일 예로, ㎛ 단위의 두께까지는 1차로 러프하게 그라인딩을 수행한 후, ㎛에서 nm 수준의 두께까지는 2차로 CMP, 식각을 사용하여 미세하게 두께 감축을 컨트롤 할 수 있다.Since the 1-1 single crystalline silicon epitaxial layer 130 has a thickness of ㎛ scale, it is necessary to use a method capable of reducing the thickness faster than the planarization (P) of FIG. 4 . In consideration of this, a method such as grinding, polishing, or etching may be used to reduce and remove the thickness of the 1-1st single-crystal silicon epitaxial layer 130 (G). For example, after rough grinding is performed first to a thickness of ㎛ unit, thickness reduction can be finely controlled by using CMP and etching secondly to a thickness of ㎛ to nm level.

두께 감축 및 제거(G)는 제1 절연 패턴(140)이 형성된 부분까지 수행하는 것이 바람직하다. 즉, 제1 절연 패턴(140)의 산화물, 질화물이 두께 감축의 스톱퍼(stopper) 역할을 할 수 있다.It is preferable to perform the thickness reduction and removal (G) up to the portion where the first insulating pattern 140 is formed. That is, the oxide or nitride of the first insulating pattern 140 may serve as a stopper for thickness reduction.

도 9를 참조하면, 두께 감축 및 제거(G) 후에 SOI 기판(10)의 제조를 완료할 수 있다. 제1 절연 패턴(140)은 제1-2 단결정 실리콘 에피택셜층(150)을 구획하고, 구획된 제1-2 단결정 실리콘 에피택셜층(150)의 각 영역들은 액티브 SOI로 사용될 수 있다.Referring to FIG. 9 , manufacturing of the SOI substrate 10 may be completed after thickness reduction and removal (G). The first insulating pattern 140 partitions the first and second single crystal silicon epitaxial layers 150, and each region of the partitioned first and second single crystal silicon epitaxial layers 150 may be used as an active SOI.

도 10 내지 도 13은 본 발명의 일 실시예에 따른 멀티 SOI 기판(100)의 제조 과정을 나타내는 개략도이다.10 to 13 are schematic diagrams illustrating a manufacturing process of the multi-SOI substrate 100 according to an embodiment of the present invention.

멀티 SOI 기판(100)은, SOI 기판(10)을 제조한 후 그 상부에 절연층(410), 복수의 절연 패턴(340) 및 단결정 실리콘 에피택셜층(350)을 더 형성함에 따라 제조할 수 있다. 일 실시예에 따른, 멀티 SOI 기판(100)의 제조 방법은, (a) 단결정 실리콘 기판(210), 단결정 실리콘 기판(210) 상에 형성된 산화층(230), 산화층(230) 상에 형성된 복수의 제1 절연 패턴(140) 및 제1 단결정 실리콘 에피택셜층(150)을 포함하는, SOI 기판(10)을 준비하는 단계, (b) SOI 기판(10) 상에 절연층(410)을 형성하는 단계, (c) 절연층(410) 상에 복수의 제2 절연 패턴(340) 및 제2 단결정 실리콘 에피택셜층(350)을 형성하는 단계를 포함하는 것을 특징으로 한다.The multi-SOI substrate 100 can be manufactured by further forming an insulating layer 410, a plurality of insulating patterns 340, and a single crystal silicon epitaxial layer 350 thereon after manufacturing the SOI substrate 10. there is. According to an embodiment, a method of manufacturing a multi-SOI substrate 100 includes (a) a single crystal silicon substrate 210, an oxide layer 230 formed on the single crystal silicon substrate 210, and a plurality of oxide layers formed on the oxide layer 230. Preparing an SOI substrate 10 including a first insulating pattern 140 and a first single crystal silicon epitaxial layer 150, (b) forming an insulating layer 410 on the SOI substrate 10 and (c) forming a plurality of second insulating patterns 340 and a second single crystal silicon epitaxial layer 350 on the insulating layer 410 .

도 10을 참조하면, SOI 기판(10) 상에 절연층(410)을 형성할 수 있다. 절연층(410)은 열 산화(thermal oxidation), CVD 등 공지의 박막 형성 방법을 통해 실리콘 산화물, 실리콘 질화물 재질을 형성할 수 있다. 일 실시예에 따르면, 절연층(410)은 약 10nm ~ 50nm의 두께로 형성될 수 있다. Referring to FIG. 10 , an insulating layer 410 may be formed on the SOI substrate 10 . The insulating layer 410 may be formed of silicon oxide or silicon nitride using a known thin film formation method such as thermal oxidation or CVD. According to one embodiment, the insulating layer 410 may be formed to a thickness of about 10 nm to about 50 nm.

이어서, 제3 단결정 실리콘 기판(310), 제3 단결정 실리콘 기판(310) 상에 형성된 실리콘 박리층(320), 실리콘 박리층(320) 상에 형성된 제2-1 단결정 실리콘 에피택셜층(330), 제2-1 단결정 실리콘 에피택셜층(330) 상에 형성된 복수의 제2 절연 패턴(340) 및 제2-2 단결정 실리콘 에피택셜층(350)을 포함하는, 전사 기판을 준비할 수 있다.Subsequently, a third single crystal silicon substrate 310, a silicon exfoliation layer 320 formed on the third single crystal silicon substrate 310, and a 2-1 single crystal silicon epitaxial layer 330 formed on the silicon exfoliation layer 320 , A transfer substrate including a plurality of second insulating patterns 340 formed on the 2-1 single crystalline silicon epitaxial layer 330 and the 2-2 single crystalline silicon epitaxial layer 350 may be prepared.

전사 기판은 도 2 내지 도 5의 단계와 동일한 과정을 통해 준비할 수 있다. 제3 단결정 실리콘 기판(310)은 제1 단결정 실리콘 기판(110), 실리콘 박리층(320)은 실리콘 박리층(120), 제2-1, 2-2 단결정 실리콘 에피택셜층(330, 350)은 제1-1, 1-2 단결정 실리콘 에피택셜층(130, 150), 제2 절연 패턴(340)은 제1 절연 패턴(140)에 각각 대응될 수 있다. 하지만, 도 10에 도시된 구조라면, 전사 기판은 반드시 위의 공정으로 제조하는 것을 제한하지는 않음을 밝혀둔다. 또한, 제2 절연 패턴(340)은 제1 절연 패턴(140)과 마찬가지로 형성되는 형태에 대해서는 제한이 없으며, 제1 절연 패턴(140)과 동일한 형태의 패턴으로 도시하나, 다른 패턴을 가져도 무방하다.The transfer substrate may be prepared through the same process as the steps of FIGS. 2 to 5 . The third single-crystal silicon substrate 310 is the first single-crystal silicon substrate 110, the silicon exfoliation layer 320 is the silicon exfoliation layer 120, and the second-first and second-second single-crystal silicon epitaxial layers 330 and 350 The silver 1-1st and 1-2nd single crystal silicon epitaxial layers 130 and 150 and the second insulating pattern 340 may respectively correspond to the first insulating pattern 140 . However, in the case of the structure shown in FIG. 10, it should be noted that the transfer substrate is not necessarily limited to being manufactured through the above process. In addition, there is no limitation on the shape of the second insulating pattern 340 formed in the same way as the first insulating pattern 140, and it is shown as the same pattern as the first insulating pattern 140, but may have a different pattern. do.

다음으로, 제3 단결정 실리콘 기판(310)과 제2 단결정 실리콘 기판(210)을 접합(bonding)할 수 있다. 제3 단결정 실리콘 기판(310)과 제2 단결정 실리콘 기판(210)의 표면이 상호 접합되는 것은 아니며, 제1-2 에피택셜층(150), 제2-2 에피택셜층(350), 산화층(360) 및 절연층(410)을 매개하여 접합될 수 있다. 진공, 불활성 가스 등의 환경 하에서 수백~ ℃의 온도로 열처리를 통해 접합을 수행할 수 있다. 산화층(360)과 절연층(410)의 재질이 동일하므로 계면에서 접합이 보다 잘 수행될 수 있다. 또한, 접합이 완료된 후에 절연층(420: 360, 410)[도 11 참조]은 멀티 SOI 기판(100)에서 절연체(insulator)로서 작용할 수 있다.Next, the third single crystal silicon substrate 310 and the second single crystal silicon substrate 210 may be bonded. The surfaces of the third single-crystal silicon substrate 310 and the second single-crystal silicon substrate 210 are not bonded to each other, and the 1-2 epitaxial layer 150, the 2-2 epitaxial layer 350, and the oxide layer ( 360) and the insulating layer 410 may be bonded to each other. Bonding may be performed through heat treatment at a temperature of hundreds of degrees Celsius under an environment such as vacuum or inert gas. Since the oxide layer 360 and the insulating layer 410 are made of the same material, bonding can be better performed at the interface. In addition, after bonding is completed, the insulating layers 420 (360, 410) (see FIG. 11) may act as an insulator in the multi-SOI substrate 100.

다음으로, 도 11을 참조하면, 실리콘 박리층(320)에 에너지를 인가(S)하여 제3 단결정 실리콘 기판(310)을 분리제거할 수 있다. 도 7에서 상술한 원리와 동일하다. 실리콘 박리층(320)은 다공성(porous) 특성 때문에 측면에서 에너지가 인가(S)되면 쉽게 절단될 수 있고, 실리콘 박리층(120)이 절단되면서 제3 단결정 실리콘 기판(310)이 분리될 수 있다.Next, referring to FIG. 11 , energy may be applied (S) to the silicon exfoliation layer 320 to separate and remove the third single crystal silicon substrate 310 . It is the same as the principle described above in FIG. 7 . Due to its porous nature, the silicon exfoliation layer 320 can be easily cut when energy is applied (S) from the side, and the third single crystal silicon substrate 310 can be separated while the silicon exfoliation layer 120 is cut. .

다음으로, 도 12를 참조하면, 제2-1 단결정 실리콘 에피택셜층(330)의 타면으로부터 일면 방향으로 두께를 감축하면서 제거(G)할 수 있다. 제2-1 단결정 실리콘 에피택셜층(330)의 일면은 제2 절연 패턴(340) 및 제2-2 단결정 실리콘 에피택셜층(350)이 형성된 면이고, 타면은 실리콘 박리층(320)이 절단되어 실리콘 박리층(320')이 잔류하는 면에 대응한다.Next, referring to FIG. 12 , the 2-1st single crystal silicon epitaxial layer 330 may be removed (G) while reducing the thickness in the direction from the other surface to one surface. One side of the 2-1st single crystalline silicon epitaxial layer 330 is the side on which the second insulating pattern 340 and the 2-2nd single crystalline silicon epitaxial layer 350 are formed, and the other side is the side where the silicon exfoliation layer 320 is cut. This corresponds to the surface where the silicon exfoliation layer 320' remains.

제2-1 단결정 실리콘 에피택셜층(330)은 ㎛ 스케일의 두께를 가지므로, 빠르게 두께를 감축할 수 있는 방법을 사용할 필요가 있다. 이를 고려하여, 제2-1 단결정 실리콘 에피택셜층(330)의 두께 감축 및 제거(G)는 그라인딩(grinding), 폴리싱(polishing), 식각(etching) 등의 방법을 사용할 수 있다. 일 예로, ㎛ 단위의 두께까지는 1차로 러프하게 그라인딩을 수행한 후, ㎛에서 nm 수준의 두께까지는 2차로 CMP, 식각을 사용하여 미세하게 두께 감축을 컨트롤 할 수 있다.Since the 2-1st single crystal silicon epitaxial layer 330 has a thickness of ㎛ scale, it is necessary to use a method capable of rapidly reducing the thickness. Considering this, a method such as grinding, polishing, or etching may be used to reduce and remove the thickness of the 2-1st single crystal silicon epitaxial layer 330 . For example, after rough grinding is performed first to a thickness of ㎛ unit, thickness reduction can be finely controlled by using CMP and etching secondly to a thickness of ㎛ to nm level.

두께 감축 및 제거(G)는 제2 절연 패턴(340)이 형성된 부분까지 수행하는 것이 바람직하다. 즉, 제2 절연 패턴(340)의 산화물, 질화물이 두께 감축의 스톱퍼(stopper) 역할을 할 수 있다.It is preferable to perform the thickness reduction and removal (G) up to the portion where the second insulating pattern 340 is formed. That is, the oxide or nitride of the second insulating pattern 340 may serve as a stopper for thickness reduction.

도 13을 참조하면, 두께 감축 및 제거(G) 후에 멀티 SOI 기판(100)의 제조를 완료할 수 있다. 이에 따라, SOI 층이 2개 적층된 멀티 SOI 기판(100)의 제조가 완료될 수 있다. 필요에 따라, 도 10 내지 도 13의 과정을 추가적으로 반복 수행함에 따라, 즉, 절연층(또는, 산화층), 절연 패턴 및 단결정 실리콘 에피택셜층을 반복 적층하여 SOI 층을 복수층 적층할 수 있다. 제1 절연 패턴(140)은 제1-2 단결정 실리콘 에피택셜층(150)을 구획하고, 제2 절연 패턴(340)은 제2-2 단결정 실리콘 에피택셜층(350)을 구획하며, 절연층(420)은 제1-2 단결정 실리콘 에피택셜층(150)과 제2-2 단결정 실리콘 에피택셜층(350)을 구획하므로, 구획된 제1-2 단결정 실리콘 에피택셜층(150) 및 제2-2 단결정 실리콘 에피택셜층(350)의 각 영역들은 액티브 SOI로 사용될 수 있다.Referring to FIG. 13 , manufacturing of the multi-SOI substrate 100 may be completed after thickness reduction and removal (G). Accordingly, manufacturing of the multi-SOI substrate 100 in which two SOI layers are stacked may be completed. If necessary, as the processes of FIGS. 10 to 13 are additionally repeated, that is, a plurality of SOI layers may be stacked by repeatedly stacking an insulating layer (or an oxide layer), an insulating pattern, and a single crystal silicon epitaxial layer. The first insulating pattern 140 partitions the first-second single-crystal silicon epitaxial layer 150, the second insulating pattern 340 partitions the second-second single-crystal silicon epitaxial layer 350, and the insulating layer Since 420 partitions the 1-2 single crystalline silicon epitaxial layer 150 and the 2-2 single crystalline silicon epitaxial layer 350, the partitioned 1-2 single crystalline silicon epitaxial layer 150 and the second -2 Each region of the single crystal silicon epitaxial layer 350 may be used as an active SOI.

도 14는 본 발명의 일 실시예에 따른 멀티 SOI 기판(100)의 응용예를 나타내는 개략도이다.14 is a schematic diagram showing an application example of the multi-SOI substrate 100 according to an embodiment of the present invention.

일 예로, 멀티 SOI 기판(100)의 각 SOI 층을 관통하도록 트렌치(T)를 형성할 수 있다. 트렌치(T)는 공지의 식각 공정을 사용할 수 있다. 이후, 트렌치(T)에 전극을 삽입하여 게이트(gate)로서 사용할 수 있다. 이처럼 복수의 SOI 층을 연결함에 따라 동작 성능을 향상시킬 수 있고, 적층된 층이 늘어날수록 동작 성능도 비례하게 향상될 수 있는 효과가 있다.For example, a trench T may be formed to pass through each SOI layer of the multi-SOI substrate 100 . A known etching process may be used for the trench T. Thereafter, an electrode may be inserted into the trench T to be used as a gate. As described above, operation performance can be improved by connecting a plurality of SOI layers, and operation performance can be improved proportionally as the number of stacked layers increases.

위와 같이 본 발명은, 처음부터 액티브 영역에만 SOI 층을 형성할 수 있고, SOI를 복수개 적층하여 동작 성능을 향상시킬 수 있으며, 제조 공정을 단순화하여 공정 시간, 원가를 절감하고 생산성을 향상시킬 수 있는 효과가 있다.As described above, the present invention can form an SOI layer only in the active area from the beginning, improve operation performance by stacking a plurality of SOIs, and simplify the manufacturing process to reduce process time and cost and improve productivity. It works.

본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.Although the present invention has been shown and described with preferred embodiments as described above, it is not limited to the above embodiments, and various variations can be made by those skilled in the art within the scope of not departing from the spirit of the present invention. Transformation and change are possible. Such modifications and variations are to be regarded as falling within the scope of this invention and the appended claims.

10: SOI 기판
100: 멀티 SOI 기판
110: 제1 단결정 실리콘 기판
120, 320: 실리콘 박리층
130: 제1-1 단결정 실리콘 에피택셜층
140: 제1 절연 패턴
150: 제1-2 단결정 실리콘 에피택셜층
160, 220, 230: 산화층
210: 제2 단결정 실리콘 기판
310: 제3 단결정 실리콘 기판
320: 실리콘 박리층
330: 제2-1 단결정 실리콘 에피택셜층
340: 제2 절연 패턴
350: 제2-2 단결정 실리콘 에피택셜층
410, 420: 절연층, 산화층10: SOI substrate
100: multi-SOI substrate
110: first single crystal silicon substrate
120, 320: silicon exfoliation layer
130: 1-1 monocrystalline silicon epitaxial layer
140: first insulating pattern
150: 1st-2nd monocrystalline silicon epitaxial layer
160, 220, 230: oxide layer
210: second single crystal silicon substrate
310: third single crystal silicon substrate
320: silicon exfoliation layer
330: 2-1 monocrystalline silicon epitaxial layer
340: second insulating pattern
350: 2-2 monocrystalline silicon epitaxial layer
410, 420: insulating layer, oxide layer

Claims (13)

(a1) 제1 단결정 실리콘 기판의 일면 상에 제1 실리콘 박리층을 형성하는 단계;
(a2) 제1 실리콘 박리층 상에 제1-1 단결정 실리콘 에피택셜층을 형성하는 단계;
(a3) 제1-1 단결정 실리콘 에피택셜층의 일면 상에 복수의 제1 절연 패턴을 형성하는 단계;
(a4) 제1-1 단결정 실리콘 에피택셜층 및 제1 절연 패턴 상에 제1-2 단결정 실리콘 에피택셜층을 형성하는 단계;
(a5) 제1-2 단결정 실리콘 에피택셜층의 일면을 평탄화하는 단계;
(a6) 제1-2 단결정 실리콘 에피택셜층 및 표면 상에 산화층이 형성된 제2 단결정 실리콘 기판을 접합하는 단계;
(a7) 제1 실리콘 박리층에 에너지를 인가하여 제1 단결정 실리콘 기판을 분리 제거하는 단계;
(a8) 제1-1 단결정 실리콘 에피택셜층의 타면으로부터 일면 방향으로, 제1 절연 패턴이 형성된 부분까지 두께를 감축하면서 제거하여, SOI 기판을 준비하는 단계;
(b) SOI 기판의 제1-2 단결정 실리콘 에피택셜층 및 제1 절연 패턴 상에 절연층을 형성하는 단계;
(c) 절연층 상에 복수의 제2 절연 패턴 및 제2-2 단결정 실리콘 에피택셜층을 형성하는 단계;
를 포함하고,
(c) 단계는,
(c1) 제3 단결정 실리콘 기판; 제3 단결정 실리콘 기판 상에 형성된 제2 실리콘 박리층; 제2 실리콘 박리층 상에 형성된 제2-1 단결정 실리콘 에피택셜층; 제2-1 단결정 실리콘 에피택셜층 상에 형성된 복수의 제2 절연 패턴 및 제2-2 단결정 실리콘 에피택셜층;을 포함하는, 전사 기판을 준비하는 단계;
(c2) 전사 기판의 제2-2 단결정 실리콘 에피택셜층과 (b) 단계의 절연층이 형성된 SOI 기판을 접합하는 단계;
(c3) 제2 실리콘 박리층에 에너지를 인가하여 제3 단결정 실리콘 기판을 분리 제거하는 단계;
(c4) 제2-1 단결정 실리콘 에피택셜층의 타면으로부터 일면 방향으로, 제2 절연 패턴이 형성된 부분까지 두께를 감축하면서 제거하는 단계;
를 포함하는, 멀티 SOI 기판 제조 방법.(a1) forming a first silicon exfoliation layer on one surface of a first single crystal silicon substrate;
(a2) forming a 1-1st single crystal silicon epitaxial layer on the first silicon exfoliation layer;
(a3) forming a plurality of first insulating patterns on one surface of the 1-1st single crystal silicon epitaxial layer;
(a4) forming a 1-2 single crystalline silicon epitaxial layer on the 1-1st single crystalline silicon epitaxial layer and the first insulating pattern;
(a5) planarizing one surface of the first-second single-crystal silicon epitaxial layer;
(a6) bonding the first and second single-crystal silicon epitaxial layers and the second single-crystal silicon substrate having an oxide layer formed thereon;
(a7) separating and removing the first single crystal silicon substrate by applying energy to the first silicon exfoliation layer;
(a8) preparing an SOI substrate by removing the first insulating pattern from the other side of the 1-1st single-crystal silicon epitaxial layer to one side, while reducing the thickness;
(b) forming an insulating layer on the first and second single crystal silicon epitaxial layers and the first insulating pattern of the SOI substrate;
(c) forming a plurality of second insulating patterns and a 2-2 single crystal silicon epitaxial layer on the insulating layer;
including,
Step (c) is
(c1) a third single crystal silicon substrate; a second silicon exfoliation layer formed on the third single crystal silicon substrate; a 2-1 single crystal silicon epitaxial layer formed on the second silicon exfoliation layer; preparing a transfer substrate including a plurality of second insulating patterns formed on the 2-1 single crystalline silicon epitaxial layer and a 2-2 single crystalline silicon epitaxial layer;
(c2) bonding the 2-2 single crystal silicon epitaxial layer of the transfer substrate and the SOI substrate on which the insulating layer of step (b) is formed;
(c3) separating and removing the third single crystal silicon substrate by applying energy to the second silicon exfoliation layer;
(c4) removing the second insulating pattern from the other side of the 2-1st single-crystal silicon epitaxial layer to one side while reducing the thickness;
Including, multi-SOI substrate manufacturing method. 삭제delete 제1항에 있어서,
(a5) 단계에서, 제1 절연 패턴이 형성된 부분까지 제1-2 단결정 실리콘 에피택셜층의 두께를 감축하며 평탄화하는, 멀티 SOI 기판 제조 방법.According to claim 1,
In step (a5), the thickness of the 1-2 single crystal silicon epitaxial layer is reduced and planarized up to the portion where the first insulating pattern is formed. 제1항에 있어서,
제1 절연 패턴 및 제2 절연 패턴은 산화 실리콘, 질화 실리콘 중 적어도 어느 하나의 재질인, 멀티 SOI 기판 제조 방법.According to claim 1,
A method of manufacturing a multi-SOI substrate, wherein the first insulating pattern and the second insulating pattern are made of at least one of silicon oxide and silicon nitride. 제1항에 있어서,
(a5) 단계의 평탄화는 H2 어닐링, Ar 어닐링 또는 CMP 방법으로 수행하는, 멀티 SOI 기판 제조 방법.According to claim 1,
The planarization of step (a5) is performed by H 2 annealing, Ar annealing, or CMP. 제1항에 있어서,
(a7) 단계는, 워터젯(water-jet) 방법 또는 기계적 충격(mechanical shock, mechanical lift) 방법으로 에너지를 인가하여 제1 실리콘 박리층을 절단하고, 제1 단결정 실리콘 기판을 분리 제거하는 단계인, 멀티 SOI 기판 제조 방법.According to claim 1,
Step (a7) is a step of cutting the first silicon exfoliation layer by applying energy by a water-jet method or a mechanical shock (mechanical lift) method, and separating and removing the first single crystal silicon substrate, Multi-SOI substrate manufacturing method. 삭제delete 제1항에 있어서,
제1 절연 패턴이 두께 감축의 스톱퍼(stopper)로 기능하는, 멀티 SOI 기판 제조 방법.According to claim 1,
A method of manufacturing a multi-SOI substrate, wherein the first insulating pattern functions as a stopper for thickness reduction. 삭제delete 삭제delete 제1항에 있어서,
(b) 단계 및 (c) 단계를 반복하여 수행하는, 멀티 SOI 기판 제조 방법.According to claim 1,
A multi-SOI substrate manufacturing method comprising repeating steps (b) and (c). 삭제delete 삭제delete
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