KR102543485B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 제1 화소 영역에 제공되며, 제1 주사선들과 연결되는 제1 화소들; 상기 제1 화소 영역의 일 측에 위치하며 상기 제1 화소 영역보다 작은 폭을 갖는 제2 화소 영역에 제공되며, 제2 주사선들과 연결되는 제2 화소들; 상기 제2 화소 영역과 이격되고 상기 제1 화소 영역보다 작은 폭을 갖는 제3 화소 영역에 위치하며, 제3 주사선들과 연결되는 제3 화소들; 상기 제2 화소 영역 및 상기 제3 화소 영역의 외측에 존재하는 주변 영역에 위치하고, 상기 제2 주사선들 및 상기 제3 주사선들의 로드를 상기 제1 주사선들의 로드에 매칭시키기 위한 로드 매칭부; 및 상기 주변 영역에 위치하고, 상기 제2 화소들, 상기 제3 화소들 및 상기 로드 매칭부 사이에 연결된 보호부를 포함하는 표시 장치에 관한 것이다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
유기발광 표시장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
이러한 유기발광 표시장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수 개의 화소를 구비하며, 각 화소에는 배선들과 상기 배선들에 연결되며, 유기 발광 다이오드를 구동하기 위한 복수 개의 박막 트랜지스터가 형성되어 있다.
또한, 유기발광 표시장치는 화소를 구동하기 위한 주사 구동부, 발광 구동부 및 데이터 구동부를 구비한다.
본 발명은 균일한 휘도의 영상을 표시할 수 있는 표시 장치를 제공하는 데에 그 목적이 있다.
또한, 본 발명은 데드 스페이스의 효율적인 사용이 가능한 표시 장치를 제공하는 데에 다른 목적이 있다.
또한, 본 발명은 정전기로부터 표시 장치를 보호하는 데에 다른 목적이 있다.
본 발명의 일 실시예에 의한 표시 장치는, 제1 화소 영역에 제공되며, 제1 주사선들과 연결되는 제1 화소들; 상기 제1 화소 영역의 일 측에 위치하며 상기 제1 화소 영역보다 작은 폭을 갖는 제2 화소 영역에 제공되며, 제2 주사선들과 연결되는 제2 화소들; 상기 제2 화소 영역과 이격되고 상기 제1 화소 영역보다 작은 폭을 갖는 제3 화소 영역에 위치하며, 제3 주사선들과 연결되는 제3 화소들; 상기 제2 화소 영역 및 상기 제3 화소 영역의 외측에 존재하는 주변 영역에 위치하고, 상기 제2 주사선들 및 상기 제3 주사선들의 로드를 상기 제1 주사선들의 로드에 매칭시키기 위한 로드 매칭부; 및 상기 주변 영역에 위치하고, 상기 제2 화소들, 상기 제3 화소들 및 상기 로드 매칭부 사이에 연결된 보호부를 포함하며, 상기 보호부는, 제1 보호 배선들 및 제2 보호 배선들을 포함할 수 있다.
또한, 상기 제1 화소 영역의 외측에 존재하는 제1 주변 영역에 위치하고, 상기 제1 주사선들로 제1 주사 신호를 공급하는 제1 주사 구동부; 상기 제2 화소 영역의 외측에 존재하는 제2 주변 영역에 위치하고, 상기 제2 주사선들로 제2 주사 신호를 공급하는 제2 주사 구동부; 및 상기 제3 화소 영역의 외측에 존재하는 제3 주변 영역에 위치하고, 상기 제3 주사선들로 제3 주사 신호를 공급하는 제3 주사 구동부를 더 포함하며, 상기 제2 화소들은 상기 제2 주사 구동부와 상기 로드 매칭부 사이에 연결되고, 상기 제3 화소들은 상기 제3 주사 구동부와 상기 로드 매칭부 사이에 연결될 수 있다.
또한, 상기 로드 매칭부는, 상기 제2 주변 영역에 위치하고, 상기 제2 주사선들 중 일부와 전기적으로 연결되는 제1 로드 매칭부들; 상기 제3 주변 영역에 위치하고, 상기 제3 주사선들 중 일부와 전기적으로 연결되는 제2 로드 매칭부들; 및 상기 제2 주변 영역과 상기 제3 주변 영역을 연결하는 제4 주변 영역에 위치하고, 나머지 제2 주사선들 및 제3 주사선들과 전기적으로 연결되는 제3 로드 매칭부들을 포함할 수 있다.
또한, 상기 제1 보호 배선들 중 일부는 상기 제1 로드 매칭부들 및 상기 제2 화소들 사이에 제공되며, 나머지 제1 보호 배선들은 상기 제3 로드 매칭부 및 상기 제2 화소들 사이에 제공될 수 있다.
또한, 상기 제2 보호 배선들 중 일부는 상기 제2 로드 매칭부들 및 상기 제3 화소들 사이에 제공되며, 나머지 제2 보호 배선들은 상기 제3 로드 매칭부들 및 상기 제3 화소들 사이에 제공될 수 있다.
또한, 상기 제1 보호 배선들 및 상기 제2 보호 배선들은 폴리실리콘을 포함할 수 있다.
또한, 하나의 수평 라인에 위치한 제2 화소들의 개수 및 하나의 수평 라인에 위치한 제3 화소들의 개수는 상기 제1 화소 영역으로부터 멀어질수록 작아질 수 있다.
또한, 상기 로드 매칭부는, 서로 커패시턴스를 형성하는 제1 로드 매칭 패턴과 제2 로드 매칭 패턴을 포함할 수 있다.
또한, 상기 커패시턴스의 크기는 상기 제1 화소 영역으로부터 먼 곳에 위치할수록 커질 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 표시 장치는, 제1 화소 영역에 제공되며, 제1 주사선들과 연결되는 제1 화소들; 상기 제1 화소 영역의 일 측에 위치하며 상기 제1 화소 영역보다 작은 폭을 갖는 제2 화소 영역에 제공되며, 제2 주사선들과 연결되는 제2 화소들; 상기 제2 화소 영역과 이격되고 상기 제1 화소 영역보다 작은 폭을 갖는 제3 화소 영역에 위치하며, 제3 주사선들과 연결되는 제3 화소들; 상기 제2 화소 영역 및 상기 제3 화소 영역의 외측에 존재하는 주변 영역에 위치하고, 상기 제2 주사선들 및 상기 제3 주사선들의 로드를 상기 제1 주사선들의 로드에 매칭시키기 위한 로드 매칭부; 및 상기 주변 영역에 위치하고, 상기 제2 화소들과 상기 로드 매칭부 사이에 연결되고, 상기 제3 화소들과 상기 로드 매칭부 사이에 연결된 보호부를 포함하며, 상기 보호부는 정전기 보호 회로들을 포함할 수 있다.
또한, 상기 정전기 보호 회로들은, 상기 제2 화소들과 전기적으로 연결되는 제1 정전기 보호 회로들 및 상기 제3 화소들과 전기적으로 연결되는 제2 정전기 보호 회로들을 포함할 수 있다.
또한, 상기 제1 정전기 보호 회로들 및 상기 제2 정전기 보호 회로들 각각은, 게이트 전극과 제1 전극이 서로 접속된 역다이오드 형 트랜지스터들을 포함할 수 있다.
또한, 상기 로드 매칭부는, 상기 제2 주변 영역에 위치하고, 상기 제2 주사선들 중 일부와 전기적으로 연결되는 제1 로드 매칭부들; 상기 제3 주변 영역에 위치하고, 상기 제3 주사선들 중 일부와 전기적으로 연결되는 제2 로드 매칭부들; 및 상기 제2 주변 영역과 상기 제3 주변 영역을 연결하는 제4 주변 영역에 위치하고, 나머지 제2 주사선들 및 제3 주사선들과 전기적으로 연결되는 제3 로드 매칭부들을 포함할 수 있다.
또한, 상기 제1 정전기 보호 회로들 중 일부의 제1 정전기 보호 회로들은 상기 제1 로드 매칭부들에 연결되고, 나머지 제1 정전기 보호 회로들은 상기 제3 로드 매칭부들에 연결될 수 있다.
또한, 상기 제2 정전기 보호 회로들 중 일부의 제2 정전기 보호 회로들은 상기 제2 로드 매칭부들에 연결되고, 나머지 제2 정전기 보호 회로들은 상기 제3 로드 매칭부들에 연결될 수 있다.
또한, 상기 보호부는, 상기 제1 정전기 보호 회로들과 전기적으로 연결된 제1 보호 배선들; 및 상기 제2 정전기 보호 회로들과 전기적으로 연결된 제2 보호 배선들을 더 포함할 수 있다.
또한, 상기 제1 보호 배선들 중 일부는 상기 제1 로드 매칭부들 및 상기 제2 화소들 사이에 제공되며, 나머지 제1 보호 배선들은 상기 제3 로드 매칭부 및 상기 제2 화소들 사이에 제공되고, 상기 제2 보호 배선들 중 일부는 상기 제2 로드 매칭부들 및 상기 제3 화소들 사이에 제공되며, 나머지 제2 보호 배선들은 상기 제3 로드 매칭부들 및 상기 제3 화소들 사이에 제공될 수 있다.
또한, 상기 제1 보호 배선 및 상기 제2 보호 배선은 폴리실리콘을 포함할 수 있다.
본 발명에 따르면, 균일한 휘도의 영상을 표시할 수 있는 표시 장치를 제공할 수 있다.
또한, 본 발명에 따르면, 데드 스페이스의 효율적인 사용이 가능한 표시 장치를 제공할 수 있다.
또한, 본 발명에 따르면, 정전기로부터 표시 장치를 보호할 수 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치의 화소 영역들을 각각 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치의 구성을 보다 자세히 나타낸 도면이다.
도 4는 도 1 내지 도 3에 도시된 제1 화소의 일 실시예를 나타낸 도면이다.
도 5는 도 2에 도시된 제1 화소를 상세하게 도시한 평면도이다.
도 6은 도 5의 I-I'선에 따른 단면도이다.
도 7은 도 5의 II-II'선에 따른 단면도이다.
도 8은 도 2의 A-A'선에 따른 단면도이다.
도 9는 본 발명의 다른 실시예에 의한 표시 장치를 나타낸 도면이다.
도 10은 도 9에 도시된 정전기 보호 회로의 구성을 나타낸 도면이다.
도 11은 본 발명의 다른 실시예에 의한 표시 장치를 나타낸 도면이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 의한 표시 장치에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 의한 표시 장치의 화소 영역들을 각각 나타낸 도면이다.
도 1을 참고하면, 본 발명의 일 실시예에 의한 표시 장치(10)는 화소 영역(AA1, AA2, AA3), 주변 영역(NA1, NA2, NA3, NA4), 및 화소들(PXL1, PXL2, PXL3)을 포함할 수 있다.
화소 영역(AA1, AA2, AA3)에는 다수의 화소들(PXL1, PXL2, PXL3)이 위치하며, 이에 따라 화소 영역(AA1, AA2, AA3)에서는 소정의 영상이 표시될 수 있다. 따라서, 화소 영역(AA1, AA2, AA3)은 표시 영역으로 지칭될 수 있다.
주변 영역(NA1, NA2, NA3, NA4)에는 화소들(PXL1, PXL2, PXL3)을 구동하기 위한 구성 요소들(예를 들어, 구동부 및 배선 등)이 위치할 수 있다. 주변 영역(NA1, NA2, NA3, NA4)에는 화소들(PXL1, PXL2, PXL3)이 존재하지 않으므로, 상기 주변 영역(NA1, NA2, NA3, NA4)은 비표시 영역으로 지칭될 수 있다.
예를 들어, 주변 영역(NA1, NA2, NA3, NA4)은 화소 영역(AA1, AA2, AA3)의 외측에 존재할 수 있으며, 화소 영역(AA1, AA2, AA3)의 적어도 일부를 둘러싸는 형태를 가질 수 있다.
화소 영역(AA1, AA2, AA3)은 제1 화소 영역(AA1), 제2 화소 영역(AA2) 및 제3 화소 영역(AA3)을 포함할 수 있다.
제2 화소 영역(AA2)과 제3 화소 영역(AA3)은 제1 화소 영역(AA1)의 일측에 위치할 수 있다. 이때, 제2 화소 영역(AA2)과 제3 화소 영역(AA3)은 서로 이격되어 위치할 수 있다.
제1 화소 영역(AA1)은 제2 화소 영역(AA2)과 제3 화소 영역(AA3)에 비해 가장 큰 면적을 가질 수 있다.
예를 들어, 제1 화소 영역(AA1)의 폭(W1)은 다른 화소 영역(AA2, AA3)의 폭(W2, W3)에 비해 크게 설정되고, 제1 화소 영역(AA1)의 길이(L1)는 다른 화소 영역(AA2, AA3)의 길이(L2, L3)에 비해 크게 설정될 수 있다.
또한, 제2 화소 영역(AA2)와 제3 화소 영역(AA3)은 각각 제1 화소 영역(AA1) 보다 작은 면적을 가질 수 있고, 서로 동일한 면적 또는 서로 다른 면적을 가질 수 있다.
예를 들어, 제2 화소 영역(AA2)의 폭(W2)은 제3 화소 영역(AA3)의 폭(W3)과 동일하거나 다르게 설정될 수 있고, 제2 화소 영역(AA2)의 길이(L2)는 제3 화소 영역(AA3)의 길이(L3)와 동일하거나 다르게 설정될 수 있다.
주변 영역(NA1, NA2, NA3, NA4)은 제1 주변 영역(NA1), 제2 주변 영역(NA2), 제3 주변 영역(NA3) 및 제4 주변 영역(NA4)을 포함할 수 있다.
제1 주변 영역(NA1)은 제1 화소 영역(AA1)의 주변에 존재하며, 제1 화소 영역(AA1)의 적어도 일부를 둘러싸는 형태를 가질 수 있다.
제1 주변 영역(NA1)의 폭은 전체적으로 동일하게 설정될 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 주변 영역(NA1)의 폭은 위치에 따라 상이하게 설정될 수 있다.
제2 주변 영역(NA2)은 제2 화소 영역(AA2)의 주변에 존재하며, 제2 화소 영역(AA2)의 적어도 일부를 둘러싸는 형태를 가질 수 있다.
제2 주변 영역(NA2)의 폭은 전체적으로 동일하게 설정될 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 주변 영역(NA2)의 폭은 위치에 따라 상이하게 설정될 수 있다.
제3 주변 영역(NA3)은 제3 화소 영역(AA3)의 외측에 존재할 수 있으며, 상기 제3 화소 영역(AA3)의 적어도 일부를 둘러싸는 형태를 가질 수 있다.
제3 주변 영역(NA3)의 폭은 전체적으로 동일하게 설정될 수 있다. 다만, 이에 한정되는 것은 아니며, 제3 주변 영역(NA3)의 폭은 위치에 따라 상이하게 설정될 수 있다.
제4 주변 영역(NA4)은 제1 화소 영역(AA1)의 외측에 존재할 수 있다. 또한, 제4 주변 영역(NA4)은 제2 주변 영역(NA2)과 제3 주변 영역(NA3) 사이에 위치하여, 제2 주변 영역(NA2)과 제3 주변 영역(NA3)을 서로 연결할 수 있다.
주변 영역(NA1, NA2, NA3, NA4)의 폭은 전체적으로 동일하게 설정될 수 있다. 다만, 이에 한정되는 것은 아니며, 주변 영역(NA1, NA2, NA3, NA4)의 폭은 위치에 따라 상이하게 설정될 수 있다.
화소들(PXL1, PXL2, PXL3)은 제1 화소들(PXL1), 제2 화소들(PXL2) 및 제3 화소들(PXL3)을 포함할 수 있다.
예를 들어, 제1 화소들(PXL1)은 제1 화소 영역(AA1)에 위치하고, 제2 화소들(PXL2)은 제2 화소 영역(AA2)에 위치하며, 제3 화소들(PXL3)은 제3 화소 영역(AA3)에 위치할 수 있다.
화소들(PXL1, PXL2, PXL3)은 주변 영역(NA1, NA2, NA3)에 위치한 구동부들의 제어에 따라 소정의 휘도로 발광할 수 있으며, 이를 위해 발광 소자(예를 들어, 유기 발광 다이오드)를 포함할 수 있다.
화소 영역(AA1, AA2, AA3)과 주변 영역(NA1, NA2, NA3)은 표시 장치(10)의 기판(100) 상에 정의될 수 있다.
기판(100)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(100)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 기판(100)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
다만, 기판(100)을 구성하는 재료는 다양하게 변화될 수 있으며, 유리 섬유 강화플라스틱(FRP, Fiber glass reinforced plastic) 등으로도 이루어질 수 있다.
기판(100)은 상술한 화소 영역(AA1, AA2, AA3)과 주변 영역(NA1, NA2, NA3, NA4)이 설정될 수 있는 다양한 형태로 형성될 수 있다.
예를 들어, 기판(100)은 판상의 베이스 기판(101), 상기 베이스 기판(101)의 일 단부로부터 돌출 연장되는 제1 보조판(102), 제2 보조판(103) 및 제3 보조판(104)을 포함할 수 있다.
제1 보조판(102), 제2 보조판(103) 및 제3 보조판(104)은 베이스 기판(101)과 일체로 형성될 수 있으며, 제1 보조판(102)과 제2 보조판(103) 사이에는 오목부(105)가 존재할 수 있다.
오목부(105)는 기판(100)의 일부가 제거된 영역으로서, 이로 인하여 제1 보조판(102)과 제2 보조판(103)은 이격되어 위치할 수 있다.
제1 보조판(102)과 제2 보조판(103)은 각각 베이스 기판(101) 보다 작은 면적을 가질 수 있고, 서로 동일한 면적 또는 서로 다른 면적을 가질 수 있다.
제3 보조판(104)은 제1 보조판(102) 및 제2 보조판(103) 보다 작은 면적을 가질 수 있다.
제1 보조판(102)과 제2 보조판(103)은 화소 영역(AA2, AA3)과 주변 영역(NA2, NA3)이 설정될 수 있는 다양한 형상으로 형성될 수 있다.
제1 화소 영역(AA1)과 제1 주변 영역(NA1)은 베이스 기판(101)에서 정의될 수 있고, 제2 화소 영역(AA2)과 제2 주변 영역(NA2)은 제1 보조판(102)에서 정의될 수 있으며, 제3 화소 영역(AA3)과 제3 주변 영역(NA3)은 제2 보조판(103)에서 정의될 수 있다. 제4 주변 영역(NA4)은 제3 보조판(104)에서 정의될 수 있다.
베이스 기판(101)은 다양한 형상을 가질 수 있다. 예를 들어, 베이스 기판(101)은 다각형, 원형 등의 형상을 가질 수 있다. 또한, 베이스 기판(101)의 적어도 일부분은 곡선 모양을 가질 수 있다.
예를 들어, 베이스 기판(101)은 도 1에 도시된 것과 같이 사각 형상을 가질 수 있다.
또는, 베이스 기판(101)의 코너부는 경사진 형태 또는 곡선 형태로도 변형될 수도 있다.
베이스 기판(101)은 제1 화소 영역(AA1)과 동일 또는 유사한 형태를 가질 수 있으나, 그에 제한되지는 않으며, 제1 화소 영역(AA1)과 상이한 형태를 가질 수도 있다.
제1 보조판(102)과 제2 보조판(103) 역시 다양한 형상을 가질 수 있다.
예를 들어, 제1 보조판(102)과 제2 보조판(103)은 다각형, 원형 등의 형상을 가질 수 있다. 또한, 제1 보조판(102)과 제2 보조판(103)의 적어도 일부분은 곡선 모양을 가질 수 있다.
오목부(105)는 다양한 형상을 가질 수 있다. 예를 들어, 오목부(105)는 다각형, 원형 등의 형상을 가질 수 있다. 또한, 오목부(105)의 적어도 일부분은 곡선 모양을 가질 수 있다.
제1 화소 영역(AA1) 내지 제3 화소 영역(AA3)은 다양한 형상을 가질 수 있다. 예를 들어, 제1 화소 영역(AA1) 내지 제3 화소 영역(AA3) 각각은 다각형, 원형 등의 형상을 가질 수 있다.
도 1에서는 제1 화소 영역(AA1)이 사각 형상을 갖는 경우를 예시적으로 도시하였다. 다만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 화소 영역(AA1)의 적어도 일부분은 곡선 모양을 가질 수도 있다. 예를 들어, 제1 화소 영역(AA1)의 코너부는 소정의 곡률을 갖는 곡선 형상을 가질 수 있다.
또한, 도 1에서는 제2 화소 영역(AA3)과 제3 화소 영역(AA3)의 적어도 일부분이 곡선인 형상을 갖는 경우를 예시적으로 도시하였다. 다만 본 발명이 이에 제한되는 것은 아니며, 제2 화소 영역(AA3)과 제3 화소 영역(AA3)은 사각 형상일 수도 있다.
이 경우, 제2 주변 영역(NA2)은 제2 화소 영역(AA2)에 대응되도록 적어도 일부분이 곡선 형상을 가질 수 있다.
제2 화소 영역(AA2)의 형태 변화에 대응하여, 한 라인(행 또는 열)에 위치하는 제2 화소들(PXL2)의 개수는 그 위치에 따라 변화될 수 있다.
또한, 제3 주변 영역(NA3)은 제3 화소 영역(AA3)에 대응되도록 적어도 일부분이 곡선 형상을 가질 수 있다.
제3 화소 영역(AA3)의 형태 변화에 대응하여, 한 라인(행 또는 열)에 위치하는 제3 화소들(PXL3)의 개수는 그 위치에 따라 변화될 수 있다.
제4 주변 영역(NA4)은 오목부(105)에 대응되는 형상을 가질 수 있다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타낸 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 표시 장치(10)는 기판(100), 제1 화소들(PXL1), 제2 화소들(PXL2), 제3 화소들(PXL3), 제1 주사 구동부(210), 제2 주사 구동부(220), 제3 주사 구동부(230), 제1 발광 구동부(310), 제2 발광 구동부(320), 및 제3 발광 구동부(330)를 포함할 수 있다.
제1 화소들(PXL1)은 제1 화소 영역(AA1)에 위치하며, 각각 제1 주사선(S11~S1k), 제1 발광 제어선(E11~E1k), 및 제1 데이터선과 연결될 수 있다.
제1 주사 구동부(210)는 제1 주사선들(S11~S1k)을 통하여 제1 화소들(PXL1)로 제1 주사 신호를 공급할 수 있다.
예를 들어, 제1 주사 구동부(210)는 제1 주사 신호를 순차적으로 제1 주사선들(S11~S1k)로 공급할 수 있다.
제1 주사 구동부(210)는 제1 주변 영역(NA1)에 위치할 수 있다. 예를 들어, 제1 주사 구동부(210)는 제1 화소 영역(AA1)의 일측(예를 들어, 도 2를 기준으로 좌측)에 존재하는 제1 주변 영역(NA1)에 위치할 수 있다.
제1 주사 구동부(210)는 제1 주사선들(S11~S1k)과 전기적으로 연결될 수 있다.
제1 발광 구동부(310)는 제1 발광 제어선들(E11~E1k)을 통하여 제1 화소들(PXL1)로 제1 발광 제어 신호를 공급할 수 있다. 예를 들어, 제1 발광 구동부(310)는 제1 발광 제어 신호를 순차적으로 제1 발광 제어선들(E11~E1k)로 공급할 수 있다.
제1 발광 구동부(310)는 제1 주변 영역(NA1)에 위치할 수 있다. 예를 들어, 제1 발광 구동부(310)는 제1 화소 영역(AA1)의 일측(예를 들어, 도 2를 기준으로 좌측)에 존재하는 제1 주변 영역(NA1)에 위치할 수 있다.
도 2에서는 제1 발광 구동부(310)가 제1 주사 구동부(210)의 외측에 위치하는 것을 도시하였으나, 그와 반대로 제1 발광 구동부(310)가 제1 주사 구동부(210)의 내측에 위치할 수도 있다.
제1 발광 구동부(310)는 제1 발광 제어선들(E11~E1k)과 전기적으로 연결될 수 있다.
한편, 제1 화소들(PXL1)이 제1 발광 제어 신호를 이용할 필요가 없는 구조인 경우, 제1 발광 구동부(310) 및 제1 발광 제어선들(E11~E1k)은 생략될 수 있다.
도 1에서는 제1 주사 구동부(210)와 제1 발광 구동부(310)가 제1 화소 영역(AA1)의 좌측에 배치된 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 주사 구동부(210)와 제1 발광 구동부(310)가 제1 화소 영역(AA1)의 우측에 배치될 수도 있고, 제1 화소 영역(AA1)의 좌측 및 우측에 배치될 수도 있다.
제2 화소들(PXL2)은 제2 화소 영역(AA2)에 위치하며, 각각 제2 주사선(S21~S26), 제2 발광 제어선(E21~E26), 및 제2 데이터선과 연결될 수 있다.
제2 주사 구동부(220)는 제2 주사선들(S21~S26)을 통하여 제2 화소들(PXL2)로 제2 주사 신호를 공급할 수 있다.
예를 들어, 제2 주사 구동부(220)는 제2 주사 신호를 순차적으로 제2 주사선들(S21~S26)로 공급할 수 있다.
제2 주사 구동부(220)는 제2 주변 영역(NA2)에 위치할 수 있다. 예를 들어, 제2 주사 구동부(220)는 제2 화소 영역(AA2)의 일측(예를 들어, 도 2를 기준으로 좌측)에 존재하는 제2 주변 영역(NA2)에 위치할 수 있다.
제2 주사 구동부(220)는 제2 주사선들(S21~S26)과 전기적으로 연결될 수 있다.
제2 발광 구동부(320)는 제2 발광 제어선들(E21~E26)을 통하여 제2 화소들(PXL2)로 제2 발광 제어 신호를 공급할 수 있다. 예를 들어, 제2 발광 구동부(320)는 제2 발광 제어 신호를 순차적으로 제2 발광 제어선들(E21~E26)에 공급할 수 있다.
제2 발광 구동부(320)는 제2 주변 영역(NA2)에 위치할 수 있다. 예를 들어, 제2 발광 구동부(320)는 제2 화소 영역(AA2)의 일측(예를 들어, 도 2를 기준으로 좌측)에 존재하는 제2 주변 영역(NA2)에 위치할 수 있다.
도 2에서는 제2 발광 구동부(320)가 제2 주사 구동부(220)의 외측에 위치하는 것을 도시하였으나, 그와 반대로 제2 발광 구동부(320)는 제2 주사 구동부(220)의 내측에 위치할 수도 있다.
제2 발광 구동부(320)는 제2 발광 제어선들(E21~E26)과 전기적으로 연결될 수 있다.
한편, 제2 화소들(PXL2)이 제2 발광 제어 신호를 이용할 필요가 없는 구조인 경우, 제2 발광 구동부(320) 및 제2 발광 제어선들(E21~E26)은 생략될 수 있다.
또한, 도 2에서는 제2 화소들(PXL2)이 6개의 수평 라인을 이루도록 배치된 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제2 화소 영역(AA2)에 구비되는 화소들의 수평 라인 개수는 다양하게 변경될 수 있으며, 이에 따라 제2 주사선 및 제2 발광 제어선의 개수도 다양하게 변경될 수 있다.
제2 화소 영역(AA2)은 제1 화소 영역(AA1) 보다 작은 면적을 가지므로, 제2 주사선(S21~S26) 및 제2 발광 제어선(E21~E26)의 길이는 제1 주사선(S11~S1k) 및 제1 발광 제어선(E11~E1k)에 비해 짧을 수 있다.
또한, 하나의 제2 주사선(S21~S26)에 연결된 제2 화소들(PXL2)의 개수는 하나의 제1 주사선(S11~S1k)에 연결된 제1 화소들(PXL1) 보다 적고, 하나의 제2 발광 제어선(E21~E26)에 연결된 제2 화소들(PXL2)의 개수는 하나의 제1 발광 제어선(E11~E1k)에 연결된 제1 화소들(PXL1) 보다 적을 수 있다.
제3 화소들(PXL3)은 제3 화소 영역(AA3)에 위치하며, 각각 제3 주사선(S31~S36), 제3 발광 제어선(E31~E36), 및 제3 데이터선과 연결될 수 있다.
제3 주사 구동부(230)는 제3 주사선들(S31~S36)을 통하여 제3 화소들(PXL3)로 제3 주사 신호를 공급할 수 있다. 예를 들어, 제3 주사 구동부(230)는 제3 주사 신호를 순차적으로 제3 주사선들(S31~S36)로 공급할 수 있다.
제3 주사 구동부(230)는 제3 주변 영역(NA3)에 위치할 수 있다. 예를 들어, 제3 주사 구동부(230)는 제3 화소 영역(AA3)의 일측(예를 들어, 도 17을 기준으로 우측)에 존재하는 제3 주변 영역(NA3)에 위치할 수 있다.
제3 주사 구동부(230)는 제3 주사선들(S31~S36)과 전기적으로 연결될 수 있다.
제3 발광 구동부(330)는 제3 발광 제어선들(E31~E36)을 통하여 제3 화소들(PXL3)로 제3 발광 제어 신호를 공급할 수 있다. 예를 들어, 제3 발광 구동부(330)는 제3 발광 제어 신호를 순차적으로 제3 발광 제어선들(E31~E36)에 공급할 수 있다.
제3 발광 구동부(330)는 제3 주변 영역(NA3)에 위치할 수 있다. 예를 들어, 제3 발광 구동부(330)는 제3 화소 영역(AA3)의 일측(예를 들어, 도 2를 기준으로 우측)에 존재하는 제3 주변 영역(NA3)에 위치할 수 있다.
도 2에서는 제3 발광 구동부(330)가 제3 주사 구동부(230)의 외측에 위치하는 것을 도시하였으나, 그와 반대로 제3 발광 구동부(330)가 제3 주사 구동부(230)의 내측에 위치할 수도 있다.
제3 발광 구동부(330)는 제3 발광 제어선들(E31~E36)과 전기적으로 연결될 수 있다.
한편, 제3 화소들(PXL3)이 제3 발광 제어 신호를 이용할 필요가 없는 구조인 경우, 제3 발광 구동부(330), 및 제3 발광 제어선들(E31~E36)은 생략될 수 있다.
또한, 도 2에서는 제3 화소들(PXL3)이 6개의 수평 라인을 이루도록 배치된 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제3 화소 영역(AA3)에 구비되는 화소들의 수평 라인 개수는 다양하게 변경될 수 있으며, 이에 따라 제3 주사선 및 제3 발광 제어선의 개수도 다양하게 변경될 수 있다.
제3 화소 영역(AA3)은 제1 화소 영역(AA1) 보다 작은 면적을 가지므로, 제3 주사선(S31~S36) 및 제3 발광 제어선(E31~E36)의 길이는 제1 주사선(S11~S1k) 및 제1 발광 제어선(E11~E1k)에 비해 짧을 수 있다.
또한, 하나의 제3 주사선(S31~S36)에 연결된 제3 화소들(PXL3)의 개수는 하나의 제1 주사선(S11~S1k)에 연결된 제1 화소들(PXL1) 보다 적고, 하나의 제3 발광 제어선(E31~E36)에 연결된 제3 화소들(PXL3)의 개수는 하나의 제1 발광 제어선(E11~E1k)에 연결된 제1 화소들(PXL1) 보다 적을 수 있다.
발광 제어 신호는 화소들(PXL1, PXL2, PXL3)의 발광 시간을 제어하기 위하여 사용된다. 이를 위하여, 발광 제어 신호는 주사 신호보다 넓은 폭으로 설정될 수 있다.
예를 들어, 발광 제어 신호는 화소들(PXL1, PXL2, PXL3)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 레벨의 전압)으로 설정되고, 주사 신호는 화소들(PXL1, PXL2, PXL3)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 레벨의 전압)으로 설정될 수 있다.
데이터 구동부(400)는 데이터선들을 통하여 화소들(PXL1, PXL2, PXL3)로 데이터 신호를 공급할 수 있다.
데이터 구동부(400)는 제1 주변 영역(NA1)에 위치할 수 있으며, 특히 제1 주사 구동부(210)와 중첩되지 않는 위치에 존재할 수 있다. 예를 들어, 데이터 구동부(400)는 제1 화소 영역(AA1)의 하측에 존재하는 제1 주변 영역(NA1)에 위치할 수 있다.
데이터 구동부(400)의 설치는 칩 온 글래스(Chip On Glass), 칩 온 플라스틱(Chip On Plastic), 테이프 캐리어 패키지(Tape Carrier Package), 칩 온 필름(Chip On Film) 등 다양한 방식에 의하여 이루어질 수 있다.
예를 들어, 데이터 구동부(400)는 기판(100) 상에 직접 실장되거나, 별도의 구성 요소(예를 들어, 연성 회로 기판(Flexible Printed Circuit Board))를 통해 기판(100)과 연결될 수 있다.
한편, 도 2에는 도시되지 않았으나, 표시 장치(10)에는 주사 구동부들(210, 220, 230), 발광 구동부들(310, 320, 330) 및 데이터 구동부(400)로 소정의 제어 신호를 제공하는 타이밍 제어부가 더 포함될 수 있다.
본 발명의 실시예에 따른 표시 장치는 로드 매칭부들(LMU1, LMU2, LMU3)를 더 포함할 수 있다. 로드 매칭부들(LMU1, LMU2, LMU3)는 제1 로드 매칭부들(LMU1), 제2 로드 매칭부들(LMU2) 및 제3 로드 매칭부들(LMU3)을 포함할 수 있다.
제1 로드 매칭부들(LMU1)은 제2 주사선들(S21~S24)과 전기적으로 연결될 수 있으며, 제2 주사선들(S21~S24)을 통해 제2 화소들(PXL2)과도 전기적으로 연결될 수 있다.
제1 로드 매칭부들(LMU1)은 제2 주변 영역(NA2)에 제공될 수 있으며, 도 2를 기준으로 제2 화소 영역(AA2)의 상측에 제공될 수 있다.
제2 로드 매칭부들(LMU2)은 제3 주사선들(S31~S34)과 전기적으로 연결될 수 있으며, 제3 주사선(S31~S34)을 통해 제3 화소들(PXL3)과도 전기적으로 연결될 수 있다.
제2 로드 매칭부들(LMU2)은 제3 주변 영역(NA3)에 제공될 수 있으며, 도 2를 기준으로 제3 화소 영역(AA3)의 상측에 제공될 수 있다.
제3 로드 매칭부들(LMU3)은 나머지 제2 주사선들(S25, S26) 및 나머지 제3 주사선들(S35, S36)과 전기적으로 연결될 수 있다. 제3 로드 매칭부들(LMU3)은 제2 주사선들(S25, S26)을 통해 제2 화소들(PXL2)과 전기적으로 연결되고, 제3 주사선들(S35, S36)을 통해 제3 화소들(PXL3)과 전기적으로 연결될 수 있다.
제3 로드 매칭부들(LMU3)은 제4 주변 영역(NA4)에 제공될 수 있으며, 도 2를 기준으로 제1 화소 영역(AA1)의 상측에 제공될 수 있다.
로드 매칭부들(LMU1, LMU2, LMU3)은 제2 주사선(S21~S26) 및 제3 주사선(S31~S36)의 로드 값이 제1 주사선(S11~S1k)의 로드 값과 동일하거나 유사하도록 하는 기능을 할 수 있다.
제1 주사선(S11~S1k)은 제2 주사선(S21~S26) 보다 길이가 기므로, 제1 주사선(S11~S1k)의 로드 값은 제2 주사선(S21~S26)의 로드 값보다 크게 된다. 로드 값이 클수록 신호가 지연되는 시간이 길어지므로, 제2 주사 신호가 지연되는 시간보다 제1 주사 신호가 지연되는 시간이 더 크게 된다. 이 경우, 제2 화소들(PXL2)의 데이터 신호 충전율과 제1 화소들(PXL1)의 데이터 신호 충전율이 상이해지므로 제1 화소 영역(AA1)에서 표시되는 영상과 제2 화소 영역(AA2)에서 표시되는 영상 간 휘도 차이가 발생하는 문제점이 있다. 또한, 동일한 이유로 제1 화소 영역(AA1)에서 표시되는 영상과 제3 화소 영역(AA3)에서 표시되는 영상 간 휘도 차이가 발생하는 문제점이 있다.
다만, 본 발명의 실시예에 의한 표시 장치(10)는 제2 주사선(S21~S26) 및 제3 주사선(S31~S36)의 로드 값을 크게 하는 로드 매칭부들(LMU1, LMU2, LMU3)을 포함하므로 상술한 문제점을 해결할 수 있다.
본 발명의 실시예에 의한 표시 장치는, 로드 매칭부들(LMU1, LMU2, LMU3)과 화소들(PXL2, PXL3) 사이에 위치한 보호부를 포함할 수 있다. 상기 보호부는 로드 매칭부들(LMU1, LMU2, LMU3)로 유입되는 정전기로부터 화소들(PXL2, PXL3)을 보호하는 기능을 수행할 수 있다.
도 2에서는 상기 보호부가 보호 배선(510)을 포함하는 것으로 도시되었으나, 실시예에 따라 상기 보호부는 정전기 방지 회로를 포함할 수도 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치의 구성을 보다 자세히 나타낸 도면이다.
제1 주사 구동부(210)는 제1 주사선들(S11~S1k)을 통하여 제1 화소들(PXL1)로 제1 주사 신호를 공급할 수 있다.
제1 발광 구동부(310)는 제1 발광 제어선들(E11~E1k)을 통하여 제1 화소들(PXL1)로 제1 발광 제어 신호를 공급할 수 있다.
제1 주사 구동부(210)와 제1 발광 구동부(310)는 각각 제1 주사 제어 신호(SCS1) 및 제1 발광 제어 신호(ECS1)에 대응하여 동작할 수 있다.
데이터 구동부(400)는 제1 데이터선들(D11~D1o)을 통하여 제1 화소들(PXL1)로 데이터 신호를 공급할 수 있다.
제1 화소들(PXL1)은 제1 전원(ELVDD) 및 제2 전원(ELVSS)에 접속될 수 있다. 필요에 따라, 제1 화소들(PXL1)은 초기화 전원(Vint)과 추가적으로 접속될 수 있다.
이와 같은 제1 화소들(PXL1)은 제1 주사선들(S11~S1k)로 제1 주사 신호가 공급될 때 제1 데이터선들(D11~D1o)로부터 데이터 신호를 공급받을 수 있으며, 데이터 신호를 공급받은 제1 화소들(PXL1)은 제1 전원(ELVDD)으로부터 유기 발광 다이오드(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제2 주사 구동부(220)는 제2 주사선들(S21~S26)을 통하여 제2 화소들(PXL2)로 제2 주사 신호를 공급할 수 있다.
제2 발광 구동부(320)는 제2 발광 제어선들(E21~E26)을 통하여 제2 화소들(PXL2)로 제2 발광 제어 신호를 공급할 수 있다.
제2 주사 구동부(220)와 제2 발광 구동부(320)는 각각 제2 주사 제어 신호(SCS2) 및 제2 발광 제어 신호(ECS2)에 대응하여 동작할 수 있다.
데이터 구동부(400)는 제2 데이터선들(D21~D2p)을 통하여 제2 화소들(PXL2)로 데이터 신호를 공급할 수 있다.
예를 들어, 제2 데이터선들(D21~D2p)은 일부의 제1 데이터선들(D11~D1m-1)과 연결될 수 있다.
또한, 제2 화소들(PXL2)은 제1 전원(ELVDD) 및 제2 전원(ELVSS)에 접속될 수 있다. 필요에 따라, 제2 화소들(PXL2)은 초기화 전원(Vint)과 추가적으로 접속될 수 있다.
이와 같은 제2 화소들(PXL2)은 제2 주사선들(S21~S26)로 제2 주사 신호가 공급될 때 제2 데이터선들(D21~D2p)로부터 데이터 신호를 공급받을 수 있으며, 데이터 신호를 공급받은 제2 화소들(PXL2)은 제1 전원(ELVDD)으로부터 유기 발광 다이오드(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
또한, 한 라인(행 또는 열)에 위치하는 제2 화소들(PXL2)의 개수는 그 위치에 따라 변화할 수 있다.
제2 화소 영역(AA2)은 제1 화소 영역(AA1) 보다 작은 면적을 가지므로, 제2 화소들(PXL2)의 개수는 제1 화소들(PXL1)의 개수보다 적을 수 있으며, 제2 주사선들(S21~S26)과 제2 발광 제어선들(E21~E26)의 길이 및 개수는 각각 제1 주사선들(S11~S1k)과 제1 발광 제어선들(E11~E1k)에 비해 작게 설정될 수 있다.
제2 주사선들(S21~S26) 중 어느 하나에 연결된 제2 화소들(PXL2)의 개수는 제1 주사선들(S11~S1k) 중 어느 하나에 연결된 제1 화소들(PXL1)의 개수보다 적을 수 있다.
또한, 제2 발광 제어선들(E21~E26) 중 어느 하나에 연결된 제2 화소들(PXL2)의 개수는 제1 발광 제어선들(E11~E1k) 중 어느 하나에 연결된 제1 화소들(PXL1)의 개수보다 적을 수 있다.
제3 주사 구동부(230)는 제3 주사선들(S31~S36)을 통하여 제3 화소들(PXL3)로 제3 주사 신호를 공급할 수 있다.
제3 주사 구동부(230)는 제3 주사 제어 신호(SCS3)에 대응하여 동작할 수 있다.
제3 발광 구동부(330)는 제3 발광 제어선들(E31~E36)을 통하여 제3 화소들(PXL3)로 제3 발광 제어 신호를 공급할 수 있다.
제3 발광 구동부(330)는 제3 발광 제어 신호(ECS3) 에 대응하여 동작할 수 있다.
데이터 구동부(400)는 제3 데이터선들(D31~D3q)을 통하여 제3 화소들(PXL3)로 데이터 신호를 공급할 수 있다.
제3 데이터선들(D31~D3q)은 일부의 제1 데이터선들(D1n+1~D1o)과 연결될 수 있다.
제3 화소들(PXL3)은 제1 전원(ELVDD) 및 제2 전원(ELVSS)에 접속될 수 있다. 필요에 따라, 제3 화소들(PXL3)은 초기화 전원(Vint)과 추가적으로 접속될 수 있다.
이와 같은 제3 화소들(PXL3)은 제3 주사선들(S31~S36)로 제3 주사 신호가 공급될 때 제3 데이터선들(D31~D3q)로부터 데이터 신호를 공급받을 수 있으며, 데이터 신호를 공급받은 제3 화소들(PXL3)은 제1 전원(ELVDD)으로부터 유기 발광 다이오드(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
또한, 한 라인(행 또는 열)에 위치하는 제3 화소들(PXL3)의 개수는 그 위치에 따라 변화할 수 있다.
제3 화소 영역(AA3)은 제1 화소 영역(AA1) 보다 작은 면적을 가지므로, 제3 화소들(PXL3)의 개수는 제1 화소들(PXL1)의 개수보다 적을 수 있으며, 제3 주사선들(S31~S36)과 제3 발광 제어선들(E31~E36)의 길이는 제1 주사선들(S11~S1k)과 제1 발광 제어선들(E11~E1k)에 비해 짧을 수 있다.
제3 주사선들(S31~S36) 중 어느 하나에 연결된 제3 화소들(PXL3)의 개수는 제1 주사선들(S11~S1k) 중 어느 하나에 연결된 제1 화소들(PXL1)의 개수보다 적을 수 있다.
또한, 제3 발광 제어선들(E31~E36) 중 어느 하나에 연결된 제3 화소들(PXL3)의 개수는 제1 발광 제어선들(E11~E1k) 중 어느 하나에 연결된 제1 화소들(PXL1)의 개수보다 적을 수 있다.
데이터 구동부(400)는 데이터 제어 신호(DCS)에 대응하여 동작할 수 있다.
타이밍 제어부(270)는 제1 주사 구동부(210), 제2 주사 구동부(220), 제3 주사 구동부(230), 데이터 구동부(400), 제1 발광 구동부(310), 제2 발광 구동부(320) 및 제3 발광 구동부(330)를 제어할 수 있다.
이를 위하여, 타이밍 제어부(270)는 제1 주사 제어 신호(SCS1), 제2 주사 제어 신호(SCS2) 및 제3 주사 제어 신호(SCS3)를 각각 제1 주사 구동부(210), 제2 주사 구동부(220) 및 제3 주사 구동부(230)로 공급하고, 제1 발광 제어 신호(ECS1), 제2 발광 제어 신호(ECS2) 및 제3 발광 제어 신호(ECS3)를 각각 제1 발광 구동부(310), 제2 발광 구동부(320) 및 제3 발광 구동부(330)로 공급할 수 있다.
이때, 주사 제어 신호들(SCS1, SCS2, SCS3)와 발광 제어 신호들(ECS1, ECS2, ECS3)은 각각 적어도 하나의 클럭 신호와 스타트 펄스를 포함할 수 있다.
스타트 펄스는 첫번째 주사 신호 또는 첫번째 발광 제어 신호의 타이밍을 제어할 수 있다. 클럭 신호는 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
또한, 타이밍 제어부(270)는 데이터 제어 신호(DCS)를 데이터 구동부(400)에 공급할 수 있다.
데이터 제어 신호(DCS)에는 소스 스타트 펄스 및 적어도 하나의 클럭 신호가 포함될 수 있다. 소스 스타트 펄스는 데이터의 샘플링 시작 시점을 제어하며, 클럭 신호는 샘플링 동작을 제어하기 위하여 사용될 수 있다.
도 4는 도 1 내지 도 3에 도시된 제1 화소의 일 실시예를 나타낸 도면이다.
도 4에서는 설명의 편의성을 위하여 j번째 데이터선(Dj) 및 i번째 주사선(Si)에 접속된 화소(PXL1)를 도시하기로 한다.
도 4를 참조하면, 본 발명의 실시예에 의한 화소(PXL1)는 유기 발광 소자(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 구비할 수 있다.
상기 유기 발광 소자(OLED)의 애노드는 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속될 수 있다. 상기 유기 발광 소자(OLED)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
상기 유기 발광 소자(OLED)로 전류가 흐를 수 있도록 상기 제1 전원(ELVDD)은 상기 제2 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.
상기 제7 트랜지스터(T7)는 초기화 전원(Vint)과 상기 유기 발광 소자(OLED)의 애노드 사이에 접속될 수 있다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i번째 주사선(Si)에 접속될 수 있다. 상기 제7 트랜지스터(T7)는 i번째 주사선(Si)으로 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 상기 유기 발광 소자(OLED)의 애노드로 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 유기 발광 소자(OLED) 사이에 접속될 수 있다. 그리고, 상기 제6 트랜지스터(T6) 게이트 전극은 i번째 발광 제어선(Ei)에 접속될 수 있다. 상기 제6 트랜지스터(T6)는 i번째 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 전원(ELVDD)과 상기 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어선(Ei)에 접속될 수 있다. 상기 제5 트랜지스터(T5)는 i번째 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 전원(ELVDD)에 접속되고, 제2 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 유기 발광 소자(OLED)의 애노드에 접속될 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제3 노드(N3)에 접속될 수 있다. 상기 제1 트랜지스터(T1)는 상기 제3 노드(N3)의 전압에 대응하여 상기 제1 전원(ELVDD)으로부터 상기 유기 발광 소자(OLED)를 경유하여 상기 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제3 노드(N3) 사이에 접속될 수 있다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 i번째 주사선(Si)에 접속될 수 있다. 상기 제3 트랜지스터(T3)는 i번째 주사선(Si)으로 주사 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 제2 전극과 상기 제3 노드(N3)를 전기적으로 접속시킬 수 있다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온 될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
상기 제4 트랜지스터(T4)는 상기 제3 노드(N3)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 주사선(Si-1)에 접속될 수 있다. 상기 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 주사 신호가 공급될 때 턴-온되어 상기 제3 노드(N3)로 초기화 전원(Vint)의 전압을 공급할 수 있다.
상기 제2 트랜지스터(T2)는 j번째 데이터선(Dj)과 상기 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 주사선(Si)에 접속될 수 있다. 상기 제2 트랜지스터(T2)는 i번째 주사선(Si)으로 주사 신호가 공급될 때 턴-온되어 j번째 데이터선(Dj)과 상기 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제1 전원(ELVDD)과 상기 제3 노드(N3) 사이에 접속될 수 있다. 상기 스토리지 커패시터(Cst)는 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 5는 도 4에 도시된 화소를 상세하게 도시한 평면도이며, 도 6은 도 5의 I-I'선에 따른 단면도이고, 도 7은 도 5의 II-II'선에 따른 단면도이다.
도 5 내지 도 7에서는 i번째 행 및 j번째 열에 배치된 하나의 화소(PXL1)를 기준으로, 상기 화소(PXL1)에 연결된 두 개의 주사선들(Si-1, Si), 발광 제어선(Ei), 전원선(PL), 및 데이터선(Dj)을 도시하였다.
도 5 내지 도 7에 있어서, 설명의 편의를 위해, i-1번째 행의 주사선을 "i-1번째 주사선(Si-1)", i번째 행의 주사선을 "i번째 주사선(Si)", i번째 행의 발광 제어선을 "발광 제어선(Ei)", j번째 열의 데이터선을 "데이터선(Dj)"으로, 그리고, j번째 전원선을 "전원선(PL)"으로 표시한다.
배선부는 상기 화소들(PXL1) 각각에 신호를 제공하며, 주사선들(Si-1, Si), 데이터선(Dj), 발광 제어선(E1j), 전원선(PL), 및 초기화 전원선(IPL)을 포함할 수 있다.
상기 주사선들(Si-1, Si)은 상기 제1 방향(DR1)으로 연장될 수 있다. 상기 주사선들(Si-1, Si)은 상기 제2 방향(DR2)을 따라 순차적으로 배열된 i-1번째 주사선(Si-1), 및 i번째 주사선(Si)을 포함할 수 있다.
상기 주사선들(Si-1, Si)은 주사 신호를 인가 받을 수 있다. 예를 들면, 상기 i-1번째 주사선(Si-1)은 i-1번째 주사 신호를 인가 받을 수 있으며, 상기 i번째 주사선(Si)은 i번째 주사 신호를 인가 받을 수 있다.
상기 i번째 주사선(Si)은 두 개의 라인으로 분기될 수 있으며, 분기된 i번째 주사선들(Si)은 서로 다른 트랜지스터에 연결될 수 있다. 예를 들어, 상기 i번째 주사선(Si)은 상기 i-1번째 주사선(Si-1)과 인접한 상부 i번째 주사선(Si), 및 상기 상부 i번째 주사선(Si)보다 상기 i-1번째 주사선(Si-1)과의 거리가 먼 하부 i번째 주사선(Si)을 포함할 수 있다.
상기 발광 제어선(Ei)은 상기 제1 방향(DR1)으로 연장될 수 있다. 상기 발광 제어선(Ei)은 두 개의 상기 i번째 주사선들(Si) 사이에서 상기 i번째 주사선들(Si)과 이격되도록 배치된다. 상기 발광 제어선(Ei)은 발광 제어 신호를 인가 받을 수 있다.
상기 데이터선(Dj)은 상기 제2 방향(DR2)으로 연장될 수 있다. 상기 데이터선(Dj)은 데이터 신호를 인가 받을 수 있다.
상기 전원선(PL)은 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 전원선(PL)은 상기 데이터선(Dj)과 이격되도록 배치될 수 있다. 상기 전원선(PL)은 제1 전원(ELVDD)을 인가 받을 수 있다.
상기 초기화 전원선(IPL)은 상기 제1 방향(DR1)을 따라 연장될 수 있다. 상기 초기화 전원선(IPL)은 상기 하부 i번째 주사선(Si)과 다음 행 화소의 i-1번째 주사선(Si-1) 사이에 제공될 수 있다. 상기 초기화 전원선(IPL)은 초기화 전원(Vint)을 인가 받을 수 있다.
상기 화소들(PXL1) 각각은 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7), 스토리지 커패시터(Cst), 발광 소자(OLED)를 포함할 수 있다.
상기 제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 및 연결 라인(CNL)을 포함할 수 있다.
상기 제1 게이트 전극(GE1)은 제3 트랜지스터(T3)의 제3 드레인 전극(DE3) 및 제4 트랜지스터(T4)의 제4 드레인 전극(DE4)과 연결될 수 있다. 상기 연결 라인(CNL)은 상기 제1 게이트 전극(GE1)과, 상기 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4) 사이를 연결할 수 있다. 상기 연결 라인(CNL)의 일단은 제1 콘택 홀(CH1)을 통해 제1 게이트 전극(GE1)과 연결되고 상기 연결 라인(CNL)의 타단은 제2 콘택 홀(CH2)을 통해 상기 제3 드레인 전극(DE3)과 상기 제4 드레인 전극(DE4)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 액티브 패턴(ACT1), 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제1 액티브 패턴(ACT1)은 소정 방향으로 연장된 바(bar) 형상을 가지며, 연장된 길이 방향을 따라 복수 회 절곡된 형상을 가질 수 있다.
상기 제1 액티브 패턴(ACT1)은 평면 상에서 볼 때 상기 제1 게이트 전극(GE1)과 중첩할 수 있다. 상기 제1 액티브 패턴(ACT1)이 길게 형성됨으로써 상기 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이에 따라, 상기 제1 트랜지스터(T1)에 인가되는 게이트 전압의 구동 범위가 넓어지게 된다. 이에 따라, 이후 유기 발광 소자(OLED)에서 방출되는 빛의 계조를 세밀하게 제어할 수 있다.
상기 제1 소스 전극(SE1)은 상기 제1 액티브 패턴(ACT1)의 일 단에 연결될 수 있다. 상기 제1 소스 전극(SE1)은 제2 트랜지스터(T2)의 제2 드레인 전극(DE2)과 제5 트랜지스터(T5)의 제5 드레인 전극(DE5)과 연결될 수 있다. 상기 제1 드레인 전극(DE1)은 상기 제1 액티브 패턴(ACT1)의 타단에 연결될 수 있다. 상기 제1 드레인 전극(DE1)은 제3 트랜지스터(T3)의 제3 소스 전극(SE3)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다.
상기 제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함될 수 있다.
상기 제2 게이트 전극(GE2)은 상기 상부 i번째 주사선(Si)에 연결될 수 있다. 상기 제2 게이트 전극(GE2)은 상기 상부 i번째 주사선(Si)의 일부로 제공되거나 상기 상부 i번째 주사선(Si)으로부터 돌출된 형상으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 액티브 패턴(ACT2), 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다.
예를 들면, 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다.
상기 제2 액티브 패턴(ACT2)은 상기 제2 게이트 전극(GE2)과 중첩된 부분에 해당한다. 상기 제2 소스 전극(SE2)의 일단은 상기 제2 액티브 패턴(ACT2)에 연결될 수 있다. 상기 제2 소스 전극(SE2)의 타단은 제6 콘택 홀(CH6)을 통해 데이터선(Dj)에 연결될 수 있다. 상기 제2 드레인 전극(DE2)의 일단은 상기 제2 액티브 패턴(ACT2)에 연결될 수 있다. 상기 제2 드레인 전극(DE2)의 타단은 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1)과 상기 제5 트랜지스터(T5)의 상기 제5 드레인 전극(DE5)과 연결될 수 있다.
상기 제3 트랜지스터(T3)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제3 트랜지스터(T3)는 제3a 트랜지스터(T3a)와 제3b 트랜지스터(T3b)를 포함할 수 있다. 상기 제3a 트랜지스터(T3a)는 제3a 게이트 전극(GE3a), 제3a 액티브 패턴(ACT3a), 제3a 소스 전극(SE3a), 및 제3a 드레인 전극(DE3a)을 포함할 수 있다.
상기 제3b 트랜지스터(T3b)는 제3b 게이트 전극(GE3b), 제3b 액티브 패턴(ACT3b), 제3b 소스 전극(SE3b), 및 제3b 드레인 전극(DE3b)을 포함할 수 있다.
하기에서는, 상기 제3a 게이트 전극(GE3a)과 상기 제3b 게이트 전극(GE3b)을 제3 게이트 전극(GE3), 상기 제3a 액티브 패턴(ACT3a)과 상기 제3b 액티브 패턴(ACT3b)을 제3 액티브 패턴(ACT3), 상기 제3a 소스 전극(SE3a)과 상기 제3b 소스 전극(SE3b)을 제3 소스 전극(SE3), 그리고 상기 제3a 드레인 전극(DE3a)과 상기 제3b 드레인 전극(DE3b)을 제3 드레인 전극(DE3)으로 지칭한다.
상기 제3 게이트 전극(GE3)은 상기 상부 i번째 주사선(Si)에 연결될 수 있다. 상기 제3 게이트 전극(GE3)은 상기 상부 i번째 주사선(Si)의 일부로 제공되거나 상기 상부 i번째 주사선(Si)으로부터 돌출된 형상으로 제공된다.
예를 들면, 상기 제3a 게이트 전극(GE3a)은 상기 상부 i번째 주사선(Si)로부터 돌출된 형상으로 제공되며, 상기 제3b 게이트 전극(GE3b)은 상기 상부 상기 i번째 주사선(Si)의 일부로 제공될 수 있다.
상기 제3 액티브 패턴(ACT3), 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다.
예를 들면, 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제3 액티브 패턴(ACT3)은 상기 제3 게이트 전극(GE3)과 중첩된 부분에 해당한다. 상기 제3 소스 전극(SE3)의 일 단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 소스 전극(SE3)의 타단은 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1)과 제6 트랜지스터(T6)의 제6 소스 전극(SE6)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 일단은 상기 제3 액티브 패턴(ACT3)에 연결될 수 있다. 상기 제3 드레인 전극(DE3)의 타단은 상기 제4 트랜지스터(T4)의 상기 제4 드레인 전극(DE4)에 연결될 수 있다. 또한, 상기 제3 드레인 전극(DE3)은 상기 연결 라인(CNL), 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)에 연결될 수 있다.
상기 제4 트랜지스터(T4)는 누설 전류를 방지하기 위해 이중 게이트 구조로 제공될 수 있다. 즉, 상기 제4 트랜지스터(T4)는 제4a 트랜지스터(T4a)와 제4b 트랜지스터(T4b)를 포함할 수 있다. 상기 제4a 트랜지스터(T4a)는 제4a 게이트 전극(GE4a), 제4a 액티브 패턴(ACT4a), 제4a 소스 전극(SE4a), 및 제4a 드레인 전극(DE4a)을 포함하고, 상기 제4b 트랜지스터(T4b)는 제4b 게이트 전극(GE4b), 제4b 액티브 패턴(ACT4b), 제4b 소스 전극(SE4b), 및 제4b 드레인 전극(DE4b)을 포함할 수 있다.
하기에서는, 상기 제4a 게이트 전극(GE4a)과 상기 제4b 게이트 전극(GE4b)을 제4 게이트 전극(GE4), 상기 제4a 액티브 패턴(ACT4a)과 상기 제4b 액티브 패턴(ACT4b)을 제4 액티브 패턴(ACT4), 상기 제4a 소스 전극(SE4a)과 상기 제4b 소스 전극(SE4b)을 제4 소스 전극(SE4), 그리고 상기 제4a 드레인 전극(DE4a)과 상기 제4b 드레인 전극(DE4b)을 제4 드레인 전극(DE4)으로 지칭한다.
상기 제4 게이트 전극(GE4)은 상기 i-1번째 주사선(Si-1)에 연결될 수 있다. 상기 제4 게이트 전극(GE4)은 상기 i-1번째 주사선(Si-1)의 일부로 제공되거나 상기 i-1번째 주사선(Si-1)으로부터 돌출된 형상으로 제공될 수 있다. 예를 들면, 상기 제4a 게이트 전극(GE4a)은 상기 i-1번째 주사선(Si-1)의 일부로 제공될 수 있다. 상기 제4b 게이트 전극(GE4b)은 상기 i-1번째 주사선(Si-1)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제4 액티브 패턴(ACT4), 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제4 소스 전극(SE4) 및 상기 제4 드레인 전극(DE4)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제4 액티브 패턴(ACT4)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제4 액티브 패턴(ACT4)은 상기 제4 게이트 전극(GE4)과 중첩된 부분에 해당한다.
상기 제4 소스 전극(SE4)의 일단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 소스 전극(SE4)의 타단은 i-1번째 행의 화소(PXL1)의 초기화 전원선(IPL) 및 상기 i-1번째 행의 상기 화소(PXL1)의 제7 트랜지스터(T7)의 제7 드레인 전극(DE7)에 연결될 수 있다.
제4 소스 전극(SE4)과 상기 초기화 전원선(IPL) 사이에는 보조 연결 라인(AUX)이 제공될 수 있다. 상기 보조 연결 라인(AUX)의 일단은 상기 제9 콘택 홀(CH9)을 통해 상기 제4 소스 전극(SE4)과 연결될 수 있다. 상기 보조 연결 라인(AUX)의 타단은 i-1번째 행의 상기 화소(PXL1)의 제8 콘택 홀(CH8)을 통해 i-1번째 행의 초기화 전원선(IPL)에 연결될 수 있다.
상기 제4 드레인 전극(DE4)의 일단은 상기 제4 액티브 패턴(ACT4)에 연결될 수 있다. 상기 제4 드레인 전극(DE4)의 타단은 상기 제3 트랜지스터(T3)의 상기 제3 드레인 전극(DE3)에 연결된다. 상기 제4 드레인 전극(DE4)은 또한 상기 연결 라인(CNL), 상기 제2 콘택 홀(CH2) 및 상기 제1 콘택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 상기 제1 게이트 전극(GE1)에 연결된다.
상기 제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 전극(SE5), 및 제5 드레인 전극(DE5)을 포함할 수 있다.
상기 제5 게이트 전극(GE5)은 상기 발광 제어선(Ei)에 연결될 수 있다. 상기 제5 게이트 전극(GE5)은 상기 발광 제어선(Ei) 일부로 제공되거나 상기 발광 제어선(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제5 액티브 패턴(ACT5), 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 상기 제5 소스 전극(SE5) 및 상기 제5 드레인 전극(DE5)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제5 액티브 패턴(ACT5)은 불순물이 도핑되지 않은 반도체층으로 이루어진다. 상기 제5 액티브 패턴(ACT5)은 상기 제5 게이트 전극(GE5)과 중첩된 부분에 해당한다.
상기 제5 소스 전극(SE5)의 일단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 소스 전극(SE5)의 타단은 제5 콘택 홀(CH5)을 통해 상기 전원선(PL)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 일단은 상기 제5 액티브 패턴(ACT5)에 연결될 수 있다. 상기 제5 드레인 전극(DE5)의 타단은 상기 제1 트랜지스터(T1)의 상기 제1 소스 전극(SE1) 및 상기 제2 트랜지스터(T2)의 상기 제2 드레인 전극(DE2)에 연결될 수 있다.
상기 제6 트랜지스터(T6)는 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 전극(SE6), 및 제6 드레인 전극(DE6)을 포함할 수 있다.
상기 제6 게이트 전극(GE6)은 상기 발광 제어선(Ei)에 연결될 수 있다. 상기 제6 게이트 전극(GE6)은 상기 발광 제어선(Ei) 일부로 제공되거나 상기 발광 제어선(Ei)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제6 액티브 패턴(ACT6), 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성된다. 예를 들면, 상기 제6 소스 전극(SE6) 및 상기 제6 드레인 전극(DE6)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제6 액티브 패턴(ACT6)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제6 액티브 패턴(ACT6)은 상기 제6 게이트 전극(GE6)과 중첩된 부분에 해당한다. 상기 제6 소스 전극(SE6)의 일단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다.
상기 제6 소스 전극(SE6)의 타단은 상기 제1 트랜지스터(T1)의 상기 제1 드레인 전극(DE1) 및 상기 제3 트랜지스터(T3)의 상기 제3 소스 전극(SE3)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 일단은 상기 제6 액티브 패턴(ACT6)에 연결될 수 있다. 상기 제6 드레인 전극(DE6)의 타단은 상기 제7 트랜지스터(T7)의 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7), 및 제7 드레인 전극(DE7)을 포함할 수 있다.
상기 제7 게이트 전극(GE7)은 상기 하부 i번째 주사선(Si)에 연결될 수 있다. 상기 제7 게이트 전극(GE7)은 상기 하부 i번째 주사선(Si)의 일부로 제공되거나 상기 하부 i번째 주사선(Si)으로부터 돌출된 형상으로 제공될 수 있다.
상기 제7 액티브 패턴(ACT7), 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 예를 들면, 상기 제7 소스 전극(SE7) 및 상기 제7 드레인 전극(DE7)은 불순물이 도핑된 반도체층으로 이루어지며, 상기 제7 액티브 패턴(ACT7)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 상기 제7 액티브 패턴(ACT7)은 상기 제7 게이트 전극(GE7)과 중첩된 부분에 해당한다.
상기 제7 소스 전극(SE7)의 일단은 상기 제7 액티브 패턴(ACT7)에 연결될 수 있다. 상기 제7 소스 전극(SE7)의 타단은 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)의 일단은 상기 제7 액티브 패턴(ACT7)에 연결될 수 있다.
상기 제7 드레인 전극(DE7)의 타단은 상기 초기화 전원선(IPL)에 연결될 수 있다. 또한, 상기 제7 드레인 전극(DE7)은 i+1번째 행에 배치된 화소(PXL1)의 제4 트랜지스터(T4)의 제4 소스 전극(SE4)에 연결될 수 있다. 상기 제7 드레인 전극(DE7)과 상기 i+1번째 행에 배치된 상기 화소(PXL1)의 상기 제4 트랜지스터(T4)의 상기 제4 소스 전극(SE4)은 상기 보조 라인(AUX), 상기 제8 콘택 홀(CH8), 및 제9 콘택 홀(CH9)을 통해 연결될 수 있다.
상기 스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다. 상기 하부 전극(LE)은 상기 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 이루어질 수 있다.
상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 중첩하며, 평면 상에서 볼 때 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)과 상기 하부 전극(LE)과의 중첩 면적을 넓힘으로써 상기 스토리지 커패시터(Cst)의 캐패시턴스가 증가될 수 있다. 상기 상부 전극(UE)은 제1 방향(DR1)으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 전극(UE)에는 상기 제1 전원과 동일한 레벨의 전압이 인가될 수 있다. 상기 상부 전극(UE)은 상기 제1 게이트 전극(GE1)과 상기 연결 라인(CNL)이 접촉되는 제1 콘택 홀(CH1)이 형성되는 영역에 개구부(OPN)를 가질 수 있다.
상기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 상기 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 제1 전극(AD)은 각 화소(PXL1)에 대응하는 발광 영역 내에 제공될 수 있다. 상기 제1 전극(AD)은 제7 콘택 홀(CH7) 및 제10 콘택 홀(CH10)을 통해 상기 제7 트랜지스터(T7)의 상기 제7 소스 전극(SE7)과, 상기 제6 트랜지스터(T6)의 상기 제6 드레인 전극(DE6)에 연결될 수 있다.
상기 제7 콘택 홀(CH7)과 상기 제10 콘택 홀(CH10) 사이에는 브릿지 패턴(BRP)이 제공될 수 있다. 상기 브릿지 패턴(BRP)은 상기 제6 드레인 전극(DE6), 상기 제7 소스 전극(SE7) 및 상기 제1 전극(AD)을 연결할 수 있다.
하기에서는, 도 5 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
기판(100) 상에 액티브 패턴(ACT1 내지 ACT7; 이하 ACT)이 제공될 수 있다. 상기 액티브 패턴(ACT)은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)을 포함할 수 있다. 상기 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7)은 반도체 소재로 형성될 수 있다.
상기 기판(100)과 상기 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7) 사이에는 버퍼층(미도시)이 제공될 수 있다.
상기 제1 액티브 패턴(ACT1) 및 상기 제7 액티브 패턴(ACT7)이 형성된 기판(100) 상에는 게이트 절연막(GI)이 제공될 수 있다.
상기 게이트 절연막(GI) 상에는 i-1번째 주사선(Si-1), 상기 i번째 주사선(Si), 발광 제어 라인(Ei), 및 제1 게이트 전극(GE1) 및 제7 게이트 전극(GE7)이 제공될 수 있다.
상기 제1 게이트 전극(GE1)은 상기 스토리지 커패시터(Cst)의 하부 전극(LE)이 될 수 있다. 상기 제2 게이트 전극(GE2)과 상기 제3 게이트 전극(GE3)은 상기 상부 i번째 주사선(Si)과 일체로 형성될 수 있다. 상기 제4 게이트 전극(GE4)은 i-1번째 주사선(Si-1)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)과 제6 게이트 전극(GE6)은 발광 제어 라인(Ei)과 일체로 형성될 수 있다. 제7 게이트 전극(GE7)은 상기 하부 i번째 주사선(Si)과 일체로 형성될 수 있다.
상기 i-1번째 주사선(Si-1) 등이 형성된 상기 기판(100) 상에는 제1 층간 절연막(IL1)이 제공될 수 있다.
상기 제1 층간 절연막(IL1) 상에는 상기 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원선(IPL)이 제공될 수 있다. 상기 상부 전극(UE)은 상기 하부 전극(LE)을 커버할 수 있다. 상기 상부 전극(UE)은 상기 제1 층간 절연막(IL1)을 사이에 두고 상기 하부 전극(LE)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 상부 전극(UE) 및 상기 초기화 전원선(IPL)이 배치된 상기 기판(100) 상에는 제2 층간 절연막(IL2)이 제공될 수 있다.
상기 제2 층간 절연막(IL2) 상에는 데이터선(Dj), 전원선(PL), 연결 라인(CNL), 보조 연결 라인(AUX), 및 브릿지 패턴(BRP)이 제공될 수 있다.
상기 데이터선(Dj)은 상기 제1 층간 절연막(IL1), 상기 제2 층간 절연막(IL2), 및 상기 게이트 절연막(GI)을 관통하는 제6 콘택 홀(CH6)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
상기 전원선(PL)은 상기 제2 층간 절연막(IL2)을 관통하는 제3 및 제4 콘택 홀(CH3, CH4)을 통해 상기 스토리지 커패시터(Cst)의 상기 상부 전극(UE)에 연결될 수 있다.
상기 전원선(PL)은 또한 상기 제1 층간 절연막(IL1), 상기 제2 층간 절연막(IL2), 및 게이트 절연막(GI)을 관통하는 제5 콘택 홀(CH5)을 통해 상기 제5 소스 전극(SE5)에 연결될 수 있다.
상기 연결 라인(CNL)은 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제1 콘택 홀(CH1)을 통해 상기 제1 게이트 전극(GE1)에 연결될 수 있다. 또한, 상기 연결 라인(CNL)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1) 및 상기 제2 층간 절연막(IL2)을 관통하는 제2 콘택 홀(CH2)을 통해 제3 드레인 전극(DE3) 및 제4 드레인 전극(DE4)에 연결될 수 있다.
상기 보조 연결 라인(AUX)은 상기 제2 층간 절연막(IL2)을 관통하는 제8 콘택 홀(CH8)을 통해 상기 초기화 전원선(IPL)에 연결될 수 있다. 또한, 상기 보조 연결 라인(AUX)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1), 및 상기 제2 층간 절연막(IL2)을 관통하는 제9 콘택 홀(CH9)을 통해 상기 제4 소스 전극(SE4) 및 i-1번째 행의 화소(PXL1)의 제7 드레인 전극(DE7)에 연결될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제6 드레인 전극(DE6)과 제1 전극(AD) 사이에서 상기 제6 드레인 전극(DE6)과 상기 제1 전극(AD)을 연결하는 매개체로 제공되는 패턴일 수 있다. 상기 브릿지 패턴(BRP)은 상기 게이트 절연막(GI), 상기 제1 층간 절연막(IL1), 및 상기 제2 층간 절연막(IL2)을 관통하는 제7 콘택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결된다.
상기 제1 데이터선(DL1) 등이 형성된 상기 기판(100)에는 보호층(PSV)이 제공될 수 있다.
상기 보호층(PSV) 상에는 상기 발광 소자(OLED)가 제공될 수 있다. 상기 발광 소자(OLED)는 제1 전극(AD), 제2 전극(CD), 및 상기 제1 전극(AD)과 제2 전극(CD) 사이에 제공된 발광층(EML)을 포함할 수 있다.
상기 제1 전극(AD)은 상기 보호층(PSV) 상에 제공될 수 있다. 상기 제1 전극(AD)은 상기 보호층(PSV)을 관통하는 제10 콘택 홀(CH10)을 통해 상기 브릿지 패턴(BRP)에 연결될 수 있다. 상기 브릿지 패턴(BRP)은 제7 콘택 홀(CH7)을 통해 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결되어 있으므로, 상기 제1 전극(AD)은 최종적으로 상기 제6 드레인 전극(DE6)과 상기 제7 소스 전극(SE7)에 연결될 수 있다.
상기 제1 전극(AD) 등이 형성된 기판(100) 상에는 각 화소(PXL1)에 대응하도록 발광 영역을 구획하는 화소 정의막(PDL)이 제공될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 전극(AD)의 상면을 노출하며 상기 화소(PXL1)의 둘레를 따라 상기 기판(100)으로부터 돌출될 수 있다.
상기 화소 정의막(PDL)에 의해 둘러싸인 발광 영역에는 상기 발광층(EML)이 제공되며, 상기 발광층(EML) 상에는 상기 제2 전극(CD)이 제공될 수 있다. 상기 제2 전극(CD) 상에는 상기 제2 전극(CD)을 커버하는 봉지막(SLM)이 제공될 수 있다.
상기 제1 전극(AD) 및 상기 제2 전극(CD) 중 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 상기 제1 전극(AD)는 애노드 전극일 수 있으며, 상기 제2 전극(CD)는 캐소드 전극일 수 있다.
또한, 상기 제1 전극(AD) 및 상기 제2 전극(CD) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 상기 발광 소자(OLED)가 배면 발광형 유기 발광 표시 소자인 경우, 상기 제1 전극(AD)이 투과형 전극이며, 상기 제2 전극(CD)이 반사형 전극일 수 있다.
상기 발광 소자(OLED)가 전면 발광형 유기 발광 표시 소자인 경우, 상기 제1 전극이 반사형 전극이며, 상기 제2 전극이 투과형 전극일 수 있다.
상기 발광 소자(OLED)가 양면 발광형 유기 발광 표시 소자인 경우, 상기 제1 전극(AD) 및 상기 제2 전극(CD) 모두 투과형 전극일 수 있다.
본 실시예에서는 상기 발광 소자(OLED)이 전면 발광형 유기 발광 표시 소자이며, 상기 제1 전극(AD)이 애노드 전극인 경우를 예로서 설명한다.
상기 제1 전극(AD)은 광을 반사시킬 수 있는 반사막(미도시), 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 상기 투명 도전막 및 상기 반사막 중 적어도 하나는 상기 드레인 전극(DE)과 접속할 수 있다.
상기 반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
상기 투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 상기 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
상기 발광층(EML)은 상기 제1 전극(AD)의 노출된 표면 상에 배치될 수 있다. 상기 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다.
상기 제2 전극(CD)은 반투과 반사막일 수 있다. 예를 들면, 상기 제2 전극(CD)은 상기 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 상기 제2 전극(CD)은 상기 발광층(EML)에서 출사된 광의 일부는 투과시키고, 상기 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
상기 봉지막(SLM)은 상기 발광 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 상기 봉지막(SLM)은 복수의 무기막(미도시) 및 복수의 유기막(미도시)을 포함할 수 있다. 예를 들면, 상기 봉지막(SLM)은 상기 무기막, 및 상기 무기막 상에 배치된 상기 유기막을 포함하는 복수의 단위 봉지층을 포함할 수 있다. 또한, 상기 봉지막(SLM)의 최상부에는 상기 무기막이 배치될 수 있다. 상기 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다.
한편, 도 4 내지 도 7에는 제1 화소(PXL1)의 구성을 예시적으로 도시하였으나, 제2 화소(PXL2) 및 제3 화소(PXL3) 또한 제1 화소(PXL1)와 동일한 구성을 갖도록 형성될 수 있다.
도 8은 도 2의 A-A'선에 따른 단면도이다.
도 2 내지 도 8을 참조하면, 각각의 제1 로드 매칭부(LMU1)는 제1 로드 매칭 패턴(LMP1)과 제2 로드 매칭 패턴(LMP2)을 포함할 수 있다.
제1 로드 매칭 패턴(LMP1)은 화소들(PXL1, PXL2, PXL3)의 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 및 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
즉, 제1 로드 매칭 패턴(LMP1)은 제1 액티브 패턴(ACT1) 내지 제7 액티브 패턴(ACT7), 제1 소스 전극(SE1) 내지 제7 소스 전극(SE7), 및 제1 드레인 전극(DE1) 내지 제7 드레인 전극(DE7)과 동일한 층 상에 제공될 수 있다.
제2 로드 매칭 패턴(LMP2)은, 제1 층간 절연막(IL1) 상에 제공되며, 화소들(PXL1, PXL2, PXL3)의 스토리지 커패시터(Cst)의 상부 전극(UE) 및 초기화 전원 라인(IPL)과 동일한 물질로 동일한 공정에서 형성될 수 있다.
제1 로드 매칭 패턴(LMP1)과 제2 로드 매칭 패턴(LMP2) 사이에 캐패시턴스가 형성될 수 있도록, 평면 상에서 볼 때 제1 로드 매칭 패턴(LMP1)과 제2 로드 매칭 패턴(LMP2)은 서로 중첩할 수 있다. 즉, 제1 로드 매칭 패턴(LMP1)과 제2 로드 매칭 패턴(LMP2)은 커패시터를 형성할 수 있다.
보조 전원선(SPL)은 제2 층간 절연막(IL2) 상에 제공될 수 있으며, 화소들(PXL1, PXL2, PXL3)의 데이터선(Dj), 전원선(PL), 연결 라인(CNL) 등과 동일한 물질로 동일한 공정에서 형성될 수 있다.
보조 전원선(SPL)은 제1 전원(ELVDD)이나 제2 전원(ELVSS)을 인가 받을 수 있다. 즉, 보조 전원선(SPL)은 상기 커패시터에 기준 전위를 인가하는 기능을 할 수 있다.
상기와 같은 커패시터는 제2 주사선(S21~S26)의 로드 값을 크게 할 수 있으며, 따라서 제1 주사선(S11~S1k)과 제2 주사선(S21~S26) 사이의 로드 값 차이가 줄어들 수 있다.
제2 로드 매칭부(LMU2) 및 제3 로드 매칭부(LMU3)의 구성은 제1 로드 매칭부(LMU1)와 동일할 수 있다.
다만, 상기와 같은 커패시터는 정전기에 취약한 문제점이 있다. 구체적으로, 정전기는 제2 로드 매칭 패턴(LMP2)을 통해 입력될 수 있으며, 정전기는 로드 매칭부(LMU1, LMU2, LMU3)와 연결된 화소들(PXL2, PXL3)에 구비된 트랜지스터의 문턱 전압 값에 영향을 미칠 수 있다.
제1 화소들(PXL1)에 구비된 트랜지스터들의 문턱 전압 값과 나머지 화소들(PXL2, PXL3)에 구비된 트랜지스터들의 문턱 전압 값이 상이한 경우, 제1 화소 영역(AA1)에서 표시되는 영상과 제2 화소 영역(AA2) 및 제3 화소 영역(AA3)에서 표시되는 영상 간 휘도 차이가 발생할 수 있다.
도 2를 참조하면, 정전기로부터 화소들(PXL2, PXL3)을 보호하기 위하여, 로드 매칭부(LMU1, LMU2, LMU3)와 화소들(PXL2, PXL3) 사이에 보호 배선들(510a, 510b)이 제공될 수 있다.
보호 배선들(510a, 510b)은 제2 화소들(PXL2)과 전기적으로 연결되는 제1 보호 배선들(510a)과 제3 화소들(PXL3)과 전기적으로 연결되는 제2 보호 배선들(510b)을 포함할 수 있다.
보호 배선들(510a, 510b)은 제2 주변 영역(NA2), 제3 주변 영역(NA3) 및 제4 주변 영역(NA4)에 위치할 수 있다.
보호 배선들(510a, 510b) 각각의 일 단은 로드 매칭부(LMU1, LMU2, LMU3)와 전기적으로 연결되고, 나머지 타 단은 화소들(PXL2, PXL3)과 접속된 주사선들(S21~S26, S31~S36)과 연결될 수 있다.
보호 배선(510a, 510b)의 저항이 크도록, 보호 배선(510a, 510b)은 폴리실리콘(poly silicon)으로 형성될 수 있다.
보호 배선들(510a, 510b)은 제1 로드 매칭 패턴(LMP1)과 동일한 층에 형성될 수 있다.
도 9는 본 발명의 일 실시예에 의한 표시 장치를 나타낸 도면이다.
도 9에서는 상술한 실시예(예를 들어, 도 2)와 비교하여 변경된 부분을 중심으로 설명을 진행하며, 상술한 실시예와 중복되는 부분에 대해서는 설명을 생략하도록 한다. 이에 따라, 여기서는 보호부를 중심으로 설명을 진행하도록 한다.
도 9를 참조하면, 보호부는 정전기 보호 회로들(520a, 520b)을 포함할 수 있다.
정전기 보호 회로들(520a, 520b)은 제2 화소들(PXL2)에 전기적으로 연결되는 제1 정전기 보호 회로들(520a)과 제3 화소들(PXL3)에 전기적으로 연결되는 제2 정전기 보호 회로들(520b)을 포함할 수 있다.
정전기 보호 회로들(520a, 520b)은 제2 주변 영역(NA2), 제3 주변 영역(NA3) 및 제4 주변 영역(NA4)에 위치할 수 있다.
정전기 보호 회로들(520a, 520b)은 로드 매칭부(LMU1, LMU2, LMU3)와 화소들(PXL2, PXL3) 사이에 제공될 수 있다.
정전기 보호 회로들(520a, 520b) 각각의 입력단은 로드 매칭부(LMU1, LMU2, LMU3)와 전기적으로 연결되고, 출력단은 화소들(PXL2, PXL3)과 접속된 주사선들(S21~S26, S31~S36)과 연결될 수 있다.
도 10은 도 9에 도시된 제1 정전기 보호 회로의 구성을 나타낸 도면이다.
도 10을 참조하면, 제1 정전기 보호 회로(520a)는 제1 보호 트랜지스터(TP1), 제2 보호 트랜지스터(TP2), 제3 보호 트랜지스터(TP3), 및 제4 보호 트랜지스터(TP4)를 포함할 수 있다.
제1 보호 트랜지스터(TP1), 제2 보호 트랜지스터(TP2), 제3 보호 트랜지스터(TP3), 및 제4 보호 트랜지스터(TP4) 각각은, 게이트 전극, 제1 전극 및 제2 전극을 포함할 수 있다.
게이트 전극은 제1 전극에 연결되며, 따라서 제1 보호 트랜지스터(TP1), 제2 보호 트랜지스터(TP2), 제3 보호 트랜지스터(TP3), 및 제4 보호 트랜지스터(TP4) 각각은 역방향으로 다이오드 연결되는 트랜지스터로 구성될 수 있다.
제1 보호 트랜지스터(TP1), 제2 보호 트랜지스터(TP2), 제3 보호 트랜지스터(TP3), 및 제4 보호 트랜지스터(TP4)를 구동하기 위하여, 정전기 보호 회로(500)에는 고 전위 구동 전원인 제1 전원(ELVDD)와 저 전위 구동 전원인 제2 전원(ELVSS)이 공급될 수 있다.
본 설명에서 역방향으로 다이오드 연결된다는 의미는 일반적인 상태, 즉, 구동전원 및 구동신호 등이 입력되는 경우를 기준으로 한 것이며, 절대값이 큰 양의 정전기 또는 음의 정전기가 입력되는 경우, 이들 정전기에 대해서는 다이오드의 연결방향이 순방향이 될 수도 있다.
즉, 전압의 크기(즉, 전압의 절대값)가 큰 정전기 중 양(+)의 값을 가지는 정전기는 제1 전원(ELVDD) 쪽으로 유도되고, 음(-)의 값을 가지는 정전기는 제2 전원(ELVSS) 쪽으로 유도될 수 있다. 따라서, 정전기가 화소들(PXL1, PXL2, PXL3) 내부의 트랜지스터들로 인가되지 않게 된다.
한편 도면에는 도시되지 않았으나, 제2 정전기 보호 회로(520b)는 제1 정전기 보호 회로(520a)와 동일한 구성을 갖도록 형성될 수 있다.
도 11은 본 발명의 다른 실시예에 의한 표시 장치를 나타낸 도면이다.
도 11에서는 상술한 실시예(예를 들어, 도 2 및 도 9)와 비교하여 변경된 부분을 중심으로 설명을 진행하며, 상술한 실시예와 중복되는 부분에 대해서는 설명을 생략하도록 한다. 이에 따라, 여기서는 보호부를 중심으로 설명을 진행하도록 한다.
도 11을 참조하면, 보호부는 보호 배선들(510a, 510b) 및 정전기 보호 회로들(520a, 520b)를 포함할 수 있다.
보호 배선들(510a, 510b) 및 정전기 보호 회로들(520a, 520b)은 제2 주변 영역(NA2), 제3 주변 영역(NA3) 및 제4 주변 영역(NA4)에 위치할 수 있다.
보호 배선들(510a, 510b) 각각의 일 단은 로드 매칭부(LMU1, LMU2, LMU3)와 전기적으로 연결되고, 나머지 타 단은 정전기 보호 회로(520a, 520b)의 입력단에 연결될 수 있다.
정전기 보호 회로들(520a, 520b) 각각의 출력단은 화소들(PXL2, PXL3)과 접속된 주사선들(S21~S26, S31~S36)과 연결될 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 표시 장치 AA1: 제1 화소 영역
AA2: 제2 화소 영역 AA3: 제3 화소 영역
PXL1: 제1 화소 PXL2: 제2 화소
PXL3: 제3 화소
NA1, NA2, NA3, NA4: 주변 영역
210, 220, 230: 주사 구동부
310, 320, 330: 발광 구동부
400: 데이터 구동부
LMU1, LMU2, LMU3: 로드 매칭부
510a, 510b: 보호 배선
520a, 520b: 정전기 보호 회로

Claims (18)

  1. 기판;
    상기 기판 상의 제1 화소 영역에 제공되며, 제1 주사선들과 연결되는 제1 화소들;
    상기 제1 화소 영역의 일 측에 위치하고 상기 기판의 일부가 제거된 오목부;
    상기 오목부의 좌측에 위치하고, 상기 제1 화소 영역보다 작은 폭을 갖는 제2 화소 영역에 제공되며, 제2 주사선들과 연결되는 제2 화소들;
    상기 제2 화소 영역과 이격되어 상기 오목부의 우측에 위치하고, 상기 제1 화소 영역보다 작은 폭을 갖는 제3 화소 영역에 제공되며, 제3 주사선들과 연결되는 제3 화소들;
    상기 제1 화소 영역에 제공되며, 상기 제1 주사선들과 전기적으로 연결되어 상기 제1 화소들로 제1 주사 신호를 공급하는 제1 주사 구동부;
    상기 제2 화소 영역에 제공되며, 상기 제2 주사선들과 전기적으로 연결되어 상기 제2 화소들로 제2 주사 신호를 공급하는 제2 주사 구동부;
    상기 제3 화소 영역에 제공되며, 상기 제3 주사선들과 전기적으로 연결되어 상기 제3 화소들로 제3 주사 신호를 공급하는 제3 주사 구동부;
    상기 제2 화소 영역의 외측에 존재하는 제2 주변 영역에 위치하고, 상기 제2 주사선들의 로드를 상기 제1 주사선들의 로드에 매칭시키는 제1 로드 매칭부;
    상기 제3 화소 영역의 외측에 존재하는 제3 주변 영역에 위치하고, 상기 제3 주사선들의 로드를 상기 제1 주사선들의 로드에 매칭시키기 위한 제2 로드 매칭부;
    일단은 상기 제2 주사선들과 연결되고, 타단은 상기 제1 로드 매칭부와 연결되는 제1 보호 배선들; 및
    일단은 상기 제3 주사선들과 연결되고, 타단은 상기 제2 로드 매칭부와 연결되는 제2 보호 배선들을 포함하고,
    상기 제1 주사선들의 길이는 상기 제2 및 제3 주사선들의 길이보다 긴 표시 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 주변 영역과 상기 제3 주변 영역을 연결하는 제4 주변 영역에 위치하고, 상기 제2 주사선들의 일부 및 상기 제3 주사선들의 일부와 전기적으로 연결되는 제3 로드 매칭부들을 더 포함하는 표시 장치.
  4. 제3항에 있어서,
    상기 제2 화소들과 상기 제3 로드 매칭부들 사이에 연결된 제3 보호 배선들을 더 포함하는 표시 장치.
  5. 제4항에 있어서,
    상기 제3 화소들과 상기 제3 로드 매칭부들 사이에 연결된 제4 보호 배선들을 더 포함하는 표시 장치.
  6. 제1항에 있어서,
    상기 제1 보호 배선들 및 상기 제2 보호 배선들은 폴리실리콘을 포함하는 표시 장치.
  7. 제1항에 있어서,
    하나의 수평 라인에 위치한 제2 화소들의 개수 및 하나의 수평 라인에 위치한 제3 화소들의 개수는 상기 제1 화소 영역으로부터 멀어질수록 작아지는 표시 장치.
  8. 제7항에 있어서,
    상기 로드 매칭부는, 서로 커패시턴스를 형성하는 제1 로드 매칭 패턴과 제2 로드 매칭 패턴을 포함하는 표시 장치.
  9. 제8항에 있어서,
    상기 커패시턴스의 크기는 상기 제1 화소 영역으로부터 먼 곳에 위치할수록 커지는 표시 장치.
  10. 기판;
    상기 기판 상의 제1 화소 영역에 제공되며, 제1 주사선들과 연결되는 제1 화소들;
    상기 제1 화소 영역의 일 측에 위치하고 상기 기판의 일부가 제거된 오목부;
    상기 오목부의 좌측에 위치하고, 상기 제1 화소 영역보다 작은 폭을 갖는 제2 화소 영역에 제공되며, 제2 주사선들과 연결되는 제2 화소들;
    상기 제2 화소 영역과 이격되어 상기 오목부의 우측에 위치하고, 상기 제1 화소 영역보다 작은 폭을 갖는 제3 화소 영역에 제공되며, 제3 주사선들과 연결되는 제3 화소들;
    상기 제1 화소 영역에 제공되며, 상기 제1 주사선들과 전기적으로 연결되어 상기 제1 화소들로 제1 주사 신호를 공급하는 제1 주사 구동부;
    상기 제2 화소 영역에 제공되며, 상기 제2 주사선들과 전기적으로 연결되어 상기 제2 화소들로 제2 주사 신호를 공급하는 제2 주사 구동부;
    상기 제3 화소 영역에 제공되며, 상기 제3 주사선들과 전기적으로 연결되어 상기 제3 화소들로 제3 주사 신호를 공급하는 제3 주사 구동부;
    상기 제2 화소 영역의 외측에 존재하는 제2 주변 영역에 위치하고, 상기 제2 주사선들의 로드를 상기 제1 주사선들의 로드에 매칭시키는 제1 로드 매칭부;
    상기 제3 화소 영역의 외측에 존재하는 제3 주변 영역에 위치하고, 상기 제3 주사선들의 로드를 상기 제1 주사선들의 로드에 매칭시키기 위한 제2 로드 매칭부;
    일단은 상기 제2 주사선들과 연결되고, 타단은 상기 제1 로드 매칭부와 연결되는 제1 정전기 보호 회로들; 및
    일단은 상기 제3 주사선들과 연결되고, 타단은 상기 제2 로드 매칭부와 연결되는 제2 정전기 보호 회로들을 포함하고,
    상기 제1 주사선들의 길이는 상기 제2 및 제3 주사선들의 길이보다 긴 표시 장치.
  11. 삭제
  12. 제10항에 있어서,
    상기 제1 정전기 보호 회로들 및 상기 제2 정전기 보호 회로들 각각은, 게이트 전극과 제1 전극이 서로 접속된 역다이오드 형 트랜지스터들을 포함하는 표시 장치.
  13. 제12항에 있어서,
    상기 제2 주변 영역과 상기 제3 주변 영역을 연결하는 제4 주변 영역에 위치하고, 상기 제2 주사선들의 일부 및 상기 제3 주사선들의 일부와 전기적으로 연결되는 제3 로드 매칭부들을 더 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 제2 화소들과 상기 제3 로드 매칭부 사이에 연결된 제3 정전기 보호 회로들을 더 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 제3 화소들과 상기 제3 로드 매칭부 사이에 연결되는 제4 정전기 보호 회로들을 더 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 제1 정전기 보호 회로들과 전기적으로 연결된 제1 보호 배선들; 및
    상기 제2 정전기 보호 회로들과 전기적으로 연결된 제2 보호 배선들을 더 포함하는 표시 장치.
  17. 제16항에 있어서,
    상기 제3 정전기 보호 회로들과 전기적으로 연결되는 제3 보호 배선들; 및
    상기 제4 정전기 보호 회로들과 전기적으로 연결되는 제4 보호 배선들을 더 포함하는, 표시 장치.
  18. 제16항에 있어서,
    상기 제1 보호 배선들 및 상기 제2 보호 배선들은 폴리실리콘을 포함하는 표시 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019186751A1 (ja) * 2018-03-28 2019-10-03 シャープ株式会社 表示装置
CN109188809B (zh) * 2018-09-30 2021-09-17 武汉天马微电子有限公司 显示面板和显示装置
CN110164869B (zh) * 2019-04-12 2021-07-30 上海中航光电子有限公司 显示面板和显示装置
CN111106155B (zh) * 2019-12-30 2022-10-25 武汉天马微电子有限公司 一种显示面板及显示装置
KR20210129765A (ko) 2020-04-20 2021-10-29 삼성디스플레이 주식회사 표시 장치
CN111754943A (zh) * 2020-06-16 2020-10-09 武汉华星光电半导体显示技术有限公司 显示面板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4659885B2 (ja) * 2006-11-21 2011-03-30 シャープ株式会社 アクティブマトリクス基板、表示パネル、及び表示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101376654B1 (ko) 2007-07-09 2014-03-21 엘지디스플레이 주식회사 액정표시장치
KR102317600B1 (ko) * 2014-07-21 2021-10-27 삼성디스플레이 주식회사 표시 장치
KR102352307B1 (ko) 2015-08-05 2022-01-19 삼성디스플레이 주식회사 보호 회로 및 이를 포함하는 유기발광 표시장치
KR102365683B1 (ko) 2015-11-27 2022-02-21 삼성전자주식회사 디스플레이 구동 칩
KR102518746B1 (ko) * 2016-06-01 2023-04-07 삼성디스플레이 주식회사 표시 장치
CN107633807B (zh) * 2017-09-08 2019-10-15 上海天马有机发光显示技术有限公司 一种显示面板及显示装置
CN107611142B (zh) * 2017-09-11 2020-06-09 上海天马有机发光显示技术有限公司 显示面板及显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4659885B2 (ja) * 2006-11-21 2011-03-30 シャープ株式会社 アクティブマトリクス基板、表示パネル、及び表示装置

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