KR102538271B1 - 게이트 구조물 및 방법 - Google Patents

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Abstract

디바이스는 기판, 기판 위의 반도체 채널, 및 반도체 채널 위에 배치되고 반도체 채널을 횡방향으로 둘러싸는 게이트 구조물을 포함한다. 게이트 구조물은 반도체 채널 위의 제1 유전체층, 제1 유전체층 위의 제1 일함수 금속층, 제1 일함수 금속층 위의 제1 보호층, 제1 보호층 위의 제2 보호층, 및 제2 보호층 위의 금속 충전층을 포함한다.

Description

게이트 구조물 및 방법{GATE STRUCTURE AND METHOD}
우선권 주장 및 교차 참조
이 출원은 2020년 6월 25일에 출원되고 발명의 명칭이 "다중 게이트 스택 구조물을 가진 반도체 디바이스 및 이를 제조하는 방법(SEMICONDUCTOR DEVICE WITH MULTIPLE GATE STACK STRUCTURE AND METHOD OF FABRICATION THE SAME)"인 미국 특허 가출원 제63/044,274호에 대한 우선권의 이익을 주장하며, 이 출원은 참조에 의해 그 전체가 본 명세서에 통합된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적 성장을 경험했다. IC 물질 및 설계의 기술적 진보는 여러 세대의 IC를 생산했고 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스들의 개수)는 일반적으로 증가한 반면, 지오메트리(geometry) 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이러한 축소(scaling down) 프로세스는 생산 효율을 증가시키고 연관 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다. 이러한 축소는 또한 IC 프로세싱 및 제조의 복잡성을 증가시켰다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(features)는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 1c는 본 개시 내용의 실시예들에 따라 제조된 IC 디바이스의 일부의 개략적인 측단면도이다.
도 2a 내지 10c는 본 개시의 다양한 양상들에 따른 다양한 제조 단계에서의 IC 디바이스의 다양한 실시예들의 도면들이다.
도 11은 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하는 방법을 예시하는 흐름도이다.
도 12 내지 19는 본 개시의 다양한 양상들에 따른 다양한 제조 단계에서의 IC 디바이스의 다양한 실시예들의 도면들이다.
도 20은 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하는 방법을 예시하는 흐름도이다.
도 21 내지 26은 본 개시의 다양한 양상에 따른 반도체 디바이스층을 제조하기 위한 프로세스의 다이어그램이다.
하기의 개시는 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 배향으로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
본 개시는 일반적으로 반도체 디바이스에 관한 것이며, 보다 구체적으로, 평면 FET, 3차원 핀 라인 FET(fin-line FET; FinFET) 또는 게이트 올 어라운드(gate-all-around; GAA) 디바이스와 같은 전계 효과 트랜지스터(FET)에 관한 것이다. 게이트 올 어라운드(gate all around; GAA) 트랜지스터 구조물은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 이중-패터닝 프로세스 또는 다중-패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 구조물들이 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 이후 희생층이 제거되고, 그런 다음, GAA 구조물을 패터닝하도록 잔여 스페이서가 사용될 수 있다.
반도체 디바이스의 서로 다른 문턱 전압(threshold voltage; "Vt")은 매우 다양한 기능 요구 사항을 갖는 회로 요소의 성능을 최적화하는 데 바람직하다. 종래 디바이스의 문턱 전압은 게이트 전극의 서로 다른 일함수 금속의 두께를 증가시킴으로써 조정될 수 있다. 그러나 디바이스 축소 프로세스가 계속됨에 따라 서로 다른 일함수 금속의 두께를 늘리는 것이 불가능해지거나 그리고/또는 다양한 제조상의 어려움을 초래할 수 있다. 첨단 기술 노드에서, 포토리소그래피 패터닝으로 일함수 금속 막의 두께를 변경하여 다중 Vt 조정(tuning)을 위한 게이트 충전 윈도우(gate fill window)는 게이트 길이 치수 축소로 인해 난이해지고 있다. 이러한 게이트 충전 윈도우 문제는 높은 게이트 저항으로 이어질 수 있으며 이는 바람직하지 않다.
상기 내용에 더하여, 더 얇은 금속 게이트(5 옹스트롬 내지 15 옹스트롬 또는 그 미만) 다중 패터닝을 갖는 더 얇은 N형 일함수(N-type work function; "nWF") 금속 퇴적, 예를 들어, 10 옹스트롬 내지 25 옹스트롬의 TiAlC가 도입된다. 그러나 TiAlC와 같은 더 얇은 nWF 금속은 매우 쉽게 산화된다. N형 초저 문턱 전압(ultra-low threshold voltage; "ulVT") 및 P형 표준 문턱 전압(standard threshold voltage; "SVT") 디바이스는 nWF 금속 산화에 더 민감하여, nWF 금속이 Si 채널에 가까운 하이-K("HK") 유전체층 바로 위에 퇴적되기 때문에 바람직하지 않은 큰 Vt 시프트를 유발한다. 이와 같이, 금속 산화를 방지하기 위해 추가 보호층이 실시예에 도입된다.
실시예는 Vt 조정을 향상시키기 위한 적어도 4개의 기술을 포함한다. 먼저, 다수의 더 얇은 금속 게이트층(예를 들어, 제1 및 제2 금속 게이트층)이 패터닝된다. 둘째, AI 제어형 원자층 에칭(AI-controlled atomic layer etch; "ALE") 프로세스에 의해 HK 유전체층 상에서의 에칭 정지를 통해 다수의 더 얇은 금속 게이트층이 선택적으로 제거된다. 셋째, 더 얇은 제3 일함수("WF") 금속(예를 들어, TiAlC, TiN) 퇴적이 다수의 보호층을 사용해 수행된다. 넷째, 금속 질화물 접착제층 퇴적이 추가되어 화학 기상 퇴적(chemical vapor deposition; "CVD")에 의해 텅스텐 게이트 충전을 향상시킨다.
본 명세서에 개시된 게이트 스택 구조물은 게이트 충전 윈도우를 개선하고, 더 낮은 게이트 저항을 달성하며, 포토리소그래피 패터닝으로 다중 Vt 조정에 대한 신뢰성을 개선한다. 따라서 디바이스 성능 이득도 향상된다. HK 유전체층(들)과 접착제층 및 금속 충전층 사이에 추가 보호층을 선택적으로 퇴적하여 다중 Vt 조정이 달성된다. HK 유전체층(들)의 손실을 줄임으로써 신뢰성을 더욱 향상시킬 수 있다.
도 1a는 본 개시의 실시예들에 따라 제조된 IC 디바이스(10)의 일부의 개략적 단면 측면도를 도시하며, 여기서 IC 디바이스(10)는 게이트-올-어라운드(gate-all-around; GAA) 디바이스(20N, 20P)를 포함한다. GAA 디바이스(20N, 20P)는 일부 실시예에서 적어도 NFET 또는 PFET를 포함할 수 있다. 예를 들어, 일부 실시예들에 따라, GAA 디바이스(20N)는 NFET이고, GAA 디바이스(20P)는 PFET이다. IC 디바이스(10)와 같은 집적 회로 디바이스는 IC 디바이스에서의 기능에 기초해 상이한 문턱 전압들을 갖는 트랜지스터를 자주 포함한다. 예를 들어, 입출력(input/output; IO) 트랜지스터는 일반적으로 IO 트랜지스터에 필요한 높은 전류 처리(handling)로 인해 최고 문턱 전압을 갖는다. 코어 로직 트랜지스터는 일반적으로 더 낮은 동작 전력에서 더 높은 스위칭 속도를 달성하기 위해 최저 문턱 전압을 갖는다. IO 트랜지스터의 문턱 전압과 코어 로직 트랜지스터의 문턱 전압 사이의 제3 문턱 전압은 또한 정적 랜덤 액세스 메모리(static random access memory; SRAM) 트랜지스터와 같은 특정 다른 기능 트랜지스터에 사용될 수 있다. IC 디바이스(10) 내의 일부 회로 블록은 둘 이상의 상이한 문턱 전압의 둘 이상의 NFET 및/또는 PFET를 포함할 수 있다.
도 1a의 IC 디바이스(10)의 단면도는 X-Z 평면을 따라 취해지며, 여기서 X 방향은 수평 방향이고 Z 방향은 수직 방향이다. GAA 디바이스(20N, 20P)는 각각 핀 구조물(32) 위에 채널(22A-22C)(대안적으로 "나노구조물"이라고 함)을 포함한다. 채널(22A-22C)은 소스/드레인 피처(82)에 의해 횡방향으로 접하고 게이트 구조물(200A/B/C, 200D/E/F)에 의해 덮이고 둘러싸여 있다. 이하의 설명에서, 게이트 구조물(200A) 및 게이트 구조물(200F)은 단순화를 위해 설명된다. 게이트 구조물(200A, 200F)은 게이트 구조물(200A, 200F) 및 소스/드레인 피처(82)에 인가된 전압에 기초하여 채널(22A-22C)을 통한 전류의 흐름을 제어한다. 문턱 전압은 채널(22A-22C)에서 전도 경로를 수립하는(establish) 데 필요한 최소 전압(예를 들어, 게이트-소스 전압 또는 소스-게이트 전압)이다. 다양한 트랜지스터, 예를 들어, IO 트랜지스터, 코어 로직 트랜지스터 및 SRAM 트랜지스터의 제조 동안 문턱 전압 조정은 바람직하게는 제조 프로세스의 낮은 수정으로, 아래에서 더 자세히 설명되는, 게이트 구조물(200A, 200F)의 제조 동안 적용된 기술 중 적어도 하나에 의해 달성된다.
일부 실시예에서, 핀 구조물(32)은 실리콘, 실리콘 게르마늄, 또는 또 다른 적절한 반도체 물질을 포함한다. 일부 실시예에서, GAA 디바이스(20N)는 NFET이고, 그 소스/드레인 피처(82)는 실리콘 인(SiP)을 포함한다. 일부 실시예에서, GAA 디바이스(20P)는 PFET이고, 그 소스/드레인 피처(82)는 실리콘 게르마늄(SiGe)을 포함한다.
채널(22A-22C)은 각각 반도체 물질, 예를 들어 실리콘, 또는 실리콘 게르마늄과 같은 실리콘 화합물 등을 포함한다. 채널(22A-22C)은 나노구조물(예를 들어, 수 나노미터 범위 내의 크기를 가짐)이고 또한 각각이 세장형 형상을 갖고 X 방향으로 연장될 수 있다. 일부 실시예에서, 채널(22A-22C)은 각각 나노-와이어/나노와이어(nano-wire/nanowire; NW) 형상, 나노-시트/나노시트(nano-sheet/nanosheet; NS) 형상, 나노-튜브/나노튜브(nano-tube/nanotube; NT) 형상, 또는 다른 적합한 나노스케일 형상을 갖는다. 채널(22A-22C)의 단면 프로파일은 직사각형, 원형, 정사각형, 원형, 타원형, 육각형 또는 이들의 조합일 수 있다.
일부 실시예에서, 채널(22A-22C)의 길이(예를 들어, X 방향으로 측정)는 예를 들어, 핀(fin) 에칭 프로세스 동안 테이퍼링으로 인해 서로 다를 수 있다. 일부 실시예에서, 채널(22A)의 길이는 채널(22B)의 길이보다 작을 수 있으며, 이는 채널(22C)의 길이보다 작을 수 있다. 채널(22A-22C) 각각은, 예를 들어, 게이트 구조물 제조 프로세스 윈도우를 증가시키기 위해 채널들(22A-22C) 사이의 간격(예를 들어, Z 방향으로 측정됨)을 확장하는데 사용되는 채널 트리밍 프로세스로 인해 균일한 두께를 갖지 않을 수 있다. 예를 들어, 각 채널(22A-22C)의 중간 부분은 각 채널(22A-22C)의 두 단부보다 얇을 수 있다. 이러한 형상은 집합적으로 "도그 본(dog-bone)" 형상이라고 할 수 있다.
일부 실시예에서, 채널들(22A-22C) 사이(예를 들어, 채널(22B)과 채널(22A) 또는 채널(22C) 사이) 사이의 간격은 약 8 나노미터(nm) 내지 약 12 nm의 범위 내이다. 일부 실시예에서, (예를 들어, Z 방향으로 측정되는) 채널(22A-22C) 각각의 두께는 약 5 nm 내지 약 8 nm 범위 내이다. 일부 실시예에서, 채널(22A-22C) 각각의 폭(예를 들어, Y 방향으로 측정되고, 도 1a에 도시되지 않으며, X-Z 평면에 직교함)은 적어도 약 8 nm이다.
게이트 구조물(200A, 200F)은 각각 채널들(22A-22C) 위에 그리고 그 사이에 배치된다. 일부 실시예에서, 게이트 구조물(200A)은 N형 디바이스를 위한 실리콘 채널인 채널들(22A-22C) 위에 그리고 그 사이에 배치되고, 게이트 구조물(200F)은 P형 디바이스에 대해 예를 들어, 실리콘 게르마늄 채널들 위에 그리고 그 사이에 배치된다.
채널(22A-22C)의 물질의 산화물일 수 있는 제1 계면층(interfacial layer; "IL")(210)은 채널(22A-22C)의 노출된 영역 및 핀(32)의 상단 표면 상에 형성된다. 제1 IL 층(210)은 채널(22A-22C)에 대한 게이트 유전체층(220)의 접착을 촉진한다. 일부 실시예에서, 제1 IL 층(210)은 약 5 옹스트롬(Å) 내지 약 50 옹스트롬(Å)의 두께를 갖는다. 일부 실시예에서, 제1 IL 층(210)은 약 10Å의 두께를 갖는다. 너무 얇은 두께를 갖는 제1 IL 층(210)은 공극 또는 불충분한 접착 특성을 나타낼 수 있다. 너무 두꺼운 제1 IL 층(210)은 전술한 바와 같이 문턱 전압 조정, 저항 및 신뢰성과 관련된 게이트 충전 윈도우를 소비한다.
게이트 유전체층(220)은 실리콘 산화물의 유전 상수(k
Figure 112021048025231-pat00001
3.9)보다 큰 높은 유전 상수를 갖는 유전체 물질을 지칭할 수 있는 하이-k 게이트 유전체 물질을 포함한다. 예시적인 하이-k 유전체 물질은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Ta2O5 또는 이들의 조합을 포함한다. 일부 실시예에서, 게이트 유전체층(220)은 약 5Å 내지 약 100Å의 두께를 갖는다. 일부 실시예에서, 게이트 유전체층(220)은 2개의 HK 층, 예를 들어, 쌍극자 도핑(예를 들어, La, Mg)을 갖는 HfO2를 포함하는 제1 하이-k 유전체층, 및 예를 들어, HfO2보다 더 높은 k의 물질인, 결정화를 갖는 ZrO를 포함하는 제2 하이-k 유전체층을 포함한다. 다른 적절한 물질을 포함하는 하이-k 유전체층의 다른 적절한 조합이 또한 대체될 수 있다.
게이트 구조물(200A, 200F)은 하나 이상의 일함수 금속층(300), 보호층 구조물(270), 및 접착제층(280)을 더 포함하며, 이들은 일함수 금속층 구조물(900)로 통칭될 수 있다. 대부분의 실시예에서 NFET인 GAA 디바이스(20N)에서, 일함수 금속층 구조물(900)은 적어도 N형 일함수 금속층, 인시츄(in-situ) 캡핑층, 및 산소 차단층을 포함할 수 있다. 일부 실시예에서, 일함수 금속층 구조물(900)은 설명된 것보다 많거나 적은 층을 포함한다.
게이트 구조물(200A, 200F)은 또한 금속 충전층(290N, 290P)을 포함한다. 금속 충전층(290N, 290P)은 텅스텐, 코발트, 루테늄, 이리듐, 몰리브덴, 구리, 알루미늄 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 채널들(22A-22C) 사이에서, 금속 충전층(290N, 290P)은 일함수 금속층 구조물(900)에 의해 원주 방향으로 둘러싸이고(단면도에서), 그 후 게이트 유전체층(220)에 의해 원주 방향으로 둘러싸인다. 핀(32)으로부터 가장 먼 채널(22A) 위에 형성된 게이트 구조물(200A, 200F)의 부분에서, 금속 충전층(290N, 290P)은 일함수 금속층 구조물(900) 위에 형성된다. 일함수 금속층 구조물(900)은 금속 충전층(290N, 290P)을 감싼다. 게이트 유전체층(220)은 또한 일함수 금속층 구조물(900)을 감싼다.
GAA 디바이스(20N, 20P)는 또한 게이트 유전체층(220)의 측벽 상에 배치되는 게이트 스페이서(41) 및 내부 스페이서(74)를 포함한다. 내부 스페이서(74)는 또한 채널들(22A-22C) 사이에 배치된다. 게이트 스페이서(41) 및 내부 스페이서(74)는 유전체 물질, 예를 들어, SiOCN, SiON, SiN 또는 SiOC와 같은 로우-k 물질을 포함할 수 있다.
GAA 디바이스(20N, 20P)는 소스/드레인 피처(82) 위에 형성된 소스/드레인 콘택(120)을 더 포함한다. 소스/드레인 콘택(120)은 텅스텐, 코발트, 루테늄, 이리듐, 몰리브덴, 구리, 알루미늄, 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 소스/드레인 콘택(120)은 SiN 또는 TiN과 같은 장벽층(도시되지 않음)에 의해 둘러싸일 수 있으며, 이는 소스/드레인 콘택(120)으로부터 그리고 소스/드레인 콘택(120)으로의 물질 확산을 방지하거나 감소시키는 것을 돕는다. 실리사이드 층(118)은 또한, 소스/드레인 콘택 저항을 감소시키기 위해 소스/드레인 피처(82)와 소스/드레인 콘택(120) 사이에 형성될 수 있다. 실리사이드 층(118)은 일부 실시예에서 코발트 실리사이드, 또는 일부 다른 실시예에서, TiSi와 같은 금속 실리사이드 물질을 포함할 수 있다.
GAA 디바이스(20N, 20P)는 층간 유전체(interlayer dielectric; ILD)(130)를 더 포함한다. ILD(130)는 위에서 논의된 GAA 디바이스(20N, 20P)의 다양한 컴포넌트들 사이, 예를 들어, 게이트 구조물(200A, 200F)과 소스/드레인 콘택(120) 사이에 전기적 분리를 제공한다.
도 1a에서 강조된 영역(800, 810)은 각각 도 1b 및 도 1c에서 확대도로 도시된다. 도 1b는 게이트 구조물(200A)을 더 상세히 도시하고, 도 1c는 게이트 구조물(200F)을 더 상세히 도시한다. 일부 실시예에서, 게이트 구조물(200A)은 초저 Vt N형 GAA FET에 대응한다. 일부 실시예에서, 게이트 구조물(200F)은 초저 Vt P형 GAA FET에 대응한다.
도 1b에 도시된 바와 같이, 게이트 구조물(200A)은 채널(22A) 상의 제1 IL(210), 게이트 유전체층(220), 제1 WF 금속층(250) 및 캡핑층(260)을 포함한다. 일부 실시예에서, 채널(22A)은 N형 디바이스인 GAA 디바이스(20N)에 대한 Si 채널이다. 게이트 구조물(200A)에서 보호층 구조물(270)은 제1 보호층(271), 제2 보호층(272) 및 제3 보호층(273)을 포함하며, 이를 보호층으로 통칭할 수 있다. 보호층 구조물(270)은 접착제층(280) 및 금속 충전층(290N)으로부터 제1 WF 금속층(250)을 격리시킨다. 3개의 보호층(271, 272, 273)을 포함하는 것은 제1 WF 금속층(250)의 산화를 방지하고, GAA 디바이스(20N)의 문턱 전압에서 바람직하지 않은 시프트(증가)를 회피한다. 일부 실시예에서, 각각의 보호층(271, 272, 273)은 금속 또는 전도성 금속 산화물이거나 이를 포함한다. 일부 실시예에서, 제1 보호층(271)은 Si, Ge, SiGe, Al, Ti, Hf, 또는 예를 들어, 제1 WF 금속층(250)의 산화를 방지하기 위해 WF 금속층(300) 내로의 산소 확산을 차단할 수 있는 다른 적합한 물질일 수 있다. 일부 실시예에서, 제2 및/또는 제3 보호층(272, 273)은 금속, 또는 Ti, Al, Hf, RuO2, IrO2와 같은 전도성 금속 산화물이거나 이를 포함할 수 있다. 일부 실시예에서, 제1 보호층(271) 및 제2 및/또는 제3 보호층(272, 273)은 동일한 물질(들)이거나 이를 포함한다. 일부 실시예에서, 제1 보호층(271) 및 제2 및/또는 제3 보호층(272, 273)의 물질은 상이하다. 제1 보호층(271)의 두께는 제2 및/또는 제3 보호층(272, 273)의 두께 이하일 수 있다.
일부 실시예에서, 제1 IL(210)은 기판 물질의 적어도 하나의 원소, 예를 들어, 실리콘을 포함한다. 일부 실시예에서, 제1 WF 층(250)은 TiAlC, TiAl, TaAlC, TaAl 등을 포함한다. 일부 실시예에서, 캡핑층(260)은 TiN, TiSiN, TaN, WN, MoN, WCN 등을 포함한다. 일부 실시예에서, 접착제층(280)은 더 나은 W 접착을 위해 TiN, TaN, MoN, WN 등과 같은 금속 질화물을 포함한다. 일부 실시예에서, 금속 충전물(290N)은 게이트 충전 물질로서 W, Co, Ru, Ir, Mo, Cu, 또 다른 저 저항 금속 등을 포함한다.
도 1c에 도시된 바와 같이, 게이트 구조물(200F)은 채널(22A) 상의 제1 IL(210), 게이트 유전체층(220), 제1 WF 금속층(250) 및 캡핑층(260)을 포함한다. 일부 실시예에서, 채널(22A)은 P형 디바이스인 GAA 디바이스(20P)를 위한 SiGe 채널이다. 게이트 구조물(200F)에서 보호층 구조물(270)은 제1 보호층(271)을 포함하고, 제2 보호층(272) 및 제3 보호층(273)이 없다. 하나의 제1 보호층(271)만을 포함하는 보호층 구조물(270)은, 게이트 구조물(200A)에 포함된 삼중층의 보호층 구조물(270)보다 작은 접착제층(280) 및 금속 충전층(290P)으로부터 제1 WF 금속층(250)을 격리한다. 단일 제1 보호층(271)을 포함하는 것은 제1 WF 금속층(250)의 산화를 덜 방지하고, 게이트 구조물(200F)을 포함하는 uLVT P형 GAA 디바이스(20P)에 바람직한, GAA 디바이스(20P)에서의 적당한 Vt 시프트(감소)를 허용한다. 전술한 바와 유사하게, 제1 보호층(271)은 금속 또는 전도성 금속 산화물이거나 이를 포함한다. 일부 실시예에서, 제1 보호층(271)은 Si, Ge, SiGe, Al, Ti, Hf 또는 다른 적절한 물질일 수 있다.
추가적인 제2 일함수층(700)은 일반적으로 하나 이상의 장벽층을 포함한다. 각 장벽층은 Ti, Ta, W, Mo, O, C, N, Si 등을 포함할 수 있다. 일부 실시예에서, 각 장벽층은 TiN, TaN, WN, MoN, WCN, TiSiN 등과 같은 금속 화합물을 포함한다. 일부 실시예에서, 제2 일함수층(700)은 적어도 제1 장벽층 및 제2 장벽층(간단함을 위해 별도로 도시되지 않음)을 포함한다. 일부 실시예에서, 제1 장벽층 및 제2 장벽층은 동일한 물질이거나 이를 포함한다. 일부 실시예에서, 제1 장벽층 및 제2 장벽층은 상이한 물질이거나 이를 포함한다. 일부 실시예에서, 제1 장벽층의 두께는 제2 장벽층의 두께와 실질적으로 동일하다(예를 들어, 1% 미만의 차이). 일부 실시예에서, 제1 장벽층의 두께는 제2 장벽층의 두께와 상이하다. 하나 이상의 장벽층 각각은 약 5Å 내지 약 20Å 범위의 두께를 가질 수 있다. 하나 이상의 장벽층을 포함하면 추가적인 문턱 전압 조정 유연성을 제공한다. 일반적으로 각 추가 장벽층은 문턱 전압을 증가시킨다. 이와 같이, NFET의 경우, 더 높은 문턱 전압 디바이스(예를 들어, IO 트랜지스터 디바이스)는 적어도 하나 또는 두 개 초과의 추가 장벽층을 가질 수 있는 반면, 더 낮은 문턱 전압 디바이스(예를 들어, 코어 로직 트랜지스터 디바이스)는 추가 장벽층이 거의 없거나 전혀 없다. PFET의 경우, 더 높은 문턱 전압 디바이스(예를 들어, IO 트랜지스터 디바이스)는 추가 장벽층이 거의 없거나 전혀 없을 수 있는 반면, 더 낮은 문턱 전압 디바이스(예를 들어, 코어 로직 트랜지스터 디바이스)는 적어도 하나 또는 두 개 초과의 추가 장벽층을 가질 수 있다. 바로 앞의 논의에서 문턱 전압은 크기(magnitude)로 설명되었다. 예를 들어, NFET IO 트랜지스터 및 PFET IO 트랜지스터는 크기 측면에서 유사한 문턱 전압을 가질 수 있지만, NFET IO 트랜지스터의 경우 +1 볼트 그리고 PFET IO 트랜지스터의 경우 -1 볼트와 V와 같이 극성이 반대이다. 이와 같이, 각각의 추가 장벽층은 절대적으로 문턱 전압을 증가시키기 때문에(예를 들어, +0.1 볼트/층), 이러한 증가는 NFET 트랜지스터 문턱 전압(크기)을 증가시키고 PFET 트랜지스터 문턱 전압(크기)을 감소시킨다. 상기 논의에 기초하여, uLVT, N형 GAA 디바이스로서, 게이트 구조물(200A)을 포함하는 GAA 디바이스(20N)는 추가적인 장벽층이 없어서, 문턱 전압의 바람직하지 않은 증가를 야기하지 않는다.
도 1b의 게이트 구조물(200A)과 관련하여 전술한 바와 같이, 일부 실시예에서, 도 1c의 게이트 구조물(200F)의 제1 IL(210)은 기판 물질, 예를 들어, 실리콘의 적어도 하나의 요소를 포함한다. 일부 실시예에서, 제1 WF 층(250)은 TiAlC, TiAl, TaAlC, TaAl 등을 포함한다. 일부 실시예에서, 캡핑층(260)은 TiN, TiSiN, TaN, WN, MoN, WCN 등을 포함한다. 일부 실시예에서, 접착제층(280)은 더 나은 W 접착을 위해 TiN, TaN, MoN, WN 등과 같은 금속 질화물을 포함한다. 일부 실시예에서, 금속 충전물(290N)은 게이트 충전 물질로서 W, Co, Ru, Ir, Mo, Cu, 또 다른 저 저항 금속 등을 포함한다.
GAA 디바이스의 제조에 관한 추가 세부 사항은, 발명의 명칭이 "반도체 디바이스 및 그 제조 방법(Semiconductor Device and Manufacturing Method Thereof)"이고 2018년 12월 25일에 발행된 미국 특허 제10,164,012호와, 발명의 명칭이 "반도체 디바이스를 제조하는 방법 및 반도체 디바이스(Method of Manufacturing a Semiconductor Device and a Semiconductor Device)"이고 2019년 7월 23일에 발행된 미국 특허 제10,361,278호에 개시되고, 각각의 개시는 각각의 전체가 참조로 여기에 포함된다.
도 11은 본 개시의 하나 이상의 양상에 따라 워크피스로부터 IC 디바이스 또는 그 일부를 형성하기 위한 방법(1000)을 예시하는 흐름도를 예시한다. 방법(1000)은 단지 예일 뿐이고, 방법(1000)에 명시적으로 예시되어 있는 것에 본 개시를 한정하도록 의도된 것은 아니다. 방법(1000) 이전에, 그 동안에, 그리고 그 이후에 추가적인 동작들(acts)이 제공될 수 있으며, 방법의 추가적인 실시예들에 대하여, 설명된 일부 동작들이 대체, 제거, 또는 이동될 수 있다. 단순함을 위해 모든 동작이 여기에서 자세히 설명되는 것은 아니다. 방법(1000)은, 방법(1000)의 실시예에 따른 상이한 제조 단계에서, 워크피스의 단편적인 단면도(도 2a 내지 2b, 3a 내지 3b, 4a 내지 4c, 5a 내지 5c, 6a 내지 6c, 7a 내지 7c, 8a 내지 8c, 9a 내지 9c 및 10a 내지 10c)와 함께 이하에서 설명된다. 의심의 여지를 없애기 위해, 도면 전체에서 X 방향은 Y 방향에 수직이고 Z 방향은 X 방향과 Y 방향 모두에 수직이다. 워크피스가 반도체 디바이스로 제조될 수 있기 때문에, 워크피스는 상황에 따라 반도체 디바이스로 지칭될 수 있다는 점에 유의한다.
도 2a 내지 10c는 일부 실시예에 따라 나노 FET의 제조시 중간 단계의 사시도 및 단면도이다. 도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 10a는 사시도를 도시한다. 도 2b, 3b, 4B, 5b, 6b, 7b, 8b, 9b 및 10b는 도 2a, 3a 및 4a에 도시된 참조 단면 B-B'(게이트 절단)를 도시한다. 도 4c, 5c, 6c, 7c, 8c, 9c 및 10c는 도 4a에 도시된 참조 단면 C-C'(채널/핀 절단)를 도시한다.
도 2a 및 2b에서, 기판(110)이 제공된다. 기판(110)은 (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체 등과 같은 반도체 기판일 수 있다. 기판(110)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 단일층, 다중층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다.
또한, 도 2a 및 도 2b에서, 다층 스택(25) 또는 "격자"는 제1 반도체층(21A 내지 21C)(통칭하여 제1 반도체층(21)이라고 함) 및 제2 반도체층(23A 내지 23C(통칭하여 제2 반도체층(23)이라고 함)의 교번층의 기판(110) 위에 형성된다. 일부 실시예에서, 제1 반도체층(21)은 예를 들면, 실리콘, 실리콘 탄화물 등과 같은 n형 나노 FET에 적합한 제1 반도체 물질로 형성될 수 있고, 제2 반도체층(23)은 예를 들어, 실리콘 게르마늄 등과 같은 p형 나노 FET에 적합한 제2 반도체 물질로 형성될 수 있다. 다층 스택(25)의 각 층은 화학 기상 퇴적(CVD), 원자층 퇴적(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE) 등과 같은 프로세스를 사용하여 에피택셜 성장될 수 있다.
제1 반도체층(21) 및 제2 반도체층(23) 각각의 3개의 층이 도시되어 있다. 일부 실시예에서, 다층 스택(25)은 제1 반도체층(21) 및 제2 반도체층(23)의 각각 한 개 또는 두 개, 또는 각각 네 개 이상을 포함할 수 있다. 다층 스택(25)이 최하부층으로서 제2 반도체층(23C)을 포함하는 것으로 도시되었지만, 일부 실시예에서, 다층 스택(25)의 최하부층은 제1 반도체층(21)일 수 있다.
제1 반도체 물질과 제2 반도체 물질 사이의 높은 에칭 선택성으로 인해, 제1 반도체 물질의 제1 반도체층(21)을 크게 제거하지 않고 제2 반도체 물질의 제2 반도체층(23)이 제거될 수 있어서, 제1 반도체층(21)이 나노-FET의 채널 영역을 형성하게 패터닝되도록 허용한다. 일부 실시예에서, 제1 반도체층(21)이 제거되고 제2 반도체층(23)이 패터닝되어 채널 영역을 형성한다. 높은 에칭 선택성은 제2 반도체 물질의 제2 반도체층(23)을 크게 제거하지 않고도 제1 반도체 물질의 제1 반도체층(21)이 제거되게 함으로써, 제2 반도체층(23)이 패터닝되게 하여 나노-FET의 채널 영역을 형성할 수 있다.
도 3a 및 도 3b에서, 핀(32)은 기판(110)에 형성되고 나노구조물(22, 24)은 도 11의 동작(1100)에 대응하는 다층 스택(25)에 형성된다. 일부 실시예에서, 나노구조물(22, 24) 및 핀(32)은 다층 스택(25) 및 기판(110)에서 트렌치를 에칭함으로써 형성될 수 있다. 에칭은 예를 들면, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 제1 나노구조물(22A 내지 22C)(이하 "채널"이라고도 함)은 제1 반도체층(21)으로부터 형성되고, 제2 나노구조물(24A 내지 24C)은 제2 반도체층(23)으로부터 형성된다. 인접한 핀들(32)과 나노구조물들(22, 24) 사이의 거리(CD1)는 약 18 nm 내지 약 100 nm일 수 있다.
핀(32) 및 나노구조물(22, 24)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스가 핀(32) 및 나노구조물(22, 24)을 형성하기 위해 사용될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 작은 피치를 허용한다. 하나의 다중 패터닝 프로세스의 예로서, 희생층이 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 그런 다음, 희생층이 제거되고, 그런 다음, 핀(32)을 패터닝하기 위해 잔여 스페이서가 사용될 수 있다.
도 3a 및 3b는 각각의 핀(32) 및/또는 나노구조물(22, 24)의 폭이 기판(110)을 향하는 방향으로 연속적으로 증가하도록 테이퍼링된 측벽을 갖는 핀(32)을 도시한다. 이러한 실시예에서, 각각의 나노구조물(22, 24)은 상이한 폭을 가질 수 있고 형상이 사다리꼴일 수 있다. 다른 실시예에서, 측벽은 핀(32) 및 나노구조물(22, 24)의 폭이 실질적으로 유사하고 각각의 나노구조물(22, 24)의 형상이 직사각형이 되도록 실질적으로 수직(테이퍼링되지 않음)이다.
도 3a 및 3b에서, 얕은 트렌치 분리(shallow trench isolation; STI) 영역일 수 있는 격리 영역(36)은 핀(32)에 인접하게 형성된다. 격리 영역(36)은 기판(110), 핀(66) 및 나노구조물(22, 24) 위에 그리고 인접한 핀들(66)과 나노구조물들(22, 24) 사이에 절연 물질을 퇴적함으로써 형성될 수 있다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 CVD(high-density plasma CVD; HDP-CVD), 유동성 CVD(flowable CVD; FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 라이너(별로로 도시되지 않음)가 먼저 기판(110)의 표면, 핀(22, 24), 및 나노구조물(22, 24)을 따라 형성될 수 있다. 그 후에, 예를 들면, 위에서 논의된 것과 같은, 충전 물질이 라이너 위에 형성될 수 있다.
절연 물질은 화학적 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은 제거 프로세스를 거쳐 나노구조물(22, 24) 위의 과도한 절연 물질을 제거한다. 나노구조물(22, 24)의 상단 표면은 노출되고 제거 프로세스가 완료된 후 절연 물질과 수평을 이룰 수 있다.
그런 다음, 절연 물질은 격리 영역(36)을 형성하기 위해 리세싱된다. 리세싱 후, 나노구조물(22, 24) 및 핀(32)의 상부 부분은 인접한 분리 영역들(36) 사이로부터 돌출할 수 있다. 격리 영역(36)은 도시된 바와 같이 평평하거나, 볼록하거나, 오목하거나, 이들의 조합인 상단 표면을 가질 수 있다. 일부 실시예에서, 격리 영역(36)은 예를 들어, 절연 물질에 선택적이고 핀(32) 및 나노구조물(22, 24)을 실질적으로 변경되지 않게 남기는 희석된 불화수소산(dHF)을 사용하는 산화물 제거와 같은 허용 가능한 에칭 프로세스에 의해 리세싱된다.
도 2a 내지 3b는 핀(66) 및 나노구조물(55)을 형성하는 일 실시예(예를 들어, 에칭 라스트(etch last)를 도시한다. 일부 실시예에서, 핀(32) 및/또는 나노구조물(22, 24)은 유전체층의 트렌치에서 에피택셜 성장된다(예를 들어, 에칭 퍼스트(etch first)). 에피택셜 구조물은 제1 반도체 물질 및 제2 반도체 물질과 같은 상기 논의된 교번 반도체 물질들을 포함할 수 있다.
추가로 도 3a 및 도 3b에서, 적절한 웰(wells)(별도로 도시되지 않음)이 핀(32), 나노구조물(22, 24) 및/또는 격리 영역(36)에 형성될 수 있다. 마스크를 사용하여, 기판(110)의 p형 영역에 n형 불순물 주입이 수행될 수 있고, 기판(110)의 n형 영역에 p형 불순물 주입이 수행될 수 있다. n형 불순물의 예는 인, 비소, 안티몬 등을 포함할 수 있다. p형 불순물의 예는 붕소, 붕소 불화물, 인듐 등을 포함할 수 있다. 주입 손상을 복구하고 p형 및/또는 n형 불순물을 활성화하기 위해 주입 후에 어닐링이 수행될 수 있다. 일부 실시예에서, 핀(32) 및 나노구조물(22, 24)의 에피택셜 성장 동안 인시츄 도핑은 개별 주입을 제거할 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
도 4a 내지 4c에서, 더미 게이트 구조물(40)은 도 11의 동작(1200)에 대응하는 핀(32) 및/또는 나노구조물(22, 24) 위에 형성된다. 더미 게이트층(45)은 핀(32) 및/또는 나노구조물(22, 24) 위에 형성된다. 더미 게이트층(45)은 격리 영역(36)에 비해 높은 에칭 선택성을 갖는 물질로 제조될 수 있다. 더미 게이트층(45)은 전도성, 반도전형, 또는 비전도성 물질일 수 있고 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(45)은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 물질을 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 마스크층(47)은 더미 게이트층(45) 위에 형성되며, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 일부 실시예에서, 게이트 유전체층(간략성을 위해 도시되지 않음)은 더미 게이트층(45)과 핀(32) 및/또는 나노구조물(22, 24) 사이의 더미 게이트층(45) 전에 형성된다.
마스크층(47) 및 더미 게이트층(45)의 측벽 위에 스페이서층(41)이 형성된다. 본 개시의 일부 실시예에 따라, 스페이서층(41)은 예컨대, 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄질화물 등과 같은 절연 물질로 제조되고, 단일층 구조물, 또는 복수의 유전체층을 포함하는 다층 구조물을 가질 수 있다. 스페이서층(41)은 마스크층(47) 및 더미 게이트층(45) 위에 스페이서 물질층(미도시)을 퇴적하여 형성할 수 있다. 일부 실시예에 따라, 더미 게이트 구조물들(40) 사이의 스페이서 물질층의 부분은 이방성 에칭 프로세스를 사용하여 제거된다.
도 4a 내지 4c는 스페이서층(41)을 형성하기 위한 하나의 프로세스를 도시한다. 일부 실시예에서, 스페이서층(41)은 더미 게이트층(45)의 제거 후에 교대로 또는 추가적으로 형성된다. 이러한 실시예에서, 더미 게이트층(45)은 제거되어 개구를 남기고, 스페이서층(41)은 개구의 측벽을 따라 스페이서층(41)의 물질을 컨포멀하게 코팅함으로써 형성될 수 있다. 그 후, 컨포멀 코팅된 물질은 게이트 구조물(200A-200F) 중 임의의 것과 같은 활성 게이트를 형성하기 전에 최상부 채널, 예를 들어, 채널(22A)의 상단 표면에 대응하는 개구의 하단으로부터 제거될 수 있다.
도 5a 내지 5c에서, 더미 게이트 구조물(40)에 의해 덮이지 않은 돌출 핀(32) 및/또는 나노구조물(22, 24)의 부분을 에칭하기 위해 에칭 프로세스가 수행되어, 도시된 구조물이 된다. 리세싱은 이방성일 수 있고, 따라서, 더미 게이트 스택(40)과 스페이서층(41) 바로 아래에 놓인 핀(32)의 부분이 보호되고 에칭되지 않는다. 일부 실시예에 따라, 리세싱된 핀(32)의 상단 표면은 도시된 바와 같이 격리 영역(36)의 상단 표면과 실질적으로 동일 평면일 수 있다. 일부 다른 실시예에 따라, 리세싱된 핀(32)의 상단 표면은 격리 영역(36)의 상단 표면보다 낮을 수 있다.
도 6a 내지 6c 및 7a 내지 7c는 도 11의 동작(1300)에 대응하는 내부 스페이서(74)의 형성을 도시한다. 나노구조물(22)을 실질적으로 공격(attack)하지 않고 스페이서층(41)의 개구에 의해 노출된 나노구조물(24)의 단부 부분을 리세싱하기 위해 선택적 에칭 프로세스가 수행된다. 선택적 에칭 프로세스 후에, 제거된 단부 부분이 있었던 위치에서 나노구조물(24)에 리세스(64)가 형성된다. 결과적인 구조물이 도 6a 내지 6c에 도시된다.
다음으로, 이전의 선택적 에칭 프로세스에 의해 형성된 나노구조물(22)의 리세스(64)를 채우기 위해 내부 스페이서층이 형성된다. 내부 스페이서층은 PVD, CVD, ALD 등과 같은 적절한 퇴적 방법에 의해 형성된 실리콘 탄소 질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 적절한 유전체 물질일 수 있다. 예컨대, 이방성 에칭 프로세스와 같은 에칭 프로세스가 나노구조물(24)의 리세스 외부에 배치된 내부 스페이서층의 일부를 제거하기 위해 수행된다. 내부 스페이서층의 잔여 부분(예를 들어, 나노구조물(24)의 리세스(64) 내부에 배치된 부분)은 내부 스페이서(74)를 형성한다. 결과적인 구조물이 도 7a 내지 7c에 도시된다.
도 8a 내지 8c는 도 11의 동작(1400)에 대응하는 소스/드레인 영역(82)의 형성을 도시한다. 예시된 실시예에서, 소스/드레인 영역(82)은 에피택셜 물질(들)로부터 에피택셜 성장된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 각각의 채널 구조물(54)에 응력을 가하여 성능을 향상시킬 수 있다. 소스/드레인 영역(82)은, 각각의 더미 게이트 구조물(40)이 소스/드레인 영역(112)의 각각의 인접한 쌍들 사이에 배치된다. 일부 실시예에서, 스페이서층(41)은 결과적인 디바이스의 후속적으로 형성된 게이트에 대한 전기적 브리징을 방지하기 위해 적절한 횡방향 거리만큼 더미 게이트층(45)으로부터 소스/드레인 영역(82)을 분리한다.
소스/드레인 영역(82)은 예를 들면, n형 또는 p형 디바이스에 적절한 것과 같은, 임의의 허용 가능한 물질을 포함할 수 있다. n형 디바이스의 경우, 소스/드레인 영역(82)은 일부 실시예에서 예컨대, 실리콘, SiC, SiCP, SiP 등과 같은 채널 영역에서 인장 변형을 가하는 물질을 포함한다. 특정 실시예에 따라, p형 디바이스가 형성될 때, 소스/드레인 영역(82)은 예컨대, SiGe, SiGeB, Ge, GeSn 등과 같은, 채널 영역에서 압축 변형을 가하는 물질을 포함할 수 있다. 소스/드레인 영역(82)은 핀의 각각의 표면으로부터 상승된 표면을 가질 수 있으며, 패싯(facets)을 가질 수 있다. 인접 소스/드레인 영역들(82)은 일부 실시예에서 병합되어 2개의 인접 핀들(32)에 인접한 단일 소스/드레인 영역(82)을 형성할 수 있다.
소스/드레인 영역(82)은 도펀트로 주입되며, 이어서 어닐링이 수행될 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 전술한 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 소스/드레인 영역(82)은 성장 중에 인시츄 도핑된다. 단순화를 위해 도시되지 않은 콘택 에칭 정지층(contact etch stop layer; CESL) 및 층간 유전체(ILD)가 더미 게이트 구조물(40) 및 소스/드레인 영역(82)을 덮도록 형성될 수 있다.
도 9a, 도 9b 및 도 9c는 나노구조물(24A 내지 24C), 마스크층(47) 및 더미 게이트층(45)의 제거에 의한 핀 채널(22A 내지 22C)의 릴리스를 도시하며, 이는 도 11의 동작(1500)에 대응한다. CMP와 같은 평탄화 프로세스는 더미 게이트층(45) 및 게이트 스페이서층(41)의 상단 표면을 평탄화하기 위해 수행된다. 평탄화 프로세스는 또한, 더미 게이트(45) 상의 마스크층(47)(도 8a 참조)과, 마스크(47)의 측벽을 따라 게이트 스페이서(41)의 일부를 제거할 수 있다. 이에 따라 더미 게이트층(45)의 상단 표면이 노출된다.
다음으로, 더미 게이트층(45)은 에칭 프로세스에서 제거되어, 리세스(92)가 형성된다. 일부 실시예에서, 더미 게이트층(45)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는, 스페이서층(41)을 에칭하지 않고 더미 게이트층(45)을 선택적으로 에칭하는 반응 기체(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 더미 유전체층은 존재하는 경우, 더미 게이트층(45)이 에칭될 때 에칭 정지층으로서 사용될 수 있다. 그 후, 더미 게이트 유전체는 더미 게이트층(45)의 제거 후에 제거될 수 있다.
나노구조물(24)은 제거되어 나노구조물(22)을 릴리스(release)한다. 나노구조물(24)이 제거된 후, 나노구조물(22)은 수평으로(예를 들어, 기판(110)의 주 상부 표면에 평행하게) 연장되는 복수의 나노시트를 형성한다. 나노시트는 형성된 GAA 디바이스(20N, 20P)의 채널(22)로서 통칭될 수 있다.
일부 실시예에서, 나노구조물(24)은 나노구조물(24)의 물질에 선택적인 에천트를 사용하는 선택적 에칭 프로세스에 의해 제거되어, 나노구조물(24)은 실질적으로 나노구조물(22)을 공격하지 않고 제거된다. 일부 실시예에서, 에칭 프로세스는 에칭 기체 및 선택적으로 캐리어 기체를 사용하는 등방성 에칭 프로세스이고, 에칭 기체는 F2 및 HF를 포함하고, 캐리어 기체는 Ar, He, N2, 이들의 조합 등과 같은 불활성 기체일 수 있다.
일부 실시예에서, 나노구조물(24)은 제거되고 나노구조물(22)은 각각 GAA 디바이스(20P) 및 GAA 디바이스(20N)와 같은 PFET 및 NFET 둘 다의 채널 영역을 형성하도록 패터닝된다. 그러나, 일부 실시예에서 나노구조물(24)이 제거될 수 있고 나노구조물(22)이 패터닝되어 GAA 디바이스(20N)의 채널 영역을 형성할 수 있고, 나노구조물(22)이 제거될 수 있으며, 나노구조물(24)이 패터닝되어 GAA 디바이스(20P)의 채널 영역을 형성할 수 있다. 일부 실시예에서, 나노구조물(22)은 제거될 수 있고 나노구조물(24)은 GAA 디바이스(20N)의 채널 영역을 형성하기 위해 패터닝될 수 있고, 나노구조물(24)이 제거될 수 있으며, 나노구조물(22)은 GAA 디바이스(20P)의 채널 영역을 형성하도록 패터닝될 수 있다. 일부 실시예에서, 나노구조물(22)은 제거될 수 있고 나노구조물(24)은 PFET 및 NFET 둘 다의 채널 영역을 형성하도록 패터닝될 수 있다.
일부 실시예에서, GAA 디바이스(20N, 20P)의 나노시트(22)는 게이트 충전 윈도우를 개선하기 위해 추가 에칭 프로세스에 의해 재성형(예를 들어, 박화)된다. 재성형은 나노시트(22)에 대해 선택적인 등방성 에칭 프로세스에 의해 수행될 수 있다. 재성형 후, 나노시트(22)는 X 방향을 따라 나노시트(22)의 중간 부분이 나노시트(22)의 주변 부분보다 얇은 도그 본(dog bone) 형상을 나타낼 수 있다.
다음으로, 도 10a 내지 10c에서, 게이트 구조물(200A, 200F)과 같은 대체 게이트(200)가 도 11의 동작(1600)에 대응하여 형성된다. 각각의 대체 게이트(200)는 일반적으로 제1 IL 층(210), 게이트 유전체층(220), 일함수 금속층(300), 보호층 구조물(270) 및 게이트 충전층(290N 또는 290P)을 포함한다. 일부 실시예에서, 대체 게이트(200)는 제2 일함수층(700)을 더 포함한다. 게이트 구조물(200A, 200F)뿐만 아니라 추가 게이트 구조물(200B, 200C, 200D, 200E)의 형성 단면이 도 12 내지 도 19에 대해 제공된다. 게이트 구조물(200A-200F)의 형성 방법의 흐름도는 도 20 및 도 21에 예시되어 있다.
GAA 디바이스(20N) 및/또는 GAA 디바이스(20P)의 제조를 완료하기 위해 추가 프로세싱이 수행될 수 있다. 예를 들어, 게이트 콘택(단순화를 위해 도시되지 않음) 및 소스/드레인 콘택(120)은 각각 도 11의 동작(1700)에 대응하여 게이트 구조물(200A-200F) 및 소스/드레인 영역(82)에 전기적으로 결합하도록 형성될 수 있다. 그 다음, 상호 접속 구조물이 소스/드레인 콘택(120) 및 도 11의 동작(1800)에 대응하는 게이트 콘택 위에 형성될 수 있다. 상호접속 구조물은 예를 들면, GAA 디바이스(20N, 20P)와 같은 기판(110) 상의 디바이스 사이뿐만 아니라 IC 디바이스(10) 외부의 IC 디바이스로의 전기적 접속을 형성하는 전도성 트레이스 및 전도성 비아를 포함하여, 금속 피처를 둘러싸는 복수의 유전체층을 포함할 수 있다.
도 12 내지 도 19는 다양한 실시예에 따른 게이트 구조물(200A-200F)의 형성을 도시한다. 도 12, 13, 14, 15, 16, 17, 18, 19의 A는 게이트 구조물(200A)과 같은 N형 초저 문턱 전압(N-type ultra low threshold voltage; N-uLVT) 게이트 구조물의 형성을 도시한다. 도 12, 13, 14, 15, 16, 17, 18, 19의 B는 게이트 구조물(200B)과 같은 N형 저 문턱 전압(N-type low threshold voltage; N-LVT) 게이트 구조물의 형성을 도시한다. 도 12, 13, 14, 15, 16, 17, 18, 19의 C는 게이트 구조물(200C)과 같은 N형 표준 문턱 전압(N-type standard threshold voltage; N-SVT) 게이트 구조물의 형성을 도시한다. 도 12, 13, 14, 15, 16, 17, 18, 19의 D는 게이트 구조물(200D)과 같은 P형 표준 문턱 전압(P-type standard threshold voltage; P-SVT) 게이트 구조물의 형성을 도시한다. 도 12, 13, 14, 15, 16, 17, 18, 19의 E는 게이트 구조물(200E)과 같은 P형 저 문턱 전압(P-type low threshold voltage; P-LVT) 게이트 구조물의 형성을 도시한다. 도 12, 13, 14, 15, 16, 17, 18, 19의 F는 게이트 구조물(200F)과 같은 P형 초저 문턱 전압(P-type ultra low threshold voltage; P-uLVT) 게이트 구조물의 형성을 도시한다. 도 20은 게이트 구조물(200A-200F)을 형성하기 위한 프로세스(2000)의 흐름도를 도시한다.
게이트 구조물(200A-200F)은 일부 실시예에서 동일한 웨이퍼 상에 형성될 수 있고 그리고/또는 동일한 IC 디바이스의 일부일 수 있다. 이와 같이, 아래에서 논의되는 제조 프로세스 중 적어도 일부는 모든 게이트 구조물(200A-200F)에 대해 동시에 수행될 수 있다. FinFET 실시예들에서, 게이트 구조물들(200A-200F)은 또한, 핀 구조물들 위에 각각 형성될 수 있어서, 게이트 구조물들(200A-200F)은 각각 핀 구조물들의 일부를 감싼다. GAA FET 실시예에서, 게이트 구조물(200A-200F)은 핀 구조물의 채널 영역을 감쌀 수 있다. 일부 실시예에서, 게이트 구조물(200A, 200B, 200C)은 N형 초저 문턱 전압(N-uLVT), 저 문턱 전압(N-LVT) 및 표준 문턱 전압(N-SVT) GAA 디바이스(20N)에 각각 대응한다. 일부 실시예에서, 게이트 구조물(200A)을 포함하는 GAA 디바이스(20N)는, 게이트 구조물(200C)을 포함하는 GAA 디바이스(20N)보다 낮은 문턱 전압을 갖는, 게이트 구조물(200B)을 포함하는 GAA 디바이스(20N)보다 낮은 문턱 전압을 갖는다. 일부 실시예에서, 게이트 구조물(200D, 200E, 200F)은 P형 표준 문턱 전압(P-SVT), 낮은 문턱 전압(P-LVT), 및 초저 문턱 전압(P-uLVT) GAA 디바이스(20P)에 각각 대응한다. 일부 실시예에서, 게이트 구조물(200D)을 포함하는 GAA 디바이스(20P)는, 게이트 구조물(200F)을 포함하는 GAA 디바이스(20P)보다 더 높은 문턱 전압을 갖는, 게이트 구조물(200E)을 포함하는 GAA 디바이스(20P)보다 더 높은 문턱 전압(크기)을 갖는다.
도 12의 A 내지 F는 제조의 중간 단계에서 게이트 구조물(200A-200F)을 도시하며, 여기서 각 게이트 구조물(200A-200F)은 도 20의 동작(2100)에 대응하는 도 1a의 채널(22A-22C) 위에 형성된 제1 IL(210)을 포함한다. 일부 실시예에서, 게이트 구조물(200A-200C)에 대응하는 채널(22A-22C)은 실리콘이고, 게이트 구조물(200D-200F)에 대응하는 채널(22A-22C)은 실리콘 게르마늄이다. 채널(22A)의 단편적인 부분만이 간략화를 위해 도 2 내지 19에서 예로서 도시되어 있다. 일부 실시예에서, 제1 IL(210)은 기판(110)의 반도체 물질의 산화물, 예를 들어, 실리콘 산화물을 포함한다. 다른 실시예에서, 제1 IL(210)은 또 다른 적절한 유형의 유전체 물질을 포함할 수 있다. 제1 IL(210)은 (도 12의 Z 방향으로 측정되는) 두께(215)를 갖는다. 일부 실시예에서, 두께(215)는 약 5 옹스트롬 내지 약 50 nm의 범위 내이다. 일부 실시예에서, 두께(215)는 약 10 옹스트롬이다.
여전히 도 12의 A 내지 F를 참조하면, 게이트 유전체층(220)은 도 20의 동작(2200)에 대응하는 제1 IL(210) 위에 형성된다. 일부 실시예에서, 원자층 퇴적(atomic layer deposition; ALD) 프로세스는 퇴적된 게이트 유전체층(220)의 두께를 정밀하게 제어하기 위해 게이트 유전체층(220)을 형성하는 데 사용된다. 일부 실시예에서, ALD 프로세스는 약 200℃ 내지 약 300℃의 온도 범위에서 약 20회 내지 40회의 퇴적 사이클을 사용하여 수행된다. 일부 실시예에서, ALD 프로세스는 HfCl4 및/또는 H2O를 전구체로 사용한다. 이러한 ALD 프로세스는 약 5 옹스트롬 내지 약 100 옹스트롬의 범위 내일 수 있는 두께(225)를 갖도록 게이트 유전체층(220)을 형성할 수 있다. 일부 실시예에서, 두께(225)는 약 15 옹스트롬이다.
일부 실시예에서, 그리고 도 1a에 대해 설명된 바와 같이, 게이트 유전체층(220)은 실리콘 산화물의 유전 상수(k
Figure 112021048025231-pat00002
3.9)보다 큰, 높은 유전 상수를 갖는 유전체 물질을 지칭할 수 있는 하이-k 유전체 물질을 포함한다. 예시적인 하이-k 유전체 물질은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Ta2O5 또는 이들의 조합을 포함한다. 다른 실시예에서, 게이트 유전체층(220)은 실리콘 산화물과 같은 하이-k가 아닌 유전체 물질을 포함할 수 있다. 일부 실시예에서, 게이트 유전체층(220)은 예를 들어, 쌍극자 도핑(La, Mg)을 갖는 HfO2와 같은 제1 하이-k 유전체 물질층과, 예를 들면, 결정화를 갖는 ZrO와 같은 제2 하이-k 유전체 물질층을 포함한다.
이제 도 13의 A 내지 F를 참조하면, 장벽층(700)은 도 20의 동작(2300)에 대응하는 일부 실시예에 따라 게이트 구조물(200A-200F) 상에 형성된다. 일부 실시예에서, 게이트 구조물(200A, 200D)은 도 13의 A 및 D에 도시된 바와 같이 장벽층(700)이 없다. 일부 실시예에서, 장벽층(700)은 Ti, Ta, W, Mo, O, C, N, Si를 포함하는 원소들 중 적어도 2개의 조성물을 포함한다. 일부 실시예에서, 장벽층(700)은 예를 들어, TiN, TaN, WN, MoN, WCN, TiSiN 등과 같은 금속 화합물이거나 이를 포함한다. 특정 실시예에서, 장벽층(700)은 TiN이다. 장벽층(700)은 약 5Å 내지 약 20Å 범위의 두께(715, 725)를 가질 수 있다. 장벽층(700)의 포함은 추가적인 문턱 전압 조정 유연성(threshold voltage tuning flexibility)을 제공한다. 일반적으로, 장벽층(700)은 NFET 트랜지스터 디바이스에 대한 문턱 전압을 증가시키고 PFET 트랜지스터 디바이스에 대한 문턱 전압(크기)을 감소시킨다.
도 13의 A 내지 F에 도시된 바와 같이, 장벽층(700)은 적어도 제1 장벽층(701) 및 제2 장벽층(702)을 포함할 수 있다. 일부 실시예에서, 게이트 유전체층(220) 위에 제1 장벽층(701)을 형성하기 위해 제1 퇴적 프로세스가 수행된다. 제1 퇴적 프로세스 후에, 제1 장벽층(701)은 게이트 구조물(200C, 200F)을 덮는 제1 마스크의 존재하에 제1 장벽층(701)을 에칭함으로써 게이트 구조물(200A, 200B, 200D, 200E)로부터 제거될 수 있다. 제1 장벽층(701)의 에칭은 인공 지능(artificial intelligence; AI) 제어를 갖는 원자층 에칭(atomic layer etch; ALE)일 수 있다. ALE는 게이트 유전체층(220)을 실질적으로 제거하지 않으면서 제1 장벽층(701)을 제거하기 위해 주기적으로(in cycles) 수행된다. 각 사이클은 WCl5(또는 TaCl5)의 제1 펄스, 이에 후속해서 Ar 퍼지, 이에 후속해서 O2의 제2 펄스, 이에 후속해서 또 다른 Ar 퍼지를 포함할 수 있다. AI 제어는 도 21과 관련하여 더 자세히 논의된다. AI 제어형 ALE(AI-controlled ALE)의 사용은 게이트 유전체층(220)의 하이-k 물질에 대한 손상을 방지한다.
제1 장벽층(701)의 형성 후에, 제1 장벽층(701) 및/또는 게이트 전극(220) 위에 제2 장벽층(702)을 형성하기 위해 제2 퇴적이 수행될 수 있다. 제2 퇴적 프로세스 후에, 제2 장벽층(702)은 게이트 구조물(200B, 200C, 200E, 200F)을 덮는 제2 마스크의 존재하에 제2 장벽층(702)을 에칭함으로써 게이트 구조물(200A, 200D)로부터 제거될 수 있다. 제2 장벽층(702)의 에칭은 또한 제1 장벽층(701)을 제거하기 위해 설명된 것과 유사한 AI 제어형 ALE일 수 있다. 일부 실시예에서, 제1 장벽층(701)은 두께(715)를 갖고, 제2 장벽층(702)은 두께(725)를 갖는다. 일부 실시예에서, 두께(715)는 두께(725)와 실질적으로 동일하다. 일부 실시예에서, 두께(715)는 두께(725)와 상이하다. 일부 실시예에서, 제1 장벽층(701)의 물질은 제2 장벽층(702)의 물질과 상이하다. 일부 실시예에서, 제1 장벽층(701)의 물질은 제2 장벽층(702)의 물질과 동일하다.
도 14의 A 내지 F는 통칭하여 일함수 금속층(300)으로 지칭될 수 있는 제1 일함수 금속층(250) 및 캡핑층(260)(동작(2400)에 대응함)의 형성을 예시한다. 일부 실시예에서, 제1 일함수 금속층(250)은 TiAlC, TiAl, TaAlC, TaAl 등과 같은 N형 금속 물질이거나 이를 포함한다. 제1 일함수 금속층(250)은 CVD, PVD, ALD, 도금 및/또는 다른 적절한 방법과 같은 하나 이상의 퇴적 방법에 의해 형성될 수 있고, 약 10Å 내지 20Å의 두께(255)를 갖는다. 제1 일함수 금속층(250)은 게이트 유전체층(220)(게이트 구조물(200A, 200D)) 바로 위에 형성되거나, 제2 장벽층(702)(게이트 구조물(200B, 200C, 200E, 200F)) 바로 위에 형성될 수 있다. 캡핑층(260)은 제1 일함수 금속층(250) 상에 형성된다. 일부 실시예에서, 캡핑층(260)은 TiN, TiSiN, TaN, WN, MoN, WCN, 또는 또 다른 적합한 물질이거나 이를 포함하고, 약 10 Å 내지 20 Å의 두께(265)를 갖는다.
도 15의 A 내지 F는 동작(2500)에 대응하는 캡핑층(260) 상의 제1 보호층(271)의 형성을 예시한다. 제1 보호층(271)은 제1 일함수 금속층(250)으로 산소가 확산되는 것을 방지하기 위해 캡핑층(260) 상에 형성된 산소 차단층이며, 이 확산은 문턱 전압의 바람직하지 않은 시프트를 유발할 수 있다. 제1 보호층(271)은 산소가 제1 일함수 금속층(250)으로 침투하는 것을 막을 수 있는 유전체 물질로 형성되며, 제1 일함수 금속층(250)을 추가적인 산화로부터 보호할 수 있다. 제1 보호층(271)은 실리콘, 게르마늄, SiGe, Al, Ti, Hf 또는 다른 적절한 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 제1 보호층(271)은 ALD를 사용하여 형성되고 약 10 Å 내지 약 20 Å의 두께(Z 방향)를 갖는다. 일부 실시예에서, 제1 보호층(271)은 캡핑층(260) 상에 인시츄 실란 패시베이션으로서 형성된다.
도 16의 A 내지 F는 동작(2600)에 대응하는, 제1 보호층(271) 상에 제2 보호층(272)의 형성을 예시한다. 제2 보호층(272)은 제1 일함수 금속층(250) 내로의 산소 확산을 방지하기 위해 제1 보호층(271) 상에 형성된 추가 산소 차단층이며, 이 확산은 문턱 전압의 바람직하지 않은 시프트를 야기할 것이다. 제2 보호층(272)은 제1 일함수 금속층(250)에 산소가 침투하는 것을 막고, 추가 산화로부터 제1 일함수 금속층(250)을 보호할 수 있는 유전체 물질로 형성된다. 제2 보호층(272)은 금속, 또는 Al, Ti, Hf, RuO2, IrO2, 또는 또 다른 적절한 물질과 같은 전도성 금속 산화물을 포함할 수 있다. 일부 실시예에서, 제2 보호층(272)은 ALD를 사용하여 형성되고 약 10 Å과 약 20 Å 사이의 두께(Z 방향)를 갖는다. 일부 실시예에서, 제2 보호층(272)은 제1 및 제2 장벽층(701, 702) 모두를 갖는 게이트 구조물(200C, 200F)로부터 제거된다. 게이트 구조물(200C, 200F)에서, 제1 일함수 금속층(250)은 제1 및 제2 장벽층(701, 702)에 의해 채널(22A)로부터 분리되어, 문턱 전압 시프트에 대한 제1 일함수 금속층(250)의 산화 효과를 감소시킨다. 이와 같이, 게이트 구조물(200C, 200F)은 게이트 충전 윈도우를 증가시키기 위해 제2 보호층(272) 없이 형성될 수 있다.
도 17의 A 내지 F는 동작(2700)에 대응하는, 제2 보호층(272) 상의 제3 보호층(273)의 선택적 형성을 도시한다. 도 17의 A 내지 F는 동작(2800) 및 동작(2900)에 대응하는 접착제층(270) 및 금속 충전층(290N, 290P)의 형성을 추가로 예시한다. 제3 보호층(273)은, 문턱 전압의 바람직하지 않은 시프트를 야기할, 제1 일함수 금속층(250) 내로의 산소 확산을 방지하기 위해 제2 보호층(272) 상에 형성된 추가 산소 차단층이다. 제3 보호층(273)은 제1 일함수 금속층(250)으로 산소가 침투하는 것을 막고, 추가 산화로부터 제1 일함수 금속층(250)을 보호할 수 있는 유전체 물질로 형성된다. 제3 보호층(273)은 금속, 또는 Al, Ti, Hf, RuO2, IrO2, 또는 다른 적절한 물질과 같은 전도성 금속 산화물을 포함할 수 있다. 일부 실시예에서, 제3 보호층(273)은 ALD를 사용하여 형성되고 약 10 Å과 약 20 Å의 두께(Z 방향)를 갖는다. 일부 실시예에서, 제3 보호층(272)은 제1 및 제2 장벽층(701, 702) 모두를 갖는 게이트 구조물(200C, 200F)로부터 제거되고, 제2 장벽층(702)을 갖는 게이트 구조물(200B, 200E)로부터 추가로 제거된다. 게이트 구조물(200C, 200F)에서, 제1 일함수 금속층(250)은 제1 및 제2 장벽층(701, 702)에 의해 채널(22A)로부터 분리되어, 문턱 전압 시프트에 대한 제1 일함수 금속층(250)의 산화 효과를 감소시킨다. 이와 같이, 게이트 구조물(200C, 200F)은 게이트 충전 윈도우를 증가시키기 위해 제3 보호층(273) 없이 형성될 수 있다. 유사하게, 일부 실시예에서, 제1 일함수 금속층(250)이 게이트 구조물(200C, 200F)에서보다 게이트 구조물(200D, 200E)에서 채널(22A)에 더 가깝지만, 2개의 보호층(271, 272)의 존재는 제1 일함수 금속층(250)의 산화를 완화시키기에 충분할 수 있다. 이와 같이, 게이트 구조물(200D, 200E)도 제3 보호층(273) 없이 형성되어 게이트 충전 윈도우를 증가시킬 수 있다.
금속 충전층(290N, 290P)은 접착제층(280) 상에 형성되고, 텅스텐, 코발트, 루테늄, 이리듐, 몰리브덴, 구리, 알루미늄 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 일부 실시예에서, 금속 충전층(290N, 290P)은 CVD, PVD, 도금 및/또는 다른 적절한 프로세스와 같은 방법을 사용하여 퇴적될 수 있다. 도 17의 A 내지 F에 도시된 바와 같이, 금속 충전층(290N, 290P)은 두께(295)를 가질 수 있다. 두께(295)는 장벽층(700) 또는 보호층(270)의 존재 또는 부재로 인해 게이트 구조물(200A-200F)에 걸쳐 변할 수 있다. 각 보호층(271, 272, 273)이 각 장벽층(701, 702)보다 얇은 실시예에서, 게이트 구조물(200C, 200F)은 금속 충전층(290N, 290P)의 최저 두께(295)에 대응하는 최소 충전 윈도우를 가질 수 있는 반면, 게이트 구조물(200A, 200D)은 최대 두께(295)에 대응하는 최대 충전 윈도우를 가질 수 있다.
도 18의 A 내지 F는 제1 및 제2 보호층(271, 272)만을 포함하는 구성의 게이트 구조물(200A-200F)을 도시한다. 도시된 바와 같이, 게이트 구조물(200A, 200D)은 제1 및 제2 보호층(271, 272)을 포함할 수 있고, 게이트 구조물(200B, 200C, 200E, 200F)은 실질적으로 제2 보호층(272)이 없는 제1 보호층(271)을 포함할 수 있다. 도 18의 A 내지 F의 구성은 N-uLVT GAA 디바이스(20N) 및 P-SVT GAA 디바이스(20P)에 대응하는 게이트 구조물(200A, 200D)에만 추가적인 제2 보호층(272)을 포함함으로써 게이트 충전 윈도우를 개선한다.
도 19의 A 내지 F는 게이트 구조물(200A, 200D)에 제1, 제2 및 제3 보호층(271, 272, 273)을 포함하지만, 게이트 구조물(200B, 200C, 200E, 200F) 내에 제2 또는 제3 보호층(272, 273)을 포함하지 않는 구성의 게이트 구조물(200A-200F)을 도시한다. 이와 같이, N-uLVT GAA 디바이스(20N) 및 P-SVT GAA 디바이스(20P)는 3개의 보호층(271, 272, 273)으로 인해 향상된 산화 방지 효과의 이점을 누리는 반면, 게이트 구조물(200B, 200C, 200E, 200F)를 사용하는 다른 GAA 디바이스(20N, 20P)는 제2 및 제3 보호층(272, 273)의 부재로 인해 개선된 게이트 충전 윈도우를 누린다(enjoy).
도 21은 일 실시예에 따른 반도체 프로세스 시스템(3200)의 예시이다. 반도체 프로세스 시스템(3200)은 도 1a 내지 20과 관련하여 설명된 바와 같이 GAA 디바이스(20N, 20C, 20D)를 형성하는 데 사용되는 제어형 ALE 프로세스를 수행하기 위해 사용될 수 있다. 반도체 프로세스 시스템(3200)은 내부 용적(3203)을 포함하는 프로세스 챔버(3202)를 포함한다. 지지체(3206)는 내부 용적(3203) 내에 위치되고 박막 에칭 프로세스 동안 기판(3204)을 지지하도록 구성된다. 반도체 프로세스 시스템(3200)은 제2 IL(240) 또는 일함수 장벽층(700)을 형성하는데 사용되는 하이-k 캡핑층과 같은, 기판(3204) 상의 박막을 에칭하도록 구성된다. 반도체 프로세스 시스템(3200)은 박막 에칭 파라미터를 동적으로 조정하는 제어 시스템(3224)을 포함한다. 제어 시스템(3224)의 세부 사항은 반도체 프로세스 시스템(3200)의 동작 설명 후에 제공된다.
일 실시예에서, 반도체 프로세스 시스템(3200)은 제1 유체 소스(3208) 및 제2 유체 소스(3210)를 포함한다. 제1 유체 소스(3208)는 제1 유체를 내부 용적(3203) 내로 공급한다. 제2 유체 소스(3210)는 제2 유체를 내부 용적(3203) 내로 공급한다. 제1 및 제2 유체는 모두 기판(3204) 상의 박막을 에칭하는데 기여한다. 도 21이 유체 소스(3208 및 3210)를 예시하지만, 실제로 유체 소스(3208 및 3210)는 유체 이외의 물질을 포함하거나 이를 공급할 수 있다. 예를 들어, 유체 소스(3208 및 3210)는 에칭 프로세스를 위한 모든 물질을 제공하는 물질 소스를 포함할 수 있다.
일 실시예에서, 박막 퇴적 시스템(3200)은 ALE 프로세스를 수행하는 원자층 에칭(ALE) 시스템이다. ALE 시스템은 주기적으로 에칭 프로세스를 수행한다. 각 사이클은, 유체 소스(3208)로부터 제1 에칭 유체를 유동시킨 다음, 퍼지 소스(3212 및 3224) 중 하나 또는 둘 모두로부터 퍼지 기체를 유동시킴으로써 에칭 챔버로부터 제1 에칭 유체를 퍼지한 다음, 유체 소스(3210)로부터 제2 에칭 유체를 유동시킨 다음, 퍼지 소스(3212 및 3224) 중 하나 또는 둘 모두로부터 퍼지 기체를 유동시킴으로써 에칭 챔버로부터 제2 에칭 유체를 퍼지하는 것을 포함한다. 이것은 단일 ALE 사이클에 해당한다. 각 사이클은 에칭되고 있는 박막에서 원자층 또는 분자층을 에칭한다. ALE 사이클의 구체적인 예는 도 22에 예시되어 있다.
반도체 프로세스 시스템(3200)에 의해 생성된 박막의 파라미터는 다수의 프로세스 조건에 의해 영향을 받을 수 있다. 프로세스 조건은 유체 소스(3208, 3210)에 남아있는 유체 또는 물질의 양, 유체 소스(3208, 3210)로부터의 유체 또는 물질의 유량, 유체 소스(3208 및 3210)에 의해 제공되는 유체의 압력, 유체 또는 물질을 프로세스 챔버(3202)로 운반하는 튜브 또는 도관의 길이, 프로세스 챔버(3202)를 규정하거나 이에 포함된 앰풀(ampoule)의 연령, 프로세스 챔버(3202) 내의 온도, 프로세스 챔버(3202) 내의 습도, 프로세스 챔버(3202) 내의 압력, 프로세스 챔버(3202) 내의 광 흡수 또는 반사, 반도체 웨이퍼(3204)의 표면 피처, 유체 소스(3208 및 3210)에 의해 제공되는 물질의 조성, 유체 소스(3208 및 3210)에 의해 제공되는 물질의 위상, 에칭 프로세스의 지속 시간, 에칭 프로세스의 개별 단계의 지속 시간, 및 다양한 다른 요인을 포함할 수 있지만 이들에 제한되지는 않는다.
에칭 프로세스 동안 다양한 프로세스 조건의 조합은 ALE 프로세스에 의해 에칭된 박막의 남은 두께를 결정한다. 프로세스 조건으로 인해 목표 파라미터(target parameters) 내에 속하는 잔여 두께를 갖지 않는 박막이 초래될 수 있다. 이것이 발생하면, 반도체 웨이퍼(3204)로부터 형성된 집적 회로는 적절하게 기능하지 않을 수 있다. 반도체 웨이퍼의 배치(batches)의 품질이 저하될 수 있다. 일부 경우에는, 일부 반도체 웨이퍼를 폐기해야 할 수도 있다.
반도체 프로세스 시스템(3200)은 제어 시스템(3224)을 사용하여 에칭 프로세스가 목표 파라미터 또는 특성 내에 속하는 파라미터 또는 특성을 갖는 박막을 초래하도록 보장하기 위해 프로세스 조건을 동적으로 조정한다. 제어 시스템(3224)은 반도체 프로세스 시스템(3200)과 연관된 프로세싱 장비에 접속된다. 프로세싱 장비는 도 2a에 도시된 컴포넌트를 포함할 수 있다. 제어 시스템(3224)은 유체 소스(3208 및 3210)로부터의 물질의 유량, 유체 소스(3208 및 3210)에 의해 공급되는 물질의 온도, 유체 소스(3208 및 3210)에 의해 제공되는 유체의 압력, 퍼지 소스(3212 및 3214)로부터의 물질의 유량, 유체 소스(3208 및 3210) 및 퍼지 소스(3212 및 3214)로부터의 물질의 유동 지속 시간, 프로세스 챔버(3202) 내의 온도, 프로세스 챔버(3202) 내의 압력, 프로세스 챔버(3202) 내의 습도, 및 박막 에칭 프로세스의 다른 양상을 제어할 수 있다. 제어 시스템(3224)은 박막 에칭 프로세스가 목표 잔여 두께, 목표 조성, 목표 결정 배향 등과 같은, 목표 파라미터를 갖는 박막을 생성하도록 이러한 프로세스 파라미터를 제어한다. 제어 시스템에 대한 자세한 내용은 도 23 내지 24와 관련하여 제공된다.
일 실시예에서, 제어 시스템(224)은 하나 이상의 통신 채널(3225)을 통해 제1 및 제2 유체 소스(3208, 3210)에 통신 가능하게 결합된다. 제어 시스템(3224)은 통신 채널(3225)을 통해 제1 유체 소스(3208) 및 제2 유체 소스(3210)에 신호를 전송할 수 있다. 제어 시스템(3224)은 부산물 센서(3222)로부터의 센서 신호에 부분적으로 응답하여 제1 및 제2 유체 소스(3208, 3210)의 기능성을 제어할 수 있다.
일 실시예에서, 반도체 프로세스 시스템(3200)은 제1 유체 소스(3208)로부터의 제1 유체의 유량을 제어하기 위한 하나 이상의 밸브, 펌프, 또는 다른 흐름 제어 메커니즘을 포함할 수 있다. 이러한 흐름 제어 메커니즘은 유체 소스(3208)의 일부일 수 있거나 유체 소스(3208)로부터 분리될 수 있다. 제어 시스템(3224)은 이러한 흐름 제어 메커니즘에 또는 이러한 흐름 제어 메커니즘을 제어하는 시스템에 통신 가능하게 결합될 수 있다. 제어 시스템(3224)은 이러한 메커니즘을 제어함으로써 제1 유체의 유량을 제어할 수 있다. 제어 시스템(3200)은 제1 유체 및 제1 유체 소스(3208)와 관련하여 전술된 것과 동일한 방식으로 제2 유체 소스(3210)로부터의 제2 유체의 흐름을 제어하는 밸브, 펌프, 또는 다른 흐름 제어 메커니즘을 포함할 수 있다.
일 실시예에서, 반도체 프로세스 시스템(3200)은 매니폴드 혼합기(3216) 및 유체 분배기(3218)를 포함한다. 매니폴드 혼합기(3216)는 제1 유체 소스(3208) 및 제2 유체 소스(3210)로부터 함께 또는 개별적으로 제1 및 제2 유체를 수용한다. 매니폴드 혼합기(3216)는 제1 유체, 제2 유체, 또는 제1 및 제2 유체의 혼합물을 유체 분배기(3218)에 제공한다. 유체 분배기(3218)는 매니폴드 혼합기(3216)로부터 하나 이상의 유체를 수용하고 하나 이상의 유체를 프로세스 챔버(3202)의 내부 용적(3203) 내로 분배한다.
일 실시예에서, 제1 유체 소스(3208)는 제1 유체 채널(3230)에 의해 매니폴드 혼합기(3216)에 결합된다. 제1 유체 채널(3230)은 제1 유체를 유체 소스(3208)로부터 매니폴드 혼합기(3216)로 운반한다. 제1 유체 채널(3230)은 제1 유체 소스(3208)로부터 매니폴드 혼합기(3216)로 제1 유체를 전달하기 위한 튜브, 파이프 또는 다른 적절한 채널일 수 있다. 제2 유체 소스(3210)는 제2 유체 채널(3232)에 의해 매니폴드 혼합기(3216)에 결합된다. 제2 유체 채널(3232)은 제2 유체를 제2 유체 소스(3210)로부터 매니폴드 혼합기(3216)까지 운반한다.
일 실시예에서, 매니폴드 혼합기(3216)는 제3 유체 라인(3234)에 의해 유체 분배기(3218)에 결합된다. 제3 유체 라인(3234)은 유체를 매니폴드 혼합기(3216)로부터 유체 분배기(3218)까지 운반한다. 제3 유체 라인(3234)은 아래에서 더 상세히 설명되는 바와 같이 제1 유체, 제2 유체, 제1 유체와 제2 유체의 혼합물, 또는 다른 유체를 운반할 수 있다.
제1 및 제2 유체 소스(3208, 3210)는 유체 탱크를 포함할 수 있다. 유체 탱크는 제1 및 제2 유체를 저장할 수 있다. 유체 탱크는 제1 및 제2 유체를 선택적으로 출력할 수 있다.
일 실시예에서, 반도체 프로세스 시스템(3200)은 제1 퍼지 소스(3212) 및 제2 퍼지 소스(3214)를 포함한다. 제1 퍼지 소스는 제1 퍼지 라인(3236)에 의해 제1 유체 라인(3230)에 결합된다. 제2 퍼지 소스는 제2 퍼지 라인(3238)에 의해 유체 라인(3232)에 결합된다. 실제로, 제1 및 제2 퍼지 소스는 단일 퍼지 소스일 수 있다.
일 실시예에서, 제1 및 제2 퍼지 소스(3212, 3214)는 퇴적 챔버(3202)의 내부 용적(3203) 내로 퍼지 기체를 공급한다. 퍼지 유체는 프로세스 챔버(3202)의 내부 용적(3203)으로부터 제1 유체, 제2 유체, 제1 또는 제2 유체의 부산물, 또는 다른 유체를 퍼지하거나 운반하도록 선택된 유체이다. 퍼지 유체는 기판(3204), 기판(3204) 상의 게이트 금속층, 제1 및 제2 유체, 및 이 제1 또는 제2 유체의 부산물과 반응하지 않도록 선택된다. 따라서, 퍼지 유체는 Ar 또는 N2를 포함하지만 이에 제한되지 않는 불활성 기체일 수 있다.
도 21이 제1 유체 소스(3208) 및 제2 유체 소스(3210)를 도시하지만, 실제로 반도체 프로세스 시스템(3200)은 다른 수의 유체 소스를 포함할 수 있다. 예를 들어, 반도체 프로세스 시스템(3200)은 단일 유체 소스만을 또는 두 개 초과의 유체 소스를 포함할 수 있다. 따라서, 반도체 프로세스 시스템(3200)은 본 개시의 범위를 벗어나지 않고 2개가 아닌 다른 수의 유체 소스를 포함할 수 있다.
도 22는 일 실시예에 따른 반도체 프로세스 시스템(3200)에 의해 수행되는 ALE 프로세스의 사이클을 예시하는 그래프이다. 시간(T1)에서 제1 에칭 유체가 흐르기 시작한다. 도 22의 예에서, 제1 에칭 유체는 WCl5이다. 제1 에칭 유체는 유체 소스(3208)로부터 내부 용적(3203)으로 흐른다. 내부 용적(3203)에서, 제1 에칭 유체는 하이-k 캡핑층(예를 들어, TiSiN) 또는 일함수 장벽층(700)(예를 들어, TiN)의 상단 노출층(top exposed layer)과 반응한다. 시간(T2)에서, 제1 에칭 유체(WCl5)는 흐름을 멈춘다. 한 예에서, T1과 T2 사이에 경과된 시간은 1초 내지 10초이다.
시간(T3)에서 퍼지 기체가 흐르기 시작한다. 퍼지 기체는 퍼지 소스(3212 및 3224) 중 하나 또는 둘 모두로부터 흐른다. 일 예에서, 퍼지 기체는 아르곤, N2, 또는 하이-k 캡핑층(예를 들어, TiSiN) 또는 일함수 장벽층(700)(예를 들어, TiN)과 반응하지 않고 제1 에칭 유체(WCl5)를 퍼지할 수 있는 또 다른 불활성 기체 중 하나이다. 시간(T4)에서, 퍼지 기체는 흐름을 멈춘다. 한 예에서, T3과 T4 사이에 경과된 시간은 2초 내지 15초이다.
시간(T5)에서, 제2 에칭 유체는 내부 용적(3203)으로 흐른다. 제2 에칭 유체는 유체 소스(3210)로부터 내부 용적(3203)으로 흐른다. 일 예에서, 제2 에칭 유체는 O2이다. O2는 티타늄 질화물층(124)의 상단 원자층 또는 분자층과 반응하고 티타늄 질화물층(124)의 상단 원자층 또는 분자층의 에칭을 완료한다. 시간(T6)에서, 제2 에칭 유체는 흐름을 멈춘다. 한 예에서, T5와 T6 사이의 경과 시간은 1초 내지 10초이다.
시간(T7)에서, 퍼지 기체는 다시 흐르고 제2 에칭 유체의 내부 용적(3203)을 퍼지한다. 시간(T8)에서 퍼지 기체가 흐름을 멈춘다. T1과 T8 사이의 시간은 단일 ALE 사이클에 해당한다.
실제로, ALE 프로세스는 하이-k 캡핑층(예를 들어, TiSiN) 또는 일함수 장벽층(700)(예를 들어, TiN)의 초기 두께 및 하이-k 캡핑층(예를 들어, TiSiN) 또는 일함수 장벽층(700)(예를 들어, TiN)의 원하는 최종 두께에 따라 5회 내지 50회의 사이클을 포함할 수 있다. 각각의 사이클은 하이-k 캡핑층(예를 들어, TiSiN) 또는 일함수 장벽층(700)(예를 들어, TiN)의 원자층 또는 분자층을 제거한다. 다른 물질, 프로세스 및 경과 시간은 본 개시의 범위를 벗어나지 않고 사용될 수 있다.
도 23은 일 실시예에 따른 도 21의 제어 시스템(3224)의 블록도이다. 도 23의 제어 시스템(3224)은 일 실시예에 따라 도 1a 내지 1c의 GAA 디바이스(20N, 20C, 20D)를 형성하기 위해 ALE 프로세스를 수행할 때 반도체 프로세스 시스템(3200)의 동작을 제어하도록 구성된다. 제어 시스템(3224)은 반도체 프로세스 시스템(3200)의 파라미터를 조정하기 위해 머신 러닝을 사용한다. 제어 시스템(3224)은 ALE 프로세스에 의해 형성된 박막층이 선택된 사양 내에 있음을 보장하기 위해, ALE 실행들(runs) 또는 심지어 ALD 사이클들 사이에서 반도체 프로세스 시스템(3200)의 파라미터를 조정할 수 있다.
일 실시예에서, 제어 시스템(3224)은 분석 모델(3302) 및 트레이닝 모듈(3304)을 포함한다. 트레이닝 모듈(3304)은 머신 러닝 프로세스를 사용해 분석 모델(3302)을 트레이닝시킨다. 머신 러닝 프로세스는 선택된 특성을 갖는 박막을 초래할 ALE 프로세스에 대한 파라미터를 선택하도록 분석 모델(3302)을 트레이닝시킨다. 트레이닝 모듈(3304)이 분석 모델(3302)과 분리된 것으로 도시되어 있지만, 실제로 트레이닝 모듈(3304)은 분석 모델(3302)의 일부일 수 있다.
제어 시스템(3224)은 트레이닝 세트 데이터(3306)를 포함하거나 저장한다. 트레이닝 세트 데이터(3306)는 이력 박막 데이터(historical thin-film data, 3308) 및 이력 프로세스 조건 데이터(3310)를 포함한다. 이력 박막 데이터(3308)는 ALE 프로세스로부터 초래되는 박막에 관한 데이터를 포함한다. 이력 프로세스 조건 데이터(3310)는 박막을 생성한 ALE 프로세스 동안의 프로세스 조건과 관련된 데이터를 포함한다. 아래에서 더 상세히 설명되는 바와 같이, 트레이닝 모듈(3304)은 머신 러닝 프로세스를 사용해 분석 모델(3302)을 트레이닝시키기 위해 이력 박막 데이터(3308) 및 이력 프로세스 조건 데이터(3310)를 사용한다.
일 실시예에서, 이력 박막 데이터(3308)는 이전에 에칭된 박막의 잔여 두께와 관련된 데이터를 포함한다. 예를 들어, 반도체 제조 시설의 운영 중에 수천 또는 수백만 개의 반도체 웨이퍼가 수개월 또는 수년에 걸쳐 프로세싱될 수 있다. 각각의 반도체 웨이퍼는 ALE 프로세스에 의해 에칭된 박막을 포함할 수 있다. 각 ALE 프로세스 후, 박막의 두께는 품질 제어 프로세스의 일부로서 측정된다. 이력 박막 데이터(3308)는 ALE 프로세스에 의해 에칭된 각각의 박막의 잔여 두께를 포함한다. 따라서, 이력 박막 데이터(3308)는 ALE 프로세스에 의해 에칭된 다수의 박막에 대한 두께 데이터를 포함할 수 있다.
일 실시예에서, 이력 박막 데이터(3308)는 또한 박막 에칭 프로세스의 중간 단계에서 박막의 두께에 관한 데이터를 포함할 수 있다. 예를 들어, ALE 프로세스는 박막의 개별 층이 에칭되는 다수의 에칭 사이클을 포함할 수 있다. 이력 박막 데이터(3308)는 개별 에칭 사이클 또는 에칭 사이클 그룹 이후 박막에 대한 두께 데이터를 포함할 수 있다. 따라서, 이력 박막 데이터(3308)는 ALE 프로세스 완료 후 박막의 총 두께에 관한 데이터를 포함할 뿐만 아니라 ALE 프로세스의 다양한 단계에서 박막의 두께와 관련된 데이터도 포함할 수 있다.
일 실시예에서, 이력 박막 데이터(3308)는 ALE 프로세스에 의해 에칭된 잔여 박막의 조성과 관련된 데이터를 포함한다. 박막이 에칭된 후, 박막의 원소 조성 또는 분자 조성을 결정하기 위한 측정이 수행될 수 있다. 박의 성공적인 에칭은 특정 잔여 두께를 포함하는 박막을 생성한다. 실패한 에칭 프로세스는 지정된 비율의 원소 또는 화합물을 포함하지 않는 박막을 생성할 수 있다. 이력 박막 데이터(3308)는 다양한 박막을 구성하는 원소 또는 화합물을 나타내는 측정으로부터의 데이터를 포함할 수 있다.
일 실시예에서, 이력 프로세스 조건(3310)은 이력 박막 데이터(3308)와 연관된 박막을 에칭하는 ALE 프로세스 동안 다양한 프로세스 조건 또는 파라미터를 포함한다. 따라서, 이력 박막 데이터(3308)에 데이터를 갖는 각각의 박막에 대해, 이력 프로세스 조건 데이터(3310)는 박막의 에칭 동안 존재했던 프로세스 조건 또는 파라미터를 포함할 수 있다. 예를 들어, 이력 프로세스 조건 데이터(3310)는 ALE 프로세스 동안 프로세스 챔버 내의 압력, 온도 및 유체 유량과 관련된 데이터를 포함할 수 있다.
이력 프로세스 조건 데이터(3310)는 ALE 프로세스 동안 유체 소스에 남아있는 전구체 물질의 양과 관련된 데이터를 포함할 수 있다. 이력 프로세스 조건 데이터(3310)는 프로세스 챔버(3202)의 연령, 프로세스 챔버(3202)에서 수행된 에칭 프로세스의 수, 프로세스 챔버(3202)의 가장 최근 세정 사이클 이후 프로세스 챔버(3202)에서 수행된 에칭 프로세스의 수, 또는 프로세스 챔버(3202)와 관련된 다른 데이터를 포함할 수 있다. 이력 프로세스 조건 데이터(3310)는 에칭 프로세스 동안 프로세스 챔버(3202) 내로 도입된 화합물 또는 유체와 관련된 데이터를 포함할 수 있다. 화합물과 관련된 데이터는 화합물의 유형, 화합물의 위상(고체, 기체 또는 액체), 화합물의 혼합물, 또는 프로세스 챔버(3202)에 도입된 화합물 또는 유체와 관련된 다른 양상을 포함할 수 있다. 이력 프로세스 조건 데이터(3310)는 ALE 프로세스 동안 프로세스 챔버(3202) 내의 습도와 관련된 데이터를 포함할 수 있다. 이력 프로세스 조건 데이터(3310)는 프로세스 챔버(3202)와 관련된 광 흡수, 광 흡착 및 광 반사와 관련된 데이터를 포함할 수 있다. 이력 프로세스 조건 데이터(3326)는 ALE 프로세스 동안 화합물 또는 유체를 프로세스 챔버(3202) 내로 운반하는 파이프, 튜브 또는 도관의 길이와 관련된 데이터를 포함할 수 있다. 이력 프로세스 조건 데이터(3310)는 ALE 프로세스 동안 화합물 또는 유체를 프로세스 챔버(3202) 내로 운반하는 캐리어 기체의 조건과 관련된 데이터를 포함할 수 있다.
일 실시예에서, 이력 프로세스 조건 데이터(3310)는 단일 ALE 프로세스의 복수의 개별 사이클 각각에 대한 프로세스 조건을 포함할 수 있다. 따라서, 이력 프로세스 조건 데이터(3310)는 매우 많은 수의 ALE 사이클에 대한 프로세스 조건 데이터를 포함할 수 있다.
일 실시예에서, 트레이닝 세트 데이터(3306)는 이력 박막 데이터(3308)를 이력 프로세스 조건 데이터(3310)와 접속한다. 즉, 이력 박막 데이터(3308)에서 박막과 연관된 박막 두께, 물질 조성 또는 결정 구조물은 에칭 프로세스와 연관된 프로세스 조건 데이터에 (예를 들면, 라벨 표기에 의해) 연결된다. 아래에서 더 상세히 설명되는 바와 같이, 라벨 표기된 트레이닝 세트 데이터는 적절하게 형성된 박막을 초래할 반도체 프로세스 조건을 예측하기 위해 분석 모델(3302)을 트레이닝하기 위해 머신 러닝 프로세스에서 사용될 수 있다.
일 실시예에서, 제어 시스템(3324)은 프로세싱 리소스(3312), 메모리 리소스(3314) 및 통신 리소스(3316)를 포함한다. 프로세싱 리소스(3312)는 하나 이상의 제어기 또는 프로세서를 포함할 수 있다. 프로세싱 리소스(3312)는 소프트웨어 명령어를 실행하고, 데이터를 프로세싱하고, 박막 에칭 제어 결정을 내리고, 신호 프로세싱을 수행하고, 메모리로부터 데이터를 판독하고, 데이터를 메모리에 기록하며, 다른 프로세싱 동작을 수행하도록 구성된다. 프로세싱 리소스(3312)는 반도체 프로세스 시스템(3200)의 사이트(site) 또는 설비에 위치한 물리적 프로세싱 리소스(3312)를 포함할 수 있다. 프로세싱 리소스는 반도체 프로세스 시스템(3200)이 위치하는 사이트 또는 설비로부터 떨어져 있는 가상 프로세싱 리소스(3312)를 포함할 수 있다. 프로세싱 리소스(3312)는 하나 이상의 클라우드 컴퓨팅 플랫폼을 통해 액세스되는 프로세서 및 서버를 포함하는 클라우드 기반 프로세싱 리소스를 포함할 수 있다.
일 실시예에서, 메모리 리소스(3314)는 하나 이상의 컴퓨터 판독 가능 메모리를 포함할 수 있다. 메모리 리소스(3314)는 분석 모델(3302)을 포함하지만 이에 제한되지 않는 제어 시스템 및 그 컴포넌트의 기능과 연관된 소프트웨어 명령어를 저장하도록 구성된다. 메모리 리소스(3314)는 제어 시스템(3224) 및 그 컴포넌트의 기능과 연관된 데이터를 저장할 수 있다. 데이터는 트레이닝 세트 데이터(3306), 현재 프로세스 조건 데이터, 및 제어 시스템(3224) 또는 그 컴포넌트 중 임의의 것의 동작과 연관된 임의의 다른 데이터를 포함할 수 있다. 메모리 리소스(3314)는 반도체 프로세스 시스템(3200)의 사이트 또는 설비에 위치한 물리적 메모리 리소스를 포함할 수 있다. 메모리 리소스는 반도체 프로세스 시스템(3200)의 사이트 또는 설비로부터 멀리 위치한 가상 메모리 리소스를 포함할 수 있다. 메모리 리소스(3314)는 하나 이상의 클라우드 컴퓨팅 플랫폼을 통해 액세스되는 클라우드 기반 메모리 리소스를 포함할 수 있다.
일 실시예에서, 통신 리소스는 제어 시스템(3224)이 반도체 프로세스 시스템(3200)과 연관된 장비와 통신할 수 있게 하는 리소스를 포함할 수 있다. 예를 들어, 통신 리소스(3316)는 제어 시스템(3224)이 반도체 프로세스 시스템(3200)과 연관된 센서 데이터를 수신하고 반도체 프로세스 시스템(100)의 장비를 제어할 수 있게 하는 유선 및 무선 통신 리소스를 포함할 수 있다. 통신 리소스(3316)는 제어 시스템(3224)이 유체 소스(3308 및 3310)로부터와 퍼지 소스(3312 및 3314)로부터의 유체 또는 다른 물질의 흐름을 제어할 수 있게 한다. 통신 리소스(3316)는 제어 시스템(3224)이 히터, 전압원, 밸브, 배기 채널, 웨이퍼 이송 장비 및 반도체 프로세스 시스템(3200)과 연관된 임의의 다른 장비를 제어할 수 있게 한다. 통신 리소스(3316)는 제어 시스템(3224)이 원격 시스템과 통신하게 할 수 있다. 통신 리소스(3316)는 유선 네트워크, 무선 네트워크, 인터넷 또는 인트라넷과 같은 하나 이상의 네트워크를 포함하거나 이를 통한 통신을 용이하게 할 수 있다. 통신 리소스(3316)는 제어 시스템(3224)의 컴포넌트가 서로 통신하게 할 수 있다.
일 실시예에서, 분석 모델(3302)은 프로세싱 리소스(3312), 메모리 리소스(3314) 및 통신 리소스(3316)를 통해 구현된다. 제어 시스템(3224)은 컴포넌트 및 리소스, 및 서로로부터 그리고 반도체 프로세스 시스템(3200)으로부터 떨어진 위치를 갖는 분산된 제어 시스템일 수 있다.
도 24는 일 실시예에 따른 도 23의 분석 모델(3302)의 동작적 양상 및 트레이닝 양상을 예시하는 블록도이다. 분석 모델(3302)은 도 1a 내지 1c의 GAA 디바이스(20N, 20C, 20D)를 형성하기 위해 도 21의 반도체 프로세스 시스템(3200)에 의해 수행되는 ALE 프로세스에 대한 파라미터를 선택하는데 사용될 수 있다. 전술한 바와 같이, 트레이닝 세트 데이터(3306)는 복수의 이전에 수행된 박막 에칭 프로세스와 관련된 데이터를 포함한다. 각각의 이전에 수행된 박막 에칭 프로세스는 특정 프로세스 조건에서 발생하여 특정 특성을 갖는 박막을 초래하였다. 각각의 이전에 수행된 박막 퇴적 프로세스에 대한 프로세스 조건은 각각의 프로세스 조건 벡터(3352)로 포맷된다. 프로세스 조건 벡터는 복수의 데이터 필드(3354)를 포함한다. 각 데이터 필드(3354)는 특정 프로세스 조건에 대응한다.
도 24의 예는 트레이닝 프로세스 동안 분석 모델(3302)로 전달될 단일 프로세스 조건 벡터(3352)를 예시한다. 도 24의 예에서, 프로세스 조건 벡터(3352)는 9개의 데이터 필드(3354)를 포함한다. 제1 데이터 필드(3354)는 이전에 수행된 박막 에칭 프로세스 동안의 온도에 대응한다. 제2 데이터 필드(3356)는 이전에 수행된 박막 에칭 프로세스 동안의 압력에 대응한다. 제3 데이터 필드(3354)는 이전에 수행된 박막 에칭 프로세스 동안의 습도에 대응한다. 제4 데이터 필드(3354)는 이전에 수행된 박막 에칭 프로세스 동안의 에칭 물질의 유량에 대응한다. 제5 데이터 필드(3354)는 이전에 수행된 박막 에칭 프로세스 동안의 에칭 물질의 위상(액체, 고체 또는 기체)에 대응한다. 제6 데이터 필드(3354)는 이전에 수행된 박막 에칭 프로세스에서 사용된 앰풀(ampoule)의 연령에 대응한다. 제7 데이터 필드(3354)는 이전에 수행된 박막 에칭 프로세스 동안의 웨이퍼 상의 에칭 영역의 크기에 대응한다. 제8 데이터 필드(3354)는 이전에 수행된 박막 에칭 프로세스 동안의 사용된 웨이퍼의 표면 피처의 밀도에 대응한다. 제9 데이터 필드는 이전에 수행된 박막 에칭 프로세스 동안의 표면 피처의 측벽 각도에 대응한다. 실제로, 각각의 프로세스 조건 벡터(3352)는 본 개시의 범위를 벗어나지 않고 도 24에 도시된 것보다 더 많거나 더 적은 데이터 필드를 포함할 수 있다. 각각의 프로세스 조건 벡터(3352)는 본 개시의 범위를 벗어나지 않고 상이한 유형의 프로세스 조건을 포함할 수 있다. 도 24에 예시된 특정 프로세스 조건은 예로서만 제공된다. 각각의 프로세스 조건은 대응하는 데이터 필드(3354)에서 수치로 표현된다. 물질 위상과 같이 숫자로 자연스럽게 표현되지 않는 조건 유형의 경우 각각의 가능한 위상에 숫자가 할당될 수 있다.
분석 모델(3302)은 복수의 신경층(3356a-e)을 포함한다. 각 신경층은 복수의 노드(3358)를 포함한다. 각각의 노드(3358)는 또한, 뉴런으로 불릴 수 있다. 제1 신경층(3356a)으로부터의 각각의 노드(3358)는 프로세스 조건 벡터(3352)로부터 각각의 데이터 필드에 대한 데이터 값을 수신한다. 따라서, 도 24의 예에서, 제1 신경층(3356a)으로부터의 각 노드(3358)는 프로세스 조건 벡터(3352)가 9개의 데이터 필드를 갖기 때문에 9개의 데이터 값을 수신한다. 각각의 뉴런(3358)은 도 24에서 F(x)로 라벨 표기된 각각의 내부 수학 함수를 포함한다. 제1 신경층(3356a)의 각 노드(3358)는 프로세스 조건 벡터(3352)의 데이터 필드(3354)로부터의 데이터 값에 내부 수학 함수 F(x)를 적용함으로써 스칼라 값을 생성한다. 내부 수학 함수 F(x)에 대한 자세한 내용은 아래에 제공된다.
제2 신경층(3356b)의 각 노드(3358)는 제1 신경층(3356a)의 각 노드(3358)에 의해 생성된 스칼라 값을 수신한다. 따라서, 도 24의 예에서 제2 신경층(3356B)의 각 노드는, 제1 신경층(3356a)에 4개의 노드(3358)가 있기 때문에 4개의 스칼라 값을 수신한다. 제2 신경층(3356b)의 각 노드(3358)는 각각의 내부 수학 함수 F(x)를 제1 신경층(3356a)으로부터의 스칼라 값에 적용함으로써 스칼라 값을 생성한다.
제3 신경층(3356c)의 각 노드(3358)는 제2 신경층(3356b)의 각 노드(3358)에 의해 생성된 스칼라 값을 수신한다. 따라서, 도 24의 예에서 제3 신경층(3356c)의 각 노드는 제2 신경층(3356b)에 5개의 노드(3358)가 있기 때문에 5개의 스칼라 값을 수신한다. 제3 신경층(3356c)의 각 노드(3358)는 제2 신경층(3356b)의 노드(3358)로부터의 스칼라 값에 각각의 내부 수학 함수 F(x)를 적용함으로써 스칼라 값을 생성한다.
신경층(3356d)의 각 노드(3358)는 이전 신경층(미도시)의 각 노드(3358)에 의해 생성된 스칼라 값을 수신한다. 신경층(3356d)의 각 노드(3358)는 제2 신경층(3356b)의 노드(3358)로부터의 스칼라 값에 각각의 내부 수학 함수 F(x)를 적용함으로써 스칼라 값을 생성한다.
최종 신경층은 단일 노드(3358)만을 포함한다. 최종 신경층은 이전 신경층(3356d)의 각 노드(3358)에 의해 생성된 스칼라 값을 수신한다. 최종 신경층(3356e)의 노드(3358)는 신경층(3356d)의 노드(3358)로부터 수신된 스칼라 값에 수학 함수 F(x)를 적용함으로써 데이터 값(3368)을 생성한다.
도 24의 예에서, 데이터 값(3368)은 프로세스 조건 벡터(3352)에 포함된 값에 대응하는 프로세스 조건 데이터에 의해 생성된 박막의 예측된 잔여 두께에 대응한다. 다른 실시예에서, 최종 신경층(3356e)은 박막 결정 배향, 박막 균일성 또는 박막의 다른 특성과 같은 특정 박막 특성에 각각 대응하는 다수의 데이터 값을 생성할 수 있다. 최종 신경층(3356e)은 생성될 각각의 출력 데이터 값에 대한 각각의 노드(3358)를 포함할 것이다. 예측된 박막 두께의 경우, 엔지니어는 예측된 박막 두께(3368)가 하나의 예에서 0 nm 내지 50 nm와 같은 선택된 범위 내에 속해야 한다고 지정하는 제약을 제공할 수 있다. 분석 모델(3302)은 예측된 박막 두께에 대응하는 데이터 값(3368)이 특정 범위 내에 속하도록 보장하기 위해 내부 함수 F(x)를 조정할 것이다.
머신 러닝 프로세스 동안, 분석 모델은 데이터 값(3368)에서 예측된 잔여 두께를, 데이터 값(3370)에 의해 표시된 바와 같은 박막의 실제 잔여 두께와 비교한다. 전술한 바와 같이, 트레이닝 세트 데이터(3306)는 각 세트의 이력 프로세스 조건 데이터에 대해 이력 박막 에칭 프로세스로부터 초래된 박막의 특성을 나타내는 박막 특성 데이터를 포함한다. 따라서, 데이터 필드(3370)는 프로세스 조건 벡터(3352)에 반영된 에칭 프로세스로부터 초래된 박막의 실제 잔여 두께를 포함한다. 분석 모델(3302)은 데이터 값(3368)으로부터의 예측된 잔여 두께를 데이터 값(3370)으로부터의 실제 잔여 두께와 비교한다. 분석 모델(3302)은 데이터 값(3368)으로부터의 예측된 잔여 두께와 데이터 값(3370)으로부터의 실제 잔여 두께 사이의 오차 또는 차이를 나타내는 오차 값(3372)을 생성한다. 오차 값(3372)은 분석 모델(3302)을 트레이닝시키기 위해 사용된다.
분석 모델(3302)의 트레이닝은 내부 수학적 함수 F(x)를 논의함으로써 보다 완전히 이해될 수 있다. 모든 노드(3358)가 내부 수학 함수 F(x)로 라벨 표기되지만, 각 노드의 수학 함수 F(x)는 고유하다. 한 예에서 각 내부 수학 함수의 형태는 다음과 같다:
F(x) = x1*w1 + x2*w2 + … xn*wn + b.
상기 수학식에서, 각각의 값 x1 내지 xn은 이전 신경층의 노드(3358)로부터 수신된 데이터 값에 대응하거나, 또는 제1 신경층(3356a)의 경우, 각각의 값(x1 내지 xn)은 프로세스 조건 벡터(3352)의 데이터 필드(3354)로부터의 각각의 데이터 값에 대응한다. 따라서 주어진 노드에 대한 n은 이전 신경층의 노드 수와 같다. w1 내지 wn 값은 이전 층의 대응 노드와 연관된 스칼라 가중치이다. 분석 모델(3302)은 가중치 w1 내지 wn 중의 값을 선택한다. 상수 b는 스칼라 바이어싱 값이며 가중치로 곱해질 수도 있다. 노드(3358)에 의해 생성된 값은 가중치(w1 내지 wn)에 기초한다. 따라서, 각 노드(3358)는 n개의 가중치(w1 내지 wn)를 갖는다. 위에 표시되지 않았지만 각 함수 F(x)는 활성화 함수도 포함할 수 있다. 위의 수학식에 명시된 합계는 활성화 함수에 의해 곱해진다. 활성화 함수의 예는 정류 선형 단위(rectified linear unit; ReLU) 함수, 시그모이드 함수, 쌍곡선 장력 함수 또는 기타 유형의 활성화 함수를 포함할 수 있다.
오차 값(3372)이 계산된 후, 분석 모델(3302)은 다양한 신경층(3356a-3356e)의 다양한 노드(3358)에 대한 가중치(w1 내지 wn)를 조정한다. 분석 모델(3302)이 가중치(w1 내지 wn)를 조정한 후, 분석 모델(3302)은 입력 신경층(3356a)에 프로세스 조건 벡터(3352)를 다시 제공한다. 분석 모델(3302)의 다양한 노드(3358)에 대해 가중치가 다르기 때문에, 예측된 잔여 두께(3368)는 이전 반복에서와는 다를 것이다. 분석 모델(3302)은 실제 잔여 두께(3370)를 예측된 잔여 두께(3368)와 비교함으로써 오차 값(3372)을 다시 생성한다.
분석 모델(3302)은 다양한 노드(3358)와 연관된 가중치(w1 내지 wn)를 다시 조정한다. 분석 모델(3302)은 프로세스 조건 벡터(3352)를 다시 프로세싱하고 예측된 잔여 두께(3368) 및 연관된 오차 값(3372)을 생성한다. 트레이닝 프로세스는 오차 값(3372)이 최소화될 때까지 반복해서 가중치(w1 내지 wn)를 조정하는 것을 포함한다.
도 24는 분석 모델(3302)에 전달되고 있는 단일 프로세스 조건 벡터(3352)를 도시한다. 실제로, 트레이닝 프로세스는 분석 모델(3302)을 통해 많은 수의 프로세스 조건 벡터(3352)를 전달하고, 각 프로세스 조건 벡터(3352)에 대한 예측된 잔여 두께(3368)를 생성하며, 각 예측된 잔여 두께에 대한 연관된 오차 값(3372)을 생성하는 것을 포함한다. 트레이닝 프로세스는 또한 프로세스 조건 벡터(3352)의 배치(batch)에 대해 모든 예측된 잔여 두께에 대한 평균 오차를 나타내는 집성된 오차 값을 생성하는 것을 포함할 수 있다. 분석 모델(3302)은 프로세스 조건 벡터(3352)의 각 배치를 프로세싱한 후에 가중치(w1 내지 wn)를 조정한다. 트레이닝 프로세스는 모든 프로세스 조건 벡터(3352)에 걸친 평균 오차가 선택된 문턱 허용 오차보다 작을 때까지 계속된다. 평균 오차가 선택된 문턱 허용 오차보다 작으면 분석 모델(3302) 트레이닝이 완료되고 분석 모델은 프로세스 조건에 기초해 박막의 두께를 정확하게 예측하도록 트레이닝된다. 그 후, 분석 모델(3302)은 박막 두께를 예측하고 원하는 박막 두께를 초래할 프로세스 조건을 선택하는데 사용될 수 있다. 트레이닝된 모델(3302)을 사용하는 동안, 수행될 현재 박막 에칭 프로세스에 대한 현재 프로세스 조건을 나타내고 프로세스 조건 벡터(3352)에서 동일한 포맷을 갖는 프로세스 조건 벡터가 트레이닝된 분석 모델(3302)에 제공된다. 트레이닝된 분석 모델(3302)은 그 후 이러한 프로세스 조건으로부터 초래될 박막의 두께를 예측할 수 있다.
신경망 기반 분석 모델(3302)의 특정 예가 도 24와 관련하여 설명되었다. 그러나, 다른 유형의 신경망 기반 분석 모델 또는 신경망 이외의 유형의 분석 모델이 본 개시의 범위를 벗어나지 않고 사용될 수 있다. 더욱이, 신경망은 본 개시의 범위를 벗어나지 않고 상이한 수의 노드를 갖는 상이한 수의 신경층을 가질 수 있다.
도 25는 일 실시예에 따라 박막의 적절한 에칭을 초래할 프로세스 조건을 식별하기 위해 분석 모델을 트레이닝시키기 위한 프로세스(3400)의 흐름도이다. 분석 모델의 한 예는 도 23의 분석 모델(3302)이다. 프로세스(3400)의 다양한 단계들은 도 21 내지 24와 관련하여 설명된 컴포넌트, 프로세스 및 기술을 사용할 수 있다. 따라서, 도 25는 도 21 내지 24를 참조하여 설명된다.
단계(3402)에서, 프로세스(3400)는 이력 박막 데이터 및 이력 프로세스 조건 데이터를 포함하는 트레이닝 세트 데이터를 수집한다. 이는 데이터 마이닝 시스템 또는 프로세스를 사용하여 달성될 수 있다. 데이터 마이닝 시스템 또는 프로세스는 반도체 프로세스 시스템(3200)과 연관된 하나 이상의 데이터베이스에 액세스하고 하나 이상의 데이터베이스에 포함된 다양한 유형의 데이터를 수집 및 조직화함으로써 트레이닝 세트 데이터를 수집할 수 있다. 데이터 마이닝 시스템 또는 프로세스 또는 또 다른 시스템 또는 프로세스는 트레이닝 세트 데이터를 생성하기 위해 수집된 데이터를 프로세싱하고 포맷(format)할 수 있다. 트레이닝 세트 데이터(3306)는 도 23과 관련하여 설명된 바와 같이 이력 박막 데이터(3308) 및 이력 프로세스 조건 데이터(3310)를 포함할 수 있다.
단계(3404)에서, 프로세스(3400)는 이력 프로세스 조건 데이터를 분석 모델에 입력한다. 일 예에서, 이것은 도 23과 관련하여 설명된 바와 같이 트레이닝 모듈(3304)을 사용하여 이력 프로세스 조건 데이터(3310)를 분석 모델(3302)에 입력하는 것을 포함할 수 있다. 이력 프로세스 조건 데이터는 연속적인 개별 세트로 분석 모델(3302)에 제공될 수 있다. 각 구역 세트(district set)는 단일 박막 에칭 프로세스 또는 단일 박막 에칭 프로세스의 일부에 대응할 수 있다. 이력 프로세스 조건 데이터는 분석 모델(3302)에 벡터로서 제공될 수 있다. 각각의 세트는 분석 모델(3302)에 의한 수신 프로세싱을 위해 포맷된 하나 이상의 벡터를 포함할 수 있다. 이력 프로세스 조건 데이터는 본 개시의 범위를 벗어나지 않고 다른 포맷으로 분석 모델(3302)에 제공될 수 있다.
단계(3406)에서, 프로세스(3400)는 이력 프로세스 조건 데이터에 기초하여 예측 박막 데이터를 생성한다. 특히, 분석 모델(3302)은 이력 박막 조건 데이터(3310)의 각 세트에 대해 예측 박막 데이터를 생성한다. 예측 박막 데이터는 특정 프로세스 조건 세트로부터 초래될 박막의 특성, 예를 들면, 잔여 두께의 예측에 대응한다. 예측 박막 데이터는 두께, 균일성, 조성, 결정 구조물, 또는 잔여 박막의 다른 양상을 포함할 수 있다.
동작(3408)에서, 예측 박막 데이터는 이력 박막 데이터(3308)와 비교된다. 특히, 이력 프로세스 조건 데이터의 각각의 세트에 대한 예측 박막 데이터는 이력 프로세스 조건 데이터의 세트와 연관된 이력 박막 데이터(3308)와 비교된다. 이 비교는 예측 박막 데이터가 이력 박막 데이터(3308)와 얼마나 가깝게 일치하는지를 나타내는 오차 함수를 초래할 수 있다. 이 비교는 예측 박막 데이터의 각각의 세트에 대해 수행된다. 일 실시예에서, 이 프로세스는 예측 박막 데이터 전체가 이력 박막 데이터(3308)와 어떻게 비교되는지를 나타내는 집성된 오차 함수(aggregated error function) 또는 표시를 생성하는 것을 포함할 수 있다. 이러한 비교는 트레이닝 모듈(3304)에 의해 또는 분석 모델(3302)에 의해 수행될 수 있다. 이 비교는 본 개시의 범위를 벗어나지 않으면서 전술한 것과는 다른 유형의 함수 또는 데이터를 포함할 수 있다.
단계(3410)에서, 프로세스(3400)는 단계(3408)에서 생성된 비교에 기초하여 예측 박막 데이터가 이력 박막 데이터와 일치하는지 여부를 결정한다. 예를 들어, 프로세스는 예측된 잔여 두께가 이력 에칭 프로세스 후의 실제 잔여 두께와 일치하는지 여부를 결정한다. 일 예에서, 집성된 오차 함수가 허용 오차 미만이면, 프로세스(3400)는 박막 데이터가 이력 박막 데이터와 일치한다고 결정한다. 일 예에서, 집성된 오차 함수가 허용 오차보다 크면, 프로세스(3400)는 박막 데이터가 이력 박막 데이터와 일치하지 않는다고 결정한다. 한 예에서 허용 오차는 0.1 내지 0의 허용 오차를 포함할 수 있다. 즉, 집성된 백분율 오차가 0.1 또는 10% 미만이면, 프로세스(3400)는 예측 박막 데이터가 이력 박막 데이터와 일치한다고 간주한다. 집성된 백분율 오차가 0.1 또는 10%보다 크면, 프로세스(3400)는 예측 박막 데이터가 이력 박막 데이터와 일치하지 않는 것으로 간주한다. 다른 허용 오차 범위는 본 개시의 범위를 벗어나지 않으면서 사용될 수 있다. 오차 점수(error scores)는 본 개시의 범위를 벗어나지 않고 다양한 방식으로 계산될 수 있다. 트레이닝 모듈(3304) 또는 분석 모델(3302)은 프로세스 단계(3410)와 연관된 결정을 내릴 수 있다.
일 실시예에서, 예측 박막 데이터가 단계(3410)에서 이력 박막 데이터(3308)와 일치하지 않으면, 프로세스는 단계(3412)로 진행한다. 단계(3412)에서, 프로세스(3400)는 분석 모델(3302)과 연관된 내부 함수를 조정한다. 일례에서, 트레이닝 모듈(3304)은 분석 모델(3302)과 연관된 내부 함수를 조정한다. 단계(3412)로부터, 프로세스는 단계(3404)로 복귀한다. 단계(3404)에서, 이력 프로세스 조건 데이터가 분석 모델(3302)에 다시 제공된다. 분석 모델(3302)의 내부 함수가 조정되었기 때문에, 분석 모델(3302)은 이전 사이클에서와는 다른 예측 박막 데이터를 생성할 것이다. 프로세스는 단계(3406, 3408 및 3410)로 진행하고 집성된 오차가 계산된다. 예측 박막 데이터가 이력 박막 데이터와 일치하지 않으면, 프로세스는 단계(3412)로 돌아가고 분석 모델(3302)의 내부 함수가 다시 조정된다. 이 프로세스는 분석 모델(3302)이 이력 박막 데이터(3308)와 일치하는 예측 박막 데이터를 생성할 때까지 반복적으로 진행된다.
일 실시예에서, 예측 박막 데이터가 이력 박막 데이터와 일치하면, 프로세스(3400)에서 프로세스 단계(3410)는 단계(3414)로 진행한다. 단계(3414)에서, 트레이닝이 완료된다. 분석 모델(3302)은 이제 프로세스 조건을 식별하기 위해 사용될 준비가 되어 있고 반도체 프로세스 시스템(3200)에 의해 수행되는 박막 에칭 프로세스에서 사용될 수 있다. 프로세스(3400)는 본 개시의 범위를 벗어나지 않으면서 본 명세서에 도시되고 설명된 단계와는 다른 단계 또는 배열을 포함할 수 있다.
도 26은 일 실시예에 따라 박막 에칭 프로세스를 위한 프로세스 조건을 동적으로 선택하고 박막 에칭 프로세스를 수행하기 위한 프로세스(3500)의 흐름도이다. 프로세스(3500)의 다양한 단계들은 도 20 내지 24와 관련하여 설명된 컴포넌트, 프로세스 및 기술을 사용할 수 있다. 따라서, 도 26은 도 21 내지 25를 참조하여 설명된다.
단계(3502)에서, 프로세스(3500)는 분석 모델(3302)에 목표 박막 조건 데이터를 제공한다. 목표 박막 조건 데이터는 박막 에칭 프로세스에 의해 형성될 박막의 선택된 특성을 식별한다. 목표 박막 조건 데이터는 목표 잔여 두께, 목표 조성, 목표 결정 구조물 또는 박막의 다른 특성을 포함할 수 있다. 목표 박막 조건 데이터는 두께의 범위를 포함할 수 있다. 선택될 수 있는 목표 조건 또는 특성은 트레이닝 프로세스에서 사용되는 박막 특성(들)에 기초한다. 도 26의 예에서 트레이닝 프로세스는 박막 두께에 중점을 두었다.
단계(3504)에서, 프로세스(3500)는 정적 프로세스 조건을 분석 모델(3302)에 제공한다. 정적 프로세스 조건은 다음 박막 에칭 프로세스를 위해 조정되지 않을 프로세스 조건을 포함한다. 정적 프로세스 조건은 박막 에칭 프로세스가 수행될 웨이퍼 상의 패턴 밀도를 나타내는 목표 디바이스 패턴 밀도를 포함할 수 있다. 정적 프로세스 조건은, 유효 평면적 결정 배향(effective plan area crystal orientation), 유효 평면적 거칠기 지수, 반도체 웨이퍼의 표면 상의 피처의 유효 측벽 면적, 노출된 유효 측벽 경사각, 노출된 표면 막 작용기, 노출된 측벽 막 작용기, 반도체 웨이퍼의 회전 또는 경사(tilt), 프로세스 기체 파라미터(물질, 물질의 위상 및 물질의 온도), 유체 소스(3208 및 3210)에서의 물질 유체의 잔여량, 퍼지 소스(3212 및 3214)에서의 유체의 잔여량, 프로세스 챔버 내의 습도, 에칭 프로세스에 사용된 앰풀의 연령, 프로세스 챔버 내의 광 흡수 또는 반사, 프로세스 챔버에 유체를 제공할 파이프 또는 도관의 길이 또는 기타 조건을 포함할 수 있다. 정적 프로세스 조건은 본 개시의 범위를 벗어나지 않고 상기 설명된 것과는 다른 조건을 포함할 수 있다. 또한, 일부 경우에 위에서 열거된 정적 프로세스 조건 중 일부는 아래에서 더 자세히 설명된 대로 조정의 대상이 되는 동적 프로세스 조건일 수 있다. 도 26의 예에서, 동적 프로세스 조건은 온도, 압력, 습도 및 유량을 포함한다. 정적 프로세스 조건은 위상, 앰풀 연령, 에칭 면적, 에칭 밀도 및 측벽 각도를 포함한다.
단계(3506)에서, 프로세스(3500)는 일 실시예에 따라 분석 모델에 대한 동적 프로세스 조건을 선택한다. 동적 프로세스 조건은 정적 프로세스 조건으로 지정되지 않은 임의의 프로세스 조건을 포함할 수 있다. 예를 들어, 트레이닝 세트 데이터는 이력 프로세스 조건 데이터(3310)에 다수의 다양한 유형의 프로세스 조건 데이터를 포함할 수 있다. 이러한 유형의 프로세스 조건 중 일부는 정적 프로세스 조건으로 정의되고 이러한 유형의 프로세스 조건 중 일부는 동적 프로세스 조건으로 정의될 것이다. 따라서, 정적 프로세스 조건이 동작(3504)에서 공급될 때, 나머지 유형의 프로세스 조건은 동적 프로세스 조건으로 정의될 수 있다. 분석 모델(3302)은 초기에 동적 프로세스 조건에 대한 초깃값을 선택할 수 있다. 동적 프로세스 조건에 대해 초깃값이 선택된 후, 분석 모델은 분석할 전체 프로세스 조건 세트를 가진다. 일 실시예에서, 동적 프로세스 조건에 대한 초깃값은 이전에 결정된 스타터 값(starter values)에 기초하여 또는 다른 방식에 따라 선택될 수 있다.
동적 프로세스 조건은 에칭 프로세스 동안 유체 소스(3208 및 3210)로부터의 유체 또는 물질의 유량을 포함할 수 있다. 동적 프로세스 조건은 퍼지 소스(3212 및 3214)로부터의 유체 또는 물질의 유량을 포함할 수 있다. 동적 프로세스 조건은 프로세스 챔버 내의 압력, 프로세스 챔버 내의 온도, 프로세스 챔버 내의 습도, 에칭 프로세스의 다양한 단계의 지속 시간, 또는 프로세스 챔버 내에서 생성된 전압 또는 전기장을 포함할 수 있다. 동적 프로세스 조건은 본 개시의 범위를 벗어나지 않고 다른 유형의 조건을 포함할 수 있다.
단계(3508)에서, 분석 모델(3302)은 정적 및 동적 프로세스 조건에 기초하여 예측 박막 데이터를 생성한다. 예측 박막 데이터는 목표 박막 조건 데이터에 수립된(established) 동일한 유형의 박막 특성을 포함한다. 특히, 예측 박막 데이터는 도 21 내지 25와 관련하여 설명된 트레이닝 프로세스로부터의 예측 박막 데이터의 유형을 포함한다. 예를 들어, 예측 박막 데이터는 박막 두께, 막 조성, 또는 박막의 기타 파라미터를 포함할 수 있다.
단계(3510)에서, 프로세스는 예측 박막 데이터를 목표 박막 데이터와 비교한다. 특히, 분석 모델(3302)은 예측 박막 데이터를 목표 박막 데이터와 비교한다. 이 비교는 예측 박막 데이터가 목표 박막 데이터와 얼마나 가깝게 일치하는지를 나타낸다. 비교는 예측 박막 데이터가 목표 박막 데이터에 의해 수립된 허용 오차 또는 범위 내에 속하는지 여부를 나타낼 수 있다. 예를 들어, 목표 박막 두께가 1 nm 내지 9 nm인 경우 비교는 예측 박막 데이터가 이 범위에 속하는지 여부를 나타낼 것이다.
단계(3512)에서, 예측 박막 데이터가 목표 박막 데이터와 일치하지 않으면, 프로세스는 단계(3514)로 진행한다. 단계(3514)에서, 분석 모델(3302)은 동적 프로세스 조건 데이터를 조정한다. 단계(3514)에서 프로세스는 단계(3508)로 돌아간다. 단계(3508)에서, 분석 모델(3302)은 정적 프로세스 조건 및 조정된 동적 프로세스 조건에 기초하여 예측 박막 데이터를 다시 생성한다. 그런 다음, 분석 모델은 단계(3510)에서 예측 박막 데이터를 목표 박막 데이터와 비교한다. 단계(3512)에서, 예측 박막 데이터가 목표 박막 데이터와 일치하지 않으면, 프로세스는 단계(3514)로 진행하고 분석 모델(3302)은 다시 동적 프로세스 조건을 조정한다. 이 프로세스는 목표 박막 데이터와 일치하는 예측 박막 데이터가 생성될 때까지 진행한다. 예측 박막 데이터가 목표 박막 데이터(3512)와 일치하면, 프로세스는 단계(3516)로 진행한다.
단계(3516)에서, 프로세스(3500)는 목표 박막 데이터 내의 예측 박막 데이터를 초래한 동적 프로세스 조건에 기초하여 반도체 프로세스 시스템(3200)의 박막 프로세스 조건을 조정한다. 예를 들어, 제어 시스템(3224)은 동적 프로세스 조건 데이터에 따라 유체 유량, 에칭 단계 지속 시간, 압력, 온도, 습도, 또는 기타 요인을 조정할 수 있다.
단계(3518)에서, 반도체 프로세스 시스템(3200)은 분석 모델에 의해 식별된 조정된 동적 프로세스 조건에 따라 박막 에칭 프로세스를 수행한다. 일 실시예에서, 박막 에칭 프로세스는 ALE 프로세스이다. 그러나, 다른 박막 에칭 프로세스가 본 개시의 범위를 벗어나지 않고 사용될 수 있다. 일 실시예에서, 반도체 프로세스 시스템(3200)은 박막 에칭 프로세스에서 개별 에칭 단계들 사이의 분석 모델에 기초하여 프로세스 파라미터를 조정한다. 예를 들어, ALE 프로세스에서 박막은 한 번에 한 층씩 에칭된다. 분석 모델(3302)은 다음 층의 에칭을 위해 사용될 파라미터를 식별할 수 있다. 따라서, 반도체 프로세스 시스템은 다양한 에칭 단계들 사이의 에칭 조건을 조정할 수 있다.
실시예는 이점을 제공할 수 있다. 게이트 구조물(200A-200F)은 게이트 충전 윈도우를 개선하고, 더 낮은 게이트 저항 및 더 높은 신뢰성을 달성하는 한편, 포토리소그래피 패터닝으로 다중 Vt 조정을 제공한다. 제1 일함수 금속층(250)의 산화는 캡핑층(260) 위에 제1, 제2 및/또는 제3 보호층(271, 272, 273)을 퇴적함으로써 감소될 수 있다. AI 제어형 ALE는 문턱 전압의 추가 조정을 위해 장벽층(700)의 고정밀 제거를 촉진한다. 이러한 기술은 문턱 전압 조정의 유연성을 개선한다.
적어도 하나의 실시예에 따르면, 디바이스는 기판, 기판 위의 반도체 채널, 및 반도체 채널 위에 배치되고 반도체 채널을 횡방향으로 둘러싸는 게이트 구조물을 포함한다. 게이트 구조물은 반도체 채널 위의 제1 유전체층, 제1 유전체층 위의 제1 일함수 금속층, 제1 일함수 금속층 위의 제1 보호층, 제1 보호층 위의 제2 보호층, 및 제2 보호층 위의 금속 충전층을 포함한다.
적어도 하나의 실시예에 따르면, 디바이스는 제1 게이트 구조물 및 제2 게이트 구조물을 포함한다. 제1 게이트 구조물은 제1 반도체 채널 위의 제1 유전체층, 제1 유전체층 위의 제1 일함수 금속층, 제1 일함수 금속층 위의 제1 보호층, 제1 보호층 위의 제2 보호층, 및 제2 보호층 위의 제1 금속 충전층을 포함한다. 제2 게이트 구조물은, 제2 반도체 채널 위의 제2 유전체층, 제2 유전체층 위의 제1 장벽층, 제1 장벽층 위의 제2 일함수 금속층, 제2 일함수 금속층 위의 제3 보호층, 및 제3 보호층 위의 제2 금속 충전층을 포함한다.
적어도 하나의 실시예에 따르면, 방법은 제1 채널 위에 제1 유전체층을 형성하는 단계, 제1 유전체층 위에 제1 일함수 금속층을 형성하는 단계, 제1 일함수 금속층 위에 제1 보호층을 형성하는 단계, 제1 보호층 위에 제2 보호층을 형성하는 단계, 및 제2 보호층 위에 제1 금속 충전층을 형성하는 단계를 포함한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[부기]
1. 디바이스에 있어서,
기판;
상기 기판 위의 반도체 채널; 및
상기 반도체 채널 위에 배치되고 상기 반도체 채널을 횡방향으로 둘러싸는 게이트 구조물
을 포함하고,
상기 게이트 구조물은,
상기 반도체 채널 위의 제1 유전체층;
상기 제1 유전체층 위의 제1 일함수 금속층;
상기 제1 일함수 금속층 위의 제1 보호층;
상기 제1 보호층 위의 제2 보호층; 및
상기 제2 보호층 위의 금속 충전층(metal fill layer)
을 포함하는 것인, 디바이스.
2. 제1항에 있어서,
상기 게이트 구조물은 상기 제1 일함수 금속층과 상기 제1 유전체층 사이에 장벽층을 더 포함하는 것인, 디바이스.
3. 제1항에 있어서,
상기 게이트 구조물은 상기 제1 보호층 및 상기 제2 보호층 위에 제3 보호층을 더 포함하는 것인, 디바이스.
4. 제3항에 있어서, 상기 게이트 구조물은,
상기 제1 보호층 및 상기 제1 일함수 금속층과 물리적으로 접촉하는 캡핑층(capping layer)을 더 포함하고,
상기 제1 일함수 금속층은 상기 제1 유전체층과 물리적으로 접촉하는 것인, 디바이스.
5. 제1항에 있어서,
상기 제1 보호층은 Si, Ge, SiGe, Al, Ti, 또는 Hf를 포함하고;
상기 제2 보호층은 금속 또는 전도성 금속 산화물을 포함하는 것인, 디바이스.
6. 제1항에 있어서, 상기 게이트 구조물은,
상기 제1 유전체층과 상기 반도체 채널 사이에 계면층을 더 포함하는 것인, 디바이스.
7. 제1항에 있어서,
상기 게이트 구조물은 상기 제1 반도체 채널과 상기 기판 사이의 제2 반도체 채널 위에 배치되고 상기 제2 반도체 채널을 둘러싸는 것인, 디바이스.
8. 디바이스에 있어서,
제1 게이트 구조물; 및
제2 게이트 구조물
을 포함하고,
상기 제1 게이트 구조물은,
제1 반도체 채널 위의 제1 유전체층;
상기 제1 유전체층 위의 제1 일함수 금속층;
상기 제1 일함수 금속층 위의 제1 보호층;
상기 제1 보호층 위의 제2 보호층; 및
상기 제2 보호층 위의 제1 금속 충전층
을 포함하고,
상기 제2 게이트 구조물은,
제2 반도체 채널 위의 제2 유전체층;
상기 제2 유전체층 위의 제1 장벽층;
상기 제1 장벽층 위의 제2 일함수 금속층;
상기 제2 일함수 금속층 위의 제3 보호층; 및
상기 제3 보호층 위의 제2 금속 충전층
을 포함하는 것인, 디바이스.
9. 제8항에 있어서,
상기 제1 반도체 채널과 상기 제2 반도체 채널은 동일한 물질층에 형성되는 것인, 디바이스.
10. 제8항에 있어서,
상기 제1 반도체 채널은 실리콘이고, 상기 제2 반도체 채널은 SiGe인 것인, 디바이스.
11. 제8항에 있어서,
상기 제1 게이트 구조물은 상기 제2 보호층 위에 제4 보호층을 더 포함하는 것인, 디바이스.
12. 제8항에 있어서,
상기 제1 보호층 및 상기 제3 보호층은 인시츄(in-situ) 실란 패시베이션 층인 것인, 디바이스.
13. 제8항에 있어서,
상기 제2 게이트 구조물은 상기 제1 장벽층과 상기 제2 일함수 금속층 사이에 제2 장벽층을 더 포함하는 것인, 디바이스.
14. 방법에 있어서,
제1 채널 위에 제1 유전체층을 형성하는 단계;
상기 제1 유전체층 위에 제1 일함수 금속층을 형성하는 단계;
상기 제1 일함수 금속층 위에 제1 보호층을 형성하는 단계;
상기 제1 보호층 위에 제2 보호층을 형성하는 단계; 및
상기 제2 보호층 위에 제1 금속 충전층을 형성하는 단계
를 포함하는, 방법.
15. 제14항에 있어서,
상기 제1 금속 충전층을 형성하는 단계 전에, 상기 제2 보호층 위에 제3 보호층을 형성하는 단계를 더 포함하는, 방법.
16. 제14항에 있어서,
상기 제1 유전체층 위에 제1 장벽층을 형성하는 단계를 더 포함하고,
상기 제1 일함수 금속층은 상기 제1 장벽층 위에 형성되는 것인, 방법.
17. 제16항에 있어서,
상기 제1 장벽층을 제거하는 단계를 더 포함하는, 방법.
18. 제17항에 있어서,
상기 제1 장벽층을 제거하는 단계는 인공 지능(artificial-intelligence; AI) 제어형 원자층 에칭(atomic layer etch; ALE) 프로세스에 의한 것인, 방법.
19. 제14항에 있어서,
상기 제1 채널 위에 계면층을 형성하는 단계 - 상기 제1 유전체층은 상기 계면층 위에 형성됨-;
상기 제1 일함수 금속층 위에 캡핑층을 형성하는 단계 - 상기 제1 보호층은 상기 캡핑층 위에 형성됨 -; 및
상기 제2 보호층 위에 접착제층을 형성하는 단계 - 상기 제1 금속 충전층은 상기 접착제층 위에 형성됨 -
를 더 포함하는, 방법.
20. 제14항에 있어서,
상기 제1 채널과는 상이한 기판 영역 위에 위치한 제2 채널 위에 상기 제1 유전체층을 형성하는 단계; 및
상기 제1 채널이 노출되는 동안 상기 제2 채널 위에서 상기 제2 보호층을 제거하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    기판;
    상기 기판 위의 제1 반도체 채널; 및
    상기 제1 반도체 채널 위에 배치되고 상기 제1 반도체 채널을 횡방향으로 둘러싸는 게이트 구조물
    을 포함하고,
    상기 게이트 구조물은,
    상기 제1 반도체 채널 위의 제1 유전체층;
    상기 제1 유전체층 위의 제1 일함수 금속층;
    상기 제1 일함수 금속층 위의 제1 보호층;
    상기 제1 보호층 위의 제2 보호층;
    상기 제2 보호층 위의　접착제층 - 상기 접착제층은 금속 질화물을 포함함 -; 및
    상기 접착제층 위의 금속 충전층(metal fill layer)
    을 포함하는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 게이트 구조물은 상기 제1 일함수 금속층과 상기 제1 유전체층 사이에 장벽층을 더 포함하는 것인, 디바이스.
  3. 제1항에 있어서,
    상기 게이트 구조물은 상기 제1 보호층 및 상기 제2 보호층 위에 제3 보호층을 더 포함하는 것인, 디바이스.
  4. 제3항에 있어서, 상기 게이트 구조물은,
    상기 제1 보호층 및 상기 제1 일함수 금속층과 물리적으로 접촉하는 캡핑층(capping layer)을 더 포함하고,
    상기 제1 일함수 금속층은 상기 제1 유전체층과 물리적으로 접촉하는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 제1 보호층은 Si, Ge, SiGe, Al, Ti, 또는 Hf를 포함하고;
    상기 제2 보호층은 금속 또는 전도성 금속 산화물을 포함하는 것인, 디바이스.
  6. 제1항에 있어서, 상기 게이트 구조물은,
    상기 제1 유전체층과 상기 제1 반도체 채널 사이에 계면층을 더 포함하는 것인, 디바이스.
  7. 제1항에 있어서,
    상기 게이트 구조물은 상기 제1 반도체 채널과 상기 기판 사이의 제2 반도체 채널 위에 배치되고 상기 제2 반도체 채널을 둘러싸는 것인, 디바이스.
  8. 디바이스에 있어서,
    제1 게이트 구조물; 및
    제2 게이트 구조물
    을 포함하고,
    상기 제1 게이트 구조물은,
    제1 반도체 채널 위의 제1 유전체층;
    상기 제1 유전체층 위의 제1 일함수 금속층;
    상기 제1 일함수 금속층 위의 제1 보호층;
    상기 제1 보호층 위의 제2 보호층;
    상기 제2 보호층 위의　접착제층 - 상기 접착제층은 금속 질화물을 포함함 -; 및
    상기 접착제층 위의 제1 금속 충전층
    을 포함하고,
    상기 제2 게이트 구조물은,
    제2 반도체 채널 위의 제2 유전체층;
    상기 제2 유전체층 위의 제1 장벽층;
    상기 제1 장벽층 위의 제2 일함수 금속층;
    상기 제2 일함수 금속층 위의 제3 보호층; 및
    상기 제3 보호층 위의 제2 금속 충전층
    을 포함하는 것인, 디바이스.
  9. 제8항에 있어서,
    상기 제1 반도체 채널과 상기 제2 반도체 채널은 동일한 물질층에 형성되는 것인, 디바이스.
  10. 방법에 있어서,
    제1 채널 위에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 위에 제1 일함수 금속층을 형성하는 단계;
    상기 제1 일함수 금속층 위에 제1 보호층을 형성하는 단계;
    상기 제1 보호층 위에 제2 보호층을 형성하는 단계;
    상기 제2 보호층 위에　접착제층을 형성하는 단계 - 상기 접착제층은 금속 질화물을 포함함 -; 및
    상기 접착제층 위에 제1 금속 충전층을 형성하는 단계
    를 포함하는, 방법.
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