TWI827925B - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種裝置包括：基底；半導體通道，位於基底之上；以 及閘極結構，位於半導體通道之上且在側向上環繞半導體通道。閘極結構包括：第一介電層，位於半導體通道之上；第一功函數金屬層，位於第一介電層之上；第一保護層，位於第一功函數金屬層之上；第二保護層，位於第一保護層之上；以及金屬填充層，位於第二保護層之上。

Description

半導體裝置及其製造方法
本揭露是有關於一種半導體裝置。
半導體積體電路(integrated circuit，IC)行業已經歷指數級增長。IC材料及設計方面的技術進步已產生幾代IC，其中每一代具有相較於上一代更小且更複雜的電路。在IC演進過程中，功能密度(即，每晶片面積內連的裝置的數目)一般而言已增加，與此同時幾何大小(即，可使用製作製程形成的最小組件(或線)已減小。此種按比例縮小製程一般而言是藉由提高生產效率及降低相關聯的成本來提供益處。此種按比例縮小亦已增加對IC進行處理及製造的複雜性。
根據至少一個實施例，本揭露提出一種半導體裝置：基底；半導體通道，位於所述基底之上；以及閘極結構，位於所述半導體通道之上且在側向上環繞所述半導體通道。所述閘極結構包括：第一介電層，位於所述半導體通道之上；第一功函數金屬層，位於所述第一介電層之上；第一保護層，位於所述第一功函 數金屬層之上；第二保護層，位於所述第一保護層之上；以及金屬填充層，位於所述第二保護層之上。
根據至少一個實施例，本揭露提出一種半導體裝置包括第一閘極結構以及第二閘極結構。所述第一閘極結構包括：第一介電層，位於第一半導體通道之上；第一功函數金屬層，位於所述第一介電層之上；第一保護層，位於所述第一功函數金屬層之上；第二保護層，位於所述第一保護層之上；及第一金屬填充層，位於所述第二保護層之上。所述第二閘極結構包括：第二介電層，位於第二半導體通道之上；第一障壁層，位於所述第二介電層之上；第二功函數金屬層，位於所述第一障壁層之上；第三保護層，位於所述第二功函數金屬層之上；及第二金屬填充層，位於所述第三保護層之上。
根據至少一個實施例，一種製造半導體裝置的方法包括：在第一通道之上形成第一介電層；在所述第一介電層之上形成第一功函數金屬層；在所述第一功函數金屬層之上形成第一保護層；在所述第一保護層之上形成第二保護層；以及在所述第二保護層之上形成第一金屬填充層。
10:IC裝置
20N:全環繞閘極(GAA)裝置
20P:全環繞閘極(GAA)裝置
21、21A~21C:第一半導體層
22:奈米結構
22A、22B、22C:通道
23、23A~23C:第二半導體層
24:奈米結構
24A~24C:第二奈米結構
25:多層堆疊
32:鰭
36:隔離區
40:虛設閘極結構
41:間隔件層
45:虛設閘極層
47:罩幕層
64、92:凹槽
74:內部間隔件
82:源極/汲極區
110:基底
118:矽化物層
120:源極/汲極接觸件
130:層間介電質(ILD)
200:替換閘極
200A、200B、200C、200D、200E、200F:閘極結構
210:第一介面層(IL)
215、225、255、265、285、295、715、725:厚度
220:閘極介電層
250:第一功函數金屬層
260:頂蓋層
270:保護層結構
271:第一保護層
272:第二保護層
273:第三保護層
280:膠層
290N、290P:金屬填充層
295:厚度
300:功函數金屬層
700:障壁層
701:第一障壁層
702:第二障壁層
800、810:區
900:功函數金屬層結構
1000:方法
1100、1200、1300、1400、1500、1600、1700、1800、2100、2200、2300、2400、2500、2600、2700、2800、2900:動作
2000、3400、3500:製程
3200:半導體處理系統
3203:內部容積
3204:基底
3206:支撐件
3208:第一流體源
3210:第二流體源
3212:第一沖洗源
3214:第二沖洗源
3216:歧管混合器
3218:流體分配器
3220:處理腔室
3222:副產物感測器
3224:控制系統
3225:通訊信道
3230:第一流體通道
3232:第二流體通道
3234:第三流體管線
3236:第一沖洗管線
3302:分析模型
3304:訓練模組
3306:訓練集資料
3308:歷史薄膜資料
3310:歷史製程條件資料
3312:處理資源
3314:記憶體資源
3316:通訊資源
3352:製程條件向量
3354:資料字段
3356a:第一神經層
3356b:第二神經層
3356c:第三神經層
3356d:神經層
3356e:最終的神經層
3358:節點
3368:資料值
3370:資料值
3372:誤差值
3402、3404、3406、3408、3410、3412、3414、3502、3504、3506、3508、3510、3512、3514、3516、3518:步驟
B-B’、C-C’:參考橫截面
T1、T2、T3、T4、T5、T6、T7、T8:時間
X、Y、Z:方向
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1C是根據本揭露實施例的所製作的IC裝置的一部分的示意性剖視側視圖。
圖2A至圖10C是根據本揭露各個態樣的處於製作的各個階段處的IC裝置的各個實施例的視圖。
圖11是示出根據本揭露各個態樣的製作半導體裝置的方法的流程圖。
圖12A至圖19F是根據本揭露各個態樣的處於製作的各個階段處的IC裝置的各個實施例的視圖。
圖20是示出根據本揭露各個態樣的製作半導體裝置的方法的流程圖。
圖21至圖26是根據本揭露各個態樣的製作半導體裝置層的製程的示意圖。
以下揭露提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置 之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
本揭露一般而言是有關於半導體裝置，且更具體而言，是有關於場效電晶體(field-effect transistor，FET)，例如平面FET、三維鰭線FET(fin-line FET，FinFET)或全環繞閘極(gate-all-around，GAA)裝置。可藉由任何合適的方法來將全環繞閘極(GAA)電晶體結構圖案化。舉例而言，可使用一或多個光微影製程(包括雙重圖案化製程或多重圖案化製程)來將所述結構圖案化。一般而言，雙重圖案化製程或多重圖案化製程會結合光微影製程與自對準製程，進而使得能夠形成具有例如較可使用單一直接光微影製程以其他方式獲得的節距小的節距的圖案。舉例而言，在一個實施例中，在基底之上形成犧牲層且使用光微影製程將犧牲層圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔件。然後移除犧牲層，且然後可使用剩餘的間隔件來將GAA結構圖案化。
半導體裝置的不同臨限值電壓(「(threshold voltage，Vt)」)對於將具有迥然不同的功能要求的電路元件的效能最佳化而言是期望的。可藉由增加閘極電極的不同功函數金屬的厚度來對傳統裝置中的臨限值電壓進行調諧(tune)。然而，隨著裝置按比例縮小製程的繼續，增加不同功函數金屬的厚度可能變得不可行及/或可能導致各種製造困難。在先進技術節點中，用於藉由利用光微影圖案化改變功函數金屬膜的厚度來進行多重Vt調諧的閘極填充窗口(gate fill window)由於閘極長度尺寸縮減而變得困難。此種閘極填充窗口挑戰可導致高閘極電阻，此是不期望的。
除上述內容之外，引入具有較薄的金屬閘極(5至15埃或小於5至15埃)多重圖案化的較薄的N型功函數(「(N-type work function，nWF)」)金屬(例如，10至25埃的TiAlC)沈積。然而，較薄的nWF金屬(例如TiAlC)非常容易氧化。N型超低臨限值電壓(「(ultra-low threshold voltage，ulVT)」)裝置及P型標準臨限值電壓(「standard threshold voltage，SVT」)裝置對nWF金屬氧化更敏感，此由於nWF金屬直接沈積於靠近Si通道的高介電常數(「(high dielectric constant，HK)」)介電層上而引起不期望的大的Vt偏移。如此一來，在實施例中引入附加的保護層來防止金屬氧化。
實施例包括用於增強Vt調諧的至少四種技術。首先，將多個較薄的金屬閘極層(例如，第一金屬閘極層及第二金屬閘極層)圖案化。第二，藉由人工智慧(artificial intelligence，AI) 控制的原子層蝕刻(「atomic layer etch，ALE」)製程，利用HK介電層上的蝕刻停止件選擇性地移除所述多個較薄的金屬閘極層。第三，利用多個保護層實行較薄的第三功函數(「(work function，WF)」)金屬(例如，TiAlC、TiN)沈積。第四，添加金屬氮化物膠層沈積以藉由化學氣相沈積(「chemical vapor deposition，CVD」)增強鎢閘極填充。
本文揭露的閘極疊層結構會改善閘極填充窗口，達成較低的閘極電阻，且改善利用光微影圖案化進行多重Vt調諧的可靠性。如此一來，裝置效能增益亦得到改善。藉由在HK介電層與膠及金屬填充層之間選擇性地沈積附加保護層來達成多重Vt調諧。藉由減少HK介電層的損耗來進一步達成可靠性改善。
圖1A示出根據本揭露實施例的所製作的IC裝置10的一部分的示意性剖視側視圖，其中IC裝置10包括全環繞閘極(GAA)裝置20N、20P。在一些實施例中，GAA裝置20N、20P可包括至少NFET或PFET。舉例而言，根據一些實施例，GAA裝置20N是NFET，且GAA裝置20P是PFET。例如IC裝置10等積體電路裝置經常包括基於其在IC裝置中的功能而具有不同臨限值電壓的電晶體。舉例而言，由於輸入/輸出(input/output，IO)電晶體要求高電流處置，因此輸入輸出(IO)電晶體通常具有最高的臨限值電壓。核心邏輯電晶體通常具有最低的臨限值電壓，以在較低的工作功率下達成較高的開關速度。亦可針對某些其他功能電晶體(例如靜態隨機存取記憶體(static random access memory，SRAM)電晶體)採用IO電晶體的臨限值電壓與核心邏輯電晶體的臨限值電壓之間的第三臨限值電壓。IC裝置10內的一些電路塊可包括具有二或更多個不同臨限值電壓的二或更多個NFET及/或PFET。
圖1A中的IC裝置10的剖視圖是沿著X-Z平面截取的，其中X方向是水平方向，且Z方向是垂直方向。GAA裝置20N、20P各自包括鰭32之上的通道22A至通道22C(替代地被稱為「第一奈米結構」)。通道22A至通道22C被源極/汲極區82在側向上鄰接，且由閘極結構200A/200B/200C、200D/200E/200F覆蓋及環繞。在以下說明中，出於簡潔起見而闡述閘極結構200A及閘極結構200F。閘極結構200A、200F基於施加於閘極結構200A、200F處及源極/汲極區82處的電壓來控制經過通道22A至通道22C的電流的流動。臨限值電壓是在通道22A至通道22C中建立導電路徑所需要的最小電壓(例如，閘極-源極電壓或源極-閘極電壓)。藉由在閘極結構200A、200F的製作期間應用的技術中的至少一種技術來達成在各種電晶體(例如，IO電晶體、核心邏輯電晶體及SRAM電晶體)的製作期間的臨限值電壓調諧(較佳地具有製作製程的低修改)，以下更詳細地進行闡述。
在一些實施例中，鰭32包含矽、矽鍺或另一種合適的半導體材料。在一些實施例中，GAA裝置20N是NFET，且其源極/汲極區82包含矽磷(SiP)。在一些實施例中，GAA裝置20P是PFET，且其源極/汲極區82包含矽鍺(SiGe)。
通道22A至通道22C各自包含半導體材料，例如矽或矽化合物(例如矽鍺)、或者類似物。通道22A至通道22C是奈米結構(例如，具有介於幾奈米的範圍內的大小)並且亦可各自具有細長的形狀且在X方向上延伸。在一些實施例中，通道22A至通道22C各自具有奈米配線(nano-wire/nanowire，NW)形狀、奈米片(nano-sheet/nanosheet，NS)形狀、奈米管(nano-tube/nanotube，NT)形狀或其他合適的奈米尺度形狀(nanoscale shape)。通道22A至通道22C的橫截面輪廓可為矩形、圓形、正方形、圈形、橢圓形、六邊形或其組合。
在一些實施例中，通道22A至通道22C的長度(例如，在X方向上所量測)可能例如由於在鰭蝕刻製程期間逐漸變細而彼此不同。在一些實施例中，通道22A的長度可小於通道22B的長度，通道22B的長度可小於通道22C的長度。通道22A至通道22C各自可能例如由於用於擴大通道22A至通道22C之間的間距(例如，在Z方向上所量測)的通道修整製程以增加閘極結構製作製程窗口而不具有均勻的厚度。舉例而言，通道22A至通道22C的每一者的中間部分可較通道22A至通道22C中的每一者的兩端薄。此種形狀可被統稱為「狗骨」形狀。
在一些實施例中，通道22A至通道22C之間(例如，通道22B與通道22A或通道22C之間)的間距介於約8奈米(nm)與約12奈米之間的範圍內。在一些實施例中，通道22A至通道22C中的每一者的厚度(例如，在Z方向上所量測)介於約5奈 米與約8奈米之間的範圍內。在一些實施例中，通道22A至通道22C中的每一者的寬度(例如，在Y方向所量測，圖1A中未示出，正交於X-Z平面)為至少約8奈米。
閘極結構200A、200F分別設置於通道22A至通道22C之上及通道22A至通道22C之間。在一些實施例中，閘極結構200A設置於通道22A至通道22C之上及通道22A至通道22C之間，通道22A至通道22C是用於N型裝置的矽通道，且閘極結構200F設置於例如用於P型裝置的矽鍺通道之上及所述矽鍺通道之間。
在通道22A至通道22C的被暴露出的區域及鰭32的頂表面上形成可為通道22A至通道22C的材料的氧化物的第一介面層(「(interfacial layer，IL)」)210。第一介面層210促進閘極介電層220與通道22A至通道22C的黏合。在一些實施例中，第一介面層210具有約5埃(A)至約50埃(A)的厚度。在一些實施例中，第一介面層210具有約10埃的厚度。具有太薄厚度的第一介面層210可能表現出空隙或不充分的黏合性質。第一介面層210太厚會消耗閘極填充窗口，此與如上所述的臨限值電壓調諧、電阻及可靠性有關。
閘極介電層220包含高介電常數(high dielectric constant，high-k)閘極介電材料，高k閘極介電材料可指具有較氧化矽的介電常數(k
Figure 110116205-A0305-02-0011-1
3.9)大的高介電常數的介電材料。示例性高k介電材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Ta2O5、或其組合。在一些實施例中，閘極介電層220具有 約5埃至約100埃的厚度。在一些實施例中，閘極介電層220包括至少兩個HK層，例如第一高k介電層以及第二高k介電層，第一高k介電層包含例如具有偶極摻雜(例如，La、Mg)的HfO2，第二高k介電層包含例如具有結晶(crystallization)的ZrO，所述具有結晶的ZrO是介電常數較HfO2高的材料。亦可代替包含其他合適材料的高k介電層的其他合適的組合。
閘極結構200A、200F更包括可被統稱為功函數金屬層結構900的一或多個功函數金屬層300、保護層結構270及膠層280。在大多數實施例中為NFET的GAA裝置20N中，功函數金屬層結構900可包括至少N型功函數金屬層、原位頂蓋層及氧阻擋層。在一些實施例中，功函數金屬層結構900包括較所闡述的層多或少的層。
閘極結構200A、200F亦包括金屬填充層290N、290P。金屬填充層290N、290P可包含導電材料，例如鎢、鈷、釕、銥、鉬、銅、鋁、或其組合。在通道22A至通道22C之間，金屬填充層290N、290P被功函數金屬層結構900在周向上環繞(在剖視圖中)，且然後功函數金屬層結構900被閘極介電層220在周向上環繞。在閘極結構200A、200F的形成於最遠離鰭32的通道22A之上部分中，金屬填充層290N、290P形成於功函數金屬層結構900之上。功函數金屬層結構900包繞於金屬填充層290N、290P周圍。閘極介電層220亦包繞於功函數金屬層結構900周圍。
GAA裝置20N、20P亦包括設置於閘極介電層220的側 壁上的間隔件層41及內部間隔件74。內部間隔件74亦設置於通道22A至通道22C之間。間隔件層41及內部間隔件74可包含介電材料，例如低k材料(例如SiOCN、SiON、SiN或SiOC)。
GAA裝置20N、20P更包括形成於源極/汲極區82之上的源極/汲極接觸件120。源極/汲極接觸件120可包含導電材料，例如鎢、鈷、釕、銥、鉬、銅、鋁、或其組合。源極/汲極接觸件120可被障壁層(未示出)(例如SiN或TiN)環繞，此有助於防止或減少材料自源極/汲極接觸件120的擴散及材料向源極/汲極接觸件120中的擴散。亦可在源極/汲極區82與源極/汲極接觸件120之間形成矽化物層118，以降低源極/汲極接觸電阻。矽化物層118可包含金屬矽化物材料(例如在一些實施例中包含矽化鈷，或者在一些其他實施例中包含TiSi)。
GAA裝置20N、20P更包括層間介電質(interlayer dielectric，ILD)130。層間介電質130在上述GAA裝置20N、20P的各個組件之間(例如，在閘極結構200A、200F與源極/汲極接觸件120之間)提供電性隔離。
在圖1B及圖1C中分別以放大視圖示出圖1A中突出顯示的區800、810。圖1B更詳細地示出閘極結構200A，且圖1C更詳細地示出閘極結構200F。在一些實施例中，閘極結構200A對應於超低Vt的N型GAA FET。在一些實施例中，閘極結構200F對應於超低Vt的P型GAA FET。
如圖1B中所示，閘極結構200A包括通道22A上的第 一介面層210、閘極介電層220、第一功函數金屬層250及頂蓋層260。在一些實施例中，通道22A是用於GAA裝置20N的Si通道(GAA裝置20N是N型裝置)。在閘極結構200A中，保護層結構270包括可被統稱為保護層的第一保護層271、第二保護層272及第三保護層273。保護層結構270將第一功函數金屬層250與膠層280及金屬填充層290N隔離。包括三個保護層271、272、273會防止第一功函數金屬層250的氧化，且避免GAA裝置20N的臨限值電壓的不期望的偏移(增加)。在一些實施例中，保護層271、272、273中的每一者是或包含金屬或導電金屬氧化物。在一些實施例中，第一保護層271可為可阻擋氧擴散至功函數金屬層300中以防止例如第一功函數金屬層250的氧化的Si、Ge、SiGe、Al、Ti、Hf、或其他合適的材料。在一些實施例中，第二保護層272及/或第三保護層273可為或包含金屬或導電金屬氧化物，例如Ti、Al、Hf、RuO2、IrO2、或類似物。在一些實施例中，第一保護層271與第二保護層272及/或第三保護層273是或包含相同的材料。在一些實施例中，第一保護層271的材料與第二保護層272的材料及/或第三保護層273的材料不同。第一保護層271的厚度可小於或等於第二保護層272的厚度及/或第三保護層273的厚度。
在一些實施例中，第一介面層210包含基底材料的至少一種元素，例如矽。在一些實施例中，第一功函數金屬層250包含TiAlC、TiAl、TaAlC、TaAl、或類似物。在一些實施例中，頂蓋層260包含TiN、TiSiN、TaN、WN、MoN、WCN、或類似物。 在一些實施例中，膠層280包含金屬氮化物(例如TiN、TaN、MoN、WN、或類似物)，以獲得更佳的W黏合。在一些實施例中，金屬填充層290N包含W、Co、Ru、Ir、Mo、Cu、另一種低電阻率金屬、或類似物作為閘極填充材料。
如圖1C中所示，閘極結構200F包括通道22A上的第一介面層210、閘極介電層220、第一功函數金屬層250及頂蓋層260。在一些實施例中，通道22A是用於GAA裝置20P的SiGe通道(GAA裝置20P是P型裝置)。在閘極結構200F中，保護層結構270包括第一保護層271，且不具有第二保護層272及第三保護層273。僅包括單個第一保護層271的保護層結構270將第一功函數金屬層250與膠層280及金屬填充層290P隔離開小於包括在閘極結構200A中的三層式保護層結構270。包括單個第一保護層271會防止第一功函數金屬層250的氧化，進而使得能夠在GAA裝置20P中發生適度的Vt偏移(降低)，此對於包括閘極結構200F的uLVT、P型GAA裝置20P是期望的。類似於上述內容，第一保護層271是或包含金屬或導電金屬氧化物。在一些實施例中，第一保護層271可為Si、Ge、SiGe、Al、Ti、Hf、或其他合適的材料。
附加的障壁層700一般而言包括一或多個障壁層。每一障壁層可包含Ti、Ta、W、Mo、O、C、N、Si、或類似物。在一些實施例中，每一障壁層包含金屬化合物，例如TiN、TaN、WN、MoN、WCN、TiSiN、或類似物。在一些實施例中，障壁層700包 括至少第一障壁層及第二障壁層(出於簡潔起見而未單獨示出)。在一些實施例中，第一障壁層與第二障壁層是或包含相同的材料。在一些實施例中，第一障壁層與第二障壁層是或包含不同的材料。在一些實施例中，第一障壁層的厚度實質上等於第二障壁層的厚度(例如，差異<1%)。在一些實施例中，第一障壁層的厚度不同於第二障壁層的厚度。所述一或多個障壁層中的每一者可具有介於自約5埃至約20埃的範圍內的厚度。包括所述一或多個障壁層會提供附加的臨限值電壓調諧靈活性。一般而言，每一附加障壁層會增加臨限值電壓。如此一來，對於NFET，較高臨限值電壓裝置(例如，IO電晶體裝置)可具有至少一個或兩個以上的附加障壁層，而較低臨限值電壓裝置(例如，核心邏輯電晶體裝置)可具有更少或沒有附加障壁層。對於PFET，較高臨限值電壓裝置(例如，IO電晶體裝置)可具有很少或沒有附加障壁層，而較低臨限值電壓裝置(例如，核心邏輯電晶體裝置)可具有至少一個或兩個以上的附加障壁層。在前一論述中，臨限值電壓是就振幅(magnitude)方面進行闡述。作為實例，NFET IO電晶體與PFET IO電晶體可具有振幅方面類似的臨限值電壓(但極性相反)，例如NFET IO電晶體為+1伏特且PFET IO電晶體為-1伏特。如此一來，由於每一附加障壁層會增加絕對臨限值電壓(例如，+0.1伏特/層)，因此此種增加使得NFET電晶體臨限值電壓(振幅)增加且PFET電晶體臨限值電壓(振幅)降低。基於以上論述，作為uLVT、N型GAA裝置，包括閘極結構200A的GAA裝置20N 不具有附加障壁層，因而不會引起臨限值電壓的不期望的增加。
如上針對圖1B所示閘極結構200A所述，在一些實施例中，圖1C所示閘極結構200F的第一介面層210包含基底材料的至少一種元素，例如，矽。在一些實施例中，第一功函數金屬層250包含TiAlC、TiAl、TaAlC、TaAl、或類似物。在一些實施例中，頂蓋層260包含TiN、TiSiN、TaN、WN、MoN、WCN、或類似物。在一些實施例中，膠層280包含金屬氮化物(例如TiN、TaN、MoN、WN、或類似物)，以獲得更佳的W黏合。在一些實施例中，金屬填充層290N包含W、Co、Ru、Ir、Mo、Cu、另一種低電阻率金屬、或類似物作為閘極填充材料。
關於GAA裝置的製作的附加細節在以下美國專利中進行揭露：在2018年12月25發佈且名稱為「半導體裝置及其製造方法(Semiconductor Device and Manufacturing Method Thereof)」的美國專利第10,164,012號；以及在2019年7月23日發佈且名稱為「製造半導體裝置的方法及半導體裝置(Method of Manufacturing a Semiconductor Device and a Semiconductor Device)」的美國專利第10,361,278號，所述每一美國專利的揭露內容以其各自的整體特此併入供參考。
圖11示出根據本揭露一或多個態樣的流程圖，所述流程圖示出用於由工件形成IC裝置或IC裝置的一部分的方法1000。方法1000僅為實例且並非旨在將本揭露限制於方法1000中所明確示出的內容。可在方法1000之前、期間及之後提供附加 動作，且對於方法的附加實施例，可替換、消除或移動所闡述的一些動作。出於簡潔起見，本文中未詳細闡述所有動作。方法1000是在以下結合處於根據方法1000的實施例的不同製作階段處的工件(示出於圖2A至圖2B、圖3A至圖3B、圖4A至圖4C、圖5A至圖5C、圖6A至圖6C、圖7A至圖7C、圖8A至圖8C、圖9A至圖9C及圖10A至圖10C)的局部剖視圖進行闡述。為避免疑問，在所有圖中，X方向垂直於Y方向且Z方向垂直於X方向及Y方向二者。注意，由於工件可被製作成半導體裝置，因此根據上下文要求，工件可被稱為半導體裝置。
圖2A至圖10C是根據一些實施例的製造奈米FET的中間階段的立體圖及剖視圖。圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A、圖9A及圖10A示出立體圖。圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B、圖9B及圖10B示出圖2A、圖3A及圖4A中所示的參考橫截面B-B’(澆口切口((gate cut))，且圖4C、圖5C、圖6C、圖7C、圖8C、圖9C及圖10C示出圖4A中所示的參考橫截面C-C’(通道/鰭狀切口)。
在圖2A及圖2B中，提供基底110。基底110可為被摻雜的(例如，利用p型摻雜劑或n型摻雜劑)或未經摻雜的半導體基底，例如塊狀半導體或類似物。基底110的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵(gallium arsenide phosphide)、砷化鋁銦、砷化鋁鎵、砷化鎵銦、 磷化鎵銦、及/或砷磷化鎵銦；或者其組合。可使用其他基底，例如單層式基底、多層式基底、或梯度基底。
進一步在圖2A及圖2B中，在第一半導體層21A至第一半導體層21C(被統稱為第一半導體層21)與第二半導體層23A至第二半導體層23C(被統稱為第二半導體層23)的交替層的基底110之上形成多層堆疊25或「晶格」。在一些實施例中，第一半導體層21可由適用於n型奈米FET的第一半導體材料(例如矽、碳化矽、或類似物)形成，且第二半導體層23可由適用於p型奈米FET的第二半導體材料(例如矽鍺或類似物)形成。可使用例如化學氣相沈積(CVD)、原子層沈積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(MBE)或類似製程等製程來磊晶地生長多層堆疊25的層中的每一者。
示出第一半導體層21及第二半導體層23中的每一者的三個層。在一些實施例中，多層堆疊25可包括第一半導體層21及第二半導體層23中的每一者的一個或兩個或者第一半導體層21及第二半導體層23中的每一者的四個或更多個。儘管多層堆疊25被示出為包括第二半導體層23C作為最底部層，但在一些實施例中，多層堆疊25的最底部層可為第一半導體層21。
由於第一半導體材料與第二半導體材料之間的高的蝕刻選擇性，因此可移除第二半導體材料的第二半導體層23，而不顯著移除第一半導體材料的第一半導體層21，藉此使得能夠將第 一半導體層21圖案化以形成奈米FET的通道區。在一些實施例中，移除第一半導體層21，且將第二半導體層23圖案化以形成通道區。高的蝕刻選擇性使得能夠移除第一半導體材料的第一半導體層21，而不顯著移除第二半導體材料的第二半導體層23，藉此使得能夠將第二半導體層23圖案化以形成奈米FET的通道區。
在圖3A及圖3B中，在基底110中形成鰭32且在多層堆疊25中形成奈米結構22、24，與圖11所示動作1100對應。在一些實施例中，可藉由在多層堆疊25及基底110中蝕刻溝渠來形成奈米結構22、24及鰭32。蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似蝕刻、或其組合。蝕刻可為非等向性的。第一奈米結構的通道22A至第一奈米結構的通道22C是由第一半導體層21形成，且第二奈米結構24A至第二奈米結構24C是由第二半導體層23形成。鄰近的鰭32與奈米結構22、24之間的距離可為約18奈米至約100奈米。
可藉由任何合適的方法來將鰭32及奈米結構22、24圖案化。舉例而言，可使用一或多個光微影製程(包括雙重圖案化製程或多重圖案化製程)來形成鰭32及奈米結構22、24。一般而言，雙重圖案化製程或多重圖案化製程會結合光微影製程與自對準製程，進而使得節距能夠小於可使用單一直接光微影製程以其他方式獲得的節距。作為一個多重圖案化製程的實例，可在基底之上形成犧牲層且使用光微影製程將犧牲層圖案化。使用自對準 製程在圖案化犧牲層旁邊形成間隔件。然後移除犧牲層，且然後可使用剩餘的間隔件將鰭32圖案化。
圖3A及圖3B示出鰭32，鰭32具有錐形側壁，進而使得鰭32及/或奈米結構22、24中的每一者的寬度在朝向基底110的方向上連續增加。在此種實施例中，奈米結構22、24中的每一者可具有不同的寬度且形狀為梯形。在其他實施例中，側壁實質上是垂直的(非錐形的)，進而使得鰭32與奈米結構22、24的寬度實質上類似，且奈米結構22、24中的每一者的形狀上為矩形。
在圖3A及圖3B中，可鄰近鰭32形成可為淺溝渠隔離(shallow trench isolation，STI)區的隔離區36。可藉由在基底110、鰭32及奈米結構22、24之上以及鄰近的鰭32與奈米結構22、24之間沈積絕緣材料來形成隔離區36。絕緣材料可為氧化物(例如氧化矽)、氮化物、類似物、或其組合，且可藉由高密度電漿CVD(high-density plasma CVD，HDP-CVD)、可流動CVD(flowable CVD，FCVD)、類似製程、或其組合來形成。在一些實施例中，可首先沿著基底110的表面、鰭32的表面及奈米結構22、24的表面形成襯墊(未單獨示出)。此後，可在襯墊之上形成填充材料，例如以上論述的該些材料。
絕緣材料經歷移除製程(例如化學機械拋光(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似製程)，以移除奈米結構22、24之上的多餘絕緣材料。在移除製程完成之後，奈米結構22、24的頂表面可被暴露出且與絕緣材料齊平。
然後使絕緣材料凹陷以形成隔離區36。在凹陷之後，奈米結構22、24及鰭32的上部部分可自相鄰的隔離區36之間突出。隔離區36可具有如圖所示的平的頂表面、凸面、凹面、或其組合。在一些實施例中，可藉由使用例如對絕緣材料具有選擇性的稀釋的氫氟酸(dilute hydrofluoric acid，dHF)進行的可接受的蝕刻製程(例如氧化物移除)使隔離區36凹陷且實質上不改變鰭32及奈米結構22、24。
圖2A至圖3B示出形成鰭32及奈米結構22、24的一個實施例(例如，最後蝕刻)。在一些實施例中，在介電層中的溝渠中磊晶地生長鰭32及/或奈米結構22、24(例如，首先蝕刻)。磊晶結構可包括上述交替的半導體材料，例如第一半導體材料與第二半導體材料。
進一步在圖3A及圖3B中，可在鰭32、奈米結構22、24及/或隔離區36中形成適當的阱(未單獨示出)。使用罩幕，可在基底110的p型區中實行n型雜質植入，且可在基底110的n型區中實行p型雜質植入。示例性n型雜質可包括磷、砷、銻、或類似物。示例性p型雜質可包括硼、氟化硼、銦、或類似物。可在植入之後實行退火，以修復植入損壞並激活p型雜質及/或n型雜質。在一些實施例中，在鰭32及奈米結構22、24的磊晶生長期間的原位摻雜可避免單獨植入，但可一起使用原位摻雜與植入摻雜。
在圖4A至圖4C中，在鰭32及/或奈米結構22、24之 上形成虛設閘極結構40，與圖11所示動作1200對應。在鰭32及/或奈米結構22、24之上形成虛設閘極層45。虛設閘極層45可由相對於隔離區36具有高的蝕刻選擇性的材料製成。虛設閘極層45可為導電的、半導電的或非導電的材料，且可選自包括非晶矽、多晶矽(polycrystalline-silicon，polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。可藉由物理氣相沈積(physical vapor deposition，PVD)、CVD、濺鍍沈積或其他用於沈積所選材料的技術來沈積虛設閘極層45。在虛設閘極層45之上形成罩幕層47，且罩幕層47可包含例如氮化矽、氮氧化矽、或類似物。在一些實施例中，在虛設閘極層45與鰭32及/或奈米結構22、24之間在虛設閘極層45之前形成閘極介電層(出於簡潔起見而未示出)。
在罩幕層47的側壁及虛設閘極層45的側壁之上形成間隔件層41。根據一些實施例，間隔件層41由絕緣材料(例如氮化矽、氧化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、或類似物)製成，且可具有單層式結構或包括多個介電層的多層式結構。可藉由在罩幕層47及虛設閘極層45之上沈積間隔件材料層(未示出)來形成間隔件層41。根據一些實施例，使用非等向性蝕刻製程移除間隔件材料層的位於虛設閘極結構40之間的部分。
圖4A至圖4C示出形成間隔件層41的一種製程。在一些實施例中，在移除虛設閘極層45之後交替地或附加地形成間隔 件層41。在此種實施例中，移除虛設閘極層45，進而留下開口，且可藉由沿著開口的側壁對間隔件層41的材料共形地進行塗佈來形成間隔件層41。然後可在形成例如閘極結構200A至閘極結構200F中的任意者等主動閘極之前自與最上部通道(例如，通道22A)的頂表面對應的開口的底部移除共形地塗佈的材料。
在圖5A至圖5C中，實行蝕刻製程以對突出的鰭32及/或奈米結構22、24的未被虛設閘極結構40覆蓋的部分進行蝕刻，進而產生所示的結構。所述凹陷可為非等向性的，進而使得鰭32的直接位於虛設閘極結構40及間隔件層41之下的部分受到保護，且不被蝕刻。根據一些實施例，如圖所示，凹陷的鰭32的頂表面可與隔離區36的頂表面實質上共面。根據一些其他實施例，凹陷的鰭32的頂表面可低於隔離區36的頂表面。
圖6A至圖6C及圖7A至圖7C示出內部間隔件74的形成，與圖11所示動作1300對應。實行選擇性蝕刻製程以使奈米結構24的被間隔件層41中的開口暴露出的端部部分凹陷，而實質上不侵蝕奈米結構22。在選擇性蝕刻製程之後，在奈米結構24中被移除的端部部分曾經所在的位置處形成凹槽64。所得結構如圖6A至圖6C中所示。
接下來，形成內部間隔件層以填充奈米結構22中的藉由先前的選擇性蝕刻製程形成的凹槽64。內部間隔件層可為合適的介電材料，例如藉由合適的沈積方法(例如PVD、CVD、ALD或類似製程)形成的碳氮化矽(SiCN)、碳氧氮化矽(SiOCN)、 或類似物。實行蝕刻製程(例如非等向性蝕刻製程)，以移除內部間隔件層的設置於奈米結構24中的凹槽外部的部分。內部間隔件層的剩餘部分(例如，設置於奈米結構24中的凹槽64內部的部分)形成內部間隔件74。所得結構示出於圖7A至圖7C中。
圖8A至圖8C示出源極/汲極區82的形成，與圖11所示動作1400對應。在所示實施例中，由磊晶材料磊晶地生長源極/汲極區82。在一些實施例中，源極/汲極區82在相應的通道22A至通道22C中施加應力，藉此改善效能。源極/汲極區82被形成為使得每一虛設閘極結構40設置於相應的相鄰對源極/汲極區82之間。在一些實施例中，間隔件層41將源極/汲極區82與虛設閘極層45隔開適當的側向距離，以防止電性橋接至所得裝置的後續形成的閘極。
源極/汲極區82可包含任何可接受的材料，例如適於n型或p型裝置的材料。對於n型裝置，在一些實施例中，源極/汲極區82包含在通道區中施加拉伸應變的材料，例如矽、SiC、SiCP、SiP、或類似物。根據某些實施例，當形成p型裝置時，源極/汲極區82包含在通道區中施加壓縮應變的材料，例如SiGe、SiGeB、Ge、GeSn、或類似物。源極/汲極區82可具有自鰭的相應表面凸起的表面且可具有刻面。相鄰的源極/汲極區82可在一些實施例中合併，以形成與兩個相鄰的鰭32鄰近的單個源極/汲極區82。
可利用摻雜劑植入源極/汲極區82，之後進行退火。源極/汲極區可具有介於約1019個/立方公分與約1021個/立方公分之 間的雜質濃度。源極/汲極區82的N型雜質及/或P型雜質可為前述雜質中的任意者。在一些實施例中，在生長期間對源極/汲極區82進行原位摻雜。然後可形成覆蓋虛設閘極結構40及源極/汲極區82的接觸蝕刻停止層(contact etch stop layer，CESL)及層間介電質(ILD)(出於簡潔起見而未示出)。
圖9A、圖9B及圖9C示出藉由移除第二奈米結構24A至第二奈米結構24C、罩幕層47及虛設閘極層45來釋放鰭狀的通道22A至鰭狀的通道22C，此與圖11所示的動作1500對應。實行平坦化製程(例如CMP)，以整平虛設閘極層45的頂表面及間隔件層41的頂表面。平坦化製程亦可移除虛設閘極層45上的罩幕層47(參見圖8A)以及間隔件層41的沿著罩幕層47的側壁的部分。因此，暴露出虛設閘極層45的頂表面。
接下來，在蝕刻製程中移除虛設閘極層45，進而形成凹槽92。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛設閘極層45。舉例而言，蝕刻製程可包括使用反應氣體進行的乾式蝕刻製程，所述乾式蝕刻製程選擇性地蝕刻虛設閘極層45而不蝕刻間隔件層41。當存在虛設閘極介電質時，虛設閘極介電質可在蝕刻虛設閘極層45時用作蝕刻停止層。然後，在移除虛設閘極層45之後，可移除虛設閘極介電質。
移除奈米結構24以釋放奈米結構22。在奈米結構24被移除之後，奈米結構22形成水平地(例如，平行於基底10的主要上表面)延伸的多個奈米片。奈米片可被統稱為所形成的GAA 裝置20N、20P的奈米結構22。
在一些實施例中，藉由使用對奈米結構24的材料具有選擇性的蝕刻劑進行的選擇性蝕刻製程來移除奈米結構24，進而使得奈米結構24被移除而實質上不侵蝕奈米結構22。在一些實施例中，蝕刻製程是使用蝕刻氣體(且可選的為載氣)進行的等向性蝕刻製程，其中蝕刻氣體包括F2及HF，且載氣可為惰性氣體，例如Ar、He、N2、其組合、或類似物。
在一些實施例中，移除奈米結構24且將奈米結構22圖案化以分別形成PFET及NFET(例如GAA裝置20P及GAA裝置20N)兩者的通道區。然而，在一些實施例中，可移除奈米結構24且可將奈米結構22圖案化以形成GAA裝置20N的通道區，且可移除奈米結構22且可將奈米結構24圖案化以形成GAA裝置20P的通道區。在一些實施例中，可移除奈米結構22，且可將奈米結構24圖案化以形成GAA裝置20N的通道區，且可移除奈米結構24且可將奈米結構22圖案化以形成GAA裝置20P的通道區。在一些實施例中，可移除奈米結構22且可將奈米結構24圖案化以形成PFET及NFET二者的通道區。
在一些實施例中，藉由進一步的蝕刻製程將GAA裝置20N、20P的奈米片之奈米結構22重新成形(例如，減薄)以改善閘極填充窗口。可藉由對奈米片之奈米結構22具有選擇性的等向性蝕刻製程來實行重新成形。在重新成形之後，奈米片之奈米結構22可呈現狗骨形狀，其中沿著X方向，奈米片之奈米結構 22的中間部分較奈米片之奈米結構22的周邊部分薄。
接下來，在圖10A至圖10C中，形成替換閘極200(例如閘極結構200A、200F)，與圖11所示動作1600對應。每一替換閘極200一般而言包括第一介面層210、閘極介電層220、功函數金屬層300、保護層結構270、及金屬填充層290N或290P。在一些實施例中，替換閘極200更包括障壁層700(第二功函數層)。閘極結構200A、200F以及又一些閘極結構200B、200C、200D及200E的形成的橫截面是針對圖12A至圖19F提供的。閘極結構200A至閘極結構200F的形成方法的流程圖示出於圖20及圖21中。
可實行附加的處理來完成GAA裝置20N及/或GAA裝置20P的製作。舉例而言，可將閘極接觸件(出於簡潔起見而未示出)及源極/汲極接觸件120形成為分別電性耦合至閘極結構200A至閘極結構200F及源極/汲極區82，與圖11所示動作1700對應。然後，可在源極/汲極接觸件120及閘極接觸件之上形成內連線結構，與圖11所示動作1800對應。內連線結構可包括多個介電層，所述多個介電層環繞金屬特徵(包括導電跡線及導通孔)，所述金屬特徵形成基底110上的裝置(例如GAA裝置20N、20P、以及IC裝置10外部的IC裝置)之間的電性連接。
圖12A至圖19F示出根據各種實施例的閘極結構200A至閘極結構200F的形成。圖12A、圖13A、圖14A、圖15A、圖16A、圖17A、圖18A、圖19A示出例如閘極結構200A等N型超 低臨限值電壓(N-type ultra low threshold voltage，N-uLVT)閘極結構的形成。圖12B、圖13B、圖14B、圖15B、圖16B、圖17B、圖18B、圖19B示出例如閘極結構200B等N型低臨限值電壓(N-type low threshold voltage，N-LVT)閘極結構的形成。圖12C、圖13C、圖14C、圖15C、圖16C、圖17C、圖18C、圖19C示出例如閘極結構200C等N型標準臨限值電壓(N-type standard threshold voltage，N-SVT)閘極結構的形成。圖12D、圖13D、圖14D、圖15D、圖16D、圖17D、圖18D、圖19D示出例如閘極結構200D等P型標準臨限值電壓(P-type standard threshold voltage，P-SVT)閘極結構的形成。圖12E、圖13E、圖14E、圖15E、圖16E、圖17E、圖18E、圖19E示出例如閘極結構200E等P型低臨限值電壓(P-type low threshold voltage，P-LVT)閘極結構的形成。圖12F、圖13F、圖14F、圖15F、圖16F、圖17F、圖18F、圖19F示出例如閘極結構200F等P型超低臨限值電壓(P-type ultra low threshold voltage，P-uLVT)閘極結構的形成。圖20示出用於形成閘極結構200A至閘極結構200F的製程2000的流程圖。
在一些實施例中，閘極結構200A至閘極結構200F可形成於同一晶圓上及/或可為同一IC裝置的部分。如此一來，可對所有閘極結構200A至閘極結構200F同時實行以下論述的製作製程中的至少一些製作製程。在FinFET實施例中，閘極結構200A至閘極結構200F亦可各自形成於鰭狀結構之上，進而使得閘極結構 200A至閘極結構200F各自包繞於鰭狀結構的一部分周圍。在GAAFET的實施例中，閘極結構200A至閘極結構200F可包繞於鰭狀結構的通道區周圍。在一些實施例中，閘極結構200A、200B、200C分別對應於N型超低臨限值電壓(N-uLVT)、N型低臨限值電壓(N-LVT)及N型標準臨限值電壓(N-SVT)的GAA裝置20N。在一些實施例中，包括閘極結構200A的GAA裝置20N具有較包括閘極結構200B的GAA裝置20N低的臨限值電壓，包括閘極結構200B的GAA裝置20N具有較包括閘極結構200C的GAA裝置20N低的臨限值電壓。在一些實施例中，閘極結構200D、200E、200F分別對應於P型標準臨限值電壓(P-SVT)、P型低臨限值電壓(P-LVT)及P型超低臨限值電壓(P-uLVT)的GAA裝置20P。在一些實施例中，包括閘極結構200D的GAA裝置20P具有較包括閘極結構200E的GAA裝置20P高的臨限值電壓(振幅)，包括閘極結構200E的GAA裝置20P具有較包括閘極結構200F的GAA裝置20P高的臨限值電壓。
圖12A至圖12F示出處於製作的中間階段的閘極結構200A至閘極結構200F，其中每一閘極結構200A至閘極結構200F包括形成於圖1A所示通道22A至通道22C之上的第一IL 210，與圖20所示動作2100對應。在一些實施例中，與閘極結構200A至閘極結構200C對應的通道22A至通道22C是矽，且與閘極結構200D至閘極結構200F對應的通道22A至通道22C是矽鍺。出於簡潔起見在圖2A至圖19F中僅示出通道22A的局部部分作為 實例。在一些實施例中，第一介面層210包含基底110的半導體材料的氧化物，氧化矽。在其他實施例中，第一IL 210可包含另一種合適類型的介電材料。第一介面層210具有厚度215(在圖12A所示Z方向上所量測)。在一些實施例中，厚度215介於約5埃與約50埃之間的範圍內。在一些實施例中，厚度215約為10埃。
仍然參照圖12A至圖12F，在第一介面層210之上形成閘極介電層220，與圖20所示動作2200對應。在一些實施例中，使用原子層沈積(ALD)製程來形成閘極介電層220，以精確地控制沈積的閘極介電層220的厚度。在一些實施例中，在介於約200攝氏度與約300攝氏度的溫度範圍內使用約20至40個沈積週期實行ALD製程。在一些實施例中，ALD製程使用HfCl4及/或H2O作為前驅物。此種ALD製程可形成具有厚度225的閘極介電層220，厚度225可介於約5埃與約100埃之間的範圍內。在一些實施例中，厚度225約為15埃。
在一些實施例中，且如以上針對圖1A所述，閘極介電層220包含高k介電材料，高k介電材料可指具有較氧化矽的介電常數(k
Figure 110116205-A0305-02-0031-2
3.9)大的高介電常數的介電材料。示例性高k介電材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Ta2O5、或其組合。在其他實施例中，閘極介電層220可包含非高k介電材料，例如氧化矽。在一些實施例中，閘極介電層220包括第一高k介電層以及第二高k介電層，第一高k介電層例如為具 有偶極摻雜(例如，La、Mg)的HfO2，第二高k介電層例如為具有結晶的ZrO。
現在參照圖13A至圖13F，根據一些實施例，在閘極結構200A至閘極結構200F上形成障壁層700，此與圖20所示動作2300對應。在一些實施例中，閘極結構200A、200D不具有障壁層700，如圖13A及圖13D中所示。在一些實施例中，障壁層700包括包含Ti、Ta、W、Mo、O、C、N、Si的元素中的至少兩種元素的組成。在一些實施例中，障壁層700是或包含金屬化合物，例如TiN、TaN、WN、MoN、WCN、TiSiN、或類似物。在特定實施例中，障壁層700是TiN。障壁層700可具有介於約5埃至約20埃的範圍內的厚度715、725。障壁層700的包括會提供附加的臨限值電壓調諧靈活性。一般而言，障壁層700會增加NFET電晶體裝置的臨限值電壓，且降低PFET電晶體裝置的臨限值電壓(振幅)。
如圖13A至圖13F中所示，障壁層700可包括至少第一障壁層701及第二障壁層702。在一些實施例中，實行第一沈積製程以在閘極介電層220之上形成第一障壁層701。在第一沈積製程之後，可藉由在覆蓋閘極結構200C、200F的第一罩幕存在的條件下蝕刻第一障壁層701而自閘極結構200A、200B、200D、200E移除第一障壁層701。對第一障壁層701的蝕刻可為利用人工智慧(AI)控制進行的原子層蝕刻(ALE)。以週期實行ALE，進而在實質上不移除閘極介電層220的同時移除第一障壁層701。每一週 期可包括WCl5(或TaCl5)的第一次脈波，之後是Ar沖洗(purge)，之後是O2的第二次脈波，之後是另一次Ar沖洗。將針對圖21更詳細地論述AI控制。AI控制的ALE的使用會防止對閘極介電層220的高k材料的損壞。
在形成第一障壁層701之後，可實行第二沈積以在第一障壁層701及/或閘極電極220之上形成第二障壁層702。在第二沈積製程之後，可藉由在覆蓋閘極結構200B、200C、200E、200F的第二罩幕存在的條件下蝕刻第二障壁層702而自閘極結構200A、200D移除第二障壁層702。對第二障壁層702的蝕刻亦可為類似於針對移除第一障壁層701所闡述的AI控制的ALE。在一些實施例中，第一障壁層701具有厚度715，且第二障壁層702具有厚度725。在一些實施例中，厚度715實質上等於厚度725。在一些實施例中，厚度715不同於厚度725。在一些實施例中，第一障壁層701的材料不同於第二障壁層702的材料。在一些實施例中，第一障壁層701的材料與第二障壁層702的材料相同。
圖14A至圖14F示出可被統稱為功函數金屬層300的第一功函數金屬層250及頂蓋層260的形成(與動作2400對應)。在一些實施例中，第一功函數金屬層250是或包含N型金屬材料，例如TiAlC、TiAl、TaAlC、TaAl、或類似物。第一功函數金屬層250可藉由一或多種沈積方法(例如，CVD、PVD、ALD、鍍覆及/或其他合適的方法)形成，且具有介於約10埃與20埃之間的厚度255。第一功函數金屬層250可直接形成於閘極介電層220(閘 極結構200A、200D)上，或者直接形成於第二障壁層702(閘極結構200B、200C、200E、200F)上。頂蓋層260形成於第一功函數金屬層250上。在一些實施例中，頂蓋層260是或包含TiN、TiSiN、TaN、WN、MoN、WCN、或另一種合適的材料，且具有介於約10埃與20埃之間的厚度265。
圖15A至圖15F示出在頂蓋層260上形成第一保護層271，與動作2500對應。第一保護層271是形成於頂蓋層260上以防止氧擴散至第一功函數金屬層250中(此將引起臨限值電壓的不期望的偏移)的氧阻擋層。第一保護層271由可阻止氧滲透至第一功函數金屬層250的介電材料形成，且可保護第一功函數金屬層250免於進一步氧化。第一保護層271可包含矽、鍺、SiGe、Al、Ti、Hf、或另一種合適的材料的氧化物。在一些實施例中，第一保護層271是使用ALD來形成且具有介於約10埃與約20埃之間的厚度(在Z方向上)。在一些實施例中，第一保護層271被形成為頂蓋層260上的原位矽烷鈍化。
圖16A至圖16F示出在第一保護層271上形成第二保護層272，與動作2600對應。第二保護層272是形成於第一保護層271上以防止氧擴散至第一功函數金屬層250中(此將引起臨限值電壓的不期望的偏移)的另一氧阻擋層。第二保護層272由可阻止氧滲透至第一功函數金屬層250的介電材料形成，且可保護第一功函數金屬層250免於進一步氧化。第二保護層272可包含金屬或導電金屬氧化物，例如Al、Ti、Hf、RuO2、IrO2、或另一種 合適的材料。在一些實施例中，第二保護層272是使用ALD來形成且具有介於約10埃與約20埃之間的厚度(在Z方向上)。在一些實施例中，自具有第一障壁層701及第二障壁層702二者的閘極結構200C、200F移除第二保護層272。在閘極結構200C、200F中，第一功函數金屬層250藉由第一障壁層701及第二障壁層702與通道22A隔開，此會降低第一功函數金屬層250的氧化對臨限值電壓偏移的影響。如此一來，閘極結構200C、200F可被形成為不具有第二保護層272，以增加閘極填充窗口。
圖17A至圖17F示出在第二保護層272上可選地形成第三保護層273，與動作2700對應。圖17A至圖17F進一步示出膠層280及金屬填充層290N、290P的形成，與動作2800及動作2900對應。第三保護層273是形成於第二保護層272上以防止氧擴散至第一功函數金屬層250中(此將引起臨限值電壓的不期望的偏移)的另一氧阻擋層。第三保護層273由可阻止氧滲透至第一功函數金屬層250的介電材料形成，且可保護第一功函數金屬層250免於進一步氧化。第三保護層273可包含金屬或導電金屬氧化物，例如Al、Ti、Hf、RuO2、IrO2、或另一種合適的材料。在一些實施例中，第三保護層273是使用ALD來形成且具有介於約10埃與約20埃之間的厚度(在Z方向上)。在一些實施例中，自具有第一障壁層701及第二障壁層702二者的閘極結構200C、200F移除第三保護層272，且進一步自具有第二障壁層702的閘極結構200B、200E移除第三保護層272。在閘極結構200C、200F中， 第一功函數金屬層250藉由第一障壁層701及第二障壁層702與通道22A隔開，此會降低第一功函數金屬層250的氧化對臨限值電壓偏移的影響。如此一來，閘極結構200C、200F可被形成為不具有第三保護層273，以增加閘極填充窗口。類似地，儘管第一功函數金屬層250在閘極結構200D、200E中較在閘極結構200C、200F中靠近通道22A，但在一些實施例中，所述兩個保護層271、272的存在足以減輕第一功函數金屬層250的氧化。如此一來，閘極結構200D、200E亦可被形成為不具有第三保護層273，以增加閘極填充窗口。
金屬填充層290N、290P形成於具有厚度285的膠層280上，且可包含導電材料，例如鎢、鈷、釕、銥、鉬、銅、鋁、或其組合。在一些實施例中，可使用例如CVD、PVD、鍍覆及/或其他合適的製程來沈積金屬填充層290N、290P。如圖17A至圖17F中所示，金屬填充層290N、290P可具有厚度295。由於障壁層700或保護層270中的任一者的存在或不存在，厚度295可跨越閘極結構200A至閘極結構200F發生變化。在其中每一保護層271、272、273較每一障壁層701、702薄的實施例中，閘極結構200C、200F可具有最小的填充窗口(與金屬填充層290N、290P的最小的厚度295對應)，而閘極結構200A、200D可具有最大的填充窗口(對應於最大的厚度295)。
圖18A至圖18F示出包括僅第一保護層271及第二保護層272的配置中的閘極結構200A至閘極結構200F。如圖所示， 閘極結構200A、200D可包括第一保護層271及第二保護層272，且閘極結構200B、200C、200E、200F可包括第一保護層271，同時實質上不具有第二保護層272。圖18A至圖18F的配置藉由僅在與N-uLVT的GAA裝置20N及P-SVT的GAA裝置20P對應的閘極結構200A、200D中包括附加的第二保護層272來改善閘極填充窗口。
圖19A至圖19F示出在閘極結構200A、200D中包括第一保護層271、第二保護層272及第三保護層273，但在閘極結構200B、200C、200E、200F中不包括第二保護層272或第三保護層273的配置中的閘極結構200A至閘極結構200F。如此一來，N-uLVT的GAA裝置20N及P-SVT的GAA裝置20P由於所述三個保護層271、272、273而受益於增強的防氧化效果，而採用閘極結構200B、200C、200E、200F的其他GAA裝置20N、20P由於不存在第二保護層272及第三保護層273而享有改善的閘極填充窗口。
圖21是根據一個實施例的半導體處理系統3200的圖示。可利用半導體處理系統3200來實行用於形成如針對圖1A至圖20所述的GAA裝置20N、20P的受AI控制的ALE製程。半導體處理系統3200包括包含內部容積3203的處理腔室3220。支撐件3206位於內部容積3203內且被配置成在薄膜蝕刻製程期間支撐基底3204。半導體處理系統3200被配置成蝕刻基底3204上的薄膜，例如用於形成第二介面層或障壁層700的高介電常數頂蓋 層。半導體處理系統3200包括動態地調整薄膜蝕刻參數的控制系統3224。在半導體處理系統3200的操作的說明之後，提供控制系統3224的細節。
在一個實施例中，半導體處理系統3200包括第一流體源3208及第二流體源3210。第一流體源3208將第一流體供應至內部容積3203中。第二流體源3210將第二流體供應至內部容積3203中。第一流體及第二流體二者有助於蝕刻基底3204上的薄膜。儘管圖21示出第一流體源3208及第二流體源3210，但實際上，第一流體源3208及第二流體源3210可包含或供應除流體之外的材料。舉例而言，第一流體源3208及第二流體源3210可包括為蝕刻製程提供所有材料的材料源。
在一個實施例中，半導體處理系統3200是實行ALE製程的原子層蝕刻(ALE)系統。ALE系統以週期實行蝕刻製程。每一週期包括：使第一蝕刻流體自第一流體源3208流動；接著藉由使沖洗氣體自第一沖洗源3212及第二沖洗源3214中的一者或兩者流動而自蝕刻腔室沖洗第一蝕刻流體；之後使第二蝕刻流體自第二流體源3210流動；之後藉由使沖洗氣體自第一沖洗源3212及第二沖洗源3214中的一者或兩者流動而自蝕刻腔室沖洗第二蝕刻流體。此對應於單個ALE週期。每一週期會自被蝕刻的薄膜蝕刻原子或分子層。ALE週期的具體實例示出於圖22中。
由半導體處理系統3200產生的薄膜的參數可能會受到大量製程條件的影響。製程條件可包括但不限於第一、第二流體 源3208、3210中剩餘的流體或材料的量、來自第一、第二流體源3208、3210的流體或材料的流動速率、由第一流體源3208及第二流體源3210提供的流體的壓力、將流體或材料載送至處理腔室3220中的管或導管的長度、界定或包括於處理腔室3220中的安瓿(ampoule)的年限、處理腔室3220內的溫度、處理腔室3220內的濕度、處理腔室3220內的壓力、處理腔室3220內的光吸收及反射、半導體晶圓的基底3204的表面特徵、由第一流體源3208及第二流體源3210提供的材料的組成、由第一流體源3208及第二流體源3210提供的材料的相、蝕刻製程的持續時間、蝕刻製程的各個階段的持續時間、以及各種其他因素。
蝕刻製程期間的各種製程條件的組合會決定由ALE製程蝕刻的薄膜的剩餘厚度。製程條件可能可形成不具有落於目標參數內的剩餘厚度的薄膜。若發生此種情況，則由半導體晶圓的基底3204形成的積體電路可能不能正常工作。成批半導體晶圓的品質可能會受到影響。在某些情形中，一些半導體晶圓可能需要報廢。
半導體處理系統3200利用控制系統3224來動態地調整製程條件，以確保蝕刻製程形成具有落入目標參數或特性內的參數或特性的薄膜。控制系統3224連接至與半導體處理系統3200相關聯的處理裝備。處理裝備可包括圖2A中所示的組件。控制系統3224可控制來自第一流體源3208及第二流體源3210的材料的流動速率、由第一流體源3208及第二流體源3210供應的材料的 溫度、由第一流體源3208及第二流體源3210提供的流體的壓力、來自第一及第二沖洗源3212及3214的材料的流動速率、來自第一流體源3208及第二流體源3210、以及第一沖洗源3212及第二沖洗源3214的材料的流動的持續時間、處理腔室3220內的溫度、處理腔室3220內的壓力、處理腔室3220內的濕度、以及薄膜蝕刻製程的其他態樣。控制系統3224控制該些製程參數，進而使得薄膜蝕刻製程形成具有目標參數(例如目標剩餘厚度、目標組成、目標晶體定向(crystal orientation)等)的薄膜。關於控制系統的更多細節是針對圖23至圖24來提供。
在一個實施例中，控制系統224經由一或多個通訊信道3225通訊地耦合至第一流體源3208及第二流體源3210。控制系統3224可經由通訊信道3225向第一流體源3208及第二流體源3210發送訊號。控制系統3224可部分因應於來自副產物感測器3222的感測器訊號來控制第一流體源3208及第二流體源3210的功能。
在一個實施例中，半導體處理系統3200可包括用於控制來自第一流體源3208的第一流體的流動速率的一或多個閥、幫浦或其他流動控制機構。該些流動控制機構可為第一流體源3208的部分或者可與第一流體源3208分開。控制系統3224可通訊地耦合至該些流動控制機構或者通訊地耦合至控制該些流動控制機構的系統。控制系統3224可藉由控制該些機構來控制第一流體的流動速率。控制系統3224可包括閥、幫浦或其它流動控制機構， 所述閥、幫浦或其它流動控制機構以與以上參照第一流體及第一流體源3208所述相同的方式控制來自第二流體源3210的第二流體的流動。
在一個實施例中，半導體處理系統3200包括歧管混合器3216及流體分配器3218。歧管混合器3216自第一流體源3208及第二流體源3210以一起或分開中的任一種方式接收第一流體及第二流體。歧管混合器3216向流體分配器3218提供第一流體、第二流體中的任一者或第一流體與第二流體的混合物。流體分配器3218自歧管混合器3216接收一或多種流體且將所述一或多種流體分配至處理腔室3220的內部容積3203中。
在一個實施例中，第一流體源3208藉由第一流體通道3230耦合至歧管混合器3216。第一流體通道3230將第一流體自第一流體源3208載送至歧管混合器3216。第一流體通道3230可為用於將第一流體自第一流體源3208傳送至歧管混合器3216的管、管道或其他合適的通道。第二流體源3210藉由第二流體通道3232耦合至歧管混合器3216。第二流體通道3232將第二流體自第二流體源3210載送至歧管混合器3216。
在一個實施例中，歧管混合器3216藉由第三流體管線(fluid line)3234耦合至流體分配器3218。第三流體管線3234將流體自歧管混合器3216載送至流體分配器3218。第三流體管線3234可載送第一流體、第二流體、第一流體與第二流體的混合物、或其他流體，如將在以下所更詳細闡述。
第一流體源3208及第二流體源3210可包括流體箱(fluid tank)。流體箱可儲存第一流體及第二流體。流體箱可選擇性地輸出第一流體及第二流體。
在一個實施例中，半導體處理系統3200包括第一沖洗源3212及第二沖洗源3214。第一沖洗源藉由第一沖洗管線3236耦合至第一流體通道3230。第二沖洗源藉由第二沖洗管線3238耦合至第二流體通道3232。實際上，第一沖洗源及第二沖洗源可為單個沖洗源。
在一個實施例中，第一沖洗源3212及第二沖洗源3214將沖洗氣體供應至處理腔室3220的內部容積3203中。沖洗氣體是被選擇成自處理腔室3220的內部容積3203沖洗或載送第一流體、第二流體、第一流體或第二流體的副產物、或其他流體的氣體。沖洗氣體被選擇成不與基底3204、基底3204上的閘極金屬層、第一流體及第二流體、以及第一流體或第二流體的副產物發生反應。因此，沖洗氣體可為惰性氣體，包括但不限於Ar或N2。
儘管圖21示出第一流體源3208及第二流體源3210，但實際上半導體處理系統3200可包括其他數目的流體源。舉例而言，半導體處理系統3200可僅包括單個流體源或多於兩個流體源。因此，在不背離本揭露的範圍的條件下，半導體處理系統3200可包括不同於兩個的數目的流體源。
圖22是示出根據一個實施例的由半導體處理系統3200實行的ALE製程的週期的曲線圖。在時間T1處，第一蝕刻流體 開始流動。在圖22所示實例中，第一蝕刻流體是WCl5。第一蝕刻流體自第一流體源3208流入內部容積3203中。在內部體積3203中，第一蝕刻流體與高k頂蓋層(例如，TiSiN)的頂部暴露層或者障壁層700(例如，TiN)發生反應。在時間T2處，第一蝕刻流體WCl5停止流動。在一個實例中，T1與T2之間經過的時間介於1秒與10秒之間。
在時間T3處，沖洗氣體開始流動。沖洗氣體自第一沖洗源3212及第二沖洗源3214中的一者或兩者流出。在一個實例中，沖洗氣體是可沖洗第一蝕刻流體WCl5，而不與高k頂蓋層(例如，TiSiN)或者障壁層700(例如，TiN)發生反應的氬氣、N2或另一種惰性氣體中的一者。在時間T4處，沖洗氣體停止流動。在一個實例中，T3與T4之間經過的時間介於2秒與15秒之間。
在時間T5處，第二蝕刻流體流入內部容積3203中。第二蝕刻流體自第二流體源3210流入內部容積3203中。在一個實例中，第二蝕刻流體是O2。O2與氮化鈦層的頂部原子或分子層發生反應且完成對氮化鈦層的頂部原子或分子層的蝕刻。在時間T6處，第二蝕刻流體停止流動。在一個實例中，T5與T6之間經過的時間介於1秒與10秒之間。
在時間T7處，沖洗氣體再次流動並沖洗內部體積3203中的第二蝕刻流體。在時間T8處，沖洗氣體停止流動。T1與T8之間的時間對應於單個ALE週期。
實際上，端視高k頂蓋層(例如，TiSiN)的初始厚度或 者障壁層700(例如，TiN)的初始厚度及高k頂蓋層(例如，TiSiN)的期望最終厚度或者障壁層700(例如，TiN)的期望最終厚度而定，ALE製程可包括5至50個週期。每一週期移除高k頂蓋層(例如，TiSiN)或者障壁層700(例如，TiN)的原子或分子層。在不背離本揭露的範圍的條件下，可利用其他材料、製程及經過時間。
圖23是根據一個實施例的圖21所示控制系統3224的方塊圖。根據一個實施例，圖23所示控制系統3224被配置成在實行ALE製程以形成圖1A至圖1C所示GAA裝置20N、20P時控制半導體處理系統3200的操作。控制系統3224利用機器學習來調整半導體處理系統3200的參數。控制系統3224可在ALE運行之間或者甚至在ALE週期之間調整半導體處理系統3200的參數，以確保由ALE製程形成的薄膜層落於所選擇的規格內。
在一個實施例中，控制系統3224包括分析模型3302及訓練模組3304。訓練模組3304利用機器學習製程來訓練分析模型3302。機器學習製程會訓練分析模型3302為ALE製程選擇參數，ALE製程將形成具有所選擇的特性的薄膜。儘管訓練模組3304被示為與分析模型3302分開，但實際上，訓練模組3304可為分析模型3302的部分。
控制系統3224包括或儲存訓練集資料3306。訓練集資料3306包括歷史薄膜資料3308及歷史製程條件資料3310。歷史薄膜資料3308包括與由ALE製程所形成的薄膜相關的資料。歷史製程條件資料3310包括與產生薄膜的ALE製程期間的製程條件 相關的資料。如將在以下所更詳細陳述，訓練模組3304利用歷史薄膜資料3308及歷史製程條件資料3310來使用機器學習製程訓練分析模型3302。
在一個實施例中，歷史薄膜資料3308包括與先前蝕刻的薄膜的剩餘厚度相關的資料。舉例而言，在半導體製作設施的操作期間，可能在幾個月或幾年內處理數千或數百萬個半導體晶圓。半導體晶圓中的每一者可包括藉由ALE製程蝕刻的薄膜。在每一ALE製程之後，量測薄膜的厚度作為品質控制製程的一部分。歷史薄膜資料3308包括藉由ALE製程蝕刻的薄膜中的每一者的剩餘厚度。因此，歷史薄膜資料3308可包括藉由ALE製程蝕刻的大量薄膜的厚度資料。
在一個實施例中，歷史薄膜資料3308亦可包括與薄膜蝕刻製程的中間階段處的薄膜厚度相關的資料。舉例而言，ALE製程可包括大量的蝕刻週期，在此期間薄膜的各個層被蝕刻。歷史薄膜資料3308可包括單個蝕刻週期或蝕刻週期群組之後的薄膜厚度資料。因此，歷史薄膜資料3308不僅包括與完成ALE製程之後的薄膜總厚度相關的資料，亦可包括與ALE製程的各個階段處的薄膜厚度相關的資料。
在一個實施例中，歷史薄膜資料3308包括與藉由ALE製程蝕刻的剩餘薄膜的組成相關的資料。在薄膜被蝕刻後，可進行量測以確定薄膜的元素或分子組成。薄膜的成功蝕刻形成包括特定剩餘厚度的薄膜。不成功的蝕刻製程可能形成不包含規定比 例的元素或化合物的薄膜。歷史薄膜資料3308可包括來自指示構成各種薄膜的元素或化合物的量測值(measurement)的資料。
在一個實施例中，歷史製程條件3310包括在對與歷史薄膜資料3308相關聯的薄膜進行蝕刻的ALE製程期間的各種製程條件或參數。因此，對於在歷史薄膜資料3308中具有資料的每一薄膜，歷史製程條件資料3310可包括在薄膜的蝕刻期間存在的製程條件或參數。舉例而言，歷史製程條件資料3310可包括在ALE製程期間與處理腔室內的壓力、溫度及流體流動速率相關的資料。
歷史製程條件資料3310可包括與在ALE製程期間流體源中的前體物材料的剩餘量相關的資料。歷史製程條件資料3310可包括與處理腔室3220的年限、在處理腔室3220中已實行的蝕刻製程的數目、自處理腔室3220的最近清潔週期以來在處理腔室3220中已實行的蝕刻製程的數目相關的資料、或者與處理腔室3220相關的其他資料。歷史製程條件資料3310可包括與蝕刻製程期間引入處理腔室3220中的化合物或流體相關的資料。與化合物相關的資料可包括化合物的類型、化合物的相(固態、氣態或液態)、化合物的混合物、或與引入至處理腔室3220中的化合物或流體相關的其他態樣。歷史製程條件資料3310可包括在ALE製程期間與處理腔室3220內的濕度相關的資料。歷史製程條件資料3310可包括與和處理腔室3220相關的光吸收、光吸附及光反射相關的資料。歷史製程條件資料3310可包括與在ALE製程期間將化合物或流體載送至處理腔室3220中的管道、管或導管的長度相 關的資料。歷史製程條件資料3310可包括與在ALE製程期間將化合物或流體載送至處理腔室3220中的載氣的條件相關的資料。
在一個實施例中，歷史製程條件資料3310可包括單個ALE製程的多個單個週期中的每一者的製程條件。因此，歷史製程條件資料3310可包括非常大量的ALE週期的製程條件資料。
在一個實施例中，訓練集資料3306將歷史薄膜資料3308與歷史製程條件資料3310相鏈接。換言之，與歷史薄膜資料3308中的薄膜相關聯的薄膜厚度、材料組成或晶體結構被鏈接(例如，藉由標記)至與所述蝕刻製程相關聯的製程條件資料。如將在以下所更詳細陳述，可將被標記的訓練集資料用於機器學習製程中，以訓練分析模型3302預測將產生適當形成的薄膜的半導體製程條件。
在一個實施例中，控制系統3224包括處理資源3312、記憶體資源3314及通訊資源3316。處理資源3312可包括一或多個控制器或處理器。處理資源3312被配置成執行軟體指令、製程資料、做出薄膜蝕刻控制決定、實行訊號處理、自記憶體讀取資料、向記憶體寫入資料、以及實行其他處理操作。處理資源3312可包括位於半導體處理系統3200的場所或設施處的物理處理資源3312。處理資源可包括遠離現場半導體處理系統3200或半導體處理系統3200所在的設施處的虛擬的處理資源3312。處理資源3312可包括基於雲端的處理資源，包括經由一或多個雲端計算平台存取的處理器及伺服器。
在一個實施例中，記憶體資源3314可包括一或多個電腦可讀取記憶體。記憶體資源3314被配置成儲存與控制系統及其組件(包括但不限於分析模型3302)的功能相關聯的軟體指令。記憶體資源3314可儲存與控制系統3224及其組件的功能相關聯的資料。資料可包括訓練集資料3306、當前製程條件資料以及任何其他與控制系統3224或其組件中的任意者的操作相關聯的資料。記憶體資源3314可包括位於半導體處理系統3200的場所或設施處的物理記憶體資源。記憶體資源可包括遠離半導體處理系統3200的場所或設施定位的虛設記憶體資源。記憶體資源3314可包括經由一或多個雲端計算平台存取的基於雲端的記憶體資源。
在一個實施例中，通訊資源可包括使控制系統3224能夠與和半導體處理系統3200相關聯的裝備進行通訊的資源。舉例而言，通訊資源3316可包括有線及無線通訊資源，所述有線及無線通訊資源使得控制系統3224能夠接收與半導體處理系統3200相關聯的感測器資料並控制半導體處理系統3200的裝備。通訊資源3316可使控制系統3224能夠控制來自第一流體源3208及第二流體源3210以及來自第一沖洗源3312及第二沖洗源3314的流體或其他材料的流動。通訊資源3316可使控制系統3224能夠控制加熱器、電壓源、閥、排氣通道、晶圓轉移裝備、以及任何其他與半導體處理系統3200相關聯的裝置。通訊資源3316可使控制系統3224能夠與遠程系統進行通訊。通訊資源3316可包括一或多個網路(例如有線網路、無線網路、網際網路或內部網路)，或者 可有利於經由該些網路進行的通訊。通訊資源3316可使控制系統3224的組件能夠彼此進行通訊。
在一個實施例中，經由處理資源3312、記憶體資源3314及通訊資源3316來實施分析模型3302。控制系統3224可為分散的控制系統，所述分散的控制系統的組件及資源以及位置彼此遠離且遠離半導體處理系統3200。
圖24是示出根據一個實施例的圖23所示分析模型3302的操作態樣及訓練態樣的方塊圖。分析模型3302可用於選擇由圖21所示半導體處理系統3200實行的ALE製程，以形成圖1A至圖1C所示GAA裝置20N、20P的參數。如前所述，訓練集資料3306包括與多個先前實行的薄膜蝕刻製程相關的資料。每一先前實行的薄膜蝕刻製程在特定的製程條件下發生且形成具有特定特性的薄膜。每一先前實行的薄膜蝕刻製程的製程條件被格式化成相應的製程條件向量3352。製程條件向量包括多個資料字段3354。每一資料字段3354對應於特定的製程條件。
圖24所示實例示出在訓練製程期間將被傳送至分析模型3302的單個製程條件向量3352。在圖24所示實例中，製程條件向量3352包括九個資料字段3354。第一資料字段3354對應於先前實行的薄膜蝕刻製程期間的溫度。第二資料字段3354對應於先前實行的薄膜蝕刻製程期間的壓力。第三資料字段3354對應於先前實行的薄膜蝕刻製程期間的濕度。第四資料字段3354對應於在先前實行的薄膜蝕刻製程期間蝕刻材料的流動速率。第五資料字 段3354對應於在先前實行的薄膜蝕刻製程期間蝕刻材料的相(液態、固態或氣態)。第六資料字段3354對應於在先前實行的薄膜蝕刻製程中使用的安瓿的年限。第七資料字段3354對應於在先前實行的薄膜蝕刻製程期間晶圓上的蝕刻面積的大小。第八資料字段3354對應於在先前實行的薄膜蝕刻製程期間利用的晶圓的表面特徵的密度。第九資料字段對應於在先前實行的薄膜蝕刻製程期間表面特徵的側壁的角度。實際上，在不背離本揭露的範圍的條件下，每一製程條件向量3352可包括較圖24所示多或少的資料字段。在不背離本揭露的範圍的條件下，每一製程條件向量3352可包括不同類型的製程條件。圖24所示的具體製程條件僅作為實例給出。每一製程條件由對應資料字段3354中的數值表示。對於不是用數字自然表示的條件類型(例如材料階段)，可為每一可能的階段指配數字。
分析模型3302包括多個神經層3356a至3356e。每一神經層包括多個節點3358。每一節點3358亦可被稱為神經元。來自第一神經層3356a的每一節點3358自製程條件向量3352接收每一資料字段的資料值。因此，在圖24所示實例中，由於製程條件向量3352具有九個資料字段，因此來自第一神經層3356a的每一節點3358接收九個資料值。每一神經元3358包括各自的內部數學函數(在圖24中標記為F(x))。第一神經層3356a的每一節點3358藉由將內部數學函數F(x)應用於來自製程條件向量3352的資料字段3354的資料值來產生標量值。關於內部數學函數F(x)的進 一步細節提供如下。
第二神經層3356b的每一節點3358接收由第一神經層3356a的每一節點3358產生的標量值。因此，在圖24所示實例中，由於在第一神經層3356a中存在四個節點3358，因此第二神經層3356b的每一節點接收四個標量值。第二神經層3356b的每一節點3358藉由將各自的內部數學函數F(x)應用於來自第一神經層3356a的標量值來產生標量值。
第三神經層3356c的每一節點3358接收由第二神經層3356b的每一節點3358產生的標量值。因此，在圖24所示實例中，由於在第二神經層3356b中存在五個節點3358，因此第三神經層3356c的每一節點接收五個標量值。第三神經層3356c的每一節點3358藉由將各自的內部數學函數F(x)應用於來自第二神經層3356b的節點3358的標量值來產生標量值。
神經層3356d的每一節點3358接收由前一個神經層(未示出)的每一節點3358產生的標量值。神經層3356d的每一節點3358藉由將各自的內部數學函數F(x)應用於來自第二神經層3356b的節點3358的標量值來產生標量值。
最終的神經層僅包括單個節點3358。最終的神經層接收由前一神經層3356d的每一節點3358產生的標量值。最終的神經層3356e的節點3358藉由將數學函數F(x)應用於自神經層3356d的節點3358接收的標量值來產生資料值3368。
在圖24所示實例中，資料值3368與由對應於製程條件 向量3352中所包括的值的製程條件資料產生的薄膜的預測剩餘厚度對應。在其他實施例中，最終的神經層3356e可產生多個資料值，所述多個資料值各自對應於特定的薄膜特性，例如薄膜晶體定向、薄膜均勻性或薄膜的其他特性。最終的神經層3356e將包括用於待產生的每一輸出資料值的相應節點3358。在預測薄膜厚度的情形中，在一個實例中，工程師可提供規定預測薄膜厚度的資料值3368必須落於所選擇的範圍內(例如介於0奈米與50奈米之間)的約束。分析模型3302將調整內部函數F(x)，以確保對應於預測薄膜厚度的資料值3368將落於規定範圍內。
在機器學習製程中，分析模型將資料值3368中的預測剩餘厚度與資料值3370所指示的薄膜的實際剩餘厚度進行比較。如前所述，例如對於每組歷史製程條件資料，訓練集資料3306包括指示由歷史薄膜蝕刻製程形成的薄膜的特性的薄膜特性資料。因此，資料值3370包括由製程條件向量3352中反映的蝕刻製程產生的薄膜的實際剩餘厚度。分析模型3302將來自資料值3368的預測剩餘厚度與來自資料值3370的實際剩餘厚度進行比較。分析模型3302產生誤差值3372，誤差值3372指示來自資料值3368的預測剩餘厚度與來自資料值3370的實際剩餘厚度之間的誤差或差異。利用誤差值3372來訓練分析模型3302。
藉由論述的內部數學函數F(x)，可更全面地理解分析模型3302的訓練。儘管節點3358中的所有者利用內部數學函數F(x)進行標記，但每一節點的數學函數F(x)是唯一的。在一個實例中， 每一內部數學函數具有以下形式：F(x)=x1*w1+x2*w2+...xn*w1+b。
在以上方程式中，每一值x1-xn與自前一神經層中的節點3358接收的資料值對應，或者，在第一神經層3356a的情形中，每一值x1-xn與來自製程條件向量3352的資料字段3354的相應資料值對應。因此，給定節點的n等於前一神經層中的節點的數目。值w1-wn是與來自前一層的對應節點相關聯的標量加權值。分析模型3302選擇加權值w1-wn的值。常數b是標量偏置值亦可乘以加權值。由節點3358產生的值基於加權值w1-wn。因此，每一節點3358具有n個加權值w1-wn。儘管以上未示出，但每一函數F(x)亦可包括激活函數。以上方程式中陳述的總和乘以激活函數。激活函數的實例可包括修正線性單元(rectified linear unit，ReLU)函數、西格摩德函數(sigmoid function)、雙曲線張力函數或其他類型的激活函數。
在已計算出誤差值3372之後，分析模型3302調整各個神經層3356a至3356e的各個節點3358的加權值w1-wn。在分析模型3302調整加權值w1-wn之後，分析模型3302再次向輸入神經層3356a提供製程條件向量3352。由於分析模型3302的各個節點3358的加權值不同，因此預測剩餘厚度的資料值3368將與在前一次迭代中不同。分析模型3302藉由將實際剩餘厚度的資料值 3370與預測剩餘厚度的資料值3368進行比較而再次產生誤差值3372。
分析模型3302再次調整與各個節點3358相關聯的加權值w1-wn。分析模型3302再次處理製程條件向量3352且產生預測剩餘厚度的資料值3368及相關聯的誤差值3372。訓練製程包括在迭代中調整加權值w1-wn，直至將誤差值3372最小化。
圖24示出傳送至分析模型3302的單個製程條件向量3352。實際上，訓練製程包括藉由分析模型3302傳送大量製程條件向量3352、為每一製程條件向量3352產生預測剩餘厚度的資料值3368、以及為每個預測剩餘厚度產生相關聯的誤差值3372。訓練製程亦可包括產生總誤差值，總誤差值指示一批製程條件向量3352的所有預測剩餘厚度的平均誤差。分析模型3302在處理每批製程條件向量3352之後調整加權值w1-wn。訓練製程繼續，直至所有製程條件向量3352的平均誤差小於所選擇的臨限值容限(tolerance)。當平均誤差小於所選擇的臨限值容限時，分析模型3302訓練完成且分析模型被訓練成基於製程條件準確預測薄膜的厚度。然後，可使用分析模型3302來預測薄膜厚度並選擇將形成期望薄膜厚度的製程條件。在訓練模型3302的使用期間，將代表待實行的當前薄膜蝕刻製程的當前製程條件且在製程條件向量3352處具有相同的格式的製程條件向量提供至訓練的分析模型3302。訓練的分析模型3302然後可預測將由該些製程條件形成的薄膜的厚度。
已針對圖24闡述了基於神經網路的分析模型3302的特定實例。然而，在不背離本揭露的範圍的條件下，可利用其他類型的基於神經網路的分析模型，或者除神經網路之外的其他類型的分析模型。此外，在不背離本揭露的範圍的條件下，神經網路可具有不同數目的神經層，該些神經層具有不同數目的節點。
圖25是根據一個實施例的用於訓練分析模型辨識將達成薄膜的適當蝕刻的製程條件的製程3400的流程圖。分析模型的一個實例是圖23所示分析模型3302。製程3400的各個步驟可利用針對圖21至與24闡述的組件、製程及技術。因此，參照圖21至圖24來闡述圖25。
在3402處，製程3400採集訓練集資料，所述訓練集資料包括歷史薄膜資料及歷史製程條件資料。此可藉由使用資料挖掘系統(data mining system)或製程來達成。資料挖掘系統或製程可藉由存取與半導體處理系統3200相關聯的一或多個資料庫並收集及組織包含於所述一或多個資料庫中的各種類型的資料來採集訓練集資料。資料挖掘系統或製程，或另一個系統或製程，可對所收集的資料進行處理及格式化，以產生訓練集資料。如針對圖23所述，訓練集資料3306可包括歷史薄膜資料3308及歷史製程條件資料3310。
在3404處，製程3400向分析模型輸入歷史製程條件資料。在一個實例中，此可包括如針對圖23所述利用訓練模組3304將歷史製程條件資料3310輸入至分析模型3302中。可以連續的 離散的組將歷史製程條件資料提供至分析模型3302。每一離散的組可與單個薄膜蝕刻製程或單個薄膜蝕刻製程的一部分對應。可將歷史製程條件資料作為向量提供至分析模型3302。每一組可包括被格式化以用於由分析模型3302接收處理的一或多個向量。在不背離本揭露的範圍的條件下，可以其他格式將歷史製程條件資料提供至分析模型3302。
在3406處，製程3400基於歷史製程條件資料產生預測薄膜資料。具體而言，分析模型3302針對每一組歷史薄膜條件資料3310產生預測薄膜資料。預測薄膜資料與對由特定組製程條件形成的薄膜的特性(例如剩餘厚度)的預測對應。預測薄膜資料可包括剩餘薄膜的厚度、均勻性、組成、晶體結構或其他態樣。
在3408處，將預測薄膜資料與歷史薄膜資料3308進行比較。具體而言，將每一組歷史製程條件資料的預測薄膜資料與與和該組歷史製程條件資料相關聯的歷史薄膜資料3308進行比較。所述比較可產生指示預測薄膜資料與歷史薄膜資料3308的匹配程度的誤差函數。對每一組預測薄膜資料實行此種比較。在一個實施例中，此製程可包括產生總誤差函數或指示預測薄膜資料與歷史薄膜資料3308的整體性(totality)程度的指示。該些比較可由訓練模組3304或分析模型3302來實行。在不背離本揭露的範圍的條件下，所述比較可包括除上述函數或資料之外的其他類型的函數或資料。
在3410處，製程3400基於在步驟3408處產生的比較來 判斷預測薄膜資料是否與歷史薄膜資料匹配。舉例而言，製程判斷預測剩餘厚度是否與歷史蝕刻製程之後的實際剩餘厚度匹配。在一個實例中，若總誤差函數小於誤差容限，則製程3400確定薄膜資料與歷史薄膜資料匹配。在一個實例中，若總誤差函數大於誤差容限，則製程3400確定薄膜資料不與歷史薄膜資料匹配。在一個實例中，誤差容限可包括介於0.1與0之間的容限。換言之，若總誤差百分比小於0.1或10%，則製程3400認為預測薄膜資料與歷史薄膜資料匹配。若總誤差百分比大於0.1或10%，則製程3400認為預測薄膜資料不與歷史薄膜資料匹配。在不背離本揭露的範圍的條件下，可利用其他容限範圍。在不背離本揭露的範圍的條件下，可以多種方式計算誤差分數。訓練模組3304或分析模型3302可做出與製程步驟3410相關聯的確定。
在一個實施例中，若在步驟3410處預測薄膜資料不與歷史薄膜資料3308匹配，則製程進行至步驟3412。在步驟3412處，製程3400調整與分析模型3302相關聯的內部函數。在一個實例中，訓練模組3304調整與分析模型3302相關聯的內部函數。自步驟3412，製程返回至步驟3404。在步驟3404處，再次將歷史製程條件資料提供至分析模型3302。由於分析模型3302的內部函數已被調整，因此分析模型3302將產生與在前一週期中不同的預測薄膜資料。製程進行至步驟3406、步驟3408及步驟3410，並計算總誤差。若預測薄膜資料不與歷史薄膜資料匹配，則製程返回至步驟3412且再次調整分析模型3302的內部函數。以迭代方 式進行所述製程，直至分析模型3302產生與歷史薄膜資料3308匹配的預測薄膜資料。
在一個實施例中，若在製程3400中預測薄膜資料與歷史薄膜資料匹配，則製程步驟3410進行至步驟3414。在步驟3414處，訓練完成。現在準備將分析模型3302用於辨識製程條件且可將分析模型3302用於由半導體處理系統3200實行的薄膜蝕刻製程。在不背離本揭露的範圍的條件下，製程3400可包括除了在本文中示出及闡述的步驟之外的步驟的其他步驟或佈置。
圖26是根據一個實施例的用於動態地選擇薄膜蝕刻製程的製程條件及用於實行薄膜蝕刻製程的製程3500的流程圖。製程3500的各個步驟可利用針對圖20至圖25闡述的組件、製程及技術。因此，參照圖21至圖25來闡述圖26。
在3502處，製程3500向分析模型3302提供目標薄膜條件資料。目標薄膜條件資料辨識將藉由薄膜蝕刻製程形成的薄膜的所選擇的特性。目標薄膜條件資料可包括目標剩餘厚度、目標組成、目標晶體結構或薄膜的其他特性。目標薄膜條件資料可包括一定範圍的厚度。可選擇的目標條件或特性是基於訓練製程中利用的薄膜特性。在圖26所示實例中，訓練製程集中於薄膜厚度。
在3504處，製程3500向分析模型3302提供靜態製程條件。靜態製程條件包括不會針對下一個薄膜蝕刻製程進行調整的製程條件。靜態製程條件可包括目標裝置圖案密度，目標裝置圖案密度指示晶圓上的將在其上實行薄膜蝕刻製程的圖案的密度。 靜態製程條件可包括有效平面面積晶體定向、有效平面面積粗糙度指數、半導體晶圓的表面上的特徵的有效側壁面積、被暴露出的有效側壁傾斜角、被暴露出的表面膜功能群組、被暴露的側壁膜功能群組、半導體晶圓的旋轉或傾斜、製程氣體參數(材料、材料的相及材料的溫度)、第一流體源3208及第二流體源3210中的材料流體的剩餘量、第一沖洗源3212及第二沖洗源3214中的流體的剩餘量、處理腔室中的濕度、蝕刻製程中利用的安瓿的年限、處理腔室內的光吸收或反射、將向處理腔室提供流體的管道或導管的長度、或者其他條件。在不背離本揭露的範圍的條件下，靜態製程條件可包括除上述條件之外的條件。此外，在一些情形中，以上列出的靜態製程條件中的一些靜態製程條件可為將如將在以下所更詳細地闡述般進行調整的動態製程條件。在圖26所示實例中，動態製程條件包括溫度、壓力、濕度及流動速率。靜態製程條件包括相、安瓿年限、蝕刻面積、蝕刻密度及側壁角度。
在3506處，根據一個實施例，製程3500為分析模型選擇動態製程條件。動態製程條件可包括未被指定為靜態製程條件的任何製程條件。舉例而言，訓練集資料可包括歷史製程條件資料3310中的大量各種類型的製程條件資料。該些類型的製程條件中的一些類型的製程條件將被定義為靜態製程條件且該些類型的製程條件中的一些類型的製程條件將被定義為動態製程條件。因此，當在操作3504處供應靜態製程條件時，可將剩餘類型的製程條件定義為動態製程條件。分析模型3302可最初為動態製程條件 選擇初始值。在已為動態製程條件選擇初始值之後，分析模型具有一整組製程條件待分析。在一個實施例中，動態製程條件的初始值可基於先前確定的起始值或根據其他方案來選擇。
動態製程條件可包括蝕刻製程期間來自第一流體源3208及第二流體源3210的流體或材料的流動速率。動態製程條件可包括來自第一沖洗源3212及第二沖洗源3214的流體或材料的流動速率。動態製程條件可包括處理腔室內的壓力、處理腔室內的溫度、處理腔室內的濕度、蝕刻製程的各個步驟的持續時間、或者處理腔室內產生的電壓或電場。在不背離本揭露的範圍的條件下，動態製程條件可包括其他類型的條件。
在3508處，分析模型3302基於靜態及動態製程條件產生預測薄膜資料。預測薄膜資料包括在目標薄膜條件資料中建立的相同類型的薄膜特性。具體而言，預測薄膜資料包括來自針對圖21至圖25闡述的訓練製程的預測薄膜資料的類型。舉例而言，預測薄膜資料可包括薄膜厚度、薄膜組成或薄膜的其他參數。
在3510處，製程將預測薄膜資料與目標薄膜資料進行比較。具體而言，分析模型3302將預測薄膜資料與目標薄膜資料進行比較。所述比較指示預測薄膜資料與目標薄膜資料的匹配程度。所述比較可指示預測薄膜資料是否落於由目標薄膜資料建立的容限或範圍內。舉例而言，若目標薄膜厚度介於1奈米與9奈米之間，則比較將指示預測薄膜資料是否落於該範圍內。
在3512處，若預測薄膜資料不與目標薄膜資料匹配，則 製程進行至3514。在3514處，分析模型3302調整動態製程條件資料。將製程自3514返回至3508。在3508處，分析模型3302再次基於靜態製程條件及調整後的動態製程條件產生預測薄膜資料。然後，在3510處，分析模型將預測薄膜資料與目標薄膜資料進行比較。在3512處，若預測薄膜資料不與目標薄膜資料匹配，則製程進行至3514且分析模型3302再次調整動態製程條件。此製程繼續進行，直至產生與目標薄膜資料匹配的預測薄膜資料。若預測薄膜資料與目標薄膜資料匹配，則製程進行至3516。
在3516處，製程3500基於動態製程條件調整半導體處理系統3200的薄膜製程條件，動態製程條件產生目標薄膜資料內的預測薄膜資料。舉例而言，控制系統3224可根據動態製程條件資料調整流體流動速率、蝕刻步驟持續時間、壓力、溫度、濕度或其他因素。
在3518處，半導體處理系統3200根據由分析模型辨識的調整後的動態製程條件實行薄膜蝕刻製程。在一個實施例中，薄膜蝕刻製程是ALE製程。然而，在不背離本揭露的範圍的條件下，可利用其他薄膜蝕刻製程。在一個實施例中，半導體處理系統3200基於薄膜蝕刻製程中各個蝕刻階段之間的分析模型來調整製程參數。舉例而言，在ALE製程中，薄膜一次被蝕刻一層。分析模型3302可辨識用於蝕刻下一層的參數。因此，半導體處理系統可調整各個蝕刻階段之間的蝕刻條件。
實施例可提供優點。閘極結構200A至閘極結構200F改 善閘極填充窗口，且達成較低的閘極電阻及較高的可靠性，與此同時藉由光微影圖案化而提供多重Vt調諧。藉由在頂蓋層260之上沈積第一保護層271、第二保護層272及/或第三保護層273，可減少第一功函數金屬層250的氧化。AI控制的ALE促進障壁層700的高精度移除，以進一步對臨限值電壓進行調諧。該些技術會改善對臨限值電壓進行調諧方面的靈活性。
根據至少一個實施例，一種裝置包括：基底；半導體通道，位於所述基底之上；以及閘極結構，位於所述半導體通道之上且在側向上環繞所述半導體通道。所述閘極結構包括：第一介電層，位於所述半導體通道之上；第一功函數金屬層，位於所述第一介電層之上；第一保護層，位於所述第一功函數金屬層之上；第二保護層，位於所述第一保護層之上；以及金屬填充層，位於所述第二保護層之上。
根據至少一個實施例，一種裝置包括第一閘極結構以及第二閘極結構。所述第一閘極結構包括：第一介電層，位於第一半導體通道之上；第一功函數金屬層，位於所述第一介電層之上；第一保護層，位於所述第一功函數金屬層之上；第二保護層，位於所述第一保護層之上；及第一金屬填充層，位於所述第二保護層之上。所述第二閘極結構包括：第二介電層，位於第二半導體通道之上；第一障壁層，位於所述第二介電層之上；第二功函數金屬層，位於所述第一障壁層之上；第三保護層，位於所述第二功函數金屬層之上；及第二金屬填充層，位於所述第三保護層之 上。
根據至少一個實施例，一種方法包括：在第一通道之上形成第一介電層；在所述第一介電層之上形成第一功函數金屬層；在所述第一功函數金屬層之上形成第一保護層；在所述第一保護層之上形成第二保護層；以及在所述第二保護層之上形成第一金屬填充層。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
10:IC裝置
20N:全環繞閘極(GAA)裝置
20P:全環繞閘極(GAA)裝置
22:奈米結構
22A、22B、22C:通道
32:鰭
41:間隔件層
74:內部間隔件
82:源極/汲極區
118:矽化物層
120:源極/汲極接觸件
130:層間介電質
200A、200B、200C、200D、200E、200F:閘極結構
210:第一介面層
220:閘極介電層
250:第一功函數金屬層
260:頂蓋層
270:保護層結構
280:膠層
290N、290P:金屬填充層
300:功函數金屬層
800、810:區
900:功函數金屬層結構
X、Z:方向

Claims (10)

  1. 一種半導體裝置，包括：基底；半導體通道，位於所述基底之上；以及閘極結構，位於所述半導體通道之上且在側向上環繞所述半導體通道，所述閘極結構包括：第一介電層，位於所述半導體通道之上；第一功函數金屬層，位於所述第一介電層之上；第一保護層，位於所述第一功函數金屬層之上；第二保護層，位於所述第一保護層之上；金屬填充層，位於所述第二保護層之上；第三保護層，位於所述第一保護層及所述第二保護層之上；以及頂蓋層，與所述第一保護層及所述第一功函數金屬層實體接觸，其中所述第一功函數金屬層與所述第一介電層實體接觸。
  2. 如請求項1所述的半導體裝置，其中所述閘極結構更包括位於所述第一功函數金屬層與所述第一介電層之間的障壁層。
  3. 如請求項1所述的半導體裝置，其中所述第一保護層包含Ge、SiGe、Al或Hf。
  4. 如請求項1所述的半導體裝置，其中：所述第二保護層包含金屬或導電金屬氧化物。
  5. 一種半導體裝置，包括：第一閘極結構，包括：第一介電層，位於第一半導體通道之上；第一功函數金屬層，位於所述第一介電層之上；第一保護層，位於所述第一功函數金屬層之上；第二保護層，位於所述第一保護層之上；第一金屬填充層，位於所述第二保護層之上；第三保護層，位於所述第一保護層及所述第二保護層之上；以及頂蓋層，與所述第一保護層及所述第一功函數金屬層實體接觸，其中所述第一功函數金屬層與所述第一介電層實體接觸；以及第二閘極結構，包括：第二介電層，位於第二半導體通道之上；第一障壁層，位於所述第二介電層之上；第二功函數金屬層，位於所述第一障壁層之上；第三保護層，位於所述第二功函數金屬層之上；及第二金屬填充層，位於所述第三保護層之上。
  6. 如請求項5所述的半導體裝置，其中所述第一半導體通道與所述第二半導體通道形成於同一材料層中。
  7. 如請求項5所述的半導體裝置，其中所述第一半導體通道是矽且所述第二半導體通道是SiGe。
  8. 如請求項5所述的半導體裝置，其中所述第一保護層與所述第二保護層的材料不同。
  9. 一種製造半導體裝置的方法，包括：在第一通道之上形成第一介電層；在所述第一介電層之上形成第一功函數金屬層；在所述第一功函數金屬層之上形成第一保護層；在所述第一保護層之上形成第二保護層；在所述第二保護層之上形成第一金屬填充層；以及形成第三保護層，所述第三保護層在所述第一保護層及所述第二保護層之上；以及形成頂蓋層，所述頂蓋層與所述第一保護層及所述第一功函數金屬層實體接觸，其中所述第一功函數金屬層與所述第一介電層實體接觸。
  10. 如請求項9所述的製造半導體裝置的方法，其中所述第一保護層包含Ge、SiGe、Al或Hf。
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