KR102535176B1

KR102535176B1 - 실시간 전압 레벨 모니터링 회로와 이를 포함한 표시장치

Info

Publication number: KR102535176B1
Application number: KR1020160163494A
Authority: KR
Inventors: 송장훈; 정석희
Original assignee: 엘지디스플레이 주식회사
Priority date: 2016-12-02
Filing date: 2016-12-02
Publication date: 2023-05-24
Also published as: KR20180063928A

Abstract

본 발명은 실시간 전압 레벨 모니터링 회로와 이를 포함한 표시장치에 관한 것으로, 정상 구동 모드에서 전압 레벨이 다른 다수의 전원 전압들이 인가되는 전원 배선들, 및 상기 전원 배선들에 인가되는 전원 전압들을 감시하여 상기 전원 전압이 미리 설정된 허용 범위를 벗어나는 이상 전원 상태에서 플래그 신호를 출력하는 실시간 전원 감시부를 구비한다. 상기 실시간 전원 감시부는 표시패널용 구동 회로가 파워 세이브 모드로 진입할 때 미리 설정된 제1 지연 시간이 경과된 후에 상기 전원 전압들을 감시하기 시작하고, 상기 표시패널용 구동 회로가 상기 파워 세이브 모드로부터 상기 정상 구동 모드로 진입할 때 미리 설정된 제2 지연 시간이 경과된 후에 상기 전원 전압들을 감시하기 시작한다.

Description

실시간 전압 레벨 모니터링 회로와 이를 포함한 표시장치{Real Time Voltage level monitoring Circuit And Display Device Including The Same}

본 발명은 실시간 전압 레벨 모니터링 회로와 이를 포함한 표시장치에 관한 것이다.

액정표시장치(Liquid Crystal Display Device: LCD), 전계 발광 표시장치(Electroluminescent Display Device) 등 각종 평판 표시장치는 공정 기술과 구동 기술의 발전에 힘입어 고해상도, 대면적화되고 있다. 전계 발광 표시장치는 발광층의 재료에 따라 무기발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 크다.

표시장치에서 전원 배선들이 단락되어 과전류로 인하여 구동 회로의 발열이나 구동 회로의 손상이 초래될 수 있다. 예를 들어, COF(Chip on film)의 끝단이나 표시패널 기판 상의 AP(Auto-probe) 패드의 절단면에 금속 배선이 노출될 수 있는데, 이 금속 배선이 공기 중의 수분에 노출되어 부식(corrosion)될 수 있다. 그 결과, 이러한 부식들로 인하여 이웃한 전원 배선들 간에 단락(short circuit)이 발생되어 과전류가 발생될 수 있다. 표시패널의 드라이브 IC의 구동 전원을 공급하기 위하여 드라이브 IC에 전원 배선이 연결되기 때문에 단락된 전원 배선들에 흐르는 과전류는 드라이브 IC(Integrated Circuit)로 흘러 드라이브 IC의 발열과 손상을 초래할 수 있다.

본 발명은 드라이브 IC의 전원을 실시간 감시하여 드라이브 IC의 발열 및 손상을 방지할 수 있는 실시간 전압 레벨 모니터링 회로와 이를 포함한 전계 발광 표시장치를 제공한다.

본 발명의 실시간 전압 레벨 모니터링 회로는 정상 구동 모드에서 전압 레벨이 다른 다수의 전원 전압들이 인가되는 전원 배선들, 및 상기 전원 배선들에 인가되는 전원 전압들을 감시하여 상기 전원 전압이 미리 설정된 허용 범위를 벗어나는 이상 전원 상태에서 플래그 신호를 출력하는 실시간 전원 감시부를 구비한다.
상기 실시간 전원 감시부는 표시패널용 구동 회로가 파워 세이브 모드로 진입할 때 미리 설정된 제1 지연 시간이 경과된 후에 상기 전원 전압들을 감시하기 시작하고, 상기 표시패널용 구동 회로가 상기 파워 세이브 모드로부터 상기 정상 구동 모드로 진입할 때 미리 설정된 제2 지연 시간이 경과된 후에 상기 전원 전압들을 감시하기 시작한다.

상기 전원 전압들은 정상 구동 모드에서 3.5V ~ 5.5V 사이의 전압으로 발생되는 ADDVDH, 상기 정상 구동 모드에서 상기 ADDVDH 보다 높은 전압으로 발생되는 VGH, 상기 정상 구동 모드에서 상기 VGH 보다 낮고 그라운드 전압(GND) 보다 높은 전압으로 발생되는 VDDEL, 및 상기 정상 구동 모드에서 상기 GND 보다 낮은 전압으로 발생되는 VGL, 및 상기 정상 구동 모드에서 상기 GND 보다 낮고 상기 VGL 보다 높은 전압으로 발생되는 VSSEL을 포함한다.

상기 실시간 전원 감시부는 상기 전원 전압들이 ADDVDH ≤≤ 3.5V~5.5V, VGH ≤≤ VDDEL, |VGL| ≤≤ |VSSEL| 중 하나 이상을 만족할 때 상기 플래그 신호를 출력한다.

상기 실시간 전원 감시부는 상기 이상 전원 상태가 미리 설정된 지연 시간(VLM_DET_DUR[2:0])에 도달할 때 플래그 신호(FLAG)를 출력한다.

상기 실시간 전원 감시부는 표시패널용 구동 회로의 파워 온 시퀀스에서 미리 설정된 지연 시간(VLM_DLY[1:0])이 경과된 후에 상기 전원 전압들을 감시하기 시작한다.

삭제

상기 실시간 전압 레벨 모니터링 회로는 상기 플래그 신호가 발생될 때 표시패널용 구동 회로가 내장된 드라이브 IC를 리셋하는 회로를 더 구비한다.

상기 드라이브 IC를 리셋하는 회로는 상기 드라이브 IC에 내장되거나 상기 드라이브 IC 외부에 배치된다.

상기 표시장치는 상기 전원 전압들을 발생하는 전원 회로, 및 상기 플래그 신호가 발생될 때 전원 회로를 제어하여 상기 전원 전압들 중 하나 이상의 전압 출력을 정지시키는 회로를 더 구비한다.

본 발명의 표시장치는 데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 및 픽셀들이 배치된 표시패널; 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부; 및 상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부, 정상 구동 모드에서 전압 레벨이 다른 다수의 전원 전압들이 인가되는 전원 배선들, 및 상기 전원 배선들에 인가되는 전원 전압들을 감시하여 상기 전원 전압이 미리 설정된 허용 범위를 벗어나는 이상 전원 상태에서 플래그 신호를 출력하는 실시간 전원 감시부를 포함하는 드라이브 IC를 구비한다.

상기 실시간 전원 감시부는 제1 전원 배선 상의 제1 전원 전압을 제1 기준 전압(Vref1)과 비교하여 상기 제1 전원 전압과 상기 제1 기준 전압의 차 전압을 출력하는 제1 비교기, 상기 제2 전원 배선 상의 제2 전원 전압(VGH)을 제2 기준 전압(Vref2)과 비교하여 상기 제2 전원 전압과 상기 제2 기준 전압의 차 전압을 출력하는 제2 비교기, 및 상기 제3 전원 배선 상의 상기 제4 전원 전압(VGL)을 제3 기준 전압(Vref3)과 비교하여 상기 제3 전원 전압과 상기 제3 기준 전압의 차 전압을 출력하는 제3 비교기를 더 구비한다.

상기 제1 기준 전압은 상기 3.5V ~ 5.5V 사이에서 선택된 전압이다.

상기 제2 기준 전압은 상기 정상 구동 모드에서 상기 제3 전원 전압(VDDEL)의 전압으로 설정된다. 상기 제3 기준 전압은 상기 정상 구동 모드에서 상기 제5 전원 전압(VSSEL)의 전압으로 설정된다.

본 발명은 드라이브 IC의 전원 배선들을 실시간 감시하여 드라이브 IC의 발열 및 손상을 방지할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 픽셀 회로의 일 예를 보여 주는 도면이다.
도 3은 전원 감시부를 상세히 보여 주는 도면이다.
도 4는 정상 구동 모드에서 드라이브 IC의 전원 전압들이 공급되는 전원 배선들과 정전기 보호 소자의 일 예를 보여 주는 도면이다.
도 5는 도 4에 도시된 전원 배선들 간에 단락(short circuit)이 발생될 때 전류 흐름을 보여 주는 도면이다.
도 6은 전원 감시부의 동작을 보여 주는 흐름도이다.
도 7은 정상 구동 모드와 파워 세이브 모드 사이에서 전원 전압이 변하는 구간을 보여 주는 파형도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

실시에 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 발명의 드라이브 IC는 정상 구동 모드에서 전압 레벨이 다른 다수의 전원 전압들이 인가되는 배선들을 포함한다. 이 드라이브 IC는 실시간 전원 감시 회로를 이용하여 전원 전압들의 이상(Abnormal)을 감지하여 비상 조치를 취할 수 있다. 따라서, 본 발명은 이상 전원 상태를 자가 진단하는 기능을 드라이브 IC를 이용하여 전원 배선들이 단락되거나 그 이외 다양한 원인으로 발생되는 전원 불량시에 드라이브 IC의 발열이나 오동작을 방지할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예는 전계 발광 표시장치를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

도 1 및 도 2를 참조하면, 본 발명의 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입하기 위한 드라이브 IC (20), 드라이브 IC(20)에 전원을 공급하기 위한 전원 회로(60), 게이트 구동부(40), 호스트 시스템(50) 등을 구비한다.

표시패널(100)은 데이터 라인들, 데이터 라인들(DL)과 교차되는 게이트 라인들(GL), 및 픽셀들(P)이 매트릭스 형태로 배치된 픽셀 어레이를 포함한다. 데이터 라인들(DL)은 드라이브 IC(20)로부터의 데이터 전압을 픽셀들(P)에 공급한다. 게이트 라인들(GL)은 게이트 구동부(40)로부터의 게이트 신호(SCAN)를 픽셀들(P)에 공급한다. 게이트 신호는 스캔 신호(SCAN)를 나뉘어질 수 있다.

픽셀들 각각은 컬러 구현을 위하여 컬러가 다른 서브 픽셀들을 포함한다. 서브 픽셀들은 적색(Red, 이하 “R 서브 픽셀”이라 함), 녹색(Green, 이하 “G 서브 픽셀”이라 함), 및 청색(Blue, 이하 “B 서브 픽셀”이라 함)을 포함한다. 도시하지 않았으나 백색 서브 픽셀(White, 이하 “W 서브 픽셀”이라 함)이 더 포함될 수 있다. 서브 픽셀들 각각은 도 2에 도시된 픽셀 회로를 포함할 수 있으나 이에 한정되지 않는다. 픽셀 회로는 공지된 다양한 구조의 픽셀 회로로 구현될 수 있다는 것에 주의하여야 한다.

유기 발광 표시장치에서 픽셀들의 구동 특성 차이를 보상하기 위한 보상 회로는 내부 보상 회로와 외부 보상 회로로 나뉘어질 수 있다. 내부 보상 회로는 픽셀들 각각에 배치된 내부 보상 회로를 이용하여 구동 소자의 문턱 전압을 샘플링하여 픽셀 데이터의 데이터 전압에 문턱 전압을 더하여 픽셀들을 구동함으로써 구동 소자들 간의 문턱 전압 편차를 픽셀 회로 내부에서 자동으로 보상한다. 외부 보상 회로는 구동 소자들의 전기적 특성을 센싱(sensing)하고, 그 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터를 변조함으로써 픽셀들 각각의 구동 특성 변화를 보상한다. 본 발명의 표시장치는 내부 보상 회로나 외부 보상 회로를 더 구비할 수 있다. 픽셀 회로에 내부 보상 회로가 연결될 수 있다. 또한 픽셀 회로에 외부 보상 회로가 연결될 수 있다.

표시패널(100)의 픽셀들(P)을 구동하기 위하여, 픽셀들(P) 각각에 도 2와 같은 픽셀 구동 전압(VDDEL)과 저전위 전원 전압(VSSEL)이 공급된다.

픽셀 회로는 도 2에 도시된 바와 같이, 발광 소자(EL), 발광 소자(EL)를 구동하는 구동 소자(T2), 구동 소자(T2)의 게이트에 데이터 신호(DATA)를 공급하는 스위치 소자(T1), 및 구동 소자(T2)의 게이트와 소스 사이에 연결된 커패시터(Cst)를 구비한다. 구동 소자(T2)와 스위치 소자(T1) 각각은 박막 트랜지스터(Thin Film Transistor, 이하, “TFT”라 함)로 구현될 수 있다.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 개재된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 구동 소자(T2)에 연결된다. OLED의 캐소드는 저전위 전원 전압(VSSEL)이 인가되는 VSS 노드에 연결된다.

스위치 소자(T1)는 게이트 신호(SCAN)에 응답하여 데이터 라인(DL)으로부터의 데이터 신호를 구동 소자(T2)의 게이트에 공급한다. 스위치 소자(T1)는 게이트 라인(GL)에 연결된 게이트, 데이터 라인(DL)에 연결된 드레인, 및 구동 소자(T2)의 게이트에 연결된 소스를 포함한다. 구동 소자(T2)는 스위치 소자에 연결된 게이트, 픽셀 구동 전압(VDDEL)이 인가되는 드레인, 및 발광 소자(EL)의 애노드에 연결된 소스를 포함한다. 구동 소자(T2)는 데이터 신호에 따라 발광 소자(EL)의 전류를 조절한다. 발광 소자(EL)는 구동 소자(T2)로부터의 전류에 따라 발광한다.

전원 회로(60)는 직류-직류 변환기(DC-DC converter)를 이용하여 표시패널의 구동에 필요한 직류 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함한다. 전원 회로(60)는 파워 IC(Power Integrated Circuit, PIC)로 구현될 수 있다. 이 전원 회로(60)는 드라이브 IC(20)의 구동 전원 예를 들어, VDDEL, VSSEL, ADDVDH 등의 직류 전원 전압을 발생하여 드라이브 IC(20)에 공급한다. 전원 회로(60)는 표시장치의 모델에 따라 VGH와 VGL을 출력할 수도 있다.

표시패널(100)의 기판에는 픽셀 어레이와 함께 게이트 구동부(40)가 형성될 수 있다. 픽셀들(P)과 게이트 구동부(40) 각각은 다수의 TFT들로 구현된다. TFT들 각각은 산화물 반도체를 포함한 Oxide TFT, 비정질 실리콘(a-Si)을 포함한 a-Si TFT, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 중 하나 이상으로 구현될 수 있다. TFT는 n type TFT 또는 p type TFT로 구현될 수 있다.

게이트 구동부(40)로부터 출력되는 게이트 신호는 TFT가 턴-온(turn-on)될 수 있는 게이트 온 전압(Gate On Voltage)과, TFT가 턴-오프(turn-off)될 수 있는 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. n type TFT(NMOS)에서 게이트 온 전압은 VGH이고, 게이트 오프 전압은 VGL이다. p type TFT(PMOS)에서 게이트 온 전압은 VGL이고, 게이트 오프 전압은 VGH이다. VGH는 게이트 하이 전압(Gate High Voltage)이고, VGL는 게이트 하이 전압(VGH) 보다 낮은 게이트 로우 전압(Gate Low Voltage)이다. VGH와 VGL은 드라이브 IC(20) 내에서 생성될 수 있으나 이에 한정되지 않는다.

게이트 구동부(40)는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 연결된 다수의 스테이지들(stage)을 포함하여 게이트 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)함으로써 게이트 라인들(GL)에 순차적으로 게이트 신호(SCAN)를 공급한다.

드라이버 IC(20)는 타이밍 제어부(21), 데이터 구동부(22), 게이트 전압 발생부(34), 전원 감시부(32), 이상 전원 처리부(31), 레지스터(33) 등을 구비한다.

타이밍 제어부(21)는 호스트 시스템(50)으로부터 수신되는 타이밍 신호들, 예컨대 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호를 이용하여 게이트 구동부(40)와 데이터 구동부(22)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 생성하여 데이터 구동부(22)와 게이트 구동부(40)를 동기시킨다.

데이터 구동부(22)는 호스트 시스템(50)으로부터 수신되는 입력 영상의 픽셀 데이터(디지털 신호)를 타이밍 제어부(21)의 제어 하에 아날로그 신호로 변환하여 데이터 신호를 출력하는 디지털-아날로그 변환기(Digital to Analog converter, 이하 "DAC"라 함)를 포함한다. 데이터 구동부(22)는 버퍼를 통해 데이터 신호를 데이터 라인들(DL)로 출력한다.

게이트 전압 발생부(34)는 전원 회로(60)로부터 입력된 전압(VDDEL, AVDDH, VSSEL)을 조정하여 VGH와 VGL을 발생한다. 게이트 전압 발생부(34)는 VGH와 VGL을 게이트 구동부(40)에 공급한다.

전원 감시부(32)는 전원 배선들을 통해 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)을 실시간 감시하여 그 전압 중 적어도 어느 하나라도 전압 레벨이 이상(Abnormal) 전압으로 변할 때 이상 전원 상태(Abnormal power state)를 지시하는 플래그 신호(FLAG)를 발생한다. 전원 감시부(32)는 레지스터 설정 데이터에 따라 VLM(Voltage Level Monitoring) 기능이 활성화될 때 인에이블(Enable)될 수 있다.

레지스터(33)에 드라이브 IC(20)의 기능 설정 데이터가 저장되어 있다. 전원 감시부(32)는 레지스터(33)의 데이터에 따라 그 기능이 제어된다.

호스트 시스템(50)은 비디오 소스로부터 수신되는 입력 영상의 픽셀 데이터(DATA)와 그 데이터(DATA)에 동기되는 타이밍 신호를 드라이브 IC(20)로 전송한다. 호스트 시스템(50)은 드라이브 IC(20)로부터 특정 극성(또는 logic level)의 플래그 신호(FLAG)가 수신되면, 이상 전원 상태를 판단한다.

호스트 시스템(50) 또는 이상 전원 처리부(31)는 전원 감시부(32)로부터의 플래그 신호(FLAG)에 응답하여 이상 전원 상태에서 미리 정해진 대응 조치를 처리한다. 여기서, 대응 조치는 드라이브 IC(20)의 전원이 비정상적이기 때문에 드라이브 IC(20)가 발열되거나 오동작할 수 있는 상황에 대비하여 드라이브 IC(20)나 전원 회로(60)의 구동을 일시 정지하거나 구동을 중지하는 등의 비상 조치이다. 대응 조치는 다양한 방법이 가능하므로 어느 하나로 한정되지 않는다. 예를 들어, 이상 전원 처리부(31)는 이상 전원 상태에서 전원 감시부(32)로부터의 플래그 신호(FLAG)에 응답하여 드라이브 IC(20)를 자가 시동(Self-restart)하거나 드라이브 IC(20)의 구동을 정지시킬 수 있다. 드라이브 IC(20) 내에 이상 전원 처리부(31)가 없거나 디스에이블(disable)된 경우, 호스트 시스템(60)은 전원 감시부(32)로부터의 플래그 신호(FLAG)에 응답하여 드라이브 IC(20)에 리셋 신호(RST)를 전송하여 드라이브 IC(20)를 초기화한 후에 재시동하거나 드라이브 IC(20)의 구동을 정지시킬 수 있다. 호스트 시스템(60)은 플래그 신호(FLAG)가 발생되는 이상 전원 상태에서 드라이브 IC(20)와 전원 회로(60)의 구동을 동시에 정지시킬 수도 있다.

정상 구동 모드(Normal driving moe)에서 VDDEL, VSSEL, 및 ADDVDH는 VDDEL = 5V, VSSEL = -4V, ADDVDH = 3.5V ~ 5.5V로 발생될 수 있다. ADDVDH는 드라이브 IC(20)의 아날로그 전원 전압으로서 3.5V ~ 5.5V 사이의 직류 전압으로 발생될 수 있다. ADDVDH는 적용 모델에 따라 3.5V ~ 5.5V 사이에서 그 전압 레벨이 선택될 수 있다. ADDVDH는 드라이브 IC(20)에 공급되어 데이터 신호를 데이터 라인들(DL)로 공급하는 버퍼(Buffer)의 구동 전압으로 공급될 수 있다. 정상 구동 모드에서 VGH와 VGL은 VGH = 9V, VGL = -6V로 발생될 수 있다.

이하에서, ADDVDH를 제1 전원 전압, VGH를 제2 전원 전압, VDDEL을 제3 전원 전압, VGL을 제4 전원 전압, VSSEL을 제5 전원 전압 이라 각각 칭하기로 한다.

도 3은 전원 감시부(32)를 상세히 보여 주는 도면이다.

도 3을 참조하면, 전원 감시부(32)는 비교부(300), 플래그 발생부(310), 기준 전압 선택부(320) 등을 구비한다.

비교부(300)는 제1 전원 전압(ADDVDH)을 제1 기준 전압(Vref1)과 비교하는 제1 비교기(321), 제2 전원 전압(VGH)을 제2 기준 전압(Vref2)과 비교하는 제2 비교기(322), 및 제4 전원 전압(VGL)을 제3 기준 전압(Vref3)과 비교하는 제3 비교기(323)를 구비한다. 비교부(300)는 정상 구동 모드에서 설정된 전원 전압들(ADDVDH, VGH, VGL) 중 하나 이상의 전압 레벨을 미리 설정된 기준 전압과 비교하여 그 차이를 검출한다. 비교부(300)는 레지스터 설정 데이터에 따라 비교기들(321, 322, 323) 각각을 인에이블하거나 디스에이블할 수 있다.

기준 전압들(Vref1, Vref2, Vref3)은 전원 회로(60) 또는 게이트 전압 발생부(34)로부터 발생될 수 있다.

제1 비교기(321)는 ADDVDH 배선에 인가되는 제1 전원 전압(ADDVDH)과, 제1 기준 전압 입력 단자에 인가되는 제1 기준 전압(Vref1)의 차 전압을 출력한다. 제1 기준 전압(Vref1)은 정상 구동 모드에서 제1 전원 전압(ADDVDH)의 전압 즉, 3.5V ~ 5.5V 사이의 전압으로 설정되고 레지스터 설정 데이터에 따라 그 전압이 결정된다. 따라서, 제1 비교기(321)는 제1 전원 전압(ADDVDH)을 정상 구동 모드에서 설정된 제1 전원 전압(ADDVDH)과 비교하여 그 차 전압을 출력함으로써 제1 전원 전압(ADDVDH)의 변동양을 실시간 검출한다.

제2 비교기(322)는 VGH 배선에 인가되는 제2 전원 전압(VGH)과, 제2 기준 전압 단자에 인가되는 제2 기준 전압(Vref2)의 차 전압을 출력한다. 제2 기준 전압(Vref2)은 정상 구동 모드에서 제3 전원 전압(VDDEL)의 전압 VDDEL = 5V의 전압으로 설정된다. 따라서, 제2 비교기(322)는 제2 전원 전압(VGH)을 정상 구동 모드에서 설정된 제3 전원 전압(VDDEL)과 비교하여 그 차 전압을 출력함으로써 제3 전원 전압(VDDEL) 대비 제2 전원 전압(VGH)의 변동양을 실시간 검출한다.

제3 비교기(323)는 VGL 배선에 인가되는 제4 전원 전압(VGL)과, 제3 기준 전압 단자에 인가되는 제3 기준 전압(Vref3)의 차 전압을 출력한다. 제3 기준 전압(Vref3)은 정상 구동 모드에서 제5 전원 전압(VSSEL)의 전압 VSSEL = -4V의 전압으로 설정된다. 따라서, 제3 비교기(323)는 제4 전원 전압(VGL)을 정상 구동 모드에서 설정된 제5 전원 전압(VSSEL)과 비교하여 그 차 전압을 출력함으로써 제5 전원 전압(VSSEL) 대비 제4 전원 전압(VGL)의 변동양을 실시간 검출한다.

제1 전원 전압(ADDVDH)은 표시장치의 모델에 따라 달라질 수 있다. 이러한 ADDVDH의 전압은 레지스터 설정 데이터에 정의되어 있다. 기준 전압 선택부(320)는 레지스터 설정 데이터에 의해 정의된 정상 구동 모드의 제1 전원 전압(ADDVDH)을 읽어 그 레지스터 설정 데이터가 지시하는 전압 레벨로 제1 기준 전압(Vref1)을 발생한다. 제1 전원 전압(ADDVDH) 이외의 다른 전원 전압도 적용 모델에 따라 달라진다면, 그 전압을 정의하는 레지스터 설정 데이터가 레지스터(33)에 저장될 수 있다.

비교부(300)는 인에이블된 비교기들(321, 322, 323)의 출력 신호를 플래그 발생부(310)에 공급한다. 플래그 발생부(310)는 비교부(300)의 출력 신호를 분석하여 아래의 조건들 하나 이상을 만족할 때 이상 전원 상태를 지시하는 극성의 플래그 신호(FLAG)를 발생한다.

(1) ADDVDH ≤≤ 3.5V~5.5V (전압 임의로 설정 가능)

(2) VGH ≤≤ VDDEL

(3) |VGL| ≤≤ |VSSEL|

허용 오차(Level detection tolerance) ≤ ± 50mV

허용 오차 전압 50mV는 일 예일 뿐 허용 오차는 표시장치의 구동 특성에 따라 달라질 수 있다.

조건 (1)의 경우, 플래그 발생부(310)는 제1 전원 전압(ADDVDH)이 정상 구동 모드에서 설정된 ADDVDH의 전압 즉, 3.5V~5.5V 사이의 전압 대비 소정의 허용 오차(50mV) 이상 차이가 있다면 이상 전원 상태로 판단한다.

조건 (2)의 경우, 플래그 발생부(310)는 제2 전원 전압(VGH)이 정상 구동 모드에서 설정된 VDDEL = 5V 대비 허용 오차(50mV) 이상 차이가 있다면 이상 전원 상태로 판단한다.

조건 (3)의 경우, 플래그 발생부(310)는 제4 전원 전압(VGL)이 정상 구동 모드에서 설정된 VSSEL = -4V 대비 허용 오차(50mV) 이상 차이가 있다면 이상 전원 상태로 판단한다.

도 4는 정상 구동 모드에서 드라이브 IC의 전원 전압(VGH, VDDEL, VSSEL, VGL)이 공급되는 전원 배선들과 정전기 보호 소자의 일 예를 보여 주는 도면이다. 도 5는 도 4에 도시된 전원 배선들 간에 단락(short circuit)이 발생될 때 전류 흐름을 보여 주는 도면이다. 도 4 및 도 5에서, 점선 직선은 전원 배선들이고, 다이오드는 정전기 보호 소자이다. "GND"는 그라운드 전압 GND = 0V 이다.

드라이브 IC(20)가 안정적으로 동작하는 정상 구동 모드에서, 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)은 ADDVDH = 3.5V ~ 5.5V, VGH = 9V, VDDEL = 5V, VGL = -6V, VSSEL = -4V 일 수 있다. 그런데, 이웃한 전원 배선들 간에 단락이 발생되면, 도 5와 같이 이웃한 전원 배선들이 연결되어 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)의 레벨이 다르게 된다. 예컨대, 조건 (2)와 같이 VGH 배선과 VDDEL 배선이 단락되면 VGH가 VDDEL 이하로 낮아질 수 있다. 조건 (3)과 같이 VGL 배선과 VSSEL 배선이 단락되면 VGL의 절대치 레벨이 VDDEL의 절대치 레벨 이하로 낮아질 수 있다. 도시하지 않았지만 ADDVDH 배선이 이웃한 배선과 단락되면 ADDVDH의 전압 레벨이 달라진다. 전원 감시부(32)는 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)을 실시간 감시하여 이상 전원 상태를 판단한다.

레지스터(33)에 저장된 레지스터 설정 데이터는 VLM 기능에서 전원 감시부(32)의 세부 옵션을 정의한다. 레지스터 설정 데이터는 전원 감시부(32)의 인에이블 여부와 전압 검출 방법을 정의하는 VLM_EN[2:0], 플래그 신호의 출력 여부를 정의하는 VLM_PINOUT, 플래그 신호의 극성을 정의하는 VLM_POL, 드라이브 IC의 파워 온 시퀀스(Power on sequence)에서 VLM 기능의 활성화 지연 시간을 정의하는 VLM_DLY[1:0], 이상 전압 지속 시간을 정의하는 VLM_DET_DUR[2:0], 이상 전원 상태가 발생할 때 자가 시동(Self-restart) 옵션을 정의하는 VLM_RECOV, 이상 전원 상태가 발생할 때 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)의 제어 옵션을 정의하는 VLM_CTRL[1:0], 파워 세이브 모드(Power save mode, PSM)에서 VLM 기능의 활성화를 정의하는 PSM_VLD, 파워 세이브 모드(PSM)로 들어갈 때 VLM 기능의 활성화 지연 시간을 정의하는 VLM_DLY_PSM_IN[1:0], 파워 세이브 모드(PSM)로부터 정상 구동 모드로 복귀할 때 VLM 기능의 활성화 지연 시간을 정의하는 VLM_DLY_PSM_OUT[1:0], ADDVDH의 전압 레벨을 정의하는 VLM_ADDVDH 등을 포함한다.

VLM_ADDVDH는 다음과 같이 ADDVDH의 전압을 정의할 수 있다.

ADDVDH :

0: 3.5V 1: 3.7V 2: 3.9V 3: 4.1V 4: 4.3V 5: 4.5V 6: 4.7V

7: 4.9V 8: 5.1V 9: 5.3V 10: 5.5V

기준 전압 선택부(320)는 VLM_ADDVDH이 지시하는 전압 레벨로 제1 기준 전압(Vref1)을 발생한다. 예를 들어, 기준 전압 선택부(320)는 VLM_ADDVDH = 0 일 때 제1 기준 전압(Vref1)을 Vref1 = 3.5V로 출력하고, VLM_ADDVDH = 5 일 때 제1 기준 전압(Vref1)을 Vref1 = 4.5V로 출력한다.

VLM_ADDVDH 이외의 레지스터 설정 데이터와 그에 따른 전원 감시부(32)의 동작에 대하여 도 6을 결부하여 설명하기로 한다.

도 6은 전원 감시부(32)의 동작을 보여 주는 흐름도이다.

도 6을 참조하면, 전원 감시부(32)는 VLM_EN[2:0]에 따라 인에이블되고 전원 전압 검출 방법을 선택한다(S01).

VLM_EN[2:0]는 다음과 같이 정의될 수 있다.

VLM_EN[2:0]:

0: Disabled (default) 1: Only ADDVDH detection enabled

2: Only VGH detection enabled 3: Only VGL detection enabled

4: Only VGH & VGL detection enabled 5: All enabled

예컨대, VLM_EN[2:0] = 1 일 때, 전원 감시부(32)는 인에이블되어 제1 비교기(321)의 출력 신호 만으로 이상 전원 상태를 판단한다. VLM_EN[2:0] = 4 일 때, 전원 감시부(32)는 인에이블되어 제2 및 제3 비교기(322, 323)의 출력 신호 만으로 이상 전원 상태를 판단한다. VLM_EN[2:0] = 5 일 때, 전원 감시부(32)는 인에이블되어 제1 내지 제3 비교기들(321, 322, 323)의 출력 신호들을 바탕으로 이상 전원 상태를 판단한다.

전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)은 다양한 원인에 의해 발생되는 노이즈(noise)로 인하여 순간적으로 그 전압이 변동되고 바로 정상 레벨로 복원될 수 있다. 이 경우, 드라이브 IC(20)가 정상적인 동작 상태를 유지하여야 하지만 VLM 기능이 활성화되어 있다면 일시적인 전원 변동에서도 드라이브 IC(20)가 리셋되거나 재시동되는 등의 오동작이 초래될 수 있다. 이러한 문제를 방지하기 위하여, 전원 감시부(32)는 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)이 조건(1)~(3)을 만족할 때 그 즉시 플래그 신호(FLAG)를 발생하지 않고, 이상 전원 상태가 VLM_DET_DUR[2:0]에 의해 정의된 지연 시간 이상 지속될 때 이상 전원 상태를 확정한다(S02). 전원 감시부(32)는 이상 전원 상태가 VLM_DET_DUR[2:0]에 의해 정의된 시간에 도달할 때 플래그 신호(FLAG)를 출력할 수 있다.

VLM_DET_DUR[2:0] :

0: 20H 1: 40H 2: 80H 3: 100H 4: 120H

5: 140H 6: 160H 7: 180H

여기서, H는 수평 기간이다. 1 수평 기간은 1 프레임 기간을 표시패널의 라인 수로 나눈 시간과 같다.

플래그 신호(FLAG)의 옵션(VLM_PINOUT, VLM_POL)은 다음과 같이 설정될 수 있다. 예를 들어, 전원 감시부(32)는 VLM_PINOUT=1이고 VLM_POL=1 이면 이상 전원 상태로 플래그 신호(FLAG)를 FLAG = 1(High)로 발생한다.

VLM_PINOUT :

0: FLAG disabled (default) 1: FLAG enabled

VLM_POL :

0: Active High (default) 1: Active Low

전원 회로(60)와 드라이브 IC(20)가 구동되기 시작할 때 전원들 각각이 타겟 레벨에 도달할 때까지 파워 온 시퀀스(power on sequence)를 거치게 된다(S03). 파워 온 시퀀스는 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)이 변하는 정상적인 과정이기 때문에 이 때 VLM 기능이 활성화되어 드라이브 IC(20)가 오동작하지 않아야 한다. 이를 고려하여, 전원 감시부(32)는 드라이브 IC(20)의 전원이 켜질 때부터 VLM_DLY[1:0]에서 정의된 지연 시간 동안 VLM 기능의 활성화되는 시작 시점을 지연한다(S04).

VLM_DLY[1:0] :

0: 0.5 frame after VDDEL/VSSEL Enable 1: 1 frame (default)

2: 1.5 frame 3: 2 frame

여기서, "frame"은 1 프레임 기간이다. 프레임 레이트(frame rate)가 60 Hz일 때 1 프레임 기간은 대략 16.67 ms 이다.

드라이브 IC(20)가 정상 구동 모드에서 파워 세이브 모드(PSM)로 동작하면 도 7에 도시된 바와 같이 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)이 조정되는 과정을 거친다(S05). 반대로, 드라이브 IC(20)가 파워 세이브 모드(PSM)로부터 정상 구동 모드로 복원될 때 도 7과 같이 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)이 조정되는 과정을 거친다. 이러한 드라이브 IC(20)의 구동 모드 전환 과정에서 VLM 기능이 활성화되어 있다면 드라이브 IC(20)가 오동작될 수 있다. 이를 방지하기 위하여, 전원 감시부(32)는 드라이브 IC(20)의 구동 모드가 정상 구동 모드로부터 파워 세이브 모드로 전환될 때 그리고 그 역으로 전환될 때 VLM 기능의 활성화 시간을 지연한다(S06). 구동 모드 전환시 VLM 기능의 활성화 여부, VLM 활성화 지연 시간 등은 아래와 같이 정의될 수 있다. 예를 들어, PSM_VLD = 0, VLM_DLY_PSM_IN[1:0] = 2, VLM_DLY_PSM_OUT[1:0] =1 이면 전원 감시부(32)는 파워 세이브 모드로 들어갈 때 파워 세이브 모드의 진입 시작 시점으로부터 2 프레임 기간 동안 VLM 기능 활성화 시작 시점을 지연한다. 그리고 전원 감시부(32)는 파워 세이브 모드로부터 정상 구동 모드로 복귀될 때 정상 구동 모드의 진입 시작 시점으로부부터 1 프레임 기간 동안 VLM 기능 활성화 시작 시점을 지연한다.

PSM_VLD (PSM에서 VLM 동작):

0: VLM enabled (default) 1: VLM ignored

VLM_DLY_PSM_IN[1:0] (정상 구동 모드 -> PSM 진입시 VLM 기능 활성화 Delay):

0: 0.5 frame after PSM enabled 1: 1 frame

2: 2 frame (default) 3: 3 frame

VLM_DLY_PSM_OUT[1:0](PSM -> 정상 구동 모드 복귀시 VLM 기능 활성화 Delay):

0: 0.5 frame after PSM disabled 1: 1 frame

2: 2 frame (default) 3: 3 frame

전원 감시부(32)는 VLM 기능이 활성화되어 있으면, 비교기들(321, 322, 323)을 통해 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)을 실시간 감시하여 전술한 (1)~(3) 중 어느 하나가 감지될 때 이상 전원 상태를 판단한다(S07 및 S08). 전원 감시부(32)는 이상 전원 상태에서 플래그 신호(FLAG)를 출력하여 이상 전원 처리부(31)나 호스트 시스템(50)이 이상 전원 처리를 수행할 수 있도록 한다(S09).

이상 전원 처리부(31)나 호스트 시스템(50)은 플래그 신호가 발생할 때 VLM_RECOV에 의해 정의된 복원 절차를 수행한다. VLM_RECOV는 아래의 예와 같이 설정될 수 있다. 이상 전원 처리부(31)에 의해 드라이브 IC(20)가 리셋되는 방법 예컨대, 자가 시동(Self-restart) 방법은 한 차례 슬립 모드(Sleep mode)로 들어갔다고 정상 구동 모드로 복원하는 과정을 이용할 수 있으나 이에 한정되지 않는다.

VLM_RECOV :

0: reset disabled (default) 1:reset enabled (1회, 무한 반복하지 않음, flag는 유지)

호스트 시스템(50)은 플래그 신호(FLAG)에 응답하여 이상 전원 상태일 때 아래와 같은 VLM_CTRL[1:0]에 의해 정의된 방법으로 전원 회로(60)를 제어하여 드라이브 IC(20)로 입력되는 전원 전압(ADDVDH, VGH, VDDEL, VGL, VSSEL)을 선택적으로 차단할 수 있다. 파워 IC(PIC)는 호스트 시스템(50)으로부터 수신되는 전원 인에이블 신호(ADDVDH_EN, VDDEL_EN, VSSEL_EN) 각각이 활성화 논리값일 때 그 인에이블 신호가 지시하는 전원 전압을 발생하고, 전원 인에이블 신호가 비활성화 논리값일 때 해당 전원을 발생하지 않는다.

VLM_CTRL[1:0] :

0: Not controls

1: Set ADDVDH_EN disabled when error detected

2: Set VDDEL_EN & VSSEL_EN disabled when error detected

3: Set all (ADDVDH, VDDEL, VSSEL) disabled when any of them have errors (default)

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시패널 20 : 드라이버 IC
21 : 타이밍 제어부 22 : 데이터 구동부
31 : 이상 전원 처리부 32 : 전원 감시부
33 : 레지스터 40 : 게이트 구동부
50 : 호스트 시스템 60 : 전원 회로

Claims

정상 구동 모드에서 전압 레벨이 다른 다수의 전원 전압들이 인가되는 전원 배선들; 및
상기 전원 배선들에 인가되는 전원 전압들을 감시하여 상기 전원 전압이 미리 설정된 허용 범위를 벗어나는 이상 전원 상태에서 플래그 신호를 출력하는 실시간 전원 감시부를 구비하고,
상기 실시간 전원 감시부는,
표시패널용 구동 회로가 파워 세이브 모드로 진입할 때 미리 설정된 제1 지연 시간이 경과된 후에 상기 전원 전압들을 감시하기 시작하고,
상기 표시패널용 구동 회로가 상기 파워 세이브 모드로부터 상기 정상 구동 모드로 진입할 때 미리 설정된 제2 지연 시간이 경과된 후에 상기 전원 전압들을 감시하기 시작하는 실시간 전압 레벨 모니터링 회로.
제 1 항에 있어서,
상기 전원 전압들은,
정상 구동 모드에서 3.5V ~ 5.5V 사이의 전압으로 발생되는 제1 전원 전압;
상기 정상 구동 모드에서 상기 제1 전원 전압 보다 높은 전압으로 발생되는 제2 전원 전압;
상기 정상 구동 모드에서 상기 제2 전원 전압 보다 낮고 그라운드(GND) 전압 보다 높은 전압으로 발생되는 제3 전원 전압; 및
상기 정상 구동 모드에서 상기 GND 보다 낮은 전압으로 발생되는 제4 전원 전압; 및
상기 정상 구동 모드에서 상기 GND 보다 낮고 상기 제4 전원 전압 보다 높은 전압으로 발생되는 제5 전원 전압을 포함하는 실시간 전압 레벨 모니터링 회로.
제 1 항에 있어서,
상기 실시간 전원 감시부는 상기 전원 전압들이 제1 전원 전압 ≤≤ 3.5V~5.5V, 제2 전원 전압 ≤≤ 제3 전원 전압, | 제4 전원 전압 | ≤≤ |제5 전원 전압| 중 하나 이상을 만족할 때 상기 플래그 신호를 출력하는 실시간 전압 레벨 모니터링 회로.
제 1 항에 있어서,
상기 실시간 전원 감시부는 상기 이상 전원 상태가 미리 설정된 지연 시간에 도달할 때 플래그 신호를 출력하는 실시간 전압 레벨 모니터링 회로.
제 1 항에 있어서,
상기 실시간 전원 감시부는 상기 표시패널용 구동 회로의 파워 온 시퀀스에서 미리 설정된 지연 시간이 경과된 후에 상기 전원 전압들을 감시하기 시작하는 실시간 전압 레벨 모니터링 회로.
삭제
제 1 항에 있어서,
상기 플래그 신호가 발생될 때 상기 표시패널용 구동 회로가 내장된 드라이브 IC를 리셋하는 회로를 더 구비하는 실시간 전압 레벨 모니터링 회로.
제 7 항에 있어서,
상기 드라이브 IC를 리셋하는 회로가 상기 드라이브 IC에 내장되거나 상기 드라이브 IC 외부에 배치된 실시간 전압 레벨 모니터링 회로.
제 2 항에 있어서,
상기 전원 전압들을 발생하는 전원 회로; 및
상기 플래그 신호가 발생될 때 전원 회로를 제어하여 상기 전원 전압들 중 하나 이상의 전압 출력을 정지시키는 회로를 더 구비하는 실시간 전압 레벨 모니터링 회로.
데이터 라인들, 상기 데이터 라인들과 교차되는 게이트 라인들, 및 픽셀들이 배치된 표시패널;
상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부; 및
상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동부, 정상 구동 모드에서 전압 레벨이 다른 다수의 전원 전압들이 인가되는 전원 배선들, 및 상기 전원 배선들에 인가되는 전원 전압들을 감시하여 상기 전원 전압이 미리 설정된 허용 범위를 벗어나는 이상 전원 상태에서 플래그 신호를 출력하는 실시간 전원 감시부를 포함하는 드라이브 IC를 구비하고,
상기 실시간 전원 감시부는,
상기 드라이브 IC가 파워 세이브 모드로 진입할 때 미리 설정된 제1 지연 시간이 경과된 후에 상기 전원 전압들을 감시하기 시작하고,
상기 드라이브 IC가 상기 파워 세이브 모드로부터 상기 정상 구동 모드로 진입할 때 미리 설정된 제2 지연 시간이 경과된 후에 상기 전원 전압들을 감시하기 시작하는 표시장치.
제 10 항에 있어서,
상기 전원 전압들은,
정상 구동 모드에서 3.5V ~ 5.5V 사이의 전압으로 발생되는 제1 전원 전압;
상기 정상 구동 모드에서 상기 제1 전원 전압 보다 높은 전압으로 발생되는 제2 전원 전압;
상기 정상 구동 모드에서 상기 제2 전원 전압 보다 낮고 그라운드(GND) 전압 보다 높은 전압으로 발생되는 제3 전원 전압; 및
상기 정상 구동 모드에서 상기 GND 보다 낮은 전압으로 발생되는 제4 전원 전압; 및
상기 정상 구동 모드에서 상기 GND 보다 낮고 상기 제4 전원 전압 보다 높은 전압으로 발생되는 제5 전원 전압을 포함하고,
상기 제1 전원 전압은 상기 데이터 구동부의 버퍼 구동 전압이고,
상기 제2 전원 전압과 상기 제4 전원 전압은 상기 게이트 신호의 전압이며,
상기 제3 전원 전압과 상기 제5 전원 전압이 상기 픽셀들에 인가되는 전원 전압인 표시장치.
제 10 항에 있어서,
상기 실시간 전원 감시부는 상기 전원 전압들이 제1 전원 전압 ≤≤ 3.5V~5.5V, 제2 전원 전압 ≤≤ 제3 전원 전압, | 제4 전원 전압 | ≤≤ |제5 전원 전압| 중 하나 이상을 만족할 때 상기 플래그 신호를 출력하는 표시장치.
제 11 항에 있어서,
상기 실시간 전원 감시부는
제1 전원 배선 상의 제1 전원 전압을 제1 기준 전압과 비교하여 상기 제1 전원 전압과 상기 제1 기준 전압의 차 전압을 출력하는 제1 비교기;
제2 전원 배선 상의 제2 전원 전압을 제2 기준 전압과 비교하여 상기 제2 전원 전압과 상기 제2 기준 전압의 차 전압을 출력하는 제2 비교기; 및
제3 전원 배선 상의 상기 제4 전원 전압을 제3 기준 전압과 비교하여 상기 제4 전원 전압과 상기 제3 기준 전압의 차 전압을 출력하는 제3 비교기를 더 구비하고,
상기 제1 기준 전압은 상기 3.5V ~ 5.5V 사이에서 선택된 전압이고,
상기 제2 기준 전압은 상기 정상 구동 모드에서 상기 제3 전원 전압의 전압으로 설정되며,
상기 제3 기준 전압은 상기 정상 구동 모드에서 상기 제5 전원 전압의 전압으로 설정되는 표시장치.
제 10 항에 있어서,
상기 실시간 전원 감시부는 상기 이상 전원 상태가 미리 설정된 지연 시간에 도달할 때 플래그 신호를 출력하는 표시장치.
제 10 항에 있어서,
상기 실시간 전원 감시부는 상기 드라이브 IC의 파워 온 시퀀스에서 미리 설정된 지연 시간이 경과된 후에 상기 전원 전압들을 감시하기 시작하는 표시장치.
삭제
제 10 항에 있어서,
상기 플래그 신호가 발생될 때 상기 드라이브 IC를 리셋하는 회로를 더 구비하는 표시장치.
제 17 항에 있어서,
상기 드라이브 IC를 리셋하는 회로가 상기 드라이브 IC에 내장되거나 상기 드라이브 IC 외부에 배치된 표시장치.
제 11 항에 있어서,
상기 전원 전압들을 발생하는 전원 회로; 및
상기 플래그 신호가 발생될 때 전원 회로를 제어하여 상기 전원 전압들 중 하나 이상의 전압 출력을 정지시키는 회로를 더 구비하는 표시장치.