KR20230094507A - 표시장치와 그의 과전류 검출 방법 - Google Patents

표시장치와 그의 과전류 검출 방법 Download PDF

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Abstract

본 실시예에 따른 표시장치는 제1 게이트 클럭과 제2 게이트 클럭에 따라 구동되는 표시 패널; 상기 제1 게이트 클럭의 출력을 위한 제1 출력단자와 상기 제2 게이트 클럭의 출력을 위한 제2 출력단자를 가지며, 시스템 전원이 인가된 직후의 제1 시간 동안, 게이트 하이전압과 게이트 로우전압 중 어느 하나를 제1 테스트 전압으로서 상기 제1 출력단자에 공급함과 아울러, 게이트 하이전압과 게이트 로우전압 중 나머지 하나를 제2 테스트전압으로서 상기 제2 출력단자에 공급하는 클럭 공급부; 상기 게이트 하이전압과 상기 게이트 로우전압을 생성하여 상기 클럭 공급부에 제공하는 전원 생성부; 및 상기 제1 시간에서 상기 제1 출력단자와 상기 제2 출력단자가 서로 쇼트될 때, 상기 전원 생성부로부터 과전류와 관련된 플래그 신호를 입력 받아 상기 전원 생성부를 셧 다운 시키는 과전류 검출부를 포함한다.

Description

표시장치와 그의 과전류 검출 방법{Display Device And Overcurrent Detection Method Of The Same}
본 명세서는 표시장치와 그의 과전류 검출 방법에 관한 것이다.
표시장치에 과전류가 생기면 장치의 동작 안전성이 저하된다. 과전류는 표시 패널로 구동 신호를 공급하기 위한 배선들 사이의 쇼트 불량 등 다양한 원인에 의해 발생할 수 있다.
기존의 표시장치는 입력 영상을 표시하기 위한 디스플레이 구동 중에 과전류를 검출하기 때문에, 고속 구동되거나 또는 해상도가 높은 표시장치에서 과전류를 검출할 수 있는 시간이 짧아 검출의 정확성이 떨어지는 문제가 있다.
본 명세서는 과전류를 검출할 수 있는 시간을 길게 확보하여 과전류 검출의 정확성을 높일 수 있도록 한 표시장치와 그의 과전류 검출 방법을 제공한다.
본 실시예에 따른 표시장치는 제1 게이트 클럭과 제2 게이트 클럭에 따라 구동되는 표시 패널; 상기 제1 게이트 클럭의 출력을 위한 제1 출력단자와 상기 제2 게이트 클럭의 출력을 위한 제2 출력단자를 가지며, 시스템 전원이 인가된 직후의 제1 시간 동안, 게이트 하이전압과 게이트 로우전압 중 어느 하나를 제1 테스트 전압으로서 상기 제1 출력단자에 공급함과 아울러, 게이트 하이전압과 게이트 로우전압 중 나머지 하나를 제2 테스트전압으로서 상기 제2 출력단자에 공급하는 클럭 공급부; 상기 게이트 하이전압과 상기 게이트 로우전압을 생성하여 상기 클럭 공급부에 제공하는 전원 생성부; 및 상기 제1 시간에서 상기 제1 출력단자와 상기 제2 출력단자가 서로 쇼트될 때, 상기 전원 생성부로부터 과전류와 관련된 플래그 신호를 입력 받아 상기 전원 생성부를 셧 다운 시키는 과전류 검출부를 포함한다.
본 실시예에 따른 표시장치의 과전류 검출 방법은 전원 생성부에서 게이트 하이전압과 게이트 로우전압을 생성하는 단계; 시스템 전원이 인가된 직후의 제1 시간 동안, 클럭 공급부에서 상기 게이트 하이전압과 상기 게이트 로우전압 중 어느 하나를 제1 테스트 전압으로서 제1 게이트 클럭의 출력을 위한 제1 출력단자에 공급하는 단계; 상기 제1 시간 동안, 상기 클럭 공급부에서 상기 게이트 하이전압과 상기 게이트 로우전압 중 나머지 하나를 제2 테스트 전압으로서 제2 게이트 클럭의 출력을 위한 제2 출력단자에 공급하는 단계; 및 상기 제1 시간에서 상기 제1 출력단자와 상기 제2 출력단자가 서로 쇼트될 때, 상기 전원 생성부로부터 과전류와 관련된 플래그 신호를 과전류 검출부에서 입력 받아 상기 전원 생성부를 셧 다운 시키는 단계를 포함한다.
본 실시예는 디스플레이 구동에 앞선 소정 기간 즉, 시스템 전원이 인가된 직후의 비교적 긴 기간 동안, 게이트 하이전압과 상기 게이트 로우전압 중 어느 하나를 제1 테스트 전압으로서 제1 게이트 클럭의 출력을 위한 레벨 쉬프터의 제1 출력단자에 공급하고, 게이트 하이전압과 상기 게이트 로우전압 중 나머지 하나를 제2 테스트 전압으로서 제2 게이트 클럭의 출력을 위한 레벨 쉬프터의 제2 출력단자에 공급한다.
이를 통해, 본 실시예는 제1 출력단자와 제2 출력단자가 쇼트될 때 과전류를 검출할 수 있는 시간을 길게 확보하여 과전류 검출의 정확성을 높일 수 있다. 본 실시예는 과전류 검출의 정확성은 높임으로써, 과전류로 인한 표시장치의 오동작을 미연에 저지할 수 있고 이에 따라 표시장치의 신뢰성과 안정성을 향상시킬 수 있다.
도 1은 본 명세서의 실시예에 따른 표시장치를 보여주는 도면이다.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 도면이다.
도 3은 본 명세서의 실시예에 따른 안전 회로가 포함된 제반 회로 구성을 개략적으로 보여주는 도면이다.
도 4는 본 명세서의 비교예에 따른 안전 회로의 개략적인 구성을 보여주는 도면이다.
도 5는 도 4의 안전 회로의 구동 파형을 보여주는 도면이다.
도 6은 본 명세서의 실시예에 따른 안전 회로의 개략적인 구성 예를 보여주는 도면이다.
도 7은 도 6의 안전 회로에 포함된 전원 회로의 구체적인 구성을 보여주는 도면이다.
도 8은 도 6의 안전 회로에 포함된 레벨 쉬프터의 일 회로 구성을 보여주는 도면이다.
도 9는 과전류 발생 조건에서 도 7 및 도 8의 안전 회로의 구동 파형을 보여주는 도면이다.
도 10은 과전류 미 발생 조건에서 도 7 및 도 8의 안전 회로의 구동 파형을 보여주는 도면이다.
도 11은 도 6의 안전 회로에 포함된 레벨 쉬프터의 다른 회로 구성을 보여주는 도면이다.
도 12는 과전류 발생 조건에서 도 7 및 도 11의 안전 회로의 구동 파형을 보여주는 도면이다.
도 13은 과전류 미 발생 조건에서 도 7 및 도 11의 안전 회로의 구동 파형을 보여주는 도면이다.
본 실시예에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 본 실시예에 따른 표시장치는 발광표시장치(Light Emitting Display Device: LED), 양자점표시장치(Quantum Dot Display Device; QDD), 액정표시장치(Liquid Crystal Display Device: LCD) 등으로 구현될 수 있다. 그러나 이하에서는 설명의 편의를 위해 무기 발광다이오드 또는 유기 발광다이오드를 기반으로 한 발광표시장치를 일례로 설명한다.
아울러, 이하에서 설명되는 발광표시장치는 n 타입 또는 p 타입 트랜지스터를 포함하는 것을 일례로 설명하지만 n 타입과 p 타입이 혼용된 형태로 구현될 수도 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나가 제1 전극, 소스와 드레인 중 나머지 하나가 제2 전극으로 설명된다.
도 1은 본 명세서의 실시예에 따른 표시장치를 보여주는 도면이다. 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 도면이다.
도 1 및 도 2에 도시된 바와 같이, 본 실시예에 따른 표시장치는 호스트 시스템(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시 패널(150) 및 전원 회로(180) 등을 포함할 수 있다. 표시장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상은 단일 IC 내에 통합될 수도 있다.
호스트 시스템(110)은 외부로부터 공급된 영상 데이터 또는 내부 메모리에 저장된 영상 데이터와 함께 각종 타이밍 신호를 출력할 수 있다. 호스트 시스템(110)은 영상 데인터와 타이밍 신호를 타이밍 제어부(120)에 공급할 수 있다.
타이밍 제어부(120)는 타이밍 신호를 기반으로 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 등을 출력할 수 있다. 타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 데이터(DATA)를 데이터 구동부(140)에 공급할 수 있다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)를 기반으로 스캔신호를 출력할 수 있다. 스캔 구동부(130)는 게이트 라인들(GL1~GLm)을 통해 표시 패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급할 수 있다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트 인 패널(Gate In Panel, GIP) 방식으로 표시 패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)를 기반으로 영상 데이터(DATA)를 샘플링 및 래치하고, 래치된 데이터를 감마 보상전압에 맴핑시켜 아날로그 형태의 데이터전압을 생성할 수 있다. 데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시 패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급할 수 있다. 데이터 구동부(140)는 IC 형태로 형성되어 표시 패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.
전원 회로(180)는 외부로부터 공급되는 직류 입력전압을 기반으로 고전위의 제1 패널전원(EVDD)과 저전위의 제2 패널전원(EVSS)을 생성할 수 있다. 전원 회로(180)는 스캔 구동부(130)의 구동에 필요한 게이트 하이전압(VGH) 및 게이트 로우전압(VGL)과, 데이터 구동부(140)의 구동에 필요한 전원 전압 등을 더 생성할 수 있다.
표시 패널(150)은 스캔신호와 데이터전압을 포함하는 구동신호와 제1 패널전원 및 제2 패널전원(EVDD, EVSS) 등을 공급받아 입력 영상을 표시할 수 있다. 표시 패널(150)의 서브 픽셀들은 직접 빛을 발광한다. 표시 패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 적색, 녹색 및 청색 서브 픽셀들이 하나의 픽셀을 구성하거나 또는, 적색, 녹색, 청색 및 백색 서브 픽셀들이 하나의 픽셀을 구성할 수 있다. 이외에도 복수의 서브 픽셀들로 하나의 픽셀을 구성하는 방식은 다양한 변형이 가능하다. 일 서브 픽셀(SP)은 스위칭 트랜지스터, 구동 트랜지스터, 스토리지 커패시터, 발광다이오드 등으로 이루어진 픽셀 회로를 포함할 수 있다.
도 3은 본 명세서의 실시예에 따른 안전 회로가 포함된 제반 회로 구성을 개략적으로 보여주는 도면이다.
도 3을 참조하면, 스캔 구동부(130)는 레벨 쉬프터(135)와 게이트 쉬프트 레지스터(131)를 포함한다.
레벨 쉬프터(135)는 타이밍 제어부(120)로부터 입력 받은 게이트 타이밍 제어신호(GDC), 즉 스타트 신호(VST)와 온 클럭(On CLK)과 오프 클럭(Off CLK)과, 전원 회로(180)로부터 입력 받은 게이트 하이전압(VGH) 및 게이트 로우전압(VGL)을 기반으로 게이트 클럭들(GCLK)을 생성한다. 게이트 클럭들(GCLK)은 서로 다른 위상을 가지며, 서로 다른 클럭 배선들을 통해 게이트 쉬프트 레지스터(131)로 공급될 수 있다.
게이트 쉬프트 레지스터(131)는 복수의 클럭 배선들을 통해 레벨 쉬프터(135)로부터 게이트 클럭들(GCLK)을 입력 받는다. 게이트 쉬프트 레지스터(131)는 스타트 배선을 통해 타이밍 제어부(120)로부터 스타트 신호(VST)를 입력 받는다.
게이트 쉬프트 레지스터(131)는 서로 종속적으로 연결된 복수의 게이트 스테이지들(STG1~STGm)을 포함하여, 게이트 클럭들(GCLK)과 스타트 신호(VST)를 기반으로 스캔신호들(SCAN1~SCANm)을 생성한다. 게이트 스테이지들(STG1~STGm)의 출력 단자들은 표시 패널의 게이트 라인들에 연결되어, 게이트 라인들로 스캔신호들(SCAN1~SCANm)을 공급한다.
본 실시예에서, 안전 회로(XY)는 레벨 쉬프터(135)와 전원 회로(180)를 포함하여 이루어 질 수 있다.
안전 회로(XY)는 클럭 배선들과 연결되는 레벨 쉬프터(135)의 출력 단자들 간의 쇼트 불량을 검출한다. 레벨 쉬프터(135)에 구비된 출력 단자들 간의 쇼트 불량은 IC 자체 불량, 제조 공정 중에 생긴 이물로 인한 쇼트, 조립 공정 중의 패널 크랙으로 인한 쇼트, 장치의 포장, 이동, 설치 과정 등에서 생긴 쇼트 등 다양한 이유에서 비롯될 수 있다.
레벨 쉬프터(135)에 구비된 출력 단자들 간에 쇼트 불량이 생기면 전원 회로(180)에 과전류가 흐른다. 전원 회로(180)는 과전류가 검출될 때마다 플래그 신호를 생성하고, 플래그 신호가 일정 시간 동안 반복적으로 생성되면 셧 다운 됨으로써 장치의 오동작을 방지하고 동작의 안전성을 확보한다.
도 4는 본 명세서의 비교예에 따른 안전 회로의 개략적인 구성을 보여주는 도면이다. 그리고, 도 5는 도 4의 안전 회로의 구동 파형을 보여주는 도면이다.
도 4를 참조하면, 비교예에 따른 안전 회로(XY)에서, 레벨 쉬프터(135)는 제1 펄스 생성부(135A)와 제2 펄스 생성부(135B)를 포함하고, 전원 회로(180)는 전원 생성부(180A)와 과전류 검출부(180B)를 포함한다.
제1 펄스 생성부(135A)는 타이밍 제어부(120)로부터 입력 받은 온 클럭과 오프 클럭을 기준으로 제1 펄스를 생성한다. 제1 펄스는 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 사이에서 스윙하면서 제1 위상으로 변하는 제1 게이트 클럭(GCLKA)이다. 제1 게이트 클럭(GCLKA)의 라이징 에지는 온 클럭의 라이징 에지에 동기되고, 제1 게이트 클럭(GCLKA)의 폴링 에지는 오프 클럭의 폴링 에지에 동기된다. 제1 게이트 클럭(GCLKA)은 제1 출력 단자를 통해 제1 클럭 배선으로 공급된다.
제2 펄스 생성부(135B)는 타이밍 제어부(120)로부터 입력 받은 온 클럭과 오프 클럭을 기준으로 제2 펄스를 생성한다. 제2 펄스는 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 사이에서 스윙하면서 상기 제1 위상과 다른 제2 위상으로 변하는 제2 게이트 클럭(GCLKB)이다. 제2 게이트 클럭(GCLKB)의 라이징 에지는 온 클럭의 라이징 에지에 동기되고, 제2 게이트 클럭(GCLKB)의 폴링 에지는 오프 클럭의 폴링 에지에 동기된다. 제2 게이트 클럭(GCLKB)은 제2 출력 단자를 통해 제2 클럭 배선으로 공급된다.
전원 생성부(180A)는 트랜지스터 Q1을 갖는 부스트 컨버터와, 트랜지스터 Q1에 흐르는 과전류를 검출하여 OCP(Over Current Protection) 플래그 신호를 생성하는 플래그 신호 생성부를 포함할 수 있다. 부스트 컨버터는 트랜지스터 Q1의 PWM(Pulse Width Moudulation) 동작에 연동하여 입력 직류 전압을 부스팅함으로써 게이트 하이전압(VGH)을 생성할 수 있다. 플래그 신호 생성부는 트랜지스터 Q1의 드레인전압이 기준값보다 클 때 OCP 플래그 신호를 생성하여 과전류 검출부(180B)에 공급한다.
과전류 검출부(180B)는 OCP 플래그 신호에 따라 전원 생성부(180A)를 셧 다운 시킨다.
안전 회로(XY)의 과전류 검출 및 후속 처리 동작은 아래와 같이 간략히 요약될 수 있다.
제1 펄스 생성부(135A)의 제1 출력 단자와 제2 펄스 생성부(135B)의 제2 출력 단자가 불량으로 인해 서로 쇼트 되면((1) 과정), 제1 펄스 생성부(135A)의 게이트 하이전압(VGH) 단자에서 제2 펄스 생성부(135B)의 게이트 로우전압(VGL) 단자로 불량 전류 패스가 생기거나 또는, 제2 펄스 생성부(135B)의 게이트 하이전압(VGH) 단자에서 제1 펄스 생성부(135A)의 게이트 로우전압(VGL) 단자로 불량 전류 패스가 생기게 된다((2) 과정). 이러한 불량 전류 패스에 의해, 전원 생성부(180A)의 트랜지스터 Q1에 과전류가 흐르고 OCP 플래그 신호가 생성된다((3) 과정).
과전류 검출부(180B)는 OCP 플래그 신호가 일정 시간 동안 반복적으로 입력되면 전원 생성부(180A)를 셧 다운 시키고((4) 과정), 전원 생성부(180A)으로부터 게이트 하이전압(VGH)이 출력되는 것을 중지시킨다((5) 과정).
전술한 비교예에 따른 안전 회로(XY)에서, 과전류 검출 동작은 입력 영상을 표시하기 위한 디스플레이 구동 중에 이루어진다. 그런데, 디스플레이 구동 중에는 제1 게이트클럭(GCLKA)과 제2 게이트 클럭(GCLKB)이 도 5에서와 같이 1 온 클럭 주기(또는, 1 오프 클럭 주기)의 위상 차로 출력되기 때문에, 상기 제1 및 제2 출력 단자들 간의 쇼트에 의해 불량 전류 패스가 형성되는 시간이 길게 유지되지 못하고 짧다. 도 5에서, "DP"는 제1 및 제2 출력 단자들 간에 쇼트가 생길 때 불량 전류 패스가 형성될 수 있는 기간을 나타내고, "NDP"는 제1 및 제2 출력 단자들 간에 쇼트가 생기더라도 불량 전류 패스가 형성될 수 없는 기간을 나타낸다.
도 5에 도시된 바와 같이, 제1 및 제2 출력 단자들 간에 쇼트가 생길 때 불량 전류 패스가 형성될 수 있는 기간은, 제1 게이트 클럭(GCLKA)과 제2 게이트 클럭(GCLKB) 중에서 어느 하나가 게이트 하이전압(VGH)이고 나머지 하나가 게이트 로우전압(VGL)인 구간이다. 제1 게이트 클럭(GCLKA)과 제2 게이트 클럭(GCLKB)이 모두 동일한 게이트 하이전압(VGH)인 경우에는 상기 쇼트가 생기더라도 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 간의 불량 패스가 생길 수 없다.
도 5에서, "DP"는 1 온 클럭 주기에 상당한 정도로 매우 짧다. OCP 플래그 신호는 트랜지스터 Q1에 흐르는 전류가 OCP 레벨을 초과하는 경우에 생긴다. 그런데, 쇼트로 인한 불량 전류 패스가 형성되는 시간이 짧으면, 트랜지스터 Q1에 흐르는 Q1 전류가 OCP 레벨에 도달하기가 어렵다. 도 5를 보면, Q1 전류는 "DP"에서 증가하고 "NDP"에서 감소하는 데, Q1 전류가 OCP 레벨에 도달할 수 있을 정도로 "DP"가 충분히 길지 못하기 때문에, Q1 전류가 OCP 레벨에 도달하지 못하고 다시 감소하는 것이다.
이와 같이, 전술한 비교예에 따른 안전 회로(XY)의 경우 쇼트로 인한 과전류 검출이 어렵기 때문에, 셧 다운과 같은 후속 조치가 늦어져 장치의 안정성이 저하될 수 있다.
도 6은 본 명세서의 실시예에 따른 안전 회로의 개략적인 구성 예를 보여주는 도면이다.
도 6을 참조하면, 실시예에 따른 안전 회로(XY)는 도 4의 비교예에 없는 클럭 공급부(135C)를 더 포함하여, 과전류를 검출할 수 있는 시간을 길게 확보한다. 도 6의 실시예는 도 4의 비교예와 달리 디스플레이 구동에 앞선 제1 시간 동안 과전류를 검출하는 데, 제1 시간은 시스템 전원이 인가된 타이밍으로부터 카운트되는 스타트 신호(VST)의 첫번째 펄스와 두번째 펄스 사이에 위치한다. 디스플레이 구동은 스타트 신호(VST)의 두번째 펄스부터 시작한다.
클럭 공급부(135C)는 제1 게이트 클럭(GCLKA)의 출력을 위한 제1 출력단자와 제2 게이트 클럭(GCLKB)의 출력을 위한 제2 출력단자를 가지며, 시스템 전원이 인가된 직후의 제1 시간 동안, 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 중 어느 하나를 제1 테스트 전압으로서 제1 출력단자에 공급함과 아울러, 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 중 나머지 하나를 제2 테스트전압으로서 제2 출력단자에 공급함으로써, 제1 출력단자와 제2 출력단자가 서로 쇼트될 때 불량 전류 패스가 형성될 수 있는 기간을 제1 시간으로 늘린다. 제1 시간은 제1 게이트 클럭(GCLKA) 또는 제2 게이트 클럭(GCLKB)의 1 클럭 주기보다 더 길기 때문에, 전원 회로(180)에서 상기 쇼트로 인한 과전류를 검출할 수 있는 기간이 도 4의 비교예에 비해 길어진다.
도 7은 도 6의 안전 회로(XY)에 포함된 전원 회로(180)의 구체적인 회로 구성을 보여주는 도면이다.
도 7을 참조하면, 전원 회로(180)는 전원 생성부(180A)와 과전류 검출부(180B)를 포함한다.
전원 생성부(180A)는 DC 전원의 입력 직류 전압(VI)을 부스팅함으로써 게이트 하이전압(VGH)을 생성하고, 클럭 공급부(135C)의 제1 출력단자와 제2 출력단자가 서로 쇼트될 때 제1 시간 동안 트랜지스터 Q1에 흐르는 과전류를 검출하여 OCP 플래그 신호를 생성한다. 전원 생성부(180A)는 게이트 하이전압(VGH)을 생성하는 부스팅부와, OCP 플래그 신호를 생성하는 플래그 신호 생성부(CMP)로 구분될 수 있다.
전원 생성부(180A)의 부스팅부는 DC 전원과 노드 Nx 사이에 연결된 인덕터(L), 노드 Nx와 노드 SEN 사이에 연결되고 PWM 제어 신호에 따라 온/오프를 교번하는 트랜지스터 Q1, 노드 Nx와 노드 Ny 사이에 연결되고 온 제어 신호에 따라 온 상태를 유지하는 트랜지스터 Q2, PWM 제어 신호와 온 제어 신호를 생성하여 트랜지스터들 Q1,Q2의 동작을 제어하는 스위치 제어부(PGM), 노드 SEN과 접지 전원(GND) 사이에 연결된 저항(R), 노드 Ny와 접지 전원(GND) 사이에 연결된 커패시터(C)를 포함한다. 트랜지스터 Q2는 온 상태를 유지하고, PWM 제어 신호에 따라 트랜지스터 Q1이 복수회 온/오프를 반복함에 따라, 입력 직류 전압(VI)이 게이트 하이전압(VGH)으로 부스팅된다.
전원 생성부(180A)의 플래그 신호 생성부(CMP)는 노드 SEN의 전압을 미리 설정된 OCP 레벨과 비교하여, 노드 SEN의 전압이 OCP 레벨보다 더 커질 때마다 OCP 플래그 신호를 생성한다. 클럭 공급부(135C)의 제1 출력단자와 제2 출력단자가 제1 시간 동안 서로 쇼트될 때 트랜지스터 Q1에 과전류가 흐르게 되고, 트랜지스터 Q1에 과전류가 흐를 때 노드 SEN의 전압이 OCP 레벨보다 더 커지므로 OCP 플래그 신호가 생성될 수 있다.
과전류 검출부(180B)는 제1 시간에서 클럭 공급부(135C)의 제1 출력단자와 제2 출력단자가 서로 쇼트될 때, 전원 생성부(180A)로부터 OCP 플래그 신호를 입력 받아 전원 생성부(180A)의 스위치 제어부(PGM)를 셧 다운시킨다. 스위치 제어부(PGM)가 셧 다운되면 전원 생성부(180A)에서 게이트 하이전압(VGH)이 출력되는 것이 멈춘다.
과전류 검출부(180B)는 로직 회로로 구현될 수 있다. 과전류 검출부(180B)는 동작의 안정성 및 신뢰성을 높이기 위해, 제1 시간에서 OCP 플래그 신호가 연속해서 제1 횟수 만큼 입력되면 스스로 재시작(self restart)되고, 상기 재시작 동작을 제2 횟수 만큼 반복한 후에 전원 생성부(180A)를 셧 다운시킬 수 있다. 제1 횟수는 제2 횟수보다 더 많을 수 있다. 본 실시예에서, 제1 횟수는 64회이고, 제2 횟수는 3회일 수 있으나, 본 기술적 사상은 이에 한정되지 않는다.
도 8은 도 6의 안전 회로(XY)에 포함된 레벨 쉬프터(135)의 일 회로 구성을 보여주는 도면이다.
도 8을 참조하면, 레벨 쉬프터(135)는 제1 펄스 생성부(135A), 제2 펄스 생성부(135B), 및 클럭 공급부(135C)를 포함한다.
제1 펄스 생성부(135A)는 타이밍 제어부(120)로부터 입력 받은 온 클럭과 오프 클럭을 기준으로 제1 펄스를 생성한다. 제1 펄스는 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 사이에서 스윙하면서 제1 위상으로 변하는 제1 게이트 클럭(GCLKA)이다. 제1 게이트 클럭(GCLKA)의 라이징 에지는 온 클럭의 라이징 에지에 동기되고, 제1 게이트 클럭(GCLKA)의 폴링 에지는 오프 클럭의 폴링 에지에 동기된다(도 10 참조). 제1 게이트 클럭(GCLKA)은 제1 출력 단자를 통해 제1 클럭 배선으로 공급된다.
제1 펄스 생성부(135A)는 게이트 하이전압(VGH)의 입력단과 노드 NA 사이에 연결되고 온 클럭에 따라 온/오프되는 제1 풀업 트랜지스터(TUA)와, 노드 NA와 게이트 로우전압(VGL)의 입력단 사이에 연결되고 오프 클럭에 따라 온/오프되는 제1 풀다운 트랜지스터(TDA)를 포함한다. 제1 펄스 생성부(135A)는 제1 풀업 트랜지스터(TUA)가 턴 온 될 때 제1 펄스를 게이트 하이전압(VGH)으로 출력하고, 제1 풀다운 트랜지스터(TDA)가 턴 온 될 때 제1 펄스를 게이트 로우전압(VGL)으로 출력한다.
제2 펄스 생성부(135B)는 타이밍 제어부(120)로부터 입력 받은 온 클럭과 오프 클럭을 기준으로 제2 펄스를 생성한다. 제2 펄스는 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 사이에서 스윙하면서 상기 제1 위상과 다른 제2 위상으로 변하는 제2 게이트 클럭(GCLKB)이다. 제2 게이트 클럭(GCLKB)의 라이징 에지는 온 클럭의 라이징 에지에 동기되고, 제2 게이트 클럭(GCLKB)의 폴링 에지는 오프 클럭의 폴링 에지에 동기된다(도 10 참조). 제2 게이트 클럭(GCLKB)은 제2 출력 단자를 통해 제2 클럭 배선으로 공급된다.
제2 펄스 생성부(135B)는 게이트 하이전압(VGH)의 입력단과 노드 NB 사이에 연결되고 온 클럭에 따라 온/오프되는 제2 풀업 트랜지스터(TUB)와, 노드 NB와 게이트 로우전압(VGL)의 입력단 사이에 연결되고 오프 클럭에 따라 온/오프되는 제2 풀다운 트랜지스터(TDB)를 포함한다. 제2 펄스 생성부(135B)는 제2 풀업 트랜지스터(TUB)가 턴 온 될 때 제2 펄스를 게이트 하이전압(VGH)으로 출력하고, 제2 풀다운 트랜지스터(TDB)가 턴 온 될 때 제2 펄스를 게이트 로우전압(VGL)으로 출력한다.
클럭 공급부(135C)는 제1 게이트 클럭(GCLKA)의 출력을 위한 제1 출력단자(CTA)와 제2 게이트 클럭(GCLKB)의 출력을 위한 제2 출력단자(CTB)를 가지며, 시스템 전원이 인가된 직후의 제1 시간 동안, 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 중 어느 하나를 제1 테스트 전압(예컨대, 도 9 및 도 10의 VGL)으로서 제1 출력단자(CTA)에 공급함과 아울러, 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 중 나머지 하나를 제2 테스트전압(예컨대, 도 9 및 도 10의 VGH)으로서 제2 출력단자(CTB)에 공급함으로써, 제1 출력단자(CTA)와 제2 출력단자(CTB)가 서로 쇼트될 때 불량 전류 패스가 형성될 수 있는 기간을 제1 시간(도 9 및 도 10의 FT1 참조)으로 늘린다.
이를 위해, 클럭 공급부(135C)는 제1 시간 동안, 노드 NA와 제1 출력단자(CTA) 간의 전기적 연결을 끊고, 또한 노드 NB와 제2 출력단자(CTB) 간의 전기적 연결을 끊는다. 그리고, 클럭 공급부(135C)는 노드 NA와 제1 출력단자(CTA)를 제2 시간(도 9 및 도 10의 FT2 참조)에서 연결하고, 또한 노드 NB와 제2 출력단자(CTB)를 제2 시간에서 연결한다.
클럭 공급부(135C)는 제어전압 출력부(XGM), 제1 제어 트랜지스터(TA1), 제2 제어 트랜지스터(TB1), 인버터(INV), 제3 제어 트랜지스터(TA2), 및 제4 제어 트랜지스터(TB2)를 포함한다.
제어전압 출력부(XGM)는 1 프레임 시간을 정의하기 위한 스타트 신호(VST)를 기반으로 제1 시간 동안 온 레벨의 게이트 제어전압(VG)을 출력하고, 제1 시간에 이은 제2 시간 동안 오프 레벨의 게이트 제어전압(VG)을 출력한다.
제1 제어 트랜지스터(TA1)는 게이트 로우전압(VGL)의 입력단과 제1 출력단자(CTA) 사이에 연결되고 게이트 제어전압(VG)에 따라 온/오프된다. 제1 제어 트랜지스터(TA1)는 온 레벨의 게이트 제어전압(VG)에 따라 제1 시간 동안 턴 온 되어 제1 테스트 전압(VGL)을 제1 출력단자(CTA)에 공급하고, 오프 레벨의 게이트 제어전압(VG)에 따라 제2 시간 동안 턴 오프 상태를 유지한다.
제2 제어 트랜지스터(TB1)는 게이트 하이전압(VGH)의 입력단과 제2 출력단자(CTB) 사이에 연결되고 게이트 제어전압(VG)에 따라 온/오프된다. 제2 제어 트랜지스터(TB1)는 온 레벨의 게이트 제어전압(VG)에 따라 제1 시간 동안 턴 온 되어 제2 테스트 전압(VGH)을 제2 출력단자(CTB)에 공급하고, 오프 레벨의 게이트 제어전압(VG)에 따라 제2 시간 동안 턴 오프 상태를 유지한다.
인버터(INV)는 제1 시간 동안 온 레벨의 게이트 제어전압(VG)을 오프 레벨의 게이트전압(VG)으로 반전시키고, 제2 시간 동안 오프 레벨의 게이트전압(VG)을 온 레벨의 게이트 제어전압(VG)으로 반전시킨다.
제3 제어 트랜지스터(TA2)는 노드 NA와 제1 출력단자(CTA) 사이에 연결되고 인버터(INV)의 출력에 따라 온/오프된다. 제3 제어 트랜지스터(TA2)는 오프 레벨의 게이트 제어전압(VG)에 따라 제1 시간 동안 턴 오프 되어 노드 NA와 제1 출력단자(CTA) 간의 전기적 연결을 끊고, 온 레벨의 게이트 제어전압(VG)에 따라 제2 시간 동안 턴 온 되어 노드 NA와 제1 출력단자(CTA)를 서로 전기적으로 연결시킨다.
제4 제어 트랜지스터(TB2)는 노드 NB와 제2 출력단자(CTB) 사이에 연결되고 인버터(INV)의 출력에 따라 온/오프된다. 제4 제어 트랜지스터(TB2)는 오프 레벨의 게이트 제어전압(VG)에 따라 제1 시간 동안 턴 오프 되어 노드 NB와 제2 출력단자(CTB) 간의 전기적 연결을 끊고, 온 레벨의 게이트 제어전압(VG)에 따라 제2 시간 동안 턴 온 되어 노드 NB와 제2 출력단자(CTB)를 서로 전기적으로 연결시킨다.
도 9는 과전류 발생 조건에서 도 7 및 도 8의 안전 회로(XY)의 구동 파형을 보여주는 도면이다. 도 10은 과전류 미 발생 조건에서 도 7 및 도 8의 안전 회로의 구동 파형을 보여주는 도면이다.
도 9 및 도 10을 참조하면, 시스템 전원이 인가된 직후의 1 프레임 시간 동안, 클럭 공급부(135C)의 제1 출력단자(CTA)에는 게이트 로우 전압(VGL)의 제1 테스트전압이 공급되고 제2 출력단자(CTB)에는 게이트 하이전압(VGH)의 제2 테스트전압이 공급된다.
따라서, 도 9와 같이 제1 출력단자(CTA)와 제2 출력단자(CTB) 간에 쇼트가 생길 때, 게이트 하이전압(VGH)과 게이트 로우 전압(VGL) 간의 불량 전류 패스(도 8 참조)가 연속적인 1 프레임 시간에 상당하는 제1 시간(FT1) 동안 형성될 수 있게 된다. 제1 시간(FT1)은 제1 게이트 클럭(GCLKA) 또는 제2 게이트 클럭(GCLKB)의 1 클럭 주기보다 더 길다. 다시 말해, 제1 시간(FT1)은 1 온 클럭 주기(또는 1 오프 클럭 주기)보다 더 길다.
OCP 플래그 신호는 트랜지스터 Q1에 흐르는 Q1 전류가 OCP 레벨을 초과하는 경우에 생긴다. 본 실시예에 따르면, 쇼트로 인한 불량 전류 패스가 형성되는 시간이 1 프레임 시간 정도로 길기 때문에, 트랜지스터 Q1에 흐르는 Q1 전류가 OCP 레벨에 도달하기가 쉽다. 제1 시간(FT1) 동안 OCP 플래그 신호는 Q1 전류가 OCP 레벨을 초과할 때마다 반복해서 생성된다. 한편, 도 9에서, Q1 전류는 소정 주기로 증감을 반복하는 데, 이는 트랜지스터 Q의 PWM 동작에 따른 것이다.
과전류 검출부(180B)는 제1 시간(FT1)에서 OCP 플래그 신호의 입력을 카운트하여 플래크 카운트 신호(FLAG_CNT)를 증가시킨다. 과전류 검출부(180B)는 플래크 카운트 신호(FLAG_CNT)의 횟수가 64가 될 때, OCP 셧 다운 신호(OCP-SHDN)를 생성한다. OCP 셧 다운 신호(OCP-SHDN)에 의해 플래크 카운트 신호(FLAG_CNT)는 리셋 되고, 과전류 검출부(180B)는 스스로 재시작(self restart)된다.
과전류 검출부(180B)는 상기와 같은 재시작 동작(Restart_CNT)을 3회 수행한 후에 전원 생성부(180A)를 셧 다운시킨다. 전원 생성부(180A)가 셧 다운되면, 제2 시간(FT2)에서 전원 생성부(180A)로부터 게이트 하이전압(VGH)의 출력이 중지되기 때문에, 제1 게이트 클럭(GCLKA)와 제2 게이트 클럭(GCLKB)은 기저 전압(GND)을 유지한다. 그 결과, 제2 시간(FT2)에서 디스플레이 구동이 중지될 수 있다.
한편, 도 10과 같이 제1 출력단자(CTA)와 제2 출력단자(CTB) 간에 쇼트가 생기지 않으면, 게이트 하이전압(VGH)과 게이트 로우 전압(VGL) 간의 불량 전류 패스(도 8 참조)는 형성되지 않는다. 그러면, 제1 시간(FT1)에서 Q1 전류가 OCP 레벨에 도달하지 못하고, OCP 플래그 신호는 생성되지 않는다. 이 경우, 전원 생성부(180A)는 셧 다운되지 않고, 제2 시간(FT2)에서 게이트 하이전압(VGH)을 정상적으로 출력한다. 그 결과, 제2 시간(FT2)에서 제1 펄스 생성부(135A)에서 생성된 제1 펄스가 제1 게이트 클럭(GCLKA)으로 출력되고, 제2 펄스 생성부(135B)에서 생성된 제2 펄스가 제2 게이트 클럭(GCLKB)으로 출력된다. 그리고, 제2 시간(FT2)에서 제1 게이트 클럭(GCLKA)과 제2 게이트 클럭(GCLKB)을 기반으로 디스플레이 구동이 수행된다.
도 11은 도 6의 안전 회로(XY)에 포함된 레벨 쉬프터(135)의 다른 회로 구성을 보여주는 도면이다. 도 12는 과전류 발생 조건에서 도 7 및 도 11의 안전 회로(XY)의 구동 파형을 보여주는 도면이다. 도 13은 과전류 미 발생 조건에서 도 7 및 도 11의 안전 회로(XY)의 구동 파형을 보여주는 도면이다.
도 11 및 도 12의 레벨 쉬프터(135)의 구성 및 동작은 도 8과 비교하여 클럭 공급부(135C) 내에 제1 시간 조정부(TMR)를 더 포함하는 점에서 차이가 있으며, 그외의 나머지 구성 및 동작은 도 8과 실질적으로 동일하다.
도 12 및 도 13에서, 스타트 신호(VST)의 첫번째 펄스와 두 번째 펄스 사이의 시간을 X 프레임 시간으로 정의하고, 두 번째 펄스 이후부터 이웃한 펄스들 사이의 시간을 1 프레임 시간으로 정의할 수 있다. 이 때, X 프레임 시간은 1 프레임 시간보다 짧은 시간일 수 있다.
제1 시간 조정부(TMR)는 내부 클럭(Internal CLK)을 기반으로 X 프레임 시간보다 짧고, 제1 게이트 클럭 또는 상기 제2 게이트 클럭의 1 클럭 주기보다 더 긴 제1 시간 정보를 생성하여 제어전압 출력부(XGM)로 공급한다. 제1 시간 정보는 X 프레임 시간의 제1 시간(FT1) 동안에만 제어전압 출력부(XGM)로 공급되고, 제1 시간(FT1)을 제외한 X 프레임 시간의 제2 시간(FT2) 동안에는 제어전압 출력부(XGM)로 공급되지 않는다.
제어전압 출력부(XGM)는 상기 X 프레임 시간을 정의하기 위한 스타트 신호(VST)와 상기 제1 시간 정보를 기반으로 X 프레임 시간보다 감소된 제1 시간(FT1) 동안 온 레벨의 게이트 제어전압(VG)을 출력하고, 제1 시간에 이은 제2 시간(FT2) 동안 오프 레벨의 게이트 제어전압(VG)을 출력한다.
이렇게 온 레벨의 게이트 제어전압(VG)이 인가되는 시간이 줄어들면, 도 13과 같이 과전류 미 발생 조건에서 시스템 전원이 인가된 직후에 정상 구동하는 제2 시간(FT2)의 시작 타이밍이 앞당겨 질 수 있기 때문에, 도 9와 비교하여 화면이 정상적으로 켜질 때 까지 소요되는 시간이 짧아지고 사용자 편의성이 증대될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
150: 표시 패널 180: 전원 회로
120: 타이밍 제어부 135: 레벨 쉬프터
135A: 제1 펄스 생성부 135B: 제2 펄스 생성부
135C: 클럭 공급부

Claims (15)

  1. 제1 게이트 클럭과 제2 게이트 클럭에 따라 구동되는 표시 패널;
    상기 제1 게이트 클럭의 출력을 위한 제1 출력단자와 상기 제2 게이트 클럭의 출력을 위한 제2 출력단자를 가지며, 시스템 전원이 인가된 직후의 제1 시간 동안, 게이트 하이전압과 게이트 로우전압 중 어느 하나를 제1 테스트 전압으로서 상기 제1 출력단자에 공급함과 아울러, 게이트 하이전압과 게이트 로우전압 중 나머지 하나를 제2 테스트전압으로서 상기 제2 출력단자에 공급하는 클럭 공급부;
    상기 게이트 하이전압과 상기 게이트 로우전압을 생성하여 상기 클럭 공급부에 제공하는 전원 생성부; 및
    상기 제1 시간에서 상기 제1 출력단자와 상기 제2 출력단자가 서로 쇼트될 때, 상기 전원 생성부로부터 과전류와 관련된 플래그 신호를 입력 받아 상기 전원 생성부를 셧 다운 시키는 과전류 검출부를 포함한 표시장치.
  2. 제 1 항에 있어서,
    스타트 신호와 상기 제1 게이트 클럭과 상기 제2 게이트 클럭을 기반으로 스캔 신호를 생성하고, 상기 스캔 신호를 상기 표시 패널의 게이트라인들에 공급하는 게이트 쉬프트 레지스터를 더 포함하고,
    상기 제1 시간은,
    상기 시스템 전원이 인가된 타이밍으로부터 카운트되는 상기 스타트 신호의 첫번째 펄스와 두번째 펄스 사이에 위치하는 표시장치.
  3. 제 2 항에 있어서,
    상기 제1 시간은,
    상기 스타트 신호의 첫번째 펄스와 두번째 펄스 사이의 간격으로 정의되는 1 프레임 시간인 표시장치.
  4. 제 2 항에 있어서,
    상기 제1 시간은,
    상기 제1 게이트 클럭 또는 상기 제2 게이트 클럭의 1 클럭 주기보다 더 길고,
    상기 스타트 신호의 첫번째 펄스와 두번째 펄스 사이의 시간보다 더 짧은 표시장치.
  5. 제 1 항에 있어서,
    미리 설정된 온 클럭과 오프 클럭에 따라 상기 게이트 하이전압과 상기 게이트 로우전압 사이에서 스윙하는 제1 펄스를 제1 노드로 출력하는 제1 펄스 생성부; 및
    상기 온 클럭과 상기 오프 클럭에 따라 상기 게이트 하이전압과 상기 게이트 로우전압 사이에서 스윙하는 제2 펄스를 제2 노드로 출력하되, 상기 제2 펄스는 상기 제1 펄스와 위상이 다른 제2 펄스 생성부를 더 포함하고,
    상기 클럭 공급부에 의해,
    상기 제1 시간 동안, 상기 제1 노드와 상기 제1 출력단자 간의 전기적 연결과, 상기 제2 노드와 상기 제2 출력단자 간의 전기적 연결이 끊어지는 표시장치.
  6. 제 5 항에 있어서,
    상기 클럭 공급부에 의해,
    상기 제1 시간 이후의 제2 시간 동안, 상기 제1 테스트 전압 및 상기 제2 테스트 전압이 각각 상기 제1 출력단자 및 상기 제2 출력단자로 공급되는 것이 중지되고, 상기 제1 노드 및 상기 제2 노드는 각각 상기 제1 출력단자 및 상기 제2 출력단자에 전기적으로 연결되는 표시장치.
  7. 제 6 항에 있어서,
    상기 제2 시간 동안,
    상기 제1 출력단자를 통해 출력되는 상기 제1 펄스가 상기 제1 게이트 클럭이 되고,
    상기 제2 출력단자를 통해 출력되는 상기 제2 펄스가 상기 제2 게이트 클럭이 되는 표시장치.
  8. 제 6 항에 있어서,
    상기 클럭 공급부는,
    1 프레임 시간을 정의하기 위한 스타트 신호를 기반으로 상기 제1 시간 동안 온 레벨의 게이트 제어전압을 출력하는 제어전압 출력부;
    상기 온 레벨의 게이트 제어전압에 따라 상기 제1 시간 동안 턴 온 되어 상기 제1 테스트 전압을 상기 제1 출력단자에 공급하는 제1 제어 트랜지스터;
    상기 온 레벨의 게이트 제어전압에 따라 상기 제1 시간 동안 턴 온 되어 상기 제2 테스트 전압을 상기 제2 출력단자에 공급하는 제2 제어 트랜지스터;
    상기 제1 시간 동안 상기 온 레벨의 게이트 제어전압을 오프 레벨의 게이트전압으로 반전시키는 인버터;
    상기 오프 레벨의 게이트전압에 따라 상기 제1 시간 동안 턴 오프 되어 상기 제1 노드와 상기 제1 출력단자 간의 전기적 연결을 차단하는 제3 제어 트랜지스터; 및
    상기 오프 레벨의 게이트전압에 따라 상기 제1 시간 동안 턴 오프 되어 상기 제2 노드와 상기 제2 출력단자 간의 전기적 연결을 차단하는 제4 제어 트랜지스터를 포함한 표시장치.
  9. 제 8 항에 있어서,
    상기 제2 시간 동안,
    상기 제어전압 출력부는 오프 레벨의 게이트 제어전압을 출력하고,
    상기 제1 제어 트랜지스터와 상기 제2 제어 트랜지스터 상기 오프 레벨의 게이트 제어전압에 따라 턴 오프 되고,
    상기 인버터는 상기 오프 레벨의 게이트 제어전압을 상기 온 레벨의 게이트전압으로 반전시키고,
    상기 제3 제어 트랜지스터는 상기 온 레벨의 게이트전압에 따라 턴 온 되어 상기 제1 노드와 상기 제1 출력단자를 전기적으로 연결하고,
    상기 제4 제어 트랜지스터는 상기 온 레벨의 게이트전압에 따라 턴 온 되어 상기 제2 노드와 상기 제2 출력단자를 전기적으로 연결하는 표시장치.
  10. 제 1 항에 있어서,
    상기 과전류 검출부는,
    상기 제1 시간에서 상기 플래그 신호를 연속해서 제1 횟수 만큼 입력받은 후에 스스로 재시작되고,
    상기 재시작의 동작을 제2 횟수 만큼 반복한 후에 상기 전원 생성부를 셧 다운 시키는 표시장치.
  11. 전원 생성부에서 게이트 하이전압과 게이트 로우전압을 생성하는 단계;
    시스템 전원이 인가된 직후의 제1 시간 동안, 클럭 공급부에서 상기 게이트 하이전압과 상기 게이트 로우전압 중 어느 하나를 제1 테스트 전압으로서 제1 게이트 클럭의 출력을 위한 제1 출력단자에 공급하는 단계;
    상기 제1 시간 동안, 상기 클럭 공급부에서 상기 게이트 하이전압과 상기 게이트 로우전압 중 나머지 하나를 제2 테스트 전압으로서 제2 게이트 클럭의 출력을 위한 제2 출력단자에 공급하는 단계; 및
    상기 제1 시간에서 상기 제1 출력단자와 상기 제2 출력단자가 서로 쇼트될 때, 상기 전원 생성부로부터 과전류와 관련된 플래그 신호를 과전류 검출부에서 입력 받아 상기 전원 생성부를 셧 다운 시키는 단계를 포함한 표시장치의 과전류 검출 방법.
  12. 제 11 항에 있어서,
    상기 제1 시간은,
    상기 시스템 전원이 인가된 타이밍으로부터 카운트되는 스타트 신호의 첫번째 펄스와 두번째 펄스 사이에 위치하고,
    상기 스타트 신호는 1 프레임 시간을 정의하는 표시장치의 과전류 검출 방법.
  13. 제 12 항에 있어서,
    상기 제1 시간은,
    상기 스타트 신호의 첫번째 펄스와 두번째 펄스 사이의 간격으로 정의되는 상기 1 프레임 시간인 표시장치의 과전류 검출 방법.
  14. 제 12 항에 있어서,
    상기 제1 시간은 상기 제1 게이트 클럭 또는 상기 제2 게이트 클럭의 1 클럭 주기보다 더 길고,
    상기 스타트 신호의 첫번째 펄스와 두번째 펄스 사이의 시간보다 더 짧은 표시장치의 과전류 검출 방법.
  15. 제 11 항에 있어서,
    상기 전원 생성부로부터 과전류와 관련된 플래그 신호를 과전류 검출부에서 입력 받아 상기 전원 생성부를 셧 다운 시키는 단계는,
    상기 제1 시간에서 상기 과전류 검출부가 상기 플래그 신호를 연속해서 제1 횟수 만큼 입력받은 후에 스스로 재시작하는 단계; 및
    상기 재시작의 동작을 제2 횟수 만큼 반복한 후에 상기 과전류 검출부가 상기 전원 생성부를 셧 다운 시키는 단계를 포함한 표시장치의 과전류 검출 방법.
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