KR102532877B1 - 연속적 입출력 전류 및 단일 모드를 이용한 이중 위상 이중 경로 벅-부스트 dc-dc 컨버터 - Google Patents

연속적 입출력 전류 및 단일 모드를 이용한 이중 위상 이중 경로 벅-부스트 dc-dc 컨버터 Download PDF

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박인호
전진우
김현진
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고려대학교 산학협력단
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Abstract

본 개시의 일 양상으로, 입력 노드 및 출력 노드 사이에 구비되어 서로가 크로스-커플드(cross-coupled) 구조로 결합되며, 하나의 주기 동안 상기 입력 노드의 입력 전압과 상기 출력 노드의 출력 전압 간 벅-부스트(buck-boost) 동작을 수행하는 한 쌍의 전력 회로; 및 상기 한 쌍의 전력 회로를 제어하는 제어부를 포함하고, 상기 한 쌍의 전력 회로는 상기 제어부의 제어에 따라 상기 하나의 주기에 포함된 적어도 4개의 페이즈에 기초하여 상기 벅-부스트 동작을 수행하고, 상기 한 쌍의 전력 회로는 상기 제어부의 제어에 따라 상기 적어도 4개의 페이즈 중 불연속적인 2개의 페이즈에서는 대칭적으로 동작하는, DC-DC 컨버터이다.

Description

연속적 입출력 전류 및 단일 모드를 이용한 이중 위상 이중 경로 벅-부스트 DC-DC 컨버터{A DUAL-PHASE DUAL-PATH BUCK-BOOST DC-DC CONVERTER WITH CONTINUOUS INPUT OUTPUT CURRENTS AND SINGLE-MODE OPERATION}
본 개시 (present disclosure)는 연속적 입출력 전류 및 단일 모드를 이용한 이중 위상 이중 경로 벅-부스트 DC-DC 컨버터에 관한 것이다.
모바일 기기는 일반적으로 리튬-이온(Li-ion) 배터리를 주 전력원으로 사용한다. 리튬-이온 배터리 출력 전압의 경우 부하를 구동함에 따라 출력 전압이 4.2[V]에서 2.8[V]까지 감소한다. 배터리의 방전 곡선은 온도와 부하 전류에 따라 변하며 이는 곧 모바일 기기가 사용해야하는 배터리 출력 전압이 크게 변한다는 것을 의미한다. 따라서, 승압 기능 및 강압 기능을 모두 갖춘 컨버터를 통해 넓은 입력 전압 범위에 걸쳐서 일정한 출력 전압 레벨(3.3 [V])를 공급해야 한다.
일반적인 인덕터를 이용한 벅-부스트(buck-boost) 컨버터의 경우, 단일 모드 동작 및 듀티비(duty cycle) 조절을 통해 승/강압이 모두 가능하였다. 그러나, 이 경우 입/출력 전류가 연속적이지 않기 때문에 입력단에서 큰 EMI(electromagnetic interference)가 발생하며, 또한 출력 전압 리플이 커서 불안정한 DC 전압을 생성한다. 또한, 일반적인 벅-부스트 컨버터는 인덕터 전류 감소 효과가 없으며 부하 전류보다 큰 전류가 항상 인덕터에 흐르기 때문에 인덕터의DC 저항 (DCR)에서 발생하는 전력 손실이 상대적으로 크다.
이러한 기술적 한계를 개선하고자 최근 다양한 구조의 하이브리드 승/강압 DC-DC 컨버터가 연구중이다. 그러나, 대부분의 기술들은 승/강압 동작에 따른 모드 변환이란 한계가 존재하며 이로 인해 복잡한 컨트롤 시스템을 가지고 있다. 또한, 이중 경로(dual-path) 전류를 구성하는 인덕터 전류와 커패시터 전류가 동시에 같은 스위치로 흐르는 순간이 존재하며, 이로 인해 해당 스위치에서 큰 전도 손실(conduction loss)이 발생한다. 그리고, 부하에 전력을 전달하는 용도로 사용되는 플라잉 커패시터(flying capacitor)가 입력단과 직접 연결되면서 순간적인 과전류로 충전되는 하드 스위칭(hard switching) 동작을 하는 한계도 존재한다.
따라서, 단일 모드 동작으로 승/강압 동작을 구현하여 회로의 복잡도를 낮춤과 동시에 전력 손실을 줄일 수 있는 소프트 스위칭(soft switching) 및 이중 경로 구조를 통해 전도 손실을 줄일 수 있는 DC-DC 컨버터에 관한 연구가 필요하다.
대한민국 공개특허 제10-2017-0064100호 대한민국 등록특허 제10-2216433호
본 개시의 다양한 예들은 기존의 인덕터 기반의 벅-부스트 컨버터 대비 RMS(root mean square) 인덕터 전류 레벨이 낮음으로써 전력 손실을 줄이며 이중 위상 구조를 통해 기존 기술 대비 더 높은 부하 전류를 구동할 수 있는 연속적 입출력 전류 및 단일 모드를 이용한 이중 위상 이중 경로 벅-부스트 DC-DC 컨버터를 제공하기 위함이다.
본 개시의 다양한 예들에서 이루고자 하는 기술적 과제들은 이상에서 언급한 사항들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 이하 설명할 본 개시의 다양한 예들로부터 당해 기술분야에서 통상의 지식을 가진 자에 의해 고려될 수 있다.
본 개시의 일 양상으로, 입력 노드 및 출력 노드 사이에 구비되어 서로가 크로스-커플드(cross-coupled) 구조로 결합되며, 하나의 주기 동안 상기 입력 노드의 입력 전압과 상기 출력 노드의 출력 전압 간 벅-부스트(buck-boost) 동작을 수행하는 한 쌍의 전력 회로; 및 상기 한 쌍의 전력 회로를 제어하는 제어부를 포함하고, 상기 한 쌍의 전력 회로는 상기 제어부의 제어에 따라 상기 하나의 주기에 포함된 적어도 4개의 페이즈에 기초하여 상기 벅-부스트 동작을 수행하고, 상기 한 쌍의 전력 회로는 상기 제어부의 제어에 따라 상기 적어도 4개의 페이즈 중 불연속적인 2개의 페이즈에서는 대칭적으로 동작하는, DC-DC 컨버터이다.
예를 들어, 상기 한 쌍의 전력 회로는 일 단이 상기 입력 노드와 연결된 한 쌍의 인덕터, 상기 한 쌍의 인덕터 및 상기 출력 노드 사이에 구비되는 한 쌍의 플라잉 커패시터 및 상기 한 쌍의 인덕터 또는 상기 한 쌍의 플라잉 커패시터에 연결되는 복수의 한 쌍의 스위치를 포함하고, 상기 한 쌍의 인덕터와 상기 한 쌍의 플라잉 커패시터는 상기 크로스-커플드 구조를 가질 수 있다.
예를 들어, 상기 적어도 4개의 페이즈는 제1 페이즈 내지 제4 페이즈를 포함하고, 상기 제1 페이즈 및 상기 제3 페이즈에서, 상기 한 쌍의 인덕터는 충전되고 상기 한 쌍의 플라잉 커패시터는 상기 출력 노드를 통해 방전되고, 상기 제2 페이즈에서, 상기 한 쌍의 인덕터 중 하나는 상기 출력 노드를 통해 방전되고, 상기 한 쌍의 인덕터 중 다른 하나는 상기 한 쌍의 플라잉 커패시터를 통해 방전되고, 상기 제4 페이즈에서, 상기 한 쌍의 인덕터 중 하나는 상기 한 쌍의 플라잉 커패시터를 통해 방전되고, 상기 한 쌍의 인덕터 중 다른 하나는 상기 출력 노드를 통해 방전될 수 있다.
예를 들어, 상기 불연속적인 2개의 페이즈는 상기 제2 페이즈 및 상기 제4 페이즈일 수 있다.
예를 들어, 상기 제어부에 전기적으로 연결되어 상기 한 쌍의 인덕터의 전류 중 어느 하나에 영 전류가 발생하는 것을 감지하고, 상기 영 전류가 발생된 경우 영 전류 감지 신호를 생성하여 상기 제어부에 전달하는 영 전류 감지부를 더 포함하고,
상기 영 전류 감지부는 상기 한 쌍의 플라잉 커패시터의 일 단 전압 중 어느 하나가 상기 출력 전압과 동일하면 상기 영 전류가 발생하는 것으로 감지할 수 있다.
예를 들어, 상기 적어도 4개의 페이즈는 상기 제2 페이즈 및 상기 제3 페이즈 사이에 제1 DCM(discontinuous conduction mode) 페이즈를 포함하고, 상기 제4 페이즈 이후 제2 DCM 페이즈를 포함하고, 상기 제어부는 상기 제1 DCM 페이즈 및 상기 제2 DCM 페이즈에서 상기 영 전류 감지 신호에 기초하여 상기 복수의 한 쌍의 스위치 중 상기 한 쌍의 플라잉 커패시터의 일 단 및 상기 출력 노드 사이에 구비되는 한 쌍의 역전류 방지 스위치를 오프(off)할 수 있다.
예를 들어, 상기 영 전류 감지부는 상기 영 전류 감지 신호에 상기 한 쌍의 역전류 방지 스위치의 오프 시 발생하는 전파 지연(propagation delay)을 보상하기 위한 오프셋을 인가할 수 있다.
본 개시의 다른 일 양상으로, 입력 노드 및 출력 노드 사이에 구비되어 서로가 크로스-커플드(cross-coupled) 구조로 결합되며, 하나의 주기 동안 상기 입력 노드의 입력 전압과 상기 출력 노드의 출력 전압 간 벅-부스트(buck-boost) 동작을 수행하는 한 쌍의 전력 회로; 및 상기 한 쌍의 전력 회로를 제어하는 제어부를 포함하고, 상기 한 쌍의 전력 회로는: 상기 입력 노드와 한 쌍의 제1 노드 사이에 구비되는 한 쌍의 인덕터; 일 단이 상기 한 쌍의 제1 노드에 연결되는 한 쌍의 제1 스위치; 일 단이 상기 한 쌍의 제1 노드에 연결되고, 타 단이 한 쌍의 제2 노드에 연결되는 한 쌍의 제2 스위치; 상기 한 쌍의 제2 노드 및 한 쌍의 제3 노드 사이에 구비되는 한 쌍의 플라잉 커패시터; 일 단이 상기 한 쌍의 제3 노드에 연결되는 한 쌍의 제3 스위치; 일 단이 상기 한 쌍의 제3 노드에 연결되고, 타 단이 상기 출력 노드에 연결되는 한 쌍의 제4 스위치; 및 일 단이 상기 한 쌍의 제2 노드에 연결되고, 타 단이 상기 출력 노드에 연결되는 한 쌍의 제5 스위치를 포함하고, 상기 제한 쌍의 전력 회로는 상기 제어부의 제어에 따라 상기 하나의 주기에 포함된 적어도 4개의 페이즈에 기초하여 상기 벅-부스트 동작을 수행하고, 상기 한 쌍의 전력 회로는 상기 제어부의 제어에 따라 상기 적어도 4개의 페이즈 중 불연속적인 2개의 페이즈에서는 대칭적으로 동작할 수 있다.
예를 들어, 상기 불연속적인 2개의 페이즈 각각에서, 상기 제어부는 상기 한 쌍의 제1 스위치 및 상기 한 쌍의 제3 스위치는 오프(off)하고, 상기 한 쌍의 제2 스위치는 온(on)하고, 상기 한 쌍의 제4 스위치 중 하나와 상기 한 쌍의 제5 스위치 중 하나를 온할 수 있다.
예를 들어, 상기 제어부에 전기적으로 연결되어 상기 한 쌍의 인덕터의 전류 중 어느 하나에 영 전류가 발생하는 것을 감지하고, 상기 영 전류가 발생된 경우 영 전류 감지 신호를 생성하여 상기 제어부에 전달하는 영 전류 감지부를 더 포함하고, 상기 영 전류 감지부는 상기 한 쌍의 플라잉 커패시터의 일 단 전압 중 어느 하나가 상기 출력 전압과 동일하면 상기 영 전류가 발생하는 것으로 감지할 수 있다.
예를 들어, 상기 영 전류 감지부는: 상기 한 쌍의 제4 스위치의 트리거링 시점에 따라 상기 출력 전압 및 상기 한 쌍의 플라잉 커패시터의 일 단 전압을 비교하여 업/다운 신호를 생성하는 한 쌍의 제1 비교부; 상기 업/다운 신호에 기초하여 오프셋 전압을 조절하는 차지 펌프; 및 상기 출력 전압에 상기 오프셋 전압이 인가된 전압과 상기 한 쌍의 플라잉 커패시터의 일 단 전압을 비교하여 상기 영 전류 감지 신호를 생성하는 한 쌍의 제2 비교부를 포함할 수 있다.
상술한 본 개시의 다양한 예들은 본 개시의 바람직한 예들 중 일부에 불과하며, 본 개시의 다양한 예들의 기술적 특징들이 반영된 여러 가지 예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 개시의 다양한 예들에 따르면 다음과 같은 효과가 있다.
본 개시의 다양한 예들에 따르면, 기존의 인덕터 기반의 벅-부스트 컨버터 대비 RMS(root mean square) 인덕터 전류 레벨이 낮음으로써 전력 손실을 줄이며 이중 위상 구조를 통해 기존 기술 대비 더 높은 부하 전류를 구동할 수 있는 연속적 입출력 전류 및 단일 모드를 이용한 이중 위상 이중 경로 벅-부스트 DC-DC 컨버터가 제공될 수 있다.
또한, 영 전류 감지 동작을 구현하여 매우 낮은 부하 전류 상황에서 역전류를 방지하고, 오프셋 인가를 통해 타이밍 미스매치를 줄여 높은 전력 변환 효율을 얻을 수 있다.
또한, 듀티비 조절 만을 통해 승/강압 동작이 모두 가능하며, 연속적인 입출력 전류를 통해 상대적으로 낮은 출력 전압 리플 및 낮은 전력 손실을 갖음과 동시에 이중 위상 및 이중 경로 전력 전달을 통해 높은 부하 전류 상황에서도 고효율로 전력을 전달할 수 있다.
본 개시의 다양한 예들로부터 얻을 수 있는 효과들은 이상에서 언급된 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 이하의 상세한 설명을 기반으로 당해 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다.
이하에 첨부되는 도면들은 본 개시의 다양한 예들에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 본 개시의 다양한 예들을 제공한다. 다만, 본 개시의 다양한 예들의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시예로 구성될 수 있다. 각 도면에서의 참조 번호 (reference numerals) 들은 구조적 구성요소 (structural elements) 를 의미한다.
도 1은 본 개시의 일 예에 따른 DC-DC 컨버터의 회로도이다.
도 2는 본 개시의 일 예에 따른 한 쌍의 전력 회로의 회로도이다.
도 3a 내지 도 3d는 본 개시의 일 예에 따른 한 쌍의 전력 회로의 페이즈 별 동작도를 나타낸 것이다.
도 4a 및 도 4b는 본 개시의 일 예에 따른 DC-DC 컨버터의 듀티비에 따른 전압 변환 비율을 도시한 것이다.
도 5는 본 개시의 일 예에 따른 제어부의 회로도이다.
도 6은 본 개시의 일 예에 따른 영 전류 감지부의 회로도이다.
도 7은 본 개시의 일 예에 따른 DCM 페이즈에서 한 쌍의 전력 회로의 회로도를 도시한 것이다.
도 8a는 기존의 DCM 페이즈를 설명하기 위한 것이고, 도 8b는 본 개시의 일 예에 따른 영 전류 감지부에 의한 DCM 페이즈를 설명하기 위한 것이다.
도 9a 내지 도 9e는 본 개시의 일 예에 따른 DC-DC 컨버터에 대한 다양한 시뮬레이션 결과를 도시한 것이다.
도 10은 본 개시의 일 예에 따른 DC-DC 컨버터의 동작 방법의 순서도이다.
이하, 본 발명에 따른 구현들을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면과 함께 이하에 개시될 상세한 설명은 본 발명의 예시적인 구현을 설명하고자 하는 것이며, 본 발명이 실시될 수 있는 유일한 구현 형태를 나타내고자 하는 것이 아니다. 이하의 상세한 설명은 본 발명의 완전한 이해를 제공하기 위해서 구체적 세부사항을 포함한다. 그러나 당업자는 본 개시가 이러한 구체적 세부사항 없이도 실시될 수 있음을 안다.
몇몇 경우, 본 개시의 개념이 모호해지는 것을 피하기 위하여 공지의 구조 및 장치는 생략되거나, 각 구조 및 장치의 핵심기능을 중심으로 한 블록도 형식으로 도시될 수 있다. 또한, 본 개시 전체에서 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하여 설명한다.
본 발명의 개념에 따른 다양한 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 다양한 예들을 도면에 예시하고 본 개시에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 다양한 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 개시의 다양한 예에서, “/” 및 “,”는 “및/또는”을 나타내는 것으로 해석되어야 한다. 예를 들어, “A/B”는 “A 및/또는 B”를 의미할 수 있다. 나아가, “A, B”는 “A 및/또는 B”를 의미할 수 있다. 나아가, “A/B/C”는 “A, B 및/또는 C 중 적어도 어느 하나”를 의미할 수 있다. 나아가, “A, B, C”는 “A, B 및/또는 C 중 적어도 어느 하나”를 의미할 수 있다.
본 개시의 다양한 예에서, “또는”은 “및/또는”을 나타내는 것으로 해석되어야 한다. 예를 들어, “A 또는 B”는 “오직 A”, “오직 B”, 및/또는 “A 및 B 모두”를 포함할 수 있다. 다시 말해, “또는”은 “부가적으로 또는 대안적으로”를 나타내는 것으로 해석되어야 한다.
본 개시에서 사용한 용어는 단지 특정한 다양한 예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 개시에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 이하, 본 개시의 다양한 예들을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 개시의 일 예에 따른 DC-DC 컨버터의 회로도이다.
도 1을 참조하면, 본 개시의 일 예에 따른 DC-DC 컨버터(10)는 한 쌍의 전력 회로(100) 및 제어부(200)를 포함한다.
한 쌍의 전력 회로(100)는 입력 노드(Ninput) 및 출력 노드(Nout) 사이에 구비되어 서로가 크로스-커플드(cross-coupled) 구조로 결합되며, 하나의 주기 동안 상기 입력 노드(Ninput)의 입력 전압과 상기 출력 노드(Nout)의 출력 전압 간 벅-부스트(buck-boost) 동작을 수행한다. 여기서, 하나의 주기는 DC-DC 컨버터(10)에 인가되는 클록 신호의 주기를 의미한다.
한 쌍의 전력 회로(100)는 제어부(200)의 제어에 따라 하나의 주기에 포함된 적어도 4개의 페이즈에 기초하여 벅-부스트 동작을 수행한다. 적어도 4개의 페이즈는 시계열 순서대로 제1 페이즈 내지 제4 페이즈를 포함한다.
이때, 한 쌍의 전력 회로(100)는 제어부(200)의 제어에 따라 적어도 4개의 페이즈 중 불연속적인 2개의 페이즈에서는 대칭적으로 동작한다. 여기서, 불연속적인 2개의 페이즈는 예를 들어 제2 페이즈 및 제4 페이즈이다.
본 개시에서, 대칭적 동작이란 한 쌍의 전력 회로(100)가 불연속적인 2개의 페이즈 간에 크로스-커플드 구조에 의해 형성되는 교차점을 기준으로 한 쌍의 전력 회로(100) 각각에 포함되는 소자가 서로 대칭적으로 동작하는 것을 의미하거나, 한 쌍의 전력 회로(100) 각각의 동작 경로가 서로 대칭적으로 동작하는 것을 의미할 수 있다. 대칭적 동작은 한 쌍의 전력 회로(100)가 상술한 바와 같이 크로스-커플드 구조로 결합되는 것에 기초하여 수행될 수 있다. 제1 페이즈 내지 제4 페이즈에 대한 구체적인 설명은 후술한다.
제어부(200)는 한 쌍의 전력 회로(100)를 제어한다. 예를 들어, 제어부(200)는 출력 전압과 기준 전압을 비교하고 한 쌍의 전력 회로(100)에 포함된 복수의 스위치의 온/오프를 제어하는 것에 기초하여 벅-부스트 동작을 제어하거나, DCM(discontinuous conduction mode) 동작을 수행할 수 있다. 제어부(200)에 대한 구체적인 설명은 후술한다.
도 2는 본 개시의 일 예에 따른 한 쌍의 전력 회로의 회로도이다.
도 2를 참조하면, 본 개시의 일 예에 따른 한 쌍의 전력 회로(100)는 한 쌍의 인덕터(LA, LB), 한 쌍의 플라잉 커패시터(CA, CB) 및 복수의 한 쌍의 스위치(S1,A 내지 S5,B)를 포함한다.
한 쌍의 인덕터(LA, LB)와 한 쌍의 플라잉 커패시터(CA, CB)는 크로스-커플드 구조를 갖는다.
복수의 한 쌍의 스위치(S1,A 내지 S5,B)는 한 쌍의 제1 스위치(S1,A, S1,B) 내지 한 쌍의 제5 스위치(S5,A, S5,B)를 포함한다. 본 개시에서, 스위치는 예를 들어 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)과 같은 트랜지스터일 수 있다. 복수의 한 쌍의 스위치(S1,A 내지 S5,B)는 한 쌍의 인덕터(LA, LB) 또는 한 쌍의 플라잉 커패시터(CA, CB)에 연결된다.
한 쌍의 인덕터(LA, LB)는 인덕터 A 및 인덕터 B를 포함하고, 각각은 입력 노드(Ninput)와 한 쌍의 제1 노드(N1,A, N1,B) 사이에 구비된다.
한 쌍의 제1 스위치(S1,A, S1,B)는 제1-A 스위치(S1,A) 및 제1-B 스위치(S1,B)를 포함하고, 각각은 일 단이 한 쌍의 제1 노드(N1,A, N1,B)에 연결되며, 타 단은 접지된다.
한 쌍의 제2 스위치(S2,A, S2,B)는 제2-A 스위치(S2,A) 및 제2-B 스위치(S2,B)를 포함하고, 각각은 일 단이 한 쌍의 제1 노드(N1,A, N1,B)에 연결되고, 타 단이 한 쌍의 제2 노드(N2,A, N2,B)에 연결된다.
한 쌍의 플라잉 커패시터(CA, CB)는 플라잉 커패시터 A 및 플라잉 커패시터 B를 포함하고, 각각은 한 쌍의 제2 노드(N2,A, N2,B) 및 한 쌍의 제3 노드(N3,A, N3,B) 사이에 구비된다.
한 쌍의 제3 스위치(S3,A, S3,B)는 제3-A 스위치(S3,A) 및 제3-B 스위치(S3,B)를 포함하고, 각각은 일 단이 한 쌍의 제3 노드(N3,A, N3,B)에 연결되며, 타 단이 접지된다.
한 쌍의 제4 스위치(S4,A, S4,B)는 제4-A 스위치(S4,A) 및 제4-B 스위치(S4,B)를 포함하고, 각각은 일 단이 한 쌍의 제3 노드(N3,A, N3,B)에 연결되고, 타 단이 출력 노드(Nout)에 연결된다. 본 개시에서, 한 쌍의 제4 스위치(S4,A, S4,B)는 한 쌍의 역전류 방지 스위치로 칭해질 수도 있다.
한 쌍의 제5 스위치(S5,A, S5,B)는 제5-A 스위치(S5,A) 및 제5-B 스위치(S5,B)를 포함하고, 각각은 일 단이 한 쌍의 제2 노드(N2,A, N2,B)에 연결되고, 타 단이 출력 노드(Nout)에 연결된다.
한 쌍의 전력 회로(100)는 상술한 소자들 중 적어도 일부를 포함하는 이중 경로(dual path)를 포함한다. 예를 들어, 이중 경로 중 경로 A는 인덕터 A(LA), 플라잉 커패시터 A(CA) 및 제1-A 내지 제5-A 스위치(S1,A 내지 S5,A)를 포함하고, 경로 B는 인덕터 B(LB), 플라잉 커패터 B(CB) 및 제1-B 내지 제5-B 스위치(S1,B 내지 S5,B)를 포함한다.
한 쌍의 전력 회로(100)는 상술한 소자들에 기초하여, 제어부(200)의 제어에 따라 하나의 주기에 포함된 적어도 4개의 페이즈에 기초하여 벅-부스트 동작을 수행한다. 이때, 적어도 4개의 페이즈는 시계열 순서대로 제1 페이즈 내지 제4 페이즈를 포함한다.
예를 들어, 제1 페이즈는 하나의 주기에서 D/2로 설정되고, 제2 페이즈는 ((1-D)/2)로 설정되고, 제3 페이즈는 D/2로 설정되고, 제4 페이즈는 ((1-D)/2)로 설정될 수 있다. 여기서, D는 듀티비이다.
이하에서는, 도 3a 내지 도 3d를 참조하여 페이즈 별로 전력 회로의 동작에 대하여 설명한다.
도 3a 내지 도 3d는 본 개시의 일 예에 따른 한 쌍의 전력 회로의 페이즈 별 동작도를 나타낸 것이다.
도 3a를 참조하면, 제1 페이즈에서, 한 쌍의 전력 회로(100)에 포함된 한 쌍의 인덕터(LA, LB)는 충전되고 한 쌍의 플라잉 커패시터(CA, CB)는 출력 노드(Nout)를 통해 방전(즉, 플라잉 커패시터에 저장된 전하가 방전)된다. 구체적으로, 제1 페이즈에서 한 쌍의 제1 스위치(S1,A, S1,B), 한 쌍의 제3 스위치(S3,A, S3,B) 및 한 쌍의 제5 스위치(S5,A, S5,B)가 온되고, 한 쌍의 제2 스위치(S2,A, S2,B) 및 한 쌍의 제4 스위치(S4,A, S4,B)가 오프되는 것에 기초하여 한 쌍의 인덕터(LA, LB)가 충전되고 한 쌍의 플라잉 커패시터(CA, CB)가 방전될 수 있다.
도 3b를 참조하면, 제2 페이즈에서, 한 쌍의 인덕터(LA, LB) 중 하나(인덕터 A)는 출력 노드(Nout)를 통해 방전되고, 한 쌍의 인덕터(LA, LB) 중 다른 하나(인덕터 B)는 한 쌍의 플라잉 커패시터(CA, CB)를 통해 방전된다. 구체적으로, 제2 페이즈에서 한 쌍의 제2 스위치(S2,A, S2,B), 제4-A 스위치(S4,A) 및 제5-B 스위치(S5,B)는 온되고, 한 쌍의 제1 스위치(S1,A, S1,B), 한 쌍의 제3 스위치(S3,A, S3,B), 제4-B 스위치(S4,B) 및 제5-A 스위치(S5,A)가 오프되는 것에 기초하여 인덕터의 방전이 수행된다.
도 3c를 참조하면, 제3 페이즈에서, 한 쌍의 전력 회로(100)에 포함된 한 쌍의 인덕터(LA, LB)는 충전되고 한 쌍의 플라잉 커패시터(CA, CB)는 출력 노드(Nout)를 통해 방전된다. 구체적으로, 제1 페이즈에서 한 쌍의 제1 스위치(S1,A, S1,B), 한 쌍의 제3 스위치(S3,A, S3,B) 및 한 쌍의 제5 스위치(S5,A, S5,B)가 온되고, 한 쌍의 제2 스위치(S2,A, S2,B) 및 한 쌍의 제4 스위치(S4,A, S4,B)가 오프되는 것에 기초하여 한 쌍의 인덕터(LA, LB)가 충전되고 한 쌍의 플라잉 커패시터(CA, CB)가 방전될 수 있다.
도 3d를 참조하면, 제4 페이즈에서, 한 쌍의 인덕터(LA, LB) 중 하나(인덕터 A)는 한 쌍의 플라잉 커패시터(CA, CB)를 통해 방전되고, 한 쌍의 인덕터(LA, LB) 중 다른 하나(인덕터 B)는 출력 노드(Nout)를 통해 방전된다. 구체적으로, 제4 페이즈에서 한 쌍의 제2 스위치(S2,A, S2,B), 제4-B 스위치(S4,B) 및 제5-A 스위치(S5,A)는 온되고, 한 쌍의 제1 스위치(S1,A, S1,B), 한 쌍의 제3 스위치(S3,A, S3,B), 제4-A 스위치(S4,A) 및 제5-B 스위치(S5,B)가 오프되는 것에 기초하여 인덕터의 방전이 수행된다.
특히, 도 3b 및 도 3c와 같이 제2 페이즈 및 제3 페이즈에서는 제어부(200)가 한 쌍의 제1 스위치(S1,A, S1,B) 및 한 쌍의 제3 스위치(S3,A, S3,B)는 오프하고, 한 쌍의 제2 스위치(S2,A, S2,B)는 온하고, 한 쌍의 제4 스위치(S4,A, S4,B) 중 하나와 한 쌍의 제5 스위치(S5,A, S5,B) 중 하나를 온하여 인덕터 전류를 방전시킴으로써 볼트-세컨드 룰(volt-second rule)을 만족시킬 수 있다.
상술한 본 개시의 전력 회로에 따르면, 크로스-커플드 구조를 채용하여 각 위상 별 인덕터 및 커패시터 오차에 의한 전류 오차가 상쇄될 수 있다. 또한, 하나의 주기에 대한 전력 회로의 페이즈 별 동작에 기초하여 유도된 전압 변환 비율(voltage conversion ratio, M)을 듀티비(D)에 대한 함수로 표현하면 M=2/(3-3*D) (0<D<1)이며, 출력 전압은 2/3(강압)에서 최대 무한대(승압)까지 생성 가능할 수 있다.
도 4a 및 도 4b는 본 개시의 일 예에 따른 DC-DC 컨버터의 듀티비에 따른 전압 변환 비율을 도시한 것이다.
도 4a 및 도 4b를 참조하면, DC-DC 컨버터(10)는 듀티비에 따라 벅 동작 또는 부스트 동작을 수행하며, 전압 변환 비율이 벅 동작, 즉 강압 시 2/3에서 부스트 동작 시 무한대까지 생성 가능한 것을 확인할 수 있다.
도 5는 본 개시의 일 예에 따른 제어부의 회로도이다.
도 5를 참조하면, 본 개시의 일 예에 따른 제어부(200)는 한 쌍의 전력 회로(100)에 연결되며, 듀티비 결정부(210), 제어 신호 생성부(220), 영 전류 감지부(230) 및 제어 신호 인가부(240)를 포함한다.
듀티비 결정부(210)는 램프 2생성기(211)에서 생성된 램프 신호(VRMP)에 전류 센싱부를 통해 한 쌍의 전력 회로(100)의 인덕터 전류를 센싱하고, 센싱 결과에 따라 생성된 센싱 신호(VSEN)를 결합하여 듀티비 결정 비교기(214)에 인가한다. 또한, 듀티비 결정부(210)는 출력 전압과 기준 전압을 비교하고, 증폭기(215)를 통해 비교 결과를 증폭한 에러 신호(VERR)를 듀티비 결정 비교기(214)에 인가한다. 듀티비 결정 비교기(214)는 인가된 신호들을 비교하고, 비교 결과에 따라 듀티비를 결정한다. 예를 들어, 듀티비 결정 비교기(214)는 출력 전압을 승압할 필요가 있는 경우 부스트 동작에 대응되는 듀티비를 결정하거나, 출력 전압을 강압할 필요가 있는 경우 벅 동작에 대응되는 듀티비를 결정할 수 있다. 듀티비 결정 비교기(214)는 결정된 듀티비를 제어 신호 생성부(220)에 전달한다.
제어 신호 생성부(220)는 결정된 듀티비와 영 전류 감지부(230)로부터 전달받는 영 전류 감지 신호(ZCDA, ZCDB)에 기초하여 제어 신호를 생성한다. 제어 신호는 상술한 제1 페이즈 내지 제4 페이즈에 대응하여 복수의 한 쌍의 스위치(S1,A 내지 S5,B) 각각을 온/오프하기 위한 신호이다.
영 전류 감지부(230)는 제어부(200)에 전기적으로 연결되어 한 쌍의 인덕터(LA, LB)의 전류 중 어느 하나에 영 전류가 발생하는 것을 감지하고, 영 전류가 발생된 경우 영 전류 감지 신호(ZCDA, ZCDB)를 생성하여 제어부(200)에 전달한다. 영 전류 감지부(230)는 한 쌍의 플라잉 커패시터(CA, CB)의 일 단 전압(VCB,A, VCB,B) 중 어느 하나가 출력 전압과 동일하면 영 전류가 발생하는 것으로 감지하며, 이때 한 쌍의 플라잉 커패시터(CA, CB)의 일 단 전압(VCB,A, VCB,B)은 상술한 한 쌍의 제3 노드(N3,A, N3,B) 전압(VCB,A, VCB,B)에 대응될 수 있다.
또한, 영 전류 감지부(230)는 영 전류 감지 신호(ZCDA, ZCDB)에 한 쌍의 역전류 방지 스위치의 오프 시 발생하는 전파 지연(propagation delay)을 보상하기 위한 오프셋을 인가할 수 있다.
제어 신호 인가부(240)는 복수의 한 쌍의 스위치(S1,A 내지 S5,B)에 제어 신호를 인가한다. 복수의 한 쌍의 스위치(S1,A 내지 S5,B)는 제어 신호에 따라 온/오프된다. 이를 위하여, 제어 신호 인가부(240)는 복수의 한 쌍의 스위치(S1,A 내지 S5,B)에 제어 신호를 인가하기 위한 게이트 드라이버와 구동 전압 선택부를 추가로 포함할 수 있다.
이하에서는, 영 전류 감지부(230)에 대하여 상세히 설명한다.
도 6은 본 개시의 일 예에 따른 영 전류 감지부의 회로도이다.
도 6을 참조하면, 본 개시의 일 예에 따른 영 전류 감지부(230)는 한 쌍의 제1 비교부(231), 차지 펌프(233), 한 쌍의 제2 비교부(234)를 포함한다.
한 쌍의 제1 비교부(231)는 출력 신호와 한 쌍의 제3 노드(N3,A, N3,B) 전압(VCB,A, VCB,B)을 비교하고, 차지 펌프(233)를 제어하기 위한 업/다운 신호를 생성한다. 이때, 한 쌍의 제1 비교부(231)에 포함된 한 쌍의 제1 비교기(232)는 한 쌍의 제4 스위치(S4,A, S4,B)의 트리거링 시점, 즉 오프 시점에 따라 동적으로 동작한다. 예를 들어, 한 쌍의 제1 비교기(232)는 한 쌍의 제4 스위치(S4,A, S4,B)의 게이트 전압에 기초하여 트리거링 시점을 판단할 수 있다.
한 쌍의 제1 비교부(231)는 출력 신호와 한 쌍의 제3 노드(N3,A, N3,B) 전압(VCB,A, VCB,B)을 비교하고, 비교 결과에 따라 한 쌍의 제4 스위치(S4,A, S4,B)의 오프 시점과 영 전류가 발생한 시점 간에 차이가 발생하였는지 여부를 판단한다. 판단 결과에 따라, 한 쌍의 제4 스위치(S4,A, S4,B)의 오프 시점이 영 전류가 발생한 시점 보다 빠른 경우 오프 시점을 늦추도록 업/다운 신호를 생성하고, 한 쌍의 제4 스위치(S4,A, S4,B)의 오프 시점이 영 전류가 발생한 시점 보다 늦은 경우 오프 시점을 당기도록 업/다운 신호를 생성한다.
차지 펌프(233)는 업/다운 신호에 기초하여 오프셋 전압(VOS)을 조절한다. 오프셋 전압은 출력 전압과 함께 한 쌍의 제2 비교부(234)로 인가된다.
한 쌍의 제2 비교부(234)는 출력 전압에 오프셋 전압이 인가된 전압과 한 쌍의 플라잉 커패시터(CA, CB)의 일 단 전압(VCB,A, VCB,B)을 한 쌍의 제2 비교기(235)를 통해 비교하여 영 전류 감지 신호(ZCDA, ZCDB)를 생성한다.
이때, 한 쌍의 제2 비교기(235)는 인에이블 신호 인가부(236)에 의해 영 전류가 발생한 순간만 인에이블(enable)될 수 있다.
영 전류 감지부(230)의 영 전류 감지 신호(ZCDA, ZCDB)에 기초하여 제어부(200)는 DCM 페이즈에서 복수의 한 쌍의 스위치(S1,A 내지 S5,B)를 구동하게 된다. 상술한 적어도 4개의 페이즈는 제1 페이즈 내지 제4 페이즈 외에 DCM 동작을 위해 제1 DCM 페이즈 및 제2 DCM 페이즈를 포함할 수 있다. 제1 DCM 페이즈는 제2 페이즈 및 제3 페이즈 사이에 포함되고, 제2 DCM 페이즈는 제4 페이즈 이후에 포함된다.
도 7은 본 개시의 일 예에 따른 DCM 페이즈에서 한 쌍의 전력 회로의 회로도를 도시한 것이다.
도 7을 참조하면, 제어부(200)는 제1 DCM 페이즈에서 영 전류 감지 신호(ZCDA, ZCDB)에 기초하여 한 쌍의 제4 스위치(S4,A, S4,B), 즉 한 쌍의 역전류 방지 스위치를 오프한다. 또한, 제어부(200)는 제2 DCM 페이즈에서도 한 쌍의 제4 스위치(S4,A, S4,B)를 오프하여 역전류를 방지할 수 있다.
도 8a는 기존의 DCM 페이즈를 설명하기 위한 것이고, 도 8b는 본 개시의 일 예에 따른 영 전류 감지부에 의한 DCM 페이즈를 설명하기 위한 것이다.
도 8a 를 참조하면, 기존의 DCM 페이즈는 영 전류 감지 신호인 ZCDA 이후 한 쌍의 제4 스위치(S4,A, S4,B)가 오프되는 시점과 영 전류 시점 간 전파 지연(propagation delay)이 발생하는 것을 확인할 수 있다. 또한, 전파 지연으로 인해 인덕터 전류(IL, B)에서 전력 손실이 발생하는 것을 확인할 수 있다.
반면, 도 8b를 참조하면 본 개시의 일 예에 따른 영 전류 감지부(230)에 의한 DCM 페이즈의 경우, 영 전류 감지 신호(ZCDA, ZCDB)가 전파 지연만큼 빠르게 생성됨에 따라 한 쌍의 제4 스위치(S4,A, S4,B)가 오프되는 시점이 영 전류가 발생하는 시점과 일치함을 확인할 수 있다.
도 9a 내지 도 9e는 본 개시의 일 예에 따른 DC-DC 컨버터에 대한 다양한 시뮬레이션 결과를 도시한 것이다.
도 9a 및 도 9b를 참조하면, 입력 전압이 각각 2.8[V] 및 4.2[V]일 때 벅-부스트 동작에 의해 기준 전압인 3.3[V]로 레귤레이팅 됨을 확인할 수 있다.
또한, 도 9c를 참조하면 부하 전류가 200[mA]에서 700[mA]로 변할 때 DC-DC 컨버터(10)의 로드 과도 응답을 확인할 수 있다.
또한, 도 9d를 참조하면 본 개시에 따른 영 전류 감지부(230)에 포함된 한 쌍의 제2 비교기(235)의 영 전류 감지 신호(ZCDA, ZCDB)가 주기적으로 레귤레이션 됨을 확인할 수 있다.
또한, 도 9e를 참조하면 본 개시에 따른 DC-DC 컨버터(10)의 전력 변환 효율은 입력 전압이 4.2[V]일 때 96.72[%]까지 달성되는 것을 확인할 수 있다.
이하에서는, 상술한 본 개시의 다양한 예들에 따른 DC-DC 컨버터(10)에 따른 동작 방법을 설명한다. 상술한 부분과 중복되는 부분에 대한 상세한 설명은 생략한다.
도 10은 본 개시의 일 예에 따른 DC-DC 컨버터의 동작 방법의 순서도이다.
도 10을 참조하면, S110에서, DC-DC 컨버터(10)는 출력 전압과 기준 전압을 비교하여 에러 신호를 생성한다.
S120에서, DC-DC 컨버터(10)는 센싱된 인덕터 전류와 에러 신호를 비교하여 듀티비를 결정한다.
S130에서, DC-DC 컨버터(10)는 듀티비에 기초하여 제어 신호를 생성한다. 이때, 영 전류가 감지될 경우, DC-DC 컨버터(10)는 영 전류 감지 신호를 추가로 고려하여 제어 신호를 생성할 수도 있다.
S140에서, DC-DC 컨버터(10)는 제어 신호에 기초하여 벅-부스트 동작을 수행한다.
상술한 본 개시의 다양한 예들에 따른 DC-DC 컨버터(10) 및 동작 방법에 따르면, 기존의 인덕터 기반의 벅-부스트 컨버터 대비 RMS(root mean square) 인덕터 전류 레벨이 낮음으로써 전력 손실을 줄이며 이중 위상 구조를 통해 기존 기술 대비 더 높은 부하 전류를 구동할 수 있다.
또한, 영 전류 감지 동작을 구현하여 매우 낮은 부하 전류 상황에서 역전류를 방지하고, 오프셋 인가를 통해 타이밍 미스매치를 줄여 높은 전력 변환 효율을 얻을 수 있다.
또한, 듀티비 조절 만을 통해 승/강압 동작이 모두 가능하며, 연속적인 입출력 전류를 통해 상대적으로 낮은 출력 전압 리플 및 낮은 전력 손실을 갖음과 동시에 이중 위상 및 이중 경로 전력 전달을 통해 높은 부하 전류 상황에서도 고효율로 전력을 전달할 수 있다.
상술한 설명에서 제안 방식에 대한 일례들 또한 본 개시의 구현 방법들 중 하나로 포함될 수 있으므로, 일종의 제안 방식들로 간주될 수 있음은 명백한 사실이다. 또한, 상기 설명한 제안 방식들은 독립적으로 구현될 수 도 있지만, 일부 제안 방식들의 조합 (혹은 병합) 형태로 구현될 수 도 있다.
상술한 바와 같이 개시된 본 개시의 예들은 본 개시와 관련된 기술분야의 통상의 기술자가 본 개시를 구현하고 실시할 수 있도록 제공되었다. 상기에서는 본 개시의 예들을 참조하여 설명하였지만, 해당 기술 분야의 통상의 기술자는 본 개시의 예들을 다양하게 수정 및 변경시킬 수 있다. 따라서, 본 개시는 여기에 기재된 예들에 제한되려는 것이 아니라, 여기서 개시된 원리들 및 신규한 특징들과 일치하는 최광의 범위를 부여하려는 것이다.
10: DC-DC 컨버터
100: 한 쌍의 전력 회로 200: 제어부

Claims (11)

  1. 입력 노드 및 출력 노드 사이에 구비되어 서로가 크로스-커플드(cross-coupled) 구조로 결합되며, 하나의 주기 동안 상기 입력 노드의 입력 전압과 상기 출력 노드의 출력 전압 간 벅-부스트(buck-boost) 동작을 수행하는 한 쌍의 전력 회로; 및
    상기 한 쌍의 전력 회로를 제어하는 제어부를 포함하고,
    상기 한 쌍의 전력 회로는 상기 제어부의 제어에 따라 상기 하나의 주기에 포함된 적어도 4개의 페이즈에 기초하여 상기 벅-부스트 동작을 수행하고,
    상기 한 쌍의 전력 회로는 상기 제어부의 제어에 따라 상기 적어도 4개의 페이즈 중 불연속적인 2개의 페이즈에서는 대칭적으로 동작하는,
    DC-DC 컨버터.
  2. 제1항에 있어서,
    상기 한 쌍의 전력 회로는 일 단이 상기 입력 노드와 연결된 한 쌍의 인덕터, 상기 한 쌍의 인덕터 및 상기 출력 노드 사이에 구비되는 한 쌍의 플라잉 커패시터 및 상기 한 쌍의 인덕터 또는 상기 한 쌍의 플라잉 커패시터에 연결되는 복수의 한 쌍의 스위치를 포함하고,
    상기 한 쌍의 인덕터와 상기 한 쌍의 플라잉 커패시터는 상기 크로스-커플드 구조를 갖는,
    DC-DC 컨버터.
  3. 제2항에 있어서,
    상기 적어도 4개의 페이즈는 제1 페이즈 내지 제4 페이즈를 포함하고,
    상기 제1 페이즈 및 상기 제3 페이즈에서, 상기 한 쌍의 인덕터는 충전되고 상기 한 쌍의 플라잉 커패시터는 상기 출력 노드를 통해 방전되고,
    상기 제2 페이즈에서, 상기 한 쌍의 인덕터 중 하나는 상기 출력 노드를 통해 방전되고, 상기 한 쌍의 인덕터 중 다른 하나는 상기 한 쌍의 플라잉 커패시터를 통해 방전되고,
    상기 제4 페이즈에서, 상기 한 쌍의 인덕터 중 하나는 상기 한 쌍의 플라잉 커패시터를 통해 방전되고, 상기 한 쌍의 인덕터 중 다른 하나는 상기 출력 노드를 통해 방전되는,
    DC-DC 컨버터.
  4. 제3항에 있어서,
    상기 불연속적인 2개의 페이즈는 상기 제2 페이즈 및 상기 제4 페이즈인,
    DC-DC 컨버터.
  5. 제3항에 있어서,
    상기 제어부에 전기적으로 연결되어 상기 한 쌍의 인덕터의 전류 중 어느 하나에 영 전류가 발생하는 것을 감지하고, 상기 영 전류가 발생된 경우 영 전류 감지 신호를 생성하여 상기 제어부에 전달하는 영 전류 감지부를 더 포함하고,
    상기 영 전류 감지부는 상기 한 쌍의 플라잉 커패시터의 일 단 전압 중 어느 하나가 상기 출력 전압과 동일하면 상기 영 전류가 발생하는 것으로 감지하는,
    DC-DC 컨버터.
  6. 제5항에 있어서,
    상기 적어도 4개의 페이즈는 상기 제2 페이즈 및 상기 제3 페이즈 사이에 제1 DCM(discontinuous conduction mode) 페이즈를 포함하고, 상기 제4 페이즈 이후 제2 DCM 페이즈를 포함하고,
    상기 제어부는 상기 제1 DCM 페이즈 및 상기 제2 DCM 페이즈에서 상기 영 전류 감지 신호에 기초하여 상기 복수의 한 쌍의 스위치 중 상기 한 쌍의 플라잉 커패시터의 일 단 및 상기 출력 노드 사이에 구비되는 한 쌍의 역전류 방지 스위치를 오프(off)하는,
    DC-DC 컨버터.
  7. 제6항에 있어서,
    상기 영 전류 감지부는 상기 영 전류 감지 신호에 상기 한 쌍의 역전류 방지 스위치의 오프 시 발생하는 전파 지연(propagation delay)을 보상하기 위한 오프셋을 인가하는,
    DC-DC 컨버터.
  8. 입력 노드 및 출력 노드 사이에 구비되어 서로가 크로스-커플드(cross-coupled) 구조로 결합되며, 하나의 주기 동안 상기 입력 노드의 입력 전압과 상기 출력 노드의 출력 전압 간 벅-부스트(buck-boost) 동작을 수행하는 한 쌍의 전력 회로; 및
    상기 한 쌍의 전력 회로를 제어하는 제어부를 포함하고,
    상기 한 쌍의 전력 회로는:
    상기 입력 노드와 한 쌍의 제1 노드 사이에 구비되는 한 쌍의 인덕터;
    일 단이 상기 한 쌍의 제1 노드에 연결되는 한 쌍의 제1 스위치;
    일 단이 상기 한 쌍의 제1 노드에 연결되고, 타 단이 한 쌍의 제2 노드에 연결되는 한 쌍의 제2 스위치;
    상기 한 쌍의 제2 노드 및 한 쌍의 제3 노드 사이에 구비되는 한 쌍의 플라잉 커패시터;
    일 단이 상기 한 쌍의 제3 노드에 연결되는 한 쌍의 제3 스위치;
    일 단이 상기 한 쌍의 제3 노드에 연결되고, 타 단이 상기 출력 노드에 연결되는 한 쌍의 제4 스위치; 및
    일 단이 상기 한 쌍의 제2 노드에 연결되고, 타 단이 상기 출력 노드에 연결되는 한 쌍의 제5 스위치를 포함하고,
    상기 한 쌍의 전력 회로는 상기 제어부의 제어에 따라 상기 하나의 주기에 포함된 적어도 4개의 페이즈에 기초하여 상기 벅-부스트 동작을 수행하고,
    상기 한 쌍의 전력 회로는 상기 제어부의 제어에 따라 상기 적어도 4개의 페이즈 중 불연속적인 2개의 페이즈에서는 대칭적으로 동작하는,
    DC-DC 컨버터.
  9. 제8항에 있어서,
    상기 불연속적인 2개의 페이즈 각각에서, 상기 제어부는 상기 한 쌍의 제1 스위치 및 상기 한 쌍의 제3 스위치는 오프(off)하고, 상기 한 쌍의 제2 스위치는 온(on)하고, 상기 한 쌍의 제4 스위치 중 하나와 상기 한 쌍의 제5 스위치 중 하나를 온하는,
    DC-DC 컨버터.
  10. 제8항에 있어서,
    상기 제어부에 전기적으로 연결되어 상기 한 쌍의 인덕터의 전류 중 어느 하나에 영 전류가 발생하는 것을 감지하고, 상기 영 전류가 발생된 경우 영 전류 감지 신호를 생성하여 상기 제어부에 전달하는 영 전류 감지부를 더 포함하고,
    상기 영 전류 감지부는 상기 한 쌍의 플라잉 커패시터의 일 단 전압 중 어느 하나가 상기 출력 전압과 동일하면 상기 영 전류가 발생하는 것으로 감지하는,
    DC-DC 컨버터.
  11. 제10항에 있어서,
    상기 영 전류 감지부는:
    상기 한 쌍의 제4 스위치의 트리거링 시점에 따라 상기 출력 전압 및 상기 한 쌍의 플라잉 커패시터의 일 단 전압을 비교하여 업/다운 신호를 생성하는 한 쌍의 제1 비교부;
    상기 업/다운 신호에 기초하여 오프셋 전압을 조절하는 차지 펌프; 및
    상기 출력 전압에 상기 오프셋 전압이 인가된 전압과 상기 한 쌍의 플라잉 커패시터의 일 단 전압을 비교하여 상기 영 전류 감지 신호를 생성하는 한 쌍의 제2 비교부를 포함하는,
    DC-DC 컨버터.
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