KR102528957B1 - 다층 구조의 반도체 디바이스 테스트 보드의 수리방법 - Google Patents

Abstract

본 발명은 상부면 및 내층에 각각 회로가 구비되는 다층 구조의 반도체 디바이스 테스트 보드의 수리방법에 관한 것으로서, 좀 더 상세하게는, 검사용 설비를 통해 메모리칩과 같은 반도체 디바이스(Semiconductor Device)의 정상 동작여부를 테스트하기 위해 구비되는 반도체 디바이스 테스트 보드의 제조 과정중 상기 보드 상에 각종 전자부품들을 삽입실장 또는 표면실장 등의 방법들로 실장하는 과정에서 전자부품 솔더링 패턴이 손상되는 경우나, 검사용 설비를 운용하는 중 충격 등에 의해 표면실장된 전자부품이 상기 테스트 보드 상에서 솔더링 패턴과 함께 떨어져 나가면서 패턴이 손상되는 경우에 상기 손상된 반도체 디바이스 테스트 보드를 폐기처리하지 않고 이를 재생, 수리하여 재사용할 수 있도록 함과 함께, 보다 견고하게 전자부품 솔더링 패턴이 상기 테스트 보드 상에 고정 접착될 수 있도록 수리하여 상기 다층 구조의 반도체 디바이스 테스트 보드의 내구성을 향상시킬 수 있는 다층 구조의 반도체 디바이스 테스트 보드의 수리방법에 관한 것으로,
본 발명에 따른 상부면 및 내층에 회로가 구비되는 다층 구조의 반도체 디바이스 테스트 보드의 수리방법에 있어서, 외관 검사나 테스트 기기를 통해 다층 구조의 반도체 디바이스 테스트 보드(30)의 상측면에서 전자부품 솔더링 패턴(31)의 손상부위를 확인하는 손상부위 확인단계(S1); 확인된 손상부위의 보드(30) 상측면에 묻어 있는 이물질을 제거하고, 표면을 평탄하게 정리하는 손상부위 표면정리단계(S2); 상기 손상부위 표면정리단계(S2)를 통해 평탄하게 정리된 전자부품 솔더링 패턴(31)의 손상부위에 소정두께로 에폭시를 도포한 후, 건조기에서 경화시키며, 상기 에폭시를 도포하고 건조기에서 경화시키는 과정을 소정횟수 반복하여 에폭시 베이스층(33)을 형성하는 에폭시 표면도포단계(S3); 동판(35)을 준비하고 준비된 상기 동판(35)의 하측면에 폴리이미드(Polyimide)를 소정두께로 도포한 후, 건조기에서 경화시켜 폴리이미드 동판 접착층(36)을 형성하는 동판 접착층 형성단계(S4); 상기 에폭시 표면도포 단계(S3)를 통해 상기 에폭시 베이스층(33)이 형성된 손상부위에 동판(35) 접착을 위한 에폭시를 소정두께로 다시 도포하여 에폭시 접착층(34)을 형성하고, 상기 동판 접착층 형성단계(S4)를 통해 하측면에 폴리이미드 동판 접착층(36)이 형성된 동판(35)을 손상부위에 맞게 재단한 후, 상기 에폭시 접착층(34)의 상측면에 안착시키고, 상기 동판 접착층(36)이 상기 에폭시 접착층(34)의 상측면에 맞닿은 상태에서 상기 동판 접착층(36)을 상기 에폭시 접착층(34)에 열융착되게 한 후, 경화시키는 동판 접착단계(S5); 상기 동판 접착단계(S5)를 통해 동판(35)이 접착된 손상부위에 소정 직경 및 깊이의 원형홈(37)을 가공형성하는 홈 가공단계(S6); 상기 홈 가공단계(S6) 후, 가공 형성된 홈(37) 내부를 실버 페이스트(38)로 채워 보드(30)의 내층 회로(32)와 상측면에 접착된 상기 동판(35) 간의 끊어져 손상된 패턴(31)을 연결 복구하는 실버 페이스트 투입단계(S7); 경화기에서 소정 온도로 소정 시간 동안 유지하는 과정을 단계적으로 온도를 상승시키며 소정 횟수 반복 실시하여 상기 실버 페이스트(38)로 채워진 홈(37) 내부를 경화시키는 경화단계(S8); 상기 경화단계(S8) 후, 가공 형성된 홈(37) 내부를 채운 실버 페이스트(38) 상부면을 연마하는 연마단계(S9); 및, 상기 연마단계(S9)에서 발생된 이물질을 제거하고, 홈(37)의 상부면에 소정 높이로 동 도금(39)하는 동 도금단계(S10);를 포함하여 구성되는 것을 특징으로 한다.

Description

다층 구조의 반도체 디바이스 테스트 보드의 수리방법{The Repairing Method of Multilayer Test Board for Semiconductor Device}

본 발명은 상부면 및 내층에 각각 회로가 구비되는 다층 구조의 반도체 디바이스 테스트 보드의 수리방법에 관한 것으로서, 좀 더 상세하게는, 검사용 설비를 통해 메모리칩과 같은 반도체 디바이스(Semiconductor Device)의 정상 동작여부를 테스트하기 위해 구비되는 반도체 디바이스 테스트 보드의 제조 과정중 상기 보드 상에 각종 전자부품들을 삽입실장 또는 표면실장 등의 방법들로 실장하는 과정에서 전자부품 솔더링 패턴이 손상되는 경우나, 검사용 설비를 운용하는 중 충격 등에 의해 표면실장된 전자부품이 상기 테스트 보드 상에서 솔더링 패턴과 함께 떨어져 나가면서 패턴이 손상되는 경우에 상기 손상된 반도체 디바이스 테스트 보드를 폐기처리하지 않고 이를 재생, 수리하여 재사용할 수 있도록 함과 함께, 보다 견고하게 전자부품 솔더링 패턴이 상기 테스트 보드 상에 고정 접착될 수 있도록 수리하여 상기 다층 구조의 반도체 디바이스 테스트 보드의 내구성을 향상시킬 수 있는 다층 구조의 반도체 디바이스 테스트 보드의 수리방법에 관한 것이다.

최근들어 각종 산업, 예를 들면, 컴퓨터 산업, 정보통신 산업, 우주항공 산업 등과 같은 전자 산업, 기계 산업 등 대부분 산업의 기술 개발이 급속히 진행되고 있는 바, 대부분 산업의 기술 개발은 보다 많은 데이터의 단시간내 처리와, 단위 면적당 보다 많은 데이터의 저장 등 산업상 필수적인 기능을 갖는 고성능, 고집적 반도체 디바이스의 성능에 의존하는 실정이다.

이와 같은 중요한 역할을 하는 반도체 디바이스는 순수 실리콘 기판상에 매우 복잡하면서도 정밀한 반도체 박막 공정을 통하여 고집적도를 갖는 반도체 칩이 제작되고, 반도체 칩을 열악한 외부환경으로부터 보호함과 동시에 외부기기와 신호 입출력이 가능하도록 하는 패키징 고정을 거친 후, 소정 테스트를 진행한 후에야 비로소 반도체 디바이스를 필요로 하는 수요자에게 공급된다. 이때, 반도체 디바이스를 제작하는 과정인 반도체 칩 공정, 패키징 고정은 매우 중요하지만, 반도체 칩 제조공정, 패키징 고정을 진행한 반도체 디바이스가 정상 작동하는 지에 대한 신뢰성 입증과정인 테스트 공정은 더욱 중요하다.

반도체 디바이스를 제작함에 있어 중요한 역할을 하는 반도체 디바이스의 테스트 공정을 진행하기 위해서는, 도 1에 도시된 바와 같이, 보드(11)의 상, 하부면에 각각 상부 프로브(12) 및 하부 프로브(13)가 소정길이로 돌출 형성되는 테스트 소켓(10)을 이용하게 되며, 상기 테스트 소켓(10)의 상부 프로브(12)의 상측면에는 테스트할 대상 반도체 디바이스(20)가 얹혀 상기 상부 프로브(12)와 접촉하게 되며, 상기 테스트 소켓(10)의 하부 프로브(13)의 하측면에는 테스트 보드(30)가 위치하여 상기 하부 프로브(13)와 접촉하게 된 상태에서 대상 반도체 디바이스(20)를 검사용 설비를 통해 테스트 공정을 진행하게 된다.

이와 같이, 반도체 디바이스 테스트 공정과정에서 상기 테스트 소켓(10)의 하부 프로브(13)와 접촉하는 테스트 보드(30)의 상측면 패턴은 수많은 반도체 디바이스들을 테스트하는 과정에서 상기 테스트 소켓(10)의 하부 프로브(13)와 접촉 및 이격을 수없이 반복하게 되며, 상기 하부 프로브(13)와의 빈번한 접촉으로 테스트 보드(30)의 상측면에 형성되는 패턴들이 마모되거나 떨어져 나가게 되면 더 이상 정확한 테스트 공정을 진행할 수 없게 된다. 이처럼 패턴들이 마모되거나 보드 상에서 떨어져나간 테스트 보드는 더 이상 테스트 공정에 사용되지 못하고 전량 교체 및 폐기처분하게 되어 환경오염을 유발시키고, 교체 비용에 따른 경제적인 손실이 발생하는 문제점이 있었다.

이에, 등록특허 제10-0891076호(발명의 명칭: '인쇄회로기판 재생 방법')에서는, PCB 기판(Printed Wiring Board)의 SMT(Surface Mounter Technology) 실장과정에서 패턴 및 패드의 불량이 발생하였을 때 PCB 기판을 폐기처리하지 않고 이를 수리 재생하여 재사용할 수 있도록 하는 인쇄회로기판 재생방법에 대해 게재되어 있으나, 반도체 디바이스 테스트 보드와 같이, 테스트 소켓의 하부 프로브와의 빈번한 접촉 인해 발생되는 패턴의 손상 부위를 수리 재생하여 사용하기에는 경도가 약하여 패턴이 다시 쉽게 마모되거나, 동선으로 회로 패턴을 형성시키는 종래 PCB기판에 대한 수리 재생방법으로는 정밀한 반도체 디바이스 테스트 공정을 진행하기 위해 요구되는 테스트 보드 상의 회로 패턴간의 정밀한 저항치 형성이 어려운 문제점이 있었다.

이를 해결하기 위해, 본 출원인이 특허출원하여 특허등록 받은 등록특허 제10-1398180호(발명의 명칭:'반도체 디바이스 테스트 보드의 수리방법')에서는, 마모에 의한 손상 부위의 수리 재생을 통한 내마모성을 강화시켜 재생된 테스트 보드를 반도체 디바이스 테스트 공정에 장시간 사용할 수 있으며, 반도체 디바이스 테스트 공정에서 요구되는 테스트 보드 상의 회로 패턴간의 저항치를 정밀하게 형성시킬 수 있도록 하는 반도체 디바이스 테스트 보드의 수리방법에 대해 개재되어 있다. 본 출원인이 제시한 상기 테스트 보드의 수리방법의 경우, 테스트 보드의 상측면이나 하측면의 보드 표면에서 발생한 회로 손상을 용이하게 재생 수리할 수 있도록 하고 있으며,

또한, 본 출원인이 특허출원하여 특허등록 받은 등록특허 제10-1527941호(발명의 명칭:'다층 구조의 반도체 디바이스 테스트 보드의 수리방법')에서는, 상부면, 하부면 및, 내층에 각각 회로가 구비되는 다층 구조의 반도체 디바이스 테스트 보드가 오랜시간 반복적인 테스트 과정에서 충격이나 실내 온도 변화 또는 습기 등에 의해 발생되는 다층 구조 테스트 보드의 층간 벌어짐으로, 상부면 회로와 내층 회로 간의 연결이 끊어져 손상되는 경우에, 손상된 반도체 디바이스 테스트 보드를 폐기처리하지 않고 이를 재생, 수리하여 재사용 할 수 있도록 하고 있으나,

반도체 디바이스 테스트 보드의 제조 과정중 상기 보드 상에 각종 전자부품들을 삽입실장 또는 표면실장 등의 방법들로 실장하는 과정에서 전자부품 솔더링 패턴이 손상되는 경우나, 검사용 설비를 운용하는 중 충격 등에 의해 표면실장된 전자부품이 상기 테스트 보드 상에서 솔더링 패턴과 함께 떨어져 나가면서 패턴이 손상된 경우에, 이를 상기 전술한 수리방법으로 패턴을 복구하게 되면 패턴과 보드 상측면과의 접착력이 약하여 상기 테스트 보드의 사용 중에 복구된 패턴이 다시 보드 상에서 쉽게 분리 이탈되면서 손상되는 현상이 반복적으로 발생되는 문제점이 있다.

등록특허 제10-0891076호(발명의 명칭:'인쇄회로기판 재생방법') 등록특허 제10-1398180호(발명의 명칭:'반도체 디바이스 테스트 보드의 수리방법') 등록특허 제10-1527941호(발명의 명칭:'다층 구조의 반도체 디바이스 테스트 보드의 수리방법')

본 발명은 상기와 같은 문제점을 해결하기 위해 도출된 것으로, 반도체 디바이스 테스트 보드의 제조 과정중 상기 보드 상에 각종 전자부품들을 삽입실장 또는 표면실장 등의 방법들로 실장하는 과정에서 전자부품 솔더링 패턴이 손상되는 경우나, 검사용 설비를 운용하는 중 충격 등에 의해 표면실장된 전자부품이 상기 테스트 보드 상에서 솔더링 패턴과 함께 떨어져 나가면서 패턴이 손상되는 경우에 상기 손상된 반도체 디바이스 테스트 보드를 폐기처리하지 않고 이를 재생, 수리하여 재사용할 수 있도록 함과 함께, 보다 견고하게 전자부품 솔더링 패턴이 상기 테스트 보드 상에 고정 접착될 수 있도록 수리하여 상기 다층 구조의 반도체 디바이스 테스트 보드의 내구성을 향상시킬 수 있도록 한다.

상기한 문제점을 해결하기 위한 본 발명의 일 형태에서는, 상부면 및 내층에 회로가 구비되는 다층 구조의 반도체 디바이스 테스트 보드의 수리방법에 있어서, 외관 검사나 테스트 기기를 통해 다층 구조의 반도체 디바이스 테스트 보드(30)의 상측면에서 전자부품 솔더링 패턴(31)의 손상부위를 확인하는 손상부위 확인단계(S1); 확인된 손상부위의 보드(30) 상측면에 묻어 있는 이물질을 제거하고, 표면을 평탄하게 정리하는 손상부위 표면정리단계(S2); 상기 손상부위 표면정리단계(S2)를 통해 평탄하게 정리된 전자부품 솔더링 패턴(31)의 손상부위에 소정두께로 에폭시를 도포한 후, 건조기에서 경화시키며, 상기 에폭시를 도포하고 건조기에서 경화시키는 과정을 소정횟수 반복하여 에폭시 베이스층(33)을 형성하는 에폭시 표면도포단계(S3); 동판(35)을 준비하고 준비된 상기 동판(35)의 하측면에 폴리이미드(Polyimide)를 소정두께로 도포한 후, 건조기에서 경화시켜 폴리이미드 동판 접착층(36)을 형성하는 동판 접착층 형성단계(S4); 상기 에폭시 표면도포 단계(S4)를 통해 에폭시 베이스층(33)이 형성된 손상부위에 동판(35) 접착을 위한 에폭시를 소정두께로 다시 도포하여 에폭시 접착층(34)을 형성하고, 상기 동판 접착층 형성단계(S4)를 통해 하측면에 폴리이미드 동판 접착층(36)이 형성된 동판(35)을 손상부위에 맞게 재단한 후, 상기 에폭시 접착층(34)의 상측면에 안착시키고, 상기 동판 접착층(36)이 상기 에폭시 접착층(34)의 상측면에 맞닿은 상태에서 상기 동판 접착층(36)을 상기 에폭시 접착층(34)에 열융착되게 한 후, 경화시키는 동판 접착단계(S5); 상기 동판 접착단계(S5)를 통해 동판(35)이 접착된 손상부위에 소정 직경 및 깊이의 원형홈(37)을 가공형성하는 홈 가공단계(S6); 상기 홈 가공단계(S6) 후, 가공 형성된 홈(37) 내부를 실버 페이스트(38)로 채워 보드(30)의 내층 회로(32)와 상측면에 접착된 상기 동판(35) 간의 끊어져 손상된 패턴(31)을 연결 복구하는 실버 페이스트 투입단계(S7); 경화기에서 소정 온도로 소정 시간 동안 유지하는 과정을 단계적으로 온도를 상승시키며 소정 횟수 반복 실시하여 상기 실버 페이스트(38)로 채워진 홈(37) 내부를 경화시키는 경화단계(S8); 상기 경화단계(S8) 후, 가공 형성된 홈(37) 내부를 채운 실버 페이스트(38) 상부면을 연마하는 연마단계(S9); 및, 상기 연마단계(S9)에서 발생된 이물질을 제거하고, 홈(37)의 상부면에 소정 높이로 동 도금(39)하는 동 도금단계(S10);를 포함하여 구성되는 것을 특징으로 하는 다층 구조의 반도체 디바이스 테스트 보드(30)의 수리방법을 제공한다.

본 발명에 따른 다층 구조의 반도체 디바이스 테스트 보드(30)의 수리방법에 있어서, 상기 동 도금단계(S10)를 거친 후, 상기 동 도금(39)한 부분의 상측면에 소정높이로 니켈 도금(40)하는 니켈 도금단계(S11); 및, 상기 니켈 도금(40)한 부분의 상측면에 소정높이로 금 도금(41)하는 금 도금단계(S12);를 더 포함하여 구성될 수 있고,

바람직하게는, 상기 동판 접착단계(S5)는, 상기 동판 접착층(36)을 상기 에폭시 접착층(34)의 상측면에 맞닿게 안착시킨 상태에서, 핫프레스로 상기 동판(35)의 상측면을 열가압하여 상기 동판 접착층(36)의 하측면과 상기 에폭시 접착층(34)의 상측면이 접하는 접촉면에서 서로 열융착되게한 후, 경화기를 통해 경화시킬 수 있다.

본 발명에 따른 다층 구조의 반도체 디바이스 테스트 보드의 수리방법은, 반도체 디바이스 테스트 보드의 제조 과정중 상기 보드 상에 각종 전자부품들을 삽입실장 또는 표면실장 등의 방법들로 실장하는 과정에서 전자부품 솔더링 패턴이 손상되는 경우나, 검사용 설비를 운용하는 중 충격 등에 의해 표면실장된 전자부품이 상기 테스트 보드 상에서 솔더링 패턴과 함께 떨어져 나가면서 패턴이 손상되는 경우에 상기 손상된 반도체 디바이스 테스트 보드를 폐기처리하지 않고 이를 재생, 수리하여 재사용할 수 있음과 함께, 보다 견고하게 전자부품 솔더링 패턴이 상기 테스트 보드 상에 고정 접착되어 상기 다층 구조의 반도체 디바이스 테스트 보드의 내구성 및 사용 연한을 월등히 증가시킬 수 있게 된다.

도 1은 종래 반도체 디바이스 테스트 공정을 위해 사용되는 테스트 소켓의 상, 하부 프로브 상에 반도체 디바이스 및 테스트 보드가 각각 접촉하는 것을 나타내는 단면도;
도 2는 본 발명에 따른 다층 구조의 반도체 디바이스 테스트 보드의 수리방법의 단계를 나타내는 블럭도;
도 3은 본 발명에 따른 반도체 디바이스 테스트 보드의 수리방법에 있어서, 손상부위 표면정리단계 및, 에폭시 표면도포단계 후, 테스트 보드를 나타내는 단면도;
도 4는 본 발명에 따른 반도체 디바이스 테스트 보드의 수리방법에 있어서, 동판 접착층 형성단계를 통해 하측면에 동판 접착층이 형성된 동판을 통해 동판 접착단계를 실시하고, 홈 가공단계 및 실버페이스트 투입단계를 실시한 테스트 보드를 나타내는 단면도; 및,
도 5는 본 발명에 따른 반도체 디바이스 테스트 보드의 수리방법에 있어서, 경화단계를 거친 후, 연마단계, 동 도금단계, 니켈 도금단계, 금 도금단계 및, 측면 접착층 도포단계를 실시한 테스트 보드를 나타내는 단면도;이다.

이하 상기 목적이 구체적으로 실현될 수 있는 본 발명의 실시예들을 첨부된 도면을 참조하여 설명한다. 본 실시예들을 설명함에 있어서, 동일 구성에 대해서는 동일 명칭 및 부호가 사용되며, 이에 따른 부가적인 설명은 하기에서 생략된다.

도 2는 본 발명에 따른 다층 구조의 반도체 디바이스 테스트 보드(30)의 수리방법의 단계를 나타내는 블럭도이고, 도 3은 본 발명에 따른 반도체 디바이스 테스트 보드(30)의 수리방법에 있어서, 손상부위 표면정리단계(S2) 및, 에폭시 표면도포단계(S3) 후, 테스트 보드(30)를 나타내는 단면도이며,도 4는 본 발명에 따른 반도체 디바이스 테스트 보드(30)의 수리방법에 있어서, 동판 접착층 형성단계(S4)를 통해 하측면에 동판 접착층(36)이 형성된 동판(35)을 통해 동판 접착단계(S5)를 실시하고, 홈 가공단계(S6) 및 실버페이스트 투입단계(S7)를 실시한 테스트 보드(30)를 나타내는 단면도이다.

또한, 도 5는 본 발명에 따른 반도체 디바이스 테스트 보드(30)의 수리방법에 있어서, 경화단계(S8)를 거친 후, 연마단계(S9), 동 도금단계(S10), 니켈 도금단계(S11), 금 도금단계(S12) 및, 측면 접착층 도포단계(S13)를 실시한 테스트 보드(30)를 나타내는 단면도이다.

본 발명에 따른 다층 구조의 반도체 디바이스 테스트 보드(30)의 수리방법은, 도 2에 도시된 바와 같이, 크게, 손상부위 확인단계(S1), 손상부위 표면정리단계(S2), 에폭시 표면도포단계(S3), 동판 접착층 형성단계(S4), 동판 접착단계(S5), 홈 가공단계(S6), 실버페이스트 투입단계(S7), 경화단계(S8), 연마단계(S9) 및, 동 도금단계(S10)를 포함하여 구성된다.

상기 손상부위 확인단계(S1)는, 반도체 디바이스 테스트 보드(30)의 제조 과정중 상기 보드(30) 상에 각종 전자부품들을 삽입실장 또는 표면실장 등의 방법들로 실장하는 과정에서 전자부품 솔더링 패턴(31)이 손상되는 경우나, 검사용 설비를 운용하는 중 충격 등에 의해 표면실장된 전자부품이 상기 테스트 보드(30) 상에서 솔더링 패턴(31)과 함께 떨어져 나가면서 패턴(31)이 손상되는 경우에, 본 발명에 따른 다층 구조의 반도체 디바이스 테스트 보드(30)의 수리방법에서는, 전자현미경이나 테스트 기기를 통해 보드(30)의 상측면에서 전자부품 솔더링 패턴(31)의 손상부위를 확인한다.

상기 손상부위 표면정리단계(S2)는, 도 3에 도시된 바와 같이, 상기 손상부위 확인단계(S1)를 통해 확인된 손상부위의 보드(30) 상측면에 묻어 있는 이물질을 핸드브러쉬 등을 통해 제거하고, 솔더링 패턴(31)이 뜯겨져 나간 보드(30) 상측면을 고르고 평탄하게 수리용 칼 등으로 다듬으면서 손상부위의 표면을 정리한다.

상기 에폭시 표면도포단계(S3)은, 도 3에 도시된 바와 같이, 상기 손상부위 표면정리단계(S2)를 통해 평탄하게 정리된 전자부품 솔더링 패턴(31)의 손상부위에 소정두께로 에폭시를 도포한 후, 건조기에서 건조 경화시키며, 상기 에폭시를 도포하고 건조기에서 건조 경화시키는 과정을 소정횟수 반복실시하여 에폭시 베이스층(33)을 형성하며, 바람직하게는, 70℃에서 150℃ 까지 10℃ 간격으로 30분간 유지하면서 단계적으로 온도를 상승시키면서 경화작업을 실시하고, 에폭시 도포 및 경화작업을 소정횟수 반복적으로 실시하여 전자부품 솔더링 패턴(31)의 손상부위에 보다 정밀하고 견고하게 소정두께의 에폭시 베이스층(33)을 형성할 수 있게 된다.

상기 동판 접착층 형성단계(S4)는, 소정두께의 동판(35)을 준비하고 준비된 상기 동판(35)의 하측면에 폴리이미드(Polyimide)를 소정두께로 도포한 후, 건조기에서 경화시켜 폴리이미드 동판 접착층(36)을 형성하게 된다. 종래 보드(30)의 수리방법에서는 보드(30) 상에 도포된 에폭시 베이스층(33)의 상측면에 손상된 부위 만큼 동판(35)을 재단해서 올려놓고 에폭시를 경화시킴으로써, 동판(35)을 보드(30)에 접착시키게 되며, 이 경우, 에폭시와 동판(35)과의 접착력이 약해 수리를 완료한 보드(30)의 설치 사용 중 작은 충격 등에 의해 다시 수리부분이 손상되는 문제점이 있었다. 이에 본 발명에 따른 다층 구조의 반도체 디바이스 테스트 보드(30)의 수리방법에서는, 동판(35)을 바로 에폭시 베이스층(33)에 올려놓고 경화시켜 접착하지 않고, 먼저, 상기 동판(35)의 하측면에 내화학성, 내열성 및, 절연성이 우수한 폴리이미드를 소정두께 도포한 후 경화시켜 폴리이미드 동판 접착층(36)을 형성하고, 경화된 상기 에폭시 베이스층(33)에 에폭시를 다시 도포하여 에폭시 접착층(34)을 형성하며, 상기 에폭시 접착층(34)이 경화되기전에 상기 폴리이미드 동판 접착층(36)을 상기 에폭시 접착층(34)의 상측면에 접하게 올린 상태에서 동판(35)의 상측면을 열가압하여 상기 동판 접착층(36)과 상기 에폭시 접착층(34)이 서로 열융착되게 한 후, 경화시켜 접착시킴으로써, 보다 견고하게 상기 동판(35) 즉, 전자부품 솔더링 패턴(31)이 상기 테스트 보드(30) 상에 고정 접착될 수 있으며, 손상부위의 내구성 및 사용 연한을 월등히 증가시킬 수 있게 된다.

상기 동판 접착단계(S5)는, 상기 에폭시 베이스층(33)이 형성된 손상부위에 동판(35) 접착을 위한 에폭시를 소정두께로 다시 도포하여 에폭시 접착층(34)을 형성하고, 상기 동판 접착층 형성단계(S4)를 통해 하측면에 폴리이미드 동판 접착층(36)이 형성된 동판(35)을 손상부위에 맞게 재단한 후, 상기 에폭시 접착층(34)의 상측면에 안착시키고, 상기 동판 접착층(36)이 상기 에폭시 접착층(34)의 상측면에 맞닿은 상태에서 상기 동판 접착층(36)을 상기 에폭시 접착층(34)에 열융착되게 한 후, 경화시켜 상기 동판(35)을 상기 에폭시 접착층(34)에 보다 견고하게 고정 접착시키게 된다.

바람직하게는, 상기 동판 접착단계(S5)에서, 상기 동판 접착층(36)을 상기 에폭시 접착층(34)의 상측면에 맞닿게 안착시킨 상태에서, 핫프레스로 상기 동판(35)의 상측면을 열가압하여 상기 동판 접착층(36)의 하측면과 상기 에폭시 접착층(34)의 상측면이 접하는 접촉면에서 서로 열융착되게한 후, 경화기를 통해 경화시켜 견고하게 상기 동판(35)을 보드(30) 상에 고정 접착시킬 수 있도록 하고, 잦은 접촉과 충격 등에 의해 수리된 동판(35)이 보드(30) 상에서 다시 분리 이탈되는 것을 방지할 수 있도록 한다.

상기 홈 가공단계(S6)는, 상기 동판 접착단계(S5)를 통해 동판(35)이 접착된 손상부위에 소정 직경 및 깊이의 원형홈(37)을 가공형성하는 것으로, 도 4에 도시된 바와 같이, 솔더링 패턴(31)이 떨어져나가면서 보드(30) 내층 회로(32)와 끊어진 경우에, 보드(30) 내층 회로(32)와 보드(30) 상측면의 솔더링 패턴(31)을 형성하는 상기 동판(35)을 전기적으로 연결하기 위해 보드(30) 내층 회로(32)가 위치하는 소정깊이까지 드릴 작업을 통해 홈(37)을 가공 형성하게 된다.

상기 실버 페이스트 투입단계(S7)는, 도4에 도시된 바와 같이, 상기 홈 가공단계를 통해 보드(30) 내층 회로(32)가 존재하는 소정깊이로 형성된 홈(37) 내부를 실버 페이스트(38)로 채워 보드(30)의 내층 회로(32)와 상측면에 접착된 상기 동판(35) 간의 끊어져 손상된 패턴(31)을 전기적으로 연결하는 것으로, 도시되지는 않았으나, 끝이 뾰족한 침 등으로 실버페이스트(38)를 소정량 침의 앞단에 묻게 한 후, 상기 침 앞단에 묻어 있는 실버페이스트(38)가 홈(37)의 일측 내측면을 따라 천천히 흘러내리면서 홈(37) 저면으로 유동되게 하는 과정을 반복하여 홈(37) 내부로 실버 페이스트(38)를 투입하는 과정에서 기포 등이 발생되지 않도록 한다.

상기 경화단계(S8)는, 가공 형성된 홈(37) 내부에 투입된 실버페이스트(38)를 경화시키기 위한 단계로, 경화기에서 소정 온도로 소정시간 동안 유지하는 과정을 단계적으로 온도를 상승시키면서 소정 횟수 반복 실시하며, 통상 70℃에서 150℃ 까지 10℃ 간격으로 30분간 유지하면서 단계적으로 온도를 상승시켜 상기 실버페이스트 투입단계(S7)를 통해 홈(37) 내부에 가득찬 실버페이스트(38)를 경화시킨다.

상기 연마단계(S9)는, 도 5에 도시된 바와 같이, 보드(30)에 가공 형성된 홈(37) 내부로 투입 된 후, 경화된 실버 페이스트(38)의 상부면을 연마하여 깎아내는 단계로, 실버 페이스트(38) 상측면에 동 도금(39)이 적층 형성될 경우 주변에 접착된 패턴(31) 즉, 동판(35)과 그 높이가 같아질 수 있도록 주변 접착 동판(35) 보다 높이가 소정높이로 낮아지도록 실리콘 포인트가 단부에 부착되는 핸드피스로 연마하며, 전체적인 실버 페이스트(38)의 상측면을 오목한 형상으로 연마하게 된다.

상기 동 도금단계(S10)은, 도 5에 도시된 바와 같이, 상기 연마단계(S9)에서 발생된 이물질을 제거하고, 상기 실버 페이스트(38) 상측면에 소정높이로 동 도금(39) 하게 되며, 바람직하게는, 홈(37) 가공으로 끊어진 좌, 우 동판(35)의 높이에 맞춰 도금기를 이용하여 무전해 동 도금(39)으로 이뤄지며, 실버 페이스트(38)를 통해 전기적으로 연결된 손상 부위를 도전성이 높은 동을 이용한 동 도금(39)을 시행하여 실버 페이스트(38)내 은가루를 밀집시켜 실버 페이스트(38) 상측면 부위를 보다 평평하게 형성시키고, 접촉불량을 사전에 예방할 수 있도록 한다.

바람직하게는, 도 5에 도시된 바와 같이, 상기 동 도금단계(S11)를 거친 후, 상기 동 도금(39)한 부분의 상측면에 소정높이로 니켈 도금(40)하는 니켈 도금단계(S11) 및 상기 니켈 도금(40)한 부분의 상측면에 소정높이로 금 도금(41)하는 금 도금단계(S12)를 더 실시할 수 있으며, 상기 니켈 도금단계(S11)는, 도 5에 도시된 바와 같이, 반도체 디바이스 테스트 보드(30)의 테스트 소켓 하부 프로브 빈번한 접촉 또는 외부 충격에 따른 패턴(31)의 손상을 방지하기 위해, 동 도금(39) 부위의 상측면에 적층되게 니켈 도금(40)을 시행하게 된다. 도금기를 이용해 4.5V의 전압값으로 전류를 2분 동안 통전시켜 니켈 도금(40)한 후, 알코올로 세척하며, 니켈 도금(40)한 두께가 1 ~ 3μm가 될 때까지 상기 도금 및 세척 과정을 반복실시하여 패턴(31) 부위의 전류 전도성을 유지하면서 내마모성을 강화시킬 수 있도록 한다. 도금기의 전압값이 4.5V 미만일 경우, 도금한 니켈의 두께가 얇아 도금과정을 여러 번 반복시행해야할 우려가 있으며, 4.5V를 초과할 경우에는, 니켈 도금(40)의 두께가 과도하게 두껍게 형성되어 3μm를 초과할 우려가 있으며, 전류의 통전시간 역시, 상기 전술한 4.5V 전압값 유지와 같은 이유로 2분을 유지할 수 있도록 한다. 니켈 도금(40) 두께가 1μm 미만일 경우에는 내마모성이 약해 테스트 소켓의 하부 프로브의 반복 접촉에 따른 마모 손상이 쉽게 발생될 수 있으며, 3μm를 초과할 경우에는 니켈 도금(40)의 상측면에 도금되는 금 도금(41)과 함께 전체 도금 두께가 두꺼워져 상기 테스트 소켓의 하부 프로브와의 접촉시 상기 하부 프로브 압입력 및 마찰력이 크게 작용되어 재손상이 발생 될 우려가 있다.

상기 금 도금단계(S12)는, 반도체 디바이스의 테스트 공정시 테스트 보드(30)의 정밀한 저항치를 형성하기 위해, 도 5에 도시된 바와 같이, 전류의 전도성이 우수한 금을 니켈 도금(40)의 상측면에 적층되게 금 도금(41)을 시행하게 된다. 바람직하게는, 도금기를 이용해 4V의 전압값으로 전류를 3분 동안 통전시켜 금 도금(41)한 후, 알코올로 세척하며, 금 도금(41)한 두께가 1 ~ 3μm로 형성될 때까지, 상기 도금 및 세척 과정을 반복실시하여 패턴(31) 부위의 저항치를 손상 이전의 원래 값으로 정밀하게 형성시킬 수 있도록 한다. 도금기의 전압값이 4V 미만일 경우, 도금한 금의 두께가 얇아 도금 및 세척과정을 여러 번 반복시행해야할 우려가 있으며, 반면에 4V를 초과할 경우에는, 금 도금(41)의 두께가 과도하게 두껍게 형성되어 3μm를 초과할 우려가 있으며, 전류의 통전시간 역시, 상기 전술한 4V 전압값 유지와 같은 이유로 3분을 유지할 수 있도록 한다.

또한, 금 도금(41) 두께가 1μm 미만일 경우에는 저항치가 손상 이전의 원래값 보다 높게 나타날 수 있으며, 3μm를 초과할 경우에는 금 도금(41)의 두께가 두꺼워져 소모되는 금의 증가로 인한 수리비용이 증가하게 되고, 테스트 소켓의 하부 프로브와의 접촉시 하부 프로브 압입력 및 마찰력이 증가되어 패턴(31)이 분리 이탈되는 등의 재손상이 발생될 우려가 있다.

바람직하게는, 도 5에 도시된 바와 같이, 상기 동판(35)이 접착된 패턴(31)의 측면 둘레를 에폭시로 도포하여 측면 접착층(42)을 형성하는 측면 접착층 도포단계(S13)를 더 포함할 수 있으며, 보드(30) 상에 접착된 상기 동판(35)이 보다 견고하게 고정 접착될 수 있도록 하고, 충격 등으로 수리된 솔더링 패턴(31)이 보드(30) 상에서 분리 이탈되는 것을 최소화할 수 있도록 한다.

이와 같이, 본 발명에 따른 다층 구조의 반도체 디바이스 테스트 보드(30)의 수리방법은, 반도체 디바이스 테스트 보드(30)의 제조 과정중 상기 보드(30) 상에 각종 전자부품들을 삽입실장 또는 표면실장 등의 방법들로 실장하는 과정에서 전자부품 솔더링 패턴(31)이 손상되는 경우나, 검사용 설비를 운용하는 중 충격 등에 의해 표면실장된 전자부품이 상기 테스트 보드(30) 상에서 솔더링 패턴(31)과 함께 떨어져 나가면서 패턴(31)이 손상되는 경우에 상기 손상된 반도체 디바이스 테스트 보드(30)를 폐기처리하지 않고 이를 재생, 수리하여 재사용할 수 있음과 함께, 보다 견고하게 전자부품 솔더링 패턴(31)이 상기 테스트 보드(30) 상에 고정 접착되어 상기 다층 구조의 반도체 디바이스 테스트 보드(30)의 내구성 및 사용연한을 월등히 향상시킬 수 있게 된다.

위에서 몇몇의 실시예가 예시적으로 설명되었음에도 불구하고, 본 발명이 이의 취지 및 범주에서 벗어남 없이 다른 여러 형태로 구체화될 수 있다는 사실은 해당 기술에 통상의 지식을 가진 이들에게는 자명한 것이다.

따라서, 상술된 실시예는 제한적인 것이 아닌 예시적인 것으로 여겨져야 하며, 첨부된 청구항 및 이의 동등 범위 내의 모든 실시예는 본 발명의 범주 내에 포함된다.

30 : 다층 구조의 디바이스 테스트 보드
31 : 전자부품 솔더링 패턴 32 : 내층 회로
33 : 에폭시 베이스층 34 : 에폭시 접착층
35 : 동판 36 : 폴리이미드 동판 접착층
37 : 원형홈 38 : 실버 페이스트
39 : 동 도금 40 : 니켈 도금
41 : 금 도금 42 : 측면 접착층
43 : 절연 잉크

Claims (3)

1. 상부면 및 내층에 회로가 구비되는 다층 구조의 반도체 디바이스 테스트 보드의 상부면에 전자부품이 삽입실장 또는 표면실장되는 전자부품 솔더링 패턴(31)이, 상기 삽입실장 또는 표면실장된 전자부품의 분리 이탈로 손상된 경우에, 상기 손상된 전자부품 솔더링 패턴(31)을 수리하는 다층 구조의 반도체 디바이스 테스트보드의 수리방법에 있어서,
   외관 검사나 테스트 기기를 통해 다층 구조의 반도체 디바이스 테스트 보드(30)의 상측면에서 전자부품 솔더링 패턴(31)의 손상부위를 확인하는 손상부위 확인단계(S1);
   확인된 손상부위의 보드(30) 상측면에 묻어 있는 이물질을 제거하고, 표면을 평탄하게 정리하는 손상부위 표면정리단계(S2);
   상기 손상부위 표면정리단계(S2)를 통해 평탄하게 정리된 상기 보드(30) 상측면의 전자부품 솔더링 패턴(31)의 손상부위에 소정두께로 에폭시를 도포한 후, 건조기에서 경화시키며, 상기 에폭시를 도포하고 건조기에서 경화시키는 과정을 소정횟수 반복하여 에폭시 베이스층(33)을 형성하는 에폭시 표면도포단계(S3);
   동판(35)을 준비하고 준비된 상기 동판(35)의 하측면에 폴리이미드(Polyimide)를 소정두께로 도포한 후, 건조기에서 경화시켜 폴리이미드 동판 접착층(36)을 형성하는 동판 접착층 형성단계(S4);
   상기 에폭시 표면도포 단계(S3)를 통해 상기 에폭시 베이스층(33)이 형성된 손상부위에 동판(35) 접착을 위한 에폭시를 소정두께로 다시 도포하여 에폭시 접착층(34)을 형성하고, 상기 동판 접착층 형성단계(S4)를 통해 하측면에 폴리이미드 동판 접착층(36)이 형성된 동판(35)을 손상부위에 맞게 재단한 후, 상기 에폭시 접착층(34)의 상측면에 안착시키고, 상기 폴리이미드 동판 접착층(36)이 상기 에폭시 접착층(34)의 상측면에 맞닿은 상태에서 상기 폴리이미드 동판 접착층(36)을 상기 에폭시 접착층(34)에 열융착되게 한 후, 경화시키는 동판 접착단계(S5);
   상기 동판 접착단계(S5)를 통해 동판(35)이 접착된 손상부위에 소정 직경 및 깊이의 원형홈(37)을 가공형성하는 홈 가공단계(S6);
   상기 홈 가공단계(S6) 후, 가공 형성된 홈(37) 내부를 실버 페이스트(38)로 채워 보드(30)의 내층 회로(32)와 상측면에 접착된 상기 동판(35) 간의 끊어져 손상된 패턴(31)을 연결 복구하는 실버 페이스트 투입단계(S7);
   경화기에서 소정 온도로 소정 시간 동안 유지하는 과정을 단계적으로 온도를 상승시키며 소정 횟수 반복 실시하여 상기 실버 페이스트(38)로 채워진 홈(37) 내부를 경화시키는 경화단계(S8);
   상기 경화단계(S8) 후, 가공 형성된 홈(37) 내부를 채운 실버 페이스트(38) 상부면을 연마하는 연마단계(S9); 및,
   상기 연마단계(S9)에서 발생된 이물질을 제거하고, 홈(37)의 상부면에 소정 높이로 동 도금(39)하는 동 도금단계(S10);를 포함하여 구성되고,
   
   상기 동판 접착단계(S5)는,
   상기 폴리이미드 동판 접착층(36)을 상기 에폭시 접착층(34)의 상측면에 맞닿게 안착시킨 상태에서, 핫프레스로 상기 동판(35)의 상측면을 열가압하여 상기 폴리이미드 동판 접착층(36)의 하측면과 상기 에폭시 접착층(34)의 상측면이 접하는 접촉면에서 서로 열융착되게한 후, 경화기를 통해 경화시키는 것을 특징으로 하는 다층 구조의 반도체 디바이스 테스트 보드(30)의 수리방법.
   
2. 제1항에 있어서,
   상기 동 도금단계(S10)를 거친 후, 상기 동 도금(39)한 부분의 상측면에 소정높이로 니켈 도금(40)하는 니켈 도금단계(S11); 및,
   상기 니켈 도금(40)한 부분의 상측면에 소정높이로 금 도금(41)하는 금 도금단계(S12);를 더 포함하여 구성되는 것을 특징으로 하는 다층 구조의 반도체 디바이스 테스트 보드(30)의 수리방법.
   
3. 삭제

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