KR102524807B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR102524807B1
KR102524807B1 KR1020160146772A KR20160146772A KR102524807B1 KR 102524807 B1 KR102524807 B1 KR 102524807B1 KR 1020160146772 A KR1020160146772 A KR 1020160146772A KR 20160146772 A KR20160146772 A KR 20160146772A KR 102524807 B1 KR102524807 B1 KR 102524807B1
Authority
KR
South Korea
Prior art keywords
polarity
polishing
abrasive
slurry
zeta potential
Prior art date
Application number
KR1020160146772A
Other languages
English (en)
Other versions
KR20180050465A (ko
Inventor
김효정
김예환
장기훈
권병호
윤보언
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160146772A priority Critical patent/KR102524807B1/ko
Priority to US15/722,413 priority patent/US10741409B2/en
Publication of KR20180050465A publication Critical patent/KR20180050465A/ko
Application granted granted Critical
Publication of KR102524807B1 publication Critical patent/KR102524807B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H01L21/32125—Planarisation by chemical mechanical polishing [CMP] by simultaneously passing an electrical current, i.e. electrochemical mechanical polishing, e.g. ECMP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02065—Cleaning during device manufacture during, before or after processing of insulating layers the processing being a planarization of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 연마 대상막을 마련하는 단계, 상기 연마 대상막을 제1 극성의 제타 전위를 갖는 제1 연마제를 포함하는 제1 슬러리로 연마하는 단계, 상기 제1 극성과 반대되는 제2 극성의 화학 물질을 포함하는 세정액을 이용하여 상기 연마 대상막의 표면을 세정하는 단계 및 상기 연마 대상막을 상기 제1 극성과 반대되는 제2 극성의 제타 전위를 갖는 제2 연마제를 포함하는 제2 슬러리로 연마하는 단계를 포함할 수 있다.

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
화학적기계적 연마(Chemical mechanical polishing; CMP) 공정은 연마제에 의한 기계적인 폴리싱 효과와 산 또는 염기 용액에 의한 화학적 반응 효과를 결합하여 기판의 표면을 평탄화(planarization)하는 공정이다.
이와 같은 CMP 방법은 ILD(Inter layer dielectric), STI(Shallow trench isolation) 목적의 실리콘 산화막의 연마 공정, 텅스텐(W) 플러그 형성 공정 및 구리 배선 공정 등 다양한 물질의 평탄화 목적으로 사용되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, CMP 공정에 의한 결함(defect)이 감소된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 연마 대상막을 마련하는 단계; 상기 연마 대상막을 제1 극성의 제타 전위를 갖는 제1 연마제를 포함하는 제1 슬러리로 연마하는 단계; 상기 제1 극성과 반대되는 제2 극성의 화학 물질을 포함하는 세정액을 이용하여 상기 연마 대상막의 표면을 세정하는 단계; 및 상기 연마 대상막을 상기 제1 극성과 반대되는 제2 극성의 제타 전위를 갖는 제2 연마제를 포함하는 제2 슬러리로 연마하는 단계; 를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 기판을 소정 깊이로 식각함으로써, 트렌치를 형성하는 단계; 상기 트렌치를 채우는 절연막을 형성하는 단계; 상기 절연막을 제1 극성의 제타 전위를 갖는 제1 연마제를 포함하는 제1 슬러리로 연마하는 단계; 상기 제1 극성과 반대되는 제2 극성의 갖는 화학 물질을 포함하는 세정액을 이용하여 상기 절연막의 표면을 세정하는 단계; 및 상기 제2 극성의 제타 전위를 갖는 제2 연마제를 포함하는 제2 슬러리로 상기 절연막을 연마하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 의하면, CMP 공정에 의한 결함이 감소된 반도체 장치를 제조할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 흐름도이다.
도 3은 화학적 기계적 연마 장치를 개략적으로 나타내는 도면이다.
도 4는 화학적 기계적 연마 공정을 설명하는 도면이다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 얕은 트렌치 소자 분리막(STI)을 형성하는 공정을 설명하는 도면들이다.
도 9는 본 발명의 일 실시예에 채용된 화학 용액의 유량에 따라 결함(defect)을 측정한 결과이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자들의 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하는 흐름도이다.
우선, 연마 대상막(1)이 형성된 기판을 마련할 수 있다(도 2의 S0 단계). 본 실시예에서, 연마 대상막(1)은 실리콘 산화막일 수 있다. 이와 달리, 연마 대상막(1)은 일 실시예에서, 텅스텐, 구리 등의 금속막일 수 있다.
다음으로, 도 1(a)를 참조하면, 제1 슬러리를 이용하여 연마 대상막(1)을 연마하는 1차 화학적 기계적 연마(CMP) 공정이 수행될 수 있다(도 2의 S1 단계).
1차 화학적 기계적 연마(CMP) 공정에 의해, 연마 대상막(1)은 소정의 두께로 연마될 수 있다. 상기 제1 슬러리는 제1 극성의 제타 전위를 갖는 제1 연마제를 포함할 수 있다. 예를 들어, 상기 제1 슬러리의 pH는 2 이상이고 6이하이고, 제1 연마제는 (+) 극성의 제타 전위를 가지는 세리아(CeO2) 입자들일 수 있다. 연마 대상막(1)은 실리콘 산화막일 수 있고, pH 2 이상에서 실리콘 산화막의 표면은 (-) 극성의 제타 전위를 가질 수 있다. 1차 화학적 기계적 연마(CMP) 공정이 완료된 후에 상기 제1 연마제(예를 들어, 세리아 입자들)는 연마 대상막(1)의 표면에 정전기적 인력에 의해 흡착될 수 있다.
다음으로, 도 1(b)를 참조하면, 연마 대상막(1)의 표면에 흡착된 상기 제1 연마제를 분리하기 위해, 상기 제1 극성과 반대되는 제2 극성을 갖는 화학 물질을 포함하는 세정액을 이용하여 연마 대상막(1)의 표면을 세정할 수 있다(도 2의 S2 단계). 이러한 세정 공정(이른바, 화학 세정(chemical rinse) 공정)을 통해, 상기 제1 연마제가 연마 대상막(1)과 동일한 극성의 제타 전위를 가지도록 만들어줌으로써, 연마 대상막(1)의 표면으로부터 상기 제1 연마제를 제거할 수 있다.
본 실시예에서 상기 제1 극성은 (+) 극성이고, 상기 세정액은 (-) 극성을 가지는 화학물질을 포함할 수 있다. 상기 (-) 극성을 가지는 화학물질은 음이온성 고분자를 포함할 수 있다. 상기 음이온성 고분자는 Polyacrylic acid (PAA), Polysulfonic acid, 또는 Polyalkyl phosphate 등을 포함할 수 있다. 또한, 상기 (-) 극성을 가지는 화학물질은 acrylic acid 기를 가지는 화학물질, sulfonic acid 기를 가지는 화학물질, 또는 phosphate 기를 가지는 화학 물질 등을 포함할 수 있다.
다음으로, 도 1(c)을 참조하면, 제2 슬러리를 이용하여 연마 대상막(1)을 연마하는 2차 화학적 기계적 연마(CMP) 공정이 수행될 수 있다(도 2의 S3 단계). 상기 제2 슬러리는 상기 제1 극성과 반대되는 제2 극성의 제타 전위를 갖는 제2 연마제를 포함할 수 있다. 예를 들어, 제2 연마제는 실리카(SiO2) 입자들일 수 있고, 상기 실리카 입자들은 (-) 극성의 제타 전위를 가질 수 있다. pH 2 이상에서 연마 대상막인 실리콘 산화막(67a)의 표면은 (-) 극성의 제타 전위를 가질 수 있다.
상기 제1 연마제의 제타 전위와 반대되는 극성을 갖는 화학 물질을 포함하는 세정액을 이용한 상기 세정 공정을 통해 연마 대상막(1) 표면에 흡착된 상기 제1 연마제를 연마 대상막(1)의 표면으로부터 제거함으로써, 2차 CMP 공정 시에 서로 반대되는 극성을 갖는 상기 제1 연마제와 상기 제2 연마제가 정전기적으로 응집되어 큰 2차 입자를 형성하는 것을 억제할 수 있다. 그러므로, 응집된 2차 입자로 인한 연마 대상막(1) 표면에 스크래치(scratch)와 같은 결함이 발생하는 것을 방지할 수 있다.
본 실시예에서는 제1 슬러리가 (+) 극성의 제타 전위를 갖는 제1 연마제를 포함하고, 제2 슬러리가 (-) 극성의 제타 전위를 갖는 제2 연마제를 포함하는 경우에 대해서 설명하였으나, 본 발명은 이에 제한되지 않는다.
일 실시예에서, 제1 슬러리가 (-) 극성의 제타 전위를 갖는 제1 연마제를 포함하고, 제2 슬러리가 (+) 극성의 제타 전위를 갖는 제2 연마제를 포함하는 경우에도 마찬가지로, 상기 제1 연마제의 제타 전위와 반대되는 극성을 갖는 화학 물질을 포함하는 세정액을 이용한 상기 세정 공정을 통해 연마 대상막(1) 표면에 흡착된 상기 제1 연마제를 연마 대상막(1)의 표면으로부터 제거함으로써, 2차 CMP 공정 시에 서로 반대되는 극성을 갖는 상기 제1 연마제와 상기 제2 연마제가 정전기적으로 응집되어 큰 2차 입자를 형성하는 것을 억제할 수 있다.
상기 세정액은 (+) 극성을 가지는 화학물질을 포함할 수 있다. 상기 (+) 극성을 가지는 화학물질은 양이온성 고분자를 포함할 수 있다. 상기 양이온성 고분자로 당 기술 분야에서 알려진 양이온 고분자들이 이용될 수 있다.
상술한 1차 화학적 기계적 연마(CMP) 공정(S1 단계) 및 화학 세정 공정(S2 단계)은 제1 플래튼 상에서 수행되고, 2차 화학적 기계적 연마(CMP) 공정(S3 단계)는 제2 플래튼 상에서 수행될 수 있다. 일 실시예에서, 1차 화학적 기계적 연마(CMP) 공정(S1 단계)은 제1 플래튼 상에서 수행되고, 화학 세정 공정(S2 단계) 및 2차 화학적 기계적 연마(CMP) 공정(S3 단계)는 제2 플래튼 상에서 수행될 수 있다. 일 실시예에서, 1차 화학적 기계적 연마(CMP) 공정(S1 단계)은 제1 플래튼 상에서 수행되고, 화학 세정 공정(S2 단계)은 제2 플래튼 상에서 수행되고, 2차 화학적 기계적 연마(CMP) 공정(S3 단계)는 제3 플래튼 상에서 수행될 수 있다.
이와 달리, 상술한 1차 화학적 기계적 연마(CMP) 공정(S1 단계), 화학 세정 공정(S2 단계) 및 2차 화학적 기계적 연마(CMP) 공정(S3 단계)는 하나의 플래튼 상에서 수행될 수 있다.
도 3은 화학적 기계적 연마 장치를 개략적으로 나타내는 도면이다.
도 3을 참조하면, 화학적 기계적 연마 장치(10)는 3개의 플래튼들(platens)(20-1. 20-2. 20-3), 4개의 연마 헤드들(30-1, 30-2, 30-3, 30-4), 슬러리 공급부(40-1, 40-2, 40-3) 및 세정액 공급부(45-1, 45-2, 45-3)을 포함할 수 있다. 화학적 기계적 연마 장치(10)는 멀티 헤드 캐루셀(carousel)(36), 콘디셔너(50), 기판 반전 유닛(15), 로드/언로드 유닛(17) 및 로봇(R)을 더 포함할 수 있다.
플래튼들(20-1, 20-2, 20-3) 상에는 연마 패드가 장착될 수 있다. 제1 플래튼(20-1)의 일측에는 제1 슬러리 공급부(40-1) 및 제1 세정액 공급부(45-1)가 배치될 수 있다. 제2 플래튼(20-2)의 일측에는 제2 슬러리 공급부(40-2) 및 제1 세정액 공급부(45-2)가 배치될 수 있다. 제3 플래튼(20-3)의 일측에는 제3 슬러리 공급부(40-3) 및 제3 세정액 공급부(45-3)가 배치될 수 있다.
연마 헤드들(30-1, 30-2, 30-3, 30-4)은 회전 가능한 멀티 헤드 캐루셀(carousel)(36)에 부착되어 플래튼들(20-1, 20-2, 20-3) 및 로드/언로드 유닛(17) 상으로 이동될 수 있다. 연마 헤드들(30-1, 30-2, 30-3, 30-4)은 승강 동작과 회전 동작이 각각 독립적으로 가능하도록 구성될 수 있다. 기판 반전 유닛(15)은 연마를 위해 로드/언로드 유닛(17)으로 기판을 반전하여 이송하거나, 로드/언로드 유닛(17)로부터 기판을 반전하여 반출할 수 있다. 로봇(R)은 연마될 기판을 기판 반전 유닛(15)에 이송하거나, 연마가 끝난 기판을 기판 반전 유닛(15)로부터 반출할 수 있다. 콘디셔너(50)는 상기 연마 패드의 상태를 조절하여 일정한 연마율을 유지할 수 있게 한다.
일 실시예에서, 제1 슬러리를 이용한 제1 CMP 공정은 제1 플래튼(20-1)에서 수행되고, 제1 CMP 공정이 완료된 후, 제1 플래튼(20-1)에서 세정액 공급부(45-1)에 의해 공급되는 세정액을 이용한 화학 세정(chemical rinse)이 수행되고, 기판이 제2 플래튼(20-2)으로 이송되어 제2 슬러리를 이용한 제2 CMP 공정이 수행될 수 있다.
일 실시예에서, 제1 슬러리를 이용한 제1 CMP 공정은 제1 플래튼(20-1)에서 수행되고, 제1 CMP 공정이 완료된 후, 기판이 제2 플래튼(20-2)으로 이송되고, 제2 플래튼(20-2)에서 세정액 공급부(45-2)에 의해 공급되는 세정액을 이용한 화학 세정(chemical rinse)이 수행되고, 제2 슬러리를 이용한 제2 CMP 공정이 수행될 수 있다.
일 실시예에서, 제1 슬러리를 이용한 제1 CMP 공정은 제1 플래튼(20-1)에서 수행되고, 제1 CMP 공정이 완료된 후, 기판이 제2 플래튼(20-2)으로 이송되고, 제2 플래튼(20-2)에서 세정액 공급부(45-2)에 의해 공급되는 세정액을 이용한 화학 세정(chemical rinse)이 수행되고, 기판이 제3 플래튼(20-3)으로 이송되고, 제2 슬러리를 이용한 제2 CMP 공정이 수행될 수 있다.
도 3에 도시된 화학적 기계적 연마 장치(10)는 본 발명의 일 실시예가 수행될 수 있는 여러 개의 플래튼을 구비하는 연마 장치를 예시적으로 도시한 것이다. 본 발명의 일 실시예는 다양한 구조의 화학적 기계적 연마 장치에서 수행될 수 있다. 예를 들어, 본 발명의 일 실시예는 여러 개의 플래튼들이 선형적으로 배치된 화학적 기계적 연마 장치에서 수행될 수 있다.
도 4는 화학적 기계적 연마 장치의 공정을 설명하는 도면이다.
도 4를 참조하면, 연마 패드(21)가 표면에 배치된 플래튼(platen)(20)이 제1 회전축(22)에 연결되어 회전운동을 할 수 있다. 연마 패드(21) 상에는 CMP 공정이 적용될 기판(W)이 장착되는 연마 헤드(30)가 배치될 수 있다. 연마 헤드(30)는 제2 회전축(32)에 의해 플래튼(20)과 반대 방향으로 회전할 수 있도록 구성될 수 있다.
한편, 플래튼(20)의 일측에는 슬러리 공급부(40)로부터 슬러리(SL)가 공급될 수 있다. 회전하는 연마 패드(21) 상에 슬러리(SL)가 공급된 후, 연마 헤드(30)가 하강하여 연마 패드(21)에 기판(W)을 밀착시킨 상태로 회전함으로써, 기판(W)의 연마 대상막을 연마될 수 있다.
플래튼(20)의 일측에는 슬러리 공급부(40)와 별도로 화학 세정(chemical rinse)을 위한 세정액(CL)을 공급하는 세정액 공급부(45)가 배치될 수 있다. CMP 공정 후 또는 CMP 공정 전에, 화학 물질을 포함하는 세정액(CL)에 의해 기판(W) 표면에 잔류하는 연마제를 제거할 수 있다.
일 실시예에서, 슬러리 공급부(40)와 세정액 공급부(45)는 일체로 형성될 수 있고, 이 경우, 슬러리(SL)와 세정액(CL)은 서로 다른 노즐을 통해 공급될 수 있다.
도 5 내지 도 8은 본 발명의 일 실시예에 따른 얕은 트렌치 소자 분리막을 형성하는 공정을 설명하는 도면들이다.
도 5를 참조하면, 기판(61) 상에 트렌치 형성을 위한 패드 산화막(63) 및 마스크 패턴(65)을 형성할 수 있다.
패드 산화막(63)은 예를 들어, 열산화 공정에 의해 형성될 수 있다. 마스크 패턴(65)은 다결정질 실리콘, 실리콘 질화막 또는 이들의 조합을 포함할 수 있고, 당 기술 분야에서 알려진 화학적 기상 증착(CVD) 공정 등에 의해 형성될 수 있다.
상기 마스크 패턴(65)을 식각 마스크로 이용하여 소정 깊이로 기판(61)을 식각하여 트렌치(T)를 형성할 수 있다.
도 6을 참조하면, 트렌치(T)를 완전히 채우고 마스크 패턴(65)을 덮는 실리콘 산화막(67a)을 기판(61) 상에 형성할 수 있다. 본 단계는 도 2의 S0 단계에 대응될 수 있다. 실리콘 산화막(67a)은 당 기술 분야에서 알려진 CVD 공정 등에 의해 형성될 수 있다.
도 7을 참조하면, 제1 슬러리를 이용하여 연마 대상막인 실리콘 산화막(67a)을 연마하는 1차 화학적 기계적 연마(CMP) 공정이 수행될 수 있다(도 2의 S1 단계).
1차 화학적 기계적 연마(CMP) 공정에 의해, 실리콘 산화막(67a)은 평탄화되고 마스크 패턴(65) 상에 소정의 두께로 잔존할 수 있다.
상기 제1 슬러리는 제1 극성의 제타 전위를 갖는 제1 연마제를 포함할 수 있다. 예를 들어, 제1 연마제는 세리아(CeO2) 입자들일 수 있고, 상기 제1 슬러리의 pH는 2 이상이고 6이하일 수 있다. 상기 세리아 입자들은 (+) 극성의 제타 전위를 가질 수 있다. pH 2 이상에서 연마 대상막인 실리콘 산화막(67a)의 표면은 (-) 극성의 제타 전위를 가질 수 있다. 따라서, 1차 CMP 공정이 수행되는 동안 상기 세리아 입자들이 실리콘 산화막(67a)과 접촉할 확률이 높으므로, 빠른 속도로 실리콘 산화막(67a)이 연마될 수 있다.
또한, 1차 화학적 기계적 연마(CMP) 공정이 완료된 후에 상기 제1 연마제(예를 들어, 세리아 입자들)는 실리콘 산화막(67a)의 표면에 정전기적 인력에 의해 흡착될 수 있다.
상기 제1 슬러리를 이용한 1차 CMP 공정은 도 3에 도시된 복수 개의 플래튼을 구비하는 CMP 장치(10)를 이용하는 경우, 제1 플래튼(20-1) 상에서 수행될 수 있다.
이어서, 제1 플래튼(20-1) 상에서 연마 대상막인 실리콘 산화막(67a)의 표면에 흡착된 상기 제1 연마제를 분리하기 위해, 상기 제1 극성과 반대되는 제2 극성을 갖는 화학 물질을 포함하는 세정액을 이용하여 기판(61)을 세정할 수 있다(도 2의 S2 단계). 예를 들어, 상기 앞서 상술한 바와 같이, 이러한 세정 공정을 통해, 상기 제1 연마제가 실리콘 산화막(67a)과 동일한 극성의 제타 전위를 가지도록 만들어줌으로써, 실리콘 산화막(67a)의 표면으로부터 상기 제1 연마제를 제거할 수 있다.
도 8을 참조하면, 제2 슬러리를 이용하여 실리콘 산화막(67a)을 연마하는 2차 화학적 기계적 연마(CMP) 공정이 수행될 수 있다(도 2의 S3 단계). 2차 CMP 공정에 의해 마스크 패턴(65)이 드러나고, 기판(61) 상에서 활성 영역(AP)을 정의하는 소자 분리막(67)이 형성될 수 있다. 마스크 패턴(65)은 CMP 공정에 대한 식각 정지막으로서 역할을 할 수 있다.
2차 CMP 공정은 도 3에 도시된 CMP 장치(10)의 제2 플래튼(20-2) 상에서 수행될 수 있다. 상기 제2 슬러리는 상기 제1 극성과 반대되는 제2 극성의 제타 전위를 갖는 제2 연마제를 포함할 수 있다. 예를 들어, 제2 연마제는 실리카(SiO2) 입자들일 수 있고, 상기 실리카 입자들은 (-) 극성의 제타 전위를 가질 수 있다. pH 2 이상에서 연마 대상막인 실리콘 산화막(67a)의 표면은 (-) 극성의 제타 전위를 가질 수 있다.
상기 세정 공정에 의해 제1 연마제인 세리아 입자가 실리콘 산화막(67a)의 표면으로부터 제거됨으로써, 서로 반대되는 극성의 상기 실리카 입자와 세리아 입자가 정전기적으로 응집되어 큰 2차 입자를 형성하는 것을 억제할 수 있고, 응집된 2차 입자로 인한 실리콘 산화막(67) 표면에 스크래치(scratch)와 결함이 발생하는 것을 방지할 수 있다.
실리콘 산화막(67a)과 동일한 극성의 제타 전위를 갖는 제2 연마제를 이용하는 2차 CMP 공정에서는 1차 CMP 공정에 비해 느린 속도로 실리콘 산화막(67a)이 연마될 수 있다. 실리콘 산화막(67a)이 과도하게 연마되는 것을 방지할 수 있다.
일 실시예에서, 2차 CMP 공정을 위해 제2 플래튼(20-2) 상으로 기판(101)이 이송된 후, 상기 제2 플래튼(20-1) 상에서 연마 대상막인 실리콘 산화막(67a)의 표면에 흡착된 상기 세리아 입자들을 분리하기 위해, 화학 물질을 포함하는 세정액을 이용하여 기판(61)의 실리콘 산화막(67a)의 표면이 세정될 수 있다(도 2의 S2 단계).
도 9는 본 발명의 일 실시예에 채용된 화학 물질을 포함하는 세정액의 유량에 따른 평가 결과이다. 도 5 내지 도 8을 참조하여 설명한 STI 공정의 CMP가 완료된 후 기판의 표면에 존재하는 결함(defect)의 개수를 측정하였다.
도 9를 참조하면, CMP 공정이 완료된 후의 연마 대상막의 표면에 발생한 결함의 개수가 화학 물질을 포함하는 세정액의 유량이 증가함에 따라 점차적으로 감소함을 알 수 있다. 상기 화학물질은 예를 들어, Polyacrylic acid일 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자들의 단면도들이다. 도 10 및 도 11에 도시된 반도체 소자들(100A, 100B)는 수직형 낸드 플래시 메모리 소자이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100A)는 셀 영역(C) 및 주변 회로 영역(P)을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
셀 영역(C)에는 Z축 방향을 따라 기판(101)의 상면 위에 적층되는 복수의 게이트 전극층(131-136: 130) 및 복수의 게이트 전극층(130)과 번갈아 배치되는 복수의 절연층(141-147: 140)을 포함할 수 있다. 복수의 게이트 전극층들(130)과 복수의 절연층들(140)은 예를 들어, X축 방향으로 연장될 수 있다. 셀 영역(C)에는 복수의 게이트 전극층(130)과 복수의 절연층(140)을 관통하며 기판(101)의 상면에 실질적으로 수직한 방향(예를 들어, Z축 방향)으로 연장되는 채널 영역(160)이 더 마련될 수 있다. 채널 영역(160)은 원형의 단면을 갖는 개구부 내에 가운데가 비어 있는 환형으로 형성될 수 있다. 채널 영역(160) 내부에 매립 절연층(165)이 마련될 수도 있다. 채널 영역(160)은 복수 개가 구비되며, 일정한 간격으로 배치될 수 있다. 채널 영역(160) 상에는 도전 패드(170)가 마련될 수 있으며, 도전 패드(170)를 통해 채널 영역(160)과 비트 라인이 연결될 수 있다. 도전 패드(170)는 도전 패드(170)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 전극층들(130)과 절연층들(140)은 기판(101)에 더 가까운 층일수록 X축 방향으로 더 연장되어 계단 구조를 형성할 수 있다. 복수의 게이트 전극층(130) 및 절연층(140)이 X축 방향을 따라 서로 다른 길이로 연장되어 형성된 계단 구조는 복수의 패드 영역으로 제공될 수 있다. 도 10에는 각 패드 영역에서 Z축 방향을 따라 절연층(140)이 게이트 전극층(130)보다 상부에 위치하는 것으로 도시하였으나, 이와 달리 실시예에 따라 게이트 전극층(130)이 절연층(140)보다 상부에 위치할 수도 있다.
게이트 전극층들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 실시예에 따라, 게이트 전극층들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 또한, 게이트 전극들(130)은 게이트 절연층(150) 및 절연층(140)에 접하는 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 절연층들(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 영역(160)과 게이트 전극층들(130) 사이에는 게이트 절연층(150)이 배치될 수 있다. 게이트 절연층(150)은 블록킹층, 전하 저장층, 터널링층 등을 포함할 수 있다. 상기 터널링층이 채널 영역(160)에 접하도록 배치되고, 상기 블록킹층은 게이트 전극층들(130)에 접하도록 배치될 수 있다. 게이트 절연층(150)은 채널 영역(160)을 따라 기판(101) 상으로 연장될 수 있다. 실시예에 따라, 게이트 절연층(150)의 상기 전하 저장층과 상기 터널링층은 채널 영역(160)과 평행하게 연장되도록 채널 영역(160)의 외측에 배치되고, 상기 블록킹층은 게이트 전극층(130)을 둘러싸도록 배치될 수 있다. 실시예에 따라, 게이트 절연층(150)이 게이트 전극층들(130)을 둘러싸는 형태로 배치될 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 한편, 선택적으로 상기 블록킹층은 서로 다른 유전율을 갖는 복수의 층을 포함할 수 있다. 이때, 상대적으로 낮은 유전율을 갖는 층을, 높은 유전율을 갖는 층보다 채널 영역(160)에 가깝게 배치될 수 있다. 상기 전하 저장층은 전하 트랩층 또는 도전성 나노 입자를 포함하는 절연층일 수 있다. 상기 전하 트랩층은 예를 들면 실리콘 질화물을 포함할 수 있다. 상기 터널링층은 블록킹 절연층보다 낮은 유전율을 갖는 물질로 이루어 질 수 있다. 상기 터널링층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
주변 회로 영역(P)은 활성 영역(208)을 정의하는 소자 분리막(207), 활성 영역(208) 상에 배치되는 게이트 전극(214)을 포함할 수 있다. 활성 영역(208)과 게이트 전극(214) 사이에 게이트 절연층(212)이 개재될 수 있다. 게이트 전극(214)의 양 측벽에는 게이트 스페이서(216)가 배치될 수 있다. 게이트 전극(214) 양측의 활성 영역(208)에는 n형 또는 p형 불순물이 주입된 소스/드레인 영역(209)이 형성될 수 있다. 활성 영역(208)과 게이트 전극(214)은 주변 트랜지스터들을 형성할 수 있다. 상기 주변 트랜지스터들은 반도체 소자(100A)의 동작을 위한 주변 회로들을 구성할 수 있다.
소자 분리막(207)은 얕은 트렌치 소자 분리(STI) 공정에 의해 형성될 수 있다. 소자 분리막(207)을 형성하는 공정은 본 발명의 일 실시예에 채용된 화학적 기계적 연마(CMP) 공정을 포함할 수 있다.
편의 상, 도 10에 주변 회로 영역(P)에만 소자 분리막(207)이 도시되어 있으나, 셀 영역(C)에도 STI 공정에 의해 형성되는 소자 분리막이 포함될 수 있다. 셀 영역(C)에 형성되는 상기 소자 분리막은 주변 회로 영역(P) 내의 소자 분리막(207)과 동시에 형성될 수 있다.
게이트 전극(214)은 폴리 실리콘(Poly-Silicon), 금속(예를 들어, 텅스텐 또는 몰리브덴 등), 또는 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 게이트 전극(214)은 폴리 실리콘 층과 금속 실리사이드 층이 적층된 구조를 가질 수도 있다. 게이트 절연층(212)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 게이트 스페이서(216)는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합으로 이루어질 수 있다.
게이트 전극(214), 소자 분리막(207) 및 기판(101)의 일부를 덮는 식각 정지층(220)이 주변 회로 영역(P)에 형성될 수 있다. 식각 정지층(220)은 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합으로 이루어질 수 있다.
층간 절연층(175)은 셀 영역(C) 및 주변 회로 영역(P)에 걸쳐서 기판(101) 상에 배치될 수 있다. 셀 영역(C)에서 층간 절연층(175)은 게이트 전극층들(130) 및 절연층들(140)을 덮도록 배치되고, 주변 회로 영역(P)에서 층간 절연층(175)은 식각 정지층(220)을 덮도록 배치될 수 있다. 일 실시예에서 층간 절연층(175)은 주변 회로 영역(P)에서 미리 형성된 다른 층간 절연층 상에 배치될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 11을 참조하면, 반도체 소자(100B)는 상하로 배치된 셀 영역(C) 및 주변 회로 영역(P)을 포함할 수 있다.
셀 영역(C)은 메모리 셀 어레이가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(P)은 구동 회로 등이 배치되는 영역에 해당할 수 있다. 도 11에서는 셀 영역(C)은 주변 회로 영역(P)의 상단에 배치되어 있으나, 일 실시예에서, 셀 영역(C)은 주변 회로 영역(P)의 하단에 배치될 수도 있다.
셀 영역(C)은 도 10과 동일한 구조를 가질 수 있다. 도 10을 참조하여 설명한 것이 그대로 적용될 수 있으므로, 반복적인 설명은 생략한다.
다만, 기판(101')은 기저 기판(301)과 동일한 크기를 갖거나, 기저 기판(301)보다 작게 형성될 수 있다. 기판(101')은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
주변 회로 영역(P)은 기저 기판(301), 활성 영역(308)을 정의하는 소자 분리막(307), 활성 영역(308) 상에 배치되는 게이트 전극(314)을 포함할 수 있다. 활성 영역(308)과 게이트 전극(314) 사이에 게이트 절연층(312)이 개재될 수 있다. 게이트 전극(314)의 양 측벽에는 게이트 스페이서(316)가 배치될 수 있다. 게이트 전극(314) 양측의 활성 영역(308)에는 n형 또는 p형 불순물이 주입된 소스/드레인 영역(309)이 형성될 수 있다. 주변 회로 영역(P)은 소스/드레인 영역(309)에 연결되는 콘택 플러그들(320) 및 콘택 플러그들(320)에 연결되는 배선 라인들(325)을 포함할 수 있다.
소자 분리막(307)은 얕은 트렌치 소자 분리(STI) 공정에 의해 형성될 수 있다. 소자 분리막(307)을 형성하는 공정은 본 발명의 일 실시예에 채용된 화학적 기계적 연마(CMP) 공정을 포함할 수 있다.
절연층(330)이 기저 기판(301) 상에서 게이트 전극(314)을 덮도록 배치될 수 있다. 배선 라인들(325)은 콘택 플러그들(320)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
셀 영역(C) 및 주변 회로 영역(P)은 도시되지 않은 영역에서 서로 연결될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 연마 대상막, 2: 제1 연마제, 3: 화학 물질, 4: 제2 연마제, 20-1, 20-2, 20-3: 제1, 제2, 제3 플래튼, 30-1, 30-2, 30-3, 30-4: 제1, 제2, 제3, 제4 연마 헤드, 40-1, 40-2, 40-3: 제1, 제2, 제3 슬러리 공급부, 45-1, 45-2, 45-3: 제1, 제2, 제3 세정액 공급부, 61: 기판, 63: 패드 산화막, 65: 마스크 패턴, 67: 소자 분리막

Claims (10)

  1. 기판 상에 연마 대상막을 마련하는 단계;
    상기 연마 대상막을 제1 극성의 제타 전위를 갖는 제1 연마제를 포함하는 제1 슬러리로 연마하는 단계;
    상기 제1 극성과 반대되는 제2 극성의 화학 물질을 포함하는 세정액을 이용하여 상기 연마 대상막의 표면을 세정하는 단계; 및
    상기 연마 대상막을 상기 제1 극성과 반대되는 제2 극성의 제타 전위를 갖는 제2 연마제를 포함하는 제2 슬러리로 연마하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 슬러리로 연마하는 단계에서, 상기 제1 연마제는 (+) 극성의 제타 전위를 가지는 세라믹 입자이고, 상기 제2 연마제는 (-) 극성의 제타 전위를 가지는 세라믹 입자인 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 제2 극성의 화학 물질은 acrylic acid 기를 가지는 화학물질, sulfonic acid 기를 가지는 화학물질, phosphate 기를 가지는 화학 물질 또는 이들의 조합을 반도체 소자의 제조 방법.
  4. 제2 항에 있어서,
    상기 제2 극성의 화학 물질은 Polyacrylic acid (PAA), Polysulfonic acid, Polyalkyl phosphate 또는 이들의 조합을 포함하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 슬러리로 연마하는 단계에서, 상기 제1 연마제는 상기 연마 대상막에 반대되는 극성의 제타 전위를 갖는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 슬러리로 연마하는 단계에서, 상기 제1 연마제가 (-) 극성의 제타 전위를 가지는 세라믹 입자이고, 상기 제2 연마제가 (+) 극성의 제타 전위를 가지는 세라믹 입자이고,
    상기 제2 극성의 화학 물질은 양이온성 고분자를 포함하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    제1 슬러리로 연마하는 단계는 제1 플래튼 상에서 수행되고, 제2 슬러리로 연마하는 단계는 제2 플래튼 상에서 수행되는 반도체 소자의 제조 방법.
  8. 제7 항에 있어서,
    상기 세정하는 단계는 상기 제1 슬러리로 연마하는 단계가 완료된 후에 상기 제1 플래튼 상에서 수행되는 반도체 소자의 제조 방법.
  9. 제7 항에 있어서,
    상기 세정하는 단계는 상기 제2 슬러리로 연마하는 단계가 수행되기 전에 상기 제2 플래튼 상에서 수행되는 반도체 소자의 제조 방법.
  10. 기판 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 기판을 소정 깊이로 식각함으로써, 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 절연막을 형성하는 단계;
    상기 절연막을 제1 극성의 제타 전위를 갖는 제1 연마제를 포함하는 제1 슬러리로 연마하는 단계;
    상기 제1 극성과 반대되는 제2 극성의 갖는 화학 물질을 포함하는 세정액을 이용하여 상기 절연막의 표면을 세정하는 단계; 및
    상기 제2 극성의 제타 전위를 갖는 제2 연마제를 포함하는 제2 슬러리로 상기 절연막을 연마하는 단계;를 포함하는 반도체 소자의 제조 방법.
KR1020160146772A 2016-11-04 2016-11-04 반도체 소자의 제조 방법 KR102524807B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160146772A KR102524807B1 (ko) 2016-11-04 2016-11-04 반도체 소자의 제조 방법
US15/722,413 US10741409B2 (en) 2016-11-04 2017-10-02 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160146772A KR102524807B1 (ko) 2016-11-04 2016-11-04 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20180050465A KR20180050465A (ko) 2018-05-15
KR102524807B1 true KR102524807B1 (ko) 2023-04-25

Family

ID=62064815

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160146772A KR102524807B1 (ko) 2016-11-04 2016-11-04 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US10741409B2 (ko)
KR (1) KR102524807B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12046502B2 (en) 2019-09-09 2024-07-23 Watlow Electric Manufacturing Company Electrostatic puck and method of manufacture
KR20220083915A (ko) * 2020-12-11 2022-06-21 삼성디스플레이 주식회사 감지 센서를 포함하는 표시 장치 및 감지 센서 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070219103A1 (en) 2006-03-17 2007-09-20 Applied Materials, Inc. Novel rinse solution to remove cross-contamination
US20080242106A1 (en) 2007-03-29 2008-10-02 Anuj Sarveshwar Narain CHEMICAL MECHANICAL POLISHING METHOD AND APPARATUS FOR REDUCING MATERIAL RE-DEPOSITION DUE TO pH TRANSITIONS
WO2014199739A1 (ja) 2013-06-12 2014-12-18 日立化成株式会社 Ｃｍｐ用研磨液及び研磨方法
JP2015128135A (ja) 2013-12-27 2015-07-09 ユービーマテリアルズ インコーポレイテッド 研磨スラリー及びこれを用いた基板の研磨方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6767274B2 (en) 2002-11-07 2004-07-27 Taiwan Semiconductor Manufacturing Company Method to reduce defect/slurry residue for copper CMP
KR100672933B1 (ko) 2003-06-04 2007-01-23 삼성전자주식회사 세정 용액 및 이를 이용한 반도체 소자의 세정 방법
KR20060076374A (ko) 2004-12-29 2006-07-04 주식회사 하이닉스반도체 금속막의 화학적기계연마 공정
EP1899111A2 (en) * 2005-06-06 2008-03-19 Advanced Technology Materials, Inc. Integrated chemical mechanical polishing composition and process for single platen processing
US20080153393A1 (en) 2006-12-22 2008-06-26 Texas Instruments Inc. CMP related scratch and defect improvement
KR101809762B1 (ko) 2009-11-13 2017-12-15 바스프 에스이 무기 입자 및 중합체 입자를 포함하는 화학적 기계적 연마 (ｃｍｐ) 조성물
JP5819589B2 (ja) * 2010-03-10 2015-11-24 株式会社フジミインコーポレーテッド 研磨用組成物を用いた方法
US9262010B2 (en) 2012-09-05 2016-02-16 Synaptics Incorporated Systems and methods for reducing effects of interference in input devices
JP5891320B1 (ja) 2015-02-12 2016-03-22 秋田県 ゼータ電位制御法を用いた処理方法
US10160884B2 (en) * 2015-03-23 2018-12-25 Versum Materials Us, Llc Metal compound chemically anchored colloidal particles and methods of production and use thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070219103A1 (en) 2006-03-17 2007-09-20 Applied Materials, Inc. Novel rinse solution to remove cross-contamination
US20080242106A1 (en) 2007-03-29 2008-10-02 Anuj Sarveshwar Narain CHEMICAL MECHANICAL POLISHING METHOD AND APPARATUS FOR REDUCING MATERIAL RE-DEPOSITION DUE TO pH TRANSITIONS
WO2014199739A1 (ja) 2013-06-12 2014-12-18 日立化成株式会社 Ｃｍｐ用研磨液及び研磨方法
JP2015128135A (ja) 2013-12-27 2015-07-09 ユービーマテリアルズ インコーポレイテッド 研磨スラリー及びこれを用いた基板の研磨方法

Also Published As

Publication number Publication date
US20180130672A1 (en) 2018-05-10
KR20180050465A (ko) 2018-05-15
US10741409B2 (en) 2020-08-11

Similar Documents

Publication Publication Date Title
US9620372B2 (en) HK embodied flash memory and methods of forming the same
TWI618226B (zh) 分離閘快閃記憶體陣列及邏輯裝置之整合
TWI529785B (zh) 半導體裝置及其形成方法
US20050127435A1 (en) Method of forming self-aligned poly for embedded flash
US11094554B2 (en) Polishing process for forming semiconductor device structure
US7799687B2 (en) Slurry composition for a chemical mechanical polishing process and method of manufacturing a semiconductor device using the slurry composition
US10435587B2 (en) Polishing compositions and methods of manufacturing semiconductor devices using the same
TW201547008A (zh) 積體電路與其形成方法
US9989856B2 (en) Method of manufacturing semiconductor devices
US10943910B2 (en) Method for forming semiconductor integrated circuit structure
US20170170308A1 (en) Semiconductor device and method of manufacturing same
KR102524807B1 (ko) 반도체 소자의 제조 방법
US20080280442A1 (en) Method for fabricating semiconductor device
US10068988B2 (en) Doped poly-silicon for PolyCMP planarity improvement
KR20170068309A (ko) 반도체 소자 제조 방법
US9543212B2 (en) Preventing over-polishing of poly gate in metal-gate CMP
TW201642397A (zh) 半導體裝置與其形成方法
JP7302024B2 (ja) ローカルワードラインドライバデバイス、メモリデバイス、およびその製造方法
CN104979277A (zh) 一种化学机械平坦化的工艺方法
US20050127432A1 (en) Semiconductor device having substantially planar contacts and body
TWI693279B (zh) 半導體裝置的製造方法
TW202145513A (zh) 記憶體元件
US7670902B2 (en) Method and structure for landing polysilicon contact
TW201735163A (zh) 平坦化方法、製造半導體結構的方法以及半導體結構
US20180174829A1 (en) CMP Cleaning System and Method

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant