KR102522578B1 - 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 - Google Patents

디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기 Download PDF

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Abstract

본 발명은 핀 다이오드를 외부 수분으로부터 효과적으로 보호하고, 핀 다이오드의 광 투과 면적을 최대화하며, 바이어스 배선의 면적을 최대화하여 저항을 감소시킬 수 있는 디지털 엑스레이 검출기용 어레이 기판과 디지털 엑스레이 검출기를 제공하는 것을 목적으로 한다.
이를 위해 본 발명은 핀 다이오드의 핀 다이오드의 가장자리 둘레를 덮는 폐루프(Closed Loop) 구조의 바이어스 전극을 포함한다. 구체적으로 바이어스 전극은 폐루프부와 폐루프부의 일측으로부터 연장되어 상부 전극과 직접 접촉하는 컨택 연장부를 포함하고 내부에 중공부를 구비할 수 있다.

Description

디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기{ARRAY SUBSTRATE FOR DIGITAL X-RAY DETECTOR, DIGITAL X-RAY DETECTOR INCLUDING THE SAME}
본 발명은 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기에 대한 것이다.
디지털 엑스레이 검출기(Digital X-ray Detector; DXD)는 물체에 투과된 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해서 외부로 표시하는 장치를 말한다. 최근 기술의 발전에 따라 박막 트랜지스터(Thin Film Transistor)를 이용한 디지털 엑스레이 검출기가 개발되어 주로 의학용으로 많이 사용되고 있다.
일반적으로 디지털 엑스레이 검출기는 크기나 해상도에 따라서 보통 수 천, 수 만개 이상의 화소를 갖도록 형성된다. 도 1과 도 2에 도시된 바와 같이, 하나의 화소에 대응되는 디지털 엑스레이 검출기용 어레이 기판(10)의 각 셀은 베이스 기판(11) 상에 배치된 박막 트랜지스터(20)와 핀 다이오드(30, PIN Diode)를 포함하고, 어레이 기판(10)의 상부에는 신틸레이터(50, Scintillator)를 구비한다.
디지털 엑스레이 검출기(1)에 엑스레이가 조사되면 신틸레이터(50)에서는 조사된 엑스레이를 가시광으로 변환하여 하부 전극(31), 핀(PIN)층(33) 및 상부 전극(35)을 포함하는 핀 다이오드(30)로 전달하게 된다.
핀 다이오드(30)로 전달된 가시광은 핀층(33)에서 다시 전자 신호로 변환된다. 변환된 전자 신호는 핀 다이오드(30)의 하부 전극(31)과 연결된 박막 트랜지스터(20)를 거쳐서 영상 신호로 디스플레이 장치에 표시된다.
한편 핀 다이오드(30)의 구동을 위해서 핀 다이오드(30)에 전압을 인가해주는 바이어스 전극(40)이 연결되게 되는데, 바이어스 전극(40)은 핀 다이오드(30) 상에 배치되어 핀 다이오드(30)의 상부 전극(35)과 연결되게 된다.
이 때 핀 다이오드(30)는 상부로부터 입사되는 광을 최대한 많이 받기 위하여 최대한의 투과 면적을 확보하는 것이 바람직한데, 이를 위하여 바이어스 전극(40)은 핀 다이오드(30)의 상부 일정 면적만 차지하도록 패터닝을 하여 구비하는 것이 일반적이다.
다만 종래의 디지털 엑스레이 검출기용 어레이 기판의 구조는 다음과 같은 문제점들을 가지고 있다.
첫째, 핀 다이오드의 핀층은 외부 수분 등에 매우 취약하기 때문에 핀층을 보호해주는 것이 중요한데 종래의 구조는 핀층의 측면으로 침투하는 수분을 차단시키기가 어려웠다.
핀 다이오드를 덮는 보호층이 수분 차단에 대한 일부 역할을 하지만, 효과적인 수분 차단을 위해서는 보호층의 두께를 더욱 두껍게 하거나 수분 차단에 적합한 재질을 사용해야 하는데, 이는 전체 디지털 엑스레이 검출기의 두께를 불필요하게 증가시키거나 보호층 재질 선택의 폭을 대폭적으로 감소시키는 또 다른 문제점을 발생시켰다.
둘째, 바이어스 전극은 바이어스 라인으로부터 연장되어 핀 다이오드의 상부 전극과 연결되는데, 바이어스 라인은 핀 다이오드 상부의 일부 영역을 지나가도록 배치되어 핀 다이오드의 중심부 일부 면적을 가리기 때문에 핀 다이오드의 광 투과 면적을 감소시키는 문제점이 있었다.
셋째, 핀 다이오드에 최대한의 투과 면적을 확보시키기 위하여, 바이어스 라인에 의해서 가려지는 핀 다이오드의 면적을 최소화하도록 바이러스 라인의 두께를 감소시켜 크기를 최소화하는 경우 바이어스 라인의 전체 저항이 증가하는 또 다른 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위한 것으로 핀 다이오드를 외부 수분으로부터 효과적으로 보호할 수 있는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기를 제공하는 것을 목적으로 한다.
또한 본 발명은 핀 다이오드의 광 투과 면적을 최대화할 수 있는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기를 제공하는 것을 다른 목적으로 한다.
아울러 본 발명은 바이어스 배선의 면적을 최대화하여 저항을 감소시킬 수 있는 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기를 제공하는 것을 또 다른 목적으로 한다.
본 발명은 상기의 목적을 달성하기 위하여 다음과 같은 디지털 엑스레이 검출기용 어레이 기판과 이를 포함하는 디지털 엑스레이 검출기를 제공한다.
본 발명에 따른 디지털 엑스레이 검출기용 어레이 기판은 베이스 기판, 베이스 기판 상에 배치된 박막 트랜지스터, 박막 트랜지스터와 연결된 하부 전극, 하부 전극 상에 배치된 핀층 및 핀층 상에 배치된 상부 전극을 포함하는 핀 다이오드, 핀 다이오드 상에 배치된 보호층 및 보호층 상에 배치되어 상부 전극과 연결되되 핀 다이오드의 가장자리 둘레를 덮도록 배치된 바이어스 전극을 포함할 수 있다.
이 때 바이어스 전극은 핀 다이오드의 상부 전극의 가장자리에 구비된 보호층의 컨택홀을 통해 연결되며, 폐루프(Closed Loop) 구조를 가질 수 있다. 구체적으로 바이어스 전극은 폐루프부와 폐루프부의 일측으로부터 연장된 컨택 연장부를 포함하고, 컨택 연장부는 상부 전극과 직접 접촉하며, 폐루프 구조는 내부에 중공부를 구비할 수 있다.
또한 본 발명에 따른 디지털 엑스레이 검출기는 베이스 기판 상에 서로 수직으로 교차하도록 배치되어 복수의 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인, 각각의 화소 영역에 앞서 설명한 박막 트랜지스터, 핀 다이오드, 바이어스 전극 등을 포함하는 디지털 엑스레이 검출기용 어레이 기판을 포함하고 어레이 기판 상에 신틸레이터를 추가로 배치할 수 있다.
이 때 바이어스 전극은 데이터 라인과 평행하게 이격되도록 배치된 복수의 바이어스 라인으로부터 연장되고, 바이어스 라인은 핀층의 가장자리 일측을 따라 배치되며, 복수의 바이어스 라인 중에서 인접한 바이어스 라인으로부터 연장된 바이어스 전극들은 서로 연결되지 않을 수 있다.
이와 같이 본 발명은 핀 다이오드의 가장 자리 둘레를 따라 바이어스 전극을 배치함으로써, 바이어스 전극은 핀 다이오드의 핀층에 외부 수분이 침투되는 것을 막아주는 역할을 해준다.
특히 바이어스 전극이 핀층의 외부 가장자리를 따라 중공부를 갖는 폐루프 구조로 구비되기 때문에 핀 다이오드의 광 투과 면적을 최대화할 수 있으며, 바이어스 전극의 전체 면적이 넓어지기 때문에 바이어스 라인의 전체 저항을 감소시킬 수 있다.
본 발명에 따르면 바이어스 전극이 외부 수분에 취약한 핀 다이오드의 핀층을 보호하여 핀 다이오드의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한 본 발명에 따르면 바이어스 전극이 핀 다이오드의 가장자리 둘레를 따라 배치되는 폐루프 구조를 가지면서 내부는 중공부를 구비하기 때문에, 핀 다이오드의 광 투과 면적을 최대화하여 광의 흡수율을 증가시킬 수 있는 효과가 있다.
아울러 본 발명에 따르면 하나의 바이어스 라인으로부터 추가적으로 폐루프 구조의 복수의 바이어스 전극들이 연장되어 구비되기 때문에, 전체 바이어스 라인의 면적이 넓어지는 바 바이어스 라인의 전체 저항을 감소시킬 수 있는 효과가 있다.
도 1은 하나의 화소 영역에 대응하는 종래의 디지털 엑스레이 검출기용 어레이 기판에 대한 평면도이다.
도 2는 도 1의 I-I'에 따른 디지털 엑스레이 검출기용 어레이 기판에 대한 단면도이다.
도 3은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도이다.
도 4는 하나의 화소 영역에 대응하는 본 발명에 따른 디지털 엑스레이 검출기용 어레이 기판에 대한 평면도이다.
도 5는 도 4의 II-II'에 따른 디지털 엑스레이 검출기용 어레이 기판에 대한 단면도이다.
도 6은 복수의 화소 영역에 대응하는 본 발명에 따른 디지털 엑스레이 검출기용 어레이 기판에 대한 평면도이다.
도 7은 종래의 디지털 엑스레이 검출기의 핀 다이오드에 대한 경시성을 측정한 것이다.
도 8은 본 발명에 따른 디지털 엑스레이 검출기의 핀 다이오드에 대한 경시성을 측정한 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다.
어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 3은 디지털 엑스레이 검출기를 개략적으로 설명하기 위한 블록도로, 디지털 엑스레이 검출기는 박막 트랜지스터 어레이(110), 게이트 구동부(130), 바이어스 공급부(140), 전원전압 공급부(150), 리드아웃 회로부(160) 및 타이밍 제어부(170)가 포함된다.
박막 트랜지스터 어레이(110)는 에너지원으로부터 방출된 엑스레이를 감지하고, 감지된 신호를 광전 변환하여 전기적인 검출 신호로 출력한다. 박막 트랜지스터 어레이(110)에는 수평 방향으로 배열된 복수의 게이트 라인들(GL)과 게이트 라인들(GL)과 교차하도록 수직 방향으로 배열된 복수의 데이터 라인들(DL)에 의해 정의된 각 셀 영역에 매트릭스 형태로 배열된 복수의 광 감지 화소들(P)이 형성된다.
각각의 광 감지 화소는 엑스레이를 감지하여 신호로 출력하는 핀 다이오드와, 게이트 신호에 응답하여 핀 다이오드로부터 출력된 검출 신호를 전달하는 박막 트랜지스터를 각각 포함한다. 핀 다이오드의 일측은 박막 트랜지스터와 연결되고 타측은 바이어스 라인(BL)에 연결된다.
박막 트랜지스터의 게이트 전극은 스캔 신호를 전달하는 게이트 라인(GL)에 연결되고, 소스/드레인 전극은 핀 다이오드와 검출 신호를 전달하는 데이터 라인(DL)에 각각 연결된다. 바이어스 라인(BL)은 데이터 라인(DL)과 서로 평행하게 배열된다.
게이트 구동부(130)는 게이트 라인(GL)들을 통해 게이트 온 전압 레벨을 갖는 게이트 신호들을 순차적으로 인가한다. 게이트 구동부(130)는 리셋 라인들(RL)을 통해서도 게이트 온 전압 레벨을 갖는 리셋 신호들을 인가할 수 있다. 게이트 온 전압 레벨은 광 감지 화소들의 박막 트랜지스터들을 턴-온(turn-on)할 수 있는 전압 레벨이다. 광 감지 화소들의 박막 트랜지스터들은 게이트 신호 또는 리셋 신호에 응답하여 턴-온 될 수 있다.
게이트 구동부(130)는 집적회로(IC) 형태로 형성되어 박막 트랜지스터 어레이(110)와 접속되는 외부기판 상에 실장되거나 박막 공정(Gate In Panel; GIP)을 통해서 박막 트랜지스터 어레이(110) 상에 형성될 수 있다.
바이어스 공급부(140)는 바이어스 라인들(BL)을 통해 구동 전압을 인가한다. 바이어스 공급부(140)는 핀 다이오드에 일정한 전압을 인가하며, 리버스 바이어스(reverse bias) 또는 포워드 바이어스(forward bias)를 선택적으로 인가할 수 있다.
전원전압 공급부(150)는 전원전압 라인들(VL)을 통해 광 감지 화소들에 전원전압을 공급한다.
리드아웃 회로부(160)는 게이트 신호에 응답하여 턴-온된 박막 트랜지스터로부터 출력되는 검출 신호를 리드아웃한다. 이에 따라 핀 다이오드로부터 출력되는 검출 신호는 데이터 라인(DL)을 통해 리드아웃 회로부(160)로 입력된다. 리드아웃 회로부(160)는 오프셋 이미지를 리드아웃하는 오프셋 리드아웃 구간과, 엑스레이 노광 후의 검출 신호를 리드아웃하는 엑스레이 리드아웃 구간에 광 감지 서브 픽셀들(SP)로부터 출력되는 검출신호를 리드아웃한다.
리드아웃 회로부(160)는 신호 검출부 및 멀티플렉서 등을 포함할 수 있다. 신호 검출부에는 데이터 라인들(DL)과 일대일 대응하는 복수의 증폭 회로부를 포함하고, 각 증폭 회로부는 증폭기, 커패시터 및 리셋 소자 등이 포함된다.
타이밍 제어부(170)는 게이트 구동부(130)의 동작을 제어하기 위하여, 개시신호(STV) 및 클럭신호(CPV) 등을 생성하여 게이트 구동부(130)에 공급한다. 타이밍 제어부(170)는 리드아웃 회로부(160)의 동작을 제어하기 위하여, 리드아웃 제어신호(ROC) 및 리드아웃 클럭신호(CLK) 등을 생성하여 리드아웃 회로부(160)에 공급한다.
도 4는 하나의 화소 영역에 대응하는 본 발명에 따른 디지털 엑스레이 검출기용 어레이 기판에 대한 평면도이고, 도 5는 도 4의 II-II'에 따른 디지털 엑스레이 검출기용 어레이 기판에 대한 단면도이다.
먼저 베이스 기판(211)상에는 박막 트랜지스터(220)가 배치된다. 이 때 베이스 기판(211)과 박막 트랜지스터(220) 사이에는 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어진 버퍼층이 배치될 수 있다.
박막 트랜지스터(220)는 액티브(Active)층(221), 게이트 절연층(222), 게이트 전극(223) 및 제1/제2 전극(226a, 226b)을 포함한다.
액티브층(221)은 산화물 반도체 물질로 형성될 수 있지만 이에 한정되는 것은 아니며 저온 폴리 실리콘(Low Temperature Polycrystalline Silicon: LTPS)이나 비정질 실리콘(a-Si)로 형성될 수도 있다. 이때 산화물 반도체는 IGZO(indium gallium zinc oxide)계 재료를 사용하는 것이 바람직하다.
액티브층(221)은 전자가 이동하는 채널 영역(221a)을 포함하고 채널 영역(221a)의 양 쪽 끝단에는 소스/드레인 영역(221b, 221c)이 형성될 수 있다. 액티브층(221)의 소스/드레인 영역(221b, 221c)은 도체화되어 각각 제1 전극(226a) 및 제2 전극(226b)과 접촉할 수 있으며, 이 때 제1 전극(226a)과 제2 전극(226b)은 각각 소스 전극 및 드레인 전극에 해당하게 된다. 다만 소스/드레인 영역(221b, 221c)은 트랜지스터의 종류에 따라 서로 위치가 바뀔 수도 있다.
액티브층(221)상에는 액티브층(221)과 게이트 전극(223)을 절연시키고, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어진 게이트 절연층(222)이 배치될 수 있다. 게이트 절연층(222)은 액티브층(221)의 채널 영역(221a)에 대응되도록 배치될 수 있다.
게이트 절연층(222) 상에는 액티브층(221)의 채널 영역(221a)에 대응되도록 게이트 라인(213)으로부터 연장된 게이트 전극(223)이 배치된다. 게이트 전극(223)은 도전성 물질로 된 단일층 또는 다중층으로 이루어질 수 있다.
게이트 전극(223) 상에는 층간 절연층(224)이 형성된다. 층간 절연층(224)은 게이트 절연층(222)과 동일한 물질로 형성될 수 있다. 층간 절연층(224)은 베이스 기판(211) 전면에 걸쳐 형성되며, 제1 전극(226a) 및 제2 전극(226b)을 액티브층(221)과 전기적으로 연결할 수 있도록 소스/드레인 영역(221b, 221c)에 대응되는 복수의 제1 컨택홀(225a, 225b)들을 구비한다.
층간 절연층(224) 상에는 도전성 물질로 이루어진 제1 전극(226a) 및 제2 전극(226b)이 형성된다. 제1 전극(226a)과 제2 전극(226b)은 각각 층간 절연층(224)의 제1 컨택홀(225a, 225b)들을 통해 액티브층(221)의 소스/드레인 영역(221b, 221c)에 접촉하는 소스 전극과 드레인 전극이 될 수 있다.
본 발명의 박막 트랜지스터(220)의 구조는 코플래너(Coplanar) 구조를 일 실시예로 설명하고 있지만, 이에 한정되는 것은 아니며 인버티드 스태거드형(Inverted Staggered), 스태거드(Staggered) 타입과 같이 다양한 구조로 적용될 수도 있다.
제1 전극(226a)과 제2 전극(226b) 상에는 제1 보호층(227)이 형성된다. 제1 보호층(227)은 베이스 기판(211) 전면에 걸쳐 형성되며, 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
제1 보호층(227) 상에는 핀 다이오드(230)의 하부 전극(231)이 배치되어, 제1 전극(226a)에 대응되도록 형성된 제1 보호층(227)의 제2 컨택홀(228)을 통해서 박막 트랜지스터(220)의 제1 전극(226a)과 연결된다. 하부 전극(231)은 박막 트랜지스터(220)의 화소 전극 역할을 할 수 있다. 또한 핀 다이오드(230)의 하부 전극(231)과는 별도의 화소 전극이 구비되어 박막 트랜지스터(220)의 제1 전극(226a)과 핀 다이오드(230)의 하부 전극(231)은 별도의 화소 전극으로 연결 될 수도 있다. 하부 전극(231)은 핀 다이오드(230)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명한 산화물로 이루어질 수 있다.
하부 전극(231) 상에는 N형의 불순물이 포함된 N(Negative)형 반도체층, 불순물이 포함되지 않은 I(Intrinsic)형 반도체층, P형의 불순물이 포함된 P(Positive)형 반도체층이 적층된 핀(PIN)층(233)이 배치된다.
I형 반도체층은 N형 반도체층 및 P형 반도체층보다 상대적으로 두껍게 형성될 수 있다. 핀층(233)은 에너지원으로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
핀층(233) 상에는 상부 전극(235)이 배치되어 하부 전극(231) 및 핀층(233)과 함께 핀 다이오드(230)를 구성하고, 핀 다이오드(230) 상에는 핀 다이오드(230)와 박막 트랜지스터(220)를 덮는 제2 보호층(237)이 구비된다. 상부 전극(235)은 엑스레이를 조사 받아 파장을 변환시키는 신틸레이터(260)로부터의 광 전달 효율을 증가시키기 위하여 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명의 도전성 물질로 형성되는 것이 바람직하다.
제2 보호층(237) 상에는 핀 다이오드(230)의 상부 전극(235)과 연결되되 핀 다이오드(230)의 가장자리 둘레를 덮도록 바이어스 전극(240)이 배치된다. 바이어스 전극(240)은 상부 전극(235)의 일측 가장자리에 구비된 제2 보호층(237)의 제3 컨택홀(239)을 통해 연결될 수 있다.
앞서 설명한 바와 같이 핀 다이오드(230)의 핀층(233)은 외부 수분에 매우 약하기 때문에 핀층(233)에 수분이 침투하는 경우 핀 다이오드(230)의 신뢰성이 크게 하락하게 된다. 핀층(233)의 상하부에는 각각 상부 전극(235)과 하부 전극(231)이 배치되어 핀층(233)으로의 수분 침투를 어느 정도 감소시켜주는 역할을 하지만, 핀층(233)의 측면 부분은 상부 전극(235)과 하부 전극(231)과 같은 별도의 금속 보호층이 존재하지 않아 수분에 특히 취약하다.
따라서 본 발명은 핀층(233)의 측면부로 침투될 수 있는 외부 수분의 유입을 효과적으로 차단할 수 있도록 상부 전극(235)이나 하부 전극(231)에 의해서 덮이지 않고 외부로 노출된 핀층(233)의 측면부를 바이어스 전극(240)으로 감싸도록 한다. 이 때 바이어스 전극(240)은 최소한 핀층(233)의 측면부에 대응되도록 핀 다이오드(230)의 가장자리 둘레를 따라 배치될 수 있으며, 핀층(233)의 측면부 외에 핀 다이오드(230)의 상부 가장자리의 일부면을 덮도록 배치될 수도 있다.
다만 바이어스 전극(240)이 핀 다이오드(230)의 상부 가장자리를 덮는 경우 핀 다이오드(230)의 광 투과 면적을 감소시킬 수 있기 때문에 바이어스 전극(240)이 핀 다이오드(230)의 상부 가장자리를 덮는 면적은 최소화하는 것이 바람직하다.
또한 바이어스 전극(240)은 핀 다이오드(230)의 가장자리 둘레를 따라 구비되되, 박막 트랜지스터(220)와 겹치지 않도록 배치되는 것이 바람직하다. 바이어스 전극(240)이 박막 트랜지스터(220)와 겹치도록 배치되는 경우 기생 커패시턴스가 형성될 수도 있기 때문이다.
바이어스 전극(240)은 몰리브덴(Mo) 또는 알루미늄-네오듐(AlNd)과 같은 불투명한 금속물질로 형성될 수 있다.
구체적으로 바이어스 전극(240)은 도 4에서와 같이 폐루프(Closed Loop) 구조로 형성될 수 있다. 즉 바이어스 전극(240)이 폐루프 구조를 이루면서 핀층(233)의 가장자리 둘레를 감싸게 되어, 핀층(233)의 측면부는 외부로 노출된 영역이 없이 바이어스 전극(240)에 의해서 더욱 효과적으로 보호받을 수가 있다.
구체적으로 폐루프 구조를 갖는 바이어스 전극(240)은 핀층(233)의 가장자리 둘레를 감싸는 형상의 폐루프부(241)와 폐루프부(241)의 일측으로부터 연장된 컨택 연장부(243)를 포함할 수 있다. 바이어스 전극(240)의 컨택 연장부(243)는 제2 보호층(237)의 제3 컨택홀(239)을 통해 핀 다이오드(230)의 상부 전극(235)과 연결된다. 바이어스 전극(240)의 컨택 연장부(243)는 바이어스 라인(248)을 따라 형성된 바이어스 전극(240)의 일측에 형성되는 것이 바람직하다.
폐루프 구조의 내부는 중공부(245)를 구비하도록 하여 바이어스 전극(240)이 최대한 핀 다이오드(230)의 광 투과 면적을 감소시키지 않도록 할 수 있다. 구체적으로는 최대한 넓은 면적의 중공부(245)를 형성하여 핀 다이오드(230)의 광 투과 면적을 감소시키지 않는 것이 바람직한 바, 바이어스 전극(240)은 핀층(233)의 측면부를 보호할 수 있는 정도로 덮되 최대한 핀 다이오드(230)의 상부를 덮지 않도록 형성하는 것이 바람직하다.
바이어스 전극(240) 상에는 베이스 기판(211) 전면에 걸쳐서 제3 보호층(251)이 형성되고, 제3 보호층(251)상에는 신틸레이터(260)가 구비되어 엑스레이 검출기를 구성할 수 있다. 이 때 제3 보호층(251)상에는 유기물로 이루어진 평탄화층(253)이 형성되어 신틸레이터(260)는 평탄화층(253) 상에 형성될 수 있다. 신틸레이터(260)는 필름과 같은 형태로 부착될 수도 있으며, 별도의 성장 공정을 통해서 제3 보호층(251) 상에 형성될 수도 있다. 신틸레이터(260)는 세슘 요오드화합물(cesium iodide)로 이루어질 수 있다.
상기의 구성을 갖는 엑스레이 검출기는 다음과 같이 작동한다.
엑스레이 검출기에 조사된 엑스레이는 신틸레이터(260)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 핀 다이오드(230)의 핀층(233)에서 전자 신호로 변환이 된다. 구체적으로는 핀층(233)에 가시광선 영역의 광이 조사되면 I형 반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층과 N형 반도체층에서 수집된다.
핀 다이오드(230)는 가시광선 영역의 광을 전자 신호로 변환하여 박막 트랜지스터(220)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(220)와 연결된 데이터 라인(215)을 거쳐서 영상 신호로 표시되게 된다.
도 6은 복수의 화소 영역에 대응하는 본 발명에 따른 디지털 엑스레이 검출기용 어레이 기판에 대한 평면도이다.
베이스 기판(211) 상에 제1 방향으로 배열된 복수의 게이트 라인(213)과 복수의 게이트 라인(213)과 수직으로 교차하도록 제2 방향으로 배열된 복수의 데이터 라인(215)이 구비되어 복수의 화소 영역을 형성한다. 복수의 바이어스 라인(248)은 복수의 데이터 라인(215)과 평행하게 이격되도록 배열될 수 있다.
이 때 바이어스 라인(248)은 핀 다이오드(230)의 가장자리 일측을 따라 배치될 수 있다. 구체적으로 바이어스 라인(248)은 하나의 화소 영역 내에 배치된 데이터 라인(215)과 핀 다이오드(230)를 사이에 두고 가장 멀리 이격된 핀 다이오드(230)의 가장자리 일측에 배치되는 것이 바람직하다.
바이어스 라인(248)은 바이어스 라인(248)의 형성 방향으로 배치된 복수의 화소 영역들을 지나고, 상기 하나의 바이어스 라인(248)으로부터 연장된 폐루프 구조의 바이어스 전극(240)들은 각각의 화소 영역의 핀 다이오드(230)와 연결된다. 따라서 하나의 바이어스 라인(248)을 따라서 연장되도록 형성된 복수의 바이어스 전극(240)들은 동일한 바이어스 라인(248)으로부터 연장되어 전기적으로 연결되는 구조를 갖게 된다.
복수의 바이어스 라인(248) 중에서 서로 인접한 바이어스 라인(248)으로부터 연장된 바이어스 전극(240)들은 서로 전기적으로 연결되지 않고 이격된 상태로 형성된다. 이는 복수의 바이어스 라인(248)들이 서로 연결되지 않고 서로 평행하게 이격된 채로 배열되기 때문이다.
이와 같은 구성을 갖는 본 발명에 따른 디지털 엑스레이 검출기용 어레이 기판 및 디지털 엑스레이 검출기는 다음과 같은 유리한 효과를 갖게 된다.
외부 수분에 약한 핀 다이오드의 핀층의 측면을 폐루프 구조의 바이어스 전극으로 가장자리 둘레를 감싸서 외부 수분이 침투되는 것을 최소화하여 핀 다이오드의 신뢰성을 향상시키는 효과가 있다.
특히 핀층의 측면에 형성되는 금속층을 바이어스 전극으로 형성하기 때문에 종래의 구조 대비 새로운 공정의 추가 없이 핀층의 외부 수분을 차단할 수 있도록 해준다. 즉 종래의 핀 다이오드의 구조와 비교했을 때 바이어스 전극의 패턴이 달라지는 것이기 때문에 새로운 패터닝을 위한 패턴만 구비하면 되고, 종래와 동일한 마스크 공정을 통해서 형성할 수 있어 별도의 공정 추가 없이도 핀 다이오드의 신뢰성을 향상시키는 효과가 있다.
또한 본 발명은 바이어스 전극이 핀 다이오드의 핀층의 가장자리 둘레를 감싸면서, 중공부를 구비하는 폐루프 구조를 갖기 때문에 핀 다이오드의 광 투과 면적이 감소되는 것을 최소화하여 핀 다이오드의 광 흡수율을 증가시킬 수 있는 효과가 있다.
특히 핀 다이오드의 최대 광 투과 면적의 확보를 위하여 복수의 폐루프 구조의 바이어스 전극을 연결해주는 바이어스 라인은 핀층의 중심부가 아닌 가장자리 일측을 따라 배치된다.
핀 다이오드 상에 배치되어 상부 전극과 연결되는 바이어스 전극의 컨택 연장부도 핀 다이오드의 핀층의 가장자리 일측을 따라 배치되기 때문에 핀 다이오드의 광 투과 면적을 최대한으로 확보할 수 있도록 해준다.
아울러 본 발명은 하나의 바이어스 라인으로부터 연장된 복수의 바이어스 전극들이 핀 다이오드를 감싸는 폐루프 구조를 가지기 때문에 폐루프 구조로 인해 늘어나는 바이어스 전극의 길이 및 면적만큼 바이어스 라인의 전체 면적을 증가시켜 바이어스 라인의 저항을 대폭 감소시키는 효과가 있다.
핀 다이오드 상부를 바이어스 라인이 지나가는 종래의 구조의 경우 핀 다이오드의 광 투과 면적의 확보를 위하여 최대한 바이어스 라인을 얇게 만들었기 때문에 바이어스 라인 자체의 저항이 커지는 문제점이 있었는 바 광 투과 면적의 확보와 바이어스 라인의 저항 감소는 반비례 관계를 가지고 있었다.
하지만 본 발명은 바이어스 라인의 면적을 증가시키면서도 핀 다이오드의 광 투과 면적의 확보를 할 수 있기 때문에 두 가지의 효과를 동시에 얻을 수 있는 유리한 효과가 있는 것이다.
또한 본 발명은 바이어스 전극으로 핀층의 외부 수분 침투를 방지해주기 때문에 1차적으로 핀층의 외부 수분 침투 방지 역할을 해주는 핀 다이오드 상의 보호층의 재질과 두께 선정을 더욱 자유롭게 해주는 효과가 있다.
종래에는 핀 다이오드의 핀층의 수분 침투 방지를 위하여 보호층이 제 역할을 해야 했기 때문에 보호층의 두께를 두껍게 하거나 보호층의 재질을 선택하는데 있어서 수분 침투를 방지할 수 있는 재질을 최우선으로 고려할 수 밖에 없었다. 특히 보호층의 보호 역할 성능만을 고려하여 수분 침투 방지 특성이 뛰어난 재질을 선택하는 경우, 박막 트랜지스터나 핀 다이오드의 특성에 영향을 줄 수가 있어서 전체 공정상 추가적인 문제를 야기시킬 수도 있었다.
하지만 본 발명은 바이어스 전극으로 핀층의 외부 수분 침투를 방지해주기 때문에 보호층의 두께를 최소화할 수 있어 디지털 엑스레이 검출기의 전체 두께와 크기를 감소시킬 수 있으며, 보호층의 재질을 선택하는데 있어서도 수분 침투를 방지하는 재질 이외에 다양한 재질을 선택할 수 있는 자유도를 가질 수 있도록 해준다.
도 7은 종래의 디지털 엑스레이 검출기의 핀 다이오드에 대한 경시성을 측정한 것이며, 도 8은 본 발명에 따른 디지털 엑스레이 검출기의 핀 다이오드에 대한 경시성을 측정한 것이다. 본 측정 결과는 370mm X 470mm의 글라스 기판 상에 5개의 핀 다이오드를 포함하는 엑스레이 디지털 검출기용 어레이를 형성하여 시간의 경과에 따른 5개의 핀 다이오드의 특성을 측정한 결과값이다.
도 7에서 확인할 수 있는 것처럼 도 1과 같이 종래에 핀 다이오드의 핀층이 별도의 금속층으로 보호되지 않은 구조의 경우 초기 오프 전류(off current) 상태에서 5일을 대기한 경우 오프 전류가 초기 수준 대비 크게 상승하게 되고 산포 또한 흔들리게 되는 것을 확인할 수 있다. 이렇게 오프 전류가 상승하게 되는 경우 핀 다이오드의 균일도가 떨어지게 되어 전체 패널의 특성이 크게 저하되게 된다.
이에 반해 도 8에서와 같이 본 발명의 일 실시예에 따른 핀 다이오드의 경우 초기 핀 다이오드의 오프 전류 측정값과 5일 후에 측정한 오프 전류의 측정값의 변동이 거의 없으며, 시간이 지나면서도 거의 상승하지 않고 일정한 전류값을 보여주는 것을 확인할 수 있다.
즉 본 발명과 같이 핀층의 측면을 바이어스 전극과 같은 금속층으로 보호하게 되는 경우 경시 변화없이 핀 다이오드의 신뢰성이 강화되는 것을 명확히 확인할 수 있는 것이다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해될 수 있을 것이다.
1 : 엑스레이 검출기 10 : 어레이 기판
11 : 베이스 기판 20 : 박막 트랜지스터
30 : 핀 다이오드 31 : 하부 전극
33 : 핀층 35 : 상부 전극
40 : 바이어스 전극 50 : 신틸레이터
110 : 박막 트랜지스터 어레이 130 : 게이트 구동부
140 : 바이어스 공급부 150 : 전원전압 공급부
160 : 리드아웃 회로부 170 : 타이밍 제어부
211 : 베이스 기판 213 : 게이트 라인
215 : 데이터 라인 220 : 박막 트랜지스터
221a : 채널 영역 221b : 소스 영역
221c : 드레인 영역 221 : 액티브층
222 : 게이트 절연층 223 : 게이트 전극
224 : 층간 절연층 225a : 제1 컨택홀
225b : 제1 컨택홀 226a : 제1 전극
226b : 제2 전극 227 : 제1 보호층
228 : 제2 컨택홀 230 : 핀 다이오드
231 : 하부 전극 233 : 핀층
235 : 상부 전극 237 : 제2 보호층
239 : 제3 컨택홀 240 : 바이어스 전극
241 : 폐루프부 243 : 컨택 연장부
245 : 중공부 248 : 바이어스 라인
251 : 제3 보호층 253 : 평탄화층
260 : 신틸레이터

Claims (12)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터와 연결된 하부 전극, 상기 하부 전극 상에 배치된 PIN 층 및 상기 PIN 층 상에 배치된 상부 전극을 포함하는 PIN 다이오드;
    상기 PIN 다이오드 상에 배치된 보호층; 및
    상기 보호층 상에 배치되어 상기 상부 전극과 연결되되, 상기 PIN 다이오드의 가장자리 둘레를 따라 상기 PIN 다이오드의 가장자리 둘레를 덮도록 배치된 바이어스 전극을 포함하는 디지털 엑스레이 검출기용 어레이 기판.
  2. 제1항에 있어서,
    상기 바이어스 전극은 상기 상부 전극의 가장자리에 구비된 보호층의 컨택홀을 통해 연결되는 디지털 엑스레이 검출기용 어레이 기판.
  3. 제1항에 있어서,
    상기 바이어스 전극은 폐루프(Closed Loop) 구조를 갖는 디지털 엑스레이 검출기용 어레이 기판.
  4. 제3항에 있어서,
    상기 바이어스 전극은 폐루프부와 상기 폐루프부의 일측으로부터 연장된 컨택 연장부를 포함하고, 상기 컨택 연장부는 상기 상부 전극과 직접 접촉하는 디지털 엑스레이 검출기용 어레이 기판.
  5. 제3항에 있어서,
    상기 폐루프(Closed Loop) 구조는 내부에 중공부를 구비하는 디지털 엑스레이 검출기용 어레이 기판.
  6. 베이스 기판,
    상기 베이스 기판 상에 서로 수직으로 교차하도록 배치되어 복수의 화소 영역을 정의하는 복수의 게이트 라인과 데이터 라인,
    각각의 상기 화소 영역에 배치된 박막 트랜지스터,
    상기 박막 트랜지스터와 연결된 하부 전극, 상기 하부 전극 상에 배치된 PIN 층 및 상기 PIN 층 상에 배치된 상부 전극을 포함하는 PIN 다이오드,
    상기 PIN 다이오드 상에 배치된 보호층,
    상기 보호층 상에 배치되어 상기 상부 전극과 연결되되, 상기 PIN 다이오드의 가장자리 둘레를 따라 상기 PIN 다이오드의 가장자리 둘레를 덮도록 배치된 바이어스 전극을 포함하는 디지털 엑스레이 검출기용 어레이 기판 및
    상기 어레이 기판 상에 배치된 신틸레이터(Scintillator)를 포함하는 디지털 엑스레이 검출기.
  7. 제6항에 있어서,
    상기 바이어스 전극은 상기 상부 전극의 가장자리에 구비된 보호층의 컨택홀을 통해 연결되는 디지털 엑스레이 검출기.
  8. 제6항에 있어서,
    상기 바이어스 전극은 폐루프(Closed Loop) 구조를 갖는 디지털 엑스레이 검출기.
  9. 제8항에 있어서,
    상기 바이어스 전극은 폐루프부와 상기 폐루프부의 일측으로부터 연장된 컨택 연장부를 포함하고, 상기 컨택 연장부는 상기 상부 전극과 직접 접촉하는 디지털 엑스레이 검출기.
  10. 제8항에 있어서,
    상기 폐루프(Closed Loop) 구조는 내부에 중공부를 구비하는 디지털 엑스레이 검출기.
  11. 제6항에 있어서,
    상기 바이어스 전극은 상기 데이터 라인과 평행하게 이격되도록 배치된 복수의 바이어스 라인으로부터 연장된 디지털 엑스레이 검출기.
  12. 제11항에 있어서,
    상기 바이어스 라인은 상기 핀층의 가장자리 일측을 따라 배치된 디지털 엑스레이 검출기.
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