KR102517417B1 - 반도체용 동박의 제조방법 및 이를 이용한 반도체용 동박 - Google Patents

반도체용 동박의 제조방법 및 이를 이용한 반도체용 동박 Download PDF

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Abstract

본 명세서는 일 방향으로 회전하는 음극 회전판 및 상기 음극 회전판을 따라 소정 간격으로 이격되어 배치되는 제1 내지 제5 전해셀을 포함하는 동박 제조장치에 의해 제조되며, 상기 제1 전해셀에 의해 상기 음극 회전판 위에 캐리어 금속층을 석출하는 단계; 상기 제2 전해셀에 의해 상기 캐리어 금속층 위에 분리층을 석출하는 단계; 상기 제3 전해셀에 의해 상기 분리층 위에 극동박층을 석출하는 단계; 및 상기 제4 전해셀 및 제5 전해셀에 의해 상기 극동박층 표면에 조화처리층을 형성하는 단계;를 포함하며,
상기 음극 회전판이 회전함에 따라, 상기 제1 내지 제5 전해셀이 상기 음극 회전판과 순차적으로 전해주조(electroforming) 하여 하나의 반도체용 동박을 형성하는 것을 특징으로 하는 반도체용 동박의 제조방법에 관한 것이다.

Description

반도체용 동박의 제조방법 및 이를 이용한 반도체용 동박{Copper foil for semiconductor and maunfacturing method thereof}
본 발명은 하나의 음극 회전판에 순차적으로 석출되어 제공되는 반도체용 동박의 제조방법 및 이를 이용한 반도체용 동박에 관한 것이다.
고주파 신호를 전송할 수 있는 소형 및 박형 전자 제품에 대한 수요가 증가함에 따라, 반도체용 동박 및 동박적층판에 대한 수요 또한 증가하고 있다.
반도체용 동박적층판은 절연기판에 두께 10㎛이하의 극동판을 부착한 기판을 의미한다. 상기 동박적층판은 부착되는 동박의 두께가 얇아질수록 상기 인쇄회로기판에 더욱 복잡하고 치밀한 회로를 형성할 수 있다. 하지만, 상기 극동판의 두께가 5㎛이하가 되면, 상기 동박의 기계적 강도가 급감하여 동박의 제조 또는 부착 과정에서 파손, 균열이 발생할 수 있다.
상기 문제를 해결하기 위해 상기 동박의 강도를 보완해주는 캐리어 금속층에 동박을 형성한 후, 동박을 기판에 부착한 후 캐리어 금속층을 박리하는 방법이 일본 등록특허 제6860706호, 일본 등록특허 제3250994호 및 대한민국 등록특허 제10-1889087호 등 다방면으로 연구되고 있다.
하지만 상술된 문헌들에 제시된 방법으로는 캐리어 금속층을 제조하는 장치와 동박을 제조하는 장치가 별도로 마련되어야 하고, 극동박층을 형성하는 과정에서 캐리어 금속층의 표면 상태에 따라 동박층의 품질에 큰 편차가 발생한다는 문제가 있다.
이러한 이유로, 극동박층과 캐리어 금속층을 동일한 장치를 이용하고, 상기 극동박층과 캐리어 금속층을 동시에 제조하여 생산성과 품질을 향상할 수 있는 반도체용 동박의 제조방법이 요구되고 있다.
일본 등록특허 제6860706호 (2021.03.30.) 일본 등록특허 제3250994호 (2001.11.16.) 대한민국 등록특허 제10-1889087호 (2018.02.27.)
상기와 같은 문제점을 해결하기 위하여 본 발명은, 하나의 음극 회전판 위에 캐리어 금속층, 분리층, 극동박층 및 조화처리층을 순차적으로 석출하여 하나의 반도체용 동박을 제조하는 반도체용 동박 제조방법 및 이를 이용한 반도체용 동박을 제공할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예는 일 방향으로 회전하는 음극 회전판 및 상기 음극 회전판을 따라 소정 간격으로 이격되어 배치되는 제1 내지 제5 전해셀을 포함하는 동박 제조장치에 의해 제조되며, 상기 제1 전해셀에 의해 상기 음극 회전판 위에 캐리어 금속층을 석출하는 단계, 상기 제2 전해셀에 의해 상기 캐리어 금속층 위에 분리층을 석출하는 단계, 상기 제3 전해셀에 의해 상기 분리층 위에 극동박층을 석출하는 단계 및 상기 제4 전해셀 및 제5 전해셀에 의해 상기 극동박층 표면에 조화처리층을 형성하는 단계를 포함하며, 상기 음극 회전판이 회전함에 따라, 상기 제1 내지 제5 전해셀이 상기 음극 회전판과 순차적으로 전해주조(electroforming) 하여 하나의 반도체용 동박을 형성하는 것을 특징으로 하는 반도체용 동박의 제조방법에 관한 것이다.
상기 일 실시예에 있어, 상기 제1 내지 제5 전해셀은, 내부에 전해액 및 양극재를 포함하며, 각 전해셀에 서로 다른 크기의 전류와 전해액을 독립적으로 공급할 수 있다.
상기 일 실시예에 있어, 상기 캐리어 금속층은 상기 제1 전해셀 내부에 제1 전해액을 분사한 후 제1 전류를 통전시킴으로써 형성하며, 상기 제1 전해셀 내부에 포함된 제1 양극재는 용해성을 가진 금속 조각(Metal plate) 또는 금속 볼(Metal ball)로 제공될 수 있다.
상기 일 실시예에 있어, 상기 분리층은 상기 제2 전해셀 내부에 제2 전해액을 분사한 후 제2 전류를 통전시킴으로써 형성하며, 상기 제2 전해셀 내부에 포함된 제2 양극재는 이리듐 산화물(Ir2O3)을 코팅한 티타늄(Ti) 플레이트로 제공될 수 있다.
상기 일 실시예에 있어, 상기 극동박층은 상기 제3 전해셀 내부에 제3 전해액을 분사한 후 제3 전류를 통전시킴으로써 형성하며, 상기 제3 전해셀 내부에 포함된 제3 양극재는 이리듐 산화물(Ir2O3)을 코팅한 티타늄(Ti) 플레이트로 제공될 수 있다.
상기 일 실시예에 있어, 상기 조화처리층을 형성하는 단계는 구리 핵을 형성하고 고착하는 제1 조화처리 단계 및 상기 구리 핵을 성장하는 제2 조화처리 단계를 포함하며, 상기 제1 조화처리 단계는 이리듐 산화물(Ir2O3)을 코팅한 티타늄(Ti) 플레이트로 제공되는 제4 양극재에 의해 수행될 수 있다.
상기 일 실시예에 있어, 상기 제2 조화처리 단계는 용해성을 가진 금속 조각(Metal plate) 또는 이리듐 산화물(Ir2O3)을 코팅한 티타늄(Ti) 플레이트 중 어느 하나의 소재로 제공되는 제5 양극재에 의해 수행되는 것을 특징으로 하는, 반도체용 동박의 제조방법.
본 발명의 또 다른 일 실시 예에 의하면, 본 발명은 상기 캐리어 금속층 상면에 석출된 분리층, 상기 분리층 상면에 석출되는 극동박층, 상기 극동박층 표면에 형성된 조화처리층 및 상기 조화처리층 표면에 형성된 방청 도금층을 포함하는 반도체용 동박에 있어서, 상기 반도체용 동박은, 일 방향으로 회전하는 음극 회전판 및 상기 음극 회전판을 따라 소정 간격으로 이격되어 배치되는 제1 내지 제5 전해셀을 포함하는 동박 제조장치에 의해 제조되며, 상기 음극 회전판이 회전함에 따라, 상기 제1 내지 제5 전해셀이 상기 음극 회전판과 순차적으로 전해주조(electroforming) 하여 하나의 반도체용 동박을 형성하는 것을 특징으로 하는 반도체용 동박에 관한 것이다.
상기 일 실시예에 있어, 상기 제1 내지 제5 전해셀은, 내부에 전해액 및 양극재를 포함하며, 각 전해셀에 서로 다른 크기의 전류를 독립적으로 공급하여, 상기 음극 회전판과 독립적으로 전해주조하는 동박 제조장치에 의해 제조될 수 있다.
상기 일 실시예에 있어, 상기 캐리어 금속층은 구리(Cu), 니켈(Ni), 크롬(Cr), 알루미늄(Al) 또는 이를 포함하는 합금으로 이루어지며, 두께가 5 내지 50㎛로 형성될 수 있다.
상기 일 실시예에 있어, 상기 분리층은 인듐(In), 아연(Zr) 및 크롬(Cr)합금층으로 제공되며 두께가 0.01㎛ 이하로 형성될 수 있다.
상술한 특징에 따라, 본 발명은 하나의 음극 회전판 위에 캐리어 금속층, 분리층, 극동박층 및 조화처리층을 원 패스(One-pass)로 석출하여, 반도체용 동박을 제조할 때 소요되는 시간과 비용을 절감할 수 있다.
아울러, 본 발명은 상기 극동박층을 상기 캐리어 금속층 및 분리층 위에 직접 석출하여 상기 동박의 접힙, 찢어짐 등을 방지할 수 있다.
또한, 본 발명은 상기 조화처리층을 형성하는 단계를 2단계로 나누고, 이 때의 양극재와 전해액의 온도를 서로 다르게 제공하여 가장 최적화된 방법으로 조화처리층을 형성할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체용 동박의 제조방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 실시 예에 따른 반도체용 동박을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 반도체용 동박 제조장치를 설명하기 위한 도면이다.
이하 본 발명에 따른 반도체용 동박의 제조방법 및 이를 이용한 반도체용 동박에 대하여 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 이 때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
본 발명의 일 특징은 반도체용 동박의 제조방법에 관한 것이다. 더욱 바람직하게는 일 방향으로 회전하는 음극 회전판 및 상기 음극 회전판을 따라 소정 간격으로 이격되어 배치되는 복수의 전해셀을 포함하는 동박 제조장치에 의해 제조될 수 있다. 또한, 상기 음극 회전판이 회전함에 따라, 상기 복수의 전해셀이 상기 음극 회전판과 순차적으로 전해주조(electroforming)하여 원 패스(One-pass)로 생산될 수 있다.
즉, 본 발명의 실시 예에 따른 반도체용 동박은 하나의 장치를 사용하여 한 번의 작동주기(One cycle)를 통해 각 층의 석출 공정이 실시간으로 수행하여 하나의 완제품으로 제조될 수 있다.
통상적으로, 반도체용 동박은 전해동박 등으로 제공되는 캐리어 금속층을 포함할 수 있다. 이는 반도체용 동박을 제조하기 위해서는 상기 캐리어 금속층을 별도로 구입하거나, 캐리어 금속층을 제조하기 위한 장치를 별도로 구비하여야 된다는 것을 의미한다.
또한, 상기 극동박층의 두께가 5㎛ 이하로 얇아지는 경우 상기 캐리어 금속층의 표면 상태에 따라 상기 캐리어 금속층 위에 적층되는 극동박층의 품질에 큰 영향을 준다는 문제가 있다. 예를 들어, 상기 캐리어 금속층의 표면이 고르지 않거나 미세한 이물질이 삽입되면 상기 극동박층이 파손 및 균열이 발생하여 품질이 급격히 저하되는 문제가 발생한다. 이를 방지하기 위해 캐리어 금속층의 표면 상태를 지속적으로 관리하고, 캐리어 금속층의 표면 상태가 일정 수준 미만이면 전량 폐기해야 한다.
즉, 상기 캐리어 금속층을 생산 또는 구입하고 관리하기 위해 지속적으로 비용과 시간이 소요되며, 이로 인해 제품 생산성이 감소될 수 있다는 것을 의미한다.
이를 개선하기 위해, 본 발명은 하나의 동박 제조장치를 통해 캐리어 금속층을 제조하고, 상기 캐리어 금속층 위에 분리층, 극동박층 및 조화처리층을 실시간으로 석출할 수 있다. 이를 통해, 상기 캐리어 금속층을 제조하기 위한 장비를 별도로 구매해야 하는 비용을 줄이고, 캐리어 금속층의 관리 비용을 절감할 수 있다.
즉 본 발명은 하나의 장치를 사용하여 한 번의 작동주기(One cycle)를 통해 각 층의 석출 공정이 실시간으로 수행할 수 있으며, 하나의 장치로 완제품을 제조할 수 있다. 이를 통해 본 발명은 상기 반도체용 동박의 생산성을 향상하고 비용을 절감할 수 있다.
또한, 본 발명은 상술한 하나의 동박 제조장치를 통해 극동박층 표면에 미세 입자를 생성하는 조화처리를 수행할 수 있다. 이를 통해, 상기 극동박층 표면에 조화처리층(Roughened layer)을 형성할 수 있다. 이 때 미세 입자는 구리(Cu)입자로 제공될 수 있으나 이에 한정되지 않는다.
즉 본 발명의 실시 예에 따른 반도체용 동박은 일 방향으로 회전하는 음극 회전판 및 상기 음극 회전판을 따라 소정 간격으로 이격되어 배치되는 복수의 전해셀을 포함하는 동박 제조장치에 의해 제조될 수 있으며, 하나의 장치를 통해 캐리어 금속층, 분리층, 극동박층 및 조화처리층이 순차적으로 석출되어 하나의 반도체용 동박이 제조될 수 있다.
또한 본 발명의 실시 예에 따른 동박 제조장치는 하나의 장치에 전해셀을 복수개 포함할 수 있다. 이 때, 사용자는 각 전해셀에 서로 다른 크기의 전류와 전해액을 독립적으로 공급하여 금속층의 성질을 다양화 할 수 있다.
예를 들어, 상기 전해셀이 제1 내지 제5 전해셀로 제공되는 경우, 상기 캐리어 금속층은 상기 제1 전해셀 내부에 제1 전해액을 분사한 후 제1 전류를 통전시킴으로써 형성될 수 있으며 상기 분리층은 상기 제2 전해셀 내부에 제2 전해액을 분사한 후 제2 전류를 통전시킴으로써 형성될 수 있다. 또한, 상기 극동박층은 상기 제3 전해셀 내부에 제3 전해액을 분사한 후 제3 전류를 통전시킴으로써 형성하며, 상기 조화처리층은 상기 제4 전해셀 내부에 제4 전해액을 분사한 후 제4 전류를 통전시키는 과정과 상기 제5 전해셀 내부에 제5 전해액을 분사한 후 제5 전류를 통전시키는 과정을 통해 형성할 수 있다.
즉, 본 발명의 실시 예에 따른 반도체용 동박은 복수의 전해셀을 포함하는 하나의 장치를 통해 제조되며, 상기 복수의 전해셀에 각각 전류와 전해액을 독립적으로 공급하여 각 금속층의 재질, 두께, 특성을 독립적으로 제어할 수 있다.
본 발명의 또 다른 실시 예에 따르면, 상기 반도체용 동박에 방청 처리를 수행할 수 있다.
이상 본 발명의 실시 예에 따른 반도체용 동박의 구성에 대해 설명하였다. 이하 도 1 내지 3을 통해 본 발명의 실시 예에 따른 반도체용 동박의 제조방법에 대해 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체용 동박의 제조방법을 설명하기 위한 순서도이고, 도 2는 본 발명의 실시 예에 따른 반도체용 동박을 설명하기 위한 도면이고, 도 3은 본 발명의 실시 예에 따른 반도체용 동박 제조장치를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체용 동박(100)은 제1 전해셀에 의해 상기 음극 회전판 위에 캐리어 금속층을 석출하는 단계(S10), 제2 전해셀에 의해 상기 캐리어 금속층 위에 분리층을 석출하는 단계(S20), 제3 전해셀에 의해 상기 분리층 위에 극동박층을 석출하는 단계(S30), 제4 전해셀 및 제5 전해셀에 의해 상기 극동박층 표면에 조화처리층을 형성하는 단계(S40), 제조된 반도체용 동박을 박리하는 단계(S50) 및 반도체용 동박을 방청 처리하는 단계(S60)를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체용 동박(100)은 앞서 설명하였듯이, 하나의 장치로 제조될 수 있으며, 더욱 바람직하게는 하나의 음극 회전판(200)과 복수의 전해셀(300)이 포함된 동박 제조장치(1000)에 의해 제조될 수 있다.
구체적으로 도 2를 참조하면, 상기 동박 제조장치(1000)는 일 방향으로 회전하는 음극 회전판(200) 및 상기 음극 회전판(200)을 따라 소정 간격으로 이격되어 배치되는 복수의 전해셀(300)을 포함할 수 있다.
상기 음극 회전판(200)은 복수의 티타늄 판(Ti plate)이 고리 형상, 더 바람직하게는 끊김없는 판 링(Endless plate ring)형태로 용접되어 제공될 수 있다.
실시 예에 따르면, 상기 음극 회전판(200)을 구성하는 티타늄 판(Ti plate)은 0.1 내지 2m의 폭과 5 내지 50m 길이 및 1 내지 30㎜의 두께로 제공될 수 있으나, 이에 한정되지 않으며 제조환경에 따라 얼마든지 변경 가능하다.
또한, 음극 회전판(200)의 내측면에는 복수의 전도롤이 형성될 수 있으며, 상기 복수의 전도롤을 이용하여 일 방향으로 회전될 수 있다. 또한, 상기 음극 회전판(200)은 상기 전도롤을 통해 음극으로 통전될 수 있다.
즉, 상기 전도롤은 상기 음극 회전판(200)을 대전시키는 역할을 수행할 수 있으며, 상기 음극 회전판(200)을 일 방향으로 회전시키는 구동롤의 역할 또한 수행할 수 있다.
실시 예에 따르면, 상기 음극 회전판(200)은 용접 조립 후 추가적인 열처리를 수행할 수 있다. 이를 통해, 상기 음극 회전판(200)이 서로 강하게 결합할 수 있으며, 결합하는 과정에서 형성된 응력을 제거 하여 박막이 제조 과정에서 변형되거나 박리가 발생하는 것을 방지할 수 있다.
이 때, 상기 열처리는 500 내지 700℃에서 10 내지 100분 동안 수행되는 것이 바람직한데, 상기 열처리가 500℃ 미만 또는 10분 미만으로 수행되면, 상기 음극 회전판(200)과 사이 응력이 남아있어서 상기 금속박막이 제조되는 과정에서 변형, 박리가 발생될 수 있다.
반대로 상기 열처리가 700℃ 또는 100분을 초과하여 수행되면, 생산성이 감소할 수 있으며, 열변형이 발생될 수 있다.
이러한 이유로 상기 열처리는 500 내지 700℃에서 10 내지 100분 동안 수행될 수 있으며, 더 바람직하게는 600 내지 650℃에서 30 내지 50분 동안 수행될 수 있다.
상기 복수의 전해셀(300)은 제1 내지 제 5 전해셀(300a, 300b, 300c, 300d1, 300d2)로 이루어질 수 있으며, 그 이상의 전해셀을 추가로 더 포함할 수 있다. 또한, 상기 제1 내지 제5 전해셀(300a, 300b, 300c, 300d1, 300d2)은 하나의 음극 회전판(200)을 따라 소정 간격으로 이격되어 배치될 수 있으며, 상기 음극 회전판(200)이 회전함에 따라, 상기 제1 내지 제5 전해셀(300a, 300b, 300c, 300d1, 300d2)이 상기 음극 회전판(200)과 동시에 전해주조(electroforming)되어 하나의 반도체용 동박(100)을 형성할 수 있다.
실시 예에 따르면 상기 전해셀(300)은 내부에 소정의 공간이 형성될 수 있으며, 상기 공간에 양극재(310) 및 전해액 공급노즐(330)이 포함될 수 있다. 아울러, 상기 전해액 공급노즐(330)을 통해 상기 전해셀(300) 내부 공간에 전해액을 분사할 수 있다.
예를 들어, 상기 제1 전해셀(300a)은 내부에 제1 양극재(310a) 및 제1 전해액 공급노즐(330a)을 포함할 수 있으며, 상기 제1 전해액 공급노즐()은 상기 제1 전해셀(310a 내부에 제1 전해액을 분사하여 상기 음극 회전판(200)과 제1 양극재(410a) 사이에 제1 전해액을 충진할 수 있다.
본 명세서에서는 제1 전해셀(300a)의 구성에 대해서만 설명하였으나, 이에 한정된 것이 아니고 제2 전해셀(300b), 제3 전해셀(300c), 제4 전해셀(300d-1) 및 제5 전해셀(300d-2)에도 동등하게 적용할 수 있으며, 그 이상의 전해셀에도 동일하게 적용될 수 있다.
도 1 내지 도 3을 참조하면, 상기 S10 단계는 상기 제1 전해셀(300a) 내부에 제1 전해액을 분사한 후 상기 음극 회전판(200)과 상기 제1 양극재(310a) 사이에 제1 전류를 통전시켜 캐리어 금속층(110)을 석출하는 단계이다.
상기 캐리어 금속층(110)은 후술할 극동박층(150)의 상처 주름 꺾임등을 방지하고 상기 극동박층(150)의 광택면이 이물질에 노출되지 않도록 보호하기 위한 금속층을 의미한다.
실시 예에 따르면, 상기 캐리어 금속층(110)은 구리(Cu), 니켈(Ni), 크롬(Cr), 알루미늄(Al) 또는 이를 포함하는 합금으로 이루어지며, 전해도금 또는 스퍼터링(sputtering)을 통해 형성될 수 있다. 이하, 본 명세서에 캐리어 금속층은 구리(Cu)를 포함하는 전해동박인 것을 예를 들어 설명하나 이에 한정되지 않는다.
실시 예에 따르면, 상기 캐리어 금속층(110)은 두께가 5 내지 50㎛로 형성될 수 있다. 상기 캐리어 금속층(110)의 두께가 5㎛ 미만이면, 강성이 부족하여 상기 극동박층(150)이 상처 주름 꺾임등이 발생할 수 있다. 반면에 상기 캐리어 금속층(110)의 두께가 50㎛를 초과하면 상기 캐리어 금속층(110)이 박리되는 과정에서 잔류물이 남아 상기 극동박층(150)이 적층된 절연층의 전기적 특성을 감소시킬 수 있다. 이러한 이유로 상기 캐리어 금속층(110)은 두께가 5 내지 50㎛로 형성될 수 있으며, 더욱 바람직하게는 9 내지 30㎛로 형성될 수 있다.
실시 예에 따르면, 상기 제1 전해액은 황산(H2SO4) 용액에 구리(Cu), 니켈(Ni) 및 알루미늄(Al) 중 어느 하나 이상의 금속 이온을 용해한 전해액으로 제공될 수 있으며, 더 바람직하게는 황산(H2SO4) 용액에 구리(Cu) 이온을 용해한 전해액으로 제공될 수 있다.
실시 예에 따르면, 상기 제1 양극재(310a)는 용해성을 가진 용해성을 가진 금속 조각(Metal plate) 또는 금속 볼(Metal ball)으로 제공될 수 있다. 즉, 상기 제1 양극재(310a는 용해성을 가진 구리 조각(Cu plate) 또는 구리 볼(Cu ball)으로 제공될 수 있다.
만약 제1 양극재(310a)를 통상적인 불용성 양극재를 사용하는 경우, 전해과정 중 상기 제1 양극재(310a) 표면에서 과량의 산소(O2)가 발생하게 된다.
상기 제1 양극재(310a) 표면에서 발생한 과량의 산소(O2)는 전착되는 상기 음극 회전판(200) 표면에 부착되어 상기 캐리어 금속층(110)의 표면결함을 유발할 수 있으며, 상기 캐리어 금속층(110)의 일부를 산화시켜 전기적 특성을 약화할 수 있다.
이를 방지하기 위해 본 발명은 상기 제1 양극재(310a)를 용해성을 가진 구리 조각(Cu plate) 또는 구리 볼(Cu ball) 형태로 제공하여 상기 과량의 산소(O2)가 상기 음극 회전판(200) 표면에 부착되지 않고 구리 조각(Cu plate) 또는 구리 볼(Cu ball) 사이에 형성된 공간으로 배출시킬 수 있다. 이를 통해 상기 캐리어 금속층(110)의 품질을 향상할 수 있다.
또한, 상기 불용성 양극재는 용해성 양극재에 비해 소요되는 전압이 높아서 전해주조 시 요구 전력이 증가하는 문제가 있으며, 지속적으로 박막을 석출하기 위해서는 전해주조에 의해 소요되는 구리(Cu)이온을 공급하는 추가적인 설비가 요구된다는 단점이 있다.
또한, 상기 제1 양극재(310a)가 상기 제1 전해액에 용해됨에 따라, 사용자는 상기 제1 양극재(310a)의 잔류량 및 교체 주기를 눈으로 확인할 수 있다. 이를 통해, 상기 제1 양극재(310a)의 교체주기를 확인하고, 공정조건을 최적화 하기 용이하는 장점이 있다.
상기 S20 단계는 상기 제2 전해셀(310b) 내부에 제2 전해액을 분사한 후 상기 음극 회전판(200)과 상기 제2 양극재(310b) 사이에 제2 전류를 통전시켜 분리층(130)을 석출하는 단계이다.
상기 분리층(peeling layer, 130)은 상기 캐리어 금속층(110)과 후술할 극동박층(150)사이에 제공되는 금속층으로, 상기 반도체용 동박(100)이 절연층에 접착되면, 상기 캐리어 금속층(110)을 분리시켜 상기 극동박층(150)을 상기 절연층에 접착할 수 있다.
실시 예에 다르면, 상기 분리층(130)은 나노 스케일의 금속층으로 제공될 수 있으며, 더욱 바람직하게는 20㎚ 미만의 두께를 가질 수 있다. 상기 분리층의 두께가 20㎚를 초과하면 상기 분리층(130)을 박리시키는데 요구되는 힘(peel strength; 박리력)이 증가되기 때문에 상기 캐리어 금속층(110)과 상기 극동박층(150)을 분리시키는데 어려움이 있다. 예를 들어 상기 분리층(130)의 두께가 20㎚를 초과하면, 상기 분리층(130)의 박리력이 50N/m 이상으로 증가할 수 있다. 이는 상기 캐리어 금속층(110)이 쉽게 분리되지 못하고, 추가적인 공정이 요구된다.
반면에 상기 분리층(130)이 1㎚ 미만이면, 상기 분리층(130)이 지나치게 얇아 상기 반도체용 동박(100)이 절연층에 접착되기 전에 상기 캐리어 금속층(110)과 분리될 수 있다. 즉, 상기 반도체용 동박(100)이 사용자가 원하는 위치에 적절하게 부착하기 어렵다.
이러한 이유로 상기 분리층(130)의 두께는 20㎚ 미만으로 제공되는 것이 바람직하며, 더욱 바람직하게는 1 내지 10㎚로 제공될 수 있다.
실시 예에 따르면, 상기 분리층(130)은 금속으로 제공되어 두께를 미세하게 조정할 수 있다. 더욱 바람직하게는 상기 분리층(130)은 인듐(In), 크롬(Cr), 아연(Zr), 니켈(Ni), 몰리브덴(W), 코발트(Co), 은(Ag), 구리(Cu), 알루미늄(Al), 망간(Mn), 철(Fe), 주석(Sn) 및 바나듐(V)으로 이루어진 군에서 선택되는 하나 이상의 금속 또는 합금의 형태로 제공될 수 있다. 이하, 본 명세서에서는 상기 분리층(130)을 인듐(In), 크롬(Cr) 및 아연(Zn)으로 이루어진 금속층 또는 인듐(In), 크롬(Cr) 및 아연(Zn) 중 어느 하나 이상이 포함된 합금층으로 제공되는 것을 예를 들어 설명하나 이에 한정되지 않는다.
실시 예에 따르면, 상기 제2 전해액은 인듐(In), 크롬(Cr) 및 아연(Zr) 이온을 포함하는 전해용액으로 제공될 수 있으나 이에 한정되지 않으며, 통상의 기술자의 판단에 따라 인듐(In), 크롬(Cr), 아연(Zr), 니켈(Ni), 몰리브덴(W), 코발트(Co), 은(Ag), 구리(Cu), 알루미늄(Al), 망간(Mn), 철(Fe), 주석(Sn) 및 바나듐(V)으로 이루어진 군에서 선택되는 하나 이상의 금속을 포함하는 전해용액으로 사용 가능함은 물론이다.
실시 예에 따르면 상기 제2 양극재(310b)는 상기 제1 양극재(310a)와는 다르게 비용해성 양극재로 제공될 수 있으며, 더욱 바람직하게는 비용해성 이리듐 산화물(Insoluble Ir2O3)을 코팅한 티타늄(Ti) 플레이트로 제공될 수 있다.
상기 S30 단계는 상기 제3 전해셀(300c) 내부에 제3 전해액을 분사한 후 상기 음극 회전판(200)과 상기 제3 양극재(310c) 사이에 제3 전류를 통전시켜 극동박층(150)을 석출하는 단계이다.
상기 극동박층(Ultra thin copper foil, 150)은 상기 절연층에 극동박이 접착되기 위해 상기 캐리어 금속층(110) 및 상기 분리층(130)에 석출된 초 극박 구리(Cu)박막을 의미한다.
실시 예에 따르면 상기 극동박층(150)은 10㎛이하, 더욱 바람직하게는 1 내지 5㎛의 두께로 석출될 수 있다. 상기 극동박층(150)의 두께가 1㎛ 미만이면, 상기 극동박층(150)이 너무 얇아 상기 절연층에 접착되었을 때 전기적 특성을 충분히 구현하기 어렵다. 또한, 상기 극동박층(150)의 두께가 1㎛ 미만이면, 상기 분리층(130) 위에 동일한 두께로 고르게 석출하기 매우 어렵게 된다. 반대로 상기 극동박층(150)의 두께가 10㎛를 초과하면, 상기 인쇄회로기판의 두께가 증가하여 반도체 집착도가 감소될 수 있으며, 캐리어층이 필요하지 않다. 이러한 이유로 상기 극동박층(150)의 두께는 10㎛이하인 것이 바람직하며, 더욱 바람직하게는 1 내지 5㎛의 두께로 석출될 수 있다.
실시 예에 따르면, 상기 제3 전해액은 구리(Cu)이온을 포함한 황산(H2SO4)용액으로 제공될 수 있다. 더 바람직하게는 황산 100 내지 200g/ℓ에 구리(Cu)이온을 30 내지 80g/ℓ를 혼합한 용액으로 제공될 수 있다.
실시 예에 따르면 상기 제3 양극재(310c)는 상기 제2 양극재(310b)와 마찬가지로 비용해성 양극재로 제공될 수 있으며, 더욱 바람직하게는 비용해성 이리듐 산화물(Insoluble Ir2O3)을 코팅한 티타늄(Ti) 플레이트로 제공될 수 있다.
상기 S40 단계는 상기 제4 전해셀(300d1) 및 제5 전해셀(300d2)에 의해 상기 극동박층(150) 표면에 조화처리층(170)을 형성하는 단계이다.
상기 조화처리층(170)은 상기 극동박층(150)과 상기 절연층 사이의 접착력을 증가시키기 위해 생성된 금속층을 의미한다. 더욱 바람직하게 상기 조화처리층(170)은 상기 극동박층(150) 표면에 구리(Cu)로 제공되는 금속핵을 생성하고, 상기 생성된 금속핵을 성장하여 제공될 수 있다.
즉, 상기 조화처리층(170)은 상기 극동박층의 접착력을 향상할 수 있도록 상기 극동박층(150) 표면에 구리를 성장시킨 층을 의미한다. 다만, 상기 S40 단계 이후의 극동박층(150)의 표면 거칠기가 1.0㎛ 이상인 경우 과도한 표면 거칠기로 인하여 전기적 특성이 감소될 수 있으니 상기 조화처리층(170)은 상기 극동박층(150)의 표면 거칠기가 1.0㎛ 미만으로 유지하는 범위 내에서 표면 거칠기를 증가시키는 것이 바람직하다.
실시 예에 따르면, 상기 S40 단계는 앞서 설명한 S10 내지 S30 단계와는 다르게 서로 다른 두가지 종류의 전해셀과 상기 음극 회전판(200)이 각각 별도로 전해주조 되어 수행될 수 있다. 이하, 상기 제4 전해셀(300d1)과 상기 음극 회전판(200)이 전해주조 되는 단계를 제1 조화처리 단계로 정의하며, 상기 제5 전해셀(300d2)과 상기 음극 회전판(200)이 전해주조 되는 단계를 제2 조화처리 단계로 정의한다.
상기 제1 조화처리 단계는 상기 극동박층(150) 표면에 구리 핵을 생성하고 고착화하는 단계이다.
구체적으로 상기 제1 조화처리 단계는 상기 제4 전해셀(300d1) 내부에 제4 전해액을 분사한 후 상기 음극 회전판(200)과 상기 제4 양극재(310d1) 사이에 제4 전류를 통전시켜 상기 극동박층(150) 표면에 구리 핵을 생성할 수 있으며, 생성된 핵을 상기 극독박층(150) 표면에 고착시킬 수 있다.
실시 예에 따르면, 상기 제4 전해액은 황산 50 내지 150g/ℓ에 구리(Cu) 이온 10 내지 30g/ℓ를 혼합한 용액으로 제공될 수 있으며, 15 내지 25℃로 유지될 수 있다.
또한, 제1 조화처리 단계는 상기 제4 전해셀(300d1)에 5 내지 15A/d㎡의 전류밀도를 5 내지 20초 동안 주입하여 제공될 수 있다.
실시 예에 따르면, 상기 제1 조화처리 단계를 통해 본 발명은 조화처리되지 않은 극동박층(150) 표면에 비해 0.05 내지 0.3㎛로 표면 거칠기(Rz)를 증가시킬 수 있다.
상기 제1 조화처리를 수행한 이후, 제2 조화처리를 수행할 수 있다. 이를 통해, 상기 극동박층(150) 표면에 형성된 구리 핵이 성장하여 조화처리층을 형성할 수 있다.
구체적으로 상기 제2 조화처리 단계는 상기 제5 전해셀(300d2) 내부에 제5 전해액을 분사한 후 상기 음극 회전판(200)과 상기 제5 양극재(310d2) 사이에 제5 전류를 통전시켜 수행될 수 있다. 즉, 상기 제1 조화처리와는 다른 전해셀을 이용하여 다른 종류의 전해액과 전류 상태에서 수행될 수 있다.
상기 제5 전해액은 황산 100 내지 200g/ℓ에 구리(Cu) 이온 50 내지 100g/ℓ를 혼합한 용액으로 제공될 수 있다. 즉, 상기 제5 전해액은 상기 제4 전해액보다 구리(Cu) 이온의 농도가 더 높은 특징을 가진다. 이러한 차이로 인하여 상기 제2 조화처리 단계는 상기 구리 핵을 충분한 크기로 성장시킬 수 있다.
또한, 상기 제5 전해액은 15 내지 25℃로 제공되는 상기 제4 전해액과는 다르게 30 내지 60℃로 제공되는 것이 바람직하다. 즉, 상기 제1 전해처리 단계는 전해액의 온도를 25℃ 이하로 제한하여 소수의 핵이 과도하게 성장하는 것을 방지하고, 더 많은 핵을 생성할 수 있다. 반면에 상기 제2 전해처리 단계는 전해액의 온도를 30℃ 이상으로 제공하여 상기 구리 핵의 성장속도를 향상할 수 있다.
실시 예에 따르면 상기 제2 조화처리 단계를 통해 본 발명은 상기 극동박층(150) 표면을 최종적으로 1.5 내지 4.0Rz 로 형성할 수 있다.
또한, 상기 제4 양극제는 비용해성 양극재, 더욱 바람직하게는 상기 제2, 제3 양극재와 마찬가지로 이리듐 산화물(Insoluble Ir2O3)을 코팅한 티타늄(Ti) 플레이트로 제공될 수 있다.
구체적으로, 상기 제1 조화처리 단계는 핵을 생성 및 고착화 하는 과정이기 때문에, 핵 생성 과정에서 전압조건이 일정하게 유지되어야 하며, 하기 때문에, 상기 제4 양극재(310d1)는 비용해성으로 제공되는 것이 바람직하다.
반면에 상기 제5 양극재는 용해성을 가진 구리 조각(Cu plate) 또는 구리 볼(Cu ball)로 제공되는 용해성 양극재 또는 리듐 산화물(Insoluble Ir2O3)을 코팅한 티타늄(Ti) 플레이트로 제공되는 비용해성 양극재 중 어느 하나로 제공될 수 있다.
실시 예에 따르면, 상기 제4 양극재는 이리듐 산화물(Insoluble Ir2O3)을 코팅한 티타늄(Ti) 플레이트의 비용해성 양극재로 제공되며, 상기 제5 양극재는 구리 조각(Cu plate) 또는 구리 볼(Cu ball)로 제공되는 용해성 양극재로 제공될 수 있다.
이 경우, 상기 제2 조화처리 단계는 용해성 양극제를 통해 수행되기 때문에 산소(O2) 배출이 쉽고 구리(Cu)이온을 공급하는 추가적인 설비가 요구되지 않아 안정적으로 구리 핵을 성장시킬 수 있다.
이후, 상기 S50 단계를 통해 상기 반도체용 동박(1000)은 상기 음극 회전판(200)에서 박리(peeling off)될 수 있다.
상술한 과정을 통해, 상기 반도체용 동박(100)은 하나의 동박 제조 장치에 의해 상기 캐리어 금속층(110, 분리층(130, 극동박층(150) 및 조화처리층(170)이 순차적으로 석출되어 원 패스(One-pass)로 반도체용 동박(100)을 제조할 수 있다.
실시 예에 따르면, 상기 S10 내지 S50 단계를 거쳐 제조된 반도체용 동박(100)은 상기 S60 단계를 통해 방청 처리될 수 있다.
상기 방청 처리는 상기 조화처리된 반도체용 동박(100) 표면에 아연 합금층을 형성하여 내연화 성능을 향상시키고 보관 및 공정 중에 상기 반도체용 동박(100)이 변색되는 것을 방지할 수 있다.
구체적으로 상기 S60 단계에서는 20 내지 80g/ℓ의 아연(Zn)이 용해된 황산(H2SO4)용액에 상기 반조체용 동박(100)을 담지한 상태에서 10 내지 20/d㎡의 전류를 5 내지 20초 동안 주입하여 방청 처리를 수행할 수 있다.
실시 예에 따르면, 방청 처리를 수행한 이 후, 20 내지 30℃의 크롬산(CrO3) 용액에 방청 처리된 상기 반도체용 동박을 담지하여 크로메이트 처리층을 형성할 수 있다.
이상 본 발명의 실시 예에 따른 반도체용 동박의 제조방법에 대해 설명하였다. 이후, 구체적인 실시 예를 통해 상기 반도체용 동박을 더욱 상세하게 설명한다.
앞서 설명한 바와 같이, 본 발명의 실시 예에 따른 반도체용 동박(100)은 최소 제1 내지 제5 전해셀(300a, 300b, 300c, 300d1, 300d2)을 포함하는 복수의 전해셀이 구비된 동박 제조장치(1000)에 의해 제조될 수 있으며, 하나의 장치를 통해 캐리어 금속층(110), 분리층(130), 극동박층(150) 및 조화처리층(170)이 순차적으로 석출되어 하나의 반도체용 동박(100)을 형성할 수 있다.
실시 예에 따르면 상기 제1 내지 제5 전해셀(300a, 300b, 300c, 300d1, 300d2)은 하기 표 1과 같은 조건으로 양극재, 전해액 및 전류를 공급받아 음극 회전판(200)위에 상기 캐리어 금속층(110), 분리층(130), 극동박층(150) 및 조화처리층(170)을 순차적으로 석출할 수 있다.
음극재 전해액 전해액 온도 양극재 전류 두께
캐리어 금속층 Ti Plate H2SO4: 150g/ℓ
Cu ion: 90g/ℓ		 45℃ - Soluble
- Cu metal ball		 30A/dm2 9㎛
분리층 In ion: 10g/ℓ
Cr ion: 20g/ℓ
Zn ion: 15g/ℓ
C6H5Na3O7: 100g/ℓ		 45℃ - Insoluble
- Ti plate coated
by Ir2O3 		5A/dm2 0.01㎛
극동박층 H2SO4: 150g/ℓ
Cu ion: 65g/ℓ		 40℃ - Insoluble
- Ti plate coated
by Ir2O3 		15A/dm2 2㎛
조화처리층 H2SO4: 100g/ℓ
Cu ion: 15g/ℓ		 20℃ -Insoluble
- Ti plate coated
by Ir2O3 		10A/dm2 0.1㎛
H2SO4: 150g/ℓ
Cu ion: 65g/ℓ		 40℃ - Soluble
- Cu metal ball		 15A/dm2
즉, 본 발명의 실시 예에 따른 반도체용 동박(100)은 상기 표 1에 개시된 조건에 따라 하나의 음극 회전판(200)위에 상기 캐리어 금속층(110), 분리층(130), 극동박층(150) 및 조화처리층(170)을 순차적으로 석출하여 하나의 반도체용 동박(100)을 제조할 수 있다.
이를 통해 하나의 동박 제조 장치(1000)를 사용하여 생산과정을 간소화 하고, 한 번의 작동주기(One cycle)를 통해 각 층의 석출 공정이 실시간으로 수행하여 하나의 완제품으로 제조될 수 있다.
아울러, 상기 극동박층(150)을 상기 분리층(130)위에 직접 석출하여 상기 극동박층(150)의 석출 과정에서 파손 및 균열이 발생하는 것을 최소화 할 수 있다. 이러한 이유로 5㎛ 이하의 두께의 매우 얇은 극동박층(150)도 안정적으로 생산할 수 있다.
이는 캐리어 금속층(110)을 생산하는 장치와 상기 극동박층(150)을 석출하는 장치가 별도로 요구되는 기존의 제조방법과 비교하여 생산성과 품질이 향상된 진일보한 기술임을 알 수 있다.
또한, 본 발명은 상기 캐리어 금속층(110), 분리층(130, 극동박층(150) 및 조화처리층(170)을 하나의 장치로 실시간으로 석출함으로써 상기 금속층들의 접합력을 유지하는데 요구되는 추가적인 공정 또는 열처리를 생략할 수 있다. 이를 통해, 제조과정에서 상기 극동박층(150)이 파손 또는 열변형 되는 것을 최소화 할 수 있다.
마지막으로, 본 발명은 상기 제1 내지 제5 전해셀(300a, 300b, 300c, 300d1, 300d2)에 공급되는 전해액의 종류, 농도, 전류밀도 등의 공정 조건을 독립적으로 제어할 수 있다. 이를 통해, 상기 반도체용 동박(100)의 전기적, 물리적 특성 및 기계적 특성을 다양화 할 수 있으며, 각 금속층의 전기적 성질, 두께, 재질 등을 필요에 따라 쉽게 변환할 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: 반도체용 동박
110: 캐리어 금속층
130: 분리층
150: 극동박층
170: 조화처리층
200: 음극 회전판
300a, 300b, 300c, 300d1, 300d2: 제1 전해셀, 제2 전해셀, 제3 전해셀, 제4 전해셀, 제5 전해셀
310a, 310b, 310c, 310d1, 310d2 : 제1 양극재, 제2 양극재, 제3 양극재, 제4 양극재, 제5 양극재
1000: 동박 제조장치

Claims (11)

  1. 일 방향으로 회전하는 하나의 음극 회전판 및 상기 하나의 음극 회전판을 따라 소정 간격으로 이격되어 배치되고, 내부에 전해액 및 양극재를 포함하는 제1 내지 제5 전해셀을 포함하는 동박 제조장치에 의해 제조되며,
    상기 제1 전해셀에 의해 상기 음극 회전판 위에 캐리어 금속층을 석출하는 단계;
    상기 제2 전해셀에 의해 상기 캐리어 금속층 위에 분리층을 석출하는 단계;
    상기 제3 전해셀에 의해 상기 분리층 위에 극동박층을 석출하는 단계; 및
    상기 제4 전해셀 및 제5 전해셀에 의해 상기 극동박층 표면에 조화처리층을 형성하는 단계;를 포함하며,
    상기 제1 내지 제5 전해셀은,
    상기 하나의 음극 회전판과 각 전해셀 사이에 서로 다른 크기의 전류와 전해액을 독립적으로 공급하여,
    상기 하나의 음극 회전판이 회전함에 따라, 상기 제1 내지 제5 전해셀이 상기 하나의 음극 회전판과 순차적으로 전해주조(electroforming) 하여 하나의 반도체용 동박을 형성하는 것을 특징으로 하는 반도체용 동박의 제조방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1 전해셀은 내부에 제1 양극재를 포함하고,
    상기 캐리어 금속층은,
    상기 제1 전해셀 내부에 제1 전해액을 분사한 후 상기 하나의 음극 회전판과 상기 제1 양극재 사이에 제1 전류를 통전시킴으로써 형성하며,
    상기 제1 양극재는 용해성을 가진 금속 조각(Metal plate) 또는 금속 볼(Metal ball)으로 제공되는 것을 특징으로 하는, 반도체용 동박의 제조방법.
  4. 제 1항에 있어서,
    상기 제2 전해셀은 내부에 제2 양극재를 포함하고,
    상기 분리층은
    상기 제2 전해셀 내부에 제2 전해액을 분사한 후 상기 하나의 음극 회전판과 상기 제2 양극재 사이에 제2 전류를 통전시킴으로써 형성하며,
    상기 제2 양극재는 이리듐 산화물(Ir2O3)을 코팅한 티타늄(Ti) 플레이트로 제공되는 것을 특징으로 하는, 반도체용 동박의 제조방법.
  5. 제 1항에 있어서,
    상기 제3 전해셀은 내부에 제3 양극재를 포함하고,
    상기 극동박층은
    상기 제3 전해셀 내부에 제3 전해액을 분사한 후 상기 하나의 음극 회전판과 상기 제3 양극재 사이에 제3 전류를 통전시킴으로써 형성하며,
    상기 제3 양극재는 이리듐 산화물(Ir2O3)을 코팅한 티타늄(Ti) 플레이트로 제공되는 것을 특징으로 하는, 반도체용 동박의 제조방법.
  6. 제 1항에 있어서,
    상기 조화처리층을 형성하는 단계는
    구리 핵을 형성하고 고착하는 제1 조화처리 단계; 및
    상기 구리 핵을 성장하는 제2 조화처리 단계를 포함하며,
    상기 제1 조화처리 단계는 이리듐 산화물(Ir2O3)을 코팅한 티타늄(Ti) 플레이트로 제공되는 제4 양극재에 의해 수행되는 것을 특징으로 하는, 반도체용 동박의 제조방법.
  7. 제 6항에 있어서,
    상기 제2 조화처리 단계는 용해성을 가진 금속 조각(Metal plate) 또는 이리듐 산화물(Ir2O3)을 코팅한 티타늄(Ti) 플레이트 중 어느 하나의 소재로 제공되는 제5 양극재에 의해 수행되는 것을 특징으로 하는, 반도체용 동박의 제조방법.
  8. 캐리어 금속층;
    상기 캐리어 금속층 상면에 석출된 분리층;
    상기 분리층 상면에 석출되는 극동박층;
    상기 극동박층 표면에 형성된 조화처리층; 및
    상기 조화처리층 표면에 형성된 방청 도금층;을 포함하는 반도체용 동박에 있어서,
    상기 반도체용 동박은,
    일 방향으로 회전하는 하나의 음극 회전판; 및
    상기 하나의 음극 회전판을 따라 소정 간격으로 이격되어 배치되고, 내부에 전해액 및 양극재를 포함하는 제1 내지 제5 전해셀;을 포함하는 동박 제조장치에 의해 제조되며,
    상기 제1 내지 제5 전해셀은,
    상기 하나의 음극 회전판과 각 전해셀 사이에 서로 다른 크기의 전류와 전해액을 독립적으로 공급하여,
    상기 하나의 음극 회전판이 회전함에 따라, 상기 제1 내지 제5 전해셀이 상기 하나의 음극 회전판과 순차적으로 전해주조(electroforming) 하여 하나의 반도체용 동박을 형성하는 것을 특징으로 하는 반도체용 동박.
  9. 삭제
  10. 제 8항에 있어서,
    상기 캐리어 금속층은 구리(Cu), 니켈(Ni), 크롬(Cr), 알루미늄(Al) 또는 이를 포함하는 합금으로 이루어지며, 두께가 5 내지 50㎛로 형성되는 것을 특징으로 하는, 반도체용 동박.
  11. 제 8항에 있어서,
    상기 분리층은 인듐(In), 아연(Zr), 크롬(Cr)또는 이를 포함하는 합금층으로 제공되며 두께가 0.01㎛ 이하로 형성되는 것을 특징으로 하는, 반도체용 동박.
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