KR102510278B1 - 오프셋 출력전압의 제거를 위한 회로 및 이를 포함하는 전자 장치 - Google Patents

오프셋 출력전압의 제거를 위한 회로 및 이를 포함하는 전자 장치 Download PDF

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Abstract

본 발명은 센서의 출력전압에 포함된 오프셋 전압을 제거하기 위한 회로에 있어서, 일단이 바이어스 전압 단자와 연결되는 제1 저항, 상기 제1 저항과 연결되되 일단이 상기 바이어스 전압 단자와 연결되는 제2 저항, 일단이 상기 제1 저항과 연결되고 타단이 접지 단자와 연결되는 제3 저항 및 일단이 상기 제2 저항과 연결되고 타단이 상기 접지 단자와 연결되며 상기 센서로부터 오프셋 전압이 포함된 출력전압이 인가되는 트랜지스터를 포함하는 것을 특징으로 한다.

Description

오프셋 출력전압의 제거를 위한 회로 및 이를 포함하는 전자 장치{CIRCUIT FOR CANCELING OFF-SET OUTPUT VOLTAGE AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 센서의 출력 전압에 포함된 오프셋 전압을 제거하기 위한 회로 및 이를 포함하는 전자 장치에 관한 것이다.
선형 구조의 전자부품에서 입력신호가 발생하지 않는 경우 출력신호도 발생하지 않는 것이 바람직하다.
그러나, 입력신호가 없음에도 불구하고 출력단에 DC 전압이 발생하는 경우가 종종 있으며, 이때 불필요하게 발생되는 출력전압을 오프셋(off-set) 전압이라고 한다.
특히, 다양한 센서의 출력단에서 오프셋 전압이 자주 발생되며 이는 출력단 이후의 회로에 많은 어려움을 유발하기 때문에 제거 또는 최소화해야 할 필요가 있다.
기존에는 센서의 출력단에 발생되는 오프셋 전압을 제거하기 위해 입력단과 연결된 회로를 주로 변경하여 사용하였으나, 본 발명에서는 센서의 입력단과 연결된 회로의 변경 없이 출력단에 오프셋 전압을 제거하기 위한 간단한 회로를 적용하고자 한다.
관련 선행기술로는 등록특허공보 제10-1252331호(발명의 명칭: 비교기, 검출기, 그 회로 및 오프셋 제거방법, 공고일자: 2013년 4월 8일)가 있다.
이에, 본 발명의 일 실시예는 가변저항을 포함하는 다수의 저항과 트랜지스터로 구성된 회로를 센서의 출력단과 연결하여 센서의 출력 전압에 포함된 오프셋 전압을 제거하기 위한 회로를 제공하는데 목적이 있다.
아울러, 본 발명의 일 실시예는 오프셋 전압이 제거된 후에 트랜지스터에 의하여 회로의 출력 전압이 증폭됨에 따라 신호의 증폭기능을 제공하는데 목적이 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제(들)로 제한되지 않으며, 언급되지 않은 또 다른 과제(들)을 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 센서의 출력 전압에 포함된 오프셋 전압을 제거하기 위한 회로에 있어서, 일단이 바이어스 전압 단자와 연결되는 제1 저항, 상기 제1 저항과 연결되되 일단이 상기 바이어스 전압 단자와 연결되는 제2 저항, 일단이 상기 제1 저항과 연결되고 타단이 접지 단자와 연결되는 제3 저항 및 일단이 상기 제2 저항과 연결되고 타단이 상기 접지 단자와 연결되며 상기 센서로부터 오프셋 전압이 포함된 출력 전압이 인가되는 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 저항 및 상기 제3 저항 사이에는 제1 출력단이 연결되고, 상기 제2 저항 및 상기 트랜지스터 사이에는 제2 출력단이 연결되고, 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차는 0일 수 있다.
일 실시예에서, 상기 제3 저항의 저항값이 가변됨에 따라 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차가 0으로 조절될 수 있다.
일 실시예에서, 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차는 바이어스 전압 단자의 전압값, 상기 제1 저항 내지 상기 제3 저항의 각 저항값 및 상기 트랜지스터의 채널 저항값에 관한 수학식으로 표현 가능할 수 있다.
일 실시예에서, 상기 수학식은
Figure 112021013688632-pat00001
일 수 있다.
일 실시예에서, 상기 트랜지스터는 JFET(junction gate field effect transistor)일 수 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 전자 장치에 있어서, 상기 회로는 일단이 바이어스 전압 단자와 연결되는 제1 저항, 상기 제1 저항과 직렬로 연결되되 일단이 상기 바이어스 전압 단자와 연결되는 제2 저항, 일단이 상기 제1 저항과 연결되고 타단이 접지 단자와 연결되는 제3 저항 및 일단이 상기 제2 저항과 연결되고 타단이 상기 접지 단자와 연결되며 상기 홀 센서로부터 오프셋 전압이 포함된 출력 전압이 인가되는 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 저항 및 상기 제3 저항 사이에는 제1 출력단이 연결되고, 상기 제2 저항 및 상기 트랜지스터 사이에는 제2 출력단이 연결되고, 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차는 0일 수 있다.
일 실시예에서, 상기 제3 저항의 저항값이 가변됨에 따라 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차가 0으로 조절될 수 있다.
일 실시예에서, 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차는 바이어스 전압 단자의 전압값, 상기 제1 저항 내지 상기 제3 저항의 각 저항값 및 상기 트랜지스터의 채널 저항값에 관한 수학식으로 표현 가능할 수 있다.
일 실시예에서, 상기 수학식은
Figure 112021013688632-pat00002
일 수 있다.
일 실시예에서, 상기 트랜지스터는 JFET(junction gate field-effect transistor)일 수 있다.
본 발명의 일 실시예에 따르면, 가변저항을 포함하는 다수의 저항과 트랜지스터로 구성된 회로를 센서의 출력단과 연결하여 센서의 출력 전압에 포함된 오프셋 전압을 제거할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 오프셋 전압이 제거된 후에 트랜지스터에 의하여 회로의 출력 전압이 증폭됨에 따라 신호의 증폭기능을 제공할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1a는 본 발명의 일 실시예에 따른 센서를 도식적 이미지로 나타낸 도면이다.
도 1b는 본 발명의 일 실시예에 따른 센서를 광학적 이미지로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 있어서, 드레인 전압에서 측정된 센서의 전달 특성을 나타낸 그래프이다.
도 3a는 본 발명의 일 실시예에 있어서, 센서에서 측정된 전압을 나타낸 그래프이다.
도 3b는 도 3a의 전압에 대하여 역 자기장에 의한 오프셋 보정 결과를 나타낸 그래프이다.
도 4a는 본 발명의 일 실시예에 따른 오프셋 출력전압의 제거를 위한 회로를 나타낸 도면이다.
도 4b는 본 발명의 일 실시예에 있어서, 신호 증폭기로 사용되는 본 회로의 우측단을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 있어서, 트랜지스터의 게이트 소스 전압에 대한 출력 특성을 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 있어서, 제3 저항의 저항값 조정에 따른 출력단의 출력 전압 특성을 나타낸 그래프이다.
도 7은 본 발명의 일 실시예에 있어서, 자기장의 세기에 따른 출력단의 출력 전압 특성을 나타낸 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1a는 본 발명의 일 실시예에 따른 센서를 도식적 이미지로 나타낸 도면이고, 도 1b는 본 발명의 일 실시예에 따른 센서를 광학적 이미지로 나타낸 도면이다.
설명에 앞서, 본 발명에서는 센서(Sensor)의 출력 전압에 포함되어 있는 오프셋 전압을 제거하기 위한 회로에 관한 것으로, 센서의 출력단에 회로를 적용할 수 있다.
이때, 센서는 홀 센서(Hall Sensor)로 구현될 수 있다. 홀 센서는 전류가 흐르는 도체에 자기장을 걸어 주면 전류와 자기장에 수직 방향으로 전압이 발생하는 홀 효과를 이용하여 자기장의 방향과 크기를 측정하는 센서이다. 이러한 센서의 사용 시, 홀 프로브의 정렬 불량으로 인해 의도하지 않은 오프셋 전압이 발생될 수 있으며, 본 발명에서는 이러한 오프셋 전압을 홀 센서의 입력단이 아닌 출력단에서 제거하기 위한 회로를 구현하였다. 한편, 본 발명의 센서는 홀 센서에 제한되지 않으며 다양한 종류의 센서에 적용 가능하나, 이하에서는 설명의 편의를 위해 홀 센서로 기재한다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 홀 센서는 p-type Si 기판에 도핑된 열전도성을 가진 SiO2 기판 상에 제조될 수 있다.
구체적으로, 홀 센서는 Si/SiO2 기판 상에 IGTO 물질 및 ITO 물질의 얇은 박막층이 스퍼터링 되어 제조될 수 있다. 비정질 물질인 IGTO는 Sn4+ 양이온과 In3+ 양이온의 큰 공간적 중첩으로 인해 전자 캐리어에 높은 전도성 경로를 제공할 수 있으며, 저온 공정으로 인해 유연한 전자 장치에 적용할 수 있다는 장점이 있다.
일 실시예로, 홀 센서는 일정 패턴을 가지는 ITO 박막층을 포함할 수 있다. 예를 들어, 2개의 전류 단자로 사용되는 ITO 박막층과 4개의 전압 단자로 사용되는 ITO 박막층을 포함할 수 있으며, 각 단자는 서로 수직구조를 이룰 수 있다.
이때, IGTO 박막층은 상기 패턴을 가지는 ITO 박막층을 연결하기 위한 채널로 사용될 수 있으며, 도 1b에 도시된 바와 같이, 채널의 너비(W)는 40μm이고, 채널의 길이(L)는 162.5μm일 수 있으나, 수치의 제한은 없다.
도 2는 본 발명의 일 실시예에 있어서, 드레인 전압에서 측정된 센서의 전달 특성을 나타낸 그래프이다.
도 2를 참조하면, ID, VGS, VDS는 각각 드레인 전류, 게이트 소스 전압, 드레인 소스 전압을 나타낸다. 임계 전압(VTH), 전계 효과 이동성(μFE) 및 하위 임계 값 스윙(SS)은 각각 -3.01V, 31.6cm2·V-1·s-1 및 0.4V·decade-1의 값을 가질 수 있다.
도 3a는 본 발명의 일 실시예에 있어서, 홀 센서에서 측정된 홀 전압을 나타낸 그래프이고, 도 3b는 도 3a의 홀 전압에 대하여 역 자기장에 의한 오프셋 보정 결과를 나타낸 그래프이다.
도 3a를 참조하면, 게이트 소스 전압인 VGS에 대해 -0.4 ~ 0.4 T의 자기장 세기 범위에서 측정된 홀 전압을 나타낸 것으로, 2개의 전류 단자 사이에 17Hz에서 1μA의 AC전류가 흐르고 홀 센서에 자기장이 수직으로 적용되며 홀 프로브를 통해 홀 전압을 측정하였다.
기본적인 홀 이론에 따르면 자기장이 0인 경우 홀 전압 또한 0이지만, 도 3a에 도시된 바와 같이 홀 전압이 0이 아닌 값으로 측정되는 경우 오프셋 전압이 존재한다고 판단할 수 있다. 이러한 오프셋 전압은 센서 측정 결과의 분석을 복잡하게 하며 부정확한 결과를 야기할 수 있다.
한편, 홀 센서의 중요한 특성 중 하나인 민감도(S)에 대해 하기 수학식 1과 같이 정의할 수 있다.
[수학식 1]
Figure 112021013688632-pat00003
여기서, VHALL은 홀 전압이며, B⊥은 홀 센서에 수직으로 인가되는 자기장을 의미한다. 홀 센서는 자기장의 세기에 따라 홀 전압이 변하는 소자로, 홀 전압을 홀 전압을 알고 있다면 자기장의 세기를 알 수 있고 반대로 자기장의 세기를 알고 있다면 홀 전압을 알 수 있다. 그러나, 홀 전압에 오프셋 전압이 포함되어 있다면 자기장의 세기를 정확하게 알기 어렵다.
따라서, 홀 센서의 측정값을 구하기 위해서는 오프셋 전압의 성분을 보정할 필요가 있다. 오프셋 보정은 반대 방향에서 작용되는 자기장에 의해 측정된 전압값을 제외하면 오프셋 전압 없이 자기장에 선형으로 의존하는 홀 전압을 얻을 수 있으며, 그 결과는 도 3b에 도시된 바와 같다.
참고로, 보정 방정식 VHall = 1/2[V*(+B) - V*(-B)]을 통해 서로 다른 게이트 소스 전압에 대한 시트 전자 밀도(nSheet) 및 홀 이동도(μHall)와 같은 전기 매개 변수값의 특성을 하기 표 1과 같이 나타낼 수 있다.
VGS 10V 15V 20V
nSheet [cm-2] 5.19 x 1012 6.27 x 1012 7.69 x 1012
μHall [cm-2/V·s] 34.9 38.2 40.4
그러나, 이러한 오프셋 보정 과정은 전압 측정을 완료한 후에 수행해야 하는 것으로, 오프셋 전압 여부를 실시간으로 확인하기에는 어려움이 있다.
따라서, 본 발명에서는 상기와 같은 오프셋 전압을 보다 간편하고 효율적으로 제거하기 위해 홀 센서의 출력단에 저항과 트랜지스터로 구성된 간단한 회로를 적용하였다.
도 4a는 본 발명의 일 실시예에 따른 오프셋 출력전압의 제거를 위한 회로를 나타낸 도면이고, 도 4b는 본 발명의 일 실시예에 있어서, 신호 증폭기로 사용되는 본 회로의 우측단을 나타낸 도면이다.
도 4a를 참조하면, 본 발명의 일 실시예에 따른 오프셋 출력전압의 제거를 위한 회로는 2개의 고정저항(R1,R2)과 1개의 가변저항(R3)으로 이루어진 3개의 저항과 1개의 트랜지스터(JFET)를 포함하여 구성될 수 있다.
일 실시예로, 고정저항 중 하나인 제1 저항(R1)은 일단이 바이어스 전압 단자와 연결될 수 있고, 고정저항 중 다른 하나인 제2 저항(R2)은 제1 저항(R1)과 연결되되 일단이 바이어스 전압 단자(VCC)와 연결될 수 있다. 참고로, 본 실시예에서 제1 저항(R1) 및 제2 저항(R2)에는 각각 10kΩ 및 500kΩ이 흐를 수 있다.
일 실시예로, 가변저항인 제3 저항(R3)은 일단이 제1 저항(R1)과 연결되고 타단이 접지 단자와 연결될 수 있다. 이에 따라, 제1 저항(R1)의 타단은 제3 저항(R3)의 일단과 연결될 수 있다.
일 실시예로, 트랜지스터(JFET)는 홀 센서(100)로부터 오프셋 전압이 포함된 출력 전압이 인가되는 소자로서 일단이 제2 저항(R2)과 연결되고 타단이 접지 단자와 연결될 수 있다. 이에 따라, 제2 저항(R2)의 타단은 트랜지스터(JFET)의 일단과 연결될 수 있다.
참고로, 전술한 회로에 공급되는 바이어스 전압값(VCC)으로 12V가 적용될 수 있다.
트랜지스터(JFET)는 홀 센서(100)로부터 인가되는 출력 전압을 저항으로 변환시키기 위한 소자로서 전압 조절 저항기(voltage controlled resistor)라고 할 수 있다. 이때, 트랜지스터(JFET)는 일반적인 전압 조절 소자뿐만 아니라 전압 증폭 소자의 역할을 하는 모든 트랜지스터로서 사용 가능하다. 본 실시예에서 트랜지스터(JFET)는 JFET(junction gate field effect transistor)을 적용할 수 있으나, 경우에 따라 MOSFET(metal oxide semiconductor field effect transistor) 또는 여타 종류의 FET(field effect transistor)을 적용할 수도 있다.
일 실시예로, 제1 저항(R1) 및 제3 저항(R3) 사이에는 제1 출력단(A)이 연결될 수 있고, 제2 저항(R2) 및 트랜지스터 사이에는 제2 출력단(B)이 연결될 수 있다.
이때, 제1 출력단(A)과 제2 출력단(B) 사이의 출력 전압차는 0인 것이 바람직하다. 이는, 두 출력단 사이에 걸리는 전압차가 0인 경우 트랜지스터(JFET)를 통해 회로에 인가되는 오프셋 전압이 제거되었음을 의미한다. 출력 전압차가 0으로 조절되기 위해서는 가변저항인 제3 저항(R3)의 저항값을 가변시킬 수 있다.
본 발명의 회로는 상기와 같은 구조를 가짐으로써 브릿지 회로로 구현될 수 있으며, 상세하게는 휘스톤 브릿지 회로로서 구동될 수 있다.
제3 저항(R3)의 저항값 조절에 따른 오프셋 전압의 제거 과정에 대하여 자세히 설명하면 다음과 같다.
먼저, 홀 센서(100)의 출력 전압이 트랜지스터(JFET)로 인가되어 트랜지스터(JFET)의 게이트 전압으로 적용될 수 있다. 이후, 트랜지스터(JFET)는 게이트 전압을 저항으로 변환하여 RJFET,B=0T에 해당하는 저항값을 가질 수 있다. 여기서, RJFET,B=0T은 자기장이 0일 때의 트랜지스터(JFET)의 채널 저항을 의미한다. 이후, 전술한 회로 구조에 의해 제1 출력단(A) 및 제2 출력단(B)의 출력 전압값은 하기 수학식 2 내지 4와 같이 정의할 수 있다.
[수학식 2]
Figure 112021013688632-pat00004
[수학식 3]
Figure 112021013688632-pat00005
[수학식 4]
Figure 112021013688632-pat00006
여기서, VA는 제1 출력단(A)의 출력 전압값을, VB는 제2 출력단(B)의 출력 전압값을 VCC는 바이어스 전압 단자의 전압값을, R1은 제1 저항의 저항값을, R2는 제2 저항의 저항값을, R3은 제3 저항의 저항값을, RJFET,B=0T는 자기장이 0일 때의 트랜지스터(JFET)의 채널 저항값을 의미한다.
이때, 제3 저항(R3)의 저항값을 조절하여 제1 출력단(A) 및 제2 출력단(B) 사이의 출력 전압차를 0으로 설정할 수 있다. 다시 말해, 제3 저항(R3)의 저항값을 조절하여 고정저항과의 저항비를 다르게 설정함에 따라 각 출력단에 걸리는 전압을 조절하면 출력단의 전압차를 0으로 설정할 수 있는 것이다.
아울러, 오프셋 전압에 의해 트랜지스터(JFET)가 가지는 저항값에 따라 야기되는 오프셋 유도 전압은 제1 출력단(A) 또는 제2 출력단(B) 중 어느 한 곳에 저장될 수 있다. 본 실시예에서는, 제2 출력단(B)에 저장되는 전압이 상기 오프셋 유도 전압일 수 있으며, 제1 출력단(A) 및 제2 출력단(B) 사이의 출력 전압차가 0이 되면 제2 출력단(B)에 저장된 오프셋 유도 전압이 제1 출력단(A)에 저장될 수 있다.
상기 과정을 통해 오프셋 전압이 제거된 이후, 트랜지스터(JFET)는 회로의 신호를 증폭시키는 공통 소스 증폭기로서 사용될 수 있다. 이에 따라, 도 4b에 도시된 바와 같이, 트랜지스터(JFET)와 연결되는 제2 출력단(B)의 출력 전압은 증폭되어 출력될 수 있다.
다시 말해, 제1 출력단(A) 및 제2 출력단(B) 사이의 출력 전압차가 0이 되어 오프셋 전압이 제거된 후, 자기장이 가해지면 트랜지스터(JFET)는 공통 소스 증폭기의 기능을 수행하게 되는 것이다.
도 5는 본 발명의 일 실시예에 있어서, 트랜지스터의 게이트 소스 전압에 대한 출력 특성을 나타낸 그래프이다.
도 5를 참조하면, 트랜지스터에 -0.03V 내지 -0.12V의 홀 전압이 인가될 때 트랜지스터의 게이트 소스 전압(VJFET GS)이 -0.15V 내지 0V 인 경우의 출력 특성을 나타낸다. 트랜지스터의 작동범위는 포화 영역(saturation region)에 있으며 0.0528A·V-1의 일정한 트랜스컨덕턴스 값을 가지는 것을 확인할 수 있다.
도 6은 본 발명의 일 실시예에 있어서, 제3 저항의 저항값 조정에 따른 출력단의 출력 전압 특성을 나타낸 그래프이다.
도 6을 참조하면, 트랜지스터의 게이트 소스 전압(VJFET GS)이 변동함에 따라 출력단의 출력 전압은 선형성을 가지는 것을 알 수 있습니다. 본 실시예에서는, 트랜지스터의 게이트 소스 전압으로 -0.035V으로 설정하고 제3 저항의 저항값을 5.7kΩ으로 조정한 결과, 출력단의 전압차가 0인 것을 확인하였다. 다시 말해, 제1 출력단(A) 및 제2 출력단(B) 사이의 출력 신호가 0으로 설정되는 것이다. 이를 통해, 오프셋 전압이 제거됨을 알 수 있다.
여기서, 트랜지스터의 게이트 소스 전압은 홀 센서로부터 20V의 출력 전압이 트랜지스터로 인가되는 경우의 오프셋 전압일 수 있다.
아울러, 트랜지스터의 게이트 소스 전압의 변동에 따른 출력단의 출력 전압 기울기는 이득이 26.4임을 나타낸다고 할 수 있다.
한편, 제1 출력단(A) 및 제2 출력단(B) 사이의 출력 신호는 수학식 5와 같이 정의할 수 있다.
[수학식 5]
Figure 112021013688632-pat00007
여기서, gm1, gm2은 트랜지스터(JFET)의 트랜스컨덕턴스이고, Voffset은 자기장이 0일 때 홀 센서의 오프셋 전압이고, Vmeasured Hall은 자기장이 적용된 경우 홀 센서의 홀 전압이고, R2는 제2 저항값을 의미한다.
각각의 트랜지스터(JFET)의 트랜스컨덕턴스가 작동 범위 안에서 일정하게 유지되면(gm1
Figure 112021013688632-pat00008
gm2
Figure 112021013688632-pat00009
gm) 수학식 5는 수학식 6과 같이 정리될 수 있다.
[수학식 6]
Figure 112021013688632-pat00010
이때, Vmeasured Hall에는 오프셋 전압이 포함되어 있으므로 Vmeasured Hall = V-Hall + VOffset-으로 정의될 수 있다. 이에 따라, 제1 출력단(A) 및 제2 출력단(B) 사이의 출력 신호는 최종적으로 수학식 7과 같이 나타낼 수 있다.
[수학식 7]
Figure 112021013688632-pat00011
따라서, 제1 출력단(A) 및 제2 출력단(B) 사이의 출력 신호는 오프셋이 상쇄된 홀 전압에 정비례할 수 있다.
도 7은 본 발명의 일 실시예에 있어서, 자기장의 세기에 따른 출력단의 출력 전압 특성을 나타낸 그래프이다.
도 7을 참조하면, 자기장의 세기를 0T로 설정하는 경우 트랜지스터가 전압 조절 저항기로서 작동함에 따라 출력단의 출력 전압차가 0이 되어 오프셋 전압이 제거됨을 알 수 있고, 자기장의 세기를 0.4T로 설정하는 경우 트랜지스터가 증폭기로서 작동함에 따라 출력단의 출력 전압차가 증폭되는 것을 알 수 있다.
이때, 도 3b의 오프셋 전압의 보정 결과 대비 본 발명의 회로를 사용하여 오프셋 전압을 제거하는 경우 출력단의 출력 전압은 26.4배 증폭되는 것을 확인할 수 있다.
이로써, 본 발명의 일 실시예에 따르면, 가변저항을 포함하는 다수의 저항과 트랜지스터로 구성된 회로를 센서의 출력단과 연결하여 센서의 출력 전압에 포함된 오프셋 전압을 제거할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 오프셋 전압이 제거된 후에 트랜지스터에 의하여 회로의 출력 전압이 증폭됨에 따라 신호의 증폭기능을 제공할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 실행된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 센서
R1 : 제1 저항, 제1 저항의 저항값
R2 : 제2 저항, 제2 저항의 저항값
R3 : 제3 저항, 제3 저항의 저항값
Vcc : 바이어스 전압 단자, 바이어스 전압값
JFET : 트랜지스터
R_JFET : 게이트 전압에 따라 변하는 트랜지스터의 채널 저항값
A : 제1 출력단
B : 제2 출력단

Claims (12)

  1. 센서의 출력 전압에 포함된 오프셋 전압을 제거하기 위한 회로에 있어서,
    일단이 바이어스 전압 단자와 연결되는 제1 저항;
    일단이 상기 제1 저항의 일단 및 상기 바이어스 전압 단자와 연결되는 제2 저항;
    일단이 상기 제1 저항의 타단과 연결되고 타단이 접지 단자와 연결되는 제3 저항; 및
    드레인 단자가 상기 제2 저항의 타단과 연결되고 소스 단자가 상기 접지 단자와 연결되며 상기 센서로부터 오프셋 전압이 포함된 출력전압이 게이트 단자로 인가되는 트랜지스터를 포함하고,
    상기 제1 저항의 타단 및 상기 제3 저항의 일단 사이에는 제1 출력단이 연결되며,
    상기 제2 저항의 타단 및 상기 트랜지스터의 드레인 단자 사이에는 제2 출력단이 연결되고,
    상기 제3 저항의 저항값이 가변됨에 따라 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차가 0으로 조절되는 것을 특징으로 하는 오프셋 출력전압의 제거를 위한 회로.
  2. 제1항에 있어서,
    상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차는 0이되어 상기 오프셋 전압이 제거되고,
    상기 오프셋 전압 제거 후, 상기 트랜지스터는 공통 소스 증폭기로 사용되며,
    상기 트랜지스터의 게이트 단자에 입력되는 상기 센서의 신호는 상기 제2 출력단의 출력 전압으로 증폭되어 출력되는 것을 특징으로 하는 오프셋 출력전압의 제거를 위한 회로
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차는 상기 바이어스 전압 단자의 전압값, 상기 제1 저항 내지 상기 제3 저항의 각 저항값 및 상기 트랜지스터의 채널 저항값에 관한 수학식으로 표현 가능한 것을 특징으로 하는 오프셋 출력 전압의 제거를 위한 회로.
  5. 제4항에 있어서,
    상기 수학식은
    Figure 112021013688632-pat00012
    인 것을 특징으로 하는 오프셋 출력 전압의 제거를 위한 회로.
    여기서, VA는 상기 제1 출력단의 출력 전압값을, VB는 상기 제2 출력단의 출력 전압값을, VCC는 상기 바이어스 전압 단자의 전압값, R1, R2, R3는 각각 상기 제1 저항 내지 상기 제3 저항의 저항값, RJFET은 상기 트랜지스터의 채널 저항값을 의미함.
  6. 제1항에 있어서,
    상기 트랜지스터는 JFET(junction gate field effect transistor)인 것을 특징으로 하는 오프셋 출력전압의 제거를 위한 회로.
  7. 홀 센서의 출력 전압에 포함된 오프셋 전압을 제거하기 위한 회로를 포함하는 전자 장치에 있어서,
    상기 회로는
    일단이 바이어스 전압 단자와 연결되는 제1 저항;
    일단이 상기 제1 저항의 일단 및 상기 바이어스 전압 단자와 연결되는 제2 저항;
    일단이 상기 제1 저항의 타단과 연결되고 타단이 접지 단자와 연결되는 제3 저항; 및
    드레인 단자가 상기 제2 저항의 타단과 연결되고 소스 단자가 상기 접지 단자와 연결되며 상기 홀 센서로부터 오프셋 전압이 포함된 출력 전압이 게이트 단자로 인가되는 트랜지스터를 포함하고,
    상기 제1 저항의 타단 및 상기 제3 저항의 일단 사이에는 제1 출력단이 연결되며,
    상기 제2 저항의 타단 및 상기 트랜지스터의 드레인 단자 사이에는 제2 출력단이 연결되고,
    상기 제3 저항의 저항값이 가변됨에 따라 상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차가 0으로 조절되는 것을 특징으로 하는 오프셋 출력 전압의 제거를 위한 회로를 포함하는 전자 장치.
  8. 제7항에 있어서,
    상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차는 0이되어 상기 오프셋 전압이 제거되고,
    상기 오프셋 전압 제거 후, 상기 트랜지스터는 공통 소스 증폭기로 사용되며,
    상기 트랜지스터의 게이트 단자에 입력되는 상기 센서의 신호는 상기 제2 출력단의 출력 전압으로 증폭되어 출력되는 것을 특징으로 하는 오프셋 출력 전압의 제거를 위한 회로를 포함하는 전자 장치.
  9. 삭제
  10. 제7항에 있어서,
    상기 제1 출력단 및 상기 제2 출력단 사이의 출력 전압차는 상기 바이어스 전압 단자의 전압값, 상기 제1 저항 내지 상기 제3 저항의 각 저항값 및 상기 트랜지스터의 채널 저항값에 관한 수학식으로 표현 가능한 것을 특징으로 하는 오프셋 출력 전압의 제거를 위한 회로를 포함하는 전자 장치.
  11. 제10항에 있어서,
    상기 수학식은
    Figure 112021013688632-pat00013
    인 것을 특징으로 하는 오프셋 출력 전압의 제거를 위한 회로를 포함하는 전자 장치.
    여기서, VA는 상기 제1 출력단의 출력 전압값을, VB는 상기 제2 출력단의 출력 전압값을, VCC는 상기 바이어스 전압 단자의 전압값, R1, R2, R3는 각각 상기 제1 저항 내지 상기 제3 저항의 저항값, RJFET은 상기 트랜지스터의 채널 저항값을 의미함.
  12. 제7항에 있어서,
    상기 트랜지스터는 JFET(junction gate field-effect transistor)인 것을 특징으로 하는 오프셋 출력 전압의 제거를 위한 회로를 포함하는 전자 장치.
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