KR102508841B1 - 반사기와 상부 접점을 갖는 발광 디바이스 - Google Patents

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Abstract

본 발명의 실시예들은 n형 영역과 p형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체를 포함한다. 금속 버스바가 반도체 구조체 상에 배치된다. 금속 버스바의 제1 부분은 반도체 구조체와 직접 접촉한다. 반사기가 금속 버스바의 제2 부분과 반도체 구조체 사이에 배치된다. 전류 차단 구조체는 전류가 제1 부분 아래의 영역에서 발광 층 내에 주입되는 것을 방지한다.

Description

반사기와 상부 접점을 갖는 발광 디바이스
본 발명은 수직 박막 발광 디바이스와 같은, 상부 점점을 갖는 디바이스에 관한 것이다.
발광 다이오드들(LED들), 공진 캐비티 발광 다이오드들(RCLED들), 수직 캐비티 레이저 다이오드들(VCSEL들), 및 에지 방출 레이저들을 포함하는 반도체 발광 디바이스들은 현재 가용한 가장 효율적인 광원들 중 하나이다. 가시 스펙트럼에 걸쳐 동작할 수 있는 고휘도 발광 디바이스들의 제조에서 현재 관심을 끌고 있는 재료들 계들은 Ⅲ-Ⅴ족 반도체들, 특히 Ⅲ-질화물 재료들이라고도 하는, 갈륨, 알루미늄, 인듐, 및 질소의 2원, 3원, 및 4원 합금들을 포함한다. 전형적으로, Ⅲ-질화물 발광 디바이스들은 금속-유기 화학 증착(MOCVD), 분자 빔 에피택시(MBE), 또는 다른 에피택셜 기술들에 의해 사파이어, 실리콘 탄화물, Ⅲ-질화물, 또는 다른 적합한 기판 상에 상이한 조성들 및 도펀트 농도들의 반도체 층들의 스택을 에피택셜 성장함으로써 제조된다. 스택은 보통 기판 위에 형성된, 예를 들어, Si로 도핑된 하나 이상의 n형 층, n형 층 또는 층들 위에 형성된 활성 영역 내의 하나 이상의 발광 층, 및 활성 영역 위에 형성된, 예를 들어, Mg로 도핑된 하나 이상의 p형 층을 포함한다. 전기 접점들이 n형 및 p형 영역들 상에 형성된다.
US 2003/123505 A1은 활성 영역 내에 전류를 도통시키는 터널 접합(tunnel junction)을 갖는 VCSEL을 개시한다. 터널 접합의 선택된 영역 내의 터널링은 활성 영역의 원하는 영역들로 전류를 한정하는 전류 차단 영역을 형성하기 위해 디스에이블된다. 차단 영역이 터널 접합 내에 형성된다.
본 발명의 목적은 상부 접점을 갖는 효율적인 반도체 발광 디바이스를 제공하는 것이다.
본 발명의 실시예들은 n형 영역과 p형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체를 포함한다. 금속 버스바가 반도체 구조체 상에 배치된다. 금속 버스바의 제1 부분은 반도체 구조체와 직접 접촉한다. 반사기가 금속 버스바의 제2 부분과 반도체 구조체 사이에 배치된다. 전류 차단 구조체는 전류가 제1 부분 아래의 영역에서 발광 층 내에 주입되는 것을 방지한다. 전류 차단 구조체는 발광 층이 제거되거나 또는 형성되지 않은 영역을 포함한다. 발광 층이 제거되거나 또는 형성되지 않은 영역 내의 반도체 구조체 상에 추가의 반사기가 배치된다.
도 1은 수직 박막 발광 디바이스의 평면도.
도 2는 도 1에 도시된 디바이스의 부분의 단면도.
도 3 및 4는 버스바의 부분과 반도체 구조체 사이에 배치된 반사기를 갖는 디바이스의 부분의 단면도.
도 5는 유전체 반사기에 입사하는 광선을 도시한 도면.
도 6은 버스바의 부분과 반도체 구조체 사이에 배치된 금속 반사기 및 유전체 반사기를 갖는 디바이스의 부분의 단면도.
도 7은 반사기와 반도체 구조체 사이에 텍스처된(textured) 계면을 갖는 디바이스의 부분의 단면도.
도 8은 버스바에 대향하여 배치된 좁은 미러를 갖는 디바이스의 부분의 단면도.
도 9는 디바이스의 모서리의 부분의 평면도.
도 10은 본딩 패드의 하부 표면의 평면도.
도 11은 본딩 패드의 상부 표면의 평면도.
도 12는 본딩 패드를 포함하는 디바이스의 부분의 단면도.
도 13 및 14는 본딩 패드들의 하부 표면들의 평면도들.
LED들과 같은 반도체 발광 디바이스들에서, 반도체 층들을 얇게 유지하면 광 추출이 개선될 수 있다. 층들이 얇을수록 성장하는 데 걸리는 시간이 줄어들어, 디바이스의 비용을 줄일 수 있다. 그러나, 디바이스에서 얇은 층을 사용하면, 디바이스의 설계가 복잡해질 수 있는데 왜냐하면 얇은 층 내의 전류 확산 거리가 동일한 조성의 더 두꺼운 층의 전류 확산 거리보다 훨씬 더 짧아지기 때문이다. 활성 영역 내의 균일한 전류 분포가 디바이스의 최적 효율을 위해 요구된다.
도면들이 아래에 수직 박막 디바이스들을 예시하지만, 본 발명의 실시예들은 광의 대부분이 추출되는 표면 상에 형성된 n 접점과 p 접점 둘 다를 갖는 디바이스(보통 측방향 디바이스라고 함)와 같은, 상부 접점을 갖는 임의의 디바이스에서 사용될 수 있다.
도 1은 수직 박막(VTF) 발광 디바이스(10)의 상면도이다. VTF 디바이스에서, 접점들이 디바이스의 반도체 구조체의 상부 및 하부 상에 형성된다. 하부 접점은 반도체 구조체의 전체 하부를 덮는 반사 시트 접점일 수 있다. 디바이스의 상부(12) 상에, 금속 버스바들(14)은 버스바들이 형성되는 반도체 재료 내의 전류 확산 길이의 거의 2배로 이격되어 형성된다. 금속 버스바들은 디바이스를 또 하나의 구조에 전기적으로 접속시키는 데 사용되는 하나 이상의 본딩 패드들(16)에 접속된다.
도 2는 금속 버스바(14)를 포함하는 도 1에 도시한 디바이스(10)의 부분의 단면도이다.
반도체 구조체(15)는 n형 영역(18), 발광 또는 활성 영역(20), 및 p형 영역(22)을 포함한다. 반도체 구조체(15)는 Ⅲ-질화물 재료일 수 있다. 활성 영역(20)은 UV, 가시, 또는 청색 광을 방출할 수 있다. n형 영역(18)이 버스바(14)와 접촉한 것으로 도시되고 p형 영역(22)이 시트 접점(24)과 접촉한 것으로 도시되지만, 일부 실시예들에서, n형 및 p형 영역들은 p형 영역(22)이 버스바(14)와 접촉하도록 반전될 수 있다.
n형 영역(18)은 먼저 성장 기판 상에 성장할 수 있고 예를 들어, n형 또는 의도적으로 도핑되지 않을 수 있는 버퍼 층들 또는 핵형성 층들과 같은 준비 층들, 및 광을 효율적으로 방출하기 위해 발광 영역에 바람직한 특정한 광학적, 물질적, 또는 전기적 특성들을 위해 설계된 n형 또는 심지어 p형 디바이스 층들을 포함하는 상이한 조성들 및 도펀트 농도의 다층들을 포함할 수 있다. 발광 또는 활성 영역(20)은 n형 영역 위에 성장한다. 적합한 발광 영역들의 예들은 단일의 두껍거나 얇은 발광 층, 또는 장벽 층들에 의해 분리된 다수의 얇거나 두꺼운 발광 층들을 포함하는 다중의 퀀텀 웰 발광 영역을 포함한다. p형 영역(22)은 다음에 발광 영역 위에 성장할 수 있다. n형 영역과 마찬가지로, p형 영역은 의도적으로 도핑되지 않은 층들, 또는 n형 층들을 포함하는, 상이한 조성, 두께, 및 도펀트 농도의 다층들을 포함할 수 있다.
반사 후면 접점(reflective back contact)(24)은 p형 영역(22)과 접촉하여, 전체 반도체 구조체(15) 아래에 배치된다. 반사 후면 접점(24)은 다중 층 금속 구조체일 수 있고 예를 들어, 오믹 층, 반사 층, 및 가드 층 중 하나 이상을 포함할 수 있다. 임의의 적합한 금속들 또는 다른 도전성 재료들이 사용될 수 있다. 은이 반사 층으로서 사용될 수 있다.
성장 기판이 제거되어, 버스바들(14) 및 본딩 패드들(16)이 형성될 수 있는 n형 영역(18)의 표면을 노출시킨다.
버스바(14)는 버스바(14) 아래의 영역에서, 보통 광을 흡수하기 때문에, 전류 차단 구조체가 활성 영역(20)이 광을 방출하는 것을 방지하도록 형성된다. 예를 들어, 활성 영역(20)은 도 2에 도시된 바와 같이 제거될 수 있거나, 또는 다른 방식으로 광을 방출하는 것이 방지된다. 그렇지 않으면, 금속 버스바(14)로부터 주입된 전류는 광이 버스바(14) 바로 아래에 우선적으로 발생되게 할 것이고, 여기서 그것은 디바이스로부터 추출되기보다는, 광학적 손실 버스바(14)에 의해 흡수될 가능성이 있을 것이다.
도 2의 디바이스에서, 버스바(14) 아래의 영역에서, 활성 영역(20)의 부분은 제거되어 접점(24) 상에 배치되거나 그 일부인 미러(26)로 교체된다. 버스바(14)에 의해 n형 영역(18) 내로 주입된 전류는 화살표들(28)로 표시된 바와 같이, 측방향으로 이동하여야 하고, 여기서 그것은 버스바(14)에 의해 가려지지 않은 영역에서 활성 영역(20) 내로 주입된다. 미러(26)에 의해 버스바(14) 내로 반사된 (광선(37)으로 표시된) 임의의 광은 흡수될 수 있고(37a) 열을 생성할 수 있어서, 디바이스의 효율을 감소시킬 수 있다.
버스바(14)는 버스바(14)의 비저항을 버스바(14)에 접촉하는 반도체 재료의 시트 저항으로 나눈 것의 제곱근인 전달 길이 Lt에 의해 특징지어질 수 있다. 이상적으로, 버스바(14)의 폭(30)은 2Lt보다 크지 않은데, 왜냐하면 전류는 그 길이를 넘어 확산하지 않기 때문이다. 그러나, 버스바 기하구조는 제조 기술에 의해 제한된다. 또한, 버스바 도전율은 제한되므로, 버스바의 폭 및 높이는 다이 영역을 통해 전류를 고르게 분배하고 순방향 전압 Vf을 낮게 유지하기에 충분히 커야 한다. 따라서, 버스바의 폭은 제조 한계들 및 전류 이송 필요들로 인해 2Lt보다 클 수 있다. 큰 영역의 흡수하는 버스바들은 디바이스의 효율을 감소시킬 수 있다.
본 발명의 실시예들에서, 버스바와 반도체 구조체 사이의 계면의 적어도 일부는 반사성으로 만들어져서, 버스바들에 의한 흡수를 감소시킨다.
도 3은 본 발명의 실시예를 도시한다. 도 3의 디바이스에서, 도 2의 디바이스에서와 같이, 금속 버스바(14)는 반도체 구조체(15)의 n형 영역(18) 상에 배치된다. 또한, 도 2와 같이, 전류 차단 구조체는 버스바(14) 바로 아래에 형성된 미러(26)이다.
도 3의 디바이스에서, 금속 버스바(14)의 제1 부분(32a, 32b)은 n형 영역(18)과 직접 접촉한다. 반사기(36)는 금속 버스바(14)의 제2 부분(34)과 반도체 구조체(15) 사이에 배치된다. 제1 부분은 폭 Lt를 가질 수 있고 제2 부분(34)의 양 측면 상에 배치될 수 있는데, 예를 들어, 제1 부분은 2개의 서브 부분들(32a, 32b)로 나누어질 수 있고 여기서 각각의 서브 부분(32a, 32b)은 버스바 단면이 그것의 장축을 따라 보여질 때 제2 부분(34)의 양 측면 상에 배치된다.
반도체 구조체와 직접 접촉하는 금속 버스바(14)의 제1 부분(32a, 32b)은 예를 들어 AuZn, AuGe, 또는 기타 적합한 재료와 같은, 반사율에 관계없이 반도체 재료와 우수한 전기적 접촉을 하는 재료일 수 있다. 전형적으로 반도체 재료와 직접 접촉하는 버스바(14)의 총 폭은 적어도 2Lt(예를 들어, 2개의 서브 부분(32a, 32b)은 각각 폭이 Lt임)이므로, 버스바(14)는 도 2에 도시된 구조와 실질적으로 전기적으로 동일하다. 일부 실시예들에서, 반도체와 직접 접촉하는 버스바(14)의 총 폭은 적어도 10㎛이고 20㎛ 이하이다.
반사기(36)는 반사 재료일 수 있다. 적합한 반사 재료들은 Au 또는 Ag와 같은 반사 금속, 절연체와 같은 비금속 재료, SiO2와 같은 저 굴절률 유전체 재료 및/또는 박막 분배 브래그 반사기(distributed Bragg reflector)(DBR), 또는 이들의 조합들을 포함한다. 반사기(36)는 보통 절연체 또는 매우 약한 도체이므로, 반사기(36)의 영역들에서 전류가 흐르지 않지만, 반드시 그럴 필요는 없고 - 충분히 반사성인 도전 재료가 사용될 수 있다. 반사기(36)에 입사한 광은 흡수되기보다는, 그것이 광선들(38a-38g)로 표시된 바와 같이, 그것이 추출될 수 있는 반도체/공기 계면에 도달할 때까지, 미러(26)와 반사기(36) 사이에서 반사될 수 있다. 세그먼트(38h)는 활성 영역(20)에 의해 방출되고 반사기(36)에 입사한다. 세그먼트(38a)는 반사기(36)로부터 반사되고 미러(26)에 입사한다. 세그먼트(38b)는 미러(26)로부터 반사되고 반사기(36)에 입사한다. 세그먼트(38c)는 반사기(36)로부터 반사되고 미러(26)에 입사한다. 세그먼트(38d)는 미러(26)로부터 반사되고 반사기(36)에 입사한다. 세그먼트(38e)는 미러(26)로부터 반사되고 반사기(36)에 입사한다. 세그먼트(38f)는 미러(26)로부터 반사되고 반도체/공기 계면에 입사한다. 세그먼트(38g)는 공기 내로 추출된다.
도 3에 도시된 디바이스에서, 버스바(14)의 제1 부분(32)은 반사기(36)에 대응하는, 제2 부분(34)의 양 측면 상에 배치된 2개의 서브 부분들로 나누어진다. 도 4에 도시된 디바이스에서, 반사기에 대응하는 제2 부분(34a, 34b)은 버스바(14)의 중심에 있고, 반도체 구조체(15)의 n형 영역(18)과 직접 접촉하는 제1 부분(32)의 양 측면 상에 배치된 2개의 서브 부분들(34a, 34b)로 나누어진다. 중심의 제1 부분(32)은 적어도 2Lt의 폭을 가질 수 있다. 각각의 부분(34a, 34b)은 각각 반사기 부분(36a, 36b)을 포함한다.
도 3 및 도 4의 디바이스들에서, 활성 영역(20)의 영역들(40a, 40b)은 그것이 전류가 주입되는, 버스바(14)에 가장 가까운 활성 영역의 영역임에 따라, 고 세기 광 발생의 영역일 수 있다. 일부 실시예들에서, 반사기들(36a, 36b)은 영역들(40a, 40b)에서 방출된 광자들이 흡수될 가능성을 감소시키기 위해서, 도 3에서와 같이, 흡수하는 제1 부분(32)이라기보다는, 도 4에서와 같이, 영역들(40a, 40b)에 가장 가깝게 배치될 수 있도록 제2 부분을 나누는 것이 바람직할 수 있다.
도 5는 도 4에 도시된 디바이스의 단면을 도시한다. 도 5는 반도체 구조체(15)로부터 버스바(14) 바로 외부의 공기로 빠져나간 광(42)의 일부가 반사기(36)가 투명한 유전체 재료로부터 만들어지는 경우에 반사기(36)를 통해 반도체 구조체 내로 되(back) 결합될 수 있는 것을 도시한다.
도 6에 도시된 디바이스에서, 반사기(36)는 투명한 유전체이다. 반사기(36a, 36b)에 대응하는 버스바(14)의 제2 부분(34a, 34b)은 도 4에서와 같이, 버스바(14)의 중심에 있는, 제1 부분(32)의 양 측면 상에 배치된 2개의 부분으로 나누어진다. 도 5에 도시된 결합은 제3 부분들(46a, 46b) 아래의 반사기(36)의 외부 상에 금속 반사기들(44a, 44b)을 배치함으로써 피해진다. 금속 반사기들은 예를 들어, Ag 또는 Au일 수 있다. 금속 반사기들(44a, 44b)로부터 반도체 구조체 내로의 상당한 전류 흐름을 방지하기 위해서, 제3 부분들(46a, 46b)의 폭은 Lt 미만으로 유지된다. 반도체 구조체로부터 추출되어 반사기(44)에 입사한 광선(48)은 반사되고 반도체 구조체 내로 되 결합되지 않는다. 반사기(44)의 제3 부분(46a, 46b)의 폭은 일부 실시예들에서 적어도 0.5㎛, 일부 실시예들에서 2㎛ 이하, 및 일부 실시예들에서 1㎛ 이하일 수 있다.
도 7에 도시된 디바이스에서, 반사기들(36a, 36b)과 반도체 구조체(15) 사이의 계면은 특징들(50)로 텍스처되어, 디바이스로부터의 광 추출을 증가시킬 수 있다. 특징들은 거칠어진 표면을 형성하기 위해 패턴으로, 또는 무작위로 형성될 수 있다. 특징들은 일련의 피크들 및 밸리들로서 형상화된 단면을 가질 수 있다. 피크들 및 밸리들은 반사기들(36a, 36b)과 반도체 구조체(15) 사이의 계면에 형성된 웨이브가이드를 차단할 수 있고, 반도체 구조체 외부로 광을 산란시킬 수 있다. 각각의 특징의 피크 간 폭은 일부 실시예들에서 적어도 0.5㎛, 일부 실시예들에서 2㎛ 이하, 및 일부 실시예들에서 1㎛ 이하일 수 있다. 텍스처링은 반사기를 형성하기 전에 리소그래피, 연마와 같은 기계적 공정들, 또는 기타 적합한 공정에 의해 형성될 수 있다.
일부 실시예들에서, 버스바(14) 아래에 발생된 광의 흡수의 가능성이 반사기(36)의 존재에 의해 감소되기 때문에, 버스바(14)에 대향하는 미러(26)는 활성 영역(20)을 최대화하도록 감소될 수 있다. 도 8에 도시된 디바이스에서, 미러(26)는 버스바(14)의 폭(54)보다 좁은 폭(52)을 갖는다. 미러(26)는 도 8에서 버스바(14) 아래에 중심이 맞추어지지만, 반드시 그럴 필요는 없다. 버스바(14) 아래에 배치된 활성 영역(20)의 부분(56)에서 발생된 광은 광선(58)으로 표시된 바와 같이, 버스바(14)에 의해 흡수되지 않을 수 있다. 폭(52)은 일부 실시예들에서 폭(54)의 90% 이하, 일부 실시예들에서 폭(54)의 75% 이하, 일부 실시예들에서 폭(54)의 60% 이하, 및 일부 실시예들에서 폭(54)의 적어도 40%일 수 있다. 폭(54)은 일부 실시예들에서 적어도 10㎛, 및 일부 실시예들에서 20㎛ 이하일 수 있다. 폭(52)은 일부 실시예들에서 적어도 5㎛, 및 일부 실시예들에서 10㎛ 미만일 수 있다.
일부 실시예들에서, 버스바들은 도 9에 도시된 바와 같이, 전류 크라우딩(current crowding)을 감소시키도록 설계된다. 도 9는 반도체 구조체(15)와의 버스바(14)의 계면을 도시한다. 제1 부분(32)에서, 금속 버스바(14)는 반도체 구조체와 직접 접촉한다. 반사기(36a, 36b)는 제1 부분(32)의 양 측면 상에 배치된다. 도 9의 디바이스에서, 일반적으로 전류 크라우딩되는 영역인, 디바이스의 모서리에서, 전류가 반도체 구조체 내로 주입되는 제1 부분(32)의 폭(62)은 디바이스의 모서리들로부터 멀리 떨어진 제1 부분(32)의 폭(60)에 비해 감소된다. 모서리에서 주입된 전류의 양은 그러므로 감소되고, 디바이스의 모서리에서의 전류 크라우딩을 감소시킬 수 있다. 폭(60)은 일부 실시예들에서 적어도 10㎛, 및 일부 실시예들에서 15㎛ 이하일 수 있다. 폭(62)은 일부 실시예들에서 적어도 5㎛, 및 일부 실시예들에서 10㎛ 이하일 수 있다.
일부 실시예들에서, 디바이스 내의 하나 이상의 본딩 패드들은 또한 본딩 패드의 부분과 반도체 구조체 사이에 배치된 반사기를 또한 포함한다. 예를 들어, 도 1의 평면도는 2개의 본딩 패드들(16)을 포함한다. 도 10 및 도 11은 각각 본딩 패드(16)의 하부 층(36)(반도체 구조체와 접촉) 및 상부 층(76)(하부 표면에 대향)의 평면도들이다.
도 12는 본딩 패드(16)의 부분의 단면도이다. 부분(71)의 위치가 도 10, 11, 및 12에 표시된다. 본딩 패드(16)와 반도체 구조체(15) 사이의 계면(74)에서의 본딩 패드의 하부 층의 평면도가 도 10에 도시된다. 본딩 패드의 상부 층(72)의 평면도가 도 11에 도시된다. 8개의 영역들(70) 내의, 도 10에 도시된 본딩 패드(16)의 하부 표면에서, 본딩 패드 상부 층을 형성하는 금속(76)은 반도체 구조체(15)와 직접 접촉한다. 전류가 영역들(70)에서 반도체 구조체(15) 내로 주입된다. 반도체 구조체(15)와 본딩 패드(16) 사이에 배치된 반사기(36)는 영역들(70)을 둘러싼다. 도 11에 도시된 본딩 패드(16)의 상부에서, 본딩 패드 금속(76)은 반사기(36)를 덮으므로, 전체 상부 표면은 금속(76)이라서, 본딩을 위해 가용하다. 일부 실시예들에서, 본딩 패드의 하부 표면의 80% 내지 90%는 반사기(36)이다. 도 13은 대안적인 본딩 패드(16)의 하부 표면들을 도시한다. 도 14는 대안적인 본딩 패드(16)의 하부 표면, 또는 버스바(14)의 하부 표면을 도시한다. 도 13에서, 본딩 패드는 둥글다. 환형(70)에서, 본딩 패드 금속(76)은 도 12에 도시된 것과 유사한 방식으로, 반도체 구조체와 직접 접촉한다. 반사기(36)는 환형(70)의 양 측면 상에 배치된다. 반사기(36)는 도 12에 도시된 것과 유사하게, 본딩 패드 금속(76)에 의해 덮일 수 있다. 도 14에서, 본딩 패드는 직사각형이다. 중심 스트립(70)에서, 본딩 패드 금속(76)은 반도체 구조체와 직접 접촉한다. 반사기(36c, 36d)는 스트립(70)의 양 측면 상에 배치된다.
아래의 예들에서 반도체 발광 디바이스들이 청색 및 UV 광을 방출하는 Ⅲ-질화물 LED들이지만, 레이저 다이오드들과 같은 LED들 이외의 반도체 발광 디바이스들 및 다른 Ⅲ-Ⅴ 재료들, Ⅲ-인화물들, Ⅲ-비소화물, Ⅱ-Ⅵ 재료들, ZnO, 또는 Si 기반 재료들과 같은 다른 재료들로부터 만들어진 발광 디바이스들이 사용될 수 있다.
본 발명을 상세하게 설명하였지만, 본 기술 분야의 통상의 기술자들은 본 개시내용에 대해, 수정들이 여기에 설명된 발명의 개념의 취지에서 벗어나지 않고서 이루질 수 있다는 것을 알 것이다. 상이한 실시예들의 상이한 요소들이 조합될 수 있고, 특정한 실시예들에서 설명된 요소들은 그들 실시예들로부터 생략될 수 있다. 그러므로, 본 발명의 범위는 도시되고 설명된 특정한 실시예들로 제한되도록 의도되지 않는다.

Claims (15)

  1. 디바이스로서,
    n형 영역과 p형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체;
    상기 반도체 구조체 아래에 배치된 반사 후면 접점;
    상기 반도체 구조체 상에 배치된 복수의 금속 버스바 - 각각의 금속 버스바는 그 길이 방향에 따른 제1 부분 및 제2 부분을 포함함 -; 및
    상기 제2 부분과 상기 반도체 구조체 사이에 배치된 반사기;
    를 포함하되,
    상기 제1 부분은 상기 반도체 구조체와 직접 접촉하고,
    상기 반사기는 상기 복수의 금속 버스바보다 반사성이 크고,
    상기 반도체 구조체는 상기 발광 층이 제거되거나 또는 형성되지 않은 영역을 포함하고,
    상기 영역은 상기 복수의 금속 버스바에 대향하는 복수의 바-형상의 전류 차단 구조체를 포함하는 디바이스.
  2. 제1항에 있어서, 상기 복수의 바-형상의 전류 차단 구조체는 복수의 미러를 포함하고, 상기 복수의 미러는 상기 반사 후면 접점 상에 배치되거나 상기 반사 후면 접점의 일부인 디바이스.
  3. 제2항에 있어서, 각각의 미러의 폭은 각각의 금속 버스바의 폭보다 좁은 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반사기는 반사 금속, 저 굴절률 유전체 재료, 및 DBR로 이루어진 그룹으로부터 선택되는 디바이스.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 금속 버스바의 상기 제1 부분은 상기 금속 버스바의 전달 길이(transfer length)의 2배 폭을 갖고, 상기 전달 길이는 상기 금속 버스바의 비저항을 상기 금속 버스바에 접촉하는 상기 반도체 구조체의 부분의 시트 저항으로 나눈 것의 제곱근인 디바이스.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 금속 버스바의 상기 제1 부분은 적어도 10㎛ 이상 20㎛ 이하의 폭을 갖는 디바이스.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 금속 버스바의 상기 제1 부분은, 상기 제2 부분의 양 측면 상에 배치된 2개의 서브 부분들로 나누어진 디바이스.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 금속 버스바의 상기 제2 부분은, 상기 제1 부분의 양 측면 상에 배치된 2개의 서브 부분들로 나누어진 디바이스.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반사기는 절연 층이고, 상기 디바이스는 각각의 금속 버스바의 제3 부분과 상기 반도체 구조체 사이에서 상기 반사기의 외부에 배치된 금속 반사기를 더 포함하는 디바이스.
  10. 제9항에 있어서, 상기 제1 부분은 각각의 금속 버스바의 중심에 배치되고, 상기 제3 부분은 각각의 금속 버스바의 에지 상에 배치되고, 상기 제2 부분은 상기 제1 부분과 상기 제3 부분 사이에 배치되는 디바이스.
  11. 제9항에 있어서, 각각의 금속 버스바의 상기 제3 부분은 상기 금속 버스바의 전달 길이보다 적은 폭을 갖고, 상기 전달 길이는 상기 금속 버스바의 비저항을 상기 금속 버스바에 접촉하는 상기 반도체 구조체의 부분의 시트 저항으로 나눈 것의 제곱근인 디바이스.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반사기와 상기 반도체 구조체 사이의 계면은 텍스처된(textured) 디바이스.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서, 각각의 금속 버스바의 상기 제1 부분은 상기 디바이스의 모서리에서 직각으로 연결된 제1 세그먼트 및 제2 세그먼트를 포함하는 디바이스.
  14. 제13항에 있어서, 상기 디바이스의 상기 모서리에서의 상기 제1 부분의 폭은 상기 디바이스의 상기 모서리로부터 떨어진 상기 제1 부분의 폭에 비해 좁은 디바이스.
  15. 제14항에 있어서, 상기 제1 부분은 상기 디바이스의 상기 모서리에서의 제1 영역에서 5㎛ 내지 10㎛인 폭을 갖고, 상기 제1 부분은 상기 디바이스의 상기 모서리로부터 떨어진 제2 영역에서 10㎛ 내지 15㎛인 폭을 갖는 디바이스.
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