KR102484174B1 - 센서 통합 패키지 제조 방법 및 이로부터 형성된 구조물 - Google Patents

센서 통합 패키지 제조 방법 및 이로부터 형성된 구조물 Download PDF

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Abstract

본원은 센서 통합 패키지 장치를 형성하는 방법 및 이 방법으로 형성된 구조물을 설명한다. 일 실시예는 기판 코어를 제공하는 단계 - 제1 도전 트레이스 구조물 및 제2 도전 트레이스 구조물이 기판 코어 상에 배치됨 - 와, 제1 도전 트레이스 구조물과 제2 도전 트레이스 구조물 사이에 공동을 형성하는 단계와, 상기 제1 도전성 트레이스 구조물 및 제2 도전성 트레이스 구조물 각각의 일부분 상에 배치된 레지스트 재료 상에 자석을 배치하는 단계를 포함하되, 레지스트 재료는 공동 위로 연장되지 않는다.

Description

센서 통합 패키지 제조 방법 및 이로부터 형성된 구조물
소형화가 진행됨에 따라, 패키지 크기를 더욱 작게 한 센서를 만들려는 노력이 이루어져 왔다. 어떤 경우에는, 센서 또는 센서 세트가 통합 칩 패키지와 유사한 방식으로 함께 패키징될 수 있다. 다른 경우에는, 센서가 기판 구조의 일부로서 통합될 수 있다. 예를 들어, 차량의 에어백 트리거용 관성 센서에서부터 시각 예술 산업에서의 디스플레이용 마이크로미러에 이르는 제품에서, 센서 및 액추에이터와 같은 MEMS(micro-electro-mechanical system) 장치를 볼 수 있다. 보다 최근에는, 센서 장치가 모바일 디바이스의 방향을 결정하기 위한 가속도계 및 자이로스코프와 같은 모바일 애플리케이션 또는 고도 감지를 위한 기압 센서에서 사용되었다. 이들 기술이 성숙함에 따라, 이러한 센서 장치의 정확도를 높이고 기능을 향상시키려는 요구가 높아졌다.
본 명세서는 소정의 실시예를 구체적으로 언급하고 명확하게 청구하는 청구 범위로 결론을 맺지만, 이들 실시예의 장점은 첨부된 도면을 참고할 경우 이하의 본 발명에 대한 설명에서 쉽게 확인할 수 있다.
도 1은 실시예에 따른 가속도계의 평면도이다.
도 2는 실시예에 따른 자이로스코프의 평면도이다.
도 3a-3i는 실시예에 따른 구조를 나타낸다
도 4a-4g는 실시예에 따른 구조를 나타낸다.
도 5는 실시예에 따른 방법의 흐름도를 나타낸다.
도 6은 실시예에 따른 시스템을 나타낸다.
다음의 상세한 설명에서, 방법 및 구조가 실시될 수 있는 특정 실시예를 예시로서 보여주는 첨부 도면을 참조한다. 이들 실시예는 당업자가 실시예를 실시할 수 있도록 충분히 상세하게 설명된다. 다양한 실시예는 상이하지만, 반드시 상호 배타적인 것은 아니다. 예를 들어, 일 실시예와 관련하여 본 명세서에 설명된 특정한 특징, 구조 또는 특성은 그 실시예의 사상 및 범위를 벗어나지 않고 다른 실시예에서 구현될 수도 있다. 또한, 각각의 개시된 실시예에서 개별 요소의 위치 또는 배치는 실시예의 사상 및 범위를 벗어나지 않고 수정될 수도 있음을 이해해야 한다. 따라서, 다음의 상세한 설명은 제한적인 의미로 해석되어서는 안 되며, 실시예의 범위는 청구범위와 동등한 권리가 있는 균등물의 전체 범위와 함께 적절하게 해석되는 첨부된 청구항에 의해서만 정의된다. 도면에서, 동일한 도면 부호는 여러 도면에 걸쳐 동일하거나 유사한 기능을 나타낼 수 있다.
센서 통합 패키지 장치와 같은 마이크로 전자 구조를 형성하고 이용하는 방법 및 관련 구조가 제시된다. 이들 방법/구조는 기판 코어를 제공하는 단계 - 제1 도전성 트레이스 구조 및 제2 도전성 트레이스 구조가 코어 상에 배치됨 - 와, 제1 도전성 트레이스 구조와 제2 도전성 트레이스 구조 사이에 배치된 공동을 형성하는 단계와, 상기 제1 도전성 트레이스 구조 및 제2 도전성 트레이스 구조 각각의 일부분 상에 배치된 레지스트 재료 상에 자석을 배치하는 단계 - 상기 레지스트는 공동 위에는 배치되지 않음 - 를 포함할 수 있다. 자석은 공동을 밀봉할 수 있다.
본원의 실시예에 따른 마이크로 전자 센서 통합 패키지 구조물은, 코어 재료의 도전 층 상에 배치된 유전체 재료와, 유전체 재료 상에 배치된 제1 도전성 트레이스 및 제2 도전성 트레이스와, 제1 도전성 트레이스의 일부분 및 제2 도전성 트레이스의 일부분 상에 배치된 레지스트 재료와, 제1 도전성 트레이스 및 제2 도전성 트레이스 사이에 배치된 공동 - 레지스트 재료는 공동을 가로질러 연장되지 않음 - 과, 제1 도전성 트레이스의 일부분 및 제2 도전성 트레이스의 일부분 상에 배치된 레지스트 재료 상에 직접 배치된 자석을 포함한다.
일 예에서, 제1 도전성 트레이스 및 제2 도전성 트레이스는 자이로스코프(gyroscope)와 가속도계(accelerometer) 중 적어도 하나의 앵커(anchor) 구조물에 결합될 수 있다.
본원의 실시예에 따른 마이크로 전자 장치 구조물은, 보드와, 보드에 결합된 패키지 구조물을 포함한다. 패키지 구조물은, 기판 코어와, 기판 코어 상에 배치된 제1 도전성 트레이스 구조물 및 제2 도전성 트레이스 구조물과, 제1 도전성 트레이스 구조물과 제2 도전성 트레이스 구조물 사이에 배치된 공동과, 제1 도전성 트레이스 구조물의 일부분 및 제2 도전성 트레이스 구조물의 일부분 상에 배치된 레지스트 재료 상에 배치된 자석을 포함한다. 자석은 공동 위에 배치되고, 레지스트 재료는 공동을 가로질러 배치되지 않는다.
일 예에서, 제1 도전성 트레이스 구조물 및 제2 도전성 트레이스 구조물 중 적어도 하나는 센서 장치의 앵커 구조물에 결합될 수 있다.
일 예에서, 마이크로 전자 장치 구조물은, 마이크로 전자 장치 구조물에 통신 가능하게 결합된 통신 칩과 통신 칩에 통신 가능하게 결합된 DRAM을 포함하는 시스템을 포함할 수 있다.
일 예에서, 제1 도전성 트레이스 구조물 및 제2 도전성 트레이스 구조물은 센서 장치의 빔 구조물과 결합될 수 있다.
본원의 실시예에 따른 마이크로 전자 패키지 구조물을 형성하는 방법은, 기판 코어를 제공하는 단계 - 기판 코어 상에 제1 도전성 트레이스 구조물 및 제2 도전성 트레이스 구조물이 배치됨 - 와, 제1 도전성 트레이스 구조물의 일부분 및 제2 도전성 트레이스 구조물의 일부분 상에 레지스트 재료를 형성하는 단계와, 제1 도전성 트레이스 구조물과 제2 도전성 트레이스 구조물 사이에 공동을 형성하는 단계와, 레지스트 재료 상에 자석을 배치하는 단계 - 자석은 공동 위에 배치되고, 레지스트 재료는 공동을 가로질러 배치되지 않음 - 를 포함한다.
일 예에서, 자석을 배치하는 단계는, 재구성된 자석 구조물을 형성하도록 유전체 층에 복수의 자석을 형성하는 단계와, 재구성된 자석 구조물을 공동 상에 배치하는 단계를 더 포함할 수 있다.
일 예에서, 마이크로 전자 패키지 구조물은 센서 통합 패키지 구조물의 일부분을 포함할 수 있다. 일 예에서, 제1 도전성 트레이스 구조물 및 제2 도전성 트레이스 구조물은 센서 통합 패키지 구조물과 결합되는 센서 장치의 빔 구조물과 결합될 수 있다.
도 1은 본원의 실시예의 방법 및 구조를 이용하여 형성될 수 있는 가속도계(101)의 평면도이다. 일 실시예에서, 가속도계(101)는 통합 센서 패키지 기판(100)의 일부분 내에 배치될 수 있다. 가속도계는 패키지 기판(100)과 통신 가능하게 결합될 수 있는 회로 피처(도시되어 있지 않음)를 포함할 수 있다. 일 실시예에서는, 코어리스 및/또는 표준 기판 기술을 이용하여 가속도계(101)를 패키지 기판(100)과 조립/통합할 수도 있다. 일 실시예에서, 프루프 매스(proof mass)(102)는 가속도계(101)의 관성 질량으로서 작용할 수 있으며, 패키지 기판(100)의 패턴화된 금속층으로 제조될 수 있다.
일 실시예에서, 프루프 매스(102)는 각각의 코일(106, 106')의 밑에 위치할 수 있는 한 쌍의 자석(104, 104') 사이의 위에 매달려 있을 수 있다. 일 실시예에서, 프루프 매스(102)와 코일(106, 106')은 패키지 기판(100) 내 자석(104)과 별개의 면/층에 위치할 수 있다. 일 실시예에서, 각 코일(106, 106')은 축(107)에 대해 시소 움직임을 제공할 수 있다. 코일(106, 106')은 코일(106, 106')과 동일한 패키지 기판의 면/층에 위치하는 각각의 빔(108, 108')에 의해 각각 지지될 수 있다.
상기 빔(108, 108')은 각각의 앵커(110, 110')에 의해 각 단부에 고정될 수 있다. 실시예에서, 앵커(110, 110')는 빔(108, 108')에 기계적 지지를 제공하고 가속도계(101)를 센서 통합 패키지 구조(100) 내의 다른 회로 요소(도시되어 있지 않음)에 전기적으로 연결할 수 있다. 일 실시예에서, 각각의 코일(106, 106') 및 그 각각의 구성 요소들(앵커(110, 110'), 빔(108,108') 및 자석(104,104'))은 검출기 암(112, 112')을 형성할 수 있다. 일 실시예에서, 하나의 검출기 암은 프루프 매스(102)의 양측에 위치할 수 있다.
가속도계(101)의 프루프 매스(102)는, 가속도에 노출될 때, 이동하여 빔(108, 108')에 기계적 장력을 유도할 수 있으며, 따라서 빔(108, 108')의 공진 주파수를 변화시킬 수 있다. 공진 주파수의 변화는 가속도계(101)를 포함하는 센서 통합 패키지 장치/기판(100) 내부 또는 외부의 다른 회로(도시되어 있지 않음)에 의해 측정될 수 있으며, 가속도계(101)를 포함하는 센서 통합 패키지 기판(100)에 인가된 가속도 또는 가속도 변화와 관련될 수 있다.
도 2는 본원의 실시예에 따른, 센서 통합 패키지(200)의 일부에 통합될 수 있는 자이로스코프(201)의 평면도를 도시한다. 자이로스코프(201)는 표준 및/또는 코어리스 기판 기술을 이용하여 제조될 수 있다. 일 실시예에서, 자이로스코프(201)는 유도성 자이로스코프(201)를 포함할 수 있다. 도시된 바와 같이, 도전성 구동 코일(205)은 기판(204) 위에 배치될 수 있고, 도전성 앵커(208)에 의해 기판(204)(이는 센서 통합 패키지(200) 내에 유전체 제료 및 도전성 재료를 포함할 수 있다)에 고정될 수 있는데, 이 앵커(208)는 일 실시예에서 구리 비아/트레이스(208)를 포함할 수 있다. 일 실시예에서, 구동 코일(205)은 기판(204)의 면에 평행할 수 있으며, 패키지 기판(204)의 유전체 층 위의 패턴화된 금속층에 형성될 수 있다. 일 실시예에서, 구동 코일(205)은 직교 세그먼트를 포함할 수 있고 하나의 연속적인 도전 트레이스 루프를 포함할 수 있다. 일 실시예에서, 구동 코일을 에워싸는 유전체층의 일부는 패키지 기판의 각회전(angular rotation)에 따라 코일이 움직이도록 제거될 수 있다.
구동 코일(205)은 자석(210) 위에 위치할 수 있으며, 자기장(211) 내에 위치할 수 있다. 일 실시예에서, 구동 코일(205)은 복수의 자석(도시되어 있지 않음) 위에 배치될 수 있다. 자기장(211)은, 기판(204)의 면에 직교할 수 있으며, 자석(210)의 N 극(213) 및 S 극(215)에서 제각기 기판(204)으로부터 발산되고 기판(204)으로 되돌아올 수 있다.
일 실시예에서, 구동 신호 생성기(도시되어 있지 않음)가 자이로스코프(201)와 결합될 수 있고, 구동 코일(205)을 통해 (예를 들어, 사인파 전류와 같은) 시변 전류를 제공할 수 있다. 시변 전류는 구동 코일(205)이 기판(204)에 대해 일 차원으로 진동할 수 있도록, 전자기력(212)을 생성할 수 있다. 일 실시예에서, 직교 차원을 따른 회전축을 중심으로 외부 각회전이 발생할 수 있을 때, 코리올리 힘이 제1 및 제2 차원과 직교하는 제3 차원(230)을 따라 진동 구동 코일(205)이 변위되도록 할 수 있다.
일 실시예에서, 감지 코일(225,225')은 구동 코일(205)의 변위에 의해 유도된 상호 인덕턴스를 기록할 수 있다. 감지 코일(225, 225')은 구동 코일(205)의 맞은편에 위치할 수 있고, 구동 코일 세그먼트들 중 2개와 평행할 수 있다. 감지 코일(225)은 기판(204)에 고정될 수 있으며, 일 실시예에서는 진동을 하지 않을 수도 있다. 일 실시예에서 감지 코일(225)에 의해 기록된 상호 인덕턴스는 x 및 y 차원 모두에서 구동 코일(205)의 변위의 함수로서 변할 수 있다. 일 실시예에서, 각속도 Ω(226)를 갖는 외부 회전에 의한 차원에서의 구동 코일의 변위는 감지 코일(225, 225')을 가로지르는 시간에 따른 플럭스를 생성할 수 있으며, 이는 다시 각속도(Ω226)와 상관될 수 있는 각 감지 코일에 걸쳐 전압을 유도할 수 있다. 다른 회로(도시되어 있지 않음)에서의 신호 처리를 통해, 감지 코일(225, 225') 각각에 의해 기록된 전압 신호로부터 차동 신호가 유도될 수 있고, 자이로스코프의 각속도(Ω)(226)의 값을 결정하는데 사용될 수 있다. 추가적인 감지 코일(225" 및 225''')은 다른 2개의 구동 코일 세그먼트에 평행하게 형성될 수 있다.
또한, 도 3a-3i는, 예를 들어, 센서 통합 패키지 구조물을 형성하는 것과 같이, 마이크로 전자 패키지 구조를 형성하는 실시예의 단면도를 예시한다. 일 실시예에서, 마이크로 전자 패키지 구조(300)의 일부분은 자이로스코프 및/또는 가속도계와 같은 센서를 포함하도록 제조될 수 있다. 본원의 구조를 이용하는 다른 유형의 센서는 실시예에서 특정 응용에 따라 형성될 수 있다. 코어 재료(302)가 센서를 제조하는데 이용될 수 있다(도 3a 참고). 일 실시예에서, 코어 재료(302)는 유기 코어 재료를 포함할 수 있고, 다른 실시예에서는 코어 재료(302)가 금속 또는 복합 적층물과 같은 임의의 다른 유형의 비-유기 재료를 포함할 수도 있다.
일 실시예에서, 코어 재료(302)는 코어(302)의 제1면(303) 및 제2면(303') 상에 배치된 도전 층(304)을 포함할 수 있다. 일 실시예에서, 도전 층(304)은 코어(302)의 양 면에 적층된 구리 층을 포함할 수 있으며, 기판 처리가 완료된 후에 빌트업(built-up) 층을 코어로부터 분리하기 위해 빌트업 층으로부터 박리될 수 있다. 일 실시예에서, 유전체 재료(306)는 ABF(Ajinomoto Build-up Film) 재료와 같은 재료를 포함할 수 있으며, 도전 층(304) 상에 배치될 수 있다. 일 실시예에서, 유전체 재료(306)는 유기물 유전체 재료(306)를 포함할 수 있다. 일 실시예에서, 증착을 위한 무전해 도금 또는 전해 도금 및 패터닝을 위한 리소그래피와 같은 방법을 이용하여 제1 및 제2 금속층이 유전체 재료(306) 내에/그 위에 배치될 수 있다. 제1 및 제2 금속층은, 유전체 재료(306)에 스루홀(through-hole)을 천공한 다음 유전체 재료(306) 내에서 도금되는 도전성 금속 비아(331)에 의해 전기 접속될 수 있다. 다른 실시예에서는, 유전체 재료(306) 내에 부가적인 금속 층이 배치될 수 있는데, 이는 패터닝된 도전 층을 포함할 수 있다.
패키지 구조(300)는 제1 금속층 내에 배치될 수 있는 도전성 트레이스(308) 및 제2 금속 층 내에 배치될 수 있는 도전성 트레이스(308')를 포함할 수 있으며, 제1 금속층은 제2 금속층에/위에 배치될 수 있다. 일 실시예에서, 도전성 트레이스(308, 308')는, 예를 들어 구리 트레이스(308, 308') 또는 임의의 적절한 도전 재료를 포함할 수 있다. 도전성 트레이스(308, 308')는, 예를 들어, 라우팅 층 및 도전성 접속 층을 포함할 수 있으며, 특정 설계 파라미터에 따라 본원의 실시예들에 포함된 센서 장치에 이용되는 도전성 구조들을 형성하는데 사용될 수 있다. 일 실시예에서, 도전성 트레이스(308, 308')는 도 1에 도시된 컴포넌트들과 같은 가속도계 및 자이로스코프 구조의 컴포넌트들을 포함할 수 있으며, 빔, 코일 및 프루프 매스와 같은 컴포넌트를 포함할 수 있다.
일 실시예에서, 도전성 트레이스(308, 308')는 유전체 재료(306)의 상이한 도전 층/레벨에 배치될 수 있으며, 제1 레벨의 도전성 트레이스(308) 및 제2 레벨의 도전성 트레이스(308')를 포함할 수 있다. 일 실시예에서, 제1 레벨의 도전성 트레이스(308)는 상부 레벨의 도전성 트레이스(308)를 포함할 수 있다. 다른 실시예들에서, 특정 설계에 따라, 2개보다 많은 도전성 트레이스의 레벨이 있을 수 있다. 일 실시예에서, 비아(331)가 제1 및 제2 금속 층 사이에 배치될 수 있으며, 앵커 구조를 포함할 수 있다. 일 실시예에서, 에칭 스톱 층(330)이 제2 금속 층 도전성 트레이스(308')에 인접하게 배치될 수 있다.
일 실시예에서, 레지스트 재료(310)가 인접한 도전성 트레이스(308, 308") 각각의 상부 표면의 제1 부분(309) 상에 배치되어 패터닝될 수 있는 반면, 인접한 도전성 트레이스(308, 308")의 각각의 상부 표면의 제2 부분(311)은 레지스트 재료(310)를 포함하지 않는다(도 3b 참고). 또한, 레지스트(310)의 일부분은 유전체 재료(306) 상에 배치될 수 있다. 일 실시예에서, 레지스트 재료(310)는 제2 부분(311, 311') 사이에는 배치되지 않는다. 일 실시예에서, 제1 도전성 트레이스 및 제2 도전성 트레이스(308, 308")은 서로 인접할 수 있지만, 추가적인 도전성 트레이스(308)가 이들 사이에 배치될 수도 있다. 일 실시예에서, 제1 도전성 트레이스 및 제2 도전성 트레이스는 동일한 금속층에 배치될 수 있다. 일 실시예에서, 레지스트 재료(310)는 솔더 레지스트 재료(310)를 포함할 수 있다. 일 실시예에서, 레지스트 재료(310), 인접한 상부 도전성 트레이스(308, 308")의 노출된 부분(311) 및 상부 도전성 트레이스(308, 308")에 인접한 유전체 재료(306)의 일부분 상에 마스킹 재료(312)가 형성될 수 있다(도 3c 참고). 일 실시예에서, 일례로 마스킹 재료(312)는 구리와 같은 금속 또는 실리콘 질화물과 같은 무기물 유전체 재료를 포함할 수 있다.
제1 마스킹 재료(312)의 일부분 상에 드라이 필름 레지스트 재료(316)가 형성될 수 있는데, 이 드라이 필름 레지스트 재료(316)는 제1 도전성 트레이스 및 제2 도전성 트레이스(308, 308')의 일부분 위에 배치되고, 제1 도전성 트레이스 및 제2 도전성 트레이스(308, 308")의 다른 부분은 드라이 필름 레지스트 재료(316)에 의해 덮이지 않는다(도 3d 참고). 드라이 필름 레지스트 재료(316)는 임의의 적절한 레지스트 재료를 포함할 수 있다. 일 실시예에서, 에칭 프로세스(318)와 같은 적절한 제거 프로세스(318)을 이용함으로써, 마스킹 재료(312)가 상부 도전성 트레이스(308, 308")의 상부면과 인접한 상부 도전성 트레이스들(308) 사이의 유전체 재료(306)로부터 제거될 수 있다(도 3e 참고). 그 후, 드라이 필름 레지스트 재료(316)가 제1 및 제2 상부 도전성 트레이스(308, 308")로부터 제거될 수 있으며, 도전성 트레이스(308, 308") 및 제1 레지스트 재료(310) 상에 배치된 마스킹 재료(312)의 일부분이 노출된다(도 3f 참고).
예컨대 건식 에칭 프로세스와 같은 유전체 제거 프로세스(322)를 이용하여 유전체 재료(306) 내에 공동(323)이 형성될 수 있으며, 여기서 인접한 상부 도전성 트레이스(308, 308") 사이의 유전체(306)의 일부분이 제거된다(도 3g 참고). 일 실시예에서, 제1 금속 층 아래의 유전체 재료(306)가 제거되며, 여기서 공동(323)의 바닥 부분은 에칭 스톱 재료(330)를 포함한다. 일 실시예에서, 공동(323)은 약 100 내지 약 5000 마이크론의 폭(325)을 가질 수 있다. 다른 실시예에서, 공동(323)의 폭(325)은 특정 설계 조건에 따라 변할 것이다.
일 실시예에서, 에칭과 같은 적절한 제거 프로세스를 이용하여 잔여 마스킹 재료(312)가 제거될 수 있고(도 3h 참고), 단일 자석(324)이 도전성 트레이스(308, 308')의 상부에 배치된 레지스트 재료(310) 상에 직접 배치될 수 있다(빌트업 기판이 코어로부터 분리된 후를 도시한 도 3i 참고). 일 실시예에서, 단일 자석(324)은 공동(323)을 둘러싸며, 패키지 구조(300)는 센서 통합 패키지(300)의 일부분을 포함할 수 있다. 일 실시예에서, 단일 자석(324)은 픽앤플레이스(pick and place) 동작을 이용하여 레지스트 재료(310) 상에 배치될 수 있다. 일 실시예에서, 단일 자석(324)은 공동(323)을 기밀 밀봉할 수 있다. 일 실시예에서, 자석(324)은, 예를 들어 1mm 미만의 낮은 Z 높이(327)를 포함할 수 있다.
일 실시예에서, 단일 자석(324)은 레지스트 재료(310)의 상부 표면의 제1 부분(332) 상에 직접 배치될 수 있고 레지스트 재료(310)의 상부 표면의 제2 부분(330) 상에는 배치되지 않을 수 있다. 다른 실시예에서, 단일 자석(324)은 레지스트 재료(310)의 상부 표면의 제1 및 제2 부분(330, 332) 모두의 위에 직접 배치될 수도 있다. 일 실시예에서, 레지스트 재료는 공동(323)을 가로질러/위에서 연장되지 않는다. 일 실시예에서, 자석의 중간 부분은 레지스트 재료(310) 위에 직접 배치되지 않는다. 일 실시예에서, 공동의 하부는 에칭 스톱(330)을 포함한다. 일 실시예에서, 공동(323)은 약 50-100 미크론의 높이(325)를 포함할 수 있다. 일 실시예에서, 자석(324)은 센서 장치의 빔 구조의 전자기적으로 유도된 편향을 발생시키는데 필요한 자기장을 제공할 수 있다. 일 실시예에서, 자석(324)은 약 100 마이크로와트 이하의 전력 입력에서 센서 통합 패키지(300)와 결합된 센서 장치를 작동시킬 수 있는 자계 강도를 포함한다.
다른 실시예에서, 복수의 자석이 센서 통합 패키지 구조의 공동 상에 또는 그 위에 형성/배치될 수 있다(도 4a-4f 참고). 일 실시예에서, 재구성된 몰딩된 작은 자석들의 클러스터가 패널 레벨 몰딩 프로세스를 사용하여 형성될 수 있다. 도 4a에서, 임시 테이프(404)가 캐리어 기판(402) 상에 배치될 수 있다. 기판(402)은 웨이퍼 또는 강화 유리와 같이 매우 편평한 베이스를 포함할 수 있다. 적어도 하나의 자석(406)이 임시 테이프(404) 상에 배치될 수 있다(도 4b 참고). 일 실시예에서, 복수의 자석(406)이 임시 테이프(404) 상에 배치될 수 있다. 일 실시예에서, 에폭시 기반 재료(408)를 포함할 수 있는 연결 재료(408)가 적층 또는 압축 성형에 의해 자석(406) 상에 배치될 수 있다(도 4c 참고).
기판(402)은 적절한 경화 프로세스를 이용하여 열적으로 경화될 수 있다(도 4d 참고). 그 다음에, 자석/자석들(406) 및 연결 재료(408)의 조합이 캐리어 기판(402)으로부터 떨어져서(de-bonded) 분리되고(detaped), 싱귤레이션되어 복수의 자석을 포함하는 재구성된 클러스터 또는 연결 재료(408) 내에 배치된 단일 자석을 포함하는 재구성된 클러스터(425')를 형성한다(도 4e-4f 참고). 재구성된 클러스터(425, 425')는 센서 통합 패키지(400)(도 3i의 센서 통합 패키지와 유사함)의 공동(423) 상에/그 위에 배치될 수 있다(도 4g 참고). 일 실시예에서, 재구성된 자석(425, 425')은 제1 레지스트 재료(410) 상에 직접 배치될 수 있다.
도 5는 센서 통합 패키지를 형성하는 방법의 흐름도이다. 단계(502)에서, 패키지 코어 구조를 포함하는 기판이 제공되는데, 여기서 제1 및 제2 도전 트레이스 구조가 기판 코어 상에 배치되어 있다. 단계(504)에서, 솔더 레지스트 재료가 제1 도전성 트레이스 구조 및 제2 도전성 트레이스 구조 각각의 제1 부분 상에 형성된다. 단계(506)에서, 제1 도전성 트레이스 구조와 제2 도전성 트레이스 구조 사이에 공동이 형성된다. 일 실시예에서, 공동은 제1 도전성 트레이스 구조 및 제2 도전성 트레이스 구조 사이에 배치된 유전체 층에 형성된다. 공동은 솔더 레지스트 재료 형성 후에 생성된다.
단계(508)에서, 제1 도전성 트레이스 구조의 일부분 및 제2 도전성 트레이스 구조의 일부분 상에 배치된 레지스트 재료 상에 자석이 배치되는데, 이 자석은 공동 위에 배치되고 레지스트 재료는 공동 위에 배치되지 않는다. 일 실시예에서, 자석은 공동 위에서 기밀 밀봉을 형성한다. 단계(510)에서, 센서 통합 패키지 장치가 형성될 수 있으며, 여기서 자석으로 밀봉된 공동이 센서 통합 패키지 구조 내에 배치된다. 일 실시예에서, 자석으로 밀봉된 공동은 가속도계 또는 자이로스코프의 일부분과 같은 통합된 센서의 일부분을 포함한다.
일 실시예에서, 본원의 실시예의 센서 통합 패키지 장치 구조는 다이와 패키지 구조가 결합될 수 있는 다음 레벨 컴포넌트(예컨대, 회로 기판)와 같이 마이크로 전자 장치 사이에서 전기 통신을 제공할 수 있는 임의의 적합한 유형의 패키지 구조와 결합될 수 있다. 다른 실시예에서, 본원의 장치는 본원의 장치와 결합된 다른 집적 회로(IC) 패키지와 다이 사이에 전기적 통신을 제공할 수 있는 임의의 적절한 유형의 패키지 구조를 포함할 수 있는 패키지 구조와 결합될 수 있다.
실시예의 장치는, 예를 들어 프로세서 다이에서 사용하기 위한 논리 회로와 같은 회로 소자를 포함할 수 있다. 금속화 층 및 절연 재료뿐만 아니라 금속 층/상호연결부를 외부 장치/층에 결합할 수 있는 도전성 접촉부/범프가 본원의 장치에 포함될 수 있다. 본원의 다양한 도면에 기술된 장치들은, 예를 들어 실리콘 로직 다이 또는 메모리 다이의 일부분 또는 임의의 유형의 적절한 마이크로 전자 장치/다이를 포함할 수 있다. 일부 실시예에서, 이들 장치는 특정 실시예에 따라 서로 적층될 수 있는 복수의 다이를 더 포함할 수 있다. 어떤 경우에는, 본원의 장치의 다이(들)는 패키지 구조의 전면 및 후면 또는 전면과 후면의 일부 조합 상에/내에 배치/부착/매립될 수 있다. 일 실시예에서, 다이는 실시예의 패키지 구조 내에 부분적으로 또는 완전히 내장될 수 있다.
본 명세서에 포함된 디바이스 구조의 다양한 실시예는 스마트 폰, 노트북, 태블릿, 웨어러블 장치 및 다른 전자 모바일 장치와 같이 통합 센서를 요구할 수 있는 시스템 온칩(SOC) 제품에 사용될 수 있다. 다양한 구현예에서, 센서 통합 장치는 랩탑, 넷북, 노트북, 울트라 북, 스마트 폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 컨트롤 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더 및 웨어러블 장치에 포함될 수 있다. 다른 구현예에서, 본원의 센서 통합 패키지 장치는 데이터를 처리하는 임의의 다른 전자 장치에 포함될 수 있다.
본원의 실시예는 센서를 패키지 구조와 통합하는 것을 포함한다. 실시예는 낮은 Z 높이 및 저가의 통합 센서 패키지를 포함한다. 본원의 실시예는 공동 및 낮은 Z 높이 자석을 제공하며, 예를 들어, 200 마이크론 두께/높이 자석이 전체 공동을 덮을 수 있고, 예컨대 0.1T 이상의 최적 센서 작동을 위한 충분한 자계 강도를 제공할 수 있다. 솔더 레지스트 증착 및 패터닝 이후에 공동이 형성되면, 예를 들어 일부 종래 기술의 센서 통합 장치에서와 같이 공동이 생성된 후에 솔더 레지스트가 적층되는 경우에 발생할 수 있는 공동이 붕괴될 가능성이 없어진다.
도 6은 일 실시예에 따른 컴퓨팅 장치(600)의 개략도이다. 컴퓨팅 장치(600)는, 예를 들어 마더 보드와 같은 보드(602)를 수용한다. 보드(602)는 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하는 다수의 컴포넌트를 포함할 수 있다. 프로세서(604)는 보드(602)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현예에서, 적어도 하나의 통신 칩이 또한 보드(602)에 물리적으로 그리고 전기적으로 결합된다. 또 다른 구현에서, 통신 칩(606)은 프로세서(604)의 일부분이다.
응용에 따라, 컴퓨팅 장치(600)는 다른 컴포넌트를 포함할 수 있는데, 이들 다른 컴포넌트는 보드(602)에 물리적으로 그리고 전기적으로 결합될 수도 있고 그렇지 않을 수도 있으며, 서로 통신 가능하게 결합될 수도 있고 그렇지 않을 수도 있다. 이들 다른 컴포넌트는 휘발성 메모리(예컨대, DRAM)(608), 비휘발성 메모리(예컨대, ROM)(609), 플래시 메모리(도시되어 있지 않음), 그래픽 프로세서(612), 디지털 신호 처리기(도시되어 있지 않음), 암호 프로세서(도시되어 있지 않음), 칩셋(614), 안테나(616), 터치 스크린 디스플레이와 같은 디스플레이(618), 터치 스크린 제어기(620), 배터리(622), 오디오 코덱(도시되어 있지 않음), 비디오 코덱(도시되어 있지 않음), 전력 증폭기(624), GPS(global positioning system) 장치(626), 나침반, 가속도계, 본원의 실시예의 센서 통합 패키지 장치와 같은 자이로스코프 및 기타 관성 센서(628), 스피커(630), 카메라(632)(CD)(도시되어 있지 않음), 대용량 저장 장치(예컨대, 하드 디스크 드라이브 또는 고체 상태 드라이브)(610), CD(compact disk)(도시되어 있지 않음), DVD(Digital Versatile Disk)(도시되어 있지 않음) 등을 포함하지만, 이들로 한정되지는 않는다. 이들 컴포넌트는 시스템 보드(602)에 접속되거나, 시스템 보드에 장착되거나, 또는 임의의 다른 구성 요소와 결합될 수 있다.
통신 칩(606)은 컴퓨팅 장치(600)로/로부터 데이터를 전송하기 위한 무선 및/또는 유선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어는 비 고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 전달할 수 있는 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하는데 사용될 수 있다. 이 용어는 어떤 실시예에서는 그렇지 않을 수도 있지만, 관련 장치가 어떠한 와이어도 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(606)은, 제한적인 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이더넷 유도물 및 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 및 유선 프로토콜을 포함하는 다수의 무선 또는 유선 표준 또는 프로토콜 중 어느 하나를 구현한다. 컴퓨팅 장치(600)는 복수의 통신 칩(606)을 포함할 수 있다. 예컨대, 제1 통신 칩(606)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
일부 구현예에서, 프로세서의 집적 회로 다이, 메모리 장치, 통신 장치, 또는 다른 컴포넌트들과 같이, 도 6의 컴포넌트들 중 하나 이상은 본 명세서에 설명된 실시예의 센서 장치 구조 및 패키지를 포함할 수 있다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 장치 또는 장치의 일부분을 지칭할 수 있다.
다양한 구현예에서, 컴퓨팅 장치(600)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 웨어러블 장치, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 컨트롤 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 다른 구현예에서, 컴퓨팅 장치(600)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
실시예들은 마더보드, 주문형 집적 회로(ASIC) 및/또는 필드 프로그래머블 게이트 어레이(FPGA)를 사용하여 상호 연결된 하나 이상의 메모리 칩, 컨트롤러, CPU(중앙 처리 장치), 마이크로 칩 또는 집적 회로의 일부로서 구현될 수 있다.
전술한 설명이 실시예의 방법에 사용될 수 있는 특정 단계 및 재료를 특정 하였지만, 당업자라면 많은 수정 및 대체가 이루어질 수 있음을 알 것이다. 따라서, 이러한 모든 수정, 변경, 대체 및 추가는 첨부된 청구항에 의해 정의된 실시예의 사상 및 범위 내에 있는 것으로 간주되어야 한다. 또한, 본원에 제공된 도면은 실시예의 실시와 관련된 예시적인 마이크로 전자 장치 및 관련 패키지 구조의 부분만을 도시한다. 따라서, 실시예들은 본 명세서에 설명된 구조들로 제한되지 않는다.

Claims (22)

  1. 마이크로 전자 센서 통합 패키지 구조물로서,
    코어 재료의 도전 층 상에 배치된 유전체 재료와,
    상기 유전체 재료 상에 배치된 제1 도전성 트레이스 및 제2 도전성 트레이스와,
    상기 제1 도전성 트레이스의 일부분 및 상기 제2 도전성 트레이스의 일부분 상에 배치된 레지스트 재료와,
    상기 제1 도전성 트레이스 및 제2 도전성 트레이스 사이에 배치된 공동 - 상기 레지스트 재료는 상기 공동을 가로질러 연장되지 않음 - 과,
    상기 제1 도전성 트레이스의 상기 일부분 및 상기 제2 도전성 트레이스의 상기 일부분 상에 배치된 상기 레지스트 재료 상에 직접 배치된 자석을 포함하는
    마이크로 전자 센서 통합 패키지 구조물.
  2. 제1항에 있어서,
    상기 자석은 상기 공동의 기밀 밀봉(hermetic seal)을 제공하는
    마이크로 전자 센서 통합 패키지 구조물.
  3. 제1항에 있어서,
    상기 제1 도전성 트레이스 및 상기 제2 도전성 트레이스는 자이로스코프(gyroscope)와 가속도계(accelerometer) 중 적어도 하나의 앵커(anchor) 구조물에 결합되는
    마이크로 전자 센서 통합 패키지 구조물.
  4. 제1항에 있어서,
    상기 제1 도전성 트레이스 및 상기 제2 도전성 트레이스는 제1 금속층 내에 배치되고, 상기 제1 금속층은 적어도 하나의 센서 컴포넌트를 포함하는
    마이크로 전자 센서 통합 패키지 구조물.
  5. 제4항에 있어서,
    상기 센서 컴포넌트는 프루프 매스(proof mass), 코일 및 빔으로 구성된 그룹으로부터 선택되는
    마이크로 전자 센서 통합 패키지 구조물.
  6. 제1항에 있어서,
    상기 공동은 센서 공동을 포함하고, 상기 자석은 100 마이크로와트 미만의 전력 입력에서 상기 센서 통합 패키지 구조물와 결합된 센서 장치를 작동시킬 수 있는 자계 강도(field strength)를 포함하는
    마이크로 전자 센서 통합 패키지 구조물.
  7. 제1항에 있어서,
    상기 자석은 1mm 미만의 두께를 포함하는
    마이크로 전자 센서 통합 패키지 구조물.
  8. 마이크로 전자 장치 구조물로서,
    보드와,
    상기 보드에 결합된 패키지 구조물을 포함하고,
    상기 패키지 구조물은,
    기판 코어와,
    상기 기판 코어 상에 배치된 제1 도전성 트레이스 구조물 및 제2 도전성 트레이스 구조물과,
    상기 제1 도전성 트레이스 구조물과 상기 제2 도전성 트레이스 구조물 사이에 배치된 공동과,
    상기 제1 도전성 트레이스 구조물의 일부분 및 상기 제2 도전성 트레이스 구조물의 일부분 상에 배치된 레지스트 재료 상에 배치된 자석을 포함하되,
    상기 자석은 상기 공동 위에 배치되고, 상기 레지스트 재료는 상기 공동을 가로질러 배치되지 않는
    마이크로 전자 장치 구조물.
  9. 제8항에 있어서,
    상기 장치 구조물은 센서 통합 패키지 구조물의 일부분을 포함하는
    마이크로 전자 장치 구조물.
  10. 제9항에 있어서,
    상기 센서 통합 패키지 구조물은 자이로스코프와 가속도계 중 적어도 하나를 포함하는
    마이크로 전자 장치 구조물.
  11. 제8항에 있어서,
    상기 제1 도전성 트레이스 구조물 및 상기 제2 도전성 트레이스 구조물 중 적어도 하나는 센서 장치의 앵커 구조물에 결합되는
    마이크로 전자 장치 구조물.
  12. 제8항에 있어서,
    상기 자석은 1mm 미만의 Z 높이를 갖는
    마이크로 전자 장치 구조물.
  13. 제8항에 있어서,
    상기 마이크로 전자 장치 구조물에 통신 가능하게 결합된 통신 칩과,
    상기 통신 칩에 통신 가능하게 결합된 DRAM
    을 포함하는 시스템을 포함하는
    마이크로 전자 장치 구조물.
  14. 제8항에 있어서,
    상기 제1 도전성 트레이스 구조물 및 상기 제2 도전성 트레이스 구조물은 센서 장치의 빔 구조물과 결합되는
    마이크로 전자 장치 구조물.
  15. 제14항에 있어서,
    상기 자석은 자기장을 제공하여 전자기적으로 유도된 상기 빔 구조물의 편향을 발생시킬 수 있는
    마이크로 전자 장치 구조물.
  16. 마이크로 전자 패키지 구조물을 형성하는 방법으로서,
    기판 코어를 제공하는 단계 - 상기 기판 코어 상에 제1 도전성 트레이스 구조물 및 제2 도전성 트레이스 구조물이 배치됨 - 와,
    상기 제1 도전성 트레이스 구조물의 일부분 및 상기 제2 도전성 트레이스 구조물의 일부분 상에 레지스트 재료를 형성하는 단계와,
    상기 제1 도전성 트레이스 구조물과 상기 제2 도전성 트레이스 구조물 사이에 공동을 형성하는 단계와,
    상기 레지스트 재료 상에 자석을 배치하는 단계 - 상기 자석은 상기 공동 위에 배치되고, 상기 레지스트 재료는 공동을 가로질러 배치되지 않음 -
    를 포함하는 마이크로 전자 패키지 구조물 형성 방법.
  17. 제16항에 있어서,
    상기 마이크로 전자 패키지 구조물은 센서 통합 패키지 구조물의 일부분을 포함하는
    마이크로 전자 패키지 구조물 형성 방법.
  18. 제16항에 있어서,
    상기 공동은 상기 제1 도전성 트레이스 구조물 및 상기 제2 도전성 트레이스 구조물 각각의 일부분 상에 상기 레지스트가 배치된 후에 형성되는
    마이크로 전자 패키지 구조물 형성 방법.
  19. 제16항에 있어서,
    상기 자석을 배치하는 단계는,
    재구성된 자석 구조물을 형성하도록 유전체 층에 복수의 자석을 형성하는 단계와,
    상기 재구성된 자석 구조물을 상기 공동 상에 배치하는 단계를 더 포함하는
    마이크로 전자 패키지 구조물 형성 방법.
  20. 제16항에 있어서,
    상기 자석은 1mm 미만의 Z 높이를 갖는
    마이크로 전자 패키지 구조물 형성 방법.
  21. 제17항에 있어서,
    상기 제1 도전성 트레이스 구조물 및 상기 제2 도전성 트레이스 구조물은 상기 센서 통합 패키지 구조물과 결합되는 센서 장치의 빔 구조물과 결합되는
    마이크로 전자 패키지 구조물 형성 방법.
  22. 제21항에 있어서,
    상기 자석은 자기장을 제공하여 전자기적으로 유도된 상기 빔 구조물의 편향을 발생시킬 수 있는
    마이크로 전자 패키지 구조물 형성 방법.
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