CN107406248B - 形成传感器集成封装的方法和由此形成的结构 - Google Patents

Abstract

描述了形成传感器集成封装器件的方法和由此形成的结构。实施例包括提供基板核，其中第一导电迹线结构和第二导电迹线结构设置在基板核上；在第一导电迹线结构和第二导电迹线结构之间形成腔体；以及将磁体放置在设置于第一和第二导电迹线结构中的每一个的部分上的抗蚀剂材料上，其中抗蚀剂材料不在腔体之上延伸。

Description

形成传感器集成封装的方法和由此形成的结构

技术领域

本发明涉及形成传感器集成封装的方法和由此形成的结构。

背景技术

随着小型化发展，已经做出努力来构造包括不断减小的封装尺寸的传感器。在一些情况下，传感器或一系列传感器可以以类似于集成芯片封装的方式封装在一起。在其他情况下，传感器可以集成为基板构建的部分。例如，微机电系统（MEMS）器件，诸如传感器和致动器，可以在范围从用于车辆中的气囊触发器的惯性传感器到用于视觉艺术产业中的显示器的微镜的产品中发现。最近，传感器器件例如已经在诸如加速度计和陀螺仪之类的移动应用中采用，以用于确定移动设备的取向，或者在气压传感器中采用以用于高度感测。随着这些技术成熟，对于这样的传感器器件的更高精度和更大功能性的需求已逐步升高。

附图说明

虽然说明书以特别地指出并且明显地要求保护某些实施例的权利要求结束，但是当结合随附各图来阅读时，这些实施例的优点可以从本发明的以下描述更加容易地查明，在随附各图中：

图1表示根据实施例的加速度计的顶部平面视图。

图2表示根据实施例的陀螺仪的顶部平面视图。

图3a-3i表示根据实施例的结构。

图4a-4g表示根据实施例的结构。

图5表示根据实施例的方法的流程图。

图6表示根据实施例的系统。

具体实施方式

在以下详细描述中，参照随附各图，所述随附各图通过图示的方式示出在其中可以实践方法和结构的具体实施例。这些实施例被充分详细地描述以使得本领域技术人员能够实践实施例。要理解的是，各种实施例，尽管不同，但是未必相互排他。例如，在本文中结合一个实施例描述的特定特征、结构或特性可以实现在其他实施例内而不脱离实施例的精神和范围。此外，要理解的是，各个元件在每一个所公开的实施例内的位置或布置可以在不脱离实施例的精神和范围的情况下进行修改。以下详细描述因而不要以限制性含义来理解，并且实施例的范围仅由经适当解释的随附权利要求连同权利要求被授予的完整范围的等同物来限定。在附图中，贯穿若干视图，相似的标号可以指代相同或类似的功能性。

呈现了形成和利用诸如传感器集成封装器件之类的微电子结构的方法和相关联的结构。那些方法/结构可以包括：提供基板核，其中第一和第二导电迹线结构设置在核上；形成设置在第一导电迹线结构与第二导电迹线结构之间的腔体；以及将磁体放置在抗蚀剂材料上，所述抗蚀剂材料设置在第一和第二导电迹线结构中的每一个的部分上，其中抗蚀剂不设置在腔体之上。磁体可以密封腔体。

图1是可以利用本文中的实施例的方法和结构形成的加速度计101的顶部平面视图。在实施例中，加速度计101可以设置在集成传感器封装基板100的部分内。加速度计可以包括可以与封装基板100通信耦合的电路特征（未示出）。在实施例中，无核和/或标准基板技术可以用于制造/集成加速度计101与封装基板100。在实施例中，检测质量（proof mass）102可以充当加速度计101的惯性质量，并且可以被制造在封装基板100的图案化的金属层中。

在实施例中，检测质量102可以悬挂在一对磁体104、104’上方并且处于该对磁体104、104’之间，该对磁体104、104’可以位于相应线圈106、106’之下。在实施例中，检测质量102和线圈106、106’可以位于封装基板100内与磁体104、104’分离的平面/层中。在实施例中，每一个线圈106、106’可以适应围绕X轴107的跷跷板式移动。线圈106、106’可以每一个由相应横梁108、108’支撑，所述相应横梁108、108’位于封装基板的与线圈106、106’相同的平面/层中。

横梁108、108’可以在每一端处通过相应锚固件110、110’锚固。在实施例中，锚固件110、110’提供对横梁108、108’的机械支撑，并且可以将加速度计101电气连接到传感器集成封装结构100内的其他电路元件（未示出）。在实施例中，每一个线圈106、106’及其相应组件（锚固件110、110’，横梁108、108’和磁体104、104’一起可以形成检测器臂112、112’。在实施例中，一个检测器臂可以位于检测质量102的任一侧上。

当受到加速度时，加速度计101的检测质量102可能移动并且从而可能引致横梁108、108’中的机械张力，因而改变横梁108、108’的谐振频率。谐振频率中的改变可以通过包括加速度计101的传感器集成封装器件/基板100内或外部的其他电路（未示出）来测量，并且可以与施加到包括加速度计101的传感器集成封装基板100的加速度或加速度中的改变相关。

图2描绘了根据本文中的实施例的可以集成到传感器集成封装200的部分中的陀螺仪201的顶部平面视图。陀螺仪201可以使用标准和/或无核基板技术来制造。在实施例中，陀螺仪201可以包括感应式陀螺仪201。如所示出的，导电驱动线圈205可以设置在基板204之上，并且可以通过导电锚固件208锚固到基板204（其可以包括传感器集成封装200内的电介质材料和导电材料），在实施例中导电锚固件208可以包括铜过孔/迹线208。在实施例中，驱动线圈205可以平行于基板204的平面，并且可以形成在封装基板200的电介质层之上的图案化的金属层中。在实施例中，驱动线圈205可以包括正交区段并且可以包括一个连续导电迹线环。在实施例中，围绕驱动线圈的电介质层的部分可以被移除以允许线圈响应于封装基板的角旋而移动。

驱动线圈205可以位于磁体210之上，并且可以位于其磁场211内。在实施例中，驱动线圈205可以设置在多个磁体（未示出）之上。磁场211可以垂直于基板204的平面，其中场211分别在磁体210的北极213和南极215处从基板204发出和返回到基板204。

在实施例中，驱动信号生成器（未示出）可以与陀螺仪201耦合，并且可以提供通过驱动线圈205的时变电流（例如，诸如正弦电流）。时变电流可以生成电磁力212，使得驱动线圈205可以相对于基板204在一个维度上振动。在实施例中，当外部角旋可以围绕沿正交维度的旋转轴发生时，科氏力可以使得振动的驱动线圈205沿与第一和第二维度正交的第三维度230移位。

在实施例中，感测线圈225、225’可以指示（register）由驱动线圈205的位移感应的互感。感测线圈225、225’可以位于驱动线圈205的相对侧上并且可以平行于驱动线圈区段中的两个。在实施例中，感测线圈225可以紧固到基板204，并且可以不振动。在实施例中，由感测线圈225指示的互感可以根据在x和y维度二者上的驱动线圈205位移而变化。在实施例中，以角速度Ω226的外部旋转所引起的在该维度上的驱动线圈位移可以创建跨感测线圈225、225’的时间相关通量，其进而可以感应跨每一个感测线圈的电压，该电压可以与角速度Ω226相关。通过其他电路（未示出）中的信号处理，可以从由感测线圈225、225’中的每一个指示的电压信号导出差分信号，并且该差分信号可以用于确定陀螺仪的角速度Ω226的值。附加的感测线圈225’’和225’’’可以平行于其他两个驱动线圈区段而形成。

图3a-3i图示了形成微电子封装结构的实施例的截面视图，诸如例如形成传感器集成封装结构。在实施例中，微电子封装结构300的部分可以被制造成包括传感器，诸如陀螺仪和/或加速度计。在实施例中，利用本文中的结构的其他类型的传感器可以根据特定应用而形成。核材料302可以用于制造传感器（图3a）。在实施例中，核材料302可以包括有机核材料，而在其他实施例中，核材料302可以包括任何其他类型的非有机材料，诸如金属或复合层压件。

在实施例中，核材料302可以包括设置在核302的第一侧303和第二侧303’上的导电层304。在实施例中，导电层304可以包括层压在核302的每一侧上的铜层，并且可以在封装基板处理完成之后从构建层剥掉以将构建层从核分离。在实施例中，电介质材料306可以包括如ABF（Ajinomoto构建膜）材料这样的材料，并且可以设置在导电层304上。在实施例中，电介质材料306可以包括有机电介质材料306。在实施例中，第一和第二金属层可以使用诸如用于沉积的化学镀或电镀和用于图案化的光刻之类的方法而设置在电介质材料306内/上。第一和第二金属层可以通过导电金属过孔331电气连接，所述导电金属过孔331在电介质材料306中钻通孔之后镀在电介质材料306中。在其他实施例中，可以存在设置于电介质材料306内的附加金属层，所述附加金属层可以包括图案化的导电层。

封装结构300可以包括可以设置在第一金属层内的导电迹线308，以及可以设置在第二金属层内的导电迹线308’，其中第一金属层可以设置在第二金属层之上/上。在实施例中，导电迹线308、308’可以包括例如铜迹线308、308’，或者任何合适的导电材料。根据特定设计参数，导电迹线308、308’可以包括例如布线层和导电连接层，并且用于形成在包括于本文中的实施例中的传感器器件中利用的导电结构。在实施例中，导电迹线308、308’可以包括加速度计和陀螺仪结构的组件，诸如图1中所示的那些组件，并且可以包括如横梁、线圈和检测质量这样的组件。

在实施例中，导电迹线308、308’可以设置在电介质材料306的不同导电层/层级中，并且可以包括第一层级的导电迹线308和第二层级的导电迹线308’。在实施例中，第一层级的导电迹线308可以包括顶部层级的导电迹线308。在其他实施例中，根据特定设计，可以存在多于两个层级的导电迹线。在实施例中，过孔331可以设置在第一和第二金属层之间，并且可以包括锚固件结构。在实施例中，蚀刻停止层330可以设置成与第二金属层导电迹线308’相邻。

在实施例（图3b）中，抗蚀剂材料310可以在相邻导电迹线308、308’’中的每一个的顶表面的第一部分309上放置和图案化，而相邻导电迹线308、308’’的每一个顶表面的第二部分311不包括抗蚀剂材料310。此外，抗蚀剂310的部分可以放置在电介质材料306上。在实施例中，抗蚀剂材料310不设置在第二部分311、311’之间。在实施例中，第一和第二导电迹线308、308’’可以与彼此相邻，尽管附加的导电迹线308可以设置在它们之间。在实施例中，第一和第二导电迹线可以设置在相同的金属层中。在实施例中，抗蚀剂材料310可以包括阻焊剂材料310。掩蔽材料312可以形成在抗蚀剂材料310上、相邻的顶部导电迹线308、308’’的未被覆盖的部分311上、以及在与顶部导电迹线308、308’’相邻的电介质材料306的部分上（图3c）。在实施例中，例如，掩蔽材料312可以包括诸如铜之类的金属或诸如氮化硅之类的无机电介质材料。

干膜抗蚀剂材料316可以形成在第一掩蔽材料312的部分上，其中干膜抗蚀剂材料316设置在第一和第二导电迹线308、308’的部分之上，并且第一和第二导电迹线308、308’’的另一部分未被干膜抗蚀剂材料316覆盖（图3d）。干膜抗蚀剂材料316可以包括任何合适的抗蚀剂材料。在实施例中，通过利用合适的移除工艺318，诸如通过使用蚀刻工艺318，掩蔽材料312可以从顶部导电迹线308、308’’的顶表面和从相邻的顶部导电迹线308之间的电介质材料306移除（图3e）。干膜抗蚀剂材料316然后可以从第一和第二顶部导电迹线308、308’’移除，其中设置在导电迹线308、308’’上和第一抗蚀剂材料310上的掩蔽材料312的部分被暴露（图3f）。

腔体323可以通过使用电介质移除工艺322，诸如通过使用例如干法蚀刻工艺而形成在电介质材料306中，其中电介质306的在相邻的顶部导电迹线308、308’’之间的部分被移除（图3g）。在实施例中，在第一金属层下方的电介质材料306被移除，其中腔体323的底部部分包括蚀刻停止材料330。在实施例中，腔体323可以包括大约100至大约5000微米之间的宽度325。在其他实施例中，腔体323的宽度325将取决于特定设计要求而变化。

在实施例中，其余掩蔽材料312然后可以利用合适的移除工艺诸如蚀刻来移除（图3h），并且单个磁体324可以直接放置在抗蚀剂材料310上，所述抗蚀剂材料310设置在导电迹线308、308’的顶部上（在使构建基板从核分板之后示出）（图3i）。在实施例中，单个磁体324可以围封腔体323，并且封装结构300可以包括传感器集成封装300的部分。在实施例中，单个磁体324可以通过利用拾取和放置操作而放置在抗蚀剂材料310上。在实施例中，单个磁体324可以提供腔体323的密闭密封。在实施例中，磁体324可以包括低Z高度327，例如小于1mm。

在实施例中，单个磁体324可以直接设置在抗蚀剂材料310的顶表面的第一部分332上，并且可以不设置在抗蚀剂材料310的顶表面的第二部分330上。在另一实施例中，单个磁体324可以直接设置在抗蚀剂材料310的顶表面的第一和第二部分330、332二者上。在实施例中，抗蚀剂材料不跨腔体323/不在腔体323之上延伸。在实施例中，磁体的中间部分不直接设置在抗蚀剂材料310上。在实施例中，腔体的底部部分包括蚀刻停止部330。在实施例中，腔体323可以包括大约50-100微米的高度325。在实施例中，磁体324能够提供生成传感器器件的横梁结构的电磁感应偏转所必要的磁场。在实施例中，磁体324包括能够以大约100微瓦以下的功率输入操作与传感器集成封装300耦合的传感器器件的场强。

在另一实施例中，多个磁体可以形成/放置在传感器集成封装结构的腔体上/之上（图4a-4f）。在实施例中，小磁体的经重新配置的模制集群可以使用板级模制工艺来形成。在图4a中，临时带子404可以放置在载体基板402上。基板402可以包括非常平坦的基底，诸如晶片或钢化玻璃。至少一个磁体406可以放置在临时带子404上（图4b）。在实施例中，多个磁体406可以放置在临时带子404上。在实施例中，连接材料408，其可以包括基于环氧树脂的材料408，可以通过层压或压缩模制而放置在磁体406上（图4c）。

基板402可以使用合适的固化工艺来热固化412（图4d）。磁体/多个磁体406以及连接材料408的组合然后可以从载体基板402解除接合、解除胶合，并且单体化以形成包含多个磁体的经重新配置的集群425或包含设置在连接材料408内的单个磁体的经重新配置的集群425’（图4d-4f）。经重新配置的集群425、425’可以放置在传感器集成封装400（类似于图3i的传感器集成封装）的腔体423上/之上（图4g）。在实施例中，经重新配置的磁体425、425’可以直接放置在第一抗蚀剂材料416上。

图5描绘了形成传感器集成封装的方法的流程图。在步骤502处，提供包括封装核结构的基板，其中第一和第二导电迹线结构设置在基板核上。在步骤504处，在第一和第二导电迹线结构中的每一个的第一部分上形成阻焊剂材料。在步骤506处，在第一导电迹线结构与第二导电迹线结构之间形成腔体。在实施例中，在设置于第一和第二导电迹线结构之间的电介质层中形成腔体。在阻焊剂材料形成之后，创建腔体。

在步骤508处，将磁体放置在设置于第一导电迹线结构的部分上和第二导电迹线结构的部分上的抗蚀剂材料上，其中磁体设置在腔体之上，并且抗蚀剂材料不设置在腔体之上。在实施例中，磁体腔体之上形成密闭密封。在步骤510处，传感器集成封装器件可以被形成，其中磁体密封的腔体设置在传感器集成封装结构内。在实施例中，磁体密封的腔体包括集成传感器的部分，诸如加速度计或陀螺仪的部分。

在实施例中，本文中的实施例的传感器集成封装器件结构可以与能够提供微电子器件（诸如，管芯和封装结构可以耦合到的下一层级组件）之间的电气通信的任何合适类型的封装结构（例如，电路板）耦合。在另一实施例中，本文中的器件可以与封装结构耦合，所述封装结构可以包括能够提供管芯和与本文中的器件耦合的另一集成电路（IC）封装之间的电气通信的任何合适类型的封装结构。

实施例的器件可以包括电路元件，诸如逻辑电路，以用于使用在例如处理器管芯中。金属化层和绝缘材料可以包括在本文中的器件中，以及可以将金属层/互连部耦合到外部器件/层的导电接触件/凸块。在本文中的各种图中描述的器件可以包括例如硅逻辑管芯或存储器管芯的部分，或者任何类型的合适的微电子器件/管芯。在一些实施例中，取决于特定实施例，器件还可以包括多个管芯，其可以在彼此上堆叠。在一些情况下，本文中的器件的（一个或多个）管芯可以定位/附连/嵌入在封装结构的前侧、后侧上，或者在封装结构的前侧和后侧的某种组合上/中。在实施例中，（一个或多个）管芯可以部分或完全地嵌入在实施例的封装结构中。

本文中所包括的器件结构的各种实施例可以用于可能要求集成传感器的片上系统（SOC）产品，诸如智能电话、笔记本电脑、平板电脑、可穿戴设备和其他电子移动设备。在各种实现中，传感器集成器件可以包括在膝上型电脑、上网本、笔记本电脑、超极本、智能电话、平板电脑、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器以及可穿戴设备中。在另外的实现中，本文中的传感器集成封装器件可以包括在处理数据的任何其他的电子设备中。

本文中的实施例包括与封装结构集成的传感器的实现。实施例包括低Z高度和低成本集成传感器封装。本文中的实施例提供腔体和低Z高度磁体，其中例如，200微米厚/高的磁体可以覆盖整个腔体，并且可以提供对于最优传感器操作足够的磁强度，诸如0.1T以上。在阻焊剂沉积和图案化之后形成腔体消除使腔体倒塌的可能性，例如，如果阻焊剂在腔体已经创建之后被层压，则所述腔体倒塌可能发生，如在一些现有技术传感器集成器件中那样。

图6是根据实施例的计算设备600的示意图。计算设备600容纳板602，诸如例如母板。板602可以包括许多组件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理和电气地耦合到板602。在一些实现中，所述至少一个通信芯片606也物理和电气耦合到板602。在另外的实现中，通信芯片606是处理器604的部分。

取决于其应用，计算设备600可以包括其他组件，所述其他组件可以或可以不物理和电气地耦合到板602，并且可以或可以不通信耦合到彼此。这些其他组件包括但不限于：易失性存储器（例如DRAM）608、非易失性存储器（例如ROM）609、闪速存储器（未示出）、图形处理器612、数字信号处理器（未示出）、密码处理器（未示出）、芯片集614、天线616、显示器618（诸如触摸屏显示器）、触摸屏控制器620、电池622、音频编解码器（未示出）、视频编解码器（未示出）、功率放大器624、全球定位系统（GPS）设备626、罗盘、加速度计、陀螺仪和其他惯性传感器628（诸如本文中的实施例的传感器集成封装器件）、扬声器630、相机632以及大容量存储设备（诸如硬盘驱动器或固态驱动器）610、压缩盘（CD）（未示出）、数字多用盘（DVD）（未示出）等等）。这些组件可以连接到系统板602、安装到系统板、或者与其他组件中的任何组合。

通信芯片606使得能够实现用于数据去往和来自计算设备600的传递的无线和/或有线通信。术语“无线”及其派生物可以用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过经过非固态介质的调制电磁辐射的使用来传送数据。该术语不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片606可以实现许多无线或有线标准或协议中的任何，包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其以太网派生物，以及被指定为3G、4G、5G和以外的任何其他无线和有线协议。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于诸如Wi-Fi和蓝牙之类的较短范围无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO和其他之类的较长范围无线通信。

在一些实现中，图6的组件中的任何一个或多个，诸如处理器、存储器设备、通信设备或其他组件的集成电路管芯，可以包括如本文所描述的实施例的传感器器件结构和封装。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。

在各种实现中，计算设备600可以是膝上型电脑、上网本、笔记本电脑、超极本、智能电话、平板电脑、个人数字助理（PDA）、超级移动PC、可穿戴设备、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录器。在另外的实现中，计算设备600可以是处理数据的任何其他电子设备。

实施例可以实现为一个或多个存储器芯片、控制器、CPU（中央处理单元）、使用母板互连的微芯片或集成电路、专用集成电路（ASIC）和/或现场可编程门阵列（FPGA）的部分。

尽管前述描述已经规定可以使用在实施例的方法中的某些步骤和材料，但是本领域技术人员将领会的是，可以做出许多修改和替换。相应地，意图在于，所有这样的修改、更改、替换和添加被视为落在如由随附权利要求限定的实施例的精神和范围内。此外，本文所提供的附图仅仅图示涉及实施例的实践的示例性微电子器件和相关联的封装结构的部分。因此，实施例不限于本文所描述的结构。

Claims (28)

1.一种微电子传感器集成封装结构，包括：

设置在核材料的导电层上的电介质材料；

设置在电介质材料上的第一导电迹线和第二导电迹线；

设置在第一导电迹线的部分上和第二导电迹线的部分上的抗蚀剂材料；

设置在第一和第二导电迹线之间的腔体，其中抗蚀剂材料不跨腔体延伸；以及

直接设置在抗蚀剂材料上的磁体，所述抗蚀剂材料设置在第一导电迹线的所述部分上和第二导电迹线的所述部分上, 所述磁体围封所述腔体以提供对所述腔体的密闭密封。

2.根据权利要求1所述的结构，其中第一和第二导电迹线耦合到陀螺仪或加速度计中的至少一个的锚固件结构。

3.根据权利要求1所述的结构，还包括其中第一和第二导电迹线设置在第一金属层中，其中第一金属层包括至少一个传感器组件。

4.根据权利要求3所述的结构，其中传感器组件选自包括检测质量、线圈和横梁的组。

5.根据权利要求1所述的结构，还包括其中腔体包括传感器腔体，并且其中所述磁体包括能够以100微瓦以下的功率输入操作与传感器集成封装耦合的传感器器件的场强。

6.根据权利要求1所述的结构，还包括其中磁体包括1mm以下的厚度。

7.一种微电子器件结构，包括：

板；

耦合到板的封装结构，其中封装结构包括：

基板核；

设置在基板核上的第一和第二导电迹线结构；

设置在第一导电迹线结构与第二导电迹线结构之间的腔体；

设置在抗蚀剂材料上的磁体，所述抗蚀剂材料设置在第一导电迹线结构的部分上和第二导电迹线结构的部分上，其中磁体用于围封所述腔体以提供对所述腔体的密闭密封，并且其中抗蚀剂材料不跨腔体设置。

8.根据权利要求7所述的结构，还包括其中器件结构包括传感器集成封装的部分。

9.根据权利要求8所述的结构，还包括其中传感器集成封装包括陀螺仪或加速度计中的至少一个。

10.根据权利要求7所述的结构，其中第一和第二导电迹线结构中的至少一个耦合到传感器器件的锚固件结构。

11.根据权利要求7所述的结构，其中磁体包括小于1mm的高度。

12.根据权利要求7所述的结构，还包括系统，所述系统包括：

通信耦合到微电子结构的通信芯片；以及

通信耦合到通信芯片的DRAM。

13.根据权利要求7所述的结构，还包括其中第一和第二导电迹线结构与传感器器件的横梁结构耦合。

14.根据权利要求13所述的结构，还包括其中磁体能够提供磁场以生成横梁的电磁感应的偏转。

15.一种形成微电子封装结构的方法，包括：

提供基板核，其中第一和第二导电迹线结构设置在基板核上；

在第一和第二导电迹线结构的部分上形成抗蚀剂材料；

在第一导电迹线结构与第二导电迹线结构之间形成腔体；以及

将磁体放置在抗蚀剂材料上，其中磁体用于围封所述腔体以提供对所述腔体的密闭密封并且抗蚀剂材料不跨腔体设置。

16.根据权利要求15所述的方法，还包括其中微电子封装结构包括传感器集成封装的部分。

17.根据权利要求15所述的方法，还包括其中在将抗蚀剂放置在第一和第二导电迹线结构中的每一个的所述部分上之后，形成腔体。

18.根据权利要求15所述的方法，其中放置磁体还包括：

在电介质层中形成多个磁体以形成经重新配置的磁体结构；以及

将经重新配置的磁体结构放置在腔体上。

19.根据权利要求15所述的方法，还包括其中磁体包括小于1mm的高度。

20.根据权利要求16所述的方法，还包括其中第一和第二导电迹线结构与传感器器件的横梁结构耦合，所述传感器器件与传感器集成封装耦合。

21.根据权利要求20所述的方法，还包括其中磁体能够提供磁场以生成横梁的电磁感应的偏转。

22.一种用于形成微电子封装结构的装置，包括：

用于提供基板核的构件，其中第一和第二导电迹线结构设置在基板核上；

用于在第一和第二导电迹线结构的部分上形成抗蚀剂材料的构件；

用于在第一导电迹线结构与第二导电迹线结构之间形成腔体的构件；以及

用于将磁体放置在抗蚀剂材料上的构件，其中磁体用于围封所述腔体以提供对所述腔体的密闭密封并且抗蚀剂材料不跨腔体设置。

23.根据权利要求22所述的装置，还包括其中微电子封装结构包括传感器集成封装的部分。

24.根据权利要求22所述的装置，还包括其中在将抗蚀剂放置在第一和第二导电迹线结构中的每一个的所述部分上之后，形成腔体。

25.根据权利要求22所述的装置，其中用于放置磁体的构件还包括：

用于在电介质层中形成多个磁体以形成经重新配置的磁体结构的构件；以及

用于将经重新配置的磁体结构放置在腔体上的构件。

26.根据权利要求22所述的装置，还包括其中磁体包括小于1mm的高度。

27.根据权利要求23所述的装置，还包括其中第一和第二导电迹线结构与传感器器件的横梁结构耦合，所述传感器器件与传感器集成封装耦合。

28.根据权利要求27所述的装置，还包括其中磁体能够提供磁场以生成横梁的电磁感应的偏转。

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