KR102483870B1 - 증착 불균일성을 보상하기 위한 전극간 갭 변동 방법들 - Google Patents

증착 불균일성을 보상하기 위한 전극간 갭 변동 방법들 Download PDF

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Abstract

막 증착 동작들 사이에 갭 변동을 사용하여 재료층들을 증착하기 위한 방법들 및 시스템들이 제공된다. 일 방법은 기판 위에 재료층을 증착하는 단계를 포함한다. 증착은 하단 전극 및 상단 전극을 갖는 플라즈마 챔버 내에서 수행된다. 방법은 플라즈마 챔버 내의 하단 전극 위에 기판을 제공하는 단계를 포함한다. 방법은 하단 전극과 상단 전극 사이에 제 1 갭을 설정하고, 제 1 갭이 하단 전극과 상단 전극 사이에 설정되는 동안 기판 위에 재료층의 제 1 막을 증착하도록 플라즈마 증착을 수행한다. 이어서 방법은 하단 전극과 상단 전극 사이에 제 2 갭을 설정하고, 제 2 갭이 하단 전극과 상단 전극 사이에 설정되는 동안 기판 위에 재료층의 제 2 막을 증착하도록 플라즈마 증착을 수행한다. 재료층은 제 1 막 및 제 2 막에 의해 규정되고, 제 1 갭은 제 1 막에 이어서 제 2 막을 증착할 때 예상된 불균일성들을 오프셋하도록 제 2 갭으로 변동된다.

Description

증착 불균일성을 보상하기 위한 전극간 갭 가변 방법들{INTER-ELECTRODE VARIATION METHODS FOR COMPENSATING DEPOSITION NON-UNIFORMITY}
본 실시예들은 반도체 웨이퍼 프로세싱 장비 툴들에 관한 것이고, 보다 구체적으로, 전극들 간의 갭 설정사항들을 가변하면서 재료 층들을 증착하기 위한 방법들에 관한 것이다.
일부 반도체 프로세싱 시스템들은 프로세싱 챔버 내에서 기판 상에 박막들을 증착할 때 플라즈마를 채용할 수도 있다. 일반적으로, 기판은 프로세싱 챔버 내에서 페데스탈 상에 배치된다. CVD (chemical vapor deposition) 를 사용하여 박막을 생성하기 위해, 하나 이상의 전구체들이 샤워헤드에 의해 프로세싱 챔버로 공급된다.
프로세싱 동안, RF (radio frequency) 전력은 플라즈마를 생성하기 위해 샤워헤드 또는 전극으로 공급될 수도 있다. 예를 들어, RF 전력은, 세라믹과 같은 비도전성 재료로 이루어질 수도 있는 페데스탈 플래튼에 임베딩된 전극에 공급될 수도 있다. 페데스탈의 또 다른 도전부는 RF 접지 또는 또 다른 실질적으로 상이한 전위에 연결될 수도 있다.
RF 전력에 의해 전극이 여기될 때, 웨이퍼와 샤워헤드 사이에 플라즈마를 생성하도록 기판과 샤워헤드 사이에 RF 장들이 생성된다. PECVD (plasma-enhanced chemical vapor deposition) 는 웨이퍼와 같은 기판 상에서 가스 상태 (즉, 증기) 로부터 고체 상태로 박막들을 증착하도록 사용된 타입의 플라즈마 증착이다. PECVD 시스템들은 챔버로 전달된, 증기 전구체로 액체 전구체를 변환한다.
일반적으로 말하면, 재료 층들을 증착하기 위해 사용된 챔버들은 재료 층이 증착되는 시간 동안 고정된 설정 사항들을 구현한다. 설정 사항들은 가스 공급 설정 사항들, 공급된 전력 레벨들, 압력 설정 사항들 및 온도 설정 사항들 및 상대적인 전극 포지셔닝을 포함할 수도 있다. 그러나, 웨이퍼 사이즈들이 계속해서 증가함에 따라, 보다 큰 불균일성들이 기판의 표면에 걸쳐 방사상으로 발생할 수도 있다는 것을 알았다. 종종, 증착된 재료들의 분석은 웨이퍼 에지 근방 및 때때로 중심 웨이퍼 영역에서 보다 큰 균일성들을 나타낸다. 유감스럽게도, 불균일성들은, 특히 웨이퍼 에지 근방에서 수율을 감소시키는 경향이 있다.
이러한 맥락에서 본 발명들이 발생하였다.
본 개시의 실시예들은 용량 결합된 PECVD (plasma enhanced chemical vapor deposition) 및 ALD (atomic layer deposition) 챔버들에서 증착 두께 프로파일들의 방사상 불균일성을 보상하도록 전극 간 갭이 가변하게 하는 방법들을 제공한다. 일부 실시예들에서, 전극 간 갭의 가변은 재료 층을 증착하는 하나 이상의 페이즈들 동안 발생하도록 구성된다. 예를 들어, 재료 층을 규정하도록 막들이 형성됨에 따라, 증착 프로파일에 영향을 주고 2 이상의 막 증착 페이즈들에 의해 형성된 발생되는 재료 층의 방사상 균일성을 개선하도록 전극 간 갭이 변화될 수도 있다. 일부 실시예들에서, 재료 층은 상단 전극과 하단 전극 간 제 1 갭을 사용하는 총 목표된 재료 층 막 두께의 백분율의 시간 동안 증착되고, 이어서 총 목표된 재료 층 막 두께의 나머지 백분율의 시간 동안 제 2 갭이 구현된다.
일 구성에서, 복수의 갭들은 테스트 웨이퍼들 상에 증착된 재료들을 스캐닝/측정함으로써 테스트된다. 발생되는 막 두께 균일성 프로파일 또는 불균일성 프로파일은 테스트된 갭들 각각에 대해 저장된다. 일부 실시예들에서, 상이한 갭들은 상이한 막 두께 균일성 프로파일들을 생성한다. 일부 경우들에서, 동일한 프로세스에 대한 상이한 갭들은 반대되거나 적어도 부분적으로 대칭이지만 반대되는 불균일한 두께 프로파일 (예를 들어, 포지티브 불균일성 대 네거티브 불균일성 또는 두꺼운 중심 프로파일 대 얇은 중심 프로파일) 을 생성할 수도 있다. 이 정보를 사용하여, 프로세스 엔지니어는 예상된 두께 불균일성들을 상쇄시키거나 오프셋하도록 증착 프로파일 동안 갭들을 가변시키고 갭들 설정 사항들을 선택하는 레시피를 규정할 수 있다. 일 실시예에서, CCP (capacitively coupled plasma) PECVD 시스템은, 상단 전극과 하단 전극 간의 갭이 프로세스 동안 최적화되도록 제자리에서 (수직으로) 조정될 수 있는 페데스탈 (보통 접지 전극이지만, RF 전극일 수 있음) 을 포함한다.
일 실시예에서, 페데스탈이 장비 제어를 통해 이동가능하고 제어가능할 때, 전극 간 갭은 프로세스 동안 동적이 될 수 있고 또는 복수의 증착들을 통해 가변될 수 있다. 동적 전극 간 갭 가변으로, 증착 두께 방사상 프로파일은 갭을 가변시킴으로써 막들의 부분들을 증착함으로써 엔지니어링될 수 있고, 프로파일들은 보다 균일한 막을 제공하기 위해 두드러진 두께 불균일성들을 상쇄시키는 방식으로 생성될 수 있다. 일 구성에서, 동일하거나 상이한 증착 스테이션들에서 프로세스 증착 동안 또는 복수의 증착들 동안 가변하는 갭을 사용하여 증착 방사상 프로파일을 조정하는 것이 가능하다.
막 증착 동작들 사이에 갭 가변을 사용하여 재료 층들을 증착하기 위한 방법들 및 시스템들이 제공된다. 일 방법은 기판 위에 재료 층을 증착하는 단계를 포함한다. 증착은 하단 전극 및 상단 전극을 갖는 플라즈마 챔버 내에서 수행된다. 방법은 플라즈마 챔버 내의 하단 전극 위에 기판을 제공하는 단계를 포함한다. 방법은 하단 전극과 상단 전극 사이에 제 1 갭을 설정하고, 제 1 갭이 하단 전극과 상단 전극 사이에 설정되는 동안 기판 위에 재료 층의 제 1 막을 증착하도록 플라즈마 증착을 수행한다. 이어서 방법은 하단 전극과 상단 전극 사이에 제 2 갭을 설정하고, 제 2 갭이 하단 전극과 상단 전극 사이에 설정되는 동안 기판 위에 재료 층의 제 2 막을 증착하도록 플라즈마 증착을 수행한다. 재료 층은 제 1 막 및 제 2 막에 의해 규정되고, 제 1 갭은 제 1 막에 이어서 제 2 막을 증착할 때 예상된 불균일성들 중 적어도 일부를 오프셋하도록 제 2 갭으로 가변된다.
또 다른 실시예에서, 기판 위에 재료 층을 증착하도록 기판을 프로세싱하기 위한 방법이 제공된다. 방법은 기판을 지지하기 위한 기판 지지 전극 및 기판 지지 전극 위에 배치된 샤워헤드 전극을 갖는 플라즈마 챔버를 제공하는 단계를 포함한다. 방법은 기판 위에 재료 층을 증착하기 위한 레시피를 수신하는 단계 및 기판 지지 전극과 샤워헤드 전극 간의 제 1 갭을 식별하는 단계를 포함한다. 제 1 갭은 제 1 균일성 프로파일과 연관된다. 방법은 기판 지지 전극과 샤워헤드 전극 간의 제 2 갭을 식별하는 단계를 포함하고, 제 2 갭은 제 2 두께 균일성 프로파일과 연관된다. 방법은 플라즈마 챔버가 제 1 갭을 갖도록 설정되는 동안 재료 층의 제 1 막을 증착하는 단계 및 이어서 플라즈마 챔버가 제 2 갭을 갖도록 설정되는 동안 재료 층의 제 2 막을 증착하는 단계를 포함한다. 제 1 균일성 프로파일은 포지티브 불균일 특성들 또는 중심이 두꺼운 프로파일을 갖도록 구성되고, 제 2 균일성 프로파일은 네거티브 불균일 특성들 또는 중심이 얇은 특성들을 갖도록 구성된다. 이들 2 이상의 프로파일들은 함께 기판의 표면에 걸쳐 증착된 재료 층의 전반적인 균일성을 개선하도록 적어도 부분적으로 서로 상쇄시키도록 작용할 수 있다. 일부 실시예들에서, 포지티브 (즉, 보다 많은 증착 프로파일 영역들) 는 네거티브 (즉, 보다 적은 증착 프로파일 영역들) 을 정확하게 오프셋 또는 상쇄시키지 못할 수도 있다. 그러나, 웨이퍼의 일부 영역들에서, 오프셋 또는 상쇄는 웨이퍼의 일부 또는 모든 표면 위 또는 영역의 전체 균일성을 개선하도록 작용할 수 있다.
일부 실시예들에서, 방법은 제 1 갭에서 제 2 갭으로 가변한 후 제 2 막을 증착하는 단계를 포함한다.
일부 실시예들에서, 방법은 재료 층을 증착하기 위해 테스트 기판 상에 막들을 증착하도록 복수의 증착 동작들을 수행하는 단계를 포함한다. 막 각각은 기판 지지 전극과 샤워헤드 전극 간의 상이한 갭을 사용하여 증착된다. 방법은 증착 동작들 각각에 대해 균일성 프로파일을 식별하는 단계 및 증착 동작들 각각에 대한 균일성 프로파일을 데이터베이스에 저장하는 단계를 포함한다. 데이터베이스는 기판 지지 전극과 샤워헤드 전극 간의 대응하는 갭들 및 균일성 프로파일들을 포함한다. 제 1 갭 및 제 2 갭은 제 1 균일성 프로파일 및 제 2 균일성 프로파일과 연관된다.
일부 실시예들에서, 방법은 재료 층의 막들을 증착하도록 복수의 증착 동작들을 모델링하는 단계를 포함한다. 막 각각은 기판 지지 전극과 샤워헤드 전극 간의 상이한 갭을 사용하여 증착되고, 방법은 증착 동작들 각각에 대한 균일성 프로파일을 데이터베이스에 저장하는 단계를 포함한다. 데이터베이스는 기판 지지 전극과 샤워헤드 전극 간의 갭들에 대응하는 데이터 및 균일성 프로파일들을 포함한다. 제 1 갭과 제 2 갭은 제 1 균일성 프로파일 및 제 2 균일성 프로파일과 연관된다.
일부 실시예들에서, 포지티브 불균일 특성들 및 네거티브 불균일 특성들은 웨이퍼 에지 근방 프로파일 변화들 및 중심 웨이퍼 프로파일 변화들과 연관된다.
일부 실시예들에서, 포지티브 두께 불균일 특성들 및 네거티브 두께 불균일 특성들은 윙 불균일성들, 또는 W-형상 불균일성들, 또는 벨리-형상 불균일성들, 또는 돔-형상 불균일성들, 또는 리플-형상 불균일성들, 또는 이들의 2 이상의 조합들을 포함한다.
일부 실시예들에서, 제 1 갭을 갖도록 설정된 플라즈마 챔버는 나중에 제 2 갭을 갖도록 설정되는 동일한 플라즈마 챔버이다.
일부 실시예들에서, 제 1 갭을 갖도록 설정된 플라즈마 챔버는 제 2 갭을 갖도록 설정된 플라즈마 챔버와 상이하다.
일부 실시예들에서, 기판은, 제 2 막이 제 2 갭을 갖는 플라즈마 챔버 내에 증착되도록, 제 1 갭을 갖는 챔버 내에서 제 1 막을 증착한 후에 제 2 갭을 갖는 플라즈마 챔버로 이동된다.
도 1은 예를 들어, 웨이퍼 상에 막들을 형성하기 위해 웨이퍼를 프로세싱하도록 사용된 기판 프로세싱 시스템을 도시한다.
도 2는 본 발명의 일 실시예에 따라, 전극 간 갭을 변화시키기 위한 갭 제어를 포함하는 예시적인 챔버를 예시한다.
도 3 및 도 4 는 일 실시예에 따른, 4 개의 프로세싱 스테이션들이 제공된 멀티스테이션 프로세싱 툴의 평면도를 예시한다.
도 5는 본 발명의 일 실시예에 따라, 전극들 간의 상이한 갭들을 활용할 때 생성된 복수의 프로파일들의 예를 예시한다.
도 6은 본 발명의 일 실시예에 따라, 상이한 증착된 재료들에 대해 복수의 웨이퍼들 상에서 테스트됨에 따라, 특정한 갭 설정 사항들에 대해 복수의 불균일성 (또는 균일성) 프로파일들을 수신하고, 재료 층을 형성하기 위한 2 이상의 증착 페이즈들 동안 목표된 균일성 프로파일들에 기초하여 갭들을 선택하기 위한 프로파일 데이터베이스의 활용하는 시스템의 예를 예시한다.
도 7 및 도 8은 본 발명의 일 실시예에 따라, 증착의 페이즈들 동안 전극 간 갭들을 선택하기 위해 수행된 방법 동작들을 예시하기 위한 흐름도를 예시한다.
도 9 및 도 10은 일 실시예에 따라, 반도체 기판들 위에 증착된 재료들에 걸쳐 두께들을 스캐닝할 때 생성되고, 목표된 균일성 프로파일들을 생성하도록 복수의 증착 단계들을 조합하는 것과 연관된 장점들이 발생되는 그래프들을 예시한다.
도 11a 내지 도 11c는 일 실시예에 따라, 불균일성들을 서로 보완하거나 상쇄시키는 프로파일들을 달성하도록 전극들 간에 상이한 갭들을 활용하는 연속적인 증착 동작들에서, 기판 위에 증착된 재료들 또는 기판 상의 재료의 단면도들의 예들을 예시한다.
도 12는 일 실시예에 따라, 시스템들을 제어하기 위한 제어 모듈을 도시한다.
본 개시의 실시예들은 프로세싱 동안 또는 프로세스 단계들 또는 페이즈들 사이에 전극 간 갭을 설정하고 제어하기 위한 시스템들 및 방법들을 제공한다. 전극 간 갭은 균일성 개선을 위해 방사상 증착 프로파일들을 엔지니어링하도록 그리고/또는 목표된 막 프로파일을 갖도록 가변한다. 목표된 막 프로파일에 대해, 프로파일은 균일할 필요는 없고, 목표 프로파일을 가질 수도 있다. 증착은 복수의 층들 또는 막들로 분할될 수 있고 층 각각은 상이한 전극 간 갭을 갖고 증착될 수 있고/거나 바람직한 프로파일이 생성되도록 가변될 수 있다.
일 실시예에서, 웨이퍼 상 생산 수율을 개선하기 위해, PECVD 또는 ALD 증착된 박막들의 웨이퍼 내 (WiW: within-wafer) 막 두께 균일성은 개선, 특히 웨이퍼 에지 배제 영역까지 개선되어야 한다. 통상적으로, 주어진 PECVD 프로세스에 대해, 전극 간 갭, 및 다른 하드웨어 기하학적 치수들은 최적의 증착 두께 균일성을 제공하도록 최적화된다. 가스가 상단 전극으로부터 흐르는 구성에서, 상단 전극은 RF 전압으로 전원 공급되고 하단 전극은 RF 접지로서 작용하는 동안, 보통 특정한 증착 프로파일은 막 두께가 두께에 대해 선형으로 측정된다면 웨이퍼로 전사 (예를 들어, 이미징) 된다. 일단 측정되면, 두께의 방사상 프로파일은 (예를 들어, 프로세스 및 하드웨어가 방위각 균일성, 또는 방사상 균일성, 또는 양자에 대해 최적화되었는지 여부에 따라) 대칭이거나 비대칭일 수 있다. 이러한 맥락에서, 방사상 프로파일은 균일성 프로파일 또는 불균일성 프로파일을 갖는다고 한다. 방사상 프로파일은, 예를 들어, 일반적으로 인식가능한 형상들, 예를 들어, 에지들에서 윙들 (wings), W-형상, 벨리-형상, 돔-형상, 또는 다른 보다 극단의 형상들을 그리는, 측정된 라인을 따라 토포그래피들을 나타낼 수 있다.
일 실시예에서, 증착 방사상 프로파일들을 조작하기 위해, 전극 간 갭의 조정을 통계적으로 그리고 동적으로 인에이블하기 위한 방법들이 제공된다. 이러한 조작은, 일 구성에서 막 균일성을 개선할 수 있고 또는 특정한 목표된 프로파일들의 달성을 가능하게 할 수 있다. 따라서, 상이한 전극 간 갭들은 상이한 방사상 프로파일들을 제공할 수 있기 때문에, 가변하는 갭 (또는 상이한 갭들) 을 갖는 막의 일부분들을 증착하는 것은 불균일성들 또는 목표되지 않은 프로파일들의 일부 영향들을 상쇄하는 프로파일들을 사용하여 재료 층들의 증착을 인에이블할 수 있다.
일 구성에서, 갭은 단일 증착 챔버 툴에서 가변할 수 있다. 또 다른 구성에서, 갭은 멀티 챔버 툴의 챔버 각각에서 상이한 설정 사항들로 설정될 수 있다. 멀티 챔버 툴에서, 층 또는 재료의 일부는 예를 들어, 설정된 프로파일 (즉, 갭 1) 을 갖는 일 챔버 스테이션에서 일부를 증착하고, 설정된 프로파일 (즉, 갭 2) 을 갖는 또 다른 챔버 스테이션에서 일부를 증착함으로써 챔버 각각에서 증착될 수 있다. 툴 내의 스테이션 3, 스테이션 4, 또는 그 이상의 스테이션들로의 부가적인 이동들 동안 반복될 수 있는 이 프로세스는, 상이한 갭들로 인해 방사상 프로파일들이 불균일성들을 상쇄시키거나 감소시킬 수 있을 때까지 허용된다. 이와 같이, 개시된 프로세스는 균일성 개선 및/또는 방사상 프로파일 엔지니어링 노브 (knob) 로서 동적 전극 간 갭의 사용을 인에이블한다. 일부 경우들에서, 특정한 에칭 방사상 프로파일들 (보통 제작 시 다음 단계들 중 하나) 로 인해, 증착된 막들은 에칭의 효과들을 상쇄하거나 최소화할 수 있는 프로파일들을 갖는 것이 목표되고, 이 실시예들은 또한 에칭이 보다 평활하게 될 수 있도록, 막의 프로파일을 설계하도록 사용될 수 있다. 일반적으로 말하면, 목표된 프로파일은 (보다 우수한 균일성 또는 임의의 다른 타깃 프로파일을 위해) 증착 프로세스 또는 복수의 증착들 동안 가변 갭을 사용함으로써 엔지니어링될 수 있다.
본 실시예들은 다양한 방식들, 예컨대 프로세스, 장치, 시스템, 디바이스, 또는 방법으로 구현될 수 있다는 것이 이해되어야 한다. 몇몇 실시예들은 이하에 기술된다.
막들의 증착은 PECVD (plasma enhanced chemical vapor deposition) 시스템 내에서 구현되는 것이 바람직하다. PECVD 시스템은 많은 상이한 형태들을 취할 수도 있다. PECVD 시스템은 하나 이상의 웨이퍼들을 하우징하고 웨이퍼 프로세싱에 적합한 하나 이상의 챔버 또는 "반응기들" (때때로 복수의 스테이션들을 포함함) 을 포함한다. 챔버 각각은 프로세싱을 위해 하나 이상의 웨이퍼들을 하우징할 수도 있다. 하나 이상의 챔버들은 규정된 위치 또는 위치들에 (이 위치 내에서, 예를 들어, 회전, 진동, 또는 다른 교반과 같은 운동을 하면서 또는 하지 않으면서) 웨이퍼를 유지한다. 증착을 겪는 웨이퍼는 프로세스 동안 반응기 챔버 내의 일 스테이션으로부터 또 다른 스테이션으로 이송될 수도 있다. 물론, 막 증착은 전적으로 단일 스테이션에서 발생할 수도 있고, 또는 막의 임의의 부분 (fraction) 이 임의의 수의 스테이션들에서 증착될 수도 있다. 프로세스 동안, 웨이퍼 각각이 페데스탈, 웨이퍼 척 및/또는 다른 웨이퍼 홀딩 장치에 의해 제자리에 홀딩된다. 특정한 동작들을 위해, 장치는 웨이퍼를 가열하기 위한 히팅 플레이트와 같은 히터를 포함할 수도 있다.
도 1은 예시적인 CVD 시스템을 도시한다. 막의 증착은 PECVD 시스템에서 구현되는 것이 바람직하다. PECVD 시스템은 많은 상이한 형태들을 취할 수도 있다. PECVD 시스템은 하나 이상의 웨이퍼들을 하우징하고 웨이퍼 프로세싱에 적합한 하나 이상의 챔버 또는 "반응기들" (때때로 복수의 스테이션들을 포함함) 을 포함한다. 챔버 각각은 프로세싱을 위해 하나 이상의 웨이퍼들을 하우징할 수도 있다. 하나 이상의 챔버들은 규정된 위치 또는 위치들에 (이 위치 내에서, 예를 들어, 회전, 진동, 또는 다른 교반과 같은 운동을 하면서 또는 하지 않으면서) 웨이퍼를 유지한다. 증착을 겪는 웨이퍼는 프로세스 동안 반응기 챔버 내의 일 스테이션으로부터 또 다른 스테이션으로 이송될 수도 있다. 물론, 막 증착은 전적으로 단일 스테이션에서 발생할 수도 있고, 또는 막의 임의의 부분이 임의의 수의 스테이션들에서 증착될 수도 있다.
프로세스 동안, 웨이퍼 각각은 페데스탈, 웨이퍼 척 및/또는 다른 웨이퍼 홀딩 장치에 의해 제자리에 홀딩된다. 특정한 동작들을 위해, 장치는 웨이퍼를 가열하기 위한 히팅 플레이트와 같은 히터를 포함할 수도 있다. 예를 들어, 도 1의 반응기 (10) 는 반응기의 다른 컴포넌트들을 둘러싸고 플라즈마를 담는 프로세스 챔버 (24) 를 포함한다. 플라즈마는 접지된 히터 블록 (20) 과 함께 작동하는 샤워헤드 (14) 를 포함하는 커패시터 타입 시스템에 의해 생성될 수도 있다. 매칭 네트워크 (60) 에 연결된 HFRF 생성기 (02) 는 및 LFRF 생성기 (04) 는 샤워헤드 (14) 에 연결된다. 매칭 네트워크 (60) 에 의해 공급된 전력 및 주파수는 프로세스 가스로부터 플라즈마를 생성하기 충분하다.
반응기 내에서, 웨이퍼 페데스탈 (18) 은 기판 (16) 을 지지한다. 웨이퍼 페데스탈 (18) 은 통상적으로, 증착 및/또는 플라즈마 처리 반응들 동안 그리고 반응들 사이에 기판을 홀딩하고 이송하도록 척, 포크, 또는 리프트 핀들을 포함한다. 척은 정전 척, 기계 척 또는 다양한 다른 타입들의 척일 수도 있다. 프로세스 가스들은 유입부 (12) 를 통해 도입된다. 복수의 소스 가스 라인들 (10) 이 매니폴드 (508) 에 연결된다. 가스들은 미리 혼합되거나 미리 혼합되지 않을 수도 있다. 적절한 밸브 및 질량 유량 제어 메커니즘들이 올바른 가스들이 프로세스의 증착 및 플라즈마 처리 페이즈들 동안 전달되는 것을 보장하도록 채용된다.
프로세스 가스들은 유출부 (22) 를 통해 챔버 (24) 를 나간다. 진공 펌프 (26) (예를 들어, 1 또는 2 스테이지 기계적 건조 펌프 및/또는 터보분자 펌프) 는 프로세스 가스들을 인출하고 쓰로틀 밸브 또는 펜둘럼 밸브와 같은 폐루프 제어된 흐름 제한 디바이스 내에서 적합하게 저 압력을 유지한다. 매 증착 및/또는 증착 후 플라즈마 어닐링 처리 후에 모든 요구된 증착들 및 처리들이 완료될 때까지 웨이퍼들을 인덱싱할 수 있고, 또는 복수의 증착들 및 처리들이 웨이퍼를 인덱싱하기 전에 단일 스테이션에서 수행될 수 있다.
일 실시예에서, 전극 간 갭은 샤워헤드 (14)(전원이 공급된 상단 전극) 과 그 위에 웨이퍼 (16) 가 위치되는 페데스탈 (18)(예를 들어 접지된 전극) 사이의 전극 간 갭이 예시된다. 이하에 보다 상세히 기술된 바와 같이, 하단 전극 및 상단 전극은, 증착 동안 목표된 균일성 프로파일을 설정하거나 달성하도록 갭을 변화시키도록 수직으로 조정될 수도 있다.
도 2는 웨이퍼 (101) 를 프로세싱하기 위해 사용된 기판 프로세싱 시스템 (100) 을 예시한다. 시스템은 하부 챔버부 (102b) 및 상부 챔버부 (102a) 를 갖는 챔버 (102) 를 포함한다. 중심 칼럼은, 일 실시예에서 접지된 전극인 페데스탈 (140) 을 지지하도록 구성된다. 샤워헤드 (14) 는 RF 매칭 네트워크 (60) 를 통해 전원 (예를 들어, 하나 이상의 RF 전력 생성기들 (50)) 에 전기적으로 연결된다. 전원 (50) 은 제어 모듈 (110), 예를 들어, 제어기에 의해 제어된다. 제어 모듈 (110) 은 프로세스 입력 및 제어부 (109) 를 실행함으로써 기판 프로세싱 시스템 (100) 을 동작시키도록 구성된다. 프로세스 입력 및 제어부 (109) 는 예컨대 웨이퍼 (101) 위에 막들을 증착하거나 형성하도록, 전력 레벨들, 타이밍 파라미터들, 프로세스 가스들, 웨이퍼 (101) 의 기계적 운동, 등과 같은 프로세스 레시피들을 포함할 수도 있다.
중심 칼럼은 또한 리프트 핀 제어부 (122) 에 의해 제어된 리프트 핀들 (120) 을 포함하는 것으로 도시된다. 리프트 핀들 (120) 은 엔드-이펙터로 하여금 웨이퍼를 피킹 (pick) 하게 하도록 페데스탈 (140) 로부터 웨이퍼 (101) 를 상승시키고 엔드-이펙터에 의해 위치된 후에 웨이퍼 (101) 를 하강시키도록 사용된다. 기판 프로세싱 시스템 (100) 은 프로세스 가스들 (114), 예를 들어, 설비로부터 가스 화학물질 공급부들로 연결된 가스 공급 매니폴드 (112) 를 더 포함한다. 수행될 프로세싱에 따라, 제어 모듈 (110) 은 가스 공급 매니폴드 (112) 를 통해 프로세스 가스들 (114) 의 전달을 제어한다. 이어서 선택된 가스들은 샤워헤드 (14) 로 흐르고 웨이퍼 (101) 와 대면하는 샤워헤드 (14) 면과 페데스탈 (140) 위에 놓인 웨이퍼 (101) 사이에 규정된 공간 볼륨 내에 분배된다.
RF 매칭 네트워크 (60) 는 시스템 (100) 에 RF 전력을 제공하는 RF 분배 시스템 (107) 에 커플링될 수도 있다. 예를 들어, 시스템 (100) 은 이하의 도 3에 도시된 바와 같이 스테이션들의 세트 중 일 스테이션이고, RF 분배 시스템 (107) 은 동작 동안 샤워헤드 (14) 로 RF 전력을 제공하도록 사용된다. 동작 시, 제어 모듈 (110) 은, 페데스탈 (140) 을 수직 방향 위 또는 아래로 이동하도록 설계된, 갭 제어부 (108) 와 통신하도록 구성된다.
또한 페데스탈 (140) 의 외측 영역을 둘러싸는 캐리어 링 (200) 이 도시된다. 캐리어 링 (200) 은 페데스탈 (140) 의 중심의 웨이퍼 지지 영역으로부터 스텝다운된 캐리어 링 지지 영역 위에 놓이도록 구성된다. 캐리어 링은 링의 디스크 구조의 외측 에지 측면, 예를 들어, 외측 반경 및, 링의 디스크 구조의 웨이퍼 에지 측면, 예를 들어, 웨이퍼 (101) 가 놓인 곳에 가장 가까운 내측 반경을 포함한다. 캐리어 링의 웨이퍼 에지 측면은 캐리어 링 (200) 이 스파이더 포크들 (180) 에 의해 리프팅될 때, 웨이퍼 (101) 를 리프팅하도록 구성된 복수의 콘택트 지지부 구조체들을 포함한다. 따라서 캐리어 링 (200) 은 웨이퍼 (101) 와 함께 리프팅되고 예를 들어, 멀티-스테이션 시스템에서 또 다른 스테이션으로 로테이션될 수 있다.
도 3은 4 개의 프로세싱 스테이션들이 제공된, 멀티-스테이션 프로세싱 툴의 평면도를 예시한다. 이 평면도는 하부 챔버부 (102b) (예를 들어, 예시를 위해 상단 챔버부 (102a) 가 제거됨) 이고, 4 개의 스테이션들은 스파이더 포크들 (226) 에 의해 액세스된다. 스파이더 포크 또는 포크 각각은 제 1 암 및 제 2 암을 포함하고, 암 각각은 페데스탈 (140) 측면 각각의 부분 둘레에 위치된다. 이 도면에서, 스파이더 포크들 (226) 은 캐리어 링 (200) 아래로 운송하도록 점선으로 도시된다. 스파이더 포크들 (226) 은, 인게이지먼트 및 로테이션 메커니즘 (220) 을 사용하여 스테이션들로부터 (즉, 캐리어 링들 (200) 의 하부 표면으로부터) 캐리어 링들 (200) 을 동시에 상승 및 리프팅하고, 나중에 추가 플라즈마 프로세싱, 처리, 및/또는 막 증착이 각각의 웨이퍼들 (101) 에 대해 발생할 수 있도록 (캐리어 링들 중 적어도 하나가 웨이퍼 (101) 를 지지하는) 다음 위치로 캐리어 링들 (200) 을 하강시키기 전에 적어도 하나 이상의 스테이션들을 로테이션하도록 구성된다.
상기 논의된 바와 같이, 스테이션 1, 2, 3, 및 4 각각의 갭은 상이한 갭 설정 사항들로 설정될 수 있다. 예를 들어, 스테이션 1은 20 ㎜의 갭으로 설정될 수 있고, 스테이션 2는 16 ㎜의 갭으로 설정될 수 있고, 스테이션 3은 14 ㎜의 갭으로 설정될 수 있고, 스테이션 4는 10 ㎜의 갭으로 설정될 수 있다. 이들 갭 설정 사항들은 예시적이고, 갭 각각에 의해 생성된 균일성 프로파일은 챔버 압력, 온도, 플로우 레이트들, 증착 가스들 및 다른 구체적인 증착 레시피들과 같은 다른 프로세스 파라미터들을 따라 결정될 것이다. 갭 변화 또는 설정 사항 각각에 대한 증착 레시피는 갭 변화를 제외하고 고정될 수 있고, 또는 증착된 막의 갭-유도된 변화들을 보상하도록 미세 튜닝될 수 있다. 갭 설정 사항 각각에 대한 프로파일들은 예를 들어, 데이터베이스 내에 저장될 수 있다. 따라서, 목표된 균일성 또는 프로파일을 대해, 컴퓨터는 2 이상의 챔버들 또는 2 이상의 갭 설정 사항들을 사용하여, 층 각각에 대해 2 이상의 증착 단계들을 식별할 수 있다. 전극 간 갭은 또한 단일 챔버에 대해 변화될 수 있고 갭마다 가변하거나 변화하는 것은 활성 증착 사이에 또는 증착 프로세스 동안 발생할 수 있다는 것을 주의해야 한다. 부가적으로, 다양한 신호 프로세싱 기법들 (예컨대 푸리에 분해 (Fourier decomposition), 테일러 급수 (Taylor's series) 분해들 또는 유사한 변환들) 을 사용하여, 목표된 균일성 프로파일이 다양한 파형 프로파일들로 분해될 수 있고 프로파일 선택을 위해 저장된 데이터베이스에 대해 매칭/비교될 수 있다.
도 4는 인바운드 로드록 (302) 및 아웃바운드 로드록 (304) 을 갖는 멀티스테이션 프로세싱 툴 (300) 의 실시예의 개략도를 도시한다. 대기압에서 로봇 (306) 은 포드 (308) 를 통해 로딩된 카세트로부터 대기 포트 (310) 를 통해 인바운드 로드록 (302) 으로 기판들을 이동시키도록 구성된다. 인바운드 로드록 (302) 은, 대기 포트 (310) 가 폐쇄될 때 인바운드 로드록 (302) 이 펌프다운될 수도 있도록 진공 소스 (미도시) 에 커플링된다. 인바운드 로드록 (302) 은 또한 프로세싱 챔버 (102b) 와 인터페이싱하는 챔버 이송 포트 (316) 를 포함한다. 따라서, 챔버 이송 포트 (316) 가 개방될 때, 또 다른 로봇 (미도시) 은 프로세싱을 위해 기판을 인바운드 로드록 (302) 으로부터 제 1 프로세스 스테이션의 페데스탈 (140) 로 이동시킬 수도 있다.
도시된 프로세싱 챔버 (102b) 는 도 3에 도시된 실시예에서 1 내지 4로 번호가 붙여진 (즉, 스테이션 S1, S2, S3 및 S4) 4 개의 프로세스 스테이션들을 포함한다. 일부 실시예들에서, 프로세싱 챔버 (102b) 는 기판들이 진공 파괴 및/또는 공기 노출을 경험하지 않고 프로세스 스테이션들 사이에서 캐리어 링 (200) 을 사용하여 이송될 수도 있다. 도 3에 도시된 프로세스 스테이션 각각은 프로세스 스테이션 기판 홀더 (스테이션 1에 대해 318로 도시됨) 및 프로세스 가스 전달 라인 유입부들을 포함한다.
도 5는 복수의 갭 설정사항들 A-H, 및 대응하는 균일성 프로파일들의 예를 예시한다. 증착된 재료들에 대해, 특정한 갭 설정사항에 대해 달성된 균일성 프로파일들은 웨이퍼의 X-축 또는 Y-축에 걸쳐 측정될 수도 있다. 통상적으로, Y-축은 웨이퍼 노치의 위치로부터 웨이퍼의 직경을 따라 측정된다. X-축은 Y-축에 수직이다. 논의의 목적들을 위해, 도 5에 도시된 그래프들은 측정된 설정 사항들에 따라 X 축 또는 Y 축으로부터 취해질 수도 있다.
그러나, 이들 예시적인 그래프들은 단순히, 프로세스 레시피가 챔버 내에서 동일하게 유지될 때에도, 가변하는 갭이 어떻게 균일성 프로파일에 상당한 변화들을 가질 수 있는지를 도시하도록 제공된다. 예를 들어, 웨이퍼의 에지로부터 에지로의 균일성 프로파일은 갭 A가 설정될 때 돔 형상을 가질 수 있다. 예를 들어, 갭 B는 갭 A보다 보다 작을 수도 있고, 변화하는 갭은 균일성 프로파일에 잠재적으로 역효과를 생성할 수도 있다.
예시의 간략성을 위해, 역효과는 동일하게 반대로 도시되지만, 정상 프로세싱에서, 균일성 프로파일 각각은 웨이퍼의 에지들 사이에서 고유의 특성을 가질 수도 있다. 그럼에도 불구하고, 특정한 갭들의 불균일성 효과들을 잠재적으로 오프셋 또는 상쇄할 수 있는 특정한 갭들에 의해 생성된 특정한 균일성 프로파일들을 식별하는 것이 가능하다. 따라서, 갭 설정 사항이 갭 A로 설정될 때 재료 층의 일부를 증착하고, 이어서 재료의 증착의 나머지에 대해 갭을 갭 B로 스위칭하는 것은 웨이퍼에 걸쳐 보다 균일한 프로파일을 발생시키도록 작용할 수도 있다.
유사한 예들이 갭 C를 갖는 재료 층의 일부를 증착하고, 이어서 갭 D를 갖는 재료 층의 나머지 부분을 증착함으로써 이루어질 수도 있다. 동일하게 갭 E 및 이어서 갭 F, 그리고 갭 G 및 이어서 갭 H를 사용하는 증착들을 프로세싱하기 위해 이루어질 수 있다. 일부 실시예들에서, 제 1 갭 설정 사항으로 증착된 재료 층의 양은 제 2 갭 설정 사항으로 증착된 재료 층의 양보다 보다 많거나 보다 적을 수 있다. 예를 들어, 재료의 20 ％는 갭 A를 사용하여 증착될 수 있고, 이어서 재료의 80 ％는 갭 B를 사용하여 증착될 수 있고, 또는 1 ％ 내지 99 ％의 임의의 범위 또는 분포로 증착될 수 있다.
다른 실시예들에서, 3 이상의 갭들이 재료 층을 증착하기 위해 사용될 수 있다. 예를 들어, 재료 층의 10 ％는 갭 D를 사용하여 증착될 수 있고, 이어서 재료 층의 60 ％는 갭 G를 사용하여 증착될 수 있고, 이어서 재료 층의 20 ％가 갭 A를 사용하여 증착될 수 있고, 이어서 재료 층의 10 ％가 갭 B를 사용하여 증착될 수 있다. 이 레시피는 재료 층을 증착하기 위해 갭 변화 레시피로서 정량화될 수 있고, 재료 층의 막들은 상이한 갭들을 사용하여 차례로 (one over other) 증착된다.
이 예에서, 갭은 D → G → A → B로 진행하고, 상이한 백분율의 재료 층이 갭 증착 페이즈들 각각에 증착될 수 있다. 일부 실시예들에서, 발생되는 또는 타깃팅된 균일성 프로파일은 완전히 균일하지 않은 프로파일일 수도 있다. 이 타깃 프로파일을 달성하는 것은 또한 재료 층 또는 막들의 증착 동안 특정한 갭들 또는 갭들의 시퀀스를 선택함으로써 달성될 수 있다. 예를 들어, 페데스탈의 높이를 가변함으로써 또는 멀티-스테이션 챔버의 상이한 페데스탈들에서 상이한 갭들을 설정함으로써 (예를 들어, 도 3 및 도 4에 도시된 바와 같이) 상이한 갭들이 단일 챔버에서 설정될 수 있다는 것이 이해되어야 한다.
일부 실시예들에서, 방법은 재료 층을 증착하기 위해 테스트 기판 상에 막들을 증착하도록 복수의 증착 동작들을 수행하는 단계를 포함한다. 막 각각은 기판 지지 전극과 샤워헤드 전극 간의 상이한 갭을 사용하여 증착된다. 방법은 증착 동작들 각각에 대한 균일성 프로파일을 식별하는 단계 및 증착 동작들 각각에 대한 균일성 프로파일을 데이터베이스에 저장하는 단계를 포함한다. 데이터베이스 (404) 는 기판 지지 전극과 샤워헤드 전극 간의 대응하는 갭들 및 균일성 프로파일들을 포함한다. 제 1 갭 및 제 2 갭은 제 1 균일성 프로파일 및 제 2 균일성 프로파일과 연관된다.
일부 실시예들에서,방법은 재료 층의 막들을 증착하기 위해 복수의 증착 동작들을 모델링하는 단계를 포함한다. 막 각각은 기판 지지 전극과 샤워헤드 전극 간의 상이한 갭을 사용하여 증착되고, 증착 동작들 각각에 대한 균일성 프로파일은 데이터베이스에 저장된다. 데이터베이스 (404) 는 기판 지지 전극과 샤워헤드 전극 간의 갭들에 대한 대응하는 데이터 및 균일성 프로파일들을 포함한다. 제 1 갭 및 제 2 갭은 제 1 균일성 프로파일 및 제 2 균일성 프로파일과 연관된다. 일부 실시예들에서, 물리적으로 측정된 테스트 웨이퍼들과 모델링된 웨이퍼들의 혼합은 프로세싱을 위해 갭들을 선택하거나 예측하는데 사용될 수 있다.
도 6은 복수의 저장된 프로파일들로부터의 정보를 활용하고, 반도체 웨이퍼 위에 증착된 재료 층의 타깃 균일성을 달성하기 위해 프로파일들을 사용하는 시스템 (400) 의 플로우 다이어그램을 예시한다. 이 예에서, 시스템 (400) 은 특정한 재료들의 증착들과 연관될 때, 복수의 갭 설정사항들에 대한 균일성 프로파일들을 수신하는 프로파일 데이터베이스 (404) 를 포함한다. 예를 들어, 프로파일 데이터베이스 (404) 는 증착될 수 있는 재료들의 표를 포함할 수 있고 레시피들이 재료들의 증착을 위해 활용한다. 표는 레시피 설정 사항들, 재료 설정 사항들, 온도 설정 사항들, 전력 레벨 설정 사항들, 타이밍 설정 사항들, 등을 포함할 수 있다.
부가적으로, 표는 식별된 재료들의 특정한 레시피들에 대한 특정한 대응하는 갭 설정 사항 각각에 대한 불균일성 프로파일들에 관한 정보를 포함할 것이다. 일 실시예에서, 프로파일 데이터베이스 (404) 는 갭 설정 사항들에 기초하여 발생하는 균일성 프로파일들을 식별하도록 테스트된 복수의 증착 동작들로부터 수행될 수 있다. 이 정보는 또한 미래의 테스트 또는 미래의 증착 동작들 동안 이루어진 테스트에 기초하여 시간에 걸쳐 증가하거나 성장할 수 있다. 따라서 프로파일 데이터베이스 (404) 는 시간에 따라 성장할 수 있고, 특정한 증착 레시피들에 대해 상단 전극과 하단 전극 간의 선택된 갭과 연관된 예상된 균일성 또는 불균일성 프로파일을 예측하는 것과 연관된 에러를 방지하거나 감소시키도록 개선될 수 있다. 다양한 신호 프로세싱 기법들이 목표된 두께 균일성 프로파일을 갖도록 구성 프로파일들을 식별하도록 통합될 수 있다.
동작시, 증착 시퀀스는 반도체 기판 위에 증착될 재료들의 식별 (408) 을 포함할 수 있다. 일단 증착될 재료가 식별되면, 목표된 균일성 프로파일은 동작 410 에서 식별된다. 동작들 408 및 410에서의 식별은 또한 동시에 이루어질 수 있고 또는 시스템 또는 사용자 인터페이스로 입력될 수 있다. 이어서 제어기 또는 시스템 컴퓨터 (406) 는 목표된 균일성 프로파일을 달성하기 위해 그리고 식별된 재료를 증착하기 위해 2 이상의 갭들을 식별하도록 프로파일 데이터베이스 (404) 를 룩업할 수 있다. 오퍼레이터/엔지니어는 또한 프로파일들을 룩업하고 자신의 지식에 기초한 프로파일들과 목표된 발생하는 프로파일의 조합을 선택할 수 있다.
동작 412에서, 제어기 (406) 는 반도체 웨이퍼 위에 식별된 재료를 증착하도록 사용된 2 이상의 증착 페이즈들 동안 갭 설정 사항들을 식별할 것이다. 동작 414에서, 갭 정보 및 증착 페이즈 각각이 발생하는 시간 기간과 연관된 타이밍은 프로세싱 시스템 (챔버 또는 챔버의 제어기) 으로 통과되어, 페이즈 각각이 미리 규정된 전극 갭으로 설정된 챔버를 갖는, 보다 많은 페이즈들 기판 위에 재료의 증착을 인에이블한다.
도 7은 반도체 기판 위에 재료 층을 증착하기 위해 전극 간 갭들을 식별하기 위한 동작들을 식별하는 흐름도를 예시한다. 동작 502에서, 기판 상에 증착될 재료가 식별된다. 동작 504에서, 재료를 증착하기 위한 프로세스 조건들이 식별된다. 프로세스 조건들은 재료의 목표된 증착을 수행하기 위한 특정한 레시피들 파라미터들을 포함할 수 있다. 상기 주지된 바와 같이, 레시피 파라미터들은 챔버 압력, 챔버 온도, 특정한 두께들을 달성하도록 재료를 증착하기 위한 시간 프레임들, 전극들로 전달된 전력 레벨들, 및 다른 설정 사항들을 포함할 수 있다.
동작 506에서, 시스템 또는 오퍼레이터는 목표된 기판의 표면에 걸쳐 재료에 대한 증착 프로파일을 식별할 것이다. 증착 프로파일은 실질적으로 균일할 수 있고, 또는 증착에 후속하여 발생할 예상된 에칭 불균일성들로 인해 불균일성들을 포함할 수 있다. 동작 508에서, 제어기 또는 시스템 오퍼레이터는 식별된 목표된 프로파일로 재료를 증착하기 위한 2 이상의 프로세스 페이즈들을 식별할 것이다. 2 이상의 페이즈들은 증착될 재료 층의 타깃 두께를 달성하도록 설계된 복수의 증착 막들을 포함할 수 있다. 증착 페이즈 각각은 다른 증착 페이즈들에 대해 증착 페이즈의 백분율 또는 필요한 시간량에 대해 식별될 수 있다. 동작 510에서, 프로세스 페이즈 각각에 대한 전극 간 갭이 식별된다. 전극 간 갭은, 예를 들어, 특정한 갭으로 달성될 예측되거나 유사한 프로파일을 앎으로써 식별된다.
일 실시예에서, 예측되거나 예상된 프로파일은 데이터베이스로부터 획득될 수 있다. 일부 구성들에서, 특정한 갭의 불균일성들이 후속 갭들의 불균일성들로 오프셋되거나 상쇄되도록 복수의 페이즈들은 복수의 갭들을 사용하여 프로세싱된다. 동작 512에서, 재료의 증착의 페이즈 각각에 대한 챔버 각각의 전극 간 갭이 설정된다. 전극 간 갭의 설정 사항은, 시스템의 제어기로 하여금 갭 제어부 (108) (도 1 참조) 와 통신하게 함으로써 프로세싱될 수 있고, 이는 페데스탈로 하여금 목표된 갭 설정 사항으로 아래 또는 위로 이동하게 한다. 동작 512에서, 재료 층은 2 이상의 프로세스 페이즈들로 증착된다. 프로세스 페이즈 각각은 2 이상의 페이즈들에 의해 증착된 발생되는 재료 층이 동작 506에서 설정된 목표된 균일성 프로파일을 달성하도록, 상이한 전극 간 갭을 가질 것이다.
도 8은 일 실시예에 따라, 동작들 502 내지 510에서 도 7과 유사한 예시적인 프로세스 흐름을 예시한다. 동작 520에서, 챔버 각각의 전극 간 갭은 멀티-스테이션 챔버의 맥락에서 설정된다. 멀티-스테이션 챔버는 상기 도 3 및 도 4에 예시된 챔버들 중 하나일 수도 있다. 챔버 각각은 스테이션으로 간주되고, 스테이션 각각은 목표된 갭을 설정하도록 갭 제어부 (108) 를 사용하여 조정된 각각의 페데스탈을 가질 수 있다.
이 구성에서, 일 스테이션에서 일부 량의 재료 층 (즉 재료 층의 막) 이 증착될 수 있고 이어서, 기판은 일부 량의 재료 층이 증착될 수 있거나 나머지 양이 증착될 수 있는 다음 스테이션으로 이동된다. 일부 실시예들에서, 재료 층은 4 단계들, 예를 들어 스테이션들 각각의 부분, 또는 2 단계들에서, 예를 들어 스테이션 각각의 부분, 또는 3 단계들에서, 예를 들어 스테이션 각각의 부분에서 증착될 수 있다. 또한 여전히, 재료 층은 목표된 두께가 달성될 때까지 점진적인 양의 재료 층이 증착되는 멀티-스테이션 챔버 둘레에서 웨이퍼를 회전시키거나 이동시킴으로써 5 이상의 단계들로 증착될 수 있다.
또한 여전히, 스테이션 각각에서 증착된 재료의 양은 다른 스테이션들에 대해 가변할 수 있다는 것이 이해되어야 한다. 즉, 보다 많거나 보다 적은 재료가 특정한 스테이션들 각각에서 증착될 수 있고, 각각의 스테이션들에서 증착된 재료는 전극 간 갭들과 일치하는 예측된 프로파일을 달성할 것이다. 예를 들어 그리고 동작들 522 및 524를 참조하여, 재료 층의 제 1 막이 제 1 전극 간 갭을 갖는 제 1 챔버 내에서 증착되고, 재료 층의 제 2 막이 제 2 전극 간 갭을 갖는 제 2 챔버 내에서 증착된다.
도 9는 반도체 기판 위에 증착된 실제 재료의 균일성 프로파일들이 플롯팅된 그래프 (600) 를 예시한다. 그래프 (600) 는 X 축에, 직경이 450 ㎜인 예시적인 기판에 대해, 기판을 가로지르는 거리들을 예시한다. 도 9에 제공된 예가 450 ㎜ 웨이퍼 또는 기판에 관련되지만, 타깃 프로파일을 달성하기 위해 (예를 들어, 200 ㎜ 웨이퍼들, 300 ㎜ 웨이퍼들, 등과 같은) 다른 사이즈들의 기판들이 또한 동적 갭 변화를 활용할 수 있다는 것이 이해될 것이다.
도 9의 예에서, 증착될 재료는 실리콘 나이트라이드 (SiN) 이다. 이 재료 층을 증착하기 위한 프로세싱은 보다 작은 갭 (프로세스 A) 를 사용하여 실리콘 나이트라이드를 증착하고, 이어서 보다 큰 갭 (프로세스 B) 으로 스위칭함으로써 발생한다. 이러한 맥락에서, "보다 큰" 및 "보다 작은"은 하나의 갭과 또 다른 갭 사이의 변화들을 내포하도록 상대적인 표기법들이다. 도시된 바와 같이, 보다 작은 갭을 사용하는 프로세스 A에 대한 균일성 프로파일은 기판의 중앙을 향해 보다 적은 증착을 나타낼 것이지만, 또한 기판의 에지들을 향해 윙-타입 피처들을 나타낼 것이다. 윙-타입 피처들은 중심보다 에지들 근방에서 보다 많은 증착을 나타낸다. 일단 대량의 재료가 프로세스 A (보다 작은 갭) 를 활용하여 증착되면, 갭은 프로세스 B를 인에이블하도록 보다 큰 갭으로 변화된다.
프로세스 B는 프로세스 A를 사용하여 증착된 대량의 재료 위에 실리콘 나이트라이드 재료를 증착하거나 증착하는 것을 계속하는 프로세스일 수도 있다. 이 예에서, 프로세스 A는 보다 많은 증착이 웨이퍼의 중심을 향해 발생하고 실질적으로 보다 적은 증착이 웨이퍼의 에지들을 향해 발생하는 프로파일을 예시한다. 일 실시예에서, 프로세스 A를 사용하여 실리콘 나이트라이드를 증착하는 것을 프로세싱하거나 계속하는 것의 결과는 단일 증착이 단일 갭 (즉, 변화되지 않는 갭) 을 사용하여 발생한다면 나타났을 일부 불균일성들을 오프셋하거나 상쇄시킬 것이다. 결합된 증착 페이즈들의 결과는 반도체 기판에 걸쳐 보다 균일한 프로파일인, 프로세스 A+B를 생성할 것이다.
이들 측정들은 보다 작은 갭 및 보다 큰 갭을 사용하여 발생된 실제 증착 프로세스 후에 실제 기판에 걸쳐 수행되고, 실제 결과들 A+B는 "평균"으로서 식별된 보다 밝은 프로파일 선으로 예시된 예측된 모델과 실질적으로 매칭하는 것으로 도시된다. 단지 예시를 목적으로, 보다 작은 갭은 대략 10.87 ㎜로 설정되었고, 보다 큰 갭은 대략 16.68 ㎜로 설정되었다. 또한, 프로세스 A를 사용하여 수행된 증착 양은 500 Å이고, 프로세스 B를 사용하여 수행된 증착 양은 900 Å이다.
이들 프로세스 두께들 및 갭 설정 사항들은 단지 예시이고 프로파일들은 프로세싱될 재료 및 증착 동작들 동안 활용된 레시피들에 대해 변화되거나 특정적일 수 있다는 것을 이해해야 한다. 특정한 재료들에 대해 복수의 갭들을 모델링함으로써, 특정한 갭들 및 재료들에 대해 예상된 프로파일들을 데이터베이스에 저장하는 것이 가능하고, 나중에 전극들 간의 2 이상의 갭들을 사용하는 복수의 증착을 결합함으로써 목표된 프로파일들을 달성하도록 활용된다. 예를 들어, 레시피 각각에 대해, 몇몇의 저장된 프로파일들, 또는 수십 개의 저장된 프로파일들, 또는 수백 개의 저장된 프로파일들 또는 수천 개의 저장된 프로파일들이 있을 수 있다. 일부 경우들에서, 생산된 웨이퍼들 상에서 보다 많은 프로세싱이 완료됨에 따라, 측정들은 설정 사항들 마다 보다 많은 양의 프로파일들에 대해 발생할 수 있다. 이와 같이, 시간에 따라, 프로파일 데이터베이스는 보다 풍성하게 성장할 수 있고, 이는 목표된 프로파일 또는 균일성 또는 불균일성을 최상으로 매칭하도록 프로파일들의 선택을 인에이블할 것이다.
도 10은 본 발명의 일 실시예에 따라, 보다 작은 갭 (프로세스 A) 에 이어서 보다 큰 갭 (프로세스 B) 이 사용될 때 달성된 균일성 프로파일들을 도시하는 또 다른 예시적인 그래프 (700) 를 예시한다. 이 예에서, 증착될 재료 층은 실리콘 카바이드이다. 실리콘 카바이드 재료는 증착의 50 ％ (타깃 두께) 동안 프로세스 A를 활용하여 처음으로 증착된다. 다음에, 증착이 진행되는 동안 페데스탈의 위치는 증착의 나머지 50 ％에 대해 프로세스 B를 실행하기 위해, 보다 큰 갭으로 변화된다. 다시, 단지 예시를 목적으로, 보다 작은 갭은 대략 10.87 ㎜로 설정되고, 보다 큰 갭은 대략 16.68 ㎜로 설정된다.
그래프 (700) 에 예시된 바와 같이, 반도체 기판의 에지들은 2 증착 페이즈들 각각 동안 보다 큰 불균일성을 나타낸다. 그러나, 페이즈 각각에서, 불균일성들은 서로 실질적으로 반대로 나타난다. 예를 들어, 보다 작은 갭을 사용하는 프로세스 A는 웨이퍼의 에지 근방에 보다 많은 증착을 생성하는 한편, 보다 큰 갭을 사용하는 프로세스 B는 웨이퍼의 에지 근방에 보다 적은 증착을 생성한다. 따라서, 첫번째 갭 설정을 사용하여 재료 층의 일부를 증착하고, 이어서 재료 증착의 나머지에 대해 두번째 갭 설정으로 스위칭함으로써, 발생되는 프로파일 A+B는 실질적으로 보다 균일하다.
도 11a 내지 도 11c는 복수의 증착 페이즈들에서 재료를 증착함으로써 달성될 수 있는 목표된 균일성 프로파일의 예들을 예시하고, 여기서 증착 페이즈 각각은 갭과 연관된 증착 프로파일을 가질 것이다. 이들 예들은 복수의 막들에 의해 형성된 재료의 층이다. 재료의 층은 또 다른 층 위, 기판 위, 패터닝된 층들 위, 실리콘 웨이퍼, 또는 일부 다른 기판 층 (미도시) 위에 증착될 수 있다. 목표된 타깃 또는 마지막 균일성 프로파일은, 예를 들어, 단일 층에 대해, 선택된 증착 프로파일들을 갖는 복수의 막들을 형성함으로써 달성될 수 있다는 것이 이해되어야 한다. 이하에서 도 11c는 재료의 단일 층에 대해 도시하고, 단일 층은 3 개의 막들을 증착함으로써 형성되고, 막 각각은 특정한 균일성 프로파일을 갖는다. 도 11c에 3 개의 막들이 도시되지만, 발생되는 막 두께가 달성될 때까지, 예를 들어, 각각이 미리 공지된 또는 미리 특징화되어 특징적인, 연속적인 위에 놓인 막 재료들을 보완함으로써, 많은 복수의 증착 막 페이즈들 (예를 들어, 2 이상) 로부터 형성될 수 있다는 것이 이해되어야 한다. 본 명세서에 사용된 바와 같이, "미리 공지된 또는 미리 특징화된"은 프로파일이 이전의 증착들로부터 측정되거나 모델링되었고 (즉, 가변하는 갭들을 가짐), 나중의 사용, 선택, 또는 적용을 위해 데이터베이스 또는 파일 또는 표에 추가된다는 것을 의미한다.
도 11a는 증착 프로파일 A를 갖는 갭 1을 사용한 제 1 증착 및 이어서 갭 2를 사용한 제 2 증착 프로파일 B의 예를 예시한다. 프로파일 A는 기판의 외측 에지들 근방에서 보다 많은 증착이 발생하는 반면, 기판의 중심 근방에서 보다 적은 증착이 발생한다. 프로파일 B는 기판의 에지들 근방에서 보다 적은 증착 및 기판의 중심 근방에서 보다 많은 증착을 갖는다. 결과는 예를 들어, 기판 (예를 들어 450 ㎜ 또는 300 ㎜ 웨이퍼) 의 직경에 걸쳐 측정될 때, 실질적으로 균일한 프로파일을 달성하도록 2 개의 증착 단계들을 결합하는 목표된 균일성 프로파일이다.
도 11b는 목표된 균일성 프로파일을 달성하도록 증착 프로파일 B가 나중에 증착 프로파일 B에 실질적으로 매칭하는 예를 예시한다. 상기 언급된 바와 같이, 증착 프로파일들은 레시피 및 증착될 재료에 기초하여 공지의 프로파일들의 데이터베이스로부터 선택될 수 있다. 이들 프로파일들에 대해, 갭은 프로파일들과 연관되고, 예상된 프로파일은 선택된 갭에 기초하여 달성가능하다.
도 11c는 복수의 증착 단계들 (증착 1 내지 3) 을 사용하여 재료 층이 증착되는 예를 예시한다. 이 예에서, 제 1 증착은 프로파일 A를 생성할 것이고, 제 2 증착은 프로파일 B를 생성할 것이고, 제 3 증착은 프로파일 C를 생성할 것이다. 이 예시에서, 증착 단계 각각에서 증착된 재료 양은 예들 및 도 11a 및 도 11b에서 증착된 양보다 보다 적을 수도 있지만, 여전히 재료 층의 타깃 두께를 달성한다. 이들 단면도들은, 대응하는 갭들 (예를 들어, 갭 1, 갭 2, 갭 3) 을 사용하는 복수의 증착 단계들이 아래에 증착된 층들 또는 막들에 의해 제공된 불균일성들을 상쇄하거나 없애도록 연속적으로 수행될 수 있다는 것을 예시하도록 제공되었다. 층 각각의 증착 및 갭 설정 사항은 단일 챔버 내에서 또는 상기 도 3 및 도 4에 도시된 멀티-스테이션 챔버와 같은, 복수의 챔버들을 사용하여 수행될 수도 있다는 것을 다시 한번 확인된다.
도 12는 갭 제어부 (108) 를 포함하는, 상기 기술된 시스템들을 제어하기 위한 제어 모듈 (800) 을 도시한다. 일 실시예에서, 도 1의 제어 모듈 (110) 은 예시적인 컴포넌트들 중 일부를 포함할 수도 있다. 예를 들어, 제어 모듈 (800) 은 프로세서, 메모리 및 하나 이상의 인터페이스들을 포함할 수도 있다. 제어 모듈 (800) 은 부분적으로 센싱된 값들에 기초하여 시스템 내의 디바이스들을 제어하도록 채용될 수도 있다. 단지 예를 들면, 제어 모듈 (800) 은 센싱된 값들 및 다른 제어 파라미터들에 기초하여 밸브들 (802), 필터 히터들 (804), 펌프들 (806), 및 다른 디바이스들 (808) 중 하나 이상을 제어할 수도 있다. 제어 모듈 (800) 은 단지 예를 들면, 압력 마노미터들 (810), 유량계들 (812), 온도 센서들 (814), 및/또는 다른 센서들 (816) 로부터 센싱된 값들을 수신한다. 제어 모듈 (800) 은 또한 전구체 전달 및 막의 증착 동안 프로세스 조건들을 제어하도록 채용될 수도 있다. 제어 모듈 (800) 은 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다.
제어 모듈 (800) 은 전구체 전달 시스템 및 증착 장치의 모든 액티비티들을 제어할 수도 있다. 제어 모듈 (800) 은 프로세스 타이밍, 전달 시스템 온도, 필터들에 걸친 압력 차들, 밸브 위치들, 가스들의 혼합물, 챔버 압력, 챔버 온도, 웨이퍼 온도, RF 전력 레벨들, 웨이퍼 척 또는 페데스탈 위치, 및 특정한 프로세스의 다른 파라미터들을 제어하기 위한 인스트럭션들의 세트들을 포함하는 컴퓨터 프로그램들을 실행한다. 제어 모듈 (800) 은 또한 압력 차를 모니터링할 수도 있고, 하나 이상의 경로들로부터 하나 이상의 다른 경로들로의 증기 전구체 전달을 자동으로 스위칭할 수도 있다. 제어 모듈 (800) 과 연관된 메모리 디바이스들 상에 저장된 다른 컴퓨터 프로그램들이 일부 실시예들에서 채용될 수도 있다.
통상적으로 제어 모듈 (800) 과 연관된 사용자 인터페이스가 있을 것이다. 사용자 인터페이스는 디스플레이 (818) (예를 들어 디스플레이 스크린 및/또는 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들), 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들, 등과 같은 사용자 입력 디바이스들 (820) 을 포함할 수도 있다.
프로세스 시퀀스에서 전구체의 전달, 증착 및 다른 프로세스들을 제어하기 위한 컴퓨터 프로그램들은 임의의 종래의 컴퓨터 판독가능 프로그래밍 언어: 예를 들어, 어셈블리어, C, C++, Pascal, Fortran, 기타 등등으로 작성될 수 있다. 컴파일링된 객체 코드 또는 스크립트는 프로그램에서 식별된 태스크들을 수행하도록 프로세서에 의해 실행된다.
제어 모듈 파라미터들은 예를 들어, 필터 압력 차들, 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, RF 전력 레벨들 및 저 주파수 RF 주파수와 같은 플라즈마 조건들, 냉각 가스 압력, 및 챔버 벽 온도와 같은 프로세스 조건들에 관련된다.
시스템 소프트웨어는 많은 상이한 방식들로 설계되거나 구성될 수도 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 또는 제어 객체들이 본 발명의 증착 프로세스들을 수행하는데 필요한 챔버 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 이 목적을 위한 프로그램들의 예들 또는 프로그램들의 섹션들은 기판 포지셔닝 코드, 프로세스 가스 제어 코드, 압력 제어 코드, 가열기 제어 코드, 및 플라즈마 제어 코드를 포함한다.
기판 포지셔닝 프로그램은 페데스탈 또는 척 상에 기판을 로딩하고 반도체 기판과 챔버의 다른 부분들, 예컨대 가스 유입부 및/또는 타깃 사이의 간격을 제어하도록 사용된 챔버 컴포넌트들을 제어하기 위한 프로그램 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들을 제어하고 선택가능하게 챔버 내의 압력을 안정화하기 위해 증착 전에 챔버 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 필터 모니터링 프로그램은 미리 결정된 값(들)과 측정된 차(들)를 비교하는 코드 및/또는 경로들을 스위칭하기 위한 코드를 포함한다. 압력 제어 프로그램은 예를 들어, 챔버의 배기 시스템의 쓰로틀 밸브를 조절함으로써 챔버 내의 압력을 제어하기 위한 코드를 포함할 수도 있다. 가열기 제어 프로그램은 전구체 전달 시스템의 컴포넌트들, 기판 및/또는 시스템의 다른 부분들을 가열하기 위한 가열 유닛들로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 가열기 제어 프로그램은 헬륨과 같은 열 전달 가스의 웨이퍼 척으로의 전달을 제어할 수도 있다.
증착 동안 모니터링될 수도 있는 센서들의 예들은 이로 제한되는 것은 아니지만, 질량 유량 제어 모듈들, 압력 마노미터들 (810) 과 같은 압력 센서들, 및 전달 시스템 내에 위치된 써모커플들, 페데스탈 또는 척 (예를 들어 온도 센서들 (814)) 을 포함한다. 적절히 프로그램된 피드백 및 제어 알고리즘들이 목표된 프로세스 조건들을 유지하도록 이들 센서들로부터의 데이터와 함께 사용될 수도 있다. 전술한 바는 단일 또는 멀티 챔버 반도체 프로세싱 툴에서 본 발명의 실시예들의 구현예를 기술한다.
일부 구현예들에서, 제어기는 상기 기술된 예들의 일부일 수도 있는, 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, 베벨 에지 증착 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
실시예들의 전술한 기술은 예시 및 기술의 목적들을 위해 제공되었다. 이는 본 발명을 총망라하거나 제한하는 것으로 의도되지 않았다. 특정한 실시예의 개별 엘리먼트들 또는 피처들은 대체로 이 특정한 실시예로 제한되지 않고, 구체적으로 도시되거나 기술되지 않았더라도, 선택된 실시예에서 적용가능하고, 상호교환가능하고 사용될 수 있다. 동일한 것들이 또한 다양한 방식들로 가변할 수도 있다. 이러한 변화들은 본 발명으로부터 벗어나는 것으로 간주되지 않고, 모든 이러한 수정들은 본 발명의 범위 내에 포함되는 것으로 의도된다.
전술한 실시예들이 이해의 명확성을 목적으로 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 첨부된 청구항들의 범위 내에서 실시될 수 있다는 것이 자명할 것이다. 따라서, 본 실시예들은 예시적이고 제한하지 않는 것으로 간주되고, 실시예들은 본 명세서에 제공된 상세들로 제한되지 않고, 청구항들의 범위 및 등가물들 내에서 수정될 수도 있다.

Claims (18)

  1. 기판 위에 재료 층을 증착하도록 상기 기판을 프로세싱하기 위한 방법에 있어서,
    상기 기판을 지지하기 위한 기판 지지 전극 및 상기 기판 지지 전극 위에 배치된 샤워헤드 전극을 갖는 플라즈마 챔버를 제공하는 단계;
    상기 기판 위에 상기 재료 층을 증착하기 위한 레시피를 수신하는 단계;
    상기 기판 지지 전극과 상기 샤워헤드 전극 간의 제 1 갭을 식별하는 단계로서, 상기 제 1 갭은 제 1 균일성 프로파일과 연관되는, 상기 제 1 갭을 식별하는 단계;
    상기 기판 지지 전극과 상기 샤워헤드 전극 간의 제 2 갭을 식별하는 단계로서, 상기 제 2 갭은 제 2 균일성 프로파일과 연관되는, 상기 제 2 갭을 식별하는 단계;
    상기 플라즈마 챔버가 상기 제 1 갭을 갖도록 설정되는 동안 상기 재료 층의 제 1 막을 증착하는 단계; 및
    상기 플라즈마 챔버가 상기 제 2 갭을 갖도록 설정되는 동안 상기 재료 층의 제 2 막을 증착하는 단계를 포함하고,
    상기 제 1 균일성 프로파일은 포지티브 불균일 특성들을 갖도록 구성되고, 상기 제 2 균일성 프로파일은 네거티브 불균일 특성들을 갖도록 구성되고, 상기 포지티브 불균일 특성들 및 상기 네거티브 불균일 특성들은 상기 기판의 표면에 걸쳐 상기 증착된 재료 층의 전반적인 균일성을 개선하도록 서로 상쇄시키도록 작용하는, 기판을 프로세싱하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 제 2 막을 증착하는 단계는 상기 제 1 갭에서 상기 제 2 갭으로 가변한 후 발생하는, 기판을 프로세싱하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 재료 층의 막들을 증착하도록 복수의 증착 동작들을 모델링하는 단계로서, 상기 막 각각은 상기 기판 지지 전극과 상기 샤워헤드 전극 간의 상이한 갭을 사용하여 증착되는, 상기 모델링하는 단계;
    상기 증착 동작들 각각에 대한 균일성 프로파일을 데이터베이스에 저장하는 단계를 더 포함하고,
    상기 데이터베이스는 상기 기판 지지 전극과 상기 샤워헤드 전극 간의 대응하는 갭들 및 균일성 프로파일들을 포함하고,
    상기 제 1 갭과 상기 제 2 갭은 상기 제 1 균일성 프로파일 및 상기 제 2 균일성 프로파일과 연관되는, 기판을 프로세싱하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 재료 층을 증착하기 위해 테스트 기판 상에 막들을 증착하도록 복수의 증착 동작들을 수행하는 단계로서, 상기 막 각각은 상기 기판 지지 전극과 상기 샤워헤드 전극 간의 상이한 갭을 사용하여 증착되는, 상기 복수의 증착 동작들을 수행하는 단계;
    상기 증착 동작들 각각에 대해 균일성 프로파일을 식별하는 단계;
    상기 증착 동작들 각각에 대한 상기 균일성 프로파일을 데이터베이스에 저장하는 단계를 더 포함하고,
    상기 데이터베이스는 상기 기판 지지 전극과 상기 샤워헤드 전극 간의 대응하는 갭들 및 균일성 프로파일들을 포함하고,
    상기 제 1 갭 및 상기 제 2 갭은 상기 제 1 균일성 프로파일 및 상기 제 2 균일성 프로파일과 연관되는, 기판을 프로세싱하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 포지티브 불균일 특성들 및 상기 네거티브 불균일 특성들은 웨이퍼 에지 근방 프로파일 변화들 및 중심 웨이퍼 프로파일 변화들과 연관되는, 기판을 프로세싱하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 포지티브 불균일 특성들 및 상기 네거티브 불균일 특성들은 윙 불균일성들, 또는 W-형상 불균일성들, 또는 벨리-형상 불균일성들, 또는 돔-형상 불균일성들, 또는 리플-형상 불균일성들, 또는 이들의 2 이상의 조합들을 포함하는, 기판을 프로세싱하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 제 1 갭을 갖도록 설정된 상기 플라즈마 챔버는 나중에 상기 제 2 갭을 갖도록 설정되는 동일한 플라즈마 챔버인, 기판을 프로세싱하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 제 1 갭을 갖도록 설정된 상기 플라즈마 챔버는 상기 제 2 갭을 갖도록 설정된 상기 플라즈마 챔버와 상이하고,
    상기 기판은, 상기 제 2 막이 상기 제 2 갭을 갖는 상기 플라즈마 챔버 내에 증착되도록, 상기 제 1 갭을 갖는 상기 챔버 내에서 상기 제 1 막을 증착한 후에 상기 제 2 갭을 갖는 상기 플라즈마 챔버로 이동되는, 기판을 프로세싱하기 위한 방법.
  9. 기판 위에 재료 층을 증착하기 위한 방법에 있어서,
    상기 증착은 하단 전극 및 상단 전극을 갖는 플라즈마 챔버 내에서 수행되고,
    상기 방법은,
    상기 플라즈마 챔버 내의 상기 하단 전극 위에 기판을 제공하는 단계;
    상기 하단 전극과 상기 상단 전극 간의 제 1 갭을 설정하는 단계;
    상기 제 1 갭이 상기 하단 전극과 상기 상단 전극 사이로 설정되는 동안 상기 기판 위에 상기 재료 층의 제 1 막을 증착하도록 플라즈마 증착을 수행하는 단계;
    상기 하단 전극과 상기 상단 전극 간의 제 2 갭을 설정하는 단계; 및
    상기 제 2 갭이 상기 하단 전극과 상기 상단 전극 사이로 설정되는 동안 상기 기판 위에 상기 재료 층의 제 2 막을 증착하도록 플라즈마 증착을 수행하는 단계를 포함하고,
    상기 재료 층은 상기 제 1 막 및 상기 제 2 막에 의해 규정되고, 상기 제 1 막에 이어서 상기 제 2 막을 증착할 때 예상된 불균일성들을 오프셋하도록 상기 제 1 갭이 상기 제 2 갭으로 가변하는, 기판 위에 재료 층을 증착하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 제 2 갭을 사용하여 상기 제 2 막을 증착하는 단계는, 상기 제 2 갭을 사용한 증착과 연관된 예상된 불균일성들이 상기 제 1 갭을 사용한 증착과 연관된 예상된 불균일성들과 반대되는 방향 또는 크기일 때, 상기 예상된 불균일성들을 오프셋하도록 작용하는, 기판 위에 재료 층을 증착하기 위한 방법.
  11. 제 9 항에 있어서,
    상기 제 1 갭을 사용하여 상기 제 1 막의 상기 플라즈마 증착을 수행하는 단계는 제 1 불균일성을 경험할 것으로 예상되고,
    상기 제 2 갭을 사용하여 상기 제 2 막의 상기 플라즈마 증착을 수행하는 단계는 제 2 불균일성을 경험할 것으로 예상되고,
    상기 제 2 불균일성은 상기 제 1 불균일성의 적어도 일부를 상쇄하거나 오프셋할 것으로 예상되는, 기판 위에 재료 층을 증착하기 위한 방법.
  12. 제 10 항에 있어서,
    상기 제 1 갭 및 상기 제 2 갭에 대해 예상된 불균일성들은 미리 결정된 정보와 연관되고, 상기 제 1 갭 및 상기 제 2 갭은 상기 미리 결정된 정보에 기초하여 선택되는, 기판 위에 재료 층을 증착하기 위한 방법.
  13. 제 9 항에 있어서,
    상기 재료 층은 부가적인 제 3 막에 의해 규정되고, 상기 부가적인 제 3 막은 상기 하단 전극들과 상기 상단 전극들 간의 제 3 갭을 사용하여 증착되고,
    상기 제 3 갭은 상기 제 2 갭을 상기 제 3 갭으로 가변함으로써 설정되는, 기판 위에 재료 층을 증착하기 위한 방법.
  14. 제 9 항에 있어서,
    상기 설정된 제 1 갭을 갖는 상기 플라즈마 챔버는 상기 설정된 제 2 갭을 갖는 상기 플라즈마 챔버와 동일한, 기판 위에 재료 층을 증착하기 위한 방법.
  15. 제 9 항에 있어서,
    상기 설정된 제 1 갭을 갖는 상기 플라즈마 챔버는 상기 설정된 제 2 갭을 갖는 상기 플라즈마 챔버와 상이한, 기판 위에 재료 층을 증착하기 위한 방법.
  16. 제 9 항에 있어서,
    상기 재료 층의 증착 동안 상기 제 1 갭을 갖는 상기 플라즈마 챔버로부터 상기 제 2 갭을 갖는 상기 플라즈마 챔버로 상기 기판을 이동시키는 단계를 더 포함하는, 기판 위에 재료 층을 증착하기 위한 방법.
  17. 제 9 항에 있어서,
    상기 예상된 불균일성들은 웨이퍼 에지 근방 프로파일 변화들 및 중심 웨이퍼 프로파일 변화들과 연관된 특성들을 갖는, 기판 위에 재료 층을 증착하기 위한 방법.
  18. 제 9 항에 있어서,
    상기 예상된 불균일성들은 윙 불균일성들, 또는 W-형상 불균일성들, 또는 벨리-형상 불균일성들, 또는 돔-형상 불균일성들, 또는 리플-형상 불균일성들, 또는 이들의 2 이상의 조합들을 포함하는 특성들을 갖는, 기판 위에 재료 층을 증착하기 위한 방법.
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